JP5726583B2

JP5726583B2 - Ｅｓｄ保護回路

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Publication number: JP5726583B2
Application number: JP2011058337A
Authority: JP
Inventors: 啓哲中西
Original assignee: Ricoh Electronic Devices Co Ltd
Current assignee: Ricoh Electronic Devices Co Ltd
Priority date: 2011-03-16
Filing date: 2011-03-16
Publication date: 2015-06-03
Anticipated expiration: 2031-03-16
Also published as: JP2012195778A

Description

本発明は、ＥＳＤ（Electro Static Discharge：静電破壊）による内部回路の破壊を防止するためのＥＳＤに関するものである。

半導体デバイスのＥＳＤ保護手法として、スナップバック素子などの保護デバイスを使用して保護を行なうものがある（例えば特許文献１を参照。）。
しかし、昨今の半導体デバイスの微細化や高電圧化に伴い、スナップバック素子の動作電圧と、保護されるべきデバイスの耐圧との間にマージンがなくなってきている。
このような問題に対して、近年、ＥＳＤパルスの印加を検出して回路動作的にその電流を逃がす手法が提案されている（例えば特許文献２を参照。）。

図５は従来のＥＳＤ回路を説明するための回路図である。このＥＳＤ回路は一般的なアクティブクランプ保護回路として知られている。

このＥＳＤ保護回路は、電源端子１０１とＧＮＤ端子１０３の間に配置された、抵抗素子１０５と容量素子１０７によって構成された検出回路１０９と、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１１１，１１３で構成されたインバータ１１５と、電源端子１０１に印加されたＥＳＤパルスをＧＮＤ端子１０３に放電するためのＮＭＯＳＦＥＴ（N-channel ＭＯＳＦＥＴ）からなるＥＳＤ保護ドライバ１１７と、を備えている。

電源端子１０１に電圧が印加された場合、その電圧の立ち上がり時間の違いによって通常の電源投入時（電源端子１０１に接続される電源の投入時）とＥＳＤパルス印加時とを区別する。ＥＳＤイベントである場合、ドライバ１１７がオンして電流を流し、電源端子１０１の電圧上昇が抑えられる。

ＥＳＤパルスが電源端子１０１とＧＮＤ端子１０３に印加された場合、その印加パルスの立ち上がりが早いため、電源端子１０１は高速に立ち上がる。これに対して、検出回路１０９の出力は、抵抗１０５を介して容量１０７が充電されるまでの間しばらくはＬＯＷレベルを維持し、電源端子１０１の立ち上がりに比べて緩やかに立ち上がる。

検出回路１０９の出力は、インバータ１１５を介して、ＮＭＯＳＦＥＴで構成されるドライバ１１７をオンさせ、電源端子１０１に印加された電荷を放電する。
ここで、ドライバ１１７は、少なくともＥＳＤパルスが印加されている間はオンしている必要があるので、検出回路１０９のＣＲ時定数はある程度大きくされる必要がある。
一般的には、ＥＳＤパルスの一種であるＨＢＭ（Human Body Model）パルスで数百ｎｓ（ナノ秒）程度はあるので、ドライバ１１７のオン時間が１μｓ（マイクロ秒）以上になるように検出回路１０９の時定数が定められることが好ましい。

通常の電源投入時には、電源端子１０１の立ち上がりがＥＳＤパルス印加時に比べて遅いため、検出回路１０９の出力と電源端子１０１の間に電圧差が発生せず、インバータ１０１の出力はＧＮＤレベルとなる。このとき、ドライバ１１７はオンしないので、電源端子１０１とＧＮＤ端子１０３との間にリークが発生することはない。

しかし、通常の電源投入時や、電源が立ち上がった後の通常動作時において、仮に検出回路１０９が誤検出を起こしてドライバ１１７がオンした場合、電源端子１０１にＥＳＤパルス印加時と同様な大電流が流れ、ＥＳＤ保護回路が搭載された半導体チップや、ＥＳＤ保護回路の周辺回路に誤動作や破壊が生じる可能性がある。したがって、通常動作時を考慮して、検出回路１０９の時定数はできる限り小さくされることが好ましい。

ＥＳＤイベントをもれなく検出し、かつ通常の電源投入時には誤検出をしないようにするには、電源端子１０１の立ち上がり時間が約１００ｎｓ以下のときにＥＳＤパルスと検出するようにＣＲ時定数が設定されることが好ましい。つまり、検出回路１０９の時定数は、ドライバ１１７のオン時間との関係ではできるだけ大きくすることを要求され、誤検出防止との関係では小さくすることを要求され、結果として両立する時定数が設定できなくなっている。

このような問題を解決するためのＥＳＤ保護回路を図６に示す。
図６は従来のＥＳＤ保護回路を説明するための回路図である。
このＥＳＤ保護回路は、電源端子１０１とＧＮＤ端子１０３の間に配置された、検出回路１１９、遅延回路１２１及びＥＳＤ保護ドライバ１１７を備えている。検出回路１１９は、抵抗素子１２３と容量素子１２５とＰＭＯＳＦＥＴ（P-channel ＭＯＳＦＥＴ）１２７で構成されている。遅延回路１２１は抵抗素子１２９と容量素子１３１で構成されている。

ＥＳＤイベントがあり、電源端子１０１が高速に立ち上がると、ＰＭＯＳＦＥＴ１２７のゲート１３３は、抵抗素子１２３と容量素子１２５の時定数で決まる時間だけＥＳＤパルスに比べて立ち上がりが遅れる。このため、ＰＭＯＳＦＥＴ１２７は電源端子１０１の立ち上がりと同時にオンし、ドライバ１１７のゲート電位を電源端子１０１の電圧まで引き上げてドライバ１１７をオンさせ、印加されたＥＳＤ電荷をＧＮＤ端子１０３に放電する。

検出回路１１９のＣＲ時定数はＥＳＤイベントをもれなく検出できる範囲内でできるだけ小さく設定される。ＣＲ時定数が小さいため、ＰＭＯＳＦＥＴ１２７のゲート１３３は短い時間で電源端子１０１の電圧まで上がり、ＰＭＯＳＦＥＴ１２７はオフすることとなる。
検出回路１１９によって電源端子１０１の電圧に引き上げられたドライバ１１７のゲートの電荷は、検出回路１１９のＰＭＯＳＦＥＴ１２７がオフした後、遅延回路１２１によって徐々にＧＮＤ電圧に放電される。そしてドライバ１１７はオフする。

図６に示したＥＳＤ保護回路は、ＥＳＤイベントと通常の電源投入時との区別に関しては検出回路１１９のＣＲ時定数によって設定し、ドライバ１１７のオン時間に関しては遅延回路１２１の抵抗素子１２９と容量素子１３１の時定数によりＥＳＤパルスの印加時間よりも長い時間に設定することが可能である。

図６に示したＥＳＤ保護回路は、ＥＳＤイベントと通常の電源投入時との区別や、ＥＳＤ保護ドライバのオン時間に関しては問題を解決できたが、通常動作時のノイズに対する不具合がある。
例えばスイッチングレギュレーター等のパワー系の半導体デバイスでは、その動作時において、内部回路や出力負荷のスイッチング等に同期して、電源ラインに１００ＭＨｚ（メガヘルツ）程度のスパイクノイズが発生する。図６に示したＥＳＤ保護回路で、スパイクノイズに起因して電源端子１０１にプラス方向の電圧変化が生じた場合、検出回路１１９のＰＭＯＳＦＥＴ１２７のゲート１３３は電源端子１０１よりもわずかに遅れて立ち上がる。このため、ＰＭＯＳＦＥＴ１２７が短時間オンする現象が起こる。ＰＭＯＳＦＥＴ１２７が短時間でもオンすると、ＥＳＤ保護ドライバ１１７のゲート電圧が上昇するとともに、遅延回路１２１の容量素子１３１に電荷が充電される。容量素子１３１に充電された電荷は、ＰＭＯＳＦＥＴ１２７がオフした後、抵抗素子１２９を介してＧＮＧ端子１０３に放電される。遅延回路１２１のＣＲの時定数はＥＳＤイベント期間よりも長くするために大きく設定されている。すなわち、抵抗素子１２９の抵抗値及び容量素子１３１の静電容量は大きく設定されているので、容量素子１３１に充電された電荷の放電にはある程度の長い時間が必要とされる。

スパイクノイズに起因してドライバ１１７のゲート電圧がドライバ１１７のしきい値電圧よりも高くなった場合、ドライバ１１７はオンし、電源端子１０１とＧＮＤ端子１０３の間に大電流が流れ、ＬＳＩ（Large Scale Integration）チップ等の半導体デバイスの消費電流を増加させたり、半導体デバイスの信頼性の低化を招いたりする。
また、ドライバ１１７はドレイン領域とゲート領域との重なり部分に寄生容量をもつ。スパイクノイズに起因して電源端子１０１の電圧に急激な立ち上がりがあると、ドライバ１１７のゲート電圧が引き上げられることがある。この場合も、上記の場合と同様に、遅延回路１２１の影響によってドライバ１１７のゲートの電荷の放電が遅れる。
これらの問題は、パワーデバイスのように低電圧から３０Ｖ（ボルト）以上の高電圧まで広い動作範囲をもつデバイスにおいて特に顕著に現れる。

本発明は、ＥＳＤパルスをもれなく検出し、かつ通常の電源投入時やスパイクノイズ印加時の誤検出を抑制できるＥＳＤ保護回路を提供することを目的とするものである。

本発明にかかるＥＳＤ保護回路は、ＥＳＤ保護ドライバ、第１検出回路、第２検出回路、ドライバゲートクランプ回路及びドライバゲートプルアップ回路を備えている。
上記ＥＳＤ保護ドライバは、電源端子に印加されたＥＳＤパルスをＧＮＤ端子に放電させるためのＭＯＳＦＥＴで構成される。
上記第１検出回路は、上記電源端子に接続される電源の立ち上がり時間に比べて高速な立ち上がり時間をもつＥＳＤパルスを検出し、上記電源端子へのＥＳＤパルスの印加開始時から第１所定時間だけ第１ＥＳＤパルス検出信号を出力する。
上記第２検出回路は、上記第１検出回路が上記第１ＥＳＤパルス検出信号を出力しており、かつ上記電源端子へのＥＳＤパルスの印加が第２所定時間だけ持続したときに、第３所定時間だけ第２ＥＳＤパルス検出信号を出力する。
上記ドライバゲートクランプ回路は、上記第１検出回路及び上記第２検出回路がともに上記ＥＳＤパルス検出信号を出力していないときは上記ＥＳＤ保護ドライバのゲートを上記ＧＮＤ端子に接続し、上記第１検出回路及び上記第２検出回路の少なくとも一方が上記ＥＳＤパルス検出信号を出力しているときは上記ＥＳＤ保護ドライバのゲートを上記ＧＮＤ端子とは絶縁する。
上記ドライバゲートプルアップ回路は、上記第２検出回路が上記第２ＥＳＤパルス検出信号を出力しているときは上記ＥＳＤ保護ドライバのゲートを上記電源端子に接続し、上記第２検出回路が上記第２ＥＳＤパルス検出信号を出力していないときは上記ＥＳＤ保護ドライバのゲートを上記電源端子とは絶縁する。
上記第１所定時間は上記電源の立ち上がり時間よりも短く設定されている。
上記第２所定時間は上記第１所定時間よりも短く、かつ上記電源端子に印加されるスパイクノイズの印加時間よりも長く設定されている。
上記第３所定時間は上記電源端子へのＥＳＤパルスの印加時間よりも長く設定されている。

本発明のＥＳＤ保護回路は、電源端子にＥＳＤパルスが印加された場合、第１検出回路はＥＳＤパルスを検出して第１ＥＳＤパルス検出信号をドライバゲートクランプ回路に出力する。ドライバゲートクランプ回路によっては、ＥＳＤパルスの印加開始から第１所定時間だけＥＳＤ保護ドライバのゲートを絶縁させる。第２検出回路はＥＳＤパルスの印加開始から第２所定時間が経過するまではドライバゲートプルアップ回路に第２ＥＳＤパルス検出信号を出力しないので、その間、ＥＳＤ保護ドライバのゲートは電源端子とは絶縁される。したがって、ＥＳＤパルスの印加開始から第２所定時間が経過するまでは、ＥＳＤ保護ドライバのゲートはフローティング状態になり、ＥＳＤ保護ドライバのゲート−ドレイン間の寄生容量によってゲート電圧が高速に引き上げられ、ＥＳＤ保護ドライバがオンしてＥＳＤパルスのピークが抑えられる。

ＥＳＤパルスの印加開始から第２所定時間が経過したとき、第２検出回路はドライバゲートプルアップ回路に第２ＥＳＤパルス検出信号を出力する。ドライバゲートプルアップ回路はＥＳＤ保護ドライバのゲートを電源端子に接続する。ＥＳＤ保護ドライバのゲート電圧は電源端子の電圧まで引き上げられ、ＥＳＤ保護ドライバを流れる電流が増大し、ＥＳＤ電荷が放電される。ＥＳＤ保護ドライバのゲートは、電源端子へのＥＳＤパルスの印加時間よりも長く設定されている第３所定時間だけ電源端子に接続される。

本発明のＥＳＤ保護回路において、電源端子にスパイクノイズが印加された場合、第１検出回路はスパイクノイズの印加時間だけ第１ＥＳＤパルス検出信号を出力することが考えられる。このとき、ＥＳＤパルス印加時の場合と同様に、ＥＳＤ保護ドライバのゲートはフローティング状態になるが、スパイクノイズの印加時間は例えば５ｎｓ程度であり、大きなゲート容量をもつＥＳＤ保護ドライバのゲート電圧はＥＳＤ保護ドライバがオンする程度には至らない。さらに、第２検出回路はスパイクノイズ印加開始から第２所定時間が経過するまでは第２ＥＳＤパルス検出信号を出力せず、かつ、その第２所定時間はスパイクノイズの印加時間よりも長く設定されている。したがって、スパイクノイズに起因して第２検出回路が第２ＥＳＤパルス検出信号を出力することはなく、すなわち、スパイクノイズに起因してＥＳＤ保護ドライバのゲートが電源端子に接続されることはない。

本発明のＥＳＤ保護回路において、第１検出回路、第２検出回路、ドライバゲートクランプ回路及びドライバゲートプルアップ回路の回路構成は、各回路の機能を実現できる構成であれば特に限定されない。

第１検出回路の回路構成の一例を挙げると、上記第１検出回路は、抵抗素子、第１容量素子、第１インバータ及び第２インバータを備えている。この場合、上記抵抗素子と上記第１容量素子は上記電源端子と上記ＧＮＤ端子の間に直列に配置される。上記抵抗素子と上記第１容量素子の間の電圧が上記第１インバータに入力される。上記第１インバータの出力が上記第２インバータに入力される。上記第２インバータの出力が上記第１検出回路の出力を構成する。上記抵抗素子と上記第１容量素子の時定数によって上記第１所定時間が設定されている。

この態様において、ＥＳＤ保護回路の電源端子に電源が接続され、電源が立ち上がって電源電圧が印加されている場合、第１検出回路の第１容量素子は電源電圧まで充電された状態にある。第１インバータの入力には電源端子と同一電圧が印加されるので、第１インバータの出力、すなわち後段第３インバータの入力はＧＮＤ電圧になる。後段第３インバータの出力、すなわち第１検出回路の出力は電源電圧になる。この状態は第１検出回路が第１ＥＳＤパルス検出信号を出力していない状態である。その状態で、電源端子にプラスの電圧パルスが印加され、その電圧パルスの立ち上がり時間が電源の立ち上がり時間に対して十分に速いとき、第１インバータの入力は電源端子の電圧よりも遅れて立ち上がる。ここで、例えば第１インバータの反転電圧を電源電圧の１／２とすると、電源端子に印加された電圧がすでに与えられていた電圧（電源電圧）の２倍以上でなければ第１インバータの出力は反転せず、第２インバータの出力も反転しない。すなわち、電源電圧の２倍未満の電圧パルス印加に対しては、第１検出回路はＥＳＤイベントとは判断しない。第１インバータの反転電圧が電源電圧の１／３であれば、電源電圧の３倍未満のノイズも無視できる。

また、この態様において、上記第１所定時間の一例は２０〜３０ナノ秒である。これにより、立ち上がり時間が１００ナノ秒以下のＥＳＤイベントを検出できる。

第２検出回路の回路構成の一例を挙げると、上記第２検出回路は、充電用素子、定電流素子、第２容量素子及び第３インバータを備えている。この場合、上記充電用素子と上記定電流素子は上記電源端子と上記ＧＮＤ端子の間に直列に配置される。上記充電用素子と上記定電流素子の間の端子と上記ＧＮＤ端子の間に上記第２容量素子が配置される。上記第２容量素子の電圧が上記第３インバータに入力される。上記第３インバータの出力が上記第２検出回路の出力を構成する。上記充電用素子は上記第１検出回路から上記第１ＥＳＤパルス検出信号を受けることによって上記第２容量素子を上記電源端子に接続する。上記充電用素子の最大電流値及び上記第２容量素子の静電容量によって上記第２所定時間が設定されている。上記第２容量素子の静電容量及び上記定電流素子の最大電流値によって上記第３所定時間が設定されている。
ここで、充電用素子の最大電流値とは、充電用素子が流すことができる最大の電流値を意味する。定電流素子の最大電流値とは、定電流素子が流すことができる最大の電流値を意味する。

本発明のＥＳＤ保護回路において、上記電源端子の電圧を検出するための電源端子電圧検出回路と、上記電源端子と上記ドライバゲートプルアップ回路の間に直列に配置された第１スイッチ素子を備えているようにしてもよい。上記電源端子電圧検出回路は上記電源端子の電圧が上記電源の電圧以上になったときに上記第１スイッチ素子をオンにして上記電源端子と上記ドライバゲートプルアップ回路を接続する。

さらに、この態様において、本発明のＥＳＤ保護回路は、上記電源端子と上記第２検出回路の間に直列に接続された第２スイッチ素子を備えているようにしてもよい。上記電源端子電圧検出回路は上記電源端子の電圧が上記電源の電圧以上になったときに上記第２スイッチ素子をオンにして上記電源端子と上記第２検出回路を接続する。

本発明のＥＳＤ保護回路は、ＥＳＤパルス印加時には、ＥＳＤパルスの印加開始から第２所定時間が経過するまでは、ＥＳＤ保護ドライバのゲートをフローティング状態にして、ＥＳＤ保護ドライバのゲート−ドレイン間の寄生容量によってゲート電圧を高速に引き上げてＥＳＤ保護ドライバをオンさせ、ＥＳＤパルスの印加開始から第２所定時間が経過後、電源端子へのＥＳＤパルスの印加時間よりも長く設定されている第３所定時間だけＥＳＤ保護ドライバのゲートを電源端子に接続するようにしたので、ＥＳＤパルスをＧＮＤ端子に放電することができる。
さらに、第２所定時間は電源端子に印加されるスパイクノイズの印加時間よりも長く設定されているので、スパイクノイズに起因してＥＳＤ保護ドライバがオンするのを防止できる。

本発明のＥＳＤ保護回路において、第１検出回路は、第１容量素子、抵抗素子、第１インバータ及び第２インバータを備え、第１容量素子と抵抗素子は電源端子とＧＮＤ端子の間に直列に配置され、第１容量素子と抵抗素子の間の電圧が第１インバータに入力され、第１インバータの出力が第２インバータに入力され、第２インバータの出力が第１検出回路の出力を構成し、第１容量素子と抵抗素子の時定数によって第１所定時間が設定されているようにすれば、第１インバータの反転電圧を適切に設定することによって、電源端子の電圧変動に対するマージンを増やすことができる。

本発明のＥＳＤ保護回路において、第２検出回路は、充電用素子、定電流素子、第２容量素子及び第３インバータを備え、充電用素子と定電流素子は電源端子とＧＮＤ端子の間に直列に配置され、充電用素子と定電流素子の間の端子とＧＮＤ端子の間に第２容量素子が配置され、第２容量素子の電圧が第３インバータに入力され、第３インバータの出力が第２検出回路の出力を構成し、充電用素子は第１検出回路から第１ＥＳＤパルス検出信号を受けることによって第２容量素子を電源端子に接続し、充電用素子の最大電流値及び第２容量素子の静電容量によって第２所定時間が設定され、第２容量素子の静電容量及び定電流素子の最大電流値によって第３所定時間が設定されているようにすれば、第２所定時間及び第３所定時間を容易に設定できる。

本発明のＥＳＤ保護回路において、電源端子の電圧を検出するための電源端子電圧検出回路と、電源端子とドライバゲートプルアップ回路の間に直列に配置された第１スイッチ素子を備え、電源端子電圧検出回路は電源端子の電圧が電源の電圧以上になったときに第１スイッチ素子をオンにして電源端子とドライバゲートプルアップ回路を接続するようにすれば、電源端子の電圧が通常動作時の電圧以上のときだけＥＳＤ保護機能を有効にすることができ、外来ノイズに対する対ノイズ性を向上させることができる。

さらに、この態様において、本発明のＥＳＤ保護回路は、電源端子と第２検出回路の間に直列に接続された第２スイッチ素子を備えているようにし、電源端子電圧検出回路は電源端子の電圧が電源の電圧以上になったときに第２スイッチ素子をオンにして電源端子と第２検出回路を接続するようにすれば、外来ノイズに対する対ノイズ性をさらに向上させることができる。

一実施例を説明するための回路図である。同実施例のＥＳＤパルス検出時の各端子における電圧波形を説明するための図である。他の実施例を説明するための回路図である。さらに他の実施例を説明するための回路図である。従来のＥＳＤ回路の一例を説明するための回路図である。従来のＥＳＤ回路の他の例を説明するための回路図である。

図１は、一実施例を説明するための回路図である。
この実施例のＥＳＤ保護回路は、電源端子１とＧＮＤ端子３の間に並列に接続されたＥＳＤ保護ドライバ５、第１検出回路７、第２検出回路９、ドライバゲートクランプ回路１１及びドライバゲートプルアップ回路１３を備えている。

ＥＳＤ保護ドライバ５は、電源端子１に印加されたＥＳＤパルスをＧＮＤ端子３に放電させるためのものであって、ＮＭＯＳＦＥＴで構成されている。ドライバ５はゲート−ドレイン間に寄生容量１５をもっている。

第１検出回路７は、抵抗素子１７、第１容量素子１９、第１インバータ２１及び第２インバータ２３を備えている。
抵抗素子１７と第１容量素子１９は直列に接続されている。抵抗素子１７と第１容量素子１９の直列回路、第１インバータ２１及び第２インバータ２３は電源端子１とＧＮＤ端子３の間に並列に接続されている。抵抗素子１７と第１容量素子１９の間の端子２５は第１インバータ２１の入力端子を構成する。

第１インバータ２１はＰＭＯＳＦＥＴ２１ｐとＮＭＯＳＦＥＴ２１ｎを備えている。第１インバータ２１の出力端子２７の電圧が第２インバータ２３に入力される。この実施例では、ＭＯＳＭＯＳＦＥＴ２１ｐ，２１ｎのサイズ比を調整して第１インバータ２１の反転電圧を低電圧側に設定した。ただし、第１インバータ２１の反転電圧はこれに限定されない。
第２インバータ２３はＰＭＯＳＦＥＴ２３ｐとＮＭＯＳＦＥＴ２３ｎを備えている。第２インバータ２３の出力端子は第１検出回路の出力端子２９を構成する。

第２検出回路９は、充電用素子３１、定電流素子３３、第２容量素子３５及び第３インバータ３７を備えている。
充電用素子３１はＰＭＯＳＦＥＴによって構成されている。充電用素子３１のゲートは第１検出回路の出力端子２９に接続されている。
定電流素子３３はデプレッション形のＮＭＯＳＦＥＴによって構成されている。定電流素子３３のゲートはＧＮＤ端子３に接続されている。
充電用素子３１と定電流素子３３は電源端子１とＧＮＤ端子３の間に直列に接続されている。

充電用素子３１と定電流素子３３の間の端子３９とＧＮＤ端子３の間に第２容量素子３５が接続されている。端子３９は第３インバータ３７の入力端子を構成する。
第３インバータ３７はＰＭＯＳＦＥＴ３７ｐとＮＭＯＳＦＥＴ３７ｎを備えている。第３インバータ３７の出力端子は第２検出回路の出力端子４１を構成する。

ドライバゲートクランプ回路１１は直列接続された２つのＮＭＯＳＦＥＴ４３，４５で構成されている。ＮＭＯＳＦＥＴ４３のゲートは第１検出回路７の出力端子２９に接続されている。ＮＭＯＳＦＥＴ４３のソースはＧＮＤ端子３に接続されている。ＮＭＯＳＦＥＴ４３のドレインとＮＭＯＳＦＥＴ４５のドレインは互いに接続されている。ＮＭＯＳＦＥＴ４５のゲートは第２検出回路９の出力端子４１に接続されている。ＮＭＯＳＦＥＴ４５のドレインはＥＳＤ保護ドライバ５のゲート端子４７に接続されている。

ドライバゲートプルアップ回路１３はＰＭＯＳＦＥＴ４９によって構成されている。ＰＭＯＳＦＥＴ４９のゲートは第２検出回路９の出力端子４１に接続されており、ドライバゲートクランプ回路１１のＮＭＯＳＦＥＴ４５のゲートと同一電圧になる。ＰＭＯＳＦＥＴ４９のドレインはＥＳＤ保護ドライバ５のゲート端子４７に接続されており、ドライバゲートクランプ回路１１のＮＭＯＳＦＥＴ４５のドレインと同一電圧になる。ＰＭＯＳＦＥＴ４９のソースは電源端子１に接続されている。
この実施例のＥＳＤ保護回路は、ＥＳＤ保護ドライバ５のゲート端子４７とＧＮＤ端子３の間に接続された抵抗素子５１も備えている。

図２は、この実施例のＥＳＤパルス検出時の各端子における電圧波形を説明するための図である。図２は、電源端子１に接続される電源の電源電圧が電源端子１に印加されていないときの電圧波形を示す。

電源端子１０１に高速な立ち上がり時間をもつＥＳＤパルスが印加された場合、第１検出回路７の第１インバータ２１の入力端子２５の電圧は、抵抗素子１７を介して第１容量素子１９に充電されるため、電源端子１の電圧に対して抵抗素子１７と第１容量素子１９の時定数に応じた時間だけ遅れて上昇する。さらに、第１検出回路７は、第１インバータ２１の入力信号を第１インバータ２１及び第２インバータ２３を介して出力するので、第１検出回路７の出力端子２９の電圧は、ＥＳＤパルスの印加開始から、入力端子２５の電圧が第１インバータ２１の反転電圧に達するまでの間（第１所定時間）、第１ＥＳＤパルス検出信号であるロウレベル（ＧＮＤ端子３の電圧）になる。

もし、通常の電源投入時のように、電源端子１０１に印加された電源波形の立ち上がりがなだらかな場合、入力端子２５の電圧は電源端子１の電圧とほぼ同じになり、第１インバータ２１の出力端子２７の電圧はロウレベルのままである。第２インバータ２３の入力端子でもある出力端子２７の電圧がロウレベルのままなので、第２インバータ２３の出力端子（第１検出回路７の出力端子２９）の電圧は電源端子１０１の電圧と同一であり、電源の立ち上がり時間経過後、所定の電源電圧（ハイレベル）になる。

一般に、ＥＳＤパルスの立ち上がり時間は数十ｎｓである。抵抗素子１７の抵抗値と第１容量素子１９の静電容量を適切な値に調整することによって、通常の電源投入時とＥＳＤパルス印加時とを区別することができる。例えば、電源端子１に印加された電圧の立ち上がり時間が１００ｎｓ以下の時には第１検出回路７がロウレベルを出力するようにすれば、立ち上がり時間が１μｓ以上である通常の電源投入時には、第１検出回路７は通常モードであるハイレベルを出力ことができる。これにより、ＥＳＤイベントはもれなく検出し、通常の電源投入は検出しない第１検出回路７を形成できる。
なお、立ち上がり時間が１００ｎｓ以下のＥＳＤパルスを検出するには、第１検出回路７のロウレベル出力期間（第１所定時間）は２０〜３０ｎｓ程度に設定すればよい。ただし、第１所定時間はこれに限定されず、第１所定時間は電源端子１に接続される電源の立ち上がり時間よりも短ければよい。

また、電源端子１に所定の電源電圧が印加されている通常動作時の場合、第１容量素子１９は電源電圧まで充電されており、入力端子２５は電源端子１と同じ電圧になっている。このとき、電源端子１にプラスの電圧パルスが印加され、その電圧パルスが十分に速い立ち上がり時間をもつときには、入力端子２５の電圧は電源端子１の立ち上がりよりも遅れて立ち上がることがある。

しかし、第１インバータ２１の反転電圧が電源端子１の電圧の１／２であるとすると、電源端子１に印加された電圧がすでに与えられていた電圧の２倍以上でなければ第１インバータ２１の出力は反転せず、第１検出回路７は電源端子１の電圧変化をＥＳＤイベントとは検出しない。また、第１インバータ２１の反転電圧が電源端子１の電圧の１／３であれば、すでに与えられていた電源電圧の３倍のノイズも無視できる。

仮に、電源端子１に印加された電圧パルスが電源電圧の３倍以上の場合は、第１インバータ２１が反転し、さらに第２インバータ２３が反転し、第１検出回路７の出力端子２９の電圧がハイレベルからロウレベルに変化し、第１検出回路７は第１ＥＳＤパルス検出信号を出力する。この場合、第１検出回路７が第１ＥＳＤパルス検出信号（ロウレベル）を出力する時間は、ＥＳＤパルスのように電源端子１への印加時間が第１所定時間に対して長いときは抵抗素子１７と第１容量素子１９の時定数で決まる第１所定時間になり、スパイクノイズのように電源端子１への印加時間が短いときはその印加時間に応じた時間になる。一般的に、例えばＤＣＤＣコンバーターなどのスイッチング時のスパイクノイズは１００ＭＨｚ以上であるので、スパイクノイズが電源端子１に印加された場合は、第１検出回路７の第１ＥＳＤパルス検出信号の出力時間は５ｎｓ程度となる。

図２に戻って説明を続ける。
第２検出回路９は、第１検出回路７の出力がロウレベルであるのを受け、ＰＭＯＳＦＥＴからなる充電用素子３１をオンし、第２容量素子３５に電荷を充電して、第３インバータ３７の入力端子３９を電源端子１と同じ電圧にする。充電用素子３１を構成するＰＭＯＳＦＥＴのチャネル幅とチャネル長の比（Ｗ／Ｌ）を適切な値に調整することによって、電源端子１へのＥＳＤパルスの印加開始から第２所定時間が経過するまでは、入力端子３９の電圧が第３インバータの反転電圧を越えないようにされている。これにより、電源端子１へのＥＳＤパルスの印加開始から第２所定時間が経過するまでは、第３インバータ３７の入力がロウレベルになり、第３インバータ３７の出力（第２検出回路９の出力端子４１の電圧）は電源端子１と同じ電圧（ハイレベル）になる。第２所定時間は第１所定時間（例えば２０〜３０ｎｓ）よりも短く、かつ電源端子１に印加されるスパイクノイズの印加時間（例えば５ｎｓ程度）よりも長く設定されている。例えば、第２所定時間はスパイクノイズの印加時間（５ｎｓ程度）に対してマージンをとって１０ｎｓ程度に設定される。

ＥＳＤパルス印加時のように、第２所定時間よりも長い印加時間で電圧パルスが電源端子１に印加されたときは、ＥＳＤパルスの印加開始時から第２所定時間経過後、第３インバータ３７の出力が反転し、第２検出回路９の出力端子４１の電圧は第２ＥＳＤパルス検出信号であるロウレベル（ＧＮＤ端子３の電圧）になる。
スパイクノイズ印加時のように、第２所定時間よりも短い印加時間で電圧パルスが電源端子１に印加されたときは、第３インバータ３７の入力端子３９の電圧が第３インバータ３７の反転電圧を超えないので、第２検出回路９の出力端子４１の電圧はハイレベルから変わらず、さらに第２所定時間経過時にはスパイクノイズの印加は終了しているので、第２検出回路９の出力端子４１の電圧はハイレベルのままである。
このように、第２検出回路９は、スパイクノイズを検出せずに、ＥＳＤパルスのみを検出することができる。

また、ＥＳＤパルスの印加開始から第１所定時間が経過して、第１検出回路７の第１インバータ２１の入力端子２５の電圧が電源レベルに充電されて、第１検出回路７の出力端子２９の電圧がハイレベルに戻ると、第２検出回路９の充電用素子３１を構成するＰＭＯＳＦＥＴがオフになり、第２容量素子３５に充電された電荷が定電流素子３３を介してＧＮＤ端子３に放電されて、第３インバータ３７の入力端子３９の電圧が徐々に下がる。入力端子３９の電圧が第３インバータ３７の反転電圧を超えると、第３インバータ３７の出力（第２検出回路の出力）が反転して、第２検出回路の出力端子４１の電圧はハイレベルに戻る。第２容量素子３５の電荷容量と定電流素子３３の最大電流値を適切な値に調整することにより、第２検出回路９がロウレベルを出力する時間（第３所定時間）を調整できる。第３所定時間は、電源端子１へのＥＳＤパルスの印加時間よりも長く設定され、少なくともＥＳＤパルスの印加時間から第２所定時間を差し引いた時間よりも長く設定される。例えば、ＥＳＤパルスの印加時間が数百ｎｓ程度である場合、第３所定時間はマージンをとって２μｓ程度に設定される。

電源端子１へのＥＳＤパルスの印加開始から第２所定時間が経過するまでは、図２に示すように、第１検出回路７の出力はロウレベル（第１ＥＳＤパルス検出信号）であり、第２検出回路９の出力はハイレベルである。第１検出回路７の出力がロウレベルのとき、第１検出回路７の出力端子２９にゲートが接続された、ドライバゲートクランプ回路１１のＮＭＯＳＦＥＴ４３はオフになる。また、第２検出回路９の出力がハイレベルのとき、第２検出回路９の出力端子４１にゲートが接続された、ドライバゲートクランプ回路１１のＮＭＯＳＦＥＴ４５はオンになり、ドライバゲートプルアップ回路１３のＰＭＯＳＦＥＴ４９はオフになる。

第１所定時間において、ＥＳＤ保護ドライバ５のゲート端子４７は、ドライバゲートプルアップ回路１３においてＰＭＯＳＦＥＴ４９がオフであることによって電源端子１とは絶縁され、ドライバゲートクランプ回路１１においてＮＭＯＳＦＥＴ４５はオンであるがＮＭＯＳＦＥＴ４３がオフであることによってＧＮＤ端子３とも絶縁されて、フローティング状態になる。ＮＭＯＳＦＥＴからなるＥＳＤ保護ドライバ５のドレインはＥＳＤパルスが印加されている状態の電源端子１に接続されているので、ＥＳＤ保護ドライバ５のドレイン−ゲート間の寄生容量１５によって、ゲート端子４７の電位は高速に電源電圧側に引上げられる。このゲート電位レベル上昇によって、ＥＳＤ保護ドライバ５は、ＥＳＤパルスを完全に放電するほどの電流は流せないが、ＥＳＤパルスの上昇を抑える程度の電流を流すことができる。

ＥＳＤパルスの印加開始から第２所定時間が経過して、第２検出回路９の出力がロウレベル（第２ＥＳＤパルス検出信号）になると、ドライバゲートクランプ回路１１のＮＭＯＳＦＥＴ４５はオフになり、ドライバゲートプルアップ回路１３のＰＭＯＳＦＥＴ４９はオンになる。これにより、ＥＳＤ保護ドライバ５のゲート端子４７は、ＰＭＯＳＦＥＴ４９を介して電源端子１に接続されてさらに電源電圧側に引き上げられ、ＥＳＤ保護ドライバ５が完全にオンし、電源端子１に印加されたＥＳＤパルスの電荷をＧＮＤ端子３に放電する。第２検出回路９の出力がロウレベルになる期間（第３所定時間）は、ＥＳＤパルスの印加時間よりも長く設定されているので、ＥＳＤ保護回路は、ＥＳＤイベントの期間中、デバイスを保護することができる。

なお、ＥＳＤパルスの印加開始から第２所定時間（例えば２０〜３０ｎｓ）の経過後、第３所定時間（例えば２μｓ）が経過する前に、第１所定時間（例えば１０ｎｍ）が経過して第１検出回路７の出力がロウレベルからハイレベルに変化してドライバゲートクランプ回路１１のＮＭＯＳＦＥＴ４３がオンになるが、第３所定時間中は第２検出回路９の出力がロウレベルを維持してドライバゲートクランプ回路１１のＮＭＯＳＦＥＴ４５がオフされているので、ＥＳＤ保護ドライバ５のゲート端子４７はＧＮＤ端子３には接続されない。

また、第１検出回路７がスパイクノイズ等を誤検出した場合でも、第１検出回路７の出力がロウレベル（第１ＥＳＤパルス検出信号）になる時間が短いので、第２検出回路９はＥＳＤイベントとして検出しない。したがって、この場合に、ＥＳＤ保護ドライバ５のゲート端子４７は電源端子１には接続されず、ＥＳＤ保護ドライバ５が電源端子１とＧＮＤ端子３の間に大電流を流すことはない。なお、スパイクノイズは、ＥＳＤイベントほどの振幅をもたず、かつそのパルス幅が短いため、第１検出回路７がスパイクノイズ等を誤検出してゲート端子４７の電位がフローティング状態になった場合、大きな容量をもつＥＳＤ保護ドライバ５のゲートの電位を大きく引上げることができないため、ＥＳＤ保護ドライバ５のゲート−ドレイン間の寄生容量１５によってゲート電位が若干浮き上がる程度であり、ＥＳＤ保護ドライバ５はオンしない。

また、抵抗素子５１は、電源を与える場合において、ＥＳＤ保護ドライバ５のゲート端子４７の電位がＧＮＤレベルから開始するようにするためのものである。電源電圧が本回路の動作範囲外の低電圧となったときや、短い周期で電源スイッチをオン・オフしたときなどに、ＥＳＤ保護ドライバ５のゲート端子４７の電位が浮き上がった状態となることがある。このようなとき、電源がオフしている間にゲート端子４７にチャージされた電荷は抵抗素子５１を介してＧＮＤに放電され、ゲート端子４７の電位はＧＮＤレベルに落とされる。これにより、再度電源が与えられたときに、ＥＳＤ保護ドライバ５のゲートがオフ状態から開始する。

図３は、他の実施例を説明するための回路図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例は、図１を参照して説明した実施例と比較して、電源端子電圧検出回路５３及びスイッチ素子（第１スイッチ素子）５５をさらに備えている。

スイッチ素子５５は、例えばＰＭＯＳＦＥＴで構成され、電源端子１とドライバゲートプルアップ回路１３の間に直列に配置されている。
電源端子電圧検出回路５３は、電源端子１の電圧が電源端子１に接続される電源の電圧（通常動作時の電圧）以上になっているかどうかを検出するものである。電源端子電圧検出回路５３は例えばツェナーダイオードと抵抗素子等によって形成される。電源端子１の電圧が通常動作時の電圧以上になったとき、電源端子電圧検出回路５３はスイッチ素子５５をオンさせて電源端子１とドライバゲートプルアップ回路１３を導通させる。
このように、電源端子１の電圧が通常動作時の電圧以上のときだけＥＳＤ保護機能を有効にすることにより、外来ノイズに対する対ノイズ性を向上させることができる。

図４は、さらに他の実施例を説明するための回路図である。図１及び図３と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例は、図３を参照して説明した実施例と比較して、スイッチ素子（第２スイッチ素子）５７をさらに備えている。
スイッチ素子５５は、例えばＰＭＯＳＦＥＴで構成され、電源端子１と、第２検出回路９の充電用素子３１との間に直列に配置されている。

電源端子電圧検出回路５３は、電源端子１の電圧が通常動作時の電圧以上になったときに、スイッチ素子５５をオンさせて電源端子１とドライバゲートプルアップ回路１３を導通させるとともに、スイッチ５７もオンさせて電源端子１と充電用素子３１を導通させる。
このように、２つのスイッチ素子５５，５７を用いて、電源端子１の電圧が通常動作時の電圧以上のときだけＥＳＤ保護機能を有効にすることにより、外来ノイズに対する対ノイズ性をさらに向上させることができる。

以上、本発明の実施例を説明したが、回路構成や配置、サイズ、数値等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

本発明は、半導体デバイス、例えばＤＣ／ＤＣコンバーターＩＣなどのパワーデバイスにおける静電サージによるデバイス破壊の保護に応用できる。

１電源端子
３ＧＮＤ端子
５ＥＳＤ保護ドライバ
７第１検出回路
９第２検出回路
１１ドライバゲートクランプ回路
１３ドライバゲートプルアップ回路
１７抵抗素子
１９第１容量素子
２１第１インバータ
２３第２インバータ
３１充電用素子
３３定電流素子
３５第２容量素子
３７第３インバータ
５３電源端子電圧検出回路
５５第１スイッチ素子
５７第２スイッチ素子

特開２００９−２６７４１０号公報特表２００３−５３０６９８号公報

Claims

電源端子に印加されたＥＳＤパルスをＧＮＤ端子に放電させるためのＭＯＳＦＥＴであるＥＳＤ保護ドライバと、
前記電源端子に接続される電源の立ち上がり時間に比べて高速な立ち上がり時間をもつＥＳＤパルスを検出し、前記電源端子へのＥＳＤパルスの印加開始時から第１所定時間だけ第１ＥＳＤパルス検出信号を出力する第１検出回路と、
前記第１検出回路が前記第１ＥＳＤパルス検出信号を出力しており、かつ前記電源端子へのＥＳＤパルスの印加が第２所定時間だけ持続したときに、第３所定時間だけ第２ＥＳＤパルス検出信号を出力する第２検出回路と、
前記第１検出回路及び前記第２検出回路がともに前記ＥＳＤパルス検出信号を出力していないときは前記ＥＳＤ保護ドライバのゲートを前記ＧＮＤ端子に接続し、前記第１検出回路及び前記第２検出回路の少なくとも一方が前記ＥＳＤパルス検出信号を出力しているときは前記ＥＳＤ保護ドライバのゲートを前記ＧＮＤ端子とは絶縁するドライバゲートクランプ回路と、
前記第２検出回路が前記第２ＥＳＤパルス検出信号を出力しているときは前記ＥＳＤ保護ドライバのゲートを前記電源端子に接続し、前記第２検出回路が前記第２ＥＳＤパルス検出信号を出力していないときは前記ＥＳＤ保護ドライバのゲートを前記電源端子とは絶縁するドライバゲートプルアップ回路と、を備え、
前記第１所定時間は前記電源の立ち上がり時間よりも短く設定され、
前記第２所定時間は前記第１所定時間よりも短く、かつ前記電源端子に印加されるスパイクノイズの印加時間よりも長く設定され、
前記第３所定時間は前記電源端子へのＥＳＤパルスの印加時間よりも長く設定されており、
前記第２検出回路は、充電用素子、定電流素子、第２容量素子及び第３インバータを備え、
前記充電用素子と前記定電流素子は前記電源端子と前記ＧＮＤ端子の間に直列に配置され、
前記充電用素子と前記定電流素子の間の端子と前記ＧＮＤ端子の間に前記第２容量素子が配置され、
前記第２容量素子の電圧が前記第３インバータに入力され、
前記第３インバータの出力が前記第２検出回路の出力を構成し、
前記充電用素子は前記第１検出回路から前記第１ＥＳＤパルス検出信号を受けることによって前記第２容量素子を前記電源端子に接続し、
前記充電用素子の最大電流値及び前記第２容量素子の静電容量によって前記第２所定時間が設定され、
前記第２容量素子の静電容量及び前記定電流素子の最大電流値によって前記第３所定時間が設定されているＥＳＤ保護回路。
前記電源端子の電圧を検出するための電源端子電圧検出回路と、前記電源端子と前記ドライバゲートプルアップ回路の間に直列に配置された第１スイッチ素子を備え、
前記電源端子電圧検出回路は前記電源端子の電圧が前記電源の電圧以上になったときに前記第１スイッチ素子をオンにして前記電源端子と前記ドライバゲートプルアップ回路を接続する請求項１に記載のＥＳＤ保護回路。
電源端子に印加されたＥＳＤパルスをＧＮＤ端子に放電させるためのＭＯＳＦＥＴであるＥＳＤ保護ドライバと、
前記電源端子に接続される電源の立ち上がり時間に比べて高速な立ち上がり時間をもつＥＳＤパルスを検出し、前記電源端子へのＥＳＤパルスの印加開始時から第１所定時間だけ第１ＥＳＤパルス検出信号を出力する第１検出回路と、
前記第１検出回路が前記第１ＥＳＤパルス検出信号を出力しており、かつ前記電源端子へのＥＳＤパルスの印加が第２所定時間だけ持続したときに、第３所定時間だけ第２ＥＳＤパルス検出信号を出力する第２検出回路と、
前記第１検出回路及び前記第２検出回路がともに前記ＥＳＤパルス検出信号を出力していないときは前記ＥＳＤ保護ドライバのゲートを前記ＧＮＤ端子に接続し、前記第１検出回路及び前記第２検出回路の少なくとも一方が前記ＥＳＤパルス検出信号を出力しているときは前記ＥＳＤ保護ドライバのゲートを前記ＧＮＤ端子とは絶縁するドライバゲートクランプ回路と、
前記第２検出回路が前記第２ＥＳＤパルス検出信号を出力しているときは前記ＥＳＤ保護ドライバのゲートを前記電源端子に接続し、前記第２検出回路が前記第２ＥＳＤパルス検出信号を出力していないときは前記ＥＳＤ保護ドライバのゲートを前記電源端子とは絶縁するドライバゲートプルアップ回路と、を備え、
前記第１所定時間は前記電源の立ち上がり時間よりも短く設定され、
前記第２所定時間は前記第１所定時間よりも短く、かつ前記電源端子に印加されるスパイクノイズの印加時間よりも長く設定され、
前記第３所定時間は前記電源端子へのＥＳＤパルスの印加時間よりも長く設定されており、
前記電源端子の電圧を検出するための電源端子電圧検出回路と、前記電源端子と前記ドライバゲートプルアップ回路の間に直列に配置された第１スイッチ素子を備え、
前記電源端子電圧検出回路は前記電源端子の電圧が前記電源の電圧以上になったときに前記第１スイッチ素子をオンにして前記電源端子と前記ドライバゲートプルアップ回路を接続するＥＳＤ保護回路。
前記電源端子と前記第２検出回路の間に直列に接続された第２スイッチ素子をさらに備え、
前記電源端子電圧検出回路は前記電源端子の電圧が前記電源の電圧以上になったときに前記第２スイッチ素子をオンにして前記電源端子と前記第２検出回路を接続する請求項２又は３に記載のＥＳＤ保護回路。
前記第１検出回路は、抵抗素子、第１容量素子、第１インバータ及び第２インバータを備え、
前記抵抗素子と前記第１容量素子は前記電源端子と前記ＧＮＤ端子の間に直列に配置され、
前記抵抗素子と前記第１容量素子の間の電圧が前記第１インバータに入力され、
前記第１インバータの出力が前記第２インバータに入力され、
前記第２インバータの出力が前記第１検出回路の出力を構成し、
前記抵抗素子と前記第１容量素子の時定数によって前記第１所定時間が設定されている請求項１から４のいずれか一項に記載のＥＳＤ保護回路。
前記第１所定時間は２０〜３０ナノ秒に設定されている請求項５に記載のＥＳＤ保護回路。