KR20080100051A - 정전기 방전 장치 - Google Patents

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Abstract

본 발명에 따른 정전기 방전 장치는 보다 안정적으로 동작을 하는 정전기 방전 장치를 개시하며, 이는 데이터 입출력 패드와 내부회로 사이에 설치되는 정전기 방전 회로에 있어서, 전원전압 라인과 접지전압 라인 사이에 제 1 보호소자와 제 2 보호소자가 직렬로 연결되고, 제 1 보호소자와 제 2 보호소자 사이에 상기 데이터 입출력 패드가 연결되는 주방전부; 풀업과 풀다운 드라이버를 포함하며, 이들의 공통 드레인이 데이터 입출력 패드에 연결되고, 풀다운 드라이버의 일단은 접지전압 라인에 연결된 출력 드라이버; 전원전압 라인 상의 네거티브 정전기를 감지하여 풀업 드라이버와 전원전압 라인간의 연결을 제어하는 네거티브 경로 제어부; 및 전원전압 라인과 접지전압 사이의 정전기 방전 경로를 제공하는 파워클램프;를 구비함을 특징으로 한다.

Description

정전기 방전 장치{Device To Protect Semiconductor Device From Electro Static Discharge}
도 1은 종래 기술에 따른 정전기 방전 장치를 나타내는 회로도.
도 2는 본 발명에 실시예에 따른 정전기 방전 장치를 나타내는 회로도.
도 3은 본 발명의 다른 실시예에 따른 정전기 방전 장치를 나타내는 회로도.
도 4는 종래 기술에 따른 정전기 방전 장치의 시간에 따른 정전기의 방전을 나타내는 파형도.
도 5는 본 발명의 실시예에 따른 정전기 방전 장치의 시간에 따른 정전기의 방전을 나타내는 파형도.
본 발명은 정전기 방전(Electro Static Discharge, ESD)에 의한 손상으로부터 내부 회로를 보호하는 정전기 방전 장치에 관한 것이다.
일반적으로, 대전된 인체나 기계에 반도체 집적회로가 접촉하면 인체나 기계에 대전 되어 있던 정전기가 집적 회로의 외부 핀을 통해 입출력 패드(Pad)를 거쳐 반도체 내부로 방전된다.
이렇게 방전되는 정전기는 반도체 내부 회로에 큰 손상을 가하는 과도 전류파로 작용하는 큰 에너지를 가진다.
혹은 반도체 내부에 대전 되어 있던 정전기가 주변 회로의 접촉으로 내부 소자로 방전되면서, 내부 소자에 큰 손상을 가하기도 한다.
따라서, 상기한 바를 해결하기 위해 대부분의 반도체 집적회로는 도 1과 같이 패드(10)와 반도체 내부 회로(미도시) 사이에 정전기 방전 장치를 구비한다.
도 1은 전원전압(VCC) 라인(11)과 접지전압(VSS) 라인(12) 사이에 주 방전부(13)와 출력 드라이버(14) 및 파워클램프(15)로 구성된 정전기 방전 장치를 나타낸다.
주 방전부(13)는 전원전압(VCC) 라인(11)과 캐소드가 연결되는 다이오드(D1)와 접지전압(VSS) 라인(12)에 기판, 게이트 및 소스가 연결되는 NMOS 트랜지스터(N1)로 구성된다.
여기에서 다이오드(D1)와 NMOS 트랜지스터(N1) 사이에 형성된 노드(Nd1)에 패드(10)가 연결되고, 출력 드라이버(14)의 출력단도 노드(Nd1)에 연결된다.
출력 드라이버(14)는 내부 회로(미도시)로부터 풀업과 풀다운 제어신호를 인가받는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다.
그리고, 파워 클램프(15)는 접지전압(VSS) 라인(12)에 기판, 게이트 및 소스가 연결되는 NMOS 트랜지스터(N3)로 구성된다.
최근 들어, 반도체 장치가 고집적화되며, 그에 따라 소자의 폭이 감소되고 있다. 이러한 추세에 따라 데이터 입출력 핀에 구성되는 출력 드라이버와 그에 연 결된 저항이 작아지는 추세이다.
상기한 이유로, 정전기 방전시 주 방전부(13) 보다 출력 드라이버(14)의 정전기에 대한 부담이 커지고 있으며, 심한 경우 출력 드라이버가 과도한 정전기를 감당하지 못하여 파괴되는 현상이 발생된다.
상기한 파괴는 정전기 방전회로의 방전능력을 감소시키는 결정적 요인으로 작용하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 정전기 유입시 출력드라이버의 파괴 현상을 방지함에 있다.
본 발명의 또 다른 목적은 네거티브 정전기에 대응하여 정전기 방전에 이용되는 출력 드라이버의 동작을 제어함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 정전기 방전 회로는 데이터 입출력 패드와 내부회로 사이에 설치되는 정전기 방전 회로에 있어서, 전원전압 라인과 접지전압 라인 사이에 제 1 보호소자와 제 2 보호소자가 직렬로 연결되고, 제 1 보호소자와 제 2 보호소자 사이에 상기 데이터 입출력 패드가 연결되는 주 방전부; 풀업과 풀다운 드라이버를 포함하며, 이들의 공통 드레인이 상기 데이터 입출력 패드에 연결되고, 상기 풀다운 드라이버의 일단은 상기 접지전압 라인에 연결된 출력 드라이버; 상기 전원전압 라인 상의 네거티브 정전기를 감지하여 상기 풀업 드라이버와 상기 전원전압 라인간의 연결을 제어하는 네거티브 경로 제어부; 및 상기 전 원전압 라인과 상기 접지전압 사이의 상기 정전기 방전 경로를 제공하는 파워클램프;를 구비함을 특징으로 한다.
이중, 상기 제 1 보호소자와 상기 제 2 보호소자 중 최소한 하나 이상이 다이오드로 구성됨을 특징으로 한다.
그리고, 상기 풀업과 풀다운 드라이버는 데이터의 입출력 상태에 연동되는 제어신호에 의하여 동작할 수 있다.
이중, 상기 풀다운 드라이버는 상기 파워클램프를 통하여 상기 접지전압 라인으로 유입되는 정전기에 대하여 기생 다이오드로 작용하여 추가적인 방전 경로를 형성한다.
한편, 상기 네거티브 경로 제어부는, 상기 풀업 드라이버와 상기 전원전압 라인 사이에 설치되어서 이들 간의 연결을 스위칭하는 제 3 보호소자; 상기 정전기에 대한 전압을 검출하는 트리거 회로; 및 상기 제 3 소자의 스위칭 동작을 위하여 상기 트리거 회로의 검출전압을 상기 제 3 보호소자에 전달하는 전달부;를 구비함을 특징으로 한다.
이중, 상기 제 3 보호소자는 모스 트랜지스터로 구성될 수 있다.
또한, 상기 모스 트랜지스터는 상기 풀업 드라이버와 동일 타입으로 구성됨이 바람직하다.
그리고, 상기 트리거 회로는, 상기 전원전압 라인과 상기 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터로 구성될 수 있다.
그리고, 상기 전달부는 인버터로 구성될 수 있다.
아울러, 상기 트리거 회로는 정전기의 방전 경로를 제공함을 특징으로 한다.
이하, 본 발명에 따른 정전기 방전 회로의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명의 정전기 방전 장치는 전원전압 라인에 네거티브 정전기가 유입될 경우, 네거티브 경로 제어부에 의해 출력 드라이버의 정전기 방전량을 줄이고, 주 방전부와 파워클램프 경로를 통한 정전기 방전량을 증가시키는 정전기 방전 장치로 구성된다.
도 2를 참조하면, 본 발명은 데이터 입출력 패드(10), 내부회로(미도시) 사이에 전원전압(VCC) 라인(11)과 접지전압(VSS) 라인(12) 양단에 구성되는 주 방전부(13), 파워클램프(15), 출력 드라이버(16), 및 출력 드라이버(16)에서 방전되는 정전기를 조절하는 네거티브 경로 제어부(17)를 포함한다.
여기에서, 전원전압(VCC) 라인(11)에는 전원전압(VCC)이 인가되며, 접지전압(VSS) 라인(12)에는 접지전압(VSS)이 인가된다.
그리고, 네거티브 경로 제어부(17)는 전원전압(VCC) 라인(11) 상의 네거티브 전압을 감지하는 트리거 회로(R2, C2)와 감지된 전압을 전달하는 전달부(I2) 및 감지된 전압에 의해 스위칭 동작을 하는 제 3 보호소자(P2)를 구비한다.
구체적으로, 주 방전부(13)는 데이터 입출력 패드(10)와 전원전압(VCC) 라인(11) 사이에 제 1 보호소자인 다이오드(D1)와, 데이터 입출력 패드(10)와 접지전압(VSS) 라인(12) 사이에 제 2 보호소자인 NMOS 트랜지스터(N1)를 구비한다.
여기에서 다이오드(D1)의 캐소드는 전원전압(VCC) 라인(11)과 연결되며, NMOS 트랜지스터(N1)의 게이트와 기판 및 소스는 접지전압(VSS) 라인(12)에 연결된다. 그리고 이들(D1, N1)은 데이터 입출력 패드(10)와 공통 노드(Nd 2)를 통해 연결된다.
출력드라이버(16)는 풀업 드라이버인 PMOS 트랜지스터(P1)와 풀다운 드라이버인 NMOS 트랜지스터(N2)로 구성되며, 이들의 공통 드레인은 노드(Nd2)를 통해서 데이터 입출력 패드(10)에 통해 연결된다.
PMOS 트랜지스터(P1)는 소스와 기판이 연결되며, NMOS 트랜지스터(N1)는 소스와 기판이 접지전압(VSS) 라인(12)과 연결된다.
그리고 트랜지스터(P1, N2)의 게이트에는 내부회로(미도시)에서 데이터 입출력 상태에 따라 연동되는 풀업 및 풀 다운 제어신호(PU_signal, PD_signal)가 각각 인가된다.
한편, PMOS 트랜지스터(P1)의 소스는 상기한 제 3 보호소자인 PMOS 트랜지스터(P2)와 연결된다.
네거티브 경로 제어부(17)는 전원전압(VCC) 라인(11)과 접지전압(VSS) 라인(12) 사이에 구성되며, PMOS 트랜지스터(P2)와, 저항(R2)과 캐패시터(C2)가 직렬로 연결되는 트리거 회로와, 저항(R2) 및 캐패시터(C2) 사이의 전압이 노드(Nd 3)를 통해 이 전압을 제 3 보호 소자인 PMOS 트랜지스터(P2)에 전달하는 인버터(I2)를 포함한다.
인버터(I2)는 노드(Nd 3)에 생성된 전압을 증폭하여 제 3 보호소자인 PMOS 트랜지스터(P2)의 게이트에 인가한다. PMOS 트랜지스터(P2)는 소스 및 기판이 전원 전압(VCC) 라인(12)과 연결되고 드레인이 출력드라이버(16)의 PMOS 트랜지스터(P1)의 소스와 연결된다.
파워 클램프(15)는 접지전압(VSS) 라인(12)에 기판과 게이트 및 소스가 연결되는 NMOS 트랜지스터(N3)로 구성된다.
상술한 바 구성에서, 전원전압(VCC) 라인(11)에 네거티브 정전기가 유입될 경우, 저항(R2)과 캐패시터(C2) 사이의 노드(Nd 3)에 로우 레벨의 전압이 인가되고, 이러한 전압은 인버터(I2)에 의해 하이 레벨을 갖는 전압으로 출력되어 PMOS 트랜지스터(P2)의 게이트에 전달된다.
PMOS 트랜지스터(P2)는 턴오프 상태가 되고, PMOS 트랜지스터(P1)에 풀업 제어신호(PU_signal)가 인에이블 상태로 인가되더라도, PMOS 트랜지스터(P2)가 턴오프 상태이므로 방전경로는 형성되지 않는다.
한편, 주 방전부(13)는 전원전압(VCC) 라인(11)에 유입된 네거티브 정전기를 다이오드(D1)의 리버스 턴온에 의해 데이터 입출력 패드(10)로 방전한다.
파워 클램프부(15)의 NMOS 트랜지스터(N3)는 기생 바이폴라 동작을 통해 전원전압(VCC) 라인(11)의 네거티브 정전기를 접지전압(VSS) 라인(12)으로 방전한다.
접지전압(VSS) 라인(12)으로 방전된 정전기는 주 방전부(13)의 NMOS 트랜지스터(N1)의 기생 다이오드 동작을 통해 데이터 입출력 패드(10)로 방전된다.
또한, 출력 드라이버(16)의 NMOS 트랜지스터(N2)는 풀다운 제어신호(PD_signal)에 따라 기생 다이오드 동작을 통해 정전기를 데이터 입출력 패드(10)로 방전하게 된다.
이와 같이 본 발명의 실시예에 따른 정전기 방전 장치는 네거티브 정전기에 대한 PMOS 트랜지스터(P1)의 정전기 방전을 억제하고, 그에 따라 부수적으로 주 방전부(13)의 NMOS 트랜지스터(N1)를 통한 정전기 방전량과 출력 드라이버(16)의 NMOS 트랜지스터(N2)로 방전되는 정전기량이 증가된다.
도 3은 본 발명의 다른 실시예를 나타내는 것으로서, 도 2에 대한 중복된 구성과 작용에 대한 설명은 생략하기로 한다.
여기에서, 주 방전부(18)는 전원전압(VCC) 라인(11)과 접지전압(VCC) 라인(12) 사이에 P형 다이오드(D1)와 N형 다이오드(D2)로 구성되는 점에 도 2와 차이점을 갖는다.
이후, 네거티브 정전기가 전원전압(VCC) 라인(11)으로 유입되면, 저항(R2)과 캐패시터(C2) 사이의 노드(Nd 3)에 전압이 인가되고, 이러한 전압은 인버터(I2)에 의해 하이 레벨을 갖는 전압으로 출력된다.
PMOS 트랜지스터(P2)는 턴오프 상태가 되고 PMOS 트랜지스터(P1)에 풀업 제어신호(PU_signal)가 인에이블 상태로 인가되더라도, PMOS 트랜지스터(P2)가 턴오프 상태이므로, 방전경로는 형성되지 않는다.
한편, 주 방전부(18)의 다이오드(D1)는 전원전압(VCC) 라인(11)에 유입된 네거티브 정전기를 리버스 턴온에 의해 데이터 입출력 패드(10)로 방전한다.
파워 클램프부(15)의 NMOS 트랜지스터(N3)는 기생 바이폴라 동작을 통해 네거티브 정전기를 접지전압(VSS) 라인(12)으로 방전한다.
접지전압(VSS) 라인(12)으로 방전된 정전기는 주 방전부(18)의 N형 다이오 드(D2)의 동작을 통해 데이터 입출력 패드(10)로 방전된다.
또한, 출력 드라이버(16)의 NMOS 트랜지스터(N2)는 내부회로에서 인가되는 풀다운 제어신호(PD_signal)에 따라 기생 다이오드 동작을 통해 정전기를 데이터 입출력 패드(10)로 방전하게 된다.
이와 같이, 전원전압(VCC) 라인(10)을 통해 유입된 네거티브 정전기는 주 방전부(18)의 N형 다이오드(D2)와 출력 드라이버(15)의 NMOS 트랜지스터(N2)를 통해 방전되는 정전기량이 증가되고, 출력 드라이버(15)의 PMOS 트랜지스터(P1)를 통해 방전되는 정전기량은 억제된다.
따라서, 보다 안정적으로 정전기 방전 장치가 동작할 수 있게 된다.
도 4a와 도 4b는 정전기 테스트의 일종인 머신 모델(Machine Model)의 250V에서의 시간에 따라 방전되는 정전기량을 종래와 본 발명의 실시예에 따라 나타낸 시뮬레이션 파형이다.
도 4a를 살펴보면, 전원전압(VCC) 라인(11)을 통해 네거티브 정전기가 유입되었을 때, 전체적으로 방전되는 정전기량(T)과 대비하여 출력 드라이버의 PMOS 트랜지스터(P1)에서 방전되는 정전기량이 가장 많고, 주 방전부의 NMOS 트랜지스터(N1) 및 출력 드라이버의 풀 다운 트랜지스터(N2)의 순서로 방전량이 줄어드는 확인할 수 있다.
도 4b를 참조하면 유입되는 전체 정전기량(T)과 대비하여, 주 방전부의 NMOS 트랜지스터(N1)에서 방전되는 정전기량이 가장 많고, 출력 드라이버의 NMOS 트랜지스터(N2) 및 PMOS 트랜지스터(P1)의 순으로 방전량이 줄어드는 것을 확인할 수 있 다.
따라서, 본 발명의 정전기 방전 방치는 정전기가 유입될 때, 이러한 정전기를 검출하여 출력 드라이버의 정전기 방전량을 조절하는 네거티브 제어부를 구비함으로써, 정전기 방전에 따른 출력 드라이버의 파괴 현상을 방지한다.
또한, 주 방전부로 방전되는 정전기량을 증가시킴으로써, 보다 안정적인 정전기 방전 장치를 제공한다.

Claims (10)

  1. 데이터 입출력 패드와 내부회로 사이에 설치되는 정전기 방전 회로에 있어서,
    전원전압 라인과 접지전압 라인 사이에 제 1 보호소자와 제 2 보호소자가 직렬로 연결되고, 제 1 보호소자와 제 2 보호소자 사이에 상기 데이터 입출력 패드가 연결되는 주방전부;
    풀업과 풀다운 드라이버를 포함하며, 이들의 공통 드레인이 상기 데이터 입출력 패드에 연결되고, 상기 풀다운 드라이버의 일단은 상기 접지전압 라인에 연결된 출력 드라이버;
    상기 전원전압 라인 상의 네거티브 정전기를 감지하여 상기 풀업 드라이버와 상기 전원전압 라인간의 연결을 제어하는 네거티브 경로 제어부; 및
    상기 전원전압 라인과 상기 접지전압 사이의 상기 정전기 방전 경로를 제공하는 파워클램프;를 구비함을 특징으로 하는 정전기 방전 장치.
  2. 제 1 항에 있어서,
    상기 제 1 보호소자와 상기 제 2 보호소자 중 최소한 하나 이상이 다이오드로 구성됨을 특징으로 하는 정전기 방전 장치.
  3. 제 1 항에 있어서,
    상기 풀업과 풀다운 드라이버는 데이터의 입출력 상태에 연동되는 제어신호에 의하여 동작됨을 특징으로 하는 정전기 방전 장치.
  4. 제 1 항에 있어서,
    상기 풀다운 드라이버는 상기 파워클램프를 통하여 상기 접지전압 라인으로 유입되는 정전기에 대하여 기생 다이오드로 작용하여 추가적인 방전 경로를 형성함을 특징으로 하는 정전기 방전 장치.
  5. 제 1 항에 있어서,
    상기 네거티브 경로 제어부는,
    상기 풀업 드라이버와 상기 전원전압 라인 사이에 설치되어서 이들 간의 연결을 스위칭하는 제 3 보호소자;
    상기 정전기에 대한 전압을 검출하는 트리거 회로; 및
    상기 제 3 소자의 스위칭 동작을 위하여 상기 트리거 회로의 검출전압을 상기 제 3 보호소자에 전달하는 전달부;를 구비함을 특징으로 하는 정전기 방전 장치.
  6. 제 5 항에 있어서,
    상기 제 3 보호소자는 모스 트랜지스터로 구성됨을 특징으로 하는 정전기 방전 장치.
  7. 제 6 항에 있어서,
    상기 모스 트랜지스터는 상기 풀업 드라이버와 동일 타입으로 구성됨을 특징으로 하는 정전기 방전 장치.
  8. 제 5 항에 있어서,
    상기 트리거 회로는,
    상기 전원전압 라인과 상기 접지전압 라인 사이에 직렬로 연결된 저항과 캐패시터로 구성됨을 특징으로 하는 정전기 방전 장치.
  9. 제 5 항에 있어서,
    상기 전달부는 인버터로 구성됨을 특징으로 하는 정전기 방전 장치.
  10. 제 5 항에 있어서,
    상기 트리거 회로는 정전기의 방전 경로를 제공함을 특징으로 하는 정전기 방전 장치.
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