JP2011171412A

JP2011171412A - 半導体装置

Info

Publication number: JP2011171412A
Application number: JP2010032058A
Authority: JP
Inventors: Shigeyuki Arima; 茂幸有馬
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-02-17
Filing date: 2010-02-17
Publication date: 2011-09-01

Abstract

【課題】異常電圧が内部回路に悪影響が与える可能性を低くする。
【解決手段】保護回路１００は内部回路３０を異常電圧、例えば静電気から保護する回路であり、第１トランジスタ１２０を有している。第１トランジスタ１２０は、ドレイン１２４が電源ライン１０に接続されており、かつソース１２６がグランドライン２０に接続されている。そして第１トランジスタ１２０のゲート電極１２２は、第１コンデンサ１３０を介して電源ライン１０に接続されている。
【選択図】図１

Description

本発明は、異常電圧から内部回路を保護する保護回路を有する半導体装置に関する。

半導体装置は、静電気などの異常電圧から内部回路を保護する保護回路を有する場合が多い。この保護回路に関しては、例えば特許文献１〜３に記載の技術がある。これらの文献に記載されている保護回路は、第１のＭＯＳトランジスタのソース及びゲート電極をグランドラインに接続し、ドレインを電源ラインに接続したものである。このような回路構成において、電源ラインに異常電圧が加わって第１のＭＯＳトランジスタのブレイクダウン電圧を超えると、第１のＭＯＳトランジスタはスナップバック状態になる。これにより、異常電圧によるストレスは、第１のＭＯＳトランジスタを介してグランドラインに放電される。

また特許文献４には、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタによって保護回路を構成することが記載されている。この技術において、第１のＭＯＳトランジスタはｎチャネル型であり、第２のＭＯＳトランジスタはｐチャネル型である。第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは、電源ラインとグランドラインの間に位置している。第１のＭＯＳトランジスタのゲート電極はグランドラインに接続されており、第２のＭＯＳトランジスタは電源ラインに接続されている。このような保護回路も、ＭＯＳトランジスタのスナップバック現象を利用したものである。

特開平８−２０４１７６号公報特開平８−２８８４０４号公報特開平１１−８７７２７号公報特開平５−２８３６３０号公報

上述のいずれの技術も、ＭＯＳトランジスタのスナップバック現象を利用したものである。しかしＭＯＳトランジスタがスナップバック現象を起こすまでには、異常電圧が加わってから多少の時間が必要である。このため、ＭＯＳトランジスタがスナップバック現象を起こすまでの間、内部回路には異常電圧が加わってしまい、内部回路に悪影響を与える可能性があった。

本発明によれば、電源ラインと、
グランドラインと、
前記電源ライン及び前記グランドラインに接続している内部回路と、
前記内部回路を異常電圧から保護する保護回路と、
を備え、
前記保護回路は、ドレイン及びソースの一方が前記電源ラインに接続されていて他方が前記グランドラインに接続されている第１トランジスタを有し、
前記第１トランジスタのゲート電極は、第１コンデンサを介して前記電源ライン又は前記グランドラインに接続されている半導体装置が提供される。

本発明によれば、第１トランジスタのゲート電極と電源ライン又はグランドラインの間には、第１コンデンサが設けられている。このため、電源ライン又はグランドラインに異常電圧が加わった場合、第１トランジスタのゲート電圧が上昇することによって第１トランジスタがオン状態になる。その結果、異常電圧によるストレスはグランドライン又は電源ラインに放電される。電源ライン又はグランドラインに異常電圧が加わってから第１トランジスタがオン状態になるまでの時間は、電源ライン又はグランドラインに異常電圧が加わってからＭＯＳトランジスタがスナップバック状態になるまでの時間より短い。従って、異常電圧が内部回路に悪影響が与える可能性を低くすることができる。

本発明によれば、異常電圧が内部回路に悪影響を与える可能性を低くすることができる。

第１の実施形態に係る半導体装置の構成を示す回路図である。第１の実施形態に係る半導体装置の変形例を示す回路図である。第２の実施形態に係る半導体装置の構成を示す回路図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態に係る半導体装置の構成を示す回路図である。この半導体装置は、電源ライン１０、グランドライン２０、内部回路３０、及び保護回路１００を備えている。内部回路３０は、インピーダンス整合部３２を介して電源ライン１０に接続しており、またインピーダンス整合部３４を介してグランドライン２０に接続している。保護回路１００は内部回路３０を異常電圧、例えば静電気から保護する回路であり、第１トランジスタ１２０を有している。第１トランジスタ１２０は、ドレイン１２４が電源ライン１０に接続されており、かつソース１２６がグランドライン２０に接続されている。そして第１トランジスタ１２０のゲート電極１２２は、第１コンデンサ１３０を介して電源ライン１０又はグランドライン２０（本図に示す例では電源ライン１０）に接続されている。

保護回路１００は、第２トランジスタ１４０を有している。第２トランジスタ１４０は、ドレイン１４４が電源ライン１０に接続されていてソース１４６がグランドライン２０に接続されている。また第２トランジスタ１４０のゲート電極１４２は、第２コンデンサ１５０を介してグランドライン２０に接続している。

電源ライン１０には、電源端子１２を介して基準電位Ｖｄｄが印加され、グランドライン２０にはグランド端子２２を介してグランド電位ＧＮＤが印加される。また内部回路３０は、信号の入出力端子３６にも接続している。また本実施形態において、第１トランジスタ１２０及び第２トランジスタ１４０は、Ｎチャネル型のＭＯＳトランジスタである。また第１トランジスタ１２０及び第２トランジスタ１４０の閾値電圧は、基準電位Ｖｄｄよりも大きい。このため、通常の状態においては、第１トランジスタ１２０及び第２トランジスタ１４０はオンしない。

次に、本実施形態の作用及び効果について説明する。まず、電源ライン１０に異常電圧、例えば静電気が印加した場合を考える。上記したように電源ライン１０と第１トランジスタ１２０のゲート電極１２２は、第１コンデンサ１３０を介して接続している。このため、電源ライン１０に異常電圧が印加すると、ゲート電極１２２の電位は上昇し、その結果第１トランジスタ１２０はオンする。これにより、異常電圧はグランドライン２０に放電され、異常電圧によるストレスは解消される。

次に、グランドライン２０に異常電圧、例えば静電気が印加した場合を考える。上記したように、グランドライン２０と第２トランジスタ１４０のゲート電極１４２は、第２コンデンサ１５０を介して接続している。このため、グランドライン２０に異常電圧が印加すると、ゲート電極１４２の電位は上昇し、その結果第２トランジスタ１４０はオンする。これにより、異常電圧は電源ライン１０に放電され、異常電圧によるストレスは解消される。

一方、電源ライン１０又はグランドライン２０に静電気が印加してから第１トランジスタ１２０がオンするまでの時間は、先行文献に記載の保護回路においてＭＯＳトランジスタがスナップバック状態になるまでの時間より短い。従って、異常電圧が内部回路３０に悪影響が与える可能性を低くすることができる。

なお図２に示すように、第１トランジスタ１２０及び第２トランジスタ１４０はＰチャネル型のＭＯＳトランジスタであってもよい。

図３は、第２の実施形態に係る半導体装置の構成を示す回路図である。この半導体装置は、第１動作安定化回路２００及び第２動作安定化回路２２０を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。なお本図は、第１トランジスタ１２０及び第２トランジスタ１４０がＮチャネル型のＭＯＳトランジスタである場合を示しているが、第１トランジスタ１２０及び第２トランジスタ１４０はＰチャネル型のＭＯＳトランジスタであってもよい。

第１動作安定化回路２００は、少なくとも一つの第１ダイオード２０２、第３コンデンサ２０６、及び第３トランジスタ２１０を有している。第１ダイオード２０２は、電源ライン１０とグランドライン２０の間に順方向に直列に設けられている。第３コンデンサ２０６は、第１ダイオード２０２とグランドライン２０の間に設けられている。第３トランジスタ２１０は、ゲート電極２１２、ドレイン２１４、及びソース２１６を有している。ゲート電極２１２は第３コンデンサ２０６と第１ダイオード２０２の間に接続されている。ドレイン２１４及びソース２１６の一方（例えばドレイン２１４）は第１コンデンサ１３０と第１トランジスタ１２０のゲート電極１２２の間（さらに詳しくは抵抗１２８とゲート電極１２２の間）に接続されており、かつ他方（例えばソース２１６）はグランドライン２０に接続されている。また第３コンデンサ２０６及びゲート電極２１２と、第１ダイオード２０２との間には、抵抗２０４が設けられている。

第２動作安定化回路２２０は、少なくとも一つの第２ダイオード２２２、第４コンデンサ２２６、及び第４トランジスタ２３０を有している。第２ダイオード２２２は、電源ライン１０とグランドライン２０の間に逆方向に直列に設けられている。第４コンデンサ２２６は、第２ダイオード２２２と電源ライン１０の間に設けられている。第４トランジスタ２３０は、ゲート電極２３２、ドレイン２３４、及びソース２３６を有している。ゲート電極２３２は第４コンデンサ２２６と第２ダイオード２２２の間に接続されている。ドレイン２３４及びソース２３６の一方（例えばドレイン２３４）は第２コンデンサ１５０と第２トランジスタ１４０のゲート電極１４２の間（さらに詳しくは抵抗１４８とゲート電極１４２の間）に接続されており、かつ他方（例えばソース２３６）は電源ライン１０に接続されている。また第４コンデンサ２２６及びゲート電極２３２と、第２ダイオード２２２との間には、抵抗２２４が設けられている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また電源ライン１０に異常電圧、例えば静電気が印加した場合、第１トランジスタ１２０がオンするため、異常電圧によるストレスはグランドライン２０に放電される。しかし第１トランジスタ１２０がオンしている時間が長いと、通常の信号も放電されてしまう。

これに対して本実施形態では、第１動作安定化回路２００を設けている。そして電源ライン１０に異常電圧が印加した場合、第３トランジスタ２１０のゲート電極２１２にも電圧が加わり、第３トランジスタ２１０もオンする。第３トランジスタ２１０がオンする電圧は、第１ダイオード２０２の数及び第３コンデンサ２０６の容量によって調整できる。そして第３トランジスタ２１０がオンする電圧を適切な電圧に設定することにより、第１トランジスタ１２０のゲート電極１２２にたまった電荷は適切なタイミングで第３トランジスタ２１０を介してグランドライン２０に放電される。従って、異常電圧を放電した後、第１トランジスタ１２０を早いタイミングでオフすることができる。

またグランドライン２０に異常電圧が加わって第２トランジスタ１４０がオンした場合も、第２動作安定化回路２２０の第４トランジスタ２３０がオンするため、異常電圧を放電した後、第２トランジスタ１４０を早いタイミングでオフすることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０電源ライン
１２電源端子
２０グランドライン
２２グランド端子
３０内部回路
３２インピーダンス整合部
３４インピーダンス整合部
３６入出力端子
１００保護回路
１２０第１トランジスタ
１２２ゲート電極
１２４ドレイン
１２６ソース
１２８抵抗
１３０第１コンデンサ
１４０第２トランジスタ
１４２ゲート電極
１４４ドレイン
１４６ソース
１４８抵抗
１５０第２コンデンサ
２００第１動作安定化回路
２０２第１ダイオード
２０４抵抗
２０６第３コンデンサ
２１０第３トランジスタ
２１２ゲート電極
２１４ドレイン
２１６ソース
２２０第２動作安定化回路
２２２第２ダイオード
２２４抵抗
２２６第４コンデンサ
２３０第４トランジスタ
２３２ゲート電極
２３４ドレイン
２３６ソース

Claims

電源ラインと、
グランドラインと、
前記電源ライン及び前記グランドラインに接続している内部回路と、
前記内部回路を異常電圧から保護する保護回路と、
を備え、
前記保護回路は、ドレイン及びソースの一方が前記電源ラインに接続されていて他方が前記グランドラインに接続されている第１トランジスタを有し、
前記第１トランジスタのゲート電極は、第１コンデンサを介して前記電源ライン又は前記グランドラインに接続されている半導体装置。
請求項１に記載の半導体装置において、
前記第１トランジスタのゲート電極は、前記第１コンデンサを介して前記電源ラインに接続されており、
前記保護回路は、ドレイン及びソースの一方が前記電源ラインに接続されていて他方が前記グランドラインに接続されており、かつゲート電極が第２コンデンサを介して前記グランドラインに接続している第２トランジスタを有する半導体装置。
請求項２に記載の半導体装置において、
前記第２トランジスタは、前記第１トランジスタと同一導電型である半導体装置。
請求項１に記載の半導体装置において、
前記第１トランジスタの前記ゲート電極は、前記第１コンデンサを介して前記電源ラインに接続しており、
前記保護回路に接続された第１動作安定化回路を有しており、
前記第１動作安定化回路は、
前記電源ラインと前記グランドラインの間に順方向に設けられた第１ダイオードと、
前記第１ダイオードと前記グランドラインの間に設けられた第３コンデンサと、
ゲート電極が前記第３コンデンサと前記第１ダイオードの間に接続されており、ドレイン及びソースの一方が前記第１コンデンサと前記第１トランジスタのゲート電極の間に接続されており、かつ他方が前記グランドラインに接続されている第３トランジスタと、
を有する半導体装置。
請求項１に記載の半導体装置において、
前記第１トランジスタの前記ゲート電極は、前記第１コンデンサを介して前記グランドラインに接続しており、
前記保護回路に接続された第１動作安定化回路を有しており、
前記第１動作安定化回路は、
前記電源ラインと前記グランドラインの間に逆方向に設けられた第２ダイオードと、
前記第２ダイオードと前記電源ラインの間に設けられた第４コンデンサと、
ゲート電極が前記第４コンデンサと前記第２ダイオードの間に接続されており、ドレイン及びソースの一方が前記第１コンデンサと前記第１トランジスタの前記ゲート電極の間に接続されており、かつ他方が前記電源ラインに接続されている第４トランジスタと、
を有する半導体装置。
請求項２又は３に記載の半導体装置において、
前記保護回路に接続された第１動作安定化回路及び第２動作安定化回路を有しており、
前記第１動作安定化回路は、
前記電源ラインと前記グランドラインの間に順方向に設けられた第１ダイオードと、
前記第１ダイオードと前記グランドラインの間に設けられた第３コンデンサと、
ゲート電極が前記第３コンデンサと前記第１ダイオードの間に接続されており、ドレイン及びソースの一方が前記第１コンデンサと前記第１トランジスタのゲート電極の間に接続されており、かつ他方が前記グランドラインに接続されている第３トランジスタと、
を有しており、
前記第２動作安定化回路は、
前記電源ラインと前記グランドラインの間に逆方向に設けられた第２ダイオードと、
前記第２ダイオードと前記電源ラインの間に設けられた第４コンデンサと、
ゲート電極が前記第４コンデンサと前記第２ダイオードの間に接続されており、ドレイン及びソースの一方が前記第２コンデンサと前記第２トランジスタの前記ゲート電極の間に接続されており、かつ他方が前記電源ラインに接続されている第４トランジスタと、
を有する半導体装置。