JP2010263100A - 半導体装置 - Google Patents
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Abstract
【課題】外部端子にドレイン端子が接続されるMOSトランジスタの静電破壊耐量を増大させることのできる半導体装置を提供する。
【解決手段】内部回路100の最終段の出力回路のPMOSトランジスタP100とNMOSトランジスタN100のドレイン端子が接続され、電源電位線VCCへ順方向に接続されたダイオードD1と、接地電位線GNDへ逆方向に接続されたダイオードD2とが接続されている出力端子OUTを有する半導体装置において、インバータ1は、出力端子OUTへ印加されるサージ電圧の基準電位線である接地電位線GNDへ入力端子が接続され、インバータ2は、インバータ1の出力が入力され、NMOSトランジスタ3は、出力端子OUTと接地電位線GNDとの間に接続され、インバータ2の出力がゲート電極へ入力される。
【選択図】図1
【解決手段】内部回路100の最終段の出力回路のPMOSトランジスタP100とNMOSトランジスタN100のドレイン端子が接続され、電源電位線VCCへ順方向に接続されたダイオードD1と、接地電位線GNDへ逆方向に接続されたダイオードD2とが接続されている出力端子OUTを有する半導体装置において、インバータ1は、出力端子OUTへ印加されるサージ電圧の基準電位線である接地電位線GNDへ入力端子が接続され、インバータ2は、インバータ1の出力が入力され、NMOSトランジスタ3は、出力端子OUTと接地電位線GNDとの間に接続され、インバータ2の出力がゲート電極へ入力される。
【選択図】図1
Description
本発明は、半導体装置に関する。
半導体装置では、外部端子に印加されるサージから内部回路を保護するために、外部端子に接続されるESD保護回路が設けられる。
例えば、CMOSトランジスタで構成された出力回路の出力端子に接続されるESD保護回路として、出力端子とVCC電源ラインとの間に順方向接続された第1の保護ダイオードと、出力端子とGNDラインとの間に逆方向接続された第2の保護ダイオードが設けられる。
この出力端子に、例えば、GND基準のプラスのサージが印加された場合、上述のESD保護回路は、このサージを出力端子とGNDラインとの間に接続された第2の保護ダイオードによりGND端子へ逃がす必要がある。しかし、この場合、第2の保護ダイオードには逆電圧がかかるため、電流が流れにくい。
一方、出力端子とGND端子以外がオープンとなった状態でサージが印加された場合、出力回路のNMOSトランジスタのゲート電位が中間レベルとなって、このNMOSトランジスタはオフ状態とならずに電流が流れやすくなっている。したがって、出力端子にGND基準のプラスのサージが印加された場合、サージ電流は、ESD保護回路の第2の保護ダイオードよりも出力回路のNMOSトランジスタへ多く流れる。
また、出力回路のPMOSトランジスタもオフ状態になっていないので、出力端子へ印加されたプラスサージは、VCC電源ラインとの間に順方向接続された第1の保護ダイオードから出力回路のPMOSトランジスタを経由する経路からも、出力回路のNMOSトランジスタへ流れ込む。
したがって、出力回路のNMOSトランジスタのドレイン端子のコンタクト部に電流が集中し、このコンタクト部に熱破壊が生じることがあり、このNMOSトランジスタの静電破壊(ESD)耐量が小さいという問題があった。
これに対して、従来、入力端がVCC電源ラインに接続されたインバータを出力回路に並列に接続し、このインバータの出力により、出力端子とGNDラインとの間に挿入されNMOSトランジスタを駆動するようにした半導体装置が提案されている(例えば、特許文献1参照。)。
この提案の半導体装置では、出力端子にGND基準のプラスのサージが印加された場合、出力回路に並列に接続されたインバータの出力が不定となることを利用して、出力端子とGNDラインとの間に挿入されNMOSトランジスタを導通させ、このNMOSトランジスタに出力回路のNMOSトランジスタよりも多くのサージ電流を流すことにより、出力回路のESD耐量の増大を図っている。
ところが実際には、印加されたプラスサージ電圧をV、出力端子とVCC電源ラインとの間に接続された第1の保護ダイオードの順方向降下電圧をVfとすると、プラスサージ印加時の電源電圧VCCは、概ね、
VCC=V−Vf
となる。
VCC=V−Vf
となる。
ここで、プラスサージ電圧Vは、ダイオードの順方向降下電圧Vfに比べてかなり大きいので、出力端子にGND基準のプラスのサージが印加された場合、VCC電源ラインはオープンにならず、その電圧VCCは、プラスサージ電圧Vに近い値(VCC≒V)となる。
したがって、この場合、上述の提案の半導体装置の、入力端がVCC電源ラインに接続されたインバータのPMOSトランジスタはオフし、その出力電位はGND電位となる。これにより、このインバータの出力により駆動されるNMOSトランジスタが導通せず、出力回路のESD耐量を増大させることができない場合があった。
また、上述のMOSトランジスタのドレイン端子のコンタクト部に電流が集中するという問題は、出力回路のみならず、プルダウン(またはプルアップ)用のMOSトランジスタのドレイン端子が入力端子に接続される、プルダウン(またはプルアップ)機能付き入力回路においても発生する。
したがって、このプルダウン(またはプルアップ)機能付き入力回路においても、出力回路と同様、入力端子に接続されるMOSトランジスタのドレイン端子のコンタクト部への電流集中による熱破壊によりMOSトランジスタのESD耐量が小さくなる、という問題を改善する必要がある。
そこで、本発明の目的は、外部端子にドレイン端子が接続されるMOSトランジスタの静電破壊耐量を増大させることのできる半導体装置を提供することにある。
本発明の一態様によれば、内部回路のMOSトランジスタのドレイン端子が接続される外部端子と、前記外部端子から電源電位線へ順方向に接続された第1のダイオードと、前記外部端子から接地電位線へ逆方向に接続された第2のダイオードとを有する半導体装置であって、前記電源電位線および前記接地電位線のいずれかが、前記外部端子へ印加されるサージ電圧の基準電位線であるときに、前記基準電位線へ入力端子が接続される第1のインバータと、前記第1のインバータの出力が入力される第2のインバータと、前記外部端子と前記基準電位線との間に接続され、前記第2のインバータの出力がゲート電極へ入力されるMOSトランジスタとを備えることを特徴とする半導体装置が提供される。
本発明によれば、外部端子にドレイン端子が接続されるMOSトランジスタの静電破壊耐量を増大させることができる。
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
図1は、本発明の実施例1に係るCMOS型半導体装置の構成の例を示す回路図である。
図1に示す回路は、出力端子OUTにPMOSトランジスタP100とNMOSトランジスタN100のドレイン端子が接続される、内部回路100の最終段の出力回路に対するサージ保護回路である。出力端子OUTには、通常の半導体装置と同様、静電破壊防止用に、出力端子OUTから電源電位線VCCへ順方向に接続されたダイオードD1と、出力端子OUTから接地電位線GNDへ逆方向に接続されたダイオードD2とが接続されている。
本実施例では、接地電位GNDを基準電位として出力端子OUTに印加されるプラスサージから、出力回路のNMOSトランジスタN100のドレインコンタクト部を保護する回路の例を示す。
本実施例のサージ保護回路は、出力端子OUTへ印加されるサージ電圧の基準電位線である接地電位線GNDへ入力端子が接続されるインバータ1と、インバータ1の出力が入力されるインバータ2と、出力端子OUTと接地電位線GNDとの間に接続され、インバータ2の出力がゲート電極へ入力されるNMOSトランジスタ3と、を備える。
ここで、インバータ1は、PMOSトランジスタP11とNMOSトランジスタN11により構成され、インバータ2は、PMOSトランジスタP21とNMOSトランジスタN21により構成される。また、インバータ1およびインバータ2の出力端子には、寄生容量CP1、CP2がそれぞれ付随している。
次に、接地電位GNDを基準電位として出力端子OUTへプラスサージが印加されたときの、本実施例のサージ保護回路の動作について、図2〜図3を用いて説明する。
図2は、出力端子OUTへプラスサージが印加されたときの電源電位線VCCの電圧、インバータ1の出力電圧、およびインバータ2の貫通電流を示す波形図であり、図3は、プラスサージ印加時の電流経路を示す図である。
時刻T1でピークを示すプラスサージが出力端子OUTへ印加されたとき、電源電位線VCCの電圧は、ダイオードD1が順方向のため、図2に示すように、サージ電圧に追随する波形となる。このとき、電源電位線VCCの電圧VCCは、サージ電圧をV、ダイオードD1の順方向降下電圧をVfとすると、VCC=V−Vfとなる。
したがって、インバータ1のPMOSトランジスタP11は、ゲート電圧がGNDのためオンし、図3に示すように、寄生容量CP1を充電電流I1で充電する。この充電には、PMOSトランジスタP11のオン抵抗と寄生容量CP1の容量値の時定数による遅れ時間があるため、インバータ1の出力電圧は、図2に示すように、電源電位線VCCの電圧VCCの変化に遅れて変化する。
したがって、時刻T1におけるインバータ1の出力電圧は、電源電位線VCCの電圧に対して中間電位となり、インバータ2のPMOSトランジスタP21とNMOSトランジスタN21はともにオンする。その結果、インバータ2には、図2および図3に示すように、貫通電流I2が流れる。
このときのPMOSトランジスタP21とNMOSトランジスタN21のオン抵抗をそれぞれRP、RNとすると、インバータ2の出力電圧Yは、
Y={RN/(RP+RN)}・VCC
と表される。
Y={RN/(RP+RN)}・VCC
と表される。
このインバータ2の出力電圧YがNMOSトランジスタ3の閾値を超えると、NMOSトランジスタ3には、図3に示すように、出力端子OUTから電流I3が流れる。
すなわち、本実施例では、出力端子OUTへプラスサージが印加されたとき、インバータ2を流れる電流I2と、NMOSトランジスタ3を流れる電流I3、という2つのサージ電流経路が発生する。
これによりサージ電流が分散され、出力回路のNMOSトランジスタN100のドレインコンタクト部へ流れ込む電流I00を少なくすることができる。
その後、図2に示す時刻T2まで時間が進むと、寄生容量CP1が十分に充電されてインバータ1の出力電圧は電源電位VCCとなり、インバータ2のPMOSトランジスタP21がオフし、インバータ2に貫通電流I2は流れなくなる。また、インバータ2のNMOSトランジスタN21がオンするため、インバータ2の出力が接地電位GNDとなり、NMOSトランジスタ3がオフして、電流I3も流れなくなる。
すなわち、インバータ2とNMOSトランジスタ3によるサージ電流経路は、サージ電圧がピーク付近の時間帯のみ発生し、その他の時間帯では電流経路を形成することがない。これにより、本実施例のサージ保護回路は、通常の回路動作には何ら影響を及ぼさない。
このような本実施例によれば、接地電位GNDを基準電位として出力端子OUTへプラスサージが印加されたときのみ電流が流れる経路を発生させることができるので、サージ電流経路が分散され、出力回路のNMOSトランジスタのドレインコンタクト部へ流れ込む電流を少なくすることができる。これにより、出力回路のNMOSトランジスタの静電耐量を増加させることができる。
実施例1では、寄生容量CP1、CP2を利用する例を示したが、寄生容量は意図的に設計したものではないため、その容量値はチップごとにバラつく。そのため、サージ保護特性にもバラつきが生じる。そこで、本実施例では、インバータ1およびインバータ2の出力に、意図的に設計したキャパシタをそれぞれ接続するようにした例を示す。
図4は、本発明の実施例2に係るCMOS型半導体装置の構成の例を示す回路図である。
本実施例では、インバータ1の出力にキャパシタC1が接続され、インバータ2の出力にキャパシタC2が接続される。
このような本実施例によれば、キャパシタC1の容量値とPMOSトランジスタP11のオン抵抗による時定数により、インバータ2の入力電圧が中間電位である時間が決まるので、キャパシタC1の容量値が一定値にコントロールされることにより、インバータ2を流れる貫通電流の電流値およびその発生時間帯を安定させることができる。
また、キャパシタC1の容量値を大きくすれば、インバータ2の入力電圧が中間電位である時間が長くなり、インバータ2により長く貫通電流を流すことができる。これにより、より長くサージ電流が分散され、出力回路のNMOSトランジスタN100のドレインコンタクト部へかかるストレスをより緩和させることができる。
本実施例では、電源電位VCCを基準電位として出力端子OUTに印加されるマイナスサージから、出力回路のPMOSトランジスタP100のドレインコンタクト部を保護する回路の例を示す。
図5は、本発明の実施例3に係るCMOS型半導体装置の構成の例を示す回路図である。
本実施例のサージ保護回路は、出力端子OUTへ印加されるサージ電圧の基準電位線である電源電位線VCCへ入力端子が接続されるインバータ1と、インバータ1の出力が入力されるインバータ2と、出力端子OUTと電源電位線VCCとの間に接続され、インバータ2の出力がゲート電極へ入力されるPMOSトランジスタ3Aと、を備える。
また、インバータ1の出力と電源電位線VCCとの間にキャパシタC1が接続され、インバータ2の出力と電源電位線VCCとの間にキャパシタC2が接続される。
図5には、電源電位VCCを基準電位として出力端子OUTにマイナスサージが印加されたときの電流経路も併せて示す。出力端子OUTにマイナスサージが印加された場合、サージは出力端子OUTから電源電位VCC端子へ向かうが、サージ電圧が負極性であるため、電流の向きは、電源電位VCC端子から出力端子OUTへ流れるものとして表している。
本実施例におけるサージ保護回路の動作は、サージの極性が逆であるだけで、実施例1および実施例2と同様であるので、ここではその説明を省略する。
本実施例においても、サージ電圧がピーク付近の時間帯では、インバータ2には貫通電流I5が流れ、PMOSトランジスタ3Aには電流I6が流れる。これにより、サージ電流が分散され、出力回路のPMOSトランジスタP100のドレインコンタクト部へ流れ込む電流I01を少なくすることができる。
このような本実施例によれば、電源電位VCCを基準電位として出力端子OUTへマイナスサージが印加されたときの出力回路のPMOSトランジスタの静電耐量を増加させることができる。
実施例1〜3では、MOSトランジスタのドレイン端子が外部端子へ接続される出力回路に対するサージ保護回路の例を示したが、本実施例では、MOSトランジスタのドレイン端子が外部端子へ接続される入力回路に対するサージ保護回路の例を示す。
図6は、本発明の実施例4に係るCMOS型半導体装置の構成の例を示す回路図である。
図6に示す回路は、入力端子INにプルダウン用NMOSトランジスタPDNのドレイン端子が接続される、内部回路200の入力回路に対するサージ保護回路である。入力端子INには、通常の半導体装置と同様、静電破壊防止用に、入力端子INから電源電位線VCCへ順方向に接続されたダイオードD1と、入力端子INから接地電位線GNDへ逆方向に接続されたダイオードD2とが接続されている。
本実施例では、接地電位GNDを基準電位として入力端子INに印加されるプラスサージから、入力回路のプルダウン用NMOSトランジスタPDNのドレインコンタクト部を保護する回路の例を示す。
本実施例のサージ保護回路は、実施例2と全く同じに、インバータ1、インバータ2、NMOSトランジスタ3、およびキャパシタC1、C2により構成される。
このサージ保護回路の動作も実施例2と同じであるので、ここではその説明を省略する。
図7は、接地電位GNDを基準電位として入力端子INにプラスサージが印加されたときの電流経路を示す図である。
本実施例においても、サージ電圧がピーク付近の時間帯では、インバータ2には貫通電流I12が流れ、NMOSトランジスタ3には電流I13が流れる。これにより、サージ電流が分散され、入力回路のプルダウン用NMOSトランジスタPDNのドレインコンタクト部へ流れ込む電流I02を少なくすることができる。
このような本実施例によれば、接地電位GNDを基準電位として入力端子INにプラスサージが印加されたときの入力回路のプルダウン用NMOSトランジスタの静電耐量を増加させることができる。
本実施例では、電源電位VCCを基準電位として入力端子INに印加されるマイナスサージから、入力回路のプルアップ用PMOSトランジスタのドレインコンタクト部を保護する回路の例を示す。
図8は、本発明の実施例5に係るCMOS型半導体装置の構成の例を示す回路図である。
図8に示す回路は、入力端子INにプルアップ用PMOSトランジスタPUPのドレイン端子が接続される、内部回路200の入力回路に対するサージ保護回路である。
本実施例のサージ保護回路は、実施例3と同じく、インバータ1、インバータ2、PMOSトランジスタ3A、およびキャパシタC1、C2により構成される。
このサージ保護回路の動作も実施例3と同じであるので、ここではその説明を省略する。
図8には、電源電位VCCを基準電位として入力端子INにマイナスサージが印加されたときの電流経路も併せて示す。
本実施例においても、サージ電圧がピーク付近の時間帯では、インバータ2には貫通電流I15が流れ、PMOSトランジスタ3Aには電流I16が流れる。これにより、サージ電流が分散され、入力回路のプルアップ用PMOSトランジスタPUPのドレインコンタクト部へ流れ込む電流I03を少なくすることができる。
このような本実施例によれば、電源電位VCCを基準電位として入力端子INへマイナスサージが印加されたときの入力回路のプルアップ用PMOSトランジスタの静電耐量を増加させることができる。
実施例1〜3では出力回路に対するサージ保護回路の例、実施例4〜5では入力回路に対するサージ保護回路の例を示したが、サージ保護回路の構成自体は、保護対象が出力回路であっても入力回路であっても、同一である。すなわち、本発明のサージ保護回路は、出力端子と入力端子とで、共有することが可能である。そこで、本実施例では、1つのサージ保護回路を、出力端子と入力端子とで共有する例を示す。
図9は、本発明の実施例6に係るCMOS型半導体装置の構成の例を示す回路図である。
図9に示す例では、PMOSトランジスタP100とNMOSトランジスタN100のドレイン端子が接続される出力端子OUTと、プルアップ用PMOSトランジスタPUPのドレイン端子が接続される入力端子INとが、インバータ1、インバータ2、NMOSトランジスタ3、およびキャパシタC1、C2により構成されるサージ保護回路を共有している。
このサージ保護回路により、接地電位GNDを基準電位とするプラスサージが、出力端子OUTあるいは入力端子INに印加されたとき、内部回路に流れるサージ電流を低減させることができる。
同様に、図5および図8に示す回路構成にもとづいて、電源電位VCCを基準電位とするマイナスサージに対するサージ保護回路を、出力端子と入力端子とで共有するようにした回路を構成することができる。
このような本実施例によれば、1つのサージ保護回路を出力端子と入力端子とで共有することができるので、チップに配置するサージ保護回路を少なくすることができ、サージ保護回路の配置に要するチップ面積を少なくすることができる。
実施例2〜6では、インバータ1の出力端子にキャパシタC1、インバータ2の出力端子にキャパシタC2を接続する例を示した。このキャパシタC1、C2は、それぞれ、インバータ1、2の出力を遅延させる機能を有しており、その容量値を大きくするほど、インバータ1、2の出力遅延時間が大きくなって、サージ電流を、より長い期間、サージ保護回路の方へ導くことができる。しかし、キャパシタの容量値を大きくするには、その対向電極の面積を大きくする必要があり、チップ上でキャパシタが占有する面積が増大する。
そこで、本実施例では、キャパシタの代わりに、アナログスイッチとして機能するMOSトランジスタをインバータ1、2の出力端子にそれぞれ接続し、チップ面積の増加を防止するようにした回路の例を示す。
図10は、本発明の実施例7に係るCMOS型半導体装置の構成の例を示す回路図である。
図10では、インバータ1の出力端子とインバータ2の入力端子との間に、PMOSトランジスタASP1により構成されるアナログスイッチAS1が接続され、インバータ2の出力端子とNMOSトランジスタ3のゲート電極との間に、並列接続されたPMOSトランジスタASP2とNMOSトランジスタASN2により構成されるアナログスイッチAS2が接続されている回路の例を示す。
ここで、アナログスイッチAS1をPMOSトランジスタのみで構成するのは、インバータ1の入力電位が接地電位GNDに固定されており、インバータ1の出力が「高レベル」にしかならないためである。そのため、「低レベル」の伝送用のNMOSトランジスタを必要としない。
PMOSトランジスタASP1およびPMOSトランジスタASP2のゲート電極は、接地電位線GNDに接続され、NMOSトランジスタASN2のゲート電極は、電源電位線VCCに接続されている。
したがって、接地電位GNDを基準電位とするプラスサージが電源電位線VCCに侵入した場合、アナログスイッチAS1、AS2はともにオン状態となる。
アナログスイッチAS1、AS2の各MOSトランジスタには、ゲート電極とドレイン電極の間にゲート容量が存在し、ドレイン電極とソース電極の間にオン抵抗が存在する。
このゲート容量とドレイン−ソース電極間のオン抵抗により形成される時定数により、インバータ1、2の出力遅延時間が決定される。
MOSトランジスタのドレイン電極とソース電極の距離を長くすれば、ドレイン−ソース電極間のオン抵抗が増大するとともにゲート容量も増大し、アナログスイッチの時定数を効率よく増加させることができる。したがって、インバータ1、2の出力端子にキャパシタを接続するよりも小面積で、インバータ12の出力遅延時間を大きくすることができる。
このような本実施例によれば、サージ保護回路のインバータの出力遅延時間を増加させて、サージ保護回路へサージ電流が流れる期間を増加させたいときに、インバータの出力端子に接続する遅延素子をMOSトランジスタによるアナログスイッチとすることにより、チップ面積の増加を抑えることができる。
上述の各実施例では、サージ保護回路内に、電源電位線VCCと接地電位線GND間に電流を流す経路が、インバータ2を貫通する経路1本しかない。そのため、サージ電流がこの経路に集中するおそれがある。
そこで、本実施例では、サージ保護回路内に、電源電位線VCCと接地電位線GND間に貫通電流を流すインバータを複数配置し、サージ電流を複数の経路に分散させて流すようにした回路の例を示す。
図11は、サージ電流分散回路の構成の例を示す回路図である。
本実施例のサージ電流分散回路4の構成は、図10に示した実施例7のサージ保護回路の構成と類似しており、2段構成のインバータ41とインバータ42の出力端子に、遅延素子として、アナログスイッチAS41、アナログスイッチAS42がそれぞれ接続される構成をとる。
サージが印加されてインバータ41の入力電位が中間電位になると、インバータ41の出力電位も中間電位となる。このインバータ41の出力の中間電位は、アナログスイッチAS41によりインバータ42へ伝達され、インバータ42の入力電位も中間電位となる。インバータ42の入力電位が中間電位になると、インバータ42の出力電位も中間電位となり、アナログスイッチAS42により後段へ伝達される。
上述したように、サージが印加されると、インバータ41のPMOSトランジスタP41とNMOSトランジスタN41はともにオンし、インバータ41に貫通電流が流れる。次いで、アナログスイッチAS41による遅延時間経過後、インバータ42のPMOSトランジスタP42とNMOSトランジスタN42もともにオンし、インバータ42にも貫通電流が流れる。すなわち、サージ電流が、インバータ41とインバータ42に分散して流れる。
したがって、サージ保護回路内に配置するサージ電流分散回路4の数をさらに増やせば、サージ電流を分散させる経路をさらに増やすことができる。
図12は、図10に示した回路のアナログスイッチAS2の後段に、図11に示したサージ電流分散回路4をn段、縦続接続するようにした回路である。
サージ電流分散回路4をn段設けることにより、サージ電流を分散させる経路をn倍に増やすことができる。また、各サージ電流分散回路4のアナログスイッチAS41、AS42の遅延時間により、各サージ電流分散回路4のインバータ41、42に貫通電流を流すタイミングを少しずつずらすようにすれば、長期間にわたって、サージ電流をサージ保護回路に流すことができる。
このような本実施例によれば、サージ保護回路内に、サージ電流を分散させる回路を複数個設けることにより、サージ電流が特定の箇所に集中することを防止することができる。また、サージ保護回路にサージ電流を流す期間を長くすることができる。
1、2、41、42 インバータ
3 NMOSトランジスタ
3A PMOSトランジスタ
4 サージ電流分散回路
C1、C2 キャパシタ
CP1、CP2 寄生容量
AS1、AS2、AS41、AS42 アナログスイッチ
3 NMOSトランジスタ
3A PMOSトランジスタ
4 サージ電流分散回路
C1、C2 キャパシタ
CP1、CP2 寄生容量
AS1、AS2、AS41、AS42 アナログスイッチ
Claims (5)
- 内部回路のMOSトランジスタのドレイン端子が接続される外部端子と、前記外部端子から電源電位線へ順方向に接続された第1のダイオードと、前記外部端子から接地電位線へ逆方向に接続された第2のダイオードとを有する半導体装置であって、
前記電源電位線および前記接地電位線のいずれかが、前記外部端子へ印加されるサージ電圧の基準電位線であるときに、前記基準電位線へ入力端子が接続される第1のインバータと、
前記第1のインバータの出力が入力される第2のインバータと、
前記外部端子と前記基準電位線との間に接続され、前記第2のインバータの出力がゲート電極へ入力されるMOSトランジスタと
を備えることを特徴とする半導体装置。 - 前記第1のインバータの出力端子および前記第2のインバータの出力端子のそれぞれに、出力の伝播を遅延させる遅延素子が接続されている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第2のインバータに接続された前記遅延素子の後段に、
それぞれの出力端子に遅延素子が接続された2段構成のインバータが、複数段縦続接続されている
ことを特徴とする請求項2に記載の半導体装置。 - 前記遅延素子が、キャパシタである
ことを特徴とする請求項2または3に記載の半導体装置。 - 前記遅延素子が、MOSトランジスタである
ことを特徴とする請求項2または3に記載の半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016146528A (ja) * | 2015-02-06 | 2016-08-12 | 株式会社東芝 | 静電破壊防止回路 |
CN114552553A (zh) * | 2020-11-24 | 2022-05-27 | 瑞昱半导体股份有限公司 | 具有延长放电时间机制的静电防护电路 |
-
2009
- 2009-05-08 JP JP2009113292A patent/JP2010263100A/ja active Pending
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JP2016146528A (ja) * | 2015-02-06 | 2016-08-12 | 株式会社東芝 | 静電破壊防止回路 |
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