JP2008270813A - 反復されるパルス負荷のもとでの改善されたｅｓｄ保護機能を備えた回路 - Google Patents

Abstract

【課題】ＥＳＤトランジスタに対するチップ面積コストを低減すると共に反復性パルス負荷からの所要の保護も得られる回路を提供すること。
【解決手段】第１の電流端子２０がさらに付加的に第２の電流パス３２を介して基準電位端子１４に結合される。前記第２の電流パス３２は抵抗性素子３４を有するように構成する。第２の電流パス３２の抵抗性素子３４を介した基準電位端子１４へのキャパシタンス２８の比較的早期の放電が行われる事によって、反復性パルス負荷からの所要の保護が得られる。
【選択図】図１

Description

本発明は、請求項１の上位概念に記載されている回路に関する。

そのような回路は端子ピンと、基準電位端子と、これらの端子ピンと基準電位端子の間に接続されるＥＳＤ保護回路とを有している。ＥＳＤ保護回路はＥＳＤトランジスタを含んでおり、ＥＳＤトランジスタは第１の電流端子と第２の電流端子と制御端子を備えている。ＥＳＤトランジスタは導通制御された状態において端子ピンから第１の電流端子及び第２の電流端子を介して基準電位端子まで通じる第１の電流パスに接続する。制御端子は第１の電流端子とは容量結合され、第２の電流端子とは抵抗結合される。

そのような回路自体は公知である。また当該明細書で記載する"ＥＳＤ"の略語は「静電放電（electrostatic discharge）」の意味である。ＥＳＤトランジスタはこの関係において次のような目的を有している。すなわち通常は集積回路の形態で（すなわち集積回路の一部として）実現されている回路コンポーネントを過大電流又は過大電圧によって生じ得る損傷から保護するために、端子ピンに出現する、外部から誘起された放電電流を回路コンポーネントを通り過ぎて（すなわち迂回させて）基準電位端子まで導くことである。基本的にＥＳＤ回路は、保護すべき回路を過電圧や許容できない位に大きな放電電流から確実に保護すると同時に回路の通常の機能に支承をきたさないようにしなければならない。

特に自動車の分野においては、通常の作動モードにおいて典型的には４０Ｖ〜６０Ｖの範囲の電圧が既に生じ得る端子も保護されなければならない。そのような電圧は例えば４０Ｖの搭載電源網において、及び／又は１２Ｖ搭載電源網における誘導負荷の駆動のもとで生じ得る。
このような環境において保護回路はスマートパワー（Smart Power＝パワーＭＯＳＦＥＴとＥＳＤ保護回路の集積されたチップ）及びＭＯＳテクノロジに利用される。これは主に高圧ＭＯＳ（ＨＶＭＯＳ）トランジスタ（ＭＯＳトランジスタ＝ソース−ドレイン間でチャネルに対して直列にドリフト領域が存在している）とＥＳＤトランジスタからなり、このＥＳＤトランジスタは典型的には２０〜８０Ｖの電圧耐性を有している。このＥＳＤトランジスタは、脈動的な負荷が生じた場合に電流パルスを基準電位としてのアースに流すことができるように設計されなければならない。
集積回路の構想の際には集積回路や電子制御機器のＥＳＤ耐性を定める様々な規格やそれに基づく顧客固有の検査規定が考慮されなければならない。特に（これに限られるものではないが）自動車産業においては、個々の脈動パルスからの保護の他にも例えば１Ｈｚの繰返し周波数で順次連続する同じ極性の複数のパルスによる負荷の場合にもＥＳＤ保護が求められる。この同じ極性の順次連続する複数のパルスによる負荷は、以下の明細書では「反復性パルス負荷」とも称する。
なお個別のパルスからの確実な保護を提供するＥＳＤトランジスタを単に備えたＥＳＤ保護構造だけでは、反復性パルス負荷のもとで十分な保護機能を発揮できないことがわかっている。このような問題に対する公知の解決手段は、ＥＳＤトランジスタを単純に大きく選定すること、つまり例えばより大きなチャネル面を備えたＥＳＤＭＯＳＦＥＴトランジスタを使用することからなっている。しかしながらこのような解決手段は、制御機器や回路の小型化やコスト削減（これも回路コンポーネントの所要面積の低減に伴って低減する）という将来的に考えられる傾向に逆行するものである。

このような背景から本発明の課題は、ＥＳＤトランジスタに対するチップ面積コストを低減すると共に反復性パルス負荷からの所要の保護も得られる回路を提供することである。

この課題は請求項１の特徴によって解決される。第１の電流端子と基準電位端子の付加的な抵抗結合によって第１の電流端子の帯電が十分迅速に解消される。本発明によれば多重パルスのもとでも単純パルスの場合と同じくらい良好にＥＳＤトランジスタの有効な保護機能が最大限活用される。この保護機能は完全な導通制御のもとでトランジスタの最大電流負荷能力によって制限される。本発明によれば従来技術とは異なって、反復性のパルス負荷の場合でも、個別パルスのもとでの導通制御に比肩する導通制御が得られる。それにより反復性パルス負荷のもとでもＥＳＤ耐性は向上する。このことは、チップ面積の低減と共に繰返しパルス負荷のもとでのＥＳＤ耐性に対する予め定められた要求の充足と、それに伴うコストの削減も達成できることを意味する。

この回路は集積された形態で実現されてもよいし、別個の構成素子で構成してもよい。集積された形態で実現する場合にはこの回路は個別の集積回路（ＩＣ）として、あるいは部分回路として１個のチップ上で実現してもよい。このチップはさらに付加的に例えば部分回路及び／又は構成素子などのさらなる回路コンポーネントや、例えばＥＳＤの影響から保護すべき回路コンポーネントを有し得る。

特筆すべき点は、このような利点が、特にＥＳＤへの要求が高いＩＣピンを備えた回路にも発揮されることである。例えば自動車における制御機器の場合では、このことは搭載電源網電圧を制御機器又はバス線路に供給するＩＣピンに当てはまる。ここでは面積に対する節約効果が公知の解決手段に比べて特に大きい。

さらに別の利点は従属請求項、明細書および添付図面からも明らかとなる。
これまで述べてきた特徴ならびに以下でさらに説明する特徴は、それぞれ記載の組み合わせだけでなく、別の組み合わせでもあるいは単独でも、本発明の範囲を逸脱することなく利用できるのは自明である。

次に本発明を図面に基づき以下の明細書で詳細に説明する。

図１に詳細に示されている回路１０は、端子ピン１２と、基準電位端子１４と、これらの端子ピン１２と基準電位端子１４の間に接続されたＥＳＤ保護回路１６とを有している。ＥＳＤ保護回路１６はＥＳＤトランジスタ１８を含んでおり、このＥＳＤトランジスタ１８は第１の電流端子２０と第２の電流端子２２と制御端子２４を備えている。ＥＳＤトランジスタ１８は導通制御状態において、端子ピン１２から第１の電流端子２０及び第２の電流端子２２を介して基準電位端子１４まで通じる第１の電流パス２６に接続する。制御端子２４は、第１の電流端子２０とは容量結合され、第２の電流端子２２とは抵抗結合される。

その際この実施例における容量結合はＥＳＤトランジスタ１８の寄生キャパシタンス２８によって形成される。また抵抗結合は例えばオーム抵抗３０などの抵抗性素子を介して実現される。これは制御端子２４と第２の電流端子２２の間に接続される。ＥＳＤ保護回路１６は、図１の実施例によればさらに第２の電流パス３２を有しており、この第２の電流パス３２は、第１の電流端子２０をさらに抵抗性の素子、すなわち当該実施例ではオーム抵抗３４を介して基準電位端子１４に結合させている。さらに端子ピン１２には集積回路３６が接続されており、この集積回路はＥＳＤの影響から保護しなければならないものである。

本発明が基礎とする問題点を説明するためにまずＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタをＥＳＤトランジスタ１８として取り上げる。このトランジスタは端子ピン１２からの正のＥＳＤパルスを集積回路３６を通り過ぎて当該回路１０の基準電位端子１４におけるアース電位に導いている。そのようなＮＭＯＳＥＳＤトランジスタ１８は公知のようにソース端子とドレイン端子とゲート端子を有している。ドレイン端子は第１の電流端子２０を形成し、ソース端子は第２の電流端子２２を形成し、ゲート端子は制御端子２４を形成している。この実施例における容量結合はＮＭＯＳＥＳＤトランジスタ１８のドレイン−ゲートの寄生キャパシタンス２８によって形成されている。またオーム抵抗３０を介した抵抗結合は、この実施例ではＮＭＯＳＥＳＤトランジスタ１８のゲートとソースの間で行われている。

基準電位端子１４に対する端子ピン１２の正の極性を有する静電放電のもとでは、ＮＭＯＳＥＳＤトランジスタ１８は固有のドレインーゲート−寄生キャパシタンス２８を介して導通制御される。この場合の導通制御は、ＥＳＤトランジスタ１８のドレイン端子における電位上昇の結果として起きるものであり、これは端子ピン１２における正のＥＳＤパルスの上昇エッジのもとで生じている。寄生キャパシタンス２８は抵抗３０と共にハイパスを形成している。ハイパスの入力信号は、ドレインソース電圧ＵＤＳ（＝U_Drain_Source）であり、その出力信号はゲート−ソース電圧ＵＧＳ（＝U_Gate_Source）である。ドレイン端子の正の電位ＵＤＳを形成する第１のパルスはハイパス特性のためにゲートにおいて直ちに完全な高さでマッピングされ、それによってＮＭＯＳが１００％のＵＤＳ（ドレイン−ソース電圧）からのＵＧＳ（ゲート−ソース電圧）でもって導通制御される。付加的にゲート−ソースキャパシタンスを考慮するならば、やや減少したゲート電位がドレイン−ゲートキャパシタンス２８とゲート−ソースキャパシタンスからの関連するキャパシタンス電圧成分の結果として得られるが、しかしながらこの機能形態は著しく変化しない。いずれにせよゲート端子２４の電位はソース２２に対して上昇する。その結果としてＮＭＯＳ１８が導通制御され、このことはまず端子ピン１２におけるＥＳＤパルス電圧のさらなる上昇に歯止めをかけ、それに続いて正のＥＳＤパルスを、導通制御されたＮＭＯＳＥＳＤトランジスタ１８のチャネルを介して基準電位端子１４に流出させる。

ここまでに記述した限りでは当該回路１０は従来技術のレベルにしか相当せず、個別の放電に対する保護に比べて、繰返しパルス負荷の場合の保護が低下する前述の欠点を有したままである。そこで本発明は次のような知識を基礎とした。すなわち繰返しパルス負荷の際の制約された保護に寄生キャパシタンス２８の充電状態を関連付けることである。この充電状態は次のような履歴、すなわち１つのパルスの直前に別のパルスが発生したかどうかに依存する。このパルスは寄生キャパシタンス２８の充電状態と第１の電流端子２０の充電状態を変更せしめる。この充電は次のような形式で生じる。

ＮＭＯＳＥＳＤトランジスタ１８が導通制御されると同時にＥＳＤソース、つまり不所望なＥＳＤパルスを引き起こす充電ソースが電流ソースとして作用する（すなわちＥＳＤソースの内部抵抗がスイッチオンされたＥＳＤトランジスタ１８の負荷抵抗よりも大きい）。面積的に最適化されたＥＳＤトランジスタ１８の設計仕様のもとではＥＳＤ放電電流がＥＳＤトランジスタのドレイン電圧を最大作動電圧よりも下方の値に抑える（例えば４０Ｖトランジスタの場合では３０Ｖ）。
一方ではＥＳＤ負荷電流は時間と共に低減し、他方ではゲート−ソース電圧が並列する２つの帰国を介して低減される。ここではゲートとソースの間の抵抗を介してゲートの放電が行われる。正のゲート−ソース電圧ＵＧＳは、抵抗３０を通る電流を促進する。この電流はドレイン−ゲートキャパシタンス２８を充電しそれに伴ってゲート電位を漸次低減している。ゲート−ソース電圧ＵＧＳに対してはもはやドレイン−ソース電圧ＵＤＳの僅かな部分しか残されていない。なぜならドレイン−ソース電圧ＵＤＳはキャパシタンス２８と抵抗３０における電圧降下の和だからである。第１のパルスのさらなる印加のもとではこれがＮＭＯＳＥＳＤトランジスタ１８の導通制御を低減する。

ドレイン電圧がＥＳＤ放電電流の低減のために低下した場合には、この低下はハイパス作用のために直ちにゲート−ソース電圧ＵＧＳにおいてマッピングされる。このことはＮＭＯＳＥＳＤトランジスタ１８を再び閉成させる。ＮＭＯＳＥＳＤトランジスタ１８が閉成した場合には、漏れ電流から予測されるようにキャパシタンス２８の充電電流をさらに流すことはできない。第２の電流パス３２を持たない従来技術の場合には、キャパシタンス２８は漏れ電流（例えばドレイン−バルク漏れ電流）を介してしか放電できない。短時間で順次現われるパルスの場合、特にそれらのパルスの時間間隔が１秒よりも短い場合には、もはやキャパシタンス２８はこれらの２つのパルスの間で完全に放電することができなくなる。

それに伴って正のドレイン−ソース電圧ＵＤＳも残されたままとなる。但し場合によってはゲート−ソース電圧ＵＧＳは例えば抵抗３０を介した放電に基づいて０になり得る。

ここにおいて第２のパルスが出現すると、ＵＤＳは再び上昇し、このことはハイパス特性に起因して直ちにＵＧＳにおいてマッピングされる。いずれにせよ変化のみ、つまり上昇のみがマッピングされる。それ故にＵＧＳは第２のパルスの際には１００％のＵＤＳではなく、それよりも低い。そのためＮＭＯＳＥＳＤトランジスタ１８は完全には導通制御されず、第２のパルスはより小さな電流強度でＥＳＤトランジスタ１８を介して引き出される。その結果として第２のパルスのエネルギーは、それが第１のパルスのエネルギーに相応する場合であってもＥＳＤトランジスタ１８を介して僅かな量しか導出されない。そのため従来技法においては許容できないくらいに高い構成素子の負荷、例えばＥＳＤトランジスタ１８の降伏電圧の過負荷が生じ得る。その結果としてＥＳＤ耐性が低減する。

効果を明らかにするためにここでは第１の電流端子２０における許容電位を３０Ｖとする。これは４０Ｖレベルの自動車に適用した場合に生じ得るものである。充電されたキャパシタンス２８のもとでゲート電圧が低減されると直ちにＥＳＤトランジスタ１８は再び閉成を開始する。それ故にキャパシタンス２８の充電電流、つまり第１の電流端子２０における充電電流が不完全に流出し、第１の電流端子における電位が事前の値よりも高い値、前述の例では３０Ｖよりもわずかに低い値に留まる。第１の電流端子２０の充電はＥＳＤトランジスタ１８の遮断後にはもはやドレイン−バルク漏れ電流を介してしか放電できない。しかしながら対応する時定数は、ＥＳＤ多重パルスの場合には複数のオーダー分だけ繰返しレートの上方にある値となる。それ故に第１の電流端子２０において先行の第１のパルスよりも高い電位の場合に端子ピン１２に第２のパルスが現れる。それに応じて第１の電流端子における電位変化も小さくなる。それ故ＥＳＤトランジスタ１８は僅かしか導通制御されない。従ってＥＳＤトランジスタは僅かな電流しかもたらすことができず、早期に支承が生じる。

それに対して本発明による回路１０のもとでは、第２の電流パス３２の抵抗性素子３４を介した基準電位端子１４へのキャパシタンス２８の比較的早期の放電が行われる。なおこの抵抗性素子３４の抵抗値は、キャパシタンス２８の出来るだけ早い放電に係る要求と、端子ピン１２と集積回路３６の間の有効信号への影響をできるだけ僅かに抑える要求との間の妥協を考慮した上で定められるものと理解されたい。そのような妥協は、キャパシタンス２８が非導通制御されたＥＳＤトランジスタ１８のもとで１秒よりも小さい時定数で放電される程度の高さの抵抗３４値と、秒単位オーダーの時間間隔で順次連続して現われる複数のパルスのもとで、前述したようなＥＳＤ耐性の向上に対する要求のもとに生じる。一般に抵抗は次のように選定される。すなわち放電の時定数が、反復パルス負荷における２つのパルスの間で推定される時間間隔にほぼ相応するように選定される。

従ってキャパシタンス２８は、第１のパルスのみならず、端子ピン１２に出現するパルス列の後続するパルスがそのつどキャパシタンスを充電し、それによってＮＭＯＳＥＳＤトランジスタ１８が導通制御される限りは、新たなパルスの前毎にその都度放電される。そのため前述したような先行するキャパシタンス２８の充電による不都合な導通制御の低減は回避されるか、少なくとも低減される。

以下ではさらに異なる構成例を紹介する。制御端子２４と第２の電流端子２２の抵抗結合に対しては、オーム抵抗３０の代わりに、抵抗として接続された制御トランジスタも利用可能である。このことは例えば次のような自己導通形のＮＭＯＳであってもよい。すなわちそのソースがゲートと共に第２の電流端子２２に接続され、そのドレインが制御端子２４に接続されているＮＭＯＳである。同じようにオーム抵抗３４ないし抵抗性素子３４も、抵抗として接続されるトランジスタによって実現可能である。

図２にはさらなる構成例が示されており、この場合第１のダイオードＤ１は順方向で端子ピン１２と第１の電流端子２０の間の第１の電流パス２６内に配設されており、及び／又は第２のダイオードＤ２は阻止方向で端子ピン１２と基準電位端子１４の間の第３の電流パス３８内に配設されており、及び／又は第３のダイオードＤ３は阻止方向でＥＳＤトランジスタ１８の制御端子２４と基準電位端子１４の間の第４の電流パス内に配設されており、及び／又は少なくとも１つのさらなるダイオードＤ４は阻止方向でＥＳＤトランジスタ１８の第１の電流端子２０と制御端子２４の間の第５の電流パス内に配設されている。

ＥＳＤパルス発生の際、つまり端子ピン１２へ基準電位端子１４の基準電位に対して正の極性を有する放電電流が外部から給電された場合には、電流は、順方向に極性付けられたダイオードＤ１と、図示の実施例において固有の寄生ドレイン−ゲートキャパシタンス２８を介して導通制御されるＥＳＤトランジスタ１８とを介して流れる。寄生ドレイン−ゲートキャパシタンス２８に対しては、ドレイン／ゲート間に作用するキャパシタンスを拡大するための別個のキャパシタンスをさらに設けてもよい。

ＥＳＤトランジスタ１８は、主要な変更としてＰＭＯＳトランジスタまたはバイポーラトランジスタで実施されてもよいし、種々異なる形式、例えばゲートにおける抵抗のみ、ＲＣ素子、あるいは前置接続されたさらなるトランジスタを介して駆動されてもよい。

例えば図２ではダイオードＤ４がＥＳＤトランジスタ１８の補足的駆動制御のために用いられており、このダイオードＤ４は突然の過電圧の際に降伏状態に動作し、その後で制御端子２４のゲートに電流を供給し、それによってＥＳＤトランジスタ１８を付加的に導通制御する。それと同時にダイオードＤ４はＥＳＤトランジスタ１８のドレイン−ゲート電圧も制限する。しかしながらこのダイオードＤ４はその内部抵抗に基づくこのような望ましい作用を比較的緩慢なパルスの際に展開する。制御端子２４と第２の電流端子２２の間の抵抗結合３０とは異なってこのダイオードＤ４は省略も可能である。このことはＥＳＤ保護回路１６と本発明による回路１０の使用目的とその構成に依存する。

ダイオードＤ３はＥＳＤトランジスタ１８のゲート−ソース電圧または制御電圧を制限している。基準電位端子１４に対して負の極性を有する電流が端子ピン１２に印加された場合には、電流は順方向に極性付けられたダイオードＤ２を介して流れる。ＥＳＤトランジスタ１８とダイオードＤ１及びＤ２が十分な大きさに設計仕様されている限りは、パルス負荷のもとでの電圧は十分に制限され、そのため不所望な損傷は生じない。第１の電流端子２０を用いることにより、図には詳細にしめされていないが給電パッドもコンタクト可能である。

図３にはさらなる別の実施例が示されており、ここでは図２のダイオード４が、複数のダイオードＤ４.１〜Ｄ４.ｘからなる直列回路によって置き換わっている。従ってここでは図２におけるダイオードＤ４単独の降伏電圧の代わりにダイオードＤ４.１〜Ｄ４.ｘの降伏電圧を合算したものが生じる。この図３の実施例はさらに第５のダイオードＤ５を有しており、この第５のダイオードＤ５は阻止方向において抵抗性素子３４と直列に第２の電流パス３２内に設けられている。この場合図３に示されている第５のダイオードＤ５と構成素子３４の配置構成は入換えることも可能である。この配置構成は端子ピン１２から第１のダイオードＤ１と抵抗性素子３４を介して流れる阻止電流の通流を低減する。ダイオードＤ５の阻止電圧がダイオードＤ３，Ｄ４.１〜Ｄ４.ｘの阻止電圧の総和よりも低い場合にのみこの配置構成は利点をもたらす。この理由はダイオードＤ５を介したパスがキャパシタンス２８の充電レベルを低減することにある。単独の第５のダイオードＤ５を用いる代わりに、電流端子２０と基準電位端子１４の間で抵抗性素子３４に直列に阻止方向に配設された複数の第５のダイオードからなる直列回路を用いることも可能である。。

さらに図４に示されているように、ダイオードＤ３，Ｄ４.１〜Ｄ４.ｘからなる回路部分をＤ５の代わりに用いることも可能である。その場合には抵抗性素子３４は、制御電圧制限ダイオードＤ３に対して直列に、あるいは制御電圧制限ダイオードＤ３と少なくとも１つのさらなるダイオード（Ｄ４；Ｄ４.１〜Ｄ４.ｘ）からなる直列回路に対して直列に、第１の電流端子２０と基準電位端子１４の間の電流パス内に設けられる。

図４の実施例においては構成素子３４は第１の電流端子２０と、直列に接続された２つのダイオード（Ｄ３；Ｄ４.１〜Ｄ４.ｘ）の間に設けられている。図４に示されている構成例のさらなる変化例として抵抗性素子３４がアースないしは基準電位に対するように、すなわち例えばダイオードＤ３とＤ４.１に並列に接続されていてもよい。

前記端子ピン１２は当該回路１０の入力側若しくは出力側であり得る。また複数の端子ピン１２がＥＳＤトランジスタ１８に接続されていてもよい。さらに複数のＥＳＤトランジスタ１８が１つの端子ピン１２に接続されていてもよい。

本発明による回路の第１実施例を示した図 本発明の第２実施例を示した図 本発明の第３実施例を示した図 本発明の第４実施例を示した図

符号の説明

１０ 回路
１２ 端子ピン
１４ 基準電位端子
１６ ＥＳＤ保護回路
１８ ＥＳＤトランジスタ
２０ 第１の電流端子（ドレイン）
２２ 第２の電流端子（ソース）
２４ 制御端子（ゲート）
２６ 第１の電流パス
２８ 寄生キャパシタンス
３０ 抵抗性素子
３２ 第２の電流パス
３４ 抵抗性素子
３６ 集積回路

Claims (12)

1. 端子ピン（１２）と、基準電位端子（１４）と、これらの端子ピン（１２）と基準電位端子（１４）の間に接続されるＥＳＤ保護回路（１６）とを有し、
   前記ＥＳＤ保護回路（１６）は第１の電流端子（２０）と第２の電流端子（２２）と制御端子（２４）を備えたＥＳＤトランジスタ（１８）を有しており、
   前記ＥＳＤトランジスタ（１８）は導通制御された状態において端子ピン（１２）から第１の電流端子（２０）及び第２の電流端子（２２）を介して基準電位端子（１４）までつながる第１の電流パス（２６）に接続されており、
   前記制御端子（２４）はキャパシタンス（２８）を介して第１の電流端子（２０）と第２の電流端子（２２）に抵抗結合されている回路（１０）において、
   前記第１の電流端子（２０）がさらに付加的に第２の電流パス（３２）を介して基準電位端子（１４）に結合され、前記第２の電流パス（３２）は抵抗性素子（３４）を有していることを特徴とする回路（１０）。
2. 前記抵抗性素子（３４）の抵抗値は、キャパシタンス（２８）がＥＳＤトランジスタ（１８）の非導通制御状態のもとで１秒よりも小さい時定数でもって放電されるくらいの高さである、請求項１記載の回路（１０）。
3. 前記ＥＳＤトランジスタ（１８）の制御端子（２４）と第２の電流端子（２２）の間にオーム抵抗（３０）が設けられ、該オーム抵抗（３０）が抵抗結合を生じさせている、請求項１または２記載の回路（１０）。
4. 前記ＥＳＤトランジスタ（１８）の制御端子（２４）と第２の電流端子（２２）の間に抵抗として接続される制御トランジスタが設けられ、該制御トランジスタが抵抗結合を生じさせている、請求項１または２記載の回路（１０）。
5. 前記接続ピン（１２）と第１の電流端子（２０）の間の第１の電流パス（２６）内に第１のダイオード（Ｄ１）が順方向に配設されている、請求項１から４いずれか１項記載の回路（１０）。
6. 前記接続ピン（１２）と基準電位端子（14）の間に第２のダイオード（Ｄ２）が阻止方向に配設されている、請求項１から５いずれか１項記載の回路（１０）。
7. 前記キャパシタンス（２８）はＥＳＤトランジスタ（１８）の寄生キャパシタンスである、請求項１から６いずれか１項記載の回路（１０）。
8. 前記ＥＳＤトランジスタ（１８）の制御端子（２４）と基準電位端子（１４）の間の第３の電流パス内に制御電圧制限ダイオード（Ｄ３）が阻止方向に配設されている、請求項１から７いずれか１項記載の回路（１０）。
9. 前記ＥＳＤトランジスタ（１８）の第１の電流端子（２０）と制御端子（２４）の間の第４の電流パス内に少なくとも１つのさらなるダイオード（Ｄ４；Ｄ４.１〜Ｄ４.ｘ）が阻止方向に配設されている、請求項１から８いずれか１項記載の回路（１０）。
10. 前記第１の電流端子（２０）と基準電位端子（１４）の間の抵抗性素子（３４）と直列に第５のダイオード（Ｄ５）が阻止方向に配設されている、請求項１から９いずれか１項記載の回路（１０）。
11. 前記第１の電流端子（２０）と基準電位端子（１４）の間の抵抗性素子（３４）と直列に複数の第５のダイオード（Ｄ５）からなる直列回路が阻止方向に配設されている、請求項１から９いずれか１項記載の回路（１０）。
12. 前記抵抗性素子（３４）は、制御電圧制限ダイオード（Ｄ３）に対して直列に、あるいは制御電圧制限ダイオード（Ｄ３）と少なくとも１つのさらなるダイオード（Ｄ４；Ｄ４.１〜Ｄ４.ｘ）からなる直列回路に対して直列に、第１の電流端子（２０）と基準電位端子（１４）の間の電流パス内に設けられている、請求項１から９いずれか１項記載の回路（１０）。

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