JP2008270813A5

JP2008270813A5 -

Info

Publication number: JP2008270813A5
Application number: JP2008109120A
Authority: JP
Filing date: 2008-04-18
Publication date: 2011-05-06
Anticipated expiration: 2028-04-18

Claims

端子ピン（１２）と、基準電位端子（１４）と、これらの端子ピン（１２）と基準電位端子（１４）の間に接続されるＥＳＤ保護回路（１６）とを有し、
前記ＥＳＤ保護回路（１６）は第１の電流端子（２０）と第２の電流端子（２２）と制御端子（２４）を備えたＥＳＤトランジスタ（１８）を有しており、
前記ＥＳＤトランジスタ（１８）は導通制御された状態において端子ピン（１２）から第１の電流端子（２０）及び第２の電流端子（２２）を介して基準電位端子（１４）までつながる第１の電流パス（２６）に接続されており、
前記制御端子（２４）はキャパシタンス（２８）を介して第１の電流端子（２０）と第２の電流端子（２２）に抵抗結合されている回路（１０）において、
前記第１の電流端子（２０）がさらに抵抗性素子（３４）を有する第２の電流パス（３２）を介して基準電位端子（１４）に結合されることを特徴とする回路（１０）。
前記抵抗性素子（３４）の抵抗値は、前記キャパシタンス（２８）がＥＳＤトランジスタ（１８）の非導通制御状態のもとで１秒よりも小さい時定数でもって放電される値である、請求項１記載の回路（１０）。
前記ＥＳＤトランジスタ（１８）の制御端子（２４）と第２の電流端子（２２）の間にオーム抵抗（３０）が設けられている、請求項１または２記載の回路（１０）。
前記ＥＳＤトランジスタ（１８）の制御端子（２４）と第２の電流端子（２２）の間に抵抗として接続される制御トランジスタが設けられ、該制御トランジスタが抵抗結合を生じさせている、請求項１または２記載の回路（１０）。
前記接続ピン（１２）と第１の電流端子（２０）の間の第１の電流パス（２６）内に第１のダイオード（Ｄ１）が順方向に配設されている、請求項１から４いずれか１項記載の回路（１０）。
前記接続ピン（１２）と基準電位端子（14）の間に第２のダイオード（Ｄ２）が阻止方向に配設されている、請求項１から５いずれか１項記載の回路（１０）。
前記キャパシタンス（２８）はＥＳＤトランジスタ（１８）の寄生キャパシタンスである、請求項１から６いずれか１項記載の回路（１０）。
前記ＥＳＤトランジスタ（１８）の制御端子（２４）と基準電位端子（１４）の間の第３の電流パス内に制御電圧制限ダイオード（Ｄ３）が阻止方向に配設されている、請求項１から７いずれか１項記載の回路（１０）。
前記ＥＳＤトランジスタ（１８）の第１の電流端子（２０）と制御端子（２４）の間の第４の電流パス内に少なくとも１つのさらなる第４のダイオード（Ｄ４；Ｄ４.１〜Ｄ４.ｘ）が阻止方向に配設されている、請求項１から８いずれか１項記載の回路（１０）。
前記第１の電流端子（２０）と基準電位端子（１４）の間の抵抗性素子（３４）と直列に第５のダイオード（Ｄ５）が阻止方向に配設されている、請求項１から９いずれか１項記載の回路（１０）。
前記第１の電流端子（２０）と基準電位端子（１４）の間の抵抗性素子（３４）と直列に複数の第５のダイオード（Ｄ５）からなる直列回路が阻止方向に配設されている、請求項１から９いずれか１項記載の回路（１０）。
前記抵抗性素子（３４）は、制御電圧制限ダイオード（Ｄ３）に対して直列に、あるいは制御電圧制限ダイオード（Ｄ３）と少なくとも１つのさらなるダイオード（Ｄ４；Ｄ４.１〜Ｄ４.ｘ）からなる直列回路に対して直列に、第１の電流端子（２０）と基準電位端子（１４）の間の電流パス内に設けられている、請求項１から９いずれか１項記載の回路（１０）。