TWI601240B - 用於高電壓（ｈｖ）靜電放電（ｅｓｄ）保護之ｒｃ堆疊ｍｏｓｆｅｔ電路 - Google Patents

用於高電壓（ｈｖ）靜電放電（ｅｓｄ）保護之ｒｃ堆疊ｍｏｓｆｅｔ電路 Download PDF

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Description

用於高電壓(HV)靜電放電(ESD)保護之RC堆疊MOSFET電路 [相關申請案交互參照]
本申請案主張2014年11月30日提出申請之美國專利臨時申請案第62/085,630號之利益及優先權，其全文引用合併於本文中。
本發明係關於在高電壓(HV)電路應用中為抵抗ESD提供保護的積體電路(IC)之裝置及方法。
功率管理、功率轉換、LCD/顯示器、汽車及其它應用中使用之高電壓(HV)積體電路的一般操作範圍係在12V與100V之間。堆疊式場效電晶體(FET)為主的單元結構通常是用於設計HV電路。靜電放電(ESD)之出現會嚴重地且無法彌補地破壞未受到保護的電子電路，包括HV積體電路。因此，許多HV積體電路晶片可能包括內建ESD裝置，以對於防止造成破壞的電流之不良流動提供一些保護措施。
HV應用中的ESD保護裝置一般容易發生閂 鎖(latch up)錯誤，這是因為FET操作電壓可能超過其設計窗(一般介於供應電壓(VDD)與裝置崩潰電壓(BVDSS)之間)。將FET單元裝置(例如：NMOS類型)堆疊會使觸發電壓及保持電壓以比例因素N增加，其中N是裝置堆疊的數目。亦即，雖然N個FET的堆疊配置有可能使總保持電壓變為各單元保持電壓的N倍，但同時也提供高很多的觸發電壓(一般高於BVDSS)，其由於無法在裝置崩潰之前先觸發保護特徵因而無法達到ESD裝置之主要目的。
經由前述論述，希望提供用以改良HV應用中ESD保護電路穩健度及可靠度之工具及技術。
本發明所揭示之實施例係基本上關於在高電壓(HV)電路應用中為抵抗ESD而提供保護之形成積體電路(IC)的裝置及方法。裝置包括經串聯堆疊以提供N級堆疊之N個場效電晶體(FET)，其中，N為大於1的整數。裝置之第一接墊係耦接至第一FET，而且第二接墊係耦接至第N FET。裝置亦包括經組態以回應於ESD事件而在第一接墊與第二接墊之間造成短路的RC控制電路。RC控制電路係經組態以並行提供以循序方式控制該N個FET閉合並且造成短路之充分電壓。
在另一具體實施例中，裝置包括經串聯堆疊以提供N級堆疊之N個場效電晶體(FET)，其中，N為大於1的整數。RC控制電路可操作以回應於ESD事件，將各該N個FET之操作狀態從斷開狀態切換至閉合狀態。 該ESD事件造成該RC控制電路誘發各該N個FET中的基極電流，藉以按照串級方式觸發該N個FET的寄生傳導。
在又一具體實施例中，本發明揭示一種用以回應於ESD事件而保護HV裝置的方法。本方法包括串聯堆疊N個場效電晶體(FET)以提供N級堆疊，其中，N為大於1的整數。第一接墊耦接至第一FET，而且第二接墊耦接至第N FET。RC控制電路經組態以回應於ESD事件而在該第一接墊與該第二接墊之間提供短路，該短路經組態以將能量從該ESD事件釋放至該第一接墊。該N個FET中的寄生傳導是由該ESD事件觸發，該寄生傳導造成該N個FET閉合，藉以造成該短路。
在另一具體實施例中，本發明揭示一種方法。該方法包括提供基板。在該基板中形成淺溝槽隔離區。該方法亦包括形成具有ESD保護之N級RC堆疊式FET電路。在該基板上串聯形成N個場效電晶體(FET)及電阻器。在該基板上方提供閘極層，而且該閘極層經圖案化以界定該RC堆疊式FET電路之FET的閘極及電阻器。該電阻器形成於隔離相鄰FET的該淺溝槽隔離區上方。電容器結構形成於該基板上方。層間介電質(ILD)及金屬間介電(IMD)層形成於該基板上方。該ILD及IMD層中形成包括金屬線及貫孔接觸部之互連件。互連件耦接該閘極、電容器及電阻器以形成N級RC堆疊式FET電路。
本文所揭示之具體實施例的這些及其它優點及特徵，通過參考以下說明及圖式會變為顯而易見。再 者，要瞭解的是，本文所述之各項具體實施例的特徵並不互斥，並且可用各種組合及排列呈現。
100、102、104‧‧‧RC堆疊式FET電路
106‧‧‧N級堆疊
110‧‧‧NMOSFET M1
112‧‧‧汲極D1
114‧‧‧源極S1與主體/本體
116‧‧‧閘極G1
120‧‧‧NMOSFET M2
122‧‧‧源極S2與主體/本體
124‧‧‧汲極D2
126‧‧‧閘極G2
130‧‧‧NMOSFET M3
132‧‧‧源極S3與主體/本體
134‧‧‧汲極D3
140‧‧‧NMOSFET M4
142‧‧‧源極S4與主體/本體
144‧‧‧汲極D4
146‧‧‧閘極G4
150‧‧‧第一接墊
152‧‧‧電力源VDD
154‧‧‧ESD事件
160‧‧‧第二接墊
162‧‧‧參考電壓
180‧‧‧RC控制電路
182‧‧‧電阻器R1
184‧‧‧電阻器R2
186‧‧‧電阻器R3
188‧‧‧電阻器R4
190‧‧‧電容器C1
192‧‧‧電容器C2
194‧‧‧電容器C3
196‧‧‧電容器C4
200、202、204‧‧‧NMOS晶圓
206、208‧‧‧NMOS晶圓的一部分之剖面圖
210‧‧‧深N型井(DNWELL)
220‧‧‧指部/經適度摻雜的P型區(LVPWELL)
230‧‧‧基板電流ISUB峰值
232‧‧‧淺溝槽隔離(STI)
234‧‧‧p型基板
240‧‧‧底板
242‧‧‧頂板
270‧‧‧層間介電質ILD
272‧‧‧金屬間介電層IMD1
274‧‧‧金屬間介電層IMD2
276‧‧‧金屬間介電層IMD3
278‧‧‧氧化物鈍化層
280‧‧‧表面介電層
300、402、404、406、408‧‧‧模擬圖
302、304‧‧‧基極電流曲線圖
410‧‧‧傳輸線脈衝(TLP)矽資料之曲線圖
412‧‧‧TLP資料
420‧‧‧TLP曲線圖
500‧‧‧程序
502、504、506、508、510‧‧‧操作
在圖式中，不同視圖中相稱參考字元大體上指相同零件。此外，圖式不必然有依照比例繪示，而是在描述本發明的原理時，大體上可能會出現重點描述的情況。在以下說明中，本發明的各項具體實施例參考以下圖式說明，其中：第1A圖展示具有ESD保護之RC堆疊式FET電路其一部分的具體實施例之簡化電路圖。
第1B圖繪示以串級方式參考第1A圖所述RC堆疊式FET電路中N個NMOSFET各一者接通所誘發的寄生傳導。
第1C圖展示參考第1A圖所述用以減少25%電容器數目之具有ESD保護的RC堆疊式FET電路其一部分之簡化電路圖。
第1D圖展示參考第1A圖所述用以減少50%電容器數目之具有ESD保護的RC堆疊式FET電路其一部分之簡化電路圖。
第2A圖如參考第1A圖所示HV ESD保護電路，繪示4堆疊式多指汲極矽化物成塊(SBLK)NMOS之佈局圖。
第2B圖繪示NMOS晶圓其一部分的佈局圖，用以實施參考第1A、1B、1C及1D圖所示具有ESD 保護之RC堆疊式FET電路的單個NMOSFET單元。
第2C圖繪示NMOS晶圓其一部分的截面圖，用以實施參考第1A、1B、1C及1D圖所示具有ESD保護之RC堆疊式FET電路的單個NMOSFET單元。
第2D圖繪示NMOS晶圓其一部分的截面圖，用以實施參考第1A圖所示具有ESD保護之RC堆疊式FET電路的單個NMOSFET單元。
第2E圖繪示NMOS晶圓其一部分的截面圖，用以實施參考第2A圖所示具有ESD保護之RC堆疊式FET電路的單個NMOSFET單元。
第3圖以圖形形式繪示NMOSFET裝置以VGS(X軸)為函數的基極電流Ib(Y軸)之矽資料圖，該NMOSFET裝置使用市售BCD製造方法來實施。
第4A圖以圖形形式繪示4RC堆疊式SBLK NMOS之模擬的暫態及DC掃描效能。
第4B圖以圖形形式繪示參考第1A、1B、1C及1D圖所示4 RC堆疊式FET電路的100奈秒(ns)傳輸線脈波(transmission line pulse；TLP)回應之真正的矽資料圖。
第5圖描述用以實施本文所述回應於ESD事件保護HV裝置的程式之流程圖。
申請專利範圍中提出本發明據信有新穎特徵的特性。然而，本發明本身及較佳使用模式、各項目的及其優點將在搭配圖式閱讀時，參考以下說明性具體實施 例詳細說明而得以最佳理解。本文中所述的各個電路、裝置或元件的功能可實施為硬體(包括離散元件、積體電路及系統晶片(SoC))、韌體(包括特定應用積體電路及可程式化晶片)及/或軟體或其組合，端視應用要求而定。
類似的是，用於形成根據設備結構組裝模組、子總成及總成的機械元件、構件及/或元件的功能可使用各種材料及耦接技術來實施，端視應用要求而定。
書面說明中諸如頂端、底端、左、右、上游、下游及類似的其它詞彙等描述性及指向性用語在圖式中指稱為臥置於圖紙上，而且非指稱為本發明的物理限制，除非另有具體注記。圖式可能未按照比例繪示，而且本文中所示及所述的具體實施例有一些特徵可能為了繪示本發明的原理、特徵及優點而簡化或誇大。
具體實施例大體上關於諸如半導體裝置或IC等裝置。其它類型的裝置也可有作用。裝置可以是任何類型的IC，例如：用於運算、功率轉換、顯示、汽車及其它的晶片。舉例而言，裝置可併入消費性電子產品，例如：電腦、監視器/顯示器、行動電話、類似手錶、相機與列印機的無線電子裝置、以及數種類型的平板運算裝置。將裝置併入其它應用也可有作用。
靜電可在日常活動過程諸如地毯上行走或乾衣機中烘乾合成纖維衣物中產生，從而造成物件具有不同的電位。靜電放電(ESD)通常是描述為在不同電位的兩個物件之間電流(或能量)突然且暫態流動。在電子裝置環境 中，ESD事件可描述為可能對電子裝置造成破壞之在電流流動時的暫態及不良尖波(spike)。在ESD事件中，形式為大電壓尖波或脈波的靜電可能轉移至積體電路(IC)之信號接墊或接腳接觸部，有可能造成IC內的絕緣層崩潰。這可能在一或多個傳導路徑間形成短路而導致IC失效。在一些例子中，ESD事件可能造成金屬過熱或甚至是IC內的材料蒸發。
ESD Association是知名American National Standards Institute(ANSI)承認的標準開發組織，已經公佈35項ESD標準，包括有人體模型(HBM)、機器模型(MM)、帶電裝置模型(CDM)、以及其它涵蓋電子設備環境ESD的模型。下文所述係對電子裝置提供改良型ESD保護且並行改良其HV應用的各項具體實施例。
第1A圖展示具有ESD保護之RC堆疊式FET電路100的一部分之具體實施例的簡化電路圖。第1B圖繪示以串級方式參考第1A圖所述RC堆疊式FET電路中NMOSFET各者接通所誘發之寄生傳導。第1C圖展示減少25%電容器數目之具有ESD保護的RC堆疊式FET電路102的一部分之簡化電路圖。第1D圖展示減少50%電容器數目之具有ESD保護的RC堆疊式FET電路104的一部分之簡化電路圖。
請參閱第1A圖，具有ESD保護之RC堆疊式FET電路100的一部分包括經串聯堆疊以提供N級堆疊106的N個場效電晶體(FET)，其中，N為大於1的整數。 在繪示的具體實施例中，N的數值經組態等於4。N的其它數值亦列入考慮，選擇範圍取決於諸如電氣元件的物理限制條件等因數，包括FET及其它RC裝置的電壓處置能力。因此，通過以比例因素N提升較低電壓基線FET裝置的電壓處置能力，N級堆疊可使用在具有ESD保護的高電壓(HV)應用中。雖然繪示的具體實施例描述FET單元的NMOSFET實作，仍瞭解FET單元可實施為任何MOSFET裝置。
在繪示的具體實施例中，這4級堆疊包括串聯耦接的M1 110、M2 120、M3 130及M4 140之4個NMOSFET(例如：一個FET的輸出連接至下一個FET的輸入)。亦即，M1的汲極D1 112耦接至M2的源極S2與主體/本體122，M2的汲極D2 124耦接至M3的源極S3與主體/本體132，M3的汲極D3 134耦接至M4的源極S4與主體/本體142。第二接墊160耦接至電力源VDD 152及M4 140的汲極D4 144。M1的源極S1與主體/本體114耦接至第一接墊150，第一接墊150可連接至諸如接地的參考電壓162。
具有ESD保護的RC堆疊式FET電路100亦包括RC控制電路180，RC控制電路經組態以回應於ESD事件154而在第一接墊150與第二接墊160之間造成短路(分流)，該ESD事件中的ESD能量轉移至第二接墊160。RC控制電路180亦經組態以在RC堆疊式FET電路100的正常操作狀態(例如：沒有ESD事件)下，於第一接墊150與第二接墊160間提供高阻抗。在一具體實施例中，RC控 制電路180可操作以回應於ESD事件，而將該N個FET各者的操作狀態從斷開(或關斷或解斷定(de-asserted))狀態切換至閉合(或接通或斷定)狀態。
RC控制電路180藉由使用寄生傳導4個NMOSFET M1 110、M2 120、M3 130及M4 140切換至接通(或閉合或斷定(asserted))狀態，以將介於第一接墊150與第二接墊160之間的路徑阻抗控制在低數值(例如：短路)，其中，該寄生傳導可藉由接通NMOSFET中固有的寄生NPN BJT來觸發。該觸發係可藉由用於誘發基板電流的閘極電位而在各MOSFET的預定汲極-源極電壓(VDS)下出現，而不藉由NMOSFET主動式接通。因此，ESD事件造成RC控制電路在各堆疊式NMOSFET單元的各閘極誘發小電位，轉而在該N個FET各者固有的寄生NPN BJT中誘發基極電流，藉以按照串級方式觸發該N個FET的寄生傳導。以串級方式使用寄生傳導來接通NMOSFET的附加細節參考第2C及3圖加以說明。
在繪示的具體實施例中，RC控制電路180包括4個串聯耦接於第二接墊160與M1 110的閘極G1之間的電容器(C1 190、C2 192、C3 194、C4 196)、以及4個耦接於各對應NMOSFET單元的閘極與源極之間的電阻器(R1 182、R2 184、R3 186及R4 188)。因此，RC組合(例如：C4/R4、C3/R3、C2/R2及C1/R1)係分別耦接至這4級堆疊的4個NMOSFET之對應NMOSFET單元(例如：M4、M3、M2及M1)。
在一具體實施例中，所有電阻器(R1 182、R2 184、R3 186及R4 188)都可經組態而有相等數值。在一項HV應用中，取決於經組態的電容器之類型及數值，可選擇等於80kΩ的電阻值。回應於ESD事件而進行SPICE模擬以組態R與C數值並顯示RC堆疊式FET電路100模擬效能的附加細節參考第4A圖加以說明。
回應於ESD信號的快速上升時間，RC控制電路180提供跨這4級NMOSFET堆疊的均勻分壓，用於靜態(例如：斷開狀態)及動態(例如：接通狀態)保護而免受ESD事件影響。亦即，回應於ESD信號的快速上升時間，RC控制電路180提供充分電壓至NMOSFET單元的閘極，使得VGS電壓低於觸發/接通位准以維持關斷狀態，並且至少等於該觸發/接通位准以觸發寄生傳導而切換至接通或閉合狀態。各NMOSFET單元之用以將其接通的閘極電壓係遠低於其崩潰電壓。
在RC堆疊式FET電路100之正常操作狀態下，位於第二接墊的電壓是VDD。在一具體實施例中，若VDD=30V DC，則各堆疊MOSFET的汲極所分配到的電壓會均等且均勻地大約為30 VDC除以4(或7.5V DC(M1汲極))、15V DC(M2汲極)、22.5V DC(M3汲極)及30V DC(M4汲極)。各MOSFET的閘極電壓VG(並非VGS)亦大致為30VDC除以4，與汲極電壓一樣。由於M1汲極係耦接至M2汲極，故各NMOSFET的源極電位亦可加以判定。
在正常操作狀態下，各NMOSFET單元的閘 極電壓係為控制在低於寄生傳導的觸發電壓，以便將這4個NMOSFET維持在“關斷”狀態。舉例而言，該電壓跨各NMOSFET裝置並通過閘極耦接電阻器(R1 182、R2 184、R3 186及R4 188)均分，以使得各閘極電位與源極電位一樣。如此一來，各NMOSFET之閘極對源極(VGS)電位為零並且處於關斷狀態。電阻器的組態值判定了RC常數。舉例而言，組態值判定了RC控制電路的上升時間回應(1/RC)。
回應於ESD事件154，藉由使用SPICE模擬來設定插置的電阻器(例如：R1 182、R2 184、R3 186及R4 188)及電容器(例如：C1 190、C2 192、C3 194、C4 196)的數值以及寄生BJT電容，可組態用以觸發並接通各NMOSFET所需之閘極-源極電壓(VGS)。因此，可使用已知數值的電容器而非僅依賴寄生電容，使得寄生電容的變異可不會顯著地改變總電容。再者，內部寄生電容可能沒有大到足以判定各NMOSFET單元對閘極誘發基板電流之設計意圖特定RC常數。隨著堆疊尺寸增加，堆疊中的各電容器支撐更大的電壓，然而電容器的額定電壓(voltage rating)可能受限於電容器極板之間所使用的介電質。電容器的額定電壓亦可取決於所用電容器裝置的技術及類型，應該組態為大於單個單元NMOS的BVDSS。回應於分流至接地之ESD事件的能量，具有ESD保護的RC堆疊式FET電路100存在寄生傳導模式，並且回到正常操作模式。因此，RC堆疊式FET電路100為ESD裝置提供最適操作窗 而具備無閂鎖裝置的作用，因為其具有高保持電壓(高於VDD)，同時其觸發電壓低於BVDSS。
在沒有ESD事件(例如：關斷狀態正常操作期間)之情況下，電阻器(例如：R1 182、R2 184、R3 186及R4 188)及電容器(例如：C1 190、C2 192、C3 194、C4 196)的數值組態成：通過確保各NMOSFET的閘極小於觸發/接通電壓、並且在ESD事件期間提供充分電壓至閘極來觸發寄生傳導以接通NMOSFET，使得這些元件對RC堆疊式FET電路100操作的影響極小。因此，RC控制電路回應于諸如ESD信號的快速斜坡信號(例如：HBM上升時間約10/2ns，而CDM約1ns)而作用。RC控制電路在沒有ESD信號的情況下會保留堆疊電壓電位。
繪示的具體實施例說明的雖然是NMOSFET電路，仍瞭解RC堆疊式FET電路100可使用PMOSFET來實施。可預見的是，RC堆疊式FET電路100亦可使用另種類型的電晶體技術(例如：橫向擴散MOSFET(LDMOS)、汲極延展MOS(DEMOS)、以及其它類)以符合HV ESD應用要求。
因此，RC控制電路180為4堆疊MOSFET提供非驟回(non-snapback)ESD保護，理由在於FET操作電壓維持在其設計窗的範圍內(一般介於供應電壓(VDD)與裝置崩潰電壓(BVDSS)之間)。其次，RC控制電路180可經裁制以對不同的操作電壓提供ESD HV解決方案(例如：通過分別為2堆疊、3堆疊或4堆疊MOSFET組態N=2、3或 4)。可調接通電阻(RON)及電流之限制可經組態以使得各個別的MOSFET尺寸能夠被堆疊，舉例來說，可藉由組態指部寬度及指部數目疊。RC堆疊式FET電路100之製造使用與MOSFET類似的製造方法，並且未使用另外的製造方法遮罩。製造參考第1A、1B、1C及1D圖所述RC堆疊式FET電路的附加細節係參考第2A、2B、2C、2D及2E圖加以說明。在堆疊的NMOS/FET中，SBLK可組態於參考第4B圖所述的汲極側，或可為汲極/源極兩者的完整SBLK。SBLK可作用為對抗施予FET的高場應力之鎮流(ballasting)電阻器。此組態可視為實施成ESD裝置的單個SBLK FET。可在實作中使用非SBLK，但這可能使晶片尺寸增大(NF>8/10)。
請參閱第1B圖，其說明參考第1A圖所述RC堆疊式FET電路100中各個NMOSFET串級方式下，寄生傳導誘發NMOSFET接通的狀況。回應於ESD事件154，電容(例如：C1 190、C2 192、C3 194、C4 196)的行為如同短路(導因於上升時間信號)。電阻R1升高閘極氧化物的電位。各NMOSFET的汲極與閘極電位皆可能升高但上升率不同，最終導致各閘極與源極間之電位差(VGS)不同。M1 NMOSFET的閘極電壓上升到高於寄生傳導的臨限值(例如：約1.5V至2V)而造成M1閉合。舉例而言，閘極誘發基板峰值電流的臨限值可取決於技術節點，例如：製造方法條件、閘極厚度、井部/本體、以及其它因素。展示基板電流在VGS值大約1.5V處出現尖峰的曲線圖其附加細節 參考第3圖加以說明。請回頭參閱第1B圖，當M1閉合時，M2的閘極目前經由R2耦接至接地，而M2的閘極電壓上升到高於臨限值/接通而造成M2閉合。當M2閉合時，M3的閘極目前經由R3耦接至接地，而M3的閘極電壓上升到高於臨限值/接通而造成M3閉合。當M3閉合時，M4的閘極目前經由R4耦接至接地，而M4的閘極電壓上升到高於臨限值/接通而造成M4閉合。M4的閉合建立了用以傳導ESD電流的短路路徑。因此，RC堆疊式FET電路100以串級方式(例如：M1、接著M2、接著M3而最後是M4)使4個NMOSFET的寄生NPN接通。寄生傳導因閘極電位所誘發的基板電流而在各堆疊式MOSFET的預定汲極對源極電位下出現。
在一具體實施例中，回應於ESD事件154，M1、M2、M3及M4等NMOSFET全都可同時且並行地閉合(或因寄生傳導而接通)。亦即，閉合的順序可按照隨機方式出現。然而，M1、M2、M3及M4等NMOSFET全都必須閉合(例如：處於接通狀態)才能建立通到第一接墊150的短路路徑。描述各張曲線圖以說明RC堆疊式FET電路100回應於ESD事件的ESD效能的附加細節參考第3、4A及4B圖來描述。
請參閱第1C圖，其說明用於HV ESD保護的RC堆疊式FET電路102的一部分之簡化電路圖，其中的電容器數目減少25%。在繪示的具體實施例中，RC堆疊式FET電路102的操作與參考第1B圖所述的RC堆疊式 FET電路100類似，差別在於電容器數目減少25%(例如：可排除參考第1A圖所述的電容器C4 196)，晶片面積也相應縮減。在繪示的具體實施例中，M4的閘極G4 146未直接耦接至任何電容器。由於堆疊中的各電容器支援的跨電壓較大，這3個電容器的額定電壓受限於電容器極板間所用的介電質並可能限制堆疊的尺寸。
請參閱第1D圖，其說明用於HV ESD保護的RC堆疊式FET電路104的一部分之簡化電路圖，其中的電容器數目減少50%。在繪示的具體實施例中，RC堆疊式FET電路104的操作與參考第1B圖所述的RC堆疊式FET電路100類似，差別在於電容器數目減少50%(例如：可刪除諸如電容器C1 190及C4 196等可組態數目的電容器)，晶片面積也相應縮減。在繪示的具體實施例中，M4的閘極G4 146未直接耦接至任何電容器，而且M1的閘極G1 116及M2的閘極直接耦接至電容器C2。由於堆疊中的各電容器支援的跨布電壓較大，這2個電容器的額定電壓受限於電容器極板間所用的介電質並可能限制堆疊的尺寸。
請參閱第2A圖，其是用以實施參考第1圖所述具有ESD保護的RC堆疊式FET電路的NMOS晶圓200其一部分之佈局圖。M1 110、M2 120、M3 130及M4 140等NMOSFET各者係製造於獨立隔離深N型井(DNWELL)210內部。在繪示的具體實施例中，參考第1A圖所述的RC控制電路180包括4個串聯耦接於第二接墊160與M1 110的閘極G1之間的電容器(C1 190、C2 192、C3 194、C4 196)、以及4個耦接於各NMOSFET單元的閘極與源極之間的電阻器(R1 182、R2 184、R3 186及R4 188)。
RC組合(例如：C4/R4、C3/R3、C2/R2及C1/R1)分別耦接至該4級堆疊的4個NMOSFET之對應NMOSFET單元(例如：M4、M3、M2及M1)。電阻R1及M1的源極S1耦接至第一接墊150，而電容器C1連接於第二接墊160與M4的閘極G4之間。如上文所述，各RC組合(例如：C4/R4、C3/R3、C2/R2及C1/R1)在ESD事件154期間提供足以觸發其NMOSFET的單元寄生NPN雙極電晶體之電位。因此，觸發是由RC控制電路180所控制以觸發寄生傳導，而不由各NMOSFET的N+/P型井單元的雪崩崩潰(avalanche breakdown)控制。
在一具體實施例中，各NMOSFET單元可包括多個用以處置大ESD電流的指部220。在繪示的具體實施例中，各NMOSFET單元可經組態以包括8個指部。
電阻器(R1 182、R2 184、R3 186及R4 188)可經由已知的電阻器類型來製造，例如：多晶矽、擴散、以及其它類型，端視諸如可用表面面積、所欲準確度、以及其它應用因素而定。多晶電阻器可包括矽化多晶電阻器、非矽化多晶電阻器、非自對準矽化多晶電阻器、非自對準矽化多晶金屬電阻器、自對準矽化多晶電阻器、以及自對準矽化多晶金屬電阻器。類似的是，電容器(C1 190、C2 192、C3 194、C4 196)可經由已知的電容器類型來製造， 例如：金屬絕緣體金屬(MIM)電容器、井電容器、多晶電容器、替代極性金屬氧化物金屬(APMOM)電容器、以及在多晶層與N型井層間形成的電容器(多晶N型井電容器)。其它電阻器及電容器類型也可有作用。
請參閱第2B圖，其是NMOS晶圓202其一部分之佈局圖，用以實施參考第1A圖所示具有ESD保護的RC堆疊式FET電路的單個SBLK NMOSFET單元。請參閱第2C圖，其是NMOS晶圓204其一部分的截面圖，用以實施參考第1A圖所示具有ESD保護的RC堆疊式FET電路的單個NMOSFET單元。
請參閱第2B及2C圖，所繪示具體實施例中說明的是單個NMOSFET M4 140(具有汲極SBLK)。電容器C4耦接於第二接墊160與M4的閘極G4 146間，而且電阻器R4耦接於M4的閘極G4與源極S4及主體/本體間。NMOSFET M4 140係製造於獨立隔離深N型井(DNWELL)內部。經適度摻雜的P型區220(LVPWELL)用於低電壓裝置。當M1 110之閘極G1處的電壓VGS提升到至少等於臨限電壓時，會誘發基板電流ISUB峰值230以觸發M1中固有的寄生NPN雙極電晶體。誘發的電流與VGS之關係的附加細節對照第3圖加以說明。請參閱第2B及2C圖，出現這樣的觸發時，NMOSFET單元的弱表面傳導切換成穿過主體基板的雙極傳導。汲極D1變為集極、p型基板變為基極、並且源極S1變為射極以形成寄生NPN雙極電晶體。
當NMOSFET在寄生NPN雙極傳導區操作 時，M1 110閉合且橫向NPN雙極可傳導大部分汲極接端電流。因此，用以操作這4個NMOSFET的觸發機制可有利地從傳統用於產生各NMOSFET單元的雪崩接面崩潰(avalanche junction breakdown)之較高電壓條件，切換至用於以串級方式觸發各NMOSFET單元中雙極寄生NPN電晶體操作的小很多的電壓位准。可回想4級堆疊的雪崩崩潰之觸發電壓約為單個NMOSFET單元的4倍。
因此，由於主動式接通電流極小，各NMOSFET單元是使用寄生傳導來控制(例如：接通或閉合)，而不是通過主動式接通MOSFET裝置(例如：通過升高閘極電位產生反轉通道)來控制。另外，NMOSFET使用主動式接通技術可能需要10至40倍尺寸的寄生傳導為主的技術，而且使用主動式接通可能不提供高保持電壓，並且其啟動與觸發機制可能僅由RC值時間常數來判定，該RC值時間常數可高很多(例如：約1μsec)以涵蓋ESD事件。第4A及4B圖加以說明曲線圖的附加細節。
第2D圖繪示NMOS晶圓之一部分的截面圖206，用以實施參考第1A圖所示具有ESD保護的RC堆疊式FET電路之單個NMOSFET單元。截面圖206繪示包括有M1 110、R1 182、C1 190之單個且簡化的NMOSFET單元結構。在一具體實施例中，可在共用p型基板234(晶圓)上製造NMOSFET單元。淺溝槽隔離(STI)232在其它NMOSFET單元裝置之間提供電隔離。金屬與接觸部提供對於M1 110裝置接端S1114、D1 112及閘極G1之存取。可 繞接多層金屬線將裝置與第二接墊160互連，以在晶片上形成電路100的一部分。在繪示的具體實施例中，互連結構包括1個層間介電質(Inter-Metal Dielectric；ILD)ILD 270、3個金屬間介電(Inter-Metal Dielectric；IMD)層IMD1 272、IMD2 274及IMD3 276。亦可包括諸如氧化物鈍化層278等其它鈍化層。C1 190可實施為MIM電容器(MIMCAP)，其包括形成於IMD2 274層中的頂板242及底板240。表面介電層280可以是含矽介電層，其可包括氧化矽(SiO2)、氮氧化矽(SiON)、氮化矽(SiN)、或其它材料。
形成包括有參照第1A圖所述M1 110、R1 182、C1 190之單個且簡化的NMOSFET單元可包括製備p型基板。淺溝槽隔離(STI)形成後，在閘極介電質(大部分是氧化矽)上沉積薄層多晶矽以形成閘極電極及多晶電阻器。隨著後續像是介電質間隔物、源極/汲極植入物及矽化物形成等製造方法，亦形成具有源極/汲極電極的電晶體。接著進行像是接觸部、金屬層1、貫孔1、以及金屬層2等後端製造方法。在這種情況下，金屬層2充當MIMCAP的底板。因此，沉積金屬層2後，沉積並且蝕刻一層MIMCAP介電質(大部分是氮化矽)及MIMCAP頂板(大部分是TaN)。之後，貫孔2會連接底板(金屬層2)及頂板(TaN)以隔開金屬層3而形成MIMCAP電極。晶圓會經歷像是貫孔3、金屬頂層及PAD等剩餘後端製造方法以完成加工處理。
第2E圖繪示NMOS晶圓的一部分之截面圖208，用以實施參考第2A圖所示具有ESD保護的RC堆疊 式FET電路的單個NMOSFET單元。截面圖208繪示包括有M1 110、R1 182、C1 190之單個且簡化的NMOSFET單元結構。截面圖可針對M2 120、M3 130及M4 140重現3次，並且沿著同一軸(例如：X軸)以相鄰或並列方式配置，用於共面實施4級RC堆疊式FET電路。在一具體實施例中，可在共用p型基板(晶圓)上製造NMOSFET單元。淺溝槽隔離(STI)在其它NMOSFET單元裝置的間提供電隔離。金屬與接觸部係提供對於M1裝置接端S1 114、D 112及閘級G1之存取。可繞接多層金屬線將裝置與第二接墊160互連，以在晶片上形成電路100的一部分。在繪示的具體實施例中，互連結構包括1個層間介電質(ILD)ILD 270、3個金屬間介電(IMD)層IMD1 272、IMD2 274及IMD3 276。亦可包括諸如氧化物鈍化層278等其它鈍化層。C1 190可實施為MIM電容器，其包括形成於IMD2 274層中的頂板242及底板240。表面介電層280可以是含矽介電層，其可包括氧化矽(SiO2)、氮氧化矽(SiON)、氮化矽(SiN)、或其它材料。
在一具體實施例中，形成包括有參考第2A圖所述M1 110、R1 182、C1 190之單個且簡化的NMOSFET單元與第2E圖中所述的製造方法類似。
第3圖以圖形形式繪示6V NMOSFET裝置之以VGS(X軸)為函數的基極電流Ib(Y軸)的模擬圖300，該6V NMOSFET裝置使用市售0.18μm雙極-CMOS-DMOS(BCD)製造方法來實施。ISUB是VGS與VDS的函數。所示 的2個基極電流曲線302與304係對應於2個VDS預定值。曲線302與304繪示，基極電流Ib回應於從4.8V上升至6V的VDS而實質提升。回應於ESD事件，M1 110之閘極G1處的電壓VGS上升到高於觸發電壓(例如：6V NMOSFET的1.5V至2V)，該觸發電壓足以誘發基板電流ISUB峰值。這在可組態汲極-源極電位(例如：8V)下觸發M1固有的寄生NPN BJT，並且以約7V至7.5V的保持電壓保持寄生傳導模式。因此，藉由組態電容值，各MOSFET的寄生NPN BJT可經組態以在特定汲極-源極電位(例如：8V)下接通，並藉由寄生NPN MOSFET大約7V至7.5V保持電壓的能力，在ESD事件期間使NMOSFET箝制/保持於寄生傳導狀態。
第4A圖以圖形形式繪示參考第1A圖所述RC堆疊式FET電路的ESD效能的模擬圖。如上文所述，4級堆疊的各單元可使用市售0.18μm BCD製造方法技術來製造成6V NMOSFET裝置。可進行SPICE模擬來判定對ESD事件的回應，並且驗證參考第1A圖所述RC堆疊式FET電路的效能及操作。參考第4A圖所述的SPICE模擬亦可用於組態參考第1A、1B、1C及1D圖所述不同組態的各電容器之數值。
模擬圖402繪示以時間為函數之4級NMOSFET堆疊的閘極與汲極電壓的分佈。所示的是隨著ESD信號在100ns內從0V上升至30V，這4個NMOSFET的各閘極節點及源極節點處的電位。個別MOSFET的VGS 係為M1/2/3/4閘極電壓減去源極電壓(堆疊中各MOSFET的汲極耦接至上層MOSFET的源極)。
VGS的數值取決於電路的操作狀態。電路是依靠VDD作用，例如VDD=30V DC，各堆疊MOSFET的汲極各將會大致為(30/4)、7.5V DC(M1汲極)、15V DC(M2汲極)、22.5V DC(M3汲極)及30V DC(M4汲極)。各MOSFET的閘極處的VG電位(注：閘極VG，非閘極-源極VGS)將會大致為30/4均等分佈，並且與汲極一樣，而且NMOSFET的操作狀態是關斷或斷開。
回應於ESD，汲極及閘極電壓都會上升，但斜率(或dv/dt比率)不同，以產生電壓差。各閘極與源極間的電壓差可充分到足以誘發基板電流，並且足以觸發各MOSFET的寄生NPN雙極電晶體。各NMOSFET中因寄生傳導致使電流流動將其接通，從而對接地提供短路。
模擬圖404繪示作為以時間(X軸)為函數之在100ns ESD事件期間流經RC控制電路的電流(Y軸)。電流上升到最大值，在該最大值下，各單元NMOS的閘極每4個電流升坡分度(division)各會有小電壓誘發/升高，該小電壓足以誘發足夠的基板電流，以隨著ESD信號在100ns內從0V上升到30V觸發寄生BJT，而且電流隨著ESD信號因堆疊式MOSFET的寄生傳導造成分流至接地而快速下降。第4A圖中所示的模擬圖402、404、406及408使用市售電路模擬軟體SPICE來進行。
模擬圖406繪示這4個NMOSFET單元各者 之以時間為函數的閘極-源極電壓VGS。隨著ESD信號在100ns內從0V上升到30V，這4個NMOSFET各者的VGS因這4個NMOSFET串級接通而以不同斜率從0V上升到約1.5V。
模擬曲線圖408繪示這4個NMOSFET單元以時間為函數的汲極-源極電壓。隨著ESD信號在100ns內從0V上升到30V，這4個NMOSFET各者的VDS因這4個NMOSFET串級接通而以不同斜率從0V上升到約8V。在約100ns後，VDS保持電壓維持約7.5V。
第4B圖是參考第1A圖所述0.18μm BCD製造方法中4 RC堆疊式6V SBLK NMOS之傳輸線脈衝(TLP)矽資料410。具有100ns脈衝寬度及2ns上升時間之電流脈衝是由市售TLP測量系統所提供。
TLP資料412繪示電流(Y軸)與電壓(X軸)(I-V)效能資料的關係，其中各資料點取自跨具有50歐姆終端的4 RC堆疊式SBLK NMOS所反射的電流脈衝。各電流脈衝代表具有下列特徵的HBM：2ns上升時間及100ns脈衝寬度。這100ns脈衝長度及高達2.5A的電流位准係大於標準JEDEC 2kV HBM要求(例如：HBM 2kV規格一般要求1.33A附近的TLP)。曲線圖410的斜率指示4 RC堆疊式FET電路的接通電阻RON。
TLP曲線圖420繪示具有ESD保護的RC堆疊式FET電路之正常操作狀態(例如：無ESD事件)的I-V效能數據。曲線圖420係為在每個接續TLP電流脈衝之後 的裝置漏電流(洩漏；Leakage)之圖式。如參考第4B圖所述，可交替測量出TLP IV及VDD=30V下的漏電流(Ioff)，舉例來說，通過轉切(zap)提取的TLP脈衝及反射IV，接著進行DC Ioff測量並記錄，而且這些重複測量動作隨著TLP轉切電流升高而持續，直到出現裝置崩潰為止。因此，參考第1A、1B、1C、1D、2A、2B、2C及3圖所述具有ESD保護的RC堆疊式FET電路的各項具體實施例係對電子裝置提供改良型ESD保護，而且並行改良其HV效能。
第5圖說明用以實施本文所述實施技術而回應於ESD事件以保護HV裝置的程序500之流程圖，該HV裝置包括參考第1A、1B、1C、1D、2A、2B、2C、3圖以及第4A與4B圖所述具有ESD保護的RC堆疊式FET電路。程序500始於操作502，在操作502中，N個場效電晶體(FET)經串聯堆疊以提供N級堆疊，其中N是大於1的整數。於操作504，第一接墊耦接至該N個FET的第一FET。於操作506，第二接墊耦接至該N個FET的第N FET。於操作508，RC控制電路經組態以回應於ESD事件而在該第一接墊與該第二接墊之間提供短路，該短路經組態以將能量從該ESD事件釋放至該第一接墊。於操作510，該N個FET中的寄生傳導是由該ESD事件所觸發，該寄生傳導造成該N個FET閉合，藉以造成該短路。
本文所述任何程序或方法的順序不意味著視為限制，而且可用任何順序組合任意數目的所述區塊，以實施程式、方法或替代方法。舉例而言，如操作510的 一部分，寄生傳導的觸發可包括誘發該N個FET中寄生NPN BJT的基極電流。另外，可從程序中刪除個別區塊而不會脫離本文中所述專利標的之精神及範疇。再者，可用任何合適的硬體、軟體、韌體、或以上組合來實施程式而不會脫離本發明的範疇。
“技術”一詞舉例來說如本文所述內容所指，可指稱為一或多個裝置、設備、系統、方法、以及製品。如本申請書中所使用，“或”一詞意味著可兼的“或”而不是排他的“或”。亦即，除非另有指明或內容中有清楚表達，“X運用A或B”意味著自然可兼排列的任一者。亦即，若X運A；X運用B；或X運用A與B兩者，則“X運用A或B”在任何前例下都獲得滿足。另外，冠詞“一”如本申請書及申請專利範圍中所使用，大體上應該解讀成意為“一或多個”，除非另有指明或內容中有清楚表達是針對單數形。
本發明可體現成其它特性形式而不會脫離其精神或主要特性。因此，前述具體實施例在所有層面都要視為說明性，而不是限制本文中所述的發明。本發明的範疇從是由申請專利範圍指示，而不是由前述說明指示，而且均等於申請專利範圍之意義及範圍內的所有變更全都意欲囊括於其中。
100‧‧‧RC堆疊式FET電路
106‧‧‧N級堆疊
110‧‧‧NMOSFET M1
112‧‧‧汲極D1
114‧‧‧源極S1與主體/本體
120‧‧‧NMOSFET M2
122‧‧‧源極S2與主體/本體
124‧‧‧汲極D2
130‧‧‧NMOSFET M3
132‧‧‧源極S3與主體/本體
134‧‧‧汲極D3
140‧‧‧NMOSFET M4
142‧‧‧源極S4與主體/本體
144‧‧‧汲極D4
150‧‧‧第一接墊
152‧‧‧電力源VDD
154‧‧‧ESD事件
160‧‧‧第二接墊
162‧‧‧參考電壓
180‧‧‧RC控制電路
182‧‧‧電阻器R1
184‧‧‧電阻器R2
186‧‧‧電阻器R3
188‧‧‧電阻器R4
190‧‧‧電容器C1
192‧‧‧電容器C2
194‧‧‧電容器C3
196‧‧‧電容器C4

Claims (21)

  1. 一種積體電路裝置，其包含：N個場效電晶體(FET)，係經串聯堆疊以提供N級堆疊，其中，N為大於1的整數；耦接至第一FET之第一接墊及耦接至第N FET之第二接墊；以及RC控制電路，係經組態以回應於ESD事件而在該第一接墊與該第二接墊之間產生短路，其中，該RC控制電路經組態以並行提供用以控制該N個FET之充分電壓，其中，該N個FET通過寄生傳導而接通以產生該短路，其中，該RC控制電路包括至多N個電容器，係串聯耦接於該第二接墊與該第一FET的閘極之間。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中，該RC控制電路包括：該至多N個電容器的數值經組態以提供均勻閘極電位至該N個FET；以及N個電阻器，係分別對應於該N個FET，其中，第一電阻器耦接於該第一FET的該閘極與該第一接墊之間，其中，該N個電阻器經組態以回應於該ESD事件而分別提供該充分電壓至各該N個FET的閘極，藉以觸發該寄生傳導而以串級方式閉合該N個FET。
  3. 如申請專利範圍第2項所述之積體電路裝置，其中，至多N個的該電容器之間的至少一個接面係耦接至該N個FET之至少一者的該閘極以提供該均勻閘極電位。
  4. 如申請專利範圍第2項所述之積體電路裝置，其中，各該N個FET係為NMOS裝置，其中，(N-1)個電阻器分別耦接於對應的(N-1)個FET之閘極與源極之間。
  5. 如申請專利範圍第2項所述之積體電路裝置，其中，各該N個FET之該均勻閘極電位係經組態以在未發生該ESD事件的情況下，至多等於各該N個FET之對應源極電位。
  6. 如申請專利範圍第2項所述之積體電路裝置，其中，該均勻閘極電位大約介於1.5與2伏特之間，該均勻閘極電位係至少等於足以誘發各該N個FET中的基極電流之觸發電壓。
  7. 如申請專利範圍第6項所述之積體電路裝置，其中，該觸發電壓係實質小於該FET的雪崩接面崩潰電壓。
  8. 如申請專利範圍第6項所述之積體電路裝置，其中，該基極電流的流動係接通該FET中的雙極寄生元件。
  9. 如申請專利範圍第2項所述之積體電路裝置，其中，該N個電阻器係經組態以具有等同數值。
  10. 如申請專利範圍第2項所述之積體電路裝置，其中，至多N個的該電容器的數量係經組態以等於2、3及4之其中一者。
  11. 一種積體電路裝置，其包含：N個場效電晶體(FET)，係經串聯堆疊以提供N級堆疊，其中，N為大於1的整數；以及RC控制電路，係可操作以回應於ESD事件而將各 該N個FET之操作狀態從斷開狀態切換至閉合狀態，其中，該ESD事件造成該RC控制電路誘發各該N個FET中的基極電流，以按照串級方式觸發該N個FET的寄生傳導，其中，該RC控制電路包括至多N個電容器，係串聯耦接於第一FET的閘極與被耦接至第N FET的第二接墊之間。
  12. 如申請專利範圍第11項所述之積體電路裝置，其中，各該N個FET係製造於積體電路晶片之獨立隔離的深N型井(DNWELL)的部分中。
  13. 如申請專利範圍第12項所述之積體電路裝置，其中，該寄生傳導係出現在定位於該DNWELL內的適度摻雜P型區(LVPWELL)中。
  14. 如申請專利範圍第13項所述之積體電路裝置，其中，回應於從該斷開狀態切換至該閉合狀態，該LVPWELL中電流傳導的模式通過主體基板自表面傳導切換至雙極傳導。
  15. 一種製造積體電路之方法，其包含：串聯堆疊N個場效電晶體(FET)以提供N級堆疊，其中，N為大於1的整數；將第一接墊耦接至該N個FET的第一FET；將第二接墊耦接至該N個FET的第N FET；回應於ESD事件，組態RC控制電路以在該第一接墊與該第二接墊之間提供短路，該短路經組態以將能量從該ESD事件釋放至該第一接墊，其中，該RC控制電 路經組態以包括N個電容器，係串聯耦接於該第二接墊與該第一FET的閘極之間；以及觸發該N個FET中的寄生傳導，該寄生傳導造成該N個FET閉合，藉以造成該短路。
  16. 如申請專利範圍第15項所述之方法，更包含：回應於該ESD電流，在該N個FET的寄生NPN BJT中誘發基極電流，其中，該基極電流造成該寄生傳導之該觸發。
  17. 如申請專利範圍第15項所述之方法，其中，該RC控制電路係經進一步組態以分配充分電壓至該N個FET的閘極，該充分電壓的數值係用於將該N個FET操作於電壓斷開狀態及閉合狀態之其中一者。
  18. 如申請專利範圍第15項所述之方法，其中，該RC控制電路經進一步組態以自該N個電容器中移除可組態數目的電容器以縮減表面面積。
  19. 如申請專利範圍第15項所述之方法，其中，該RC控制電路係經組態以包括N個電阻器，其中，該N個電阻器有相等的數值。
  20. 如申請專利範圍第15項所述之方法，其中，該N個FET中的該寄生傳導的該觸發係以串級方式出現。
  21. 一種製造積體電路之方法，其包含：提供基板；在該基板中形成淺溝槽隔離區；形成具有ESD保護的N級RC堆疊式FET電路， 其包含：在該基板上串聯形成N個場效電晶體(FET)及電阻器，其中，形成N個FET包含在該基板上方提供閘極層，其中，該閘極層經圖案化以界定該FET的閘極與電阻器，其中，該電阻器形成於隔離相鄰FET的該淺溝槽隔離區上方，以及在該基板上方形成電容器結構，其中，該電容器結構係以串聯耦接；在該基板上方形成層間介電質(ILD)及金屬間介電(IMD)層；以及在該ILD及IMD層中形成包括金屬線及貫孔接觸部之互連件，其中，該互連件耦接該閘極、電容器及電阻器以形成該N級RC堆疊式FET電路。
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