TWI835496B

TWI835496B - 靜電放電保護電路

Info

Publication number: TWI835496B
Application number: TW111150339A
Authority: TW
Inventors: 黃崇祐
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2022-12-28
Filing date: 2022-12-28
Publication date: 2024-03-11

Abstract

一種靜電放電保護電路，其包含第一電晶體、第二電晶體、觸發電路、時間常數電路以及偏壓電路。第二電晶體與第一電晶體串聯耦接於第一電源線與第二電源線之間。觸發電路用於在正常操作期間關斷第二電晶體。時間常數電路耦接於觸發電路，用於在靜電放電期間控制觸發電路輸出靜電放電電壓至第一電晶體之閘極與第二電晶體之閘極以導通第一電晶體與第二電晶體。偏壓電路耦接於第一電源線與第一電晶體之閘極，用於在正常操作期間對第一電晶體之閘極充電，以在第一電源線與第一電晶體之閘極之間產生預定電壓差。

Description

靜電放電保護電路

本揭示文件有關一種靜電放電保護電路，尤指一種具有增強之電壓應力承受能力的靜電放電保護電路。

靜電放電(Electrostatic discharge，簡稱ESD)會造成積體電路中的半導體元件受到過度電性應力(Electrical overstress)而造成永久的損壞，進而影響積體電路的功能。積體電路在封裝後的組裝、測試、存放及搬運等情況下皆有可能遭遇ESD事件，故市面上之積體電路內通常設置有ESD保護電路。ESD保護電路用於將ESD事件之突波電壓及/或突波電流旁路至積體電路的低阻抗路徑，例如電源線，故ESD保護電路多半耦接於具有不同電壓的電源線之間。不過，現今的積體電路需要多種工作電壓以實現複雜的功能，使得ESD保護電路所耦接的電源線之間的電壓差可能超過ESD保護電路之耐壓，進而降低了ESD保護電路的可靠度。

本揭示文件提供一種靜電放電保護電路，其包含第一電晶體、第二電晶體、觸發電路、時間常數電路以及偏壓電路。第二電晶體與第一電晶體串聯耦接於第一電源線與第二電源線之間。觸發電路用於在正常操作期間關斷第二電晶體。時間常數電路耦接於觸發電路，用於在靜電放電期間控制觸發電路輸出靜電放電電壓至第一電晶體之閘極與第二電晶體之閘極以導通第一電晶體與第二電晶體。偏壓電路耦接於第一電源線與第一電晶體之閘極，用於在正常操作期間對第一電晶體之閘極充電，以在第一電源線與第一電晶體之閘極之間產生預定電壓差。

本揭示文件另提供一種靜電放電保護電路，其包含箝位電路、觸發電路、時間常數電路以及偏壓電路。箝位電路包含第一控制端、第二控制端、第一電壓輸入端以及第二電壓輸入端。第一電壓輸入端與第二電壓輸入端用於在正常操作期間分別接收高工作電壓與低工作電壓。觸發電路用於在正常操作期間輸出低工作電壓至第二控制端以關斷箝位電路。時間常數電路耦接於觸發電路，用於在靜電放電期間控制觸發電路輸出靜電放電電壓至第一控制端與第二控制端，以導通箝位電路並使靜電放電電流透過箝位電路洩流。偏壓電路耦接於第一電壓輸入端與第一控制端，用於在正常操作期間依據高工作電壓對第一控制端充電，以在第一電壓輸入端與第一控制端之間產生預定電壓差。

上述之靜電放電保護電路具有增強之電壓應力承受能力，適用於現今使用多種工作電壓的積體電路。

10:輸入輸出接腳

100,400,500,600:靜電放電保護電路

110:時間常數電路

120:箝位電路

130:偏壓電路

140,510:觸發電路

410:下拉電路

M1~M10:第一電晶體~第十電晶體

Ms:穩壓電晶體

In1:第一電壓輸入端

In2:第二電壓輸入端

Cs1:第一控制端

Cs2:第二控制端

PL1:第一電源線

PL2:第二電源線

Ra:電阻

Ca:電容

Nout:輸出節點

Vout:輸出電壓

VDD:高工作電壓

VSS:低工作電壓

Ves:ESD電壓

Ies:ESD電流

第1圖為依據本揭示文件一實施例的靜電放電保護電路的功能方塊圖。

第2圖為第1圖之ESD保護電路於積體電路的正常操作期間的運作示意圖。

第3圖為第1圖之ESD保護電路於ESD期間的運作示意圖。

第4圖為依據本揭示文件一實施例的ESD保護電路的功能方塊圖。

第5圖為依據本揭示文件一實施例的ESD保護電路的功能方塊圖。

第6圖為依據本揭示文件一實施例的ESD保護電路的功能方塊圖。

以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。

第1圖為依據本揭示文件一實施例的靜電放電(Electrostatic discharge，簡稱ESD)保護電路100 的功能方塊圖。ESD保護電路100包含時間常數電路110、箝位電路120、偏壓電路130以及觸發電路140。ESD保護電路100耦接於第一電源線PL1與第二電源線PL2之間。在一些實施例中，第一電源線PL1、第二電源線PL2以及ESD保護電路100為積體電路之一部分，且第一電源線PL1與第二電源線PL2可供電給積體電路之內部電路(未繪示)。在一些實施例中，ESD保護電路100還透過第一電源線PL1與第二電源線PL2耦接於積體電路的輸入輸出接腳10。因此，ESD保護電路100能防止第一電源線PL1、第二電源線PL2以及輸入輸出接腳10上的ESD電壓及/或電流損壞積體電路之內部電路。

在一些實施例中，在積體電路之正常操作期間(例如第一電源線PL1與第二電源線PL2自外部電源接收穩定電壓的期間)，第一電源線PL1具有高工作電壓VDD，而第二電源線PL2具有低工作電壓VSS(高工作電壓VDD與低工作電壓VSS繪示於第2圖)。在一實施例中，第二電源線PL2耦接於地(ground)。

以下首先說明ESD保護電路100之電路結構。時間常數電路110包含電阻Ra、電容Ca以及輸出節點Nout。電阻Ra耦接於第一電源線PL1與輸出節點Nout之間。電容Ca耦接於輸出節點Nout與第二電源線PL2之間。電阻Ra的電阻值及電容Ca的電容值構成一時間常數。輸出節點Nout用於提供輸出電壓Vout。

箝位電路120包含第一控制端Cs1、第二控制端 Cs2、第一電壓輸入端In1以及第二電壓輸入端In2。第一電壓輸入端In1以及第二電壓輸入端In2分別耦接於第一電源線PL1與第二電源線PL2，以於正常操作期間分別接收高工作電壓VDD與低工作電壓VSS。觸發電路140可透過第一控制端Cs1與第二控制端Cs2將箝位電路120控制於導通狀態或關斷狀態。導通狀態可以是指箝位電路120在第一電源線PL1與第二電源線PL2之間形成短路。關斷狀態可以是指箝位電路120斷開第一電源線PL1與第二電源線PL2，相關內容將於後續段落說明。

箝位電路120還包含第一電晶體M1與第二電晶體M2，且第一電晶體M1與第二電晶體M2串聯耦接於第一電源線PL1與第二電源線PL2之間。第一電晶體M1之汲極與閘極分別為第一電壓輸入端In1與第一控制端Cs1。第二電晶體M2之汲極耦接於第一電晶體M1之源極。第二電晶體M2之源極與閘極分別為第二電壓輸入端In2與第二控制端Cs2。

偏壓電路130耦接於第一電源線PL1與第一電晶體M1之閘極。偏壓電路130包含第三電晶體M3與第四電晶體M4，且第三電晶體M3與第四電晶體M4串聯耦接於第一電源線PL1與第一電晶體M1之閘極之間。詳細而言，第三電晶體M3之汲極與閘極用於在正常操作期間自第一電源線PL1接收高工作電壓VDD。第四電晶體M4之源極耦接於第三電晶體M3之源極。第四電晶體M4之汲極耦接於第一電晶體M1之閘極。第四電晶體M4之閘極耦接於第二電晶體M2之閘極。

觸發電路140耦接於時間常數電路110、箝位電路120與偏壓電路130。觸發電路140包含第五電晶體M5、第六電晶體M6、第七電晶體M7以及第八電晶體M8。第五電晶體M5與第六電晶體M6串聯耦接於第一電源線PL1與第二電源線PL2之間。第七電晶體M7耦接於第一電源線PL1與第一電晶體M1之閘極之間。第八電晶體M8耦接於時間常數電路110與第六電晶體M6之閘極之間，且第八電晶體M8為二極體連接(Diode-connected)電晶體。第五電晶體M5與第七電晶體M7的閘極用於自時間常數電路110接收輸出電壓Vout，第六電晶體M6的閘極則透過第八電晶體M8接收輸出電壓Vout。

詳細而言，第五電晶體M5之源極用於在正常操作期間接收高工作電壓VDD。第五電晶體M5之閘極耦接於輸出節點Nout。第六電晶體M6之汲極耦接於第五電晶體M5之汲極。第六電晶體M6之源極用於在正常操作期間接收低工作電壓VSS。第六電晶體M6之閘極耦接於第八電晶體M8之源極，其中第八電晶體M8之閘極與汲極耦接於輸出節點Nout。第七電晶體M7之源極用於在正常操作期間接收高工作電壓VDD。第七電晶體M7之閘極耦接於輸出節點Nout。第七電晶體M7之汲極耦接於第一電晶體M1之閘極。

在一些實施例中，第一電晶體M1、第二電晶體 M2、第三電晶體M3、第六電晶體M6以及第八電晶體M8可由N型電晶體實現，且第四電晶體M4、第五電晶體M5以及第七電晶體M7可由P型電晶體實現。

第2圖為第1圖之ESD保護電路100於積體電路的正常操作期間的運作示意圖。以下配合第2圖說明ESD保護電路100於積體電路的正常操作期間的運作。在正常操作期間，時間常數電路110之輸出電壓Vout相同於高工作電壓VDD，故時間常數電路110藉由輸出電壓Vout控制觸發電路140輸出低工作電壓VSS至第二控制端Cs2，以關斷箝位電路120。詳細而言，第五電晶體M5與第七電晶體M7會關斷，且第六電晶體M6與第八電晶體M8會導通，藉此第二電晶體M2之閘極被設為低工作電壓VSS，使得第二電晶體M2關斷。

另外，第四電晶體M4藉由觸發電路140輸出之低工作電壓VSS導通，故偏壓電路130會依據高工作電壓VDD對第一控制端Cs1充電，以在第一電壓輸入端In1(或第一電源線PL1)與第一控制端Cs1(或第一電晶體M1之閘極)之間產生一預定電壓差。詳細而言，偏壓電路130會將第一電晶體M1之閘極充電至VDD-Vth3，使得第一電晶體M1導通。「Vth3」代表第三電晶體M3之臨界電壓(Threshold voltage)，亦即前述預定電壓差即為第三電晶體M3之臨界電壓。

如此一來，偏壓電路130減輕了第一電晶體M1承受之電壓應力，且第一電晶體M1減輕了第二電晶體M2 承受之電壓應力。例如，在高工作電壓VDD為1.2V且低工作電壓VSS為0V的情況下，第一電晶體M1之閘極電壓約為0.9V，第一電晶體M1之源極電壓約為0.6V，亦即第一電晶體M1任兩端點之間的電壓差皆小於1V，第二電晶體M2至第四電晶體M4亦同。因此，當第一電晶體M1至第四電晶體M4由耐壓較低(例如1V之耐壓)的先進製程電晶體實現時，ESD保護電路100仍具有高可靠度。

另外，第八電晶體M8會將第六電晶體M6之閘極充電至VDD-Vth8，其中「Vth8」代表第八電晶體M8之臨界電壓。因此，第八電晶體M8可減輕第六電晶體M6所承受之電壓應力，使得第六電晶體M6與第八電晶體M8可由先進製程電晶體實現。藉由使用先進製程電晶體製造ESD保護電路100，有助於縮小ESD保護電路100之電路面積。

在一些實施例中，第五電晶體M5與第七電晶體M7之閘極耦接至第八電晶體M8之源極。在此情況下，第八電晶體M8可減輕第五電晶體M5與第七電晶體M7所承受之電壓應力，故第五電晶體M5與第七電晶體M7可由先進製程電晶體實現。

第3圖為第1圖之ESD保護電路100於ESD期間的運作示意圖。以下配合第3圖說明ESD保護電路100於ESD期間的運作。在ESD期間，時間常數電路110之輸出電壓Vout暫時維持於接近0V，故時間常數電路110 藉由輸出電壓Vout控制觸發電路140輸出ESD電壓Ves至第一控制端Cs1與第二控制端Cs2，以導通箝位電路120，進而使ESD電流Ies透過箝位電路120洩流。

詳細而言，在ESD期間，第五電晶體M5與第七電晶體M7導通，且第六電晶體M6與第八電晶體M8關斷，故ESD電壓Ves自第一電源線PL1傳遞至第一電晶體M1之閘極與第二電晶體M2之閘極，進而導通第一電晶體M1與第二電晶體M2。另外，第四電晶體M4也會因其閘極接收到ESD電壓Ves而關斷。因此，ESD電流Ies透過第一電晶體M1與第二電晶體M2自第一電源線PL1洩流至第二電源線PL2。

第4圖為依據本揭示文件一實施例的ESD保護電路400的功能方塊圖。ESD保護電路400與前述之ESD保護電路100具有相似之元件、連接關係以及運作，故以下僅說明ESD保護電路100與400的差異之處。

ESD保護電路400進一步包含下拉電路410。下拉電路410耦接於第一電晶體M1之閘極與第二電源線PL2之間。在正常操作期間，下拉電路410用於依據低工作電壓VSS使第一電晶體M1之閘極對第二電源線PL2放電，且下拉電路410在ESD期間關斷。

在一些實施例中，如第4圖所示，下拉電路410包含電晶體串聯結構。電晶體串聯結構的第一端耦接於第一電晶體M1之閘極，而其第二端耦接於第二電源線PL2以接收低工作電壓VSS。電晶體串聯結構中多個穩壓電晶體Ms的閘極端耦接於第六電晶體M6之閘極以接收輸出電壓Vout，其中多個穩壓電晶體Ms可由N型電晶體實現。多個穩壓電晶體Ms於正常操作期間會導通以避免第一電晶體M1之閘極浮接，進而將第一電晶體M1之閘極電壓穩定於略低於VDD-Vth3之值。如此一來，於正常操作期間，第一電晶體M1之閘極電壓不會擾動，以進一步確保第一電晶體M1之電壓應力位於其可承受範圍內。另外，多個穩壓電晶體Ms於ESD期間會關斷。

在另一些實施例中，下拉電路410包含串聯於第一電晶體M1之閘極與第二電源線PL2之間的多個二極體(未繪示，以下稱為二極體串聯結構)。二極體串聯結構之第一端耦接於第一電晶體M1之閘極，且二極體串聯結構之第二端用於接收低工作電壓VSS。二極體串聯結構與電晶體串聯結構具有相似之運作及優點，在此不重複贅述。

第5圖為依據本揭示文件一實施例的ESD保護電路500的功能方塊圖。ESD保護電路500與前述之ESD保護電路100具有相似之元件、連接關係以及運作，故以下僅說明ESD保護電路100與500的差異之處。

ESD保護電路500之觸發電路510不同於前述之觸發電路140。觸發電路510與觸發電路140之差異在於第七電晶體M7之連接方式不同。詳細而言，觸發電路510的第六電晶體M6與第七電晶體M7串聯耦接於第一電晶體M1之閘極與第二電源線PL2之間。第七電晶體 M7之汲極耦接於第一電晶體M1之閘極；第七電晶體M7之源極耦接於第二電晶體M2之閘極、第五電晶體M5之汲極以及第六電晶體M6之汲極，且第七電晶體M7之閘極用於自輸出節點Nout接收輸出電壓Vout。

觸發電路510之第七電晶體M7會在正常操作期間關斷，且會在ESD期間導通以傳遞ESD電壓Ves至第一控制端Cs1。第5圖之觸發電路510其餘之元件、連接關係以及運作，皆相似於第1圖之觸發電路140的對應元件、連接關係以及運作，為簡潔起見，在此不重複贅述。

第6圖為依據本揭示文件一實施例的ESD保護電路600的功能方塊圖。ESD保護電路600與前述之ESD保護電路500具有相似之元件、連接關係以及運作，故以下僅說明ESD保護電路500與600的差異之處。

ESD保護電路600進一步包含第九電晶體M9與第十電晶體M10。在一些實施例中，第九電晶體M9與第十電晶體M10可由N型電晶體實現。第九電晶體M9耦接於第六電晶體M6之閘極與第二電源線PL2之間。第九電晶體M9之閘極耦接於第二電源線PL2。第十電晶體M10與第三電晶體M3串聯耦接於第一電源線PL1與第二電源線PL2之間。第十電晶體M10之閘極耦接於第二電源線PL2。

更詳細而言，第九電晶體M9之汲極耦接於第六電晶體M6之閘極。第九電晶體M9之源極與閘極用於自第二電源線PL2接收低工作電壓VSS。第十電晶體M10之汲極耦接於第三電晶體M3之源極與第四電晶體M4之源極。第十電晶體M10之源極與閘極用於自第二電源線PL2接收低工作電壓VSS。

在正常操作期間與ESD期間，第九電晶體M9與第十電晶體M10皆會關斷。第九電晶體M9會產生自第六電晶體M6之閘極至第二電源線PL2之漏電流，以避免第六電晶體M6之閘極浮接，藉此穩定第六電晶體M6之閘極電壓。第十電晶體M10會產生自第四電晶體M4之源極至第二電源線PL2之漏電流，以避免第一電晶體M1之閘極浮接，藉此穩定第一電晶體M1之閘極電壓。如此一來，於正常操作期間，第一電晶體M1與第六電晶體M6之閘極電壓不會擾動，進一步確保第一電晶體M1與第六電晶體M6之電壓應力位於其可承受範圍內。

在一些實施例中，第1圖至第6圖的ESD保護電路100、400、500和600中的第三電晶體M3可改由串聯耦接的多個二極體實現。第四電晶體M4與多個二極體串聯耦接於第一電源線PL1與第一電晶體M1之閘極之間。詳細而言，多個二極體串聯於第一電源線PL1與第四電晶體M4的源極之間，第四電晶體M4的汲極耦接於第一電晶體M1之閘極，且第四電晶體M4之閘極耦接於第二電晶體M2之閘極與第五電晶體M5之汲極。

在一些實施例中，第1圖至第6圖的ESD保護電路100、400、500和600中的第八電晶體M8可以省略，且第六電晶體M6之閘極可直接耦接至輸出節點Nout。在此情況下，第六電晶體M6可由耐壓較高之成熟製程電晶體實現。

在一些實施例中，第1圖至第5圖的ESD保護電路100、400和500也可以如第6圖所示的方式設置第九電晶體M9和第十電晶體M10，亦即藉由第九電晶體M9對第六電晶體M6之閘極提供漏電流，以及藉由第十電晶體M10對第四電晶體M4之源極提供漏電流。

綜上所述，第1圖至第6圖的ESD保護電路100、400、500和600具有增強之電壓應力承受能力，適用於現今使用多種工作電壓的積體電路。

在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等訊號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或訊號連接至該第二元件。

另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。

以上僅為本揭示文件的較佳實施例，在不脫離本揭示文件的範圍或精神的情況下，可以對本揭示文件進行各種修飾和均等變化。綜上所述，凡在以下請求項的範圍內對於本揭示文件所做的修飾以及均等變化，皆為本揭示文件所涵蓋的範圍。