TWI674751B - 可保護低電壓元件的電路架構 - Google Patents

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Abstract

本發明揭露了一種可保護低電壓元件的電路架構，該電路架構包含：一接腳，用來接收一外部裝置的訊號；一控制電壓產生電路，用來於一供應電壓位於一高準位時，依據該供應電壓產生一第一控制電壓以使一保護元件導通，該控制電壓產生電路另用來於該供應電壓位於一低準位時，依據該接腳之電壓產生一第二控制電壓以使該保護元件導通；以及該保護元件，依據該第一控制電壓與該第二控制電壓的其中之一以導通，從而電性連接該接腳與一內部電路，其中該接腳之電壓與該第一控制電壓的電壓差不大於該保護元件的最大耐壓，且該接腳之電壓與該第二控制電壓的電壓差不大於該保護元件的最大耐壓。

Description

可保護低電壓元件的電路架構
本發明是關於一種保護電路，尤其是關於一種可保護低電壓元件的電路架構。
積體電路若要操作於高電壓，通常會包含高電壓元件以避免高電壓造成電路損壞。然而，先進製程所製造的積體電路的元件可能僅能工作於低電壓，或者積體電路的製作僅採用低電壓製程而省略了高電壓製程以節省成本，在上述情形下，積體電路通常會藉由疊接方式的電路架構來獲得保護。
圖1顯示一種疊接方式的電路架構用來保護具有低電壓元件的積體電路。如圖1所示，電路架構100包含一接腳110以及一N型金氧半導體（NMOS）電晶體120，其中NMOS電晶體120是一低電壓元件，並與一內部電路12疊接以形成保護。接腳110接收一外部裝置14的訊號，並於NMOS電晶體120導通時，傳送外部裝置14的訊號給內部電路12。NMOS電晶體120依據一參考電壓V REF（例如：1.8V）以導通或關閉，該參考電壓V REF通常源自於一穩定的供應電壓，當該供應電壓位於一高準位（例如：3.3V或1.8V）時，NMOS電晶體120會導通，此時即便接腳110的電壓為一高電壓（例如：3.3V），NMOS電晶體120之不同端點的跨壓也不會超過NMOS電晶體120的最大耐壓（例如：1.8V）；然而，當該供應電壓位於一低準位（例如：0V）時，NMOS電晶體120不會導通，此時若接腳110的電壓為該高電壓，NMOS電晶體120之不同端點的跨壓會超過NMOS電晶體120的最大耐壓，從而損傷NMOS電晶體120。舉例而言，若內部電路12是一USB裝置以及外部裝置14是一主機，在外部裝置14透過電路架構100與內部電路12形成電性連接的瞬間，外部裝置14可能會輸出一高電壓至接腳110，此時該供應電壓可能尚未產生或是處於前述低準位，因此NMOS電晶體120不會導通，接腳110的高電壓會讓NMOS電晶體120之不同端點的跨壓超過NMOS電晶體120的最大耐壓，從而損傷NMOS電晶體120。
本發明之一目的在於提供一種可保護低電壓元件的電路架構，以避免先前技術的問題。
本發明揭露了一種可保護低電壓元件的電路架構，該電路架構的一實施例包含一接腳、一控制電壓產生電路、以及一保護元件。該接腳用來接收一外部裝置的訊號。該控制電壓產生電路用來於一供應電壓位於一高準位時，依據該供應電壓產生一第一控制電壓，使得該保護元件導通；該控制電壓產生電路另用來於該供應電壓位於一低準位時，依據該接腳之電壓產生一第二控制電壓，使得該保護元件導通。該保護元件依據該第一控制電壓與該第二控制電壓的其中之一以導通，從而電性連接該接腳與一內部電路，以允許該外部裝置的訊號傳送至該內部電路，其中該接腳之電壓與該第一控制電壓的電壓差不大於該保護元件的一最大耐壓，且該接腳之電壓與該第二控制電壓的電壓差也不大於該保護元件的該最大耐壓。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
以下說明內容的用語是參照本技術領域的習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋是以本說明書的說明或定義為準。
本發明之揭露內容包含一種可保護低電壓元件的電路架構，能夠利用一接腳的電壓來提供適當的控制電壓，以避免低電壓元件遭受過大的跨壓而被損害。
圖2顯示本發明之電路架構的一實施例。圖2的電路架構200包含一接腳210、一控制電壓產生電路220、以及一保護元件230。
請參閱圖2。接腳210用來接收一外部裝置22的訊號及/或用來傳送一內部電路24的訊號給外部裝置22，其中外部裝置22可以是/包含於一主機或是一電子裝置，內部電路24則包含於可電性連接該主機的另一電子裝置或是/包含於可電性連接該電子裝置的另一主機，該主機是一電腦或是一能進行資料通訊/操作的裝置，該電子裝置與該另一電子裝置的每一個可以是一USB裝置，或是一可與主機物理性及電性分離及連接的電子裝置。值得注意的是，本實施例中，電路架構200並不包含外部裝置22與內部電路24；於一替代實施例中，電路架構可選擇性地包含內部電路24。
請參閱圖2。控制電壓產生電路220用來於一供應電壓端HV之電壓（後稱供應電壓V HV）位於一高準位（例如：3.3V或1.8V）時，依據該供應電壓V HV產生一第一控制電壓（例如：1.8V）以使保護元件230導通，控制電壓產生電路220另用來於該供應電壓位於一低準位（例如： 0V）時，依據接腳210之電壓（例如：3.3V）產生一第二控制電壓（例如：1.8V）以使保護元件230導通，其中該供應電壓V HV可以是一不受接腳210之電壓影響的電壓（例如：一低壓差穩壓器（low-dropout regulator, LDO）的輸出電壓），在外部裝置22透過電路架構200與內部電路24形成電性連接的瞬間，外部裝置22可能會輸出一高電壓（例如：3.3V）至接腳210，此時該供應電壓V HV可能尚未產生或是處於該低準位，因此控制電壓產生電路220會依據接腳210之高電壓產生該第二控制電壓，以避免保護元件230遭受過大的跨壓。
請參閱圖2。保護元件230（例如：一NMOS電晶體或其等效元件）用來依據該第一控制電壓與該第二控制電壓的其中之一以導通，從而經由接腳210電性連接外部裝置22與內部電路24，其中藉由控制電壓產生電路220適當地提供該第一與該第二控制電壓，接腳210之電壓與該第一控制電壓的電壓差不大於保護元件230的一最大耐壓（例如：1.8V），且接腳210之電壓與該第二控制電壓的電壓差也不大於保護元件230的該最大耐壓。
圖3顯示圖2之控制電壓產生電路220的一實施例。圖3之控制電壓產生電路220包含一分壓電路310與一偵測電路320。分壓電路310用來依據接腳210之電壓產生一分壓V DIV。偵測電路320用來於該供應電壓V HV位於該高準位時，輸出該供應電壓V HV作為該第一控制電壓給保護元件230，偵測電路320另用來於該供應電壓V HV位於該低準位時，輸出該分壓V DIV或其衍生電壓（例如：圖5之電阻R3輸出給保護元件230的電壓，其實質等於分壓V DIV）作為該第二控制電壓給保護元件230。本實施例中，偵測電路320包含複數個電晶體（例如：圖6之第一、第二與第三偵測電路510、520、530），該複數個電晶體的每一個的一耐壓等於/近似於保護元件230的最大耐壓，或者不大於1.8V的1.1倍。
圖4顯示圖3之分壓電路310的一實施例。圖4之分壓電路310包含一第一電阻R1、一第二電阻R2以及一第三電阻R3，該第一電阻R1耦接於接腳210與一節點410之間，該第二電阻R2耦接於節點410與一低電源電壓端GND（例如：一接地端）之間，該第三電阻R3耦接於節點410與偵測電路320之間，其中節點410之電壓為前述分壓V DIV。於本實施例之一實施樣態中，該第一電阻R1之電阻值（例如：300kW）小於該第二電阻R2之電阻值（例如：360kW），且小於該第三電阻R3之電阻值（例如：360kW），從而讓偵測電路320朝分壓電路310看過去時等效上會看到一高阻抗，以在前述供應電壓V HV位於該高準位時，減少經由該第三電阻R3與偵測電路320流至該低電源電壓端GND的電流。
圖5顯示圖4之偵測電路320的一實施例。圖5之偵測電路320包含一第一偵測電路510、一第二偵測電路520以及一第三偵測電路530。第一偵測電路510耦接於該第三電阻R3與該低電源電壓端GND之間，用來於該供應電壓V HV位於該高準位時導通，以輸出該低電源電壓端GND之電壓給第二偵測電路520。第二偵測電路520耦接於該供應電壓端HV與保護元件230之間，用來於該供應電壓V HV位於該高準位時，依據該低電源電壓端GND之電壓而導通，從而輸出該供應電壓V HV作為該第一控制電壓給保護元件230，第二偵測電路520另用來於該供應電壓V HV位於該低準位時，依據前述分壓V DIV或其衍生電壓而不導通。第三偵測電路530耦接於該第三電阻R3與保護元件230之間，用來於該供應電壓V HV位於該高準位時不導通，並用來於該供應電壓V HV位於該低準位時導通，以輸出該分壓V DIV或其衍生電壓作為該第二控制電壓給保護元件230。
圖6顯示圖5之偵測電路320之一實施例。如圖6所示，第一偵測電路510是一NMOS電晶體，而第二偵測電路520與第三偵測電路530均為PMOS電晶體；另外，保護元件230於本實施例中為一NMOS電晶體。第一偵測電路510之NMOS電晶體用來依據一供應電壓偵測訊號HV DET（例如：1.8V）以導通或不導通，當該供應電壓V HV位於該高準位時，該供應電壓偵測訊號HV DET令該NMOS電晶體導通，從而該NMOS電晶體之汲極端的電壓會等於該NMOS電晶體之源極端（即前述低電源電壓端GND）之電壓。第二偵測電路520之PMOS電晶體用來於該NMOS電晶體導通時，依據該低電源電壓端GND之電壓而導通，從而輸出該供應電壓V HV作為該第一控制電壓給保護元件230，第二偵測電路520另用來於該NMOS電晶體不導通時，依據前述分壓V DIV或其衍生電壓而不導通。第三偵測電路530之PMOS電晶體用來依據該供應電壓偵測訊號HV DET以導通或不導通，當該供應電壓V HV位於該高準位時，該供應電壓偵測訊號HV DET令該PMOS電晶體不導通，當該供應電壓V HV位於該低準位時，該供應電壓偵測訊號HV DET令該PMOS電晶體導通，從而輸出該分壓V DIV或其衍生電壓作為該第二控制電壓給保護元件230。
請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本發明能夠在一供應電壓無法令一保護元件處於適當的偏壓時，利用一接腳的電壓來讓該保護元件處於適當的偏壓，從而避免該保護元件之不同端點（例如：閘極、汲極、源極與基極的任意二者）的跨壓過大。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧電路架構
110‧‧‧接腳
120‧‧‧NMOS電晶體
12‧‧‧內部電路
14‧‧‧外部裝置
VREF‧‧‧參考電壓
200‧‧‧電路架構
210‧‧‧接腳
220‧‧‧控制電壓產生電路
230‧‧‧保護元件
22‧‧‧外部裝置
24‧‧‧內部電路
HV‧‧‧供應電壓端
310‧‧‧分壓電路
320‧‧‧偵測電路
410‧‧‧節點
R1‧‧‧第一電阻
R2‧‧‧第二電阻
R3‧‧‧第三電阻
VDIV‧‧‧分壓
GND‧‧‧低電源電壓端
510‧‧‧第一偵測電路
520‧‧‧第二偵測電路
530‧‧‧第三偵測電路
HVDET‧‧‧供應電壓偵測訊號
［圖1］顯示先前技術之電路架構用來保護具有低電壓元件的積體電路； ［圖2］顯示本發明之可保護低電壓元件的電路架構的一實施例； ［圖3］顯示圖2之控制電壓產生電路的一實施例； ［圖4］顯示圖3之分壓電路的一實施例； ［圖5］顯示圖4之偵測電路的一實施例；以及 ［圖6］顯示圖5之偵測電路的一實施例。

Claims (10)

  1. 一種可保護低電壓元件(low-voltage devices)的電路架構，包含：一接腳，用來接收一外部裝置的訊號；一控制電壓產生電路，用來於一供應電壓位於一高準位時，依據該供應電壓產生一第一控制電壓以使一保護元件導通，該控制電壓產生電路另用來於該供應電壓位於一低準位時，依據該接腳之電壓產生一第二控制電壓以使該保護元件導通；以及該保護元件，依據該第一控制電壓與該第二控制電壓的其中之一以導通，從而電性連接該接腳與一內部電路，其中該接腳之電壓與該第一控制電壓的電壓差不大於該保護元件的一最大耐壓，且該接腳之電壓與該第二控制電壓的電壓差不大於該保護元件的該最大耐壓。
  2. 如申請專利範圍第1項所述之可保護低電壓元件的電路架構，其中該控制電壓產生電路包含：一分壓電路，用來依據該接腳之電壓產生一分壓；以及一偵測電路，用來於該供應電壓位於該高準位時，輸出該供應電壓作為該第一控制電壓給該保護元件，該偵測電路另用來於該供應電壓位於該低準位時，輸出該分壓或其衍生電壓作為該第二控制電壓給該保護元件。
  3. 如申請專利範圍第2項所述之可保護低電壓元件的電路架構，其中該偵測電路包含複數個電晶體，該複數個電晶體的每一個的一耐壓等於該最大耐壓或不大於1.8V的1.1倍。
  4. 如申請專利範圍第2項所述之可保護低電壓元件的電路架構，其中該分壓電路包含：一第一電阻，耦接於該接腳與一節點之間；一第二電阻，耦接於該節點與一低電源電壓端之間；以及一第三電阻，耦接於該節點與該偵測電路之間，其中該節點之電壓為該分壓。
  5. 如申請專利範圍第4項所述之可保護低電壓元件的電路架構，其中該第一電阻之電阻值小於該第二電阻之電阻值，且小於該第三電阻之電阻值。
  6. 如申請專利範圍第5項所述之可保護低電壓元件的電路架構，其中該第二電阻之電阻值等於該第三電阻之電阻值。
  7. 如申請專利範圍第4項所述之可保護低電壓元件的電路架構，其中該偵測電路包含：一第一偵測電路，耦接於該第三電阻與該低電源電壓端之間，用來於該供應電壓位於該高準位時導通，以輸出該低電源電壓端之電壓給一第二偵測電路；該第二偵測電路，耦接於一供應電壓端與該保護元件之間，用來於該供應電壓位於該高準位時，依據該低電源電壓端之電壓而導通，從而輸出該供應電壓作為該第一控制電壓給該保護元件，該第二偵測電路另用來於該供應電壓位於該低準位時不導通；以及一第三偵測電路，耦接於該第三電阻與該保護元件之間，用來於該供應電壓位於該高準位時不導通，並用來於該供應電壓位於該低準位時導通，以輸出該分壓或其衍生電壓作為該第二控制電壓給該保護元件。
  8. 如申請專利範圍第7項所述之可保護低電壓元件的電路架構，其中該第一偵測電路是一NMOS電晶體，該第二偵測電路與該第三偵測電路均為PMOS電晶體。
  9. 如申請專利範圍第2項所述之可保護低電壓元件的電路架構，其中該偵測電路包含：一第一偵測電路，耦接於該分壓電路與一低電源電壓端之間，用來於該供應電壓位於該高準位時導通，以輸出該低電源電壓端之電壓給一第二偵測電路；該第二偵測電路，耦接於一供應電壓端與該保護元件之間，用來於該供應電壓位於該高準位時，依據該低電源電壓端之電壓而導通，從而輸出該供應電壓作為該第一控制電壓給該保護元件，該第二偵測電路另用來於該供應電壓位於該低準位時不導通；以及一第三偵測電路，耦接於該分壓電路與該保護元件之間，用來於該供應電壓位於該高準位時不導通，並用來於該供應電壓位於該低準位時導通，以輸出該分壓或其衍生電壓作為該第二控制電壓給該保護元件。
  10. 如申請專利範圍第9項所述之可保護低電壓元件的電路架構，其中該第一偵測電路是一NMOS電晶體，該第二偵測電路與該第三偵測電路均為PMOS電晶體。
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