TW201904158A

TW201904158A - 靜電放電保護裝置

Info

Publication number: TW201904158A
Application number: TW106118695A
Authority: TW
Inventors: 蔡佳谷
Original assignee: 智原科技股份有限公司
Priority date: 2017-06-06
Filing date: 2017-06-06
Publication date: 2019-01-16
Also published as: TWI644496B; CN109004632B; US20180351351A1; CN109004632A; US10505364B2

Abstract

本發明提供靜電放電保護裝置，包含：一靜電放電電路，用來進行靜電放電保護，其中該靜電放電電路包含一第一場效電晶體，用來釋放靜電放電能量；一偵測電路，用來進行偵測以控制該靜電放電保護裝置選擇性地於正常模式與放電模式的其中之一運作；以及一邏輯電路，用來對抗任何肇因於該偵測電路中之電阻-電感-電容特性的振盪。於該偵測電路中，複數個電阻器之不同的子集合係分別和一第一串聯電路的一部分、該第一串聯電路的整體以及一第二場效電晶體組合以形成不同的串聯電路，以將第二場效電晶體組態成於正常模式中逼近完全被關閉的狀態。

Description

靜電放電保護裝置

本發明係有關於電路保護，尤指一種靜電放電（Electrostatic Discharge, ESD）保護裝置。

依據相關技術，一電晶體可被用來釋放被施加於（applied to）一目標電路的靜電放電能量（ESD energy），以嘗試避免該目標電路被損毀。相關技術的靜電放電保護架構有某些問題。例如：不恰當的控制可導致該電晶體錯誤地運作，且因此無法避免該電晶體的電流洩漏（current leakage）問題。

第1圖繪示相關技術中的電流洩漏問題的一個例子。為了有更好的理解，假設該目標電路的正常功能可仰賴於第1圖下半部所示之切換電壓。於第1圖下半部中，橫軸代表時間且單位是毫秒（millisecond, ms），而縱軸代表該切換電壓且單位伏特（Volt, V）。該切換電壓可切換於0伏特與5伏特之間，以產生週期性的方波波形，其中這些方波波形的週期可以是2奈秒（nanosecond, ns），且這些方波波形當中彼此緊鄰的一上升緣（rising edge）與一下降緣（falling edge）之間的時間長度可以是1奈秒。當該切換電壓也被施加於相關技術的靜電放電保護架構時，該電晶體被週期性地開啟，其中開啟該電晶體的週期也是2奈秒。請注意，當該目標電路正在進行其正常功能的運作時，該電晶體被預期要一直保持在關閉的狀態，除非有靜電放電事件。然而，相關技術中的不恰當的控制可使該電晶體週期性地處於開啟的狀態。於第1圖上半部中，縱軸代表該電晶體諸如一N型金屬氧化物半導體場效電晶體（N-type Metal Oxide Semiconductor Field Effect Transistor, NMOSFET」）的電流洩漏的電流值且單位是安培（ampere）；為了簡明起見，這個縱軸上標示了「ESD NMOS漏電電流(A)」。如第1圖上半部所示，每次開啟該電晶體的時間可達到0.25奈秒（或更多），這表示該電晶體的電流洩漏的時間長度可達到0.25奈秒（或更多）。更糟糕的是，每次開啟該電晶體時的電流洩漏的電流大小可達到0.5安培（或更多）；這個現象於第1圖中被標示為「0.5A漏電」。

由於該電晶體的錯誤運作會造成額外的功耗（power consumption），所以用來驅動該目標電路的電源所輸出的總功率會對應地增加。當一積體電路（integrated circuit, IC）中的多個目標電路的總數有N個時（例如：N = 200；又例如：N可以代表大於一的任何其它的正整數），上述額外的功耗變成N倍以上，其中該多個目標電路的其中之一可能需要該電晶體的至少一複製品（例如一或多個複製品）來保護。這樣，相關技術的靜電放電保護架構可造成該積體電路的高功耗，也可造成設置有該積體電路的任何電子裝置的高功耗。因此，需要一種新穎的架構來改善關於靜電放電保護的控制機制。

本發明的一目的在於提供一種靜電放電（Electrostatic Discharge, ESD）保護裝置，以解決上述問題。

本發明的另一目的在於提供一種靜電放電保護裝置，以減少電流洩漏（current leakage）且降低功耗。

根據本發明至少一實施例，揭露一種靜電放電保護裝置。該靜電放電保護裝置包含有：一靜電放電電路，耦接於該靜電放電保護裝置之一第一參考電壓導線與一第二參考電壓導線之間；一偵測電路，耦接於該第一參考電壓導線與該第二參考電壓導線之間；以及一邏輯電路，耦接於該靜電放電電路與該偵測電路之間。該靜電放電電路可用來於該第一參考電壓導線與該第二參考電壓導線之間進行靜電放電保護，其中該第一參考電壓導線係電氣連接至一第一參考電壓，且該第二參考電壓導線係電氣連接至一第二參考電壓。該靜電放電電路可包含一第一場效電晶體（Field Effect Transistor, FET）。該第一場效電晶體可用來釋放（release）靜電放電能量，其中該第一場效電晶體的閘級（gate）端子可用來作為該靜電放電電路之一控制端子。另外，該偵測電路可用來於該第一參考電壓導線與該第二參考電壓導線之間進行偵測，以控制該靜電放電保護裝置選擇性地於一正常模式與一放電模式的其中之一當中運作。該偵測電路可包含複數個場效電晶體、一第二場效電晶體以及複數個電阻器。例如：該複數個場效電晶體中之每一場效電晶體的閘級端子與汲極（drain）端子係彼此電氣連接以模擬一個雙端子元件，且該複數個場效電晶體所模擬的複數個雙端子元件係彼此串聯以形成一第一串聯電路。該第二場效電晶體可用來基於該偵測電路中的電路安排（arrangement）產生一偵測訊號，其中該控制端子接收該偵測訊號之一衍生（derivative）訊號。該複數個電阻器之不同的子集合係分別和該第一串聯電路的一部分、該第一串聯電路的整體（entirety）以及該第二場效電晶體組合以形成不同的串聯電路，以將該第二場效電晶體組態（configure）成於該正常模式中逼近（approach）完全被關閉的狀態。此外，該邏輯電路可用來產生該衍生訊號以及對抗（withstand）任何肇因於該偵測電路中之電阻-電感-電容（resistance-inductance-capacitance, RLC）特性的振盪，其中該邏輯電路之一輸出端子係電氣連接至該控制端子，以將該衍生訊號輸出至該控制端子。

本發明的靜電放電保護裝置可在未引入任何副作用的情況或以不太可能引入副作用的方式下解決相關技術中的問題。例如：本發明的靜電放電保護裝置可在該正常模式中緊緊地關閉該第二場效電晶體，使得該第一場效電晶體的電流洩漏的電流值非常微小（tiny）。相較於相關技術的架構，本發明的靜電放電保護裝置可降低功耗。

第2圖係依據本發明一實施例的一種靜電放電（Electrostatic Discharge, ESD）保護裝置100的示意圖。靜電放電保護100裝置可包含一靜電放電電路10與一偵測模組105，且偵測模組105可包含一偵測電路110與一邏輯電路120。邏輯電路120可耦接於靜電放電電路10與偵測電路110之間。另外，靜電放電電路10、偵測電路110與邏輯電路120可共享靜電放電保護裝置100之一第一參考電壓導線RVW1與一第二參考電壓導線RVW2，且靜電放電電路10、偵測電路110與邏輯電路120中的每一者可被耦接於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間，其中第一參考電壓導線RVW1係電氣連接至一第一參考電壓（例如：一驅動電壓，或其它類型的參考電壓中之任一者），且第二參考電壓導線RVW2係電氣連接至一第二參考電壓（例如一接地電壓，或其它類型的參考電壓中之任一者）。

如第2圖所示，靜電放電電路10可包含一第一場效電晶體（Field Effect Transistor, FET）FET1。例如：第一場效電晶體FET1可實施成一金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，以下簡稱為「MOSFET」）諸如一N型（N-type）MOSFET（其可簡稱為「NMOSFET」）；但本發明並不以此為限制。另外，偵測電路110可包含複數個場效電晶體{FETS(1), FETS(2), FETS(3), FETS(4)}、一第二場效電晶體FET2以及複數個電阻器{R1, R2, R3, R4}，且可另包含至少一反向器（inverter）（例如一或多個反向器），諸如兩個反向器{INV1, INV2}。該複數個場效電晶體{FETS(1), FETS(2), FETS(3), FETS(4)}中之每一場效電晶體的閘級（gate）端子與汲極（drain）端子係彼此電氣連接以模擬一個雙端子元件，且該複數個場效電晶體{FETS(1), FETS(2), FETS(3), FETS(4)}所模擬的複數個雙端子元件係彼此串聯以形成一第一串聯電路。例如：該複數個場效電晶體{FETS(1), FETS(2), FETS(3), FETS(4)}可實施成MOSFET諸如NMOSFET，且第二場效電晶體FET2可實施成MOSFET諸如P型（P-type）MOSFET（其可簡稱為「PMOSFET」）；但本發明並不以此為限制。此外，邏輯電路120可包含至少一反向器（例如一或多個反向器），諸如三個反向器{INV11, INV12, INV13}。

依據本實施例，靜電放電電路10可用來於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間進行靜電放電保護。例如：第一場效電晶體FET1可用來釋放（release）靜電放電能量，其中第一場效電晶體FET1的閘級端子可用來作為靜電放電電路10之一控制端子，諸如位於節點ND右側的端子。另外，偵測電路110可用來於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間進行偵測，以控制靜電放電保護裝置100選擇性地於一正常模式與一放電模式的其中之一當中運作。例如：於該正常模式中，靜電放電保護裝置100可處於一不活耀（inactive）狀態，以容許一目標電路諸如上述者進行其正常功能的運作，其中偵測模組105可控制第一場效電晶體FET1大致上保持在關閉的狀態，而沒有像第1圖所示相關技術中的電流洩漏問題。又例如：於該放電模式中，靜電放電保護裝置100可處於一活耀（active）狀態，尤其是透過第一場效電晶體FET1釋放靜電放電能量，以避免該目標電路被損毀。

為了避免相關技術中的電流洩漏問題，本發明提供了妥善設計的電路架構，諸如第2圖所示的架構。於本實施例中，第二場效電晶體FET2可用來基於偵測電路110中的電路安排（arrangement）產生一偵測訊號S1，其中該控制端子接收偵測訊號S1之一衍生（derivative）訊號。該複數個電阻器{R1, R2, R3, R4}之不同的子集合係分別和該第一串聯電路的一部分（諸如場效電晶體FETS(2)、FETS(3)與FETS(4)）、該第一串聯電路的整體（entirety）（諸如場效電晶體FETS(1)、FETS(2)、FETS(3)與FETS(4)）以及第二場效電晶體FET2組合以形成不同的串聯電路，以將第二場效電晶體FET2組態（configure）成於該正常模式中逼近（approach）完全被關閉的狀態。例如：上述不同的串聯電路中之每一串聯電路係電氣連接於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間。該複數個電阻器可包含一第一電阻器、一第二電阻器、一第三電阻器與一第四電阻器。

為了有更好的理解，電阻器R1、R2、R3與R4可分別作為該第一電阻器、該第二電阻器、該第三電阻器與該第四電阻器的例子。第一電阻器R1、第二電阻器R2以及該第一串聯電路中之第X個雙端子元件（諸如該複數個場效電晶體中之第X個場效電晶體FETS(X)；由上方開始數起）至最後一個雙端子元件（諸如該複數個場效電晶體中之最後一個場效電晶體FETS(Xmax)，其中符號「Xmax」代表該複數個場效電晶體的總數）係彼此串聯以形成一第二串聯電路，其中符號X代表大於一的正整數。例如：X = 2。另外，第三電阻器R3以及該第一串聯電路（諸如場效電晶體FETS(1)、FETS(2)、FETS(3)與FETS(4)）係彼此串聯以形成一第三串聯電路；並且，第一電阻器R1、第二場效電晶體FET2以及第四電阻器R4係彼此串聯以形成一第四串聯電路。這樣，由第2圖所示的架構可看出，該第二串聯電路（諸如第一電阻器R1、第二電阻器R2以及第X個至最後一個場效電晶體{FETS(X), …, FETS(Xmax)}；於本實施例中，X = 2且Xmax = 4）、該第三串聯電路（諸如第三電阻器R3以及場效電晶體{FETS(1), …, FETS(Xmax)；於本實施例中， Xmax = 4}）與該第四串聯電路（諸如第一電阻器R1、第二場效電晶體FET2以及第四電阻器R4）中之每一串聯電路係電氣連接於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間。如第2圖所示，第二場效電晶體FET2的閘級端子係電氣連接至第三電阻器R3以及該第一串聯電路之間的端子，諸如位於節點NA的端子。第一電阻器R1與第二場效電晶體FET2之間的端子（諸如位於節點N5的端子）係透過第二電阻器R2耦接至該第一串聯電路中之第(X - 1)個雙端子元件與第X個雙端子元件（其可分別由第(X - 1)個場效電晶體FETS(X - 1)與第X個場效電晶體FETS(X)所模擬；於本實施例中，X = 2）之間的端子，諸如位於節點N2的端子。此外，偵測電路110中之一第一反向器INV1具有一輸入端子與一輸出端子，其中第一反向器INV1之該輸入端子係電氣連接至第二場效電晶體FET2，以接收偵測訊號S1，其中第一反向器INV1之該輸入端子（諸如位於節點NB1右側的端子）係電氣連接至第二場效電晶體FET2以及第四電阻器R4之間的端子（諸如位於節點NB1的端子）。偵測電路110中之一第二反向器INV2具有一輸入端子與一輸出端子，其中第二反向器INV2之該輸入端子（諸如位於節點NB2右側的端子）係電氣連接至第一反向器INV1之該輸出端子（諸如位於節點NB2左側的端子），並且，邏輯電路120係耦接於靜電放電電路10之該控制端子（諸如位於節點ND右側的端子）以及第二反向器INV2之該輸出端子（諸如位於節點NB左側的端子）之間。

邏輯電路120可用來產生該衍生訊號以及對抗（withstand）任何肇因於偵測電路110中之電阻-電感-電容（resistance-inductance-capacitance, RLC）特性的振盪，其中邏輯電路120之一輸出端子（諸如位於節點ND左側的端子）係電氣連接至該控制端子（諸如位於節點ND右側的端子），以將該衍生訊號輸出至該控制端子。邏輯電路120中之一第一反向器INV11與一第二反向器 INV12中的任一者可接收第一反向器INV11與第二反向器 INV12中的另一者的輸出。例如：第一反向器INV11之一輸入端子係電氣連接至第二反向器INV12之一輸出端子，且第二反向器INV12之一輸入端子係電氣連接至第一反向器INV11之一輸出端子。另外，第二反向器INV12之該輸入端子可透過偵測電路110之該輸出端子（諸如位於節點NB左側的端子）耦接至偵測訊號S1（更精確地說，透過反向器INV1與INV2耦接至位於節點NB1的端子）。此外，該控制端子（諸如位於節點ND右側的端子）可耦接至邏輯電路120中之第二反向器INV12之該輸出端子（諸如位於節點NC左側的端子）。例如：邏輯電路120中之一第三反向器INV13具有一輸入端子與一輸出端子，其中第三反向器INV13之該輸入端子（諸如位於節點NC右側的端子）係電氣連接至第二反向器INV12之該輸出端子（諸如位於節點NC左側的端子），且第三反向器INV13之該輸出端子（諸如位於節點ND左側的端子）係電氣連接至該控制端子（諸如位於節點ND右側的端子）。

依據本實施例，關於將第二場效電晶體FET2組態成於該正常模式中逼近完全被關閉的狀態，當一非靜電放電（non-ESD）脈衝被施加於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間時，第一場效電晶體FET1於該正常模式中因應該非靜電放電脈衝的電流洩漏（current leakage）的時間可小於0.2奈秒（nanosecond），甚至可以更小。因此，在本發明的架構中，第一場效電晶體FET1的電流洩漏的時間小於相關技術中的電流洩漏的時間（諸如0.25奈秒）。另外，關於將第二場效電晶體FET2組態成於該正常模式中逼近完全被關閉的狀態，當一非靜電放電脈衝諸如上述者被施加於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間時，第一場效電晶體FET1於該正常模式中因應該非靜電放電脈衝的電流洩漏的電流值可小於200毫安培（milliampere），甚至可以更小。因此，在本發明的架構中，第一場效電晶體FET1的電流洩漏的電流值遠遠小於相關技術中的電流洩漏的電流值（諸如0.5安培）。

基於第2圖所示邏輯電路120中的電路架構，邏輯電路120可對抗上述的振盪。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，邏輯電路120可實施成其它類型的邏輯電路中的任一者。例如：於一實施例中，邏輯電路120可包含一位準偏移器（level shifter），而該位準偏移器可用來進行位準偏移運作，其中該位準偏移器具有一輸入端子與一輸出端子。該位準偏移器之該輸入端子可透過偵測電路110之輸出端子耦接至偵測訊號S1（例如透過反向器INV1與INV2耦接至位於節點NB1的端子），且該位準偏移器之該輸出端子可電氣連接至該控制端子（諸如位於節點ND右側的端子）。由於該位準偏移器的特性，靜電放電保護裝置100可利用該位準偏移器阻斷（block）任何肇因於偵測電路110中之電阻-電感-電容特性的振盪。

第3圖係依據本發明一實施例的第2圖所示靜電放電保護裝置100於該放電模式中的電流相關特性。於第3圖上半部中，縱軸代表第一場效電晶體FET1諸如一NMOSFET的直流分析中的電流；為了簡明起見，這個縱軸上標示了「DC_ESD NMOS漏電電流(nA)」。此電流的單位是「nA」，這表示正常運作的漏電很小。於第3圖下半部中，縱軸代表第一場效電晶體FET1諸如一NMOSFET的交流分析中的電流；為了簡明起見，這個縱軸上標示了「AC_ESD NMOS電流(A)」。此電流的單位是「A」，這表示當靜電放電事件發生時，靜電放電保護裝置100在不被損壞的狀況下所能釋放的靜電放電電流可以很巨大（尤其是，可高達1.33A；舉例來說，在「人體模型（human body model (HBM)） 2KV」的條件下）。第3圖所示的電流相關特性指出：靜電放電保護裝置100可於該放電模式中正確地運作，以保護該目標電路。

第4圖係依據本發明一實施例的第2圖所示靜電放電保護裝置100於該正常模式中的微小（tiny）洩漏電流/洩漏時間的特性的相關曲線。第4圖下半部所示之切換電壓和第1圖下半部所示之切換電壓相仿，除了橫軸的尺度（scale）略有差異。第4圖下半部所示之切換電壓的週期性的方波波形中的任一脈衝可作為上述的非靜電放電脈衝的一個例子。於第4圖上半部中，縱軸代表第一場效電晶體FET1諸如一NMOSFET的電流洩漏的電流值且單位是微安培（microampere, μA）；為了簡明起見，這個縱軸上標示了「ESD NMOS漏電電流(μA)」。關於將第二場效電晶體FET2組態成於該正常模式中逼近完全被關閉的狀態，當該非靜電放電脈衝被施加於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間時，第一場效電晶體FET1於該正常模式中因應該非靜電放電脈衝的電流洩漏的時間可小於0.1奈秒。因此，在本實施例中，第一場效電晶體FET1的電流洩漏的時間小於相關技術中的電流洩漏的時間（諸如0.25奈秒）。另外，關於將第二場效電晶體FET2組態成於該正常模式中逼近完全被關閉的狀態，當該非靜電放電脈衝被施加於第一參考電壓導線RVW1與第二參考電壓導線RVW2之間時，第一場效電晶體FET1於該正常模式中因應該非靜電放電脈衝的電流洩漏的電流值（其典型值可以是大約800微安培，就是0.8毫安培）可小於1毫安培。因此，在本實施例中，第一場效電晶體FET1的電流洩漏的電流值遠遠小於相關技術中的電流洩漏的電流值（諸如0.5安培）。

第5圖係依據本發明一實施例的第2圖所示靜電放電保護裝置100的電流-電壓關係的曲線。這個曲線通過原點O，這表示：當電壓從零開始增加時，電流也從零開始增加，例如：在靜電放電能量施加於該目標電路的瞬間，靜電放電保護裝置100可控制第一場效電晶體FET1立即釋放靜電放電能量。因此，靜電放電保護裝置100具備極佳的靜電放電保護效能。

依據某些實施例，為了於該正常模式中緊緊地關閉第二場效電晶體FET2，偵測電路110中之電路架構可依據下列方程式來設計： VCC - (I_sub4 *R3 ) ＞ VCC - (I_sub3 *R1 ) ………………………………(1)； (I_R3 *R3 ) + 4V_th ＜ (I_R1 * (R1 +R2 )) + 3V_th …………………………(2)；其中符號「VCC」可代表該驅動電壓，斜體的符號「R1 」、「R2 」、「R3 」與「R4 」可分別代表電阻器R1、R2、R3與R4的電阻值，符號「I_sub3 」與「I_sub4 」可分別代表通過三個場效電晶體FETS(2)、FETS(3)與FETS(4)的電流以及通過四個場效電晶體FETS(1)、FETS(2)、FETS(3)與FETS(4)的電流，符號「I_R1 」與「I_R3 」可分別代表通過電阻器R1的電流以及電阻器R3的電流，且符號「V_th 」可代表場效電晶體FETS(1)、FETS(2)、FETS(3)與FETS(4)中的任一者的開啟電壓門檻值。這些實施例與前述實施例相仿的內容在此不重複贅述。

關於第5圖所示曲線通過原點O之某些相關細節另說明如下。第5圖橫軸代表靜電放電（ESD）電壓。對第2圖所示靜電放電保護裝置100而言，靜電放電電壓不需要大於開啟電壓門檻值V_th （或其任何倍數），第一場效電晶體FET1就能夠釋放靜電放電電流。靜電放電保護裝置100可利用靜電放電事件發生時的過電壓（Over voltage），使偵測電路110的內部電路（例如場效電晶體）產生電流，以產生偵測訊號S1作為觸發訊號，藉此觸發後續各級電路，所以在觸發訊號觸發的瞬間，第一場效電晶體FET1就導通，其中導通的特性可用第5圖所示曲線來表示。

於第2圖所示的架構中，該複數個場效電晶體可被繪示為四個場效電晶體{FETS(1), FETS(2), FETS(3), FETS(4)}，且該複數個電阻器可被繪示為四個電阻器{R1, R2, R3, R4}；但本發明並不以此為限制。例如：該複數個場效電晶體的總數可予以變化。又例如：該複數個電阻器的總數可予以變化。另外，偵測電路110中的上述之至少一反向器可被繪示為兩個反向器{INV1, INV2}；但本發明並不以此為限制。例如：這些反向器的總數可予以變化。此外，邏輯電路120中的上述之至少一反向器可被繪示為三個反向器{INV11, INV12, INV13}；但本發明並不以此為限制。例如：這些反向器的總數可予以變化。

依據某些實施例，上述不同的串聯電路可包含該第二串聯電路、該第三串聯電路以及該第四串聯電路，並且，該複數個電阻器之一第一子集合（諸如電阻器R1與R2）和該第一串聯電路的該部分（諸如場效電晶體FETS(2)、FETS(3)與FETS(4)）形成該第二串聯電路，該複數個電阻器之一第二子集合（諸如電阻器R3）和該第一串聯電路的整體（諸如場效電晶體FETS(1)、FETS(2)、FETS(3)與FETS(4)）形成該第三串聯電路，以及該複數個電阻器之一第三子集合（諸如電阻器R1與R4）和第二場效電晶體FET2形成該第四串聯電路。例如：該複數個電阻器之該第一子集合可包含兩個或更多個電阻器，諸如第一電阻器R1與第二電阻器R2；該複數個電阻器之該第二子集合可包含一個或更多個電阻器，諸如第三電阻器R3；並且，該複數個電阻器之該第三子集合可包含兩個或更多個電阻器，諸如第一電阻器R1與第四電阻器R4。又例如：該複數個電阻器的這三個子集合中的任一個子集合中的任一個電阻器，諸如電阻器R1、R2、R3與R4中的任一者，可被取代為多個電阻器。另外，該複數個電阻器之該第一子集合（諸如電阻器R1與R2）中沒有任何電阻器屬於該複數個電阻器之該第二子集合（諸如電阻器R3）；該複數個電阻器之該第二子集合（諸如電阻器R3）中沒有任何電阻器屬於該複數個電阻器之該第一子集合（諸如電阻器R1與R2）；以及該複數個電阻器之該第一子集合（諸如電阻器R1與R2）中之至少一電阻器（諸如電阻器R1）屬於該複數個電阻器之該第三子集合（諸如電阻器R1與R4）。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧靜電放電電路

100‧‧‧靜電放電保護裝置

105‧‧‧偵測模組

110‧‧‧偵測電路

120‧‧‧邏輯電路

FET1,FET2,FETS(1),FETS(2),FETS(3),FETS(4)‧‧‧場效電晶體

INV1,INV2,INV11,INV12,INV13‧‧‧反向器

N2,N5,NA,NB,NB1,NB2,NC,ND‧‧‧節點

R1,R2,R3,R4‧‧‧電阻器

S1‧‧‧偵測訊號

RVW1‧‧‧第一參考電壓導線

RVW2‧‧‧第二參考電壓導線

第1圖繪示相關技術中的電流洩漏問題。第2圖係依據本發明一實施例的一種靜電放電（Electrostatic Discharge, ESD）保護裝置的示意圖。第3圖係依據本發明一實施例的第2圖所示靜電放電保護裝置於一放電模式中的電流相關特性。第4圖係依據本發明一實施例的第2圖所示靜電放電保護裝置於一正常模式中的微小（tiny）洩漏電流/洩漏時間的特性的相關曲線。第5圖係依據本發明一實施例的第2圖所示靜電放電保護裝置的電流-電壓關係的曲線。

Claims

一種靜電放電（Electrostatic Discharge, ESD）保護裝置，包含有：一靜電放電電路，耦接於該靜電放電保護裝置之一第一參考電壓導線與一第二參考電壓導線之間，用來於該第一參考電壓導線與該第二參考電壓導線之間進行靜電放電保護，其中該第一參考電壓導線係電氣連接至一第一參考電壓，該第二參考電壓導線係電氣連接至一第二參考電壓，以及該靜電放電電路包含：一第一場效電晶體（Field Effect Transistor, FET），用來釋放（release）靜電放電能量，其中該第一場效電晶體的閘級（gate）端子係用來作為該靜電放電電路之一控制端子；一偵測電路，耦接於該第一參考電壓導線與該第二參考電壓導線之間，用來於該第一參考電壓導線與該第二參考電壓導線之間進行偵測，以控制該靜電放電保護裝置選擇性地於一正常模式與一放電模式的其中之一當中運作，其中該偵測電路包含：複數個場效電晶體，其中該複數個場效電晶體中之每一場效電晶體的閘級端子與汲極（drain）端子係彼此電氣連接以模擬一個雙端子元件，且該複數個場效電晶體所模擬的複數個雙端子元件係彼此串聯以形成一第一串聯電路；一第二場效電晶體，用來基於該偵測電路中的電路安排（arrangement）產生一偵測訊號，其中該控制端子接收該偵測訊號之一衍生（derivative）訊號；以及複數個電阻器，其中該複數個電阻器之不同的子集合係分別和該第一串聯電路的一部分、該第一串聯電路的整體（entirety）以及該第二場效電晶體組合以形成不同的串聯電路，以將該第二場效電晶體組態（configure）成於該正常模式中逼近（approach）完全被關閉的狀態；以及一邏輯電路，耦接於該靜電放電電路與該偵測電路之間，用來產生該衍生訊號以及對抗（withstand）任何肇因於該偵測電路中之電阻-電感-電容（resistance-inductance-capacitance, RLC）特性的振盪，其中該邏輯電路之一輸出端子係電氣連接至該控制端子，以將該衍生訊號輸出至該控制端子。
如申請專利範圍第1項所述之靜電放電保護裝置，其中所述不同的串聯電路中之每一串聯電路係電氣連接於該第一參考電壓導線與該第二參考電壓導線之間。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該複數個電阻器包含：一第一電阻器與一第二電阻器，其中該第一電阻器、該第二電阻器以及該第一串聯電路中之第X個雙端子元件至最後一個雙端子元件係彼此串聯以形成一第二串聯電路，其中符號X代表大於一的正整數；一第三電阻器，其中該第三電阻器以及該第一串聯電路係彼此串聯以形成一第三串聯電路；以及一第四電阻器，其中該第一電阻器、該第二場效電晶體以及該第四電阻器係彼此串聯以形成一第四串聯電路。
如申請專利範圍第3項所述之靜電放電保護裝置，其中X = 2。
如申請專利範圍第3項所述之靜電放電保護裝置，其中該第二串聯電路、該第三串聯電路與該第四串聯電路中之每一串聯電路係電氣連接於該第一參考電壓導線與該第二參考電壓導線之間。
如申請專利範圍第3項所述之靜電放電保護裝置，其中該第二場效電晶體的閘級端子係電氣連接至該第三電阻器以及該第一串聯電路之間的端子。
如申請專利範圍第3項所述之靜電放電保護裝置，其中該第一電阻器與該第二場效電晶體之間的端子係透過該第二電阻器耦接至該第一串聯電路中之第(X - 1)個雙端子元件與第X個雙端子元件之間的端子。
如申請專利範圍第1項所述之靜電放電保護裝置，其中所述不同的串聯電路包含一第二串聯電路、一第三串聯電路以及一第四串聯電路；以及該複數個電阻器之一第一子集合和該第一串聯電路的該部分形成該第二串聯電路，該複數個電阻器之一第二子集合和該第一串聯電路的整體形成該第三串聯電路，以及該複數個電阻器之一第三子集合和該第二場效電晶體形成該第四串聯電路。
如申請專利範圍第8項所述之靜電放電保護裝置，其中：該複數個電阻器之該第一子集合包含：一第一電阻器與一第二電阻器，其中該第一電阻器、該第二電阻器以及該第一串聯電路中之第X個雙端子元件至最後一個雙端子元件係彼此串聯以形成該第二串聯電路，其中符號X代表大於一的正整數；該複數個電阻器之該第二子集合包含：一第三電阻器，其中該第三電阻器以及該第一串聯電路係彼此串聯以形成該第三串聯電路；以及該複數個電阻器之該第三子集合包含：該第一電阻器與一第四電阻器，其中該第一電阻器、該第二場效電晶體以及該第四電阻器係彼此串聯以形成該第四串聯電路。
如申請專利範圍第8項所述之靜電放電保護裝置，其中該複數個電阻器之該第一子集合中沒有任何電阻器屬於該複數個電阻器之該第二子集合；該複數個電阻器之該第二子集合中沒有任何電阻器屬於該複數個電阻器之該第一子集合；以及該複數個電阻器之該第一子集合中之至少一電阻器屬於該複數個電阻器之該第三子集合。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該偵測電路另包含：一第一反向器（inverter），其具有一輸入端子與一輸出端子，其中該第一反向器之該輸入端子係電氣連接至該第二場效電晶體，以接收該偵測訊號。
如申請專利範圍第11項所述之靜電放電保護裝置，其中該第一反向器之該輸入端子係電氣連接至該第二場效電晶體以及該第四電阻器之間的端子。
如申請專利範圍第11項所述之靜電放電保護裝置，其中該偵測電路另包含：一第二反向器，其具有一輸入端子與一輸出端子，其中該第二反向器之該輸入端子係電氣連接至該第一反向器之該輸出端子；其中該邏輯電路係耦接於該靜電放電電路之該控制端子以及該第二反向器之該輸出端子之間。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該邏輯電路包含：一第一反向器（inverter）與一第二反向器，其中該第一反向器之一輸入端子係電氣連接至該第二反向器之一輸出端子，該第二反向器之一輸入端子係電氣連接至該第一反向器之一輸出端子，且該第二反向器之該輸入端子係透過該偵測電路之一輸出端子耦接至該偵測訊號，其中該控制端子係耦接至該第二反向器之該輸出端子。
如申請專利範圍第14項所述之靜電放電保護裝置，其中該邏輯電路另包含：一第三反向器，其具有一輸入端子與一輸出端子，其中該第三反向器之該輸入端子係電氣連接至該第二反向器之該輸出端子，且該第三反向器之該輸出端子係電氣連接至該控制端子。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該邏輯電路包含：一位準偏移器（level shifter），用來進行位準偏移運作，其中該位準偏移器具有一輸入端子與一輸出端子，該位準偏移器之該輸入端子係透過該偵測電路之一輸出端子耦接至該偵測訊號，且該位準偏移器之該輸出端子係電氣連接至該控制端子；其中該靜電放電保護裝置利用該位準偏移器阻斷（block）任何肇因於該偵測電路中之電阻-電感-電容特性的振盪。
如申請專利範圍第1項所述之靜電放電保護裝置，其中關於將該第二場效電晶體組態成於該正常模式中逼近完全被關閉的狀態，當一非靜電放電（non-ESD）脈衝被施加於（applied to）該第一參考電壓導線與該第二參考電壓導線之間時，該第一場效電晶體於該正常模式中因應該非靜電放電脈衝的電流洩漏（current leakage）的時間小於0.2奈秒（nanosecond）。
如申請專利範圍第17項所述之靜電放電保護裝置，其中關於將該第二場效電晶體組態成於該正常模式中逼近完全被關閉的狀態，當該非靜電放電脈衝被施加於該第一參考電壓導線與該第二參考電壓導線之間時，該第一場效電晶體於該正常模式中因應該非靜電放電脈衝的電流洩漏的時間小於0.1奈秒。
如申請專利範圍第1項所述之靜電放電保護裝置，其中關於將該第二場效電晶體組態成於該正常模式中逼近完全被關閉的狀態，當一非靜電放電（non-ESD）脈衝被施加於（applied to）該第一參考電壓導線與該第二參考電壓導線之間時，該第一場效電晶體於該正常模式中因應該非靜電放電脈衝的電流洩漏（current leakage）的電流值小於200毫安培（milliampere）。
如申請專利範圍第19項所述之靜電放電保護裝置，其中關於將該第二場效電晶體組態成於該正常模式中逼近完全被關閉的狀態，當該非靜電放電脈衝被施加於該第一參考電壓導線與該第二參考電壓導線之間時，該第一場效電晶體於該正常模式中因應該非靜電放電脈衝的電流洩漏的電流值小於1毫安培。