TWI792489B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種能夠將保護被保護電路的保護電路內的突波電荷較佳地放電的半導體裝置。根據一實施形態，半導體裝置內的保護電路包括：第一電晶體及第二電晶體，具有電連接於第一配線及第二配線間的第一節點的閘極，且於所述第一配線及第二配線間串聯連接；第三電晶體及第四電晶體，具有電連接於所述第一電晶體及第二電晶體間的第二節點的閘極，且於所述第一配線及第二配線間串聯連接；以及第五電晶體，具有電連接於所述第三電晶體及第四電晶體間的第三節點的閘極，且設置於所述第二節點與所述第二配線之間。所述保護電路更包括：運算電路，對自所述第二節點接收到的第一訊號進行運算並輸出第二訊號；以及第六電晶體，接收所述第二訊號並向所述運算電路輸出控制訊號。

Description

半導體裝置
本申請案享有以日本專利申請案2021-35519號(申請日：2021年3月5日)為基礎申請案的優先權。本申請案藉由參照所述基礎申請案而包括基礎申請案的全部內容。
本發明的實施形態是有關於一種半導體裝置。
於設置有保護被保護電路不受靜電影響的ESD(electrostatic discharge：靜電放電)保護電路的半導體裝置中，期望將ESD保護電路內的突波電荷較佳地放電。
本發明提供一種能夠將保護被保護電路的保護電路內的突波電荷較佳地放電的半導體裝置。
根據一實施形態，半導體裝置包括：保護電路，電連接於供給第一電壓的第一配線及供給第二電壓的第二配線；以及被保護電路，於較所述保護電路更靠下游處電連接於所述第一配線及所述第二配線，且由所述保護電路加以保護。所述保護電路包括：第一電晶體及第二電晶體，具有電連接於所述第一配線及第 二配線間的第一節點的閘極，且於所述第一配線及第二配線間串聯連接；第三電晶體及第四電晶體，具有電連接於所述第一電晶體及第二電晶體間的第二節點的閘極，且於所述第一配線及第二配線間串聯連接；以及第五電晶體，具有電連接於所述第三電晶體及第四電晶體間的第三節點的閘極，且設置於所述第二節點與所述第二配線之間。所述保護電路更包括：運算電路，自所述第二節點、或設置於所述第一配線及第二配線間且位於較所述第二節點更靠下游的第四節點接收第一訊號，並輸出藉由使用了所述第一訊號的運算而獲得的第二訊號；以及第六電晶體，電連接於第五節點，自所述運算電路接收所述第二訊號，並向所述運算電路輸出控制訊號，所述第五節點設置於所述第一配線及第二配線間且位於較所述第二節點更靠下游。
1:ESD保護電路
2:內部電路
2a:介面電路
2b:記憶體核
2c:定序器
11~16:反相器
21:NOR電路(NOR閘)
22:NOT電路(NOT閘、反相器)
A、B:箭頭
C、C1~C4:電容器
INV:反相器
Is:電流
L1~L2:配線
P1~P3:襯墊
R、R1~R6:電阻
S:控制訊號
T:RC定時器期間
Tr1~Tr3、Tr11~Tr18、Tr21~Tr28:電晶體
V1~V6、V3’~V6’、GIN、VRC:節點(電壓)
Va:電路動作最小電壓
Vb:耐壓標準
VRC1、VRC1’、VRC2、VRC3、VRC4:電壓
圖1是表示第一實施形態的ESD保護電路的結構的電路圖。
圖2是表示第一實施形態的比較例的ESD保護電路的結構的電路圖。
圖3的(a)~(f)是表示所述比較例的ESD保護電路的運作例的時序圖。
圖4是表示第一實施形態的半導體裝置的結構的電路圖。
圖5的(a)、圖5的(b)是用於說明所述比較例的ESD保 護電路的運作的圖表。
圖6的(a)、圖6的(b)是用於說明第一實施形態的ESD保護電路的運作的圖表。
圖7的(a)、圖7的(b)是用於說明第一實施形態的ESD保護電路的運作的另一圖表。
圖8是表示第二實施形態的ESD保護電路的結構的電路圖。
圖9是表示第三實施形態的ESD保護電路的結構的電路圖。
圖10是表示第四實施形態的ESD保護電路的結構的電路圖。
以下，參照圖式說明本發明的實施形態。於圖1~圖10中，對同一結構標注同一符號，並省略重覆的說明。
(第一實施形態)
圖1是表示第一實施形態的ESD保護電路1的結構的電路圖。
本實施形態的ESD保護電路1設置於半導體裝置內，可保護所述半導體裝置內的被保護電路不受靜電影響。所述半導體裝置包括例如三維記憶體作為被保護電路。本實施形態的ESD保護電路1成為電阻-電容觸發器金屬氧化物半導體(RCTMOS，RC Trigger Metal Oxide Semiconductor)電路。
所述半導體裝置包括供給電源電壓的襯墊P1、襯墊P2以及配線L1、配線L2。襯墊P1是供給VCCQ電壓的外部連接襯墊。襯墊P2是供給VSS電壓的外部連接襯墊。配線L1是自襯墊 P1供給VCCQ電壓的電源配線。配線L2是自襯墊P2供給VSS電壓的電源配線。本實施形態的ESD保護電路1電連接於配線L1、配線L2，本實施形態的被保護電路於較ESD保護電路1更靠下游電連接於配線L1、配線L2。關於被保護電路的結構的具體例將於後述。VCCQ電壓是第一電壓的例子，VSS電壓是第二電壓的例子。配線L1是第一配線的例子，配線L2是第二配線的例子。
再者，襯墊P1可供給VCC電壓來代替VCCQ電壓。此情況下，自襯墊P1向配線L1供給VCC電壓。以下的說明中出現的VCCQ電壓均能夠替換為VCC電壓。
本實施形態的ESD保護電路1包括：構成反相器11的電晶體Tr11、電晶體Tr21；構成反相器12的電晶體Tr12、電晶體Tr22；構成反相器13的電晶體Tr13、電晶體Tr23；構成反相器14的電晶體Tr14、電晶體Tr24；構成反相器15的電晶體Tr15、電晶體Tr25；構成反相器16的電晶體Tr16、電晶體Tr26；以及與反相器11鄰接的電晶體Tr17、電晶體Tr18、電晶體Tr27、電晶體Tr28。電晶體Tr13、電晶體Tr23、電晶體Tr14、電晶體Tr24、電晶體Tr15、電晶體Tr25、電晶體Tr16、電晶體Tr26分別是第一電晶體、第二電晶體、第三電晶體、第四電晶體、第七電晶體、第八電晶體、第九電晶體、第十電晶體的例子。
本實施形態的ESD保護電路1更包括其他的電晶體Tr1、電晶體Tr2、電晶體Tr3；電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6；電容器C1、電容器C2、電容器C3； 以及或非(NOR)電路(NOR閘)21。電晶體Tr1、電晶體Tr2、電晶體Tr3分別是第五電晶體、第六電晶體、第十一電晶體的例子。NOR電路21是運算電路的例子。
圖1進而示出了ESD保護電路1內的節點VRC、節點V1、節點V2、節點V3’、節點V3、節點V4’、節點V4、節點V5’、節點V5、節點V6’、節點V6及節點GIN。節點V3’是第一節點的例子，節點V3、節點V4’、節點V5’是第二節點的例子，節點V4是第三節點的例子。節點V5、節點V6’是第四節點的例子，節點V6、節點GIN是第五節點的例子，節點VRC是第六節點的例子。再者，表示各節點的符號亦用作表示各節點上的電壓的符號。例如，節點V1上的電壓亦表述為電壓V1。
電阻R1與電容器C1於配線L1與配線L2之間串聯連接。電阻R1配置於配線L1與節點VRC之間。電容器C1配置於節點VRC與配線L2之間。電阻R1與電容器C1作為基於根據電阻R1的電阻值與電容器C1的電容值決定的時間常數運作的觸發電路發揮功能。電壓VRC伴隨著基於所述時間常數的時間延遲而追隨於襯墊P1的VCCQ電壓的變動。所述觸發電路亦被稱為RC定時器。
電晶體Tr11的閘極與電晶體Tr21的閘極電連接於節點VRC。電晶體Tr11與電晶體Tr21於配線L1與配線L2之間串聯連接。電晶體Tr11經由電晶體Tr17、電晶體Tr18而電連接於配線L1，且電連接於節點V1。電晶體Tr21電連接於節點V1，且經 由電晶體Tr27、電晶體Tr28而電連接於配線L2。電晶體Tr17的閘極與電晶體Tr27的閘極電連接於節點VRC。電晶體Tr18的閘極與電晶體Tr28的閘極電連接於節點V2。本實施形態中，電晶體Tr11、電晶體Tr17、電晶體Tr18是p型金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，電晶體Tr21、電晶體Tr27、電晶體Tr28是n型MOSFET。電晶體Tr11、電晶體Tr21輸出具有使電壓VRC的邏輯位準反轉的邏輯位準的電壓V1。電晶體Tr17、電晶體Tr18、電晶體Tr27、電晶體Tr28具有使電壓V1有滯後性的功能，以便於襯墊P1的VCCQ電壓發生變動時，ESD保護電路1穩定地運作。該些電晶體Tr11、Tr17、Tr18、Tr21、Tr27、Tr28的電路亦被稱為電源雜訊濾波器電路(斯密特觸發器(Schmitt trigger))。
電晶體Tr12的閘極與電晶體Tr22的閘極電連接於節點V1。電晶體Tr12與電晶體Tr22於配線L1與配線L2之間串聯連接。電晶體Tr12配置於配線L1與節點V2之間。電晶體Tr22配置於節點V2與配線L2之間。本實施形態中，電晶體Tr12是p型MOSFET，電晶體Tr22是n型MOSFET。電晶體Tr12、電晶體Tr22輸出具有使電壓V1的邏輯位準反轉的邏輯位準的電壓V2。該些電晶體Tr12、Tr22的電路作為使電壓V1放大及反轉的緩衝電路發揮功能。
電阻R2配置於節點V2與節點V3’之間。電容器C2配置於節點V3’與配線L2之間。節點V3’位於較節點V2更靠下游。 電阻R2與電容器C2作為抑制電壓V2的振盪的濾波器電路(低通濾波器)發揮功能。
電晶體Tr13的閘極與電晶體Tr23的閘極電連接於節點V3’。電晶體Tr13與電晶體Tr23於配線L1與配線L2之間串聯連接。電晶體Tr13配置於配線L1與節點V3之間。電晶體Tr23配置於節點V3與配線L2之間。本實施形態中，電晶體Tr13是p型MOSFET，電晶體Tr23是n型MOSFET。電晶體Tr13、電晶體Tr23輸出具有使電壓V3’的邏輯位準反轉的邏輯位準的電壓V3。該些電晶體Tr13、Tr23的電路作為使電壓V3’放大及反轉的緩衝電路發揮功能。
電晶體Tr14的閘極與電晶體Tr24的閘極電連接於節點V4’。本實施形態的節點V4’電連接於節點V3，且與節點V3成為等電位。電晶體Tr14與電晶體Tr24於配線L1與配線L2之間串聯連接。電晶體Tr14配置於配線L1與節點V4之間。電晶體Tr24配置於節點V4與配線L2之間。本實施形態中，電晶體Tr14是p型MOSFET，電晶體Tr24是n型MOSFET。電晶體Tr14、電晶體Tr24輸出具有使電壓V4’的邏輯位準反轉的邏輯位準的電壓V4。該些電晶體Tr14、Tr24的電路作為使電壓V4’放大及反轉的緩衝電路發揮功能。
電晶體Tr1的閘極電連接於節點V4。電晶體Tr1經由電阻R3電連接於節點V3，且電連接於配線L2。具體而言，電阻R3電連接於節點V3與節點V4’之間的配線。本實施形態中，電晶體 Tr1是n型MOSFET。本實施形態的電晶體Tr13、電晶體Tr23、電晶體Tr14、電晶體Tr24、電晶體Tr1的電路作為檢測由突波產生的電壓的電壓檢測電路發揮功能。藉此，能夠判定有無突波。
電阻R4配置於節點V4’與配線L2之間。具體而言，電阻R4電連接於節點V4’與節點V5’之間的配線。
電晶體Tr15的閘極與電晶體Tr25的閘極電連接於節點V5’。本實施形態的節點V5’電連接於節點V3、節點V4’，且與節點V3、節點V4’成為等電位。電晶體Tr15與電晶體Tr25於配線L1與配線L2之間串聯連接。電晶體Tr15電連接於配線L1，且經由電阻R5電連接於節點V5。電晶體Tr25電連接於節點V5，且電連接於配線L2。本實施形態中，電晶體Tr15是p型MOSFET，電晶體Tr25是n型MOSFET。電晶體Tr15、電晶體Tr25輸出具有使電壓V5’的邏輯位準反轉的邏輯位準的電壓V5。該些電晶體Tr15、Tr25的電路作為使電壓V5’放大及反轉的緩衝電路發揮功能。
電阻R6配置於節點V5與節點V6’之間。電容器C3配置於節點V6’與配線L2之間。節點V6’位於較節點V5更靠下游。電阻R6與電容器C3作為抑制電壓V5的振盪的濾波器電路(低通濾波器)發揮功能。
電晶體Tr16的閘極與電晶體Tr26的閘極電連接於節點V6’。電晶體Tr16與電晶體Tr26於配線L1與配線L2之間串聯連接。電晶體Tr16配置於配線L1與節點V6之間。電晶體Tr26配 置於節點V6與配線L2之間。本實施形態中，電晶體Tr16是p型MOSFET，電晶體Tr26是n型MOSFET。電晶體Tr16、電晶體Tr26輸出具有使電壓V6’的邏輯位準反轉的邏輯位準的電壓V6。該些電晶體Tr16、Tr26的電路作為使電壓V6’放大及反轉的緩衝電路發揮功能。本實施形態的電晶體Tr15、電晶體Tr25、電晶體Tr16、電晶體Tr26的電路作為將ESD保護電路1內的突波電荷向電晶體Tr3放電的放電驅動電路發揮功能。電晶體Tr2或NOR電路21亦參與放電驅動電路的運作。
NOR電路21於其中一個輸入端子接收來自節點V5’的電壓V5’，於另一個輸入端子接收來自節點VRC的電壓VRC。而且，NOR電路21進行電壓V5’與電壓VRC的NOR運算，並將藉由NOR運算而獲得的電壓VRC1自輸出端子輸出。電壓V5’是第一訊號的例子，電壓VRC1是第二訊號的例子，電壓VRC是第三訊號的例子。關於NOR電路21的運作的進一步的詳情將於後述。
電晶體Tr2具有接收電壓VRC1的控制端子(閘極)。電晶體Tr2的主端子(源極及汲極)的其中一個電連接於節點GIN，電晶體Tr2的主端子的另一個電連接於NOR電路21。節點GIN位於節點V6與電晶體Tr3的閘極之間，且與節點V6成為等電位。電晶體Tr2由來自NOR電路21的電壓VRC1加以控制，並將控制NOR電路21的控制訊號S輸出至NOR電路21。本實施形態中，電晶體Tr2是n型MOSFET。
電晶體Tr3具有電連接於節點GIN的閘極。電晶體Tr3 配置於配線L1與配線L2之間。當VCCQ電壓陡峭上昇時，電晶體Tr3成為導通狀態，導通電流經由電晶體Tr3自配線L1流向配線L2。藉此，能夠抑制VCCQ電壓的急劇變化影響到被保護電路的情況。例如，於ESD保護電路1內產生的突波電荷經由電晶體Tr3自配線L1向配線L2放電。電晶體Tr3亦被稱為放電電晶體。本實施形態中，電晶體Tr3是n型MOSFET。
關於本實施形態的ESD保護電路1的進一步的詳情將於後述。
圖2是表示第一實施形態的比較例的ESD保護電路1的結構的電路圖。
本比較例的ESD保護電路1具有將本實施形態的ESD保護電路1的NOR電路21置換為非(NOT)電路(NOT閘、反相器)22的結構。NOT電路22於輸入端子接收來自節點VRC的電壓VRC。然後，NOT電路22進行電壓VRC的NOT運算，並將藉由NOT運算而獲得的電壓自輸出端子輸出。自NOT電路22輸出的該電壓與自電晶體Tr2輸出的控制電壓S被供給至相同節點，並自該節點向電晶體Tr2的閘極供給電壓VRC1’。
接著，對本比較例的ESD保護電路1的運作進行說明。
當對本比較例的ESD保護電路1接通電源時，為了抑制由於因電晶體Tr3的閘極耦合導致電壓GIN上昇而產生的電晶體Tr3的貫通電流，需要將電壓GIN固定為VSS電壓。
本比較例的ESD保護電路1包括兩條路徑作為將電壓 GIN固定為VSS電壓的路徑。第一路徑是經由在節點VRC被充電之後運作的反相器16使電壓GIN變化為VSS電壓的路徑。第一路徑自節點VRC經由節點V1、節點V2、節點V3、節點V4、節點V5、節點V6到達節點GIN。第二路徑是於電壓VRC低時，經由NOT電路22導通電晶體Tr2，使電壓GIN變化為VSS電壓的路徑。第二路徑自節點VRC經由NOT電路22到達電晶體Tr2。
本比較例的ESD保護電路1於電源接通之後不久，藉由第二路徑使電壓GIN變化為VSS電壓。本比較例的ESD保護電路1進而於藉由第一路徑將電壓GIN固定為VSS電壓後，使第二路徑斷開。於第一路徑切換到第二路徑的期間內，電晶體Tr3中不產生貫通電流。
另外，於對本比較例的ESD保護電路1施加突波時，VCCQ電壓因突波而陡峭上昇。藉此，電壓V4’的邏輯位準成為高(H)，電壓GIN的邏輯位準亦成為高。其結果，突波電荷經由電晶體Tr3放電。
圖3的(a)~(f)是表示所述比較例的ESD保護電路1的運作例的時序圖。
圖3的(a)~(f)示出了對本比較例的ESD保護電路1接通電源時的運作例。於對本比較例的ESD保護電路1接通電源時，VCCQ電壓朝向電源額定電壓上昇，伴隨於此，電壓VRC1’亦上昇。藉此，電壓V4’的邏輯位準自低(L)變化為高，其後電壓V5的邏輯位準自高變化為低。另一方面，電壓V6(=電壓GIN) 仍為低。另外，於圖3的(a)~(f)中，未對ESD保護電路1施加突波，因此於電晶體Tr3中流動的電流Is為零。當電晶體Tr3中流過導通電流時，電流Is成為正值。
圖4是表示第一實施形態的半導體裝置的結構的電路圖。再者，圖4所示的結構於本實施形態的半導體裝置與所述比較例的半導體裝置中共通。
如圖4所示，本實施形態的半導體裝置包括上文所述的ESD保護電路1與作為上文所述的被保護電路的一例的內部電路2。內部電路2例如是三維記憶體。本實施形態的內部電路2包括介面電路2a、記憶體核2b、定序器2c作為三維記憶體的構成要素。
如圖4所示，本實施形態的半導體裝置更包括襯墊P1、襯墊P2、至少一個襯墊P3、配線L1、配線L2、反相器INV、電阻R及電容器C。襯墊P3是本實施形態的半導體裝置的輸入/輸出(Input/Output，I/O)襯墊。反相器INV具有電連接於襯墊P3的輸入端子。電阻R電連接於配線L1、襯墊P3與反相器INV之間的節點。電容器C於ESD保護電路1與內部電路2之間電連接於配線L1與配線L2。
介面電路2a介於襯墊P1~襯墊P3與內部電路2內的其他電路之間。介面電路2a例如將來自襯墊P3的命令訊號或位址訊號發送至定序器2c，或將來自襯墊P3的資料訊號發送至記憶體核2b，或將來自記憶體核2b的資料訊號發送至襯墊P3。介面電 路2a進而電連接於配線L1、配線L2。記憶體核2b包括多個記憶體單元。定序器2c基於自介面電路2a接收到的命令訊號或位址訊號，來控制本實施形態的半導體裝置的各種運作。
圖4所示的箭頭表示對襯墊P3施加有突波時的放電路徑。此時的突波電荷通過電阻R、配線L1、及ESD保護電路1(電晶體Tr3)，朝向配線L2放電。藉此，可保護內部電路2不受靜電影響。本實施形態的半導體裝置自配線L1向介面電路2a供給藉由ESD保護電路1減少了突波的VCCQ電壓。
圖5的(a)、圖5的(b)是用於說明所述比較例的ESD保護電路1的運作的圖表。
此處，對本比較例的ESD保護電路1的ESD試驗電壓經減少時的問題點進行說明。圖5的(a)示出了ESD試驗電壓為2000V時的VCCQ電壓及電壓GIN的時間變化。圖5的(b)示出了ESD試驗電壓為1000V時的VCCQ電壓及電壓GIN的時間變化。符號Va表示電路運作最小電壓，符號Vb表示耐壓標準，符號T表示RC定時器期間。
ESD試驗電壓自2000V變更為1000V後，突波電流減少，施加突波時的VCCQ電壓的最大值降低。因此，期待ESD保護電路1的電路運作最小電壓附近下的放電動作。然而，於本比較例的ESD保護電路1中，放電時的電壓GIN由「VCCQ電壓-I(Tr2)×Ron(Tr2)」決定，電壓GIN低於VCCQ電壓。因此，電晶體Tr3的放電裕度減少。其結果，由電晶體Tr3進行的放電有 可能成為不充分的狀態，因剩餘電荷導致的電壓上昇成為引起耐壓標準的違反的要因。此處，I(Tr2)表示於電晶體Tr2中流動的電流，Ron(Tr2)表示電晶體Tr2的導通電阻。
於圖5的(b)中，於箭頭A及箭頭B所示的時間點，VCCQ電壓大於耐壓標準。於該些時間點，因剩餘電荷導致的電壓上昇引起了耐壓標準的違反。於緊接該些時間點之前，電壓GIN低於電路運作最小電壓，這是成為剩餘電荷的原因。
另一方面，本實施形態的ESD保護電路1包括NOR電路21來代替NOT電路22，向NOR電路21供給電壓VRC與電壓V5’(圖1)。因此，若當對ESD保護電路1施加突波時電壓V5’成為高，則降低了電壓GIN的電晶體Tr2的閘極電位(即電壓VRC1)成為低。藉此，能夠將電晶體Tr2關斷，能夠將電壓GIN提高至VCCQ電壓。參照圖6的(a)、圖6的(b)來說明這一點。
圖6的(a)、圖6的(b)是用於說明第一實施形態的ESD保護電路1的運作的圖表。
圖6的(a)示出了關於所述比較例的ESD保護電路1，ESD試驗電壓為1000V時的VCCQ電壓及電壓GIN的時間變化。圖6的(a)所示的圖表與圖5的(b)所示的圖表相同。圖6的(b)示出了關於本實施形態的ESD保護電路1，ESD試驗電壓為1000V時的VCCQ電壓及電壓GIN的時間變化。
於所述比較例(圖6的(a))中，放電時的電壓GIN低於VCCQ電壓。因此，於自NOT電路22輸出的電壓的邏輯位準 反轉之前，電晶體Tr1的閘極電位變得低於電晶體Tr1的臨限值電壓。其結果，因電晶體Tr1的截止而產生放電不足，剩餘電荷會引起耐壓標準的違反。
另一方面，於本實施形態(圖6的(b))中，當施加突波時可使電壓GIN上昇至VCCQ電壓。藉此，可抑制於自NOR電路21輸出的電壓(VRC1)的邏輯位準反轉之前引起電晶體Tr1的截止。因此，根據本實施形態，能夠抑制因電晶體Tr1的截止產生放電不足，能夠抑制剩餘電荷引起的耐壓標準的違反。另外，根據本實施形態，能夠於不阻礙電源接通時對貫通電流的對策的情況下實現此種效果，與所述比較例同樣，能夠於電源接通時實現ESD保護電路1的較佳的電路特性。
圖7的(a)、圖7的(b)是用於說明第一實施形態的ESD保護電路1的運作的另一圖表。
圖7的(a)示出了關於所述比較例的ESD保護電路1，ESD試驗電壓為1000V時的VCCQ電壓及電壓GIN的時間變化。圖7的(b)示出了關於本實施形態的ESD保護電路1，ESD試驗電壓為1000V時的VCCQ電壓及電壓GIN的時間變化。圖7的(a)及圖7的(b)示出了與圖6的(a)及圖6的(b)的情況相比，所述比較例的ESD保護電路1的運作與本實施形態的ESD保護電路1的運作的差異小的情況下的VCCQ電壓及電壓GIN的時間變化。
於所述比較例(圖7的(a))中，放電時的電壓GIN低 於VCCQ電壓。因此，於自NOT電路22輸出的電壓的邏輯位準反轉之前，電晶體Tr1的閘極電位有時會低於電晶體Tr1的臨限值電壓。於此情況下，電晶體Tr1不進行放電，因此VCCQ電壓因電荷的流入而上昇。因此，電晶體Tr1伴隨所述VCCQ電壓的上昇而將所述電荷放電。然而，於電晶體Tr1中，由於無法確保充分的VGS(閘極-源極間電壓)，因此放電不足，從而會產生耐壓標準的違反。
另一方面，於本實施形態(圖7的(b))中，可於施加突波時使電壓GIN上昇至VCCQ電壓。藉此，能夠抑制因放電不足而產生耐壓標準的違反。
如以上所述，本實施形態的ESD保護電路1包括NOR電路21，所述NOR電路21於其中一個輸入端子接收電壓V5’，於另一個輸入端子接收VCCQ電壓，並將藉由電壓V5’與VCCQ電壓的運算而獲得的電壓VRC1輸出至電晶體Tr2。因此，根據本實施形態，能夠抑制剩餘電荷引起耐壓標準的違反等，能夠將ESD保護電路1內的突波電荷較佳地放電。
再者，此種效果亦能夠藉由使用NOR電路21以外的運算電路來實現。於後述的實施形態中說明此種運算電路的例子。
(第二實施形態)
圖8是表示第二實施形態的ESD保護電路1的結構的電路圖。
本實施形態的ESD保護電路1具有將第一實施形態的NOR電路21置換為NOR電路21及NOT電路22的組合的結構。 本實施形態的NOR電路21及NOT電路22的組合是運算電路的例子。
本實施形態中，NOT電路22於輸入端子接收來自節點V6’的電壓V6’。然後，NOT電路22進行電壓V6’的NOT運算，將藉由NOT運算而獲得的電壓自輸出端子輸出。電壓V6’是第一訊號的例子，自NOT電路22輸出的電壓是第四訊號的例子。
本實施形態中，進而，NOR電路21於其中一個輸入端子接收自NOT電路22輸出的電壓，且於另一個輸入端子接收來自節點VRC的電壓VRC。然後，NOR電路21進行自NOT電路22輸出的電壓與電壓VRC的NOR運算，將藉由NOR運算而獲得的電壓VRC2自輸出端子輸出。本實施形態的電晶體Tr2具有接收電壓VRC2的閘極，且藉由來自NOR電路21的電壓VRC2加以控制，從而將控制NOT電路22的控制訊號S輸出至NOT電路22。電壓VRC2是第二訊號的例子，電壓VRC是第三訊號的例子。
本實施形態中，若於對ESD保護電路1施加突波時電壓V6’成為低，則降低了電壓GIN的電晶體Tr2的閘極電位(即電壓VRC2)成為低。藉此，能夠將電晶體Tr2關斷，能夠將電壓GIN提高至VCCQ電壓。
(第三實施形態)
圖9是表示第三實施形態的ESD保護電路1的結構的電路圖。
本實施形態的ESD保護電路1具有將本實施形態的ESD保護電路1的NOR電路21置換為NOT電路22的結構。本實施 形態的NOT電路22是運算電路的例子。
本實施形態中，NOT電路22於輸入端子接收來自節點V5’的電壓V5’。然後，NOT電路22進行電壓V5’的NOT運算，將藉由NOT運算而獲得的電壓VRC3自輸出端子輸出。本實施形態的電晶體Tr2具有接收電壓VRC3的閘極，且藉由來自NOT電路22的電壓VRC3加以控制，將控制NOT電路22的控制訊號S輸出至NOT電路22。電壓V5’是第一訊號的例子，電壓VRC3是第二訊號的例子。
本實施形態中，若於對ESD保護電路1施加突波時電壓V5’成為高，則降低了電壓GIN的電晶體Tr2的閘極電位(即電壓VRC3)成為低。藉此，能夠將電晶體Tr2關斷，能夠將電壓GIN提高至VCCQ電壓。
(第四實施形態)
圖10是表示第四實施形態的ESD保護電路1的結構的電路圖。
本實施形態的ESD保護電路1除了包括第一實施形態的ESD保護電路1的構成要素之外，亦包括電容器C4。電容器C4與電阻R4於配線L1與配線L2之間串聯連接。電容器C4配置於配線L1與節點V3、節點V4’、節點V5’之間。電阻R4配置於節點V3、節點V4’、節點V5’與配線L2之間。本實施形態的電容器C4與電阻R4作為電連接於節點V3、節點V4’、節點V5’的濾波器電路(高通濾波器)發揮功能。所述濾波器電路於配線L1與配 線L2之間，配置於較反相器11~反相器14或電晶體Tr1更靠下游，且配置於較反相器15~反相器16或電晶體Tr2~電晶體Tr3更靠上游。
本實施形態中，NOR電路21於其中一個輸入端子接收來自節點V5’的電壓V5’，且於另一個輸入端子接收來自節點VRC的電壓VRC。然後，NOR電路21進行電壓V5’與電壓VRC的NOR運算，將藉由NOR運算而獲得的電壓VRC4自輸出端子輸出。本實施形態的電晶體Tr2具有接收電壓VRC4的閘極，且藉由來自NOR電路21的電壓VRC4加以控制，從而將控制NOR電路21的控制訊號S輸出至NOR電路21。電壓V5’是第一訊號的例子，電壓VRC4是第二訊號的例子，電壓VRC是第三訊號的例子。
接著，對第一實施形態的ESD保護電路1與第四實施形態的ESD保護電路1進行比較。
於第一實施形態的ESD保護電路1(圖1)中，當ESD試驗電壓自2000V變更為1000V時，突波電流減少，施加突波時的VCCQ電壓的上昇斜率變緩。因此，根據ESD保護電路1內的電壓檢測電路的結構，電壓檢測電路無法追隨於VCCQ電壓上昇的斜率，從而電壓V4’可能無法轉變為高。其結果，於施加突波時的電壓檢測中產生錯誤，有可能引起放電不足。進而，因剩餘電荷而導致VCCQ電壓上昇，有可能產生耐壓標準的違反。另外，由於電壓檢測電路的檢測電壓的設定是藉由充電側與放電側的阻抗平衡進行設定，因此容易因制程、電壓、溫度(Process Voltage Temperature，PVT)或電源電壓等要素而損壞，因此理想的是確保運作裕度。
另一方面，第四實施形態的ESD保護電路1(圖10)包括包含電容器C4與電阻R4的高通濾波器。藉此，於施加突波時，能夠將電壓V4’昇高為高。
本實施形態中，理想的是將所述高通濾波器的截止頻率設定得低於施加突波時的VCCQ電壓的運作頻率(電源上昇頻率)。藉此，對於施加突波時的VCCQ電壓的上昇，高通濾波器可作為耦合電容做出貢獻。進而，關於接通電源時的VCCQ電壓的上昇，由於藉由高通濾波器進行濾波，因此可防止減少貫通電流的功能的劣化。再者，電容器C4的電容值及形狀、或電阻R4的電阻值及形狀能夠任意選擇。
於第一實施形態中，於施加突波時無法將電壓V4’上拉至高位準，有可能會因伴隨著放電不足的剩餘電荷而產生耐壓標準的違反。另一方面，根據第四實施形態，能夠於施加突波時將電壓V4’上拉至高位準，從而能夠抑制產生此種耐壓標準的違反。再者，於第一實施形態中耐壓標準的違反不成為問題的情況下，藉由採用不包括電容器C4的第一實施形態的ESD保護電路1的結構，能夠削減電容器C4份額的成本。
再者，本實施形態的半導體裝置亦可於一個半導體晶片內包括多個具有圖10所示的結構的ESD保護電路1。於此情況下，電容器C4的電容值及形狀、或電阻R4的電阻值及形狀可於 所有的ESD保護電路1中相同，亦可於ESD保護電路1間不同。
另外，本實施形態的電容器C4或高通濾波器亦可設置於第二實施形態或第三實施形態的ESD保護電路1內。於此情況下，第二實施形態或第三實施形態的半導體裝置可於一個半導體晶片內包括多個具有圖8或圖9所示的結構的ESD保護電路1。於此情況下，電容器C4的電容值及形狀、或電阻R4的電阻值及形狀可於所有的ESD保護電路1中相同，亦可於ESD保護電路1間不同。
另外，本說明書中，將ESD試驗電壓設為2000V及1000V，但各實施形態的ESD試驗電壓的值亦可為其他值。2000V及1000V的值是用於說明各實施形態的ESD保護電路1的運作的一例。實際的施加電壓例如是根據按照每個半導體裝置的製品決定的施加電壓規格來決定。
以上，對若干實施形態進行了說明，但該些實施形態僅作為例子進行提示，並非旨在限定發明的範圍。本說明書中所說明的新規的裝置可以其他各種形態實施。另外，可於不脫離發明主旨的範圍內，對本說明書中所說明的裝置的形態進行各種省略、置換、變更。添附的申請專利範圍及與其均等的範圍旨在包括包含於發明的範圍或主旨內的此種形態或變形例。
1:ESD保護電路 11～16:反相器 21:NOR電路（NOR閘） C1～C3:電容器 L1～L2:配線 P1、P2:襯墊 R1～R6:電阻 S:控制訊號 Tr1～Tr3、Tr11～Tr18、Tr21～Tr28:電晶體 V1～V6、V3’～V6’、GIN:節點 VRC、VRC1:電壓

Claims (12)

  1. 一種半導體裝置，包括： 保護電路，電連接於供給第一電壓的第一配線及供給第二電壓的第二配線；以及 被保護電路，於較所述保護電路更靠下游處電連接於所述第一配線及所述第二配線，且由所述保護電路加以保護， 所述保護電路包括： 第一電晶體及第二電晶體，具有電連接於所述第一配線及所述第二配線間的第一節點的閘極，且於所述第一配線及所述第二配線間串聯連接； 第三電晶體及第四電晶體，具有電連接於所述第一電晶體及所述第二電晶體間的第二節點的閘極，且於所述第一配線及所述第二配線間串聯連接； 第五電晶體，具有電連接於所述第三電晶體及所述第四電晶體間的第三節點的閘極，且設置於所述第二節點與所述第二配線之間； 運算電路，自所述第二節點、或設置於所述第一配線及所述第二配線間且位於較所述第二節點更靠下游的第四節點接收第一訊號，並輸出藉由使用了所述第一訊號的運算而獲得的第二訊號；以及 第六電晶體，電連接於第五節點，自所述運算電路接收所述第二訊號，並向所述運算電路輸出控制訊號，所述第五節點設置於所述第一配線及所述第二配線間且位於較所述第二節點更靠下游。
  2. 如請求項1所述的半導體裝置，其中，所述運算電路自設置於所述第一配線及所述第二配線間且位於較所述第一節點更靠上游的第六節點接收第三訊號，並輸出藉由使用了所述第一訊號及所述第三訊號的運算而獲得的所述第二訊號。
  3. 如請求項2所述的半導體裝置，其中，所述運算電路包括或非電路，所述或非電路輸出藉由所述第一訊號與所述第三訊號的或非運算而獲得的所述第二訊號。
  4. 如請求項2所述的半導體裝置，其中，所述運算電路包括：非電路，輸出藉由所述第一訊號的非運算而獲得的第四訊號；以及或非電路，輸出藉由所述第四訊號與所述第三訊號的或非運算而獲得的所述第二訊號。
  5. 如請求項2所述的半導體裝置，其中，所述第六節點位於電連接於所述第一配線的電阻與電連接於所述第二配線的電容器之間。
  6. 如請求項1所述的半導體裝置，其中，所述運算電路包括非電路，所述非電路輸出藉由所述第一訊號的非運算而獲得的所述第二訊號。
  7. 如請求項1至請求項6中任一項所述的半導體裝置，其中，所述第六電晶體於所述第六電晶體的閘極接收所述第二訊號。
  8. 如請求項1至請求項6中任一項所述的半導體裝置，其中，所述保護電路更包括高通濾波器，所述高通濾波器設置於所述第一配線及所述第二配線間，且電連接於所述第二節點。
  9. 如請求項8所述的半導體裝置，其中，所述高通濾波器於所述第一配線及所述第二配線間設置於較所述第一電晶體、所述第二電晶體、所述第三電晶體、所述第四電晶體及所述第五電晶體更靠下游。
  10. 如請求項8所述的半導體裝置，其中，所述高通濾波器包括於所述第一配線及所述第二配線間串聯連接的電容器及電阻。
  11. 如請求項1至請求項6中任一項所述的半導體裝置，其中，所述保護電路更包括： 第七電晶體及第八電晶體，具有電連接於所述第二節點的閘極，且於所述第一配線及所述第二配線間串聯連接；以及 第九電晶體及第十電晶體，電連接於所述第七電晶體及所述第八電晶體間的所述第四節點，且於所述第一配線及所述第二配線間串聯連接， 所述第六電晶體電連接於所述第九電晶體及所述第十電晶體間的所述第五節點。
  12. 如請求項1至請求項6中任一項所述的半導體裝置，其中，所述保護電路更包括第十一電晶體，所述第十一電晶體具有電連接於所述第五節點的閘極，且設置於所述第一配線及所述第二配線間。
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