JP2018156717A - 半導体記憶装置 - Google Patents

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靖弘 末松
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諭 井上
賢郎 久保田
Kenro Kubota
賢郎 久保田
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Abstract

【課題】動作信頼性を向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイに関する出力信号を送信する信号パッドと、第１電圧を受信する第１電圧パッドと、前記信号パッドから出力される信号を調整する第１調整回路と、前記第１調整回路を動作させる第１動作回路と、前記第１調整回路と、前記第１動作回路とは、前記信号パッド及び前記第１電圧パッドとの間に設けられる。
【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置の微細化が進んできている。
特開２０１２−２３５０４８号公報
動作信頼性を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイに関する出力信号を送信する信号パッドと、第１電圧を受信する第１電圧パッドと、前記信号パッドから出力される信号を調整する第１調整回路と、前記第１調整回路を動作させる第１動作回路と、前記第１調整回路と、前記第１動作回路とは、前記信号パッド及び前記第１電圧パッドとの間に設けられる。
図１は、実施形態に係る半導体記憶装置を示すブロック図である。 図２は、実施形態に係る半導体記憶装置の入出力ターミナルの概要を示すブロック図である。 図３は、実施形態に係る半導体記憶装置の基本的なデータ出力動作を示す図である。 図４は、実施形態に係る半導体記憶装置のデータストローブ線ＤＱＳを示す波形図である。 図５は、実施形態に係る半導体記憶装置の入出力ターミナルの一部を抽出したレイアウトを示す図である。 図６は、実施形態に係る半導体記憶装置の第１ドライバ及び第３ドライバを示す回路図である。 図７は、実施形態に係る半導体記憶装置の第１ドライバ及び第３ドライバの一部を示す回路図である。 図８は、実施形態に係る半導体記憶装置の第１ドライバ及び第３ドライバの一部のレイアウトを示す図である。 図９は、図８のＡ−Ａ線方向の断面図である。 図１０は、図８のＢ−Ｂ線方向の断面図である。 図１１は、図８のＣ−Ｃ線方向の断面図である。 図１２は、図８のＤ−Ｄ線方向の断面図である。 図１３は、図８のＥ−Ｅ線方向の断面図である。 図１４は、図８のＦ−Ｆ線方向の断面図である。 図１５は、図８のＧ−Ｇ線方向の断面図である。 図１６は、実施形態に係る半導体記憶装置の第２ドライバ及び第４ドライバを示す回路図である。 図１７は、実施形態に係る半導体記憶装置の第２ドライバ及び第４ドライバの一部を示す回路図である。 図１８は、実施形態に係る半導体記憶装置の第２ドライバ及び第４ドライバの一部のレイアウトを示す図である。 図１９は、図１８のＨ−Ｈ線方向の断面図である。 図２０は、図１８のＩ−Ｉ線方向の断面図である。 図２１は、図１８のＪ−Ｊ線方向の断面図である。 図２２は、図１８のＫ−Ｋ線方向の断面図である。 図２３は、図１８のＬ−Ｌ線方向の断面図である。 図２４は、図１８のＭ−Ｍ線方向の断面図である。 図２５は、図１８のＮ−Ｎ線方向の断面図である。 図２６は、実施形態の比較例に係る半導体記憶装置の入出力ターミナルの一部を抽出したレイアウトを示す図である。 図２７は、実施形態の比較例に係る半導体記憶装置の第１ドライバ及び第３ドライバを示す回路図である。 図２８は、実施形態の比較例に係る半導体記憶装置のインバータ及びＰＭＯＳトランジスタの間に設けられる抵抗素子の抵抗値を模式的に示す図である。 図２９は、実施形態に係る半導体記憶装置のインバータ及びＰＭＯＳトランジスタの間に設けられる抵抗素子の抵抗値を模式的に示す図である。 図３０は、実施形態に係る半導体記憶装置のドライバ１４２−１の複数のＰＭＯＳトランジスタと、ドライバ１４３−１の複数のＰＭＯＳトランジスタとのレイアウトを示す図である。 図３１は、実施形態の比較例に係る半導体記憶装置のＰＭＯＳトランジスタＰＴｂとコンタクト１５とのレイアウトを示す図である。 図３２は、実施形態に係る半導体記憶装置のＰＭＯＳトランジスタＰＴｂとコンタクト１５とのレイアウトを示す図である。 図３３は、実施形態の比較例に係る半導体記憶装置の第１ドライバ及び第３ドライバの一部のレイアウトを示す図である。 図３４は、図３３のＯ−Ｏ線方向の断面図である。 図３５は、実施形態に係る半導体記憶装置の入出力ターミナルの一部を抽出したレイアウトを示す図である。
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する数字の後ろの“−Ｘ（Ｘは任意の数字）”は、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号１００−１、１００−２を付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号１００として参照する。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＤ１（Ｘ）方向及びＤ２（Ｙ）方向とし、Ｄ１方向及びＤ２方向の双方に対して直交する方向、すなわち各層の積層方向をＤ３（Ｚ）方向とする。以下では”高さ”と表記する場合は、Ｄ３方向の長さを意味する。
＜１＞実施形態
実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、平面型のＮＡＮＤフラッシュメモリを適用した例について説明する。
＜１−０＞メモリシステムの構成
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。
図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備えている。メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステム１は、ホスト２を更に備える構成であっても良い。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト２に接続される。そしてメモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト２から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト２は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ、ライトプロテクト信号ＢＷＰ、及びデータストローブ信号ＤＱＳ、ＢＤＱＳ、レディビジー信号ＢＲＢ、及び入出力信号ＤＱである。
＜１−１＞ＮＡＮＤ型フラッシュメモリの全体構成
図１を用いて、実施形態に係るＮＡＮＤフラッシュメモリ（半導体記憶装置）１００の構成を概略的に説明する。
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０と、ロウ制御回路１２０−１、及び１２０−２と、カラム制御回路１３０と、入出力ターミナル１４０と、周辺回路１５０と、を備えている。
入出力ターミナル１４０は、ＮＡＮＤ型フラッシュメモリ１００の１辺（Ｄ１方向に沿った辺）に沿って延伸し、ＮＡＮＤ型フラッシュメモリ１００の端部領域に設けられている。メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００とは、入出力ターミナル１４０を介して接続される。
入出力ターミナル１４０は、図示しないパッドを介して、データストローブ信号ＤＱＳ、ＢＤＱＳ、及び出力信号ＤＱをメモリコントローラ２００に送信する。
入出力ターミナル１４０は、周辺回路１５０から供給される信号に応じてデータストローブ信号ＤＱＳ、ＢＤＱＳ（ＤＱＳの相補信号）を生成する。入出力ターミナル１４０は、データ入出力線（ＤＱ０〜ＤＱ７）からデータを出力する際に、データストローブ信号ＤＱＳ及びＢＤＱＳを出力する。そして、メモリコントローラ２００は、データストローブ信号ＤＱＳ及びＢＤＱＳのタイミングに合わせて、データ入出力線（ＤＱ０〜ＤＱ７）からデータを受信する。
また、入出力ターミナル１４０は、図示しないパッドを介して、メモリコントローラ２００からチップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ、ライトプロテクト信号ＢＷＰ、及びデータストローブ信号ＤＱＳ、ＢＤＱＳを受信する。
チップイネーブル信号ＢＣＥは、ＮＡＮＤ型フラッシュメモリ１００の選択信号として用いられる。
コマンドラッチイネーブル信号ＣＬＥは、動作コマンドを周辺回路１５０に取り込む際に使用する信号である。
アドレスラッチイネーブル信号ＡＬＥは、アドレス情報もしくは入力データを、周辺回路１５０に取り込む際に使用する信号である。
ライトイネーブル信号ＢＷＥは、入出力ターミナル１４０上のコマンド，アドレス，およびデータをＮＡＮＤ型フラッシュメモリ１００に取り込むための信号である。
リードイネーブル信号ＲＥは、データを入出力ターミナル１４０からシリアルに出力させる際に使用する信号である。リードイネーブル信号ＢＲＥは、ＲＥの相補信号である。
ライトプロテクト信号ＢＷＰは、ＮＡＮＤ型フラッシュメモリ１００の電源投入時、もしくは電源遮断時などの入力信号が不確定な場合に、予期できない消去や書き込みからデータを保護するために使用する。
入出力信号ＤＱは、例えば８ビットの信号である。入出力信号ＤＱは、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書込みデータ、及び読み出しデータ等である。
また、入出力ターミナル１４０は、レディビジー信号ＢＲＢをメモリコントローラ２００に送信する。
レディビジー信号ＢＲＢは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。
図１では図示しないが、電力供給用のＶｃｃ／Ｖｓｓ／Ｖｃｃｑ／Ｖｓｓｑ端子等も入出力ターミナル１４０に設けられる。
メモリセルアレイ１１０は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＬとを含む。このメモリセルアレイ１１０は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセル等とも称す）ＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＣは、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
メモリセルアレイ１１０の構成については、例えば、“SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP”という２００９年３月３日に出願された米国特許出願１２／３９７，７１１号に記載されている。また、“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE”という２０１２年４月１９日に出願された米国特許出願１３／４５１，１８５号、“NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT, NONVOLATILE SEMICONDUCTOR MEMORY, AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”という２００９年３月１７日に出願された米国特許出願１２／４０５，６２６号、及び“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME”という２００１年９月２１日に出願された米国特許出願０９／９５６，９８６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
ロウ制御回路１２０−１及び１２０−２は、データの読出し動作、書込み動作、或いは消去動作時に何れかのブロックＢＬＫを選択し、残りのブロックＢＬＫを非選択とする。ロウ制御回路１２０−１及び１２０−２は、メモリセルアレイ１１０のワード線ＷＬ及び選択ゲート線ＳＧＬに、読出し動作、書込み動作、或いは消去動作において必要な電圧を印加する。尚、ロウ制御回路１２０−１及び１２０−２を区別しない場合は、単にロウ制御回路１２０と記す。
カラム制御回路１３０は、メモリセルアレイ１１０内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（センス回路）１３１−０〜１３１−ｎ（ｎは自然数）と、読出したデータまたは書込みを行うためのデータをラッチするためのデータ記憶回路（図示せず）等を有している。尚、センスアンプ１３１−０〜１３１−ｎを区別しない場合は、単にセンスアンプ１３１と記す。カラム制御回路１３０は、ビット線ＢＬを介してメモリセルアレイ１１０中のメモリセルトランジスタＭＣのデータをセンスする。
周辺回路１５０は、入出力バッファ１５０ａと、制御回路１５０ｂと、電圧生成回路１５０ｃと、を備えている。
入出力バッファ１５０ａは、カラム制御回路１３０によってデータ記憶回路に読み出されたメモリセルトランジスタＭＣのデータを、入出力ターミナル１４０から外部（メモリコントローラ２００またはホスト２）へ出力する。
制御回路１５０ｂは、メモリセルアレイ１１０、ロウ制御回路１２０、カラム制御回路１３０、入出力ターミナル１４０、入出力バッファ１５０ａ、及び電圧生成回路１５０ｃを制御する。制御回路１５０ｂは、電圧生成回路１５０ｃにより電源電圧を必要に応じて昇圧し、昇圧した電圧をロウ制御回路１２０、カラム制御回路１３０、及び入出力バッファ１５０ａに印加する。
制御回路１５０ｂは、入出力ターミナル１４０を介して入力される制御信号及びコマンドに応じてＮＡＮＤ型フラッシュメモリ１００を制御する。
電圧生成回路１５０ｃは、データのプログラム、ベリファイ、読出し、消去時に、制御回路１５０ｂの命令に応答して、各種電圧を発生する。
＜１−２＞入出力ターミナルの概要
図２を用いて、入出力ターミナルの概要について説明する。
図２に示すように、入出力ターミナル１４０は、例えばＩＯパッド１４１と、オフチップドライバ（ＯＣＤ）１４２と、プリドライバ１４３と、を備えている。
プリドライバ１４３は、第３ドライバ１４３−１及び第４ドライバ１４３−２を備えている。第３ドライバ１４３−１は、周辺回路１５０（例えば制御回路１５０ｂ）から供給される信号ＩＮ１に基づいて、出力信号を生成する。第４ドライバ１４３−２は、周辺回路１５０（例えば制御回路１５０ｂ）から供給される信号ＩＮ２に基づいて、出力信号を生成する。第３ドライバ１４３−１及び第４ドライバ１４３−２の詳細については後述する。
オフチップドライバ１４２は、第１ドライバ１４２−１及び第２ドライバ１４２−２を備えている。第１ドライバ１４２−１は、第３ドライバ１４３−１から受信する信号に基づいて動作する。第２ドライバ１４２−２は、第４ドライバ１４３−２から受信する信号に基づいて動作する。第１ドライバ１４２−１及び第２ドライバ１４２−２の詳細については後述する。
ＩＯパッド１４１は、第１ドライバ１４２−１及び第２ドライバ１４２−２に基づいて生成された信号をメモリコントローラ２００に出力する。
＜１−２−１＞基本的なデータ出力動作
図３を用いて、実施形態に係るＮＡＮＤ型フラッシュメモリの基本的なデータ出力動作について説明する。
[時刻Ｔ０]
時刻Ｔ０において、メモリコントローラ２００は、チップイネーブル信号ＢＣＥを“Ｈ(High)”レベルから“Ｌ(Low)”（Ｌ＜Ｈ）レベルに下げる。
[時刻Ｔ１]
時刻Ｔ０から所定時間経過後の時刻Ｔ１において、メモリコントローラ２００は、リードイネーブル信号ＲＥを“Ｌ”レベルから“Ｈ”レベルに上げ、リードイネーブル信号ＢＲＥを“Ｈ”レベルから“Ｌ”レベルに下げる。
[時刻Ｔ２]
時刻Ｔ１から時間ｔＤＱＳＲＥ経過後の時刻Ｔ２において、入出力ターミナル１４０は、リードイネーブル信号ＲＥ及びＢＲＥに基づいてデータストローブ信号ＤＱＳ及びＢＤＱＳを生成する。
時刻Ｔ２において、入出力ターミナル１４０は、データストローブ信号ＤＱＳを“Ｌ”レベルに立ち下げ、データストローブ信号ＢＤＱＳを“Ｈ”レベルに立ち上げる。
[時刻Ｔ３]
時刻Ｔ３において、メモリコントローラ２００は、リードイネーブル信号ＲＥを“Ｈ”レベルから“Ｌ”レベルに下げ、リードイネーブル信号ＢＲＥを“Ｌ”レベルから“Ｈ”レベルに上げる。
[時刻Ｔ４]
時刻Ｔ４において、メモリコントローラ２００は、リードイネーブル信号ＲＥを“Ｌ”レベルから“Ｈ”レベルに上げ、リードイネーブル信号ＢＲＥを“Ｈ”レベルから“Ｌ”レベルに下げる。
[時刻Ｔ５]
時刻Ｔ３〜時刻Ｔ５の間に入出力ターミナル１４０は、データストローブ信号ＤＱＳを“Ｈ”レベルに立ち上げ、データストローブ信号ＢＤＱＳを“Ｌ”レベルに立ち下げる。
これにより、時刻Ｔ３から時間ｔＤＱＳＲＥ経過後の時刻Ｔ５にデータストローブ信号ＤＱＳのレベルと、データストローブ信号ＢＤＱＳのレベルとが交差する。
[時刻Ｔ６]
入出力ターミナル１４０は、時刻Ｔ５から、時間ｔＱＳＱ経過後の時刻Ｔ６において、データＤ０の出力を開始する。
[時刻Ｔ７]
入出力ターミナル１４０は、時刻Ｔ６から、時間ｔＤＶＷ経過後の時刻Ｔ７の間に、データＤ０の出力を完了する。
[時刻Ｔ８]
時刻Ｔ４〜時刻Ｔ８の間に入出力ターミナル１４０は、データストローブ信号ＤＱＳを“Ｌ”レベルに立ち下げ、データストローブ信号ＢＤＱＳを“Ｈ”レベルに立ち上げる。
これにより、時刻Ｔ４から時間ｔＤＱＳＲＥ経過後の時刻Ｔ８にデータストローブ信号ＤＱＳのレベルと、データストローブ信号ＢＤＱＳのレベルとが交差する。
[時刻Ｔ９]〜[時刻Ｔ１５]
時刻Ｔ５〜時刻Ｔ８の動作を繰り返すことによって、第は、データストローブ信号ＤＱＳ及びＢＤＱＳに基づいてデータＤ１〜Ｄｎ（ｎは自然数）をメモリコントローラ２００に出力する。
＜１−２−２＞時間ｔＤＶＷ
以上のように、入出力ターミナル１４０は、データストローブ信号ＤＱＳ及びＢＤＱＳによって規定される時間ｔＤＶＷの間に、データをメモリコントローラ２００に出力することができる。時間ｔＤＶＷは、データストローブ信号ＤＱＳ及びＢＤＱＳが“Ｈ”レベルまたは“Ｌ”レベルの期間である。
ところで、ＮＡＮＤ型フラッシュメモリ１００に供給される電圧、ＮＡＮＤ型フラッシュメモリ１００の温度等によって、データストローブ線ＤＱＳ及びＢＤＱＳの波形の立ち上がり、または立ち下がりに要する時間（立ち上がり、または立ち下がりの傾き）が変化する。
図４を用いて、異なる状況下における２種類のデータストローブ線ＤＱＳについて説明する。尚、データストローブ線ＢＤＱＳについても、データストローブ線ＤＱＳと同様なので、説明を省略する。
図４に示すように、データストローブ線ＤＱＳ＿ＡＴは、時刻ＴＡ１〜時刻ＴＡ２の間（ｄＴＡ１）に“Ｌ”レベルから“Ｈ”レベルに立ち上がる。そして、データストローブ線ＤＱＳ＿ＡＴは、時刻ＴＡ４〜時刻ＴＡ５の間（ｄＴＡ２）に“Ｈ”レベルから“Ｌ”レベルに立ち下がる。
データストローブ線ＤＱＳ＿ＢＴは、時刻ＴＡ１〜時刻ＴＡ３の時間ｄＴＡ３（ｄＴＡ３＞ｄＴＡ１）に“Ｌ”レベルから“Ｈ”レベルに立ち上がる。そして、データストローブ線ＤＱＳ＿ＢＴは、時刻ＴＡ４〜時刻ＴＡ６の時間ｄＴＡ４（ｄＴＡ４＞ｄＴＡ２）に“Ｈ”レベルから“Ｌ”レベルに立ち下がる。
データストローブ線ＤＱＳ＿ＡＴに関する、時間ｔＤＶＷは、データストローブ線ＤＱＳ＿ＡＴが“Ｈ”レベルである時刻ＴＡ２〜時刻ＴＡ４の時間ｄＴＡ５に基づく。また、データストローブ線ＤＱＳ＿ＢＴに関する、時間ｔＤＶＷは、データストローブ線ＤＱＳ＿ＢＴが“Ｈ”レベルである時刻ＴＡ３〜時刻ＴＡ４の時間ｄＴＡ６（ｄＴＡ６＜ｄＴＡ５）に基づく。
このように、データストローブ線ＤＱＳの波形の立ち上がり、または立ち下がりに要する時間が長くなるほど（傾きが１８０度に近づくほど）、時間ｔＤＶＷが短くなる。例えば、時間ｔＤＶＷが短くなると、ＮＡＮＤ型フラッシュメモリ１００と、メモリコントローラ２００との間で、データの送受信が適切に行えなくなる事が起こりうる。特にＮＡＮＤ型フラッシュメモリ１００を高速に動作させる場合、動作の速度に比例して時間ｔＤＶＷが短くなる。そのため、ＮＡＮＤ型フラッシュメモリ１００を高速に動作させる場合に、適切にデータの送受信ができなくなることがある。
データストローブ線ＤＱＳの波形の立ち上がり、または立ち下がりに要する時間（立ち上がり、または立ち下がりの傾き）は、入出力ターミナル１４０に供給される制御信号ＩＮ１、ＩＮ２によって変化する。
＜１−３＞入出力ターミナルのレイアウト
＜１−３−１＞入出力ターミナルの一部のレイアウト
図５を用いて、入出力ターミナル１４０の一部を抽出したレイアウトについて説明する。入出力ターミナル１４０は、上述した各信号を送受信するための複数のパッドを備えている。しかし、ここでは簡単のため、１つのパッドに着目して説明する。
図５に示すように、ＩＯ−パッド１４１は、Ｄ１方向において第１ドライバ１４２−１及び第２ドライバ１４２−２に挟まれて設けられている。なお、ここで、ＩＯ−パッド１４１は一つしか示していないが、Ｄ１方向に沿って複数設けられていても良い。ＩＯ−パッド１４１は、信号の送受信用のパッドである。例えば、ＩＯ−パッド１４１がデータ信号ＤＱ送受信用のパッドである場合は、ＮＡＮＤ型フラッシュメモリ１００は、ＩＯ−パッド１４１を介してデータ信号ＤＱの送受信を行う。例えば、ＩＯ−パッド１４１がデータストローブ信号ＤＱＳ送信用のパッドである場合は、ＮＡＮＤ型フラッシュメモリ１００は、ＩＯ−パッド１４１を介してデータストローブ信号ＤＱＳをメモリコントローラ２００に送信する。
第３ドライバ１４３−１は、Ｄ１方向において第１ドライバ１４２−１及びＶＣＣＱ−パッド１４４に挟まれて設けられている。
第４ドライバ１４３−２は、Ｄ１方向において第２ドライバ１４２−２及びＶＳＳ−パッド１４５に挟まれて設けられている。
ＶＣＣＱ−パッド１４４は、ホスト２から供給された電圧ＶＣＣＱをＮＡＮＤ型フラッシュメモリ１００に供給するために設けられている。
ＶＳＳ−パッド１４５は、ホスト２から供給された電圧ＶＳＳをＮＡＮＤ型フラッシュメモリ１００に供給するために設けられている。
ＶＣＣＱ−パッド１４４及びＶＳＳ−パッド１４５を単に電源パッドと呼ぶ場合もある。
＜１−３−２＞第１ドライバ１４２−１及び第３ドライバ１４３−１の回路
図６を用いて、第１ドライバ１４２−１及び第３ドライバ１４３−１の回路について説明する。
上述したように、第１ドライバ１４２−１は、出力信号波形の立ち上がりを制御する。例えば、第１ドライバ１４２−１は、例えば複数のＰＭＯＳトランジスタＰＴ（本例では例えば３１個のＰＭＯＳトランジスタＰＴ１〜ＰＴ３１）を備えている。そして、３１個のＰＭＯＳトランジスタＰＴは、１個、２個、４個、８個、１６個ずつ制御される。ここでは、１個のＰＭＯＳトランジスタＰＴ１を備える領域を、ドライバ１４２−１ａとラベルし、２個のＰＭＯＳトランジスタＰＴ２、ＰＴ３を備える領域を、ドライバ１４２−１ｂとラベルし、４個のＰＭＯＳトランジスタＰＴ４〜ＰＴ７を備える領域を、ドライバ１４２−１ｃとラベルし、８個のＰＭＯＳトランジスタＰＴ８〜ＰＴ１５を備える領域を、ドライバ１４２−１ｄとラベルし、１６個のＰＭＯＳトランジスタＰＴ１６〜ＰＴ３１を備える領域を、ドライバ１４２−１ｅとラベルする。
第３ドライバ１４３−１は、１個のＰＭＯＳトランジスタＰＴを動作させるために、インバータＰＩＮＶが設けられている。ここでは、インバータＰＩＮＶ１を備える領域をドライバ１４３−１ａとラベルし、インバータＰＩＮＶ２、ＰＩＮＶ３を備える領域をドライバ１４３−１ｂとラベルし、インバータＰＩＮＶ４〜ＰＩＮＶ７を備える領域をドライバ１４３−１ｃとラベルし、インバータＰＩＮＶ８〜ＰＩＮＶ１５を備える領域をドライバ１４３−１ｄとラベルし、インバータＰＩＮＶ１６〜ＰＩＮＶ３１を備える領域をドライバ１４３−１ｅとラベルする。
第１ドライバ１４２−１及び第３ドライバ１４３−１は、抵抗素子ＰＲを介して接続される。具体的には、ＰＭＯＳトランジスタＰＴ１は、抵抗素子ＰＲ１を介してインバータＰＩＮＶ１に接続される。同様に、ＰＭＯＳトランジスタＰＴ２〜３１は、それぞれ抵抗素子ＰＲ２〜３１を介してインバータＰＩＮＶ２〜３１に接続される。
後述するように、抵抗素子ＰＲ１〜ＰＲ３１は、配線抵抗を利用して設けられている。そして、インバータＰＩＮＶ１〜ＰＩＮＶ３１から、ＰＭＯＳトランジスタＰＴ１〜ＰＴ３１までの配線の距離は略等しい。そのため、配線抵抗を利用する抵抗素子ＰＲ１〜ＰＲ３１の抵抗値はそれぞれ略等しい。
ドライバ１４３−１ａは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ１ａを受信すると、ＰＭＯＳトランジスタＰＴ１へ制御信号を供給する。ＰＭＯＳトランジスタＰＴ１は、ドライバ１４３−１ａから“Ｈ”レベルの制御信号を受信すると、ノードＮ１を介してパッド１４１に電圧ＶＣＣＱを供給する。
ドライバ１４３−１ｂは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ１ｂを受信すると、ＰＭＯＳトランジスタＰＴ２、ＰＴ３へ制御信号を供給する。ＰＭＯＳトランジスタＰＴ２、ＰＴ３は、ドライバ１４３−１ｂから“Ｈ”レベルの制御信号を受信すると、ノードＮ１を介してパッド１４１に電圧ＶＣＣＱを供給する。
ドライバ１４３−１ｃは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ１ｃを受信すると、ＰＭＯＳトランジスタＰＴ４〜ＰＴ７へ制御信号を供給する。ＰＭＯＳトランジスタＰＴ４〜ＰＴ７は、ドライバ１４３−１ｃから“Ｈ”レベルの制御信号を受信すると、ノードＮ１を介してパッド１４１に電圧ＶＣＣＱを供給する。
ドライバ１４３−１ｄは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ１ｄを受信すると、ＰＭＯＳトランジスタＰＴ８〜ＰＴ１５へ制御信号を供給する。ＰＭＯＳトランジスタＰＴ８〜ＰＴ１５は、ドライバ１４３−１ｄから“Ｈ”レベルの制御信号を受信すると、ノードＮ１を介してパッド１４１に電圧ＶＣＣＱを供給する。
ドライバ１４３−１ｅは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ１ｅを受信すると、ＰＭＯＳトランジスタＰＴ１６〜ＰＴ３１へ制御信号を供給する。ＰＭＯＳトランジスタＰＴ１６〜ＰＴ３１は、ドライバ１４３−１ｅから“Ｈ”レベルの制御信号を受信すると、ノードＮ１を介してパッド１４１に電圧ＶＣＣＱを供給する。
＜１−３−３＞第１ドライバ１４２−１及び第３ドライバ１４３−１の一部の回路図
図７を用いて、第１ドライバ１４２−１及び第３ドライバ１４３−１の一部の回路について説明する。
ここでは、１組のＰＭＯＳトランジスタＰＴ（第１ドライバ１４２−１）、抵抗素子ＰＲ、インバータＰＩＮＶ（第３ドライバ１４３−１）の回路について説明する。
図７に示すように、インバータＰＩＮＶは、例えばＰＭＯＳトランジスタＰＴｃ及びＮＭＯＳトランジスタＮＴａを備えている。ＰＭＯＳトランジスタＰＴｃのソースはノードＮ３を介してＶＣＣＱ―パッドに接続され、ゲート電極には信号ＩＮ１（ＩＮ１ａ〜ＩＮ１ｅのいずれか）が供給され、ドレインはノードＮ４に接続される。ＮＭＯＳトランジスタＮＴａのドレインはノードＮ４に接続され、ゲート電極には信号ＩＮ１（ＩＮ１ａ〜ＩＮ１ｅのいずれか）が供給され、ソースはＶＳＳ−パッドに接続される。
抵抗素子ＰＲは、一端がノードＮ４に接続され、他端がノードＮ２に接続される。
図７に示すように、ＰＭＯＳトランジスタＰＴは、例えば二つのＰＭＯＳトランジスタＰＴａ及びＰＴｂを備えている。ＰＭＯＳトランジスタＰＴａのソースはノードＮ３を介してＶＣＣＱ―パッドに接続され、ゲート電極はノードＮ２に接続され、ドレインはノードＮ１を介してＩＯ−パッドに接続される。ＰＭＯＳトランジスタＰＴｂのソースはノードＮ３を介してＶＣＣＱ―パッドに接続され、ゲート電極はノードＮ２に接続され、ドレインはノードＮ１を介してＩＯ−パッドに接続される。
例えば、信号ＩＮ１が“Ｈ”レベルの場合、ＰＭＯＳトランジスタＰＴｃがオフ状態になり、ＮＭＯＳトランジスタＮＴａがオン状態となり、ノードＮ２の電位が“Ｌ”レベルとなる。これにより、ＰＭＯＳトランジスタＰＴａ及びＰＴｂがオン状態になり、ノードＮ１に電圧ＶＣＣＱが供給される。
また、信号ＩＮ１が“Ｌ”レベルの場合、ＰＭＯＳトランジスタＰＴｃがオン状態になり、ＮＭＯＳトランジスタＮＴａがオフ状態となり、ノードＮ２の電位が“Ｈ”レベルとなる。これにより、ＰＭＯＳトランジスタＰＴａ及びＰＴｂがオフ状態になる。
＜１−３−４＞第１ドライバ１４２−１及び第３ドライバ１４３−１の一部のレイアウト
次に、図８を用いて、第１ドライバ１４２−１及び第３ドライバ１４３−１の一部のレイアウトについて説明する。ここでは、ドライバ１４２−１ｃ及びドライバ１４３−１ｃのみについて説明する。尚、図８では、簡単のため、導電体と、不純物領域とを図示している。
図８〜図１０に示すように、Ｐ型半導体基板（Ｐ−ＳＵＢ）３００の表面領域には、Ｎ型不純物を含むウェル領域（Ｎ−ＷＥＬＬ）４００が設けられている。そして、ウェル領域４００の表面領域には、Ｐ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−２が設けられる。二つの不純物領域１０−２の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極１２が設けられている。この、ゲート電極１２、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−２は、ＰＭＯＳトランジスタＰＴａとして機能する。
ソースとして機能する不純物領域１０−２上には、導電体のコンタクト１６−１が設けられ、導電体の配線２４に接続される。配線２４は、ＶＣＣＱ―パッドに電気的に接続される。ドレインとして機能する不純物領域１０−２上には、導電体のコンタクト１７−１が設けられ、導電体の配線２５に接続される。配線２５は、ＩＯ―パッドに電気的に接続される。
ところで、ゲート電極１２は「ＭＸ」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置し、配線２４、及び２５は、「Ｍ１（ＭＸ＜Ｍ１）」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。
そして、図８に示すように、複数のＰＭＯＳトランジスタＰＴａは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４２−１ｃに係るＰＭＯＳトランジスタＰＴａのみを図示しているが、他のドライバ１４２−１ａ、１４２−１ｂ、１４２−１ｄ、及び１４２−１ｅに係るＰＭＯＳトランジスタＰＴａもＤ２方向に沿って並列に設けられる。
図８、図９、及び図１１に示すように、ゲート電極１２上には導電体のコンタクト１５が設けられ、導電体の配線２３ａ及び２３ｂに接続される。配線２３ａ及び２３ｂは、「Ｍ０（ＭＸ＜Ｍ０＜Ｍ１）」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。そして、配線２３ａ及び２３ｂは、「Ｍ１」とラベルされる配線よりも高抵抗の配線である。そのため、配線２３ａ及び２３ｂは、上述した抵抗素子ＰＲとして機能する。
図８、図９、図１２に示すように、ウェル領域４００の表面領域には、Ｐ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−３が設けられる。二つの不純物領域１０−３の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極１２が設けられている。この、ゲート電極１２、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−３は、ＰＭＯＳトランジスタＰＴｂとして機能する。
ソースとして機能する不純物領域１０−３上には、導電体のコンタクト１６−２が設けられ、導電体の配線２４に接続される。配線２４は、ＶＣＣＱ―パッドに電気的に接続される。ドレインとして機能する不純物領域１０−３上には、導電体のコンタクト１７−２が設けられ、導電体の配線２５に接続される。配線２５は、ＩＯ―パッドに電気的に接続される。
そして、図８に示すように、複数のＰＭＯＳトランジスタＰＴａ及びＰＴｂは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４２−１ｃに係るＰＭＯＳトランジスタＰＴｂのみを図示しているが、他のドライバ１４２−１ａ、１４２−１ｂ、１４２−１ｄ、及び１４２−１ｅに係るＰＭＯＳトランジスタＰＴｂもＤ２方向に沿って並列に設けられる。
図８に示すように、ガードリングとして機能する不純物領域１０−１及び１０−４は、Ｄ２方向に延伸し、Ｄ１方向において複数のＰＭＯＳトランジスタＰＴａ及びＰＴｂを挟んでいる。
図８、図９、及び図１３に示すように、配線２３ｂ上には導電体のコンタクト１８が設けられ、導電体の配線２６に接続される。配線２６は、「Ｍ１」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。そして、配線２６は、「Ｍ０」とラベルされる配線よりも低抵抗の配線である。
図８、図９、図１４に示すように、ウェル領域４００の表面領域には、Ｐ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−５が設けられる。２つの不純物領域１０−５の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極１３が設けられている。この、ゲート電極１３、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−５は、ＰＭＯＳトランジスタＰＴｃとして機能する。
ソースとして機能する不純物領域１０−５上には、導電体のコンタクト１９が設けられ、導電体の配線２４に接続される。配線２４は、ＶＣＣＱ―パッドに電気的に接続される。ドレインとして機能する不純物領域１０−５上には、導電体のコンタクト２０が設けられ、導電体の配線２６に接続される。
そして、図８に示すように、複数のＰＭＯＳトランジスタＰＴｃは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４３−１ｃに係るＰＭＯＳトランジスタＰＴｃのみを図示しているが、他のドライバ１４３−１ａ、１４３−１ｂ、１４３−１ｄ、及び１４３−１ｅに係るＰＭＯＳトランジスタＰＴｃもＤ２方向に沿って並列に設けられる。
ところで、ゲート電極１３は「ＭＸ」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。
図８に示すように、ガードリングとして機能する不純物領域１０−４及び１０−６は、Ｄ２方向に延伸し、Ｄ１方向において複数のＰＭＯＳトランジスタＰＴｃを挟んでいる。
図８、図９、図１５に示すように、半導体基板３００の表面領域には、Ｎ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−８が設けられる。２つの不純物領域１０−８の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極１４が設けられている。この、ゲート電極１４、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−８は、ＮＭＯＳトランジスタＮＴａとして機能する。
ソースとして機能する不純物領域１０−８上には、導電体のコンタクト２１が設けられ、導電体の配線２７ａ及び２７ｂに接続される。配線２７ａ及び２７ｂは、ＶＳＳ―パッド
に電気的に接続される。ドレインとして機能する不純物領域１０−８上には、導電体のコンタクト２２が設けられ、導電体の配線２６に接続される。
そして、図８に示すように、複数のＮＭＯＳトランジスタＮＴａは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４３−１ｃに係るＮＭＯＳトランジスタＮＴａのみを図示しているが、他のドライバ１４３−１ａ、１４３−１ｂ、１４３−１ｄ、及び１４３−１ｅに係るＮＭＯＳトランジスタＮＴａもＤ２方向に沿って並列に設けられる。
ところで、ゲート電極１４は「ＭＸ」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置し、配線２７ａ及び２７ｂは、「Ｍ０」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。
図８に示すように、ガードリングとして機能する不純物領域１０−７及び１０−９は、Ｄ２方向に延伸し、Ｄ１方向において複数のＮＭＯＳトランジスタＮＴａを挟んでいる。
＜１−３−５＞第２ドライバ１４２−２及び第４ドライバ１４３−２の回路
図１６を用いて、第２ドライバ１４２−２及び第４ドライバ１４３−２の回路について説明する。
上述したように、第２ドライバ１４２−２は、出力信号波形の立ち下がりを制御する。例えば、第２ドライバ１４２−２は、例えば複数のＮＭＯＳトランジスタＮＴ（本例では例えば３１個のＮＭＯＳトランジスタＮＴ１〜ＮＴ３１）を備えている。そして、３１個のＮＭＯＳトランジスタＮＴは、１個、２個、４個、８個、１６個ずつ制御される。ここでは、１個のＮＭＯＳトランジスタＮＴ１を備える領域を、ドライバ１４２−２ａとラベルし、２個のＮＭＯＳトランジスタＮＴ２、ＮＴ３を備える領域を、ドライバ１４２−２ｂとラベルし、４個のＮＭＯＳトランジスタＮＴ４〜ＮＴ７を備える領域を、ドライバ１４２−２ｃとラベルし、８個のＮＭＯＳトランジスタＮＴ８〜ＮＴ１５を備える領域を、ドライバ１４２−２ｄとラベルし、１６個のＮＭＯＳトランジスタＮＴ１６〜ＮＴ３１を備える領域を、ドライバ１４２−２ｅとラベルする。
第４ドライバ１４３−２は、１個のＮＭＯＳトランジスタＮＴを動作させるために、インバータＮＩＮＶが設けられている。ここでは、インバータＮＩＮＶ１を備える領域をドライバ１４３−２ａとラベルし、インバータＮＩＮＶ２、及びＮＩＮＶ３を備える領域をドライバ１４３−２ｂとラベルし、インバータＮＩＮＶ４〜ＮＩＮＶ７を備える領域をドライバ１４３−２ｃとラベルし、インバータＮＩＮＶ８〜ＮＩＮＶ１５を備える領域をドライバ１４３−２ｄとラベルし、インバータＮＩＮＶ１６〜ＮＩＮＶ３１を備える領域をドライバ１４３−２ｅとラベルする。
第２ドライバ１４２−２及び第４ドライバ１４３−２は、抵抗素子ＮＲを介して接続される。具体的には、ＮＭＯＳトランジスタＮＴ１は、抵抗素子ＮＲ１を介してインバータＮＩＮＶ１に接続される。同様に、ＮＭＯＳトランジスタＮＴ２〜３１は、それぞれ抵抗素子ＮＲ２〜３１を介してインバータＮＩＮＶ２〜３１に接続される。
後述するように、抵抗素子ＮＲ１〜ＮＲ３１は、配線抵抗を利用して設けられている。そして、インバータＮＩＮＶ１〜ＮＩＮＶ３１から、ＮＭＯＳトランジスタＮＴ１〜ＮＴ３１までの配線の距離は略等しい。そのため、配線抵抗を利用する抵抗素子ＮＲ１〜ＮＲ３１の抵抗値はそれぞれ略等しい。
ドライバ１４３−２ａは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ２ａを受信すると、ＮＭＯＳトランジスタＮＴ１へ制御信号を供給する。ＮＭＯＳトランジスタＮＴ１は、ドライバ１４３−２ａから“Ｌ”レベルの制御信号を受信すると、ノードＮ５を介してパッド１４１に電圧ＶＳＳを供給する。
ドライバ１４３−２ｂは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ２ｂを受信すると、ＮＭＯＳトランジスタＮＴ２、ＮＴ３へ制御信号を供給する。ＮＭＯＳトランジスタＮＴ２、ＮＴ３は、ドライバ１４３−２ｂから“Ｌ”レベルの制御信号を受信すると、ノードＮ５を介してパッド１４１に電圧ＶＳＳを供給する。
ドライバ１４３−２ｃは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ２ｃを受信すると、ＮＭＯＳトランジスタＮＴ４〜ＮＴ７へ制御信号を供給する。ＮＭＯＳトランジスタＮＴ４〜ＮＴ７は、ドライバ１４３−２ｃから“Ｌ”レベルの制御信号を受信すると、ノードＮ５を介してパッド１４１に電圧ＶＳＳを供給する。
ドライバ１４３−２ｄは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ２ｄを受信すると、ＮＭＯＳトランジスタＮＴ８〜ＮＴ１５へ制御信号を供給する。ＮＭＯＳトランジスタＮＴ８〜ＮＴ１５は、ドライバ１４３−２ｄから“Ｌ”レベルの制御信号を受信すると、ノードＮ５を介してパッド１４１に電圧ＶＳＳを供給する。
ドライバ１４３−２ｅは、周辺回路１５０（例えば制御回路１５０ｂ）から、信号ＩＮ２ｅを受信すると、ＮＭＯＳトランジスタＮＴ１６〜ＮＴ３１へ制御信号を供給する。ＮＭＯＳトランジスタＮＴ１６〜ＮＴ３１は、ドライバ１４３−２ｅから“Ｌ”レベルの制御信号を受信すると、ノードＮ５を介してパッド１４１に電圧ＶＳＳを供給する。
＜１−３−６＞第２ドライバ１４２−２及び第４ドライバ１４３−２の一部の回路図
図１７を用いて、第２ドライバ１４２−２及び第４ドライバ１４３−２の一部の回路について説明する。
ここでは、１組のＮＭＯＳトランジスタＮＴ、抵抗素子ＮＲ、インバータＮＩＮＶの回路について説明する。
図１７に示すように、インバータＮＩＮＶは、例えばＰＭＯＳトランジスタＰＴｄ及びＮＭＯＳトランジスタＮＴｄを備えている。ＰＭＯＳトランジスタＰＴｄのソースはＶＣＣＱ―パッドに接続され、ゲート電極には信号ＩＮ２（ＩＮ２ａ〜ＩＮ２ｅのいずれか）が供給され、ドレインはノードＮ８に接続される。ＮＭＯＳトランジスタＮＴｄのドレインはノードＮ８に接続され、ゲート電極には信号ＩＮ２（ＩＮ２ａ〜ＩＮ２ｅのいずれか）が供給され、ドレインはノードＮ７を介してＶＳＳ−パッドに接続される。
抵抗素子ＮＲは、一端がノードＮ８に接続され、他端がノードＮ６に接続される。
図１７に示すように、ＮＭＯＳトランジスタＮＴは、例えば２つのＮＭＯＳトランジスタＮＴｂ及びＮＴｃを備えている。ＮＭＯＳトランジスタＮＴｂのドレインはノードＮ５を介してＩＯ―パッドに接続され、ゲート電極はノードＮ６に接続され、ソースはノードＮ７を介してＶＳＳ−パッドに接続される。ＮＭＯＳトランジスタＮＴｃのドレインはノードＮ５を介してＩＯ―パッドに接続され、ゲート電極はノードＮ６に接続され、ソースはノードＮ７を介してＶＳＳ−パッドに接続される。
例えば、信号ＩＮ２が“Ｈ”レベルの場合、ＰＭＯＳトランジスタＰＴｄがオフ状態になり、ＮＭＯＳトランジスタＮＴｄがオン状態となり、ノードＮ８の電位が“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタＮＴｂ及びＮＴｃがオフ状態になる。
また、信号ＩＮ２が“Ｌ”レベルの場合、ＰＭＯＳトランジスタＰＴｄがオン状態になり、ＮＭＯＳトランジスタＮＴｄがオフ状態となり、ノードＮ８の電位が“Ｈ”レベルとなる。これにより、ＮＭＯＳトランジスタＮＴｂ及びＮＴｃがオン状態になり、ＩＯ−パッドに電圧ＶＳＳを供給することができる。
＜１−３−７＞第２ドライバ１４２−２及び第４ドライバ１４３−２の一部のレイアウト
次に、図１８を用いて、第２ドライバ１４２−２及び第４ドライバ１４３−２の一部のレイアウトについて説明する。ここでは、ドライバ１４２−２ｃ及びドライバ１４３−２ｃのみについて説明する。尚、図１８では、簡単のため、導電体と、不純物領域とを図示している。
図１８〜図２０に示すように、Ｐ型半導体基板（Ｐ−ＳＵＢ）１の表面領域には、Ｎ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−１２が設けられる。２つの不純物領域１０−１２の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極３２が設けられている。この、ゲート電極３２、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−１２は、ＮＭＯＳトランジスタＮＴｂとして機能する。
ソースとして機能する不純物領域１０−１２上には、導電体のコンタクト３６−１が設けられ、導電体の配線４４に接続される。配線４４は、ＶＳＳ―パッドに電気的に接続される。ドレインとして機能する不純物領域１０−１２上には、導電体のコンタクト３７−１が設けられ、導電体の配線４５に接続される。配線４５は、ＩＯ―パッドに電気的に接続される。
ところで、ゲート電極３２は「ＭＸ」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置し、配線４４、及び４５は、「Ｍ１（ＭＸ＜Ｍ１）」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。
そして、図１８に示すように、複数のＮＭＯＳトランジスタＮＴｂは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４２−２ｃに係るＮＭＯＳトランジスタＮＴｂのみを図示しているが、他のドライバ１４２−２ａ、１４２−２ｂ、１４２−２ｄ、及び１４２−２ｅに係るＮＭＯＳトランジスタＮＴｂもＤ２方向に沿って並列に設けられる。
図１８、図１９、及び図２１に示すように、ゲート電極３２上には導電体のコンタクト３５が設けられ、導電体の配線４３ａ及び４３ｂに接続される。配線４３ａ及び４３ｂは、「Ｍ０（ＭＸ＜Ｍ０＜Ｍ１）」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。そして、配線４３ａ及び４３ｂは、「Ｍ１」とラベルされる配線よりも高抵抗の配線である。そのため、配線４３ａ及び４３ｂは、上述した抵抗素子ＮＲとして機能する。
図１８、図１９、図２２に示すように、半導体基板３００の表面領域には、Ｎ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−１３が設けられる。２つの不純物領域１０−１３の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極３２が設けられている。この、ゲート電極３２、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−１３は、ＮＭＯＳトランジスタＮＴｃとして機能する。
ソースとして機能する不純物領域１０−１３上には、導電体のコンタクト３６−２が設けられ、導電体の配線４４に接続される。配線４４は、ＶＳＳ―パッドに電気的に接続される。ドレインとして機能する不純物領域１０−１３上には、導電体のコンタクト３７−２が設けられ、導電体の配線４５に接続される。配線４５は、ＩＯ―パッドに電気的に接続される。
そして、図１８に示すように、複数のＮＭＯＳトランジスタＮＴｃは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４２−２ｃに係るＮＭＯＳトランジスタＮＴｃのみを図示しているが、他のドライバ１４２−２ａ、１４２−２ｂ、１４２−２ｄ、及び１４２−２ｅに係るＮＭＯＳトランジスタＮＴｃもＤ２方向に沿って並列に設けられる。
図１８に示すように、ガードリングとして機能する不純物領域１０−１１及び１０−１４は、Ｄ２方向に延伸し、Ｄ１方向において複数のＮＭＯＳトランジスタＮＴｂ及びＮＴｃを挟んでいる。
図１８、図１９、及び図２３に示すように、配線４３ｂ上には導電体のコンタクト３８が設けられ、導電体の配線４６に接続される。配線４６は、「Ｍ１」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。そして、配線４６は、「Ｍ０」とラベルされる配線よりも低抵抗の配線である。
図１８、図１９、図２４に示すように、半導体基板３００の表面領域には、Ｎ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−１５が設けられる。２つの不純物領域１０−１５の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極３３が設けられている。この、ゲート電極３３、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−１５は、ＮＭＯＳトランジスタＮＴｄとして機能する。
ソースとして機能する不純物領域１０−１５上には、導電体のコンタクト３９が設けられ、導電体の配線４４に接続される。配線４４は、ＶＳＳ―パッドに電気的に接続される。ドレインとして機能する不純物領域１０−１５上には、導電体のコンタクト４０が設けられ、導電体の配線４６に接続される。
そして、図１８に示すように、複数のＮＭＯＳトランジスタＰＴｄは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４３−２ｃに係るＮＭＯＳトランジスタＮＴｄのみを図示しているが、他のドライバ１４３−２ａ、１４３−２ｂ、１４３−２ｄ、及び１４３−２ｅに係るＮＭＯＳトランジスタＮＴｄもＤ２方向に沿って並列に設けられる。
ところで、ゲート電極３３は「ＭＸ」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。
図１８に示すように、ガードリングとして機能する不純物領域１０−１４及び１０―１６は、Ｄ２方向に延伸し、Ｄ１方向において複数のＮＭＯＳトランジスタＮＴｄを挟んでいる。
図１８、図１９、図２５に示すように、半導体基板３００の表面領域には、Ｎ型不純物を含むウェル領域（Ｎ−ＷＥＬＬ）２が設けられている。そして、ウェル領域４００の表面領域には、Ｐ型不純物を含む複数の不純物領域（ソース／ドレイン領域）１０−１８が設けられる。２つの不純物領域１０−１８の間にはチャネルとして機能するチャネル領域ＣＨＮが設けられている。チャネル領域ＣＨＮの上方には、絶縁膜（不図示）が設けられ、絶縁膜上には、導電体のゲート電極３４が設けられている。この、ゲート電極３４、チャネル領域ＣＨＮ、チャネル領域ＣＨＮを挟む２つの不純物領域１０−１８は、ＰＭＯＳトランジスタＰＴｄとして機能する。
ソースとして機能する不純物領域１０−１８上には、導電体のコンタクト４１が設けられ、導電体の配線４７ａ及び４７ｂに接続される。配線４７ａ及び４７ｂは、ＶＳＳ―パッドに電気的に接続される。ドレインとして機能する不純物領域１０−１８上には、導電体のコンタクト４２が設けられ、導電体の配線４６に接続される。
そして、図１８に示すように、複数のＰＭＯＳトランジスタＰＴｄは、Ｄ２方向に沿って並列に設けられる。上述したように、ここでは、ドライバ１４３−２ｃに係るＰＭＯＳトランジスタＰＴｄのみを図示しているが、他のドライバ１４３−２ａ、１４３−２ｂ、１４３−２ｄ、及び１４３−２ｅに係るＰＭＯＳトランジスタＰＴｄもＤ２方向に沿って並列に設けられる。
ところで、ゲート電極３４は「ＭＸ」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置し、配線４７ａ及び４７ｂは、「Ｍ０」とラベルされる高さ（Ｄ３方向に沿った高さ）に位置する。
図１８に示すように、ガードリングとして機能する不純物領域１０−１７及び１０−１９は、Ｄ２方向に延伸し、Ｄ１方向において複数のＰＭＯＳトランジスタＮＴｄを挟んでいる。
＜１−４＞効果
上述したように、本実施形態に係る半導体記憶装置では、ＩＯ−パッド及び電源パッドの間に、オフチップドライバ及びプリドライバが設けられている。これにより、以下のような効果が得られる。
＜１−４−１＞効果１
実施形態に係る効果１を説明するために、比較例について説明する。
図２６に示すように、比較例によれば、第１ドライバ１４２−３を制御する第３ドライバ１４３−３は、Ｄ２方向に隣り合って設けられる。また、図２６に示すように、第２ドライバ１４２−４を制御する第４ドライバ１４３−４は、Ｄ２方向に隣り合って設けられる。
次に、一例として第１ドライバ１４２−３及び第３ドライバ１４３−３の関係について説明する。図２７に示すように、第３ドライバ１４３−３（１４３−３ａ〜１４３−３ｅ）のインバータＰＩＮＶ（ＰＩＮＶ１ｃ〜ＰＩＮＶ３１ｃ）は、Ｄ２方向に延伸する配線を介して、第１ドライバ１４２−３（１４２−３ａ〜１４２−３ｅ）のＰＭＯＳトランジスタＰＴ（ＰＴ１〜ＰＴ３１）に接続される。Ｄ２方向に延伸する配線は、例えば「Ｍ０」とラベルされる高抵抗値の配線である。そして、第１ドライバ１４２−３及び第３ドライバ１４３−３を接続する配線の長さは、上述した第１ドライバ１４２−１及び第３ドライバ１４３−１を接続する配線の長さよりも長い。
そのため、図２８に示すように、例えばインバータＰＩＮＶ１ｃ及びＰＭＯＳトランジスタＰＴ１の間に設けられる抵抗素子ＰＲ１ｃの抵抗値は例えば６００Ω程度である。
一方で、図２９に示すように、上述した実施形態に係るインバータＰＩＮＶ１及びＰＭＯＳトランジスタＰＴ１の間に設けられる抵抗素子ＰＲ１の抵抗値は例えば１０Ω程度である。
抵抗素子ＰＲ１ｃの抵抗値が、抵抗素子ＰＲ１の抵抗値よりも大きいため、ＰＭＯＳトランジスタＰＴ１を制御するためのインバータＰＩＮＶ１ｃの回路面積は、インバータＰＩＮＶ１の回路面積よりも大きくなる。
以上のように、本実施形態に係る半導体記憶装置では、比較例の第１ドライバ１４２−３及び第３ドライバ１４３−３の距離と比較して、第１ドライバ１４２−１及び第３ドライバ１４３−１の距離は短い。そのため、第１ドライバ１４２−１及び第３ドライバ１４３−１の間の抵抗素子の抵抗値は、第１ドライバ１４２−３及び第３ドライバ１４３−３の間の抵抗素子の抵抗値よりも小さくなる。その結果、第３ドライバ１４３−１に設けられるインバータの回路面積は、第３ドライバ１４３−３に設けられるインバータの回路面積よりも小さくなる。そのため、比較例と比較し、上述した実施形態によれば半導体記憶装置の回路面積を小さくすることができる。
なお、ここでは詳細に記載しないが、第２ドライバ１４２−２及び第４ドライバ１４３−２についても同様の効果を得ることが可能である。
＜１−４−２＞効果２
図２７に示すように、比較例では、インバータＰＩＮＶ１ｃ及びＰＭＯＳトランジスタＰＴ１の距離は、インバータＰＩＮＶ２ｃ及びＰＭＯＳトランジスタＰＴ２の距離よりも短い。そのため、インバータＰＩＮＶ１ｃ及びＰＭＯＳトランジスタＰＴ１の間の抵抗素子ＰＲ１ｃの抵抗値は、インバータＰＩＮＶ２ｃ及びＰＭＯＳトランジスタＰＴ２の間の抵抗素子ＰＲ２ｃの抵抗値よりも小さい。
同様に、インバータＰＩＮＶ２ｃ〜ＰＩＮＶ３１ｃ及びＰＭＯＳトランジスタＰＴ２〜ＰＴ３１の距離はそれぞれ異なる。そのため、抵抗素子ＰＲ２ｃ〜ＰＲ３１ｃの抵抗値は、抵抗素子ＰＲ２ｃ〜ＰＲ３１ｃの順で大きくなる。
このように、抵抗素子ＰＲ１ｃ〜ＰＲ３１ｃの抵抗値が異なると、第１ドライバ１４２−３に入力される信号のタイミング等にズレが生じ、第１ドライバ１４２−３が適切な出力信号を生成できない可能性がある。
他方で、図３０に示すように、上述した実施形態では、ドライバ１４２−１の複数のＰＭＯＳトランジスタと、ドライバ１４３−１の複数のＰＭＯＳトランジスタとは、平行に配列されている。そして、図３０に示すように、ドライバ１４２−１のＰＭＯＳトランジスタからドライバ１４３−１のＰＭＯＳトランジスタまでの距離（Ａ１〜Ａ４）は略等しい。そのため、ドライバ１４２−１と、ドライバ１４３−１との間に設けられる抵抗素子の抵抗値は略等しい。
そのため、上述したような問題を抑制することができる。
なお、ここでは詳細に記載しないが、第２ドライバ１４２−２及び第４ドライバ１４３−２についても同様の効果を得ることが可能である。
＜１−４−３＞効果３
実施形態に係る効果３を説明するために、比較例について説明する。
図３１に示すように、比較例では、ドライバ１４２−３のＰＭＯＳトランジスタＰＴｂ寄りにコンタクト１５が設けられ、配線１２及び配線２３ａが接続される。この場合、配線２３ａから、ＰＭＯＳトランジスタＰＴｂのゲートまでの距離は距離Ｂ１となり、配線２３ａから、ＰＭＯＳトランジスタＰＴａのゲートまでの距離は距離Ｂ２（Ｂ１＜Ｂ２）となる。この場合、ＰＭＯＳトランジスタＰＴａ及びＰＴｂに入力される信号のタイミングがズレて、ＰＭＯＳトランジスタＰＴａ及びＰＴｂの動作タイミングがズレる恐れがある。
他方で、図３２に示すように、本願では、ドライバ１４２−１のＰＭＯＳトランジスタＰＴａ及びＰＴｂの間にコンタクト１５が設けられ、配線１２及び配線２３ａが接続される。そのため、配線２３ａから、ＰＭＯＳトランジスタＰＴａのゲートまでの距離と、配線２３ａから、ＰＭＯＳトランジスタＰＴａｂゲートまでの距離は等しくなる（距離Ｂ３）。その結果、ＰＭＯＳトランジスタＰＴａ及びＰＴｂに入力される信号のタイミングは略同時になり、ＰＭＯＳトランジスタＰＴａ及びＰＴｂの動作タイミングは略同時になる。
なお、ここでは詳細に記載しないが、第２ドライバ１４２−２についても同様の効果を得ることが可能である。
＜１−４−４＞効果４
上述したように、本実施形態によれば（図８等参照）、ドライバ１４２−１及びドライバ１４３−１には、共通の電圧ＶＣＣＱが供給される。そのため、内部のノイズに対する出力のカットオフ特性を改善することができる。
＜１−４−５＞効果５
上述したように、本実施形態によれば（図１８等参照）、ドライバ１４２−２及びドライバ１４３−２には、共通の電圧ＶＳＳが供給される。そのため、ＩＲドロップを軽減する。
＜１−４−６＞効果６
実施形態に係る効果６を説明するために、比較例について説明する。
トランジスタは、ガードリング用の不純物領域によって保護されている。そのため、図３３及び図３４に示すように、比較例では、ガードリング用の不純物領域１０−４ａ及び１０−４ｂが更に追加されることがある。
しかしながら、本実施形態では、ＰＭＯＳトランジスタとＰＭＯＳトランジスタとを隣接させているため、ガードリング用の不純物領域を必要最小限にすることができる。その結果、本実施形態では、不純物領域１０−４ａ及び１０−４ｂが不要となり、回路面積の増大を抑制するこが可能となる。
＜１−４−７＞効果７
図８に示すように、本実施形態では、端部にＮＭＯＳトランジスタが設けられている。そのため、図３５に示すように、ＮＭＯＳトランジスタＮＴａの近傍に、ＮＭＯＳトランジスタからなるＥＳＤ保護回路１４６を配置することができる。その結果、面積の増大を抑制しつつＥＳＤ保護回路１４６を配置することができる。
＜２＞変形例
なお、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
また、上述した各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…メモリシステム
２…ホスト
１００…ＮＡＮＤ型フラッシュメモリ
１２０…ロウ制御回路
１３０…カラム制御回路
１４０…入出力ターミナル
１５０…周辺回路
１１０…メモリセルアレイ
２００…メモリコントローラ

Claims (6)

  1. メモリセルアレイと、
    前記メモリセルアレイに関する出力信号を送信する信号パッドと、
    第１電圧を受信する第１電圧パッドと、
    前記信号パッドから出力される信号を調整する第１調整回路と、
    前記第１調整回路を動作させる第１動作回路と、
    前記第１調整回路と、前記第１動作回路とは、前記信号パッド及び前記第１電圧パッドとの間に設けられる半導体記憶装置。
  2. 前記第１調整回路は、複数の第１トランジスタを備え、
    前記第１ドライバは、複数の第１インバータを備え、
    複数の前記第１トランジスタと、複数の前記第１インバータとの間に設けられる複数の配線の長さは、それぞれ等しい
    請求項１記載の半導体記憶装置。
  3. 複数の前記第１トランジスタと、複数の前記第１インバータとの間に設けられる配線の抵抗値は、それぞれ等しい
    請求項２記載の半導体記憶装置。
  4. 前記第１電圧とは異なる第２電圧を受信する第２電圧パッドと、
    前記信号パッドから出力される信号を調整する第２調整回路と、
    前記第２調整回路を動作させる第２動作回路と、
    前記第２調整回路と、前記第２動作回路とは、前記信号パッド及び前記第２電圧パッドとの間に設けられる請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記第２調整回路は、複数の第２トランジスタを備え、
    前記第２ドライバは、複数の第２インバータを備え、
    複数の前記第２トランジスタと、複数の前記第２インバータとの間に設けられる複数の配線の長さは、それぞれ等しい
    請求項４記載の半導体記憶装置。
  6. 複数の前記第２トランジスタと、複数の前記第２インバータとの間に設けられる配線の抵抗値は、それぞれ等しい
    請求項５記載の半導体記憶装置。
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