JP2022051364A - 半導体記憶装置 - Google Patents

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Masato Dome
健介 山本
Kensuke Yamamoto
勝 小柳
Masaru Koyanagi
良 福田
Makoto Fukuda
隼也 松野
Junya Matsuno
賢郎 久保田
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Abstract

【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、第１信号を受信し、第１信号に基づく第２信号を出力する第１回路ユニットと、第２信号を受信し、第２信号に基づく第３信号を出力する第２回路ユニットと、第３信号に基づく第４信号を受信し、第４信号に基づいて第５信号を出力するドライバ回路と、第５信号を外部に出力する入出力パッドと、外部から第１電圧が供給される第１電源パッドと、外部から第２電圧が供給される第２電源パッドと、第１回路ユニットと第１電源パッドとを接続する第１配線と、第２回路ユニットと第１電源パッドとを接続し、第１配線に電気的に接続されていない第２配線とを備える。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
国際公開第２０１８／０５５７３４号公報
動作信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１電圧、及び第１電圧と異なる第２電圧を印加され、第１信号を受信し、第１信号に基づく第２信号を出力する第１回路ユニットと、第１電圧及び第２電圧を印加され、第２信号を受信し、第２信号に基づく第３信号を出力する第２回路ユニットと、第３信号に基づく第４信号を受信し、第４信号に基づいて第５信号を出力するドライバ回路と、第５信号を外部に出力する入出力パッドと、外部から第１電圧が供給される第１電源パッドと、外部から第２電圧が供給される第２電源パッドと、第１回路ユニットと第１電源パッドとを接続する第１配線と、第２回路ユニットと第１電源パッドとを接続し、第１配線に電気的に接続されていない第２配線とを備える。
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置に含まれる入出力回路のブロック図である。 図３は、第１実施形態に係る半導体記憶装置に含まれる入出力回路のブロック図である。 図４は、第１実施形態に係る半導体記憶装置に含まれる出力回路の一例を示す回路図である。 図５は、第１実施形態に係る半導体記憶装置に含まれる調整回路の一例を示す回路図である。 図６は、第１実施形態に係る半導体記憶装置に含まれる出力回路の動作を説明する図である。 図７は、第１実施形態に係る半導体記憶装置に含まれる出力回路の動作を説明する図である。 図８は、第２実施形態に係る半導体記憶装置に含まれる入出力回路のブロック図である。 図９は、第２実施形態に係る半導体記憶装置に含まれる出力回路の一例を示す回路図である。 図１０は、第３実施形態に係る半導体記憶装置に含まれる入出力回路のブロック図である。 図１１は、第３実施形態に係る半導体記憶装置に含まれる出力回路の一例を示す回路図である。 図１２は、第４実施形態に係る半導体記憶装置に含まれる入出力回路のブロック図である。 図１３は、第４実施形態に係る半導体記憶装置に含まれる出力回路の一例を示す回路図である。 図１４は、第５実施形態に係る半導体記憶装置に含まれる入出力回路のブロック図である。 図１５は、第５実施形態に係る半導体記憶装置に含まれる出力回路の一例を示す回路図である。 図１６は、第６実施形態に係る半導体記憶装置に含まれる入出力回路のブロック図である。 図１７は、第６実施形態に係る半導体記憶装置に含まれる出力回路の一例を示す回路図である。
以下、図面を参照して実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
なお、以下の説明では、信号Ｘ＜ｍ：０＞（ｍは自然数）とは、（ｍ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｍ＞の集合を意味する。また、信号Ｘ＜ｍ：０＞、すなわち（ｍ＋１）ビットのデジタル信号において、Ｘ＜ｍ＞を最上位ビット、Ｘ＜０＞を最下位ビットと呼ぶ。また、構成要素Ｙ＜ｍ：０＞とは、信号Ｘ＜ｍ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、…、及びＹ＜ｍ＞の集合を意味する。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリを含むメモリシステムの全体構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリを含むメモリシステムのブロック図である。
図１に示すように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００、及びコントローラ２００を含む。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを含み、データを不揮発に記憶する。なお、ＮＡＮＤ型フラッシュメモリ１００は、メモリシステム１内に複数設けられてもよい。この場合、複数のＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００の制御により、それぞれが独立して動作可能である。
コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ＮＡＮＤ型フラッシュメモリ１００を制御する。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ／ビジー信号Ｒ／Ｂｎ、入出力信号ＩＯ、並びにデータストローブ信号ＤＱＳ及びＢＤＱＳ（信号ＤＱＳの反転信号）である。
チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。なお、「アサート」とは、信号（または論理）が有効（アクティブ）な状態とされていることを意味し、これに相対する用語として「ネゲート」とは、信号（または論理）が無効（インアクティブ）な状態とされていることを意味する。コマンドラッチイネーブル信号ＣＬＥは、信号ＩＯがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＩＯがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１００内へ取り込むための信号であり、例えば“Ｌ”レベルでアサートされる。ライトイネーブル信号ＷＥｎがトグルされるたびに、ＮＡＮＤ型フラッシュメモリ１００は、信号ＩＯを取り込む。リードイネーブル信号ＲＥｎは、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎがトグルされるたびに、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００に信号ＩＯを出力する。
レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるかレディ状態であるか（コントローラ２００からコマンドを受信不可能な状態か可能な状態か）を示す信号であり、例えばＮＡＮＤ型フラッシュメモリ１００がビジー状態の際に“Ｌ”レベルとされる。
入出力信号ＩＯは、例えば８ビットの信号ＩＯ＜０＞～ＩＯ＜７＞（以下、８個の信号ＩＯを区別する場合は、それぞれＩＯ＜０＞～ＩＯ＜７＞と表記し、区別しない場合は、単に信号ＩＯ、または信号ＩＯ＜７：０＞と表記する）である。入出力信号ＩＯは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、例えばコマンド、アドレス、書き込みデータ、及び読み出しデータ等である。データストローブ信号ＤＱＳ及びＢＤＱＳは、例えば信号ＩＯの送受信のタイミングを制御するために使用される。例えば、データの書き込み時には、書き込みデータＩＯと共に信号ＤＱＳ及び信号ＢＤＱＳがコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に送信される。そして、信号ＤＱＳ及び信号ＢＤＱＳがトグルされ、ＮＡＮＤ型フラッシュメモリ１００は、信号ＤＱＳ及び信号ＢＤＱＳに同期して書き込みデータＩＯを受信する。また、データの読み出し時には、読み出しデータＩＯと共に信号ＤＱＳ及び信号ＢＤＱＳがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００に送信される。信号ＤＱＳ及び信号ＢＤＱＳは、前述のリードイネーブル信号ＲＥｎに基づいて生成される。そして、信号ＤＱＳ及び信号ＢＤＱＳがトグルされ、コントローラ２００は、信号ＤＱＳ及び信号ＢＤＱＳに同期して読み出しデータＩＯを受信する。
また、コントローラ２００は、図示せぬホストバスによって図示せぬホスト機器に接続される。コントローラ２００は、例えばホスト機器から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
１．１．２ ＮＡＮＤ型フラッシュメモリ１００の構成について
引き続き図１を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の構成の詳細について説明する。なお、図１では、各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、入出力回路１０、ＺＱ較正回路１１、ロジック制御回路１２、レディ／ビジー回路１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７、シーケンサ１８、電圧発生回路１９、ロウデコーダ２０、メモリセルアレイ２１、センスアンプ２２、データレジスタ２３、カラムデコーダ２４、入出力パッド群２５、ＺＱパッド２６、入力パッド群２７、及びＲＢパッド２８を含む。
入出力回路１０は、コントローラ２００と信号ＩＯ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを送受信する。なお、入出力回路１０は、ロジック制御回路１２を介して、コントローラ２００から信号ＤＱＳ及び信号ＢＤＱＳを受信してもよい。入出力回路１０は、信号ＩＯ＜７：０＞内のコマンドＣＭＤをコマンドレジスタ１６に送信する。入出力回路１０は、信号ＩＯ＜７：０＞内のアドレスＡＤＤをアドレスレジスタ１５と送受信し、信号ＩＯ＜７：０＞内のデータＤＡＴをデータレジスタ２３と送受信する。入出力回路１０は、コントローラ２００から受信した各種動作のパラメータ設定をＳｅｔ＿Ｆｅａｔｕｒｅ回路１７に送信し、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７から出力インピーダンスの設定値（例えば、２５Ω、３５Ω、または５０Ωのいずれかの設定値）に関するパラメータ情報（以下、「Ｒｏｎ設定値情報」と呼ぶ）を受信する。
また、入出力回路１０は、複数の信号に対応する複数の入力回路１０ａ及び複数の出力回路１０ｂを含む。例えば、１つの入力回路１０ａ及び１つの出力回路１０ｂの組は、入出力パッド群２５内の１つのパッドに接続され、信号ＩＯ＜７：０＞のいずれかのビット、信号ＤＱＳ、または信号ＢＤＱＳの送受信に用いられる。以下、信号ＩＯ＜ｋ＞（ｋは、０≦ｋ≦７の整数）に対応する入力回路１０ａ及び出力回路１０ｂを、入力回路１０ａ＜ｋ＞及び出力回路１０ｂ＜ｋ＞と表記する。出力回路１０ｂの詳細については後述する。
入出力パッド群２５は、信号ＩＯ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳに対応するＩＯパッド２５＜７：０＞、ＤＱＳパッド２５＿ＤＱＳ、及びＢＤＱＳパッド２５＿ＢＤＱＳを含む。入出力パッド群２５は、入出力回路１０とＮＡＮＤバスとを接続する。入出力パッド群２５内の各パッドは、ＮＡＮＤ型フラッシュメモリ１００の外部から、ある出力インピーダンスを有する１つの出力端子として認識され得る。
ＺＱ較正回路１１は、ＺＱパッド２６を介して、基準抵抗素子３００に接続される。ＺＱ較正回路１１は、シーケンサ１８の指示により、基準抵抗素子３００に基づいてＮＡＮＤ型フラッシュメモリ１００の出力インピーダンスを較正するＺＱ較正動作を実行する機能を有する。例えば、ＺＱ較正回路１１は、ＮＡＮＤ型フラッシュメモリ１００の動作環境温度の上限温度と下限温度における出力インピーダンスを測定して、出力回路１０ｂ内の後述するオフチップドライバ（ＯＣＤ）のトランジスタサイズの較正値を算出する。以下の説明において、トランジスタサイズが異なるトランジスタとは、例えばゲート幅が異なり、ゲート長、ゲート酸化膜厚、ソース及びドレインの拡散層条件等の他のパラメータが同じであるトランジスタのことを示す。そして、トランジスタサイズの較正とは、並列に接続された複数のトランジスタにおいて、選択する１つまたは複数のトランジスタの組み合わせを変更して、選択されたトランジスタによる合成のオン抵抗Ｒｏｎを較正することを示す。ＺＱ較正回路１１は、較正結果と、Ｒｏｎ設定値情報と、後述するＲｏｎ情報とに基づいて、ＯＣＤのトランジスタのオン抵抗Ｒｏｎを制御するためのＲｏｎ制御信号を出力回路１０ｂに送信する。
ＺＱパッド２６は、一端が基準抵抗素子３００に接続され、他端がＺＱ較正回路１１に接続される。ＺＱパッド２６は、ＮＡＮＤ型フラッシュメモリ１００の外部から、ある出力インピーダンスを有する１つの出力端子として認識され得る。
ロジック制御回路１２は、入力パッド群２７に接続される。ロジック制御回路１２は、入力パッド群２７を介して、コントローラ２００から、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを受信する。ロジック制御回路１２は、受信した信号に応じて、入出力回路１０及びシーケンサ１８を制御する。
入力パッド群２７は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎに対応する複数のパッドを含み、ロジック制御回路１２とＮＡＮＤバスとを接続する。
レディ／ビジー回路１３は、ＲＢパッド２８に接続される。レディ／ビジー回路１３は、シーケンサ１８の動作状況に応じて、ＲＢパッド２８を介して、レディ／ビジー信号Ｒ／Ｂｎをコントローラ２００に送信する。なお、レディ／ビジー回路１３は、出力回路１０ｂを含んでいてもよい。
ＲＢパッド２８は、レディ／ビジー回路１３とＮＡＮＤバスとを接続する。
ステータスレジスタ１４は、例えばデータの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、コントローラ２００に動作が正常に終了したか否かを通知する。
アドレスレジスタ１５は、入出力回路１０を介してコントローラ２００から受信したアドレスＡＤＤを一時的に保持する。このアドレスＡＤＤには、ロウアドレスＲＡ及びカラムアドレスＣＡが含まれる。アドレスレジスタ１５は、ロウアドレスＲＡをロウデコーダ２０へ転送し、カラムアドレスＣＡをカラムデコーダ２４に転送する。
コマンドレジスタ１６は、入出力回路１０を介してコントローラ２００から受信したコマンドＣＭＤを一時的に保持し、シーケンサ１８に転送する。
Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７は、コントローラ２００から受信した各種動作のパラメータ設定を記憶し、各種動作におけるパラメータの設定を行う。例えば、ＮＡＮＤ型フラッシュメモリ１００が起動した際（電源ＯＮのとき）、シーケンサ１８は、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７からパラメータを読み出す動作を行う。なお、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７は、シーケンサ１８内に設けられてもよく、メモリセルアレイ２１内に、パラメータ設定が記憶されてもよい。
シーケンサ１８は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。より具体的には、シーケンサ１８は、コマンドレジスタ１６が保持するコマンドＣＭＤに応じて、例えばＺＱ較正回路１１、レディ／ビジー回路１３、ステータスレジスタ１４、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７、電圧発生回路１９、ロウデコーダ２０、センスアンプ２２、データレジスタ２３、及びカラムデコーダ２４等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
電圧発生回路１９は、シーケンサ１８の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばロウデコーダ２０、メモリセルアレイ２１、及びセンスアンプ２２等に供給する。ロウデコーダ２０及びセンスアンプ２２は、電圧発生回路１９から供給された電圧をメモリセルアレイ２１内のメモリセルトランジスタに印加する。
メモリセルアレイ２１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタを含む。メモリセルアレイ２１には、製品出荷前のテスト工程で測定されたトランジスタのオン抵抗Ｒｏｎに基づく情報（以下、「Ｒｏｎ情報」と呼ぶ）が不揮発に保存される。Ｒｏｎ情報は、出力インピーダンスを設定値に合わせ込むための情報である。Ｒｏｎ情報に基づいて、出力回路１０ｂ内の後述するＯＣＤのトランジスタサイズが決定される。
ロウデコーダ２０は、ロウアドレスＲＡをデコードし、デコード結果に基づいて、選択されたメモリセルトランジスタに必要な電圧を印加する。
センスアンプ２２は、読み出し動作のときには、メモリセルアレイ２１から読み出されたデータをセンスする。そして、センスアンプ２２は、読み出しデータＲＤをデータレジスタ２３に送信する。また、センスアンプ２２は、書き込み動作のときには、書き込みデータＷＤをメモリセルアレイ２１に送信する。
データレジスタ２３は、複数のラッチ回路を含む。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。例えば、書き込み動作において、データレジスタ２３は、入出力回路１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプ２２に送信する。また、読み出し動作において、データレジスタ２３は、センスアンプ２２から受信した読み出しデータＲＤを一時的に保持し、入出力回路１０に送信する。
カラムデコーダ２４は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ２３内のラッチ回路を選択する。
１．１．３ 入出力回路１０の構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０の構成について、図２を用いて説明する。図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０を示すブロック図であり、出力回路１０ｂ内の各構成要素同士の接続関係に着目して示している。なお、図２に示す入出力回路１０では、入力回路１０ａ＜０＞～１０ａ＜７＞は省略されている。
図２に示すように、入出力回路１０は、出力回路１０ｂ＜０＞～１０ｂ＜７＞を含む。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞は同じ構成であるため、以下では、出力回路１０ｂ＜０＞について説明する。
出力回路１０ｂ＜０＞は、データレジスタ２３から、メモリセルアレイ２１から読み出した読み出しデータＲＤ（以下、「データＤＡＴ＿Ｅ＜０＞」と表記する）を受信する。また、出力回路１０ｂ＜０＞は、読み出しデータＲＤの反転データ（以下、「データＤＡＴ＿Ｏ＜０＞」と表記する）と、信号ＲＥｎ及びＢＲＥｎ（信号ＲＥｎの反転信号）に基づくクロック信号ＣＬＫとを受信する。そして、出力回路１０ｂ＜０＞は、クロック信号ＣＬＫに基づいてデータＤＡＴ＿Ｅ＜０＞またはデータＤＡＴ＿Ｏ＜０＞を選択し、選択したデータに基づく信号ＩＯ＜０＞を、ＩＯパッド２５＜０＞を介してコントローラ２００に出力する。
出力回路１０ｂ＜０＞は、マルチプレクサ（ＭＵＸ）３０＜０＞、調整回路３１＜０＞、調整回路３２＜０＞、ドライバ３３＜０＞～３９＜０＞、並びにＯＣＤ４０＜０＞及び４１＜０＞を含む。
ＭＵＸ３０＜０＞は、一方の入力端子からデータＤＡＴ＿Ｅ＜０＞を受信し、他方の入力端子からデータＤＡＴ＿Ｏ＜０＞を受信する。また、ＭＵＸ３０＜０＞は、制御信号としてクロック信号ＣＬＫを受信する。そして、ＭＵＸ３０＜０＞は、クロック信号ＣＬＫに基づいてデータＤＡＴ＿Ｅ＜０＞またはデータＤＡＴ＿Ｏ＜０＞を選択し、選択したデータを調整回路３１＜０＞に送信する。例えば、ＭＵＸ３０＜０＞は、クロック信号ＣＬＫが“Ｈ”レベルのときに、データＤＡＴ＿Ｅ＜０＞を選択し、クロック信号ＣＬＫが“Ｌ”レベルのときに、データＤＡＴ＿Ｏ＜０＞を選択する。
調整回路３１＜０＞は、ＭＵＸ３０＜０＞から信号を受信する。そして、調整回路３１＜０＞は、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７から受信する図示せぬ制御信号に基づいて、ＭＵＸ３０＜０＞から受信した信号のパルス幅を調整し、調整した信号を調整回路３２＜０＞に送信する。
調整回路３２＜０＞は、調整回路３１＜０＞から信号を受信する。そして、調整回路３２＜０＞は、ロジック制御回路１２から受信する図示せぬ制御信号に基づいて、調整回路３１＜０＞から受信した信号のパルス幅を調整し、調整した信号をドライバ３３＜０＞に送信する。
ドライバ３３＜０＞は、調整回路３２＜０＞から信号を受信し、受信した信号に基づく信号をドライバ３４＜０＞及び３５＜０＞に送信する。これにより、ドライバ３４＜０＞及び３５＜０＞は駆動される。
ドライバ３４＜０＞は、ドライバ３３＜０＞から信号を受信し、受信した信号に基づく信号をドライバ３６＜０＞に送信する。これにより、ドライバ３６＜０＞は駆動される。
ドライバ３５＜０＞は、ドライバ３３＜０＞から信号を受信し、受信した信号に基づく信号をドライバ３７＜０＞に送信する。これにより、ドライバ３７＜０＞は駆動される。
ドライバ３６＜０＞は、ドライバ３４＜０＞から信号を受信し、ＺＱ較正回路１１からＯＣＤ４０＜０＞のトランジスタのオン抵抗Ｒｏｎを制御するためのＲｏｎ制御信号を受信し、これらの受信した信号に基づく信号をドライバ３８＜０＞に送信する。
ドライバ３７＜０＞は、ドライバ３５＜０＞から信号を受信し、ＺＱ較正回路１１からＯＣＤ４１＜０＞のトランジスタのオン抵抗Ｒｏｎを制御するためのＲｏｎ制御信号を受信し、これらの受信した信号に基づく信号をドライバ３９＜０＞に送信する。
ドライバ３８＜０＞は、ドライバ３６＜０＞から信号を受信し、受信した信号に基づく信号をＯＣＤ４０＜０＞に送信する。これにより、ＯＣＤ４０＜０＞は駆動される。
ドライバ３９＜０＞は、ドライバ３７＜０＞から信号を受信し、受信した信号に基づく信号をＯＣＤ４１＜０＞に送信する。これにより、ＯＣＤ４１＜０＞は駆動される。
ＯＣＤ４０＜０＞は、ドライバ３８＜０＞から信号を受信する。そして、ＯＣＤ４０＜０＞は、受信した信号を適正な電圧レベルに変換し、変換した電圧を、ＩＯパッド２５＜０＞を介してコントローラ２００に出力する。
ＯＣＤ４１＜０＞は、ドライバ３９＜０＞から信号を受信する。そして、ＯＣＤ４１＜０＞は、受信した信号を適正な電圧レベルに変換し、変換した電圧を、ＩＯパッド２５＜０＞を介してコントローラ２００に出力する。
ドライバグループ４２＜０＞は、ドライバ３６＜０＞、ドライバ３８＜０＞、及びＯＣＤ４０＜０＞を含む。ドライバグループ４３＜０＞は、ドライバ３７＜０＞、ドライバ３９＜０＞、及びＯＣＤ４１＜０＞を含む。なお、ドライバグループ４２＜０＞及びドライバグループ４３＜０＞は、出力回路１０ｂ＜０＞内にそれぞれ複数設けられてもよい。この場合、複数のドライバグループ４２＜０＞は、並列に接続される。また、複数のドライバグループ４３＜０＞は、並列に接続される。図２では、説明を簡略化するために、ドライバグループ４２＜０＞及びドライバグループ４３＜０＞をそれぞれ１個としている。
更に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０の構成について、図３を用いて説明する。図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０を示すブロック図であり、電源パッド（ＶＣＣＱパッド及びＶＳＳパッド）と出力回路１０ｂ内の各構成要素（以下、「回路ユニット」と表記する）とを接続する配線に着目して示している。なお、図３に示す入出力回路１０では、入力回路１０ａ＜０＞～１０ａ＜７＞は省略されている。更に、説明を簡略化するために、各出力回路１０ｂの回路ユニットについては、調整回路３１及び３２を示し、他の回路ユニットは省略されている。
図３に示すように、ＮＡＮＤ型フラッシュメモリ１００は、ＩＯ回路エリア５０＜０＞～５０＜７＞を含む。例えば、ＩＯ回路エリア５０＜０＞～５０＜７＞は、ＩＯ回路エリア５０＜０＞、ＩＯ回路エリア５０＜１＞、ＩＯ回路エリア５０＜２＞、・・・の順で互いに隣接して配列されている。なお、図３では、ＩＯ回路エリア５０＜４＞～５０＜７＞は省略されている。また、ＩＯ回路エリア５０＜０＞～５０＜３＞と、ＩＯ回路エリア５０＜４＞～５０＜７＞とは同じ構成であるため、以下では、ＩＯ回路エリア５０＜０＞～５０＜３＞について説明する。
ＩＯ回路エリア５０＜０＞は、出力回路１０ｂ＜０＞、ＩＯパッド２５＜０＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜０＞、複数の配線５３、配線５４ａ、及び複数の配線５４ｂを含む。
ＶＣＣＱパッド５１＜０＞は、外部からＮＡＮＤ型フラッシュメモリ１００に電源電圧ＶＣＣＱを供給するためのパッドである。ＶＳＳパッド５２＜０＞は、外部からＮＡＮＤ型フラッシュメモリ１００に接地電圧ＶＳＳを供給するためのパッドである。
ＩＯ回路エリア５０＜０＞において、出力回路１０ｂ＜０＞内の各回路ユニット（調整回路３１＜０＞、調整回路３２＜０＞、・・・）は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と別々に接続されている。配線５３は、いずれかの電源パッドと１つの回路ユニットとを接続する。
また、ＩＯ回路エリア５０＜０＞において、配線５４ａは、ＶＳＳパッド５２＜０＞に接続されている。配線５４ａは、いずれかの電源パッドと複数の回路ユニットとを接続する共通配線である。出力回路１０ｂ＜０＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａに接続される。配線５４ｂは、配線５４ａと１つの回路ユニットとを接続する。例えば、配線５４ａは、ＮＡＮＤ型フラッシュメモリ１００内に積層されている配線のうち、最上層の配線であり、配線５４ｂは配線５４ａよりも下層の配線である。
ＩＯ回路エリア５０＜１＞は、出力回路１０ｂ＜１＞、ＩＯパッド２５＜１＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜１＞、複数の配線５３、配線５４ａ、及び複数の配線５４ｂを含む。ＩＯ回路エリア５０＜１＞は、ＩＯ回路エリア５０＜０＞とＶＣＣＱパッド５１＜０＞を共有している。
ＩＯ回路エリア５０＜１＞において、出力回路１０ｂ＜１＞内の各回路ユニットは、配線５３を介して、ＶＣＣＱパッド５１＜０＞と別々に接続されている。
また、ＩＯ回路エリア５０＜１＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜２＞は、出力回路１０ｂ＜２＞、ＩＯパッド２５＜２＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜１＞、複数の配線５３、配線５４ａ、及び複数の配線５４ｂを含む。ＩＯ回路エリア５０＜２＞は、ＩＯ回路エリア５０＜１＞とＶＳＳパッド５２＜１＞を共有している。
ＩＯ回路エリア５０＜２＞において、出力回路１０ｂ＜２＞内の各回路ユニットは、配線５３を介して、ＶＣＣＱパッド５１＜１＞と別々に接続されている。
また、ＩＯ回路エリア５０＜２＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜３＞は、出力回路１０ｂ＜３＞、ＩＯパッド２５＜３＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜２＞、複数の配線５３、配線５４ａ、及び複数の配線５４ｂを含む。ＩＯ回路エリア５０＜３＞は、ＩＯ回路エリア５０＜２＞とＶＣＣＱパッド５１＜１＞を共有している。
ＩＯ回路エリア５０＜３＞において、出力回路１０ｂ＜３＞内の各回路ユニットは、配線５３を介して、ＶＣＣＱパッド５１＜１＞と別々に接続されている。
また、ＩＯ回路エリア５０＜３＞において、配線５４ａは、ＶＳＳパッド５２＜２＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜２＞に接続されている配線５４ａに接続される。
１．１．４ 出力回路１０ｂの構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの回路構成について、図４を用いて説明する。図４は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの一例を示す回路図である。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞は同じ構成であるため、以下では、出力回路１０ｂ＜０＞内の各回路ユニットの詳細について説明する。
図４に示すように、調整回路３１＜０＞は、可変インバータＩＶ１及びＩＶ２を含む。インバータＩＶ１は、ＭＵＸ３０＜０＞から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ２に送信する。インバータＩＶ２は、インバータＩＶ１から信号を受信し、受信した信号の論理レベルを反転させた信号を調整回路３２＜０＞に送信する。インバータＩＶ１及びＩＶ２は、受信した信号の立ち上がり及び立ち下がりの傾き（速度）を調整可能である。インバータＩＶ１及びＩＶ２の詳細については後述する。
インバータＩＶ１及びＩＶ２の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ１及びＩＶ２の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ１及びＩＶ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ１及びＩＶ２の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
調整回路３２＜０＞は、可変インバータＩＶ３及びＩＶ４を含む。インバータＩＶ３は、調整回路３１＜０＞から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ４に送信する。インバータＩＶ４は、インバータＩＶ３から信号を受信し、受信した信号の論理レベルを反転させた信号をドライバ３３＜０＞に送信する。インバータＩＶ３及びＩＶ４は、受信した信号の立ち上がり及び立ち下がりの傾き（速度）を調整可能である。インバータＩＶ３及びＩＶ４は、例えばインバータＩＶ１と同じ構成とすることができる。
インバータＩＶ３及びＩＶ４の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ３及びＩＶ４の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ３及びＩＶ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ３及びＩＶ４の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ドライバ３３＜０＞は、インバータＩＶ５～ＩＶ７を含む。インバータＩＶ５は、調整回路３２＜０＞から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ６に送信する。インバータＩＶ６は、インバータＩＶ５から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ７に送信する。インバータＩＶ７は、インバータＩＶ６から信号を受信し、受信した信号の論理レベルを反転させた信号をドライバ３４＜０＞及び３５＜０＞に送信する。
インバータＩＶ５～ＩＶ７の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ５～ＩＶ７の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ５～ＩＶ７の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ５～ＩＶ７の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ドライバ３４＜０＞は、インバータＩＶ８～ＩＶ１０を含む。インバータＩＶ８は、ドライバ３３＜０＞から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ９に送信する。インバータＩＶ９は、インバータＩＶ８から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ１０に送信する。インバータＩＶ１０は、インバータＩＶ９から信号を受信し、受信した信号の論理レベルを反転させた信号をドライバ３６＜０＞に送信する。
インバータＩＶ８～ＩＶ１０の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ８～ＩＶ１０の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ８～ＩＶ１０の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ８～ＩＶ１０の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ドライバ３５＜０＞は、インバータＩＶ１１～ＩＶ１３を含む。インバータＩＶ１１は、ドライバ３３＜０＞から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ１２に送信する。インバータＩＶ１２は、インバータＩＶ１１から信号を受信し、受信した信号の論理レベルを反転させた信号をインバータＩＶ１３に送信する。インバータＩＶ１３は、インバータＩＶ１２から信号を受信し、受信した信号の論理レベルを反転させた信号をドライバ３７＜０＞に送信する。
インバータＩＶ１１～ＩＶ１３の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ１１～ＩＶ１３の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ１１～ＩＶ１３の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ１１～ＩＶ１３の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ドライバ３６＜０＞は、ＮＡＮＤ回路ＮＤ１及びＮＤ２を含む。
ＮＡＮＤ回路ＮＤ１の一方の入力端子には、ドライバ３４＜０＞の出力信号が入力され、他方の入力端子には、ＺＱ較正回路１１から受信したＲｏｎ制御信号ＣＴＬ１が入力される。ＮＡＮＤ回路ＮＤ１は、これらの入力された信号に基づいてＮＡＮＤ演算を行う。そして、ＮＡＮＤ回路ＮＤ１は、演算結果（信号）をＮＡＮＤ回路ＮＤ２に送信する。
ＮＡＮＤ回路ＮＤ２の一方の入力端子には、ＮＡＮＤ回路ＮＤ１の出力信号が入力され、他方の入力端子には、ＺＱ較正回路１１から受信したＲｏｎ制御信号ＣＴＬ２が入力される。ＮＡＮＤ回路ＮＤ２は、これらの入力された信号に基づいてＮＡＮＤ演算を行う。そして、ＮＡＮＤ回路ＮＤ２は、演算結果（信号）をドライバ３８＜０＞に送信する。
ＮＡＮＤ回路ＮＤ１及びＮＤ２の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ドライバ３７＜０＞は、ＮＡＮＤ回路ＮＤ３及びＮＤ４を含む。
ＮＡＮＤ回路ＮＤ３の一方の入力端子には、ドライバ３５＜０＞の出力信号が入力され、他方の入力端子には、ＺＱ較正回路１１から受信したＲｏｎ制御信号ＣＴＬ３が入力される。ＮＡＮＤ回路ＮＤ３は、これらの入力された信号に基づいてＮＡＮＤ演算を行う。そして、ＮＡＮＤ回路ＮＤ３は、演算結果（信号）をＮＡＮＤ回路ＮＤ４に送信する。
ＮＡＮＤ回路ＮＤ４の一方の入力端子には、ＮＡＮＤ回路ＮＤ３の出力信号が入力され、他方の入力端子には、ＺＱ較正回路１１から受信したＲｏｎ制御信号ＣＴＬ４が入力される。ＮＡＮＤ回路ＮＤ４は、これらの入力された信号に基づいてＮＡＮＤ演算を行う。そして、ＮＡＮＤ回路ＮＤ４は、演算結果（信号）をドライバ３９＜０＞に送信する。
ＮＡＮＤ回路ＮＤ３及びＮＤ４の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ドライバ３８＜０＞は、インバータＩＶ１４を含む。インバータＩＶ１４は、ドライバ３６＜０＞から信号を受信し、受信した信号の論理レベルを反転させた信号をＯＣＤ４０＜０＞に送信する。
インバータＩＶ１４の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。また、インバータＩＶ１４の接地電圧入力端子は、配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
ドライバ３９＜０＞は、インバータＩＶ１５を含む。インバータＩＶ１５は、ドライバ３７＜０＞から信号を受信し、受信した信号の論理レベルを反転させた信号をＯＣＤ４１＜０＞に送信する。
インバータＩＶ１５の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。また、インバータＩＶ１５の接地電圧入力端子は、配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
ＯＣＤ４０＜０＞は、ｐチャネルＭＯＳトランジスタＴＲ１を含む。トランジスタＴＲ１のゲートには、ドライバ３８＜０＞の出力信号が入力される。トランジスタＴＲ１のソースには、電源電圧ＶＣＣＱが印加される。トランジスタＴＲ１のドレインは、ノードＮ１に接続される。ノードＮ１は、ＩＯパッド２５＜０＞に接続される。
ＯＣＤ４１＜０＞は、ｎチャネルＭＯＳトランジスタＴＲ２を含む。トランジスタＴＲ２のゲートには、ドライバ３９＜０＞の出力信号が入力される。トランジスタＴＲ２のソースには、接地電圧ＶＳＳが印加される。トランジスタＴＲ２のドレインは、ノードＮ１に接続される。
ドライバグループ４２＜０＞は、Ｒｏｎ制御信号ＣＴＬ１及びＣＴＬ２に応じてＯＣＤ４０＜０＞のトランジスタＴＲ１のオン／オフを制御する。例えば、電源がオン状態のとき、ドライバグループ４２＜０＞は、ＺＱ較正回路１１から、“Ｈ”レベル／“Ｌ”レベルのＲｏｎ制御信号ＣＴＬ１、及び“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ２を受信する。Ｒｏｎ制御信号ＣＴＬ１の論理レベル（“Ｈ”レベル／“Ｌ”レベル）により、ＯＣＤ４０＜０＞のトランジスタＴＲ１のオン／オフが制御される。
ドライバグループ４２＜０＞がｎ個（ｎは２以上の整数）の場合、ＺＱ較正回路１１がｎ個のドライバグループ４２＜０＞にそれぞれ送信するｎ個のＲｏｎ制御信号ＣＴＬ１及びＣＴＬ２をそれぞれ制御することにより、ｎ個のＯＣＤ４０＜０＞のトランジスタＴＲ１のオン／オフをそれぞれ制御することができる。このようにして、ｎ個のＯＣＤ４０＜０＞のトランジスタＴＲ１の合成オン抵抗を調整することができる。
ドライバグループ４３＜０＞は、Ｒｏｎ制御信号ＣＴＬ３及びＣＴＬ４に応じてＯＣＤ４１＜０＞のトランジスタＴＲ２のオン／オフを制御する。例えば、電源がオン状態のとき、ドライバグループ４３＜０＞は、ＺＱ較正回路１１から、“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ３、及び“Ｈ”レベル／“Ｌ”レベルのＲｏｎ制御信号ＣＴＬ４を受信する。Ｒｏｎ制御信号ＣＴＬ４の論理レベル（“Ｈ”レベル／“Ｌ”レベル）により、ＯＣＤ４１＜０＞のトランジスタＴＲ２のオン／オフが制御される。
ドライバグループ４３＜０＞がｎ個の場合、ＺＱ較正回路１１がｎ個のドライバグループ４３＜０＞にそれぞれ送信するｎ個のＲｏｎ制御信号ＣＴＬ３及びＣＴＬ４をそれぞれ制御することにより、ｎ個のＯＣＤ４１＜０＞のトランジスタＴＲ２のオン／オフをそれぞれ制御することができる。このようにして、ｎ個のＯＣＤ４１＜０＞のトランジスタＴＲ２の合成オン抵抗を調整することができる。
１．１．５ 調整回路３１の構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる調整回路３１の回路構成について、図５を用いて説明する。図５は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる調整回路３１の一例を示す回路図である。なお、調整回路３１＜０＞～３１＜７＞は同じ構成であり、調整回路３１＜０＞内のインバータＩＶ１及びＩＶ２は同じ構成であるため、以下では、調整回路３１＜０＞内のインバータＩＶ１の詳細について説明する。
インバータＩＶ１は、ｐチャネルＭＯＳトランジスタＴＲ３～ＴＲ７、及びｎチャネルＭＯＳトランジスタＴＲ８～ＴＲ１２を含む。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
トランジスタＴＲ３のゲートは、ノードＮ２に接続される。ノードＮ２は、ＭＵＸ３０＜０＞に接続される。トランジスタＴＲ３の一端は、ノードＮ４に接続される。トランジスタＴＲ３の他端は、ノードＮ３に接続される。ノードＮ３は、インバータＩＶ２に接続される。
トランジスタＴＲ４～ＴＲ７のゲートには、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７から受信した制御信号ＣＴＬ５～ＣＴＬ８がそれぞれ入力される。トランジスタＴＲ４～ＴＲ７の一端には、電源電圧ＶＣＣＱがそれぞれ印加される。トランジスタＴＲ４～ＴＲ７の他端は、ノードＮ４にそれぞれ接続される。制御信号ＣＴＬ５～ＣＴＬ８にそれぞれ基づいてトランジスタＴＲ４～ＴＲ７のオン／オフをそれぞれ制御することによって、トランジスタＴＲ４～ＴＲ７の合成オン抵抗Ｒｏｎｐが調整される。
例えば、信号ＣＴＬ５が“０”、信号ＣＴＬ６が“０”、信号ＣＴＬ７が“０”、及び信号ＣＴＬ８が“０”の場合、トランジスタＴＲ４～ＴＲ７はオン状態とされ、トランジスタＴＲ４～ＴＲ７の合成オン抵抗Ｒｏｎｐは、最も小さくなる。この場合、トランジスタＴＲ３及びＴＲ８によるインバータＩＶ１の出力が“Ｌ”レベルから“Ｈ”レベルに反転する場合、電圧の立ち上がりは比較的急峻となる。
また、例えば、信号ＣＴＬ５が“１”、信号ＣＴＬ６が“１”、信号ＣＴＬ７が“１”、及び信号ＣＴＬ８が“０”の場合、トランジスタＴＲ４～ＴＲ６はオフ状態とされ、トランジスタＴＲ７はオン状態とされ、トランジスタＴＲ４～ＴＲ７の合成オン抵抗Ｒｏｎｐは、最も大きくなる。この場合、トランジスタＴＲ３及びＴＲ８によるインバータＩＶ１の出力が“Ｌ”レベルから“Ｈ”レベルに反転する場合、電圧の立ち上がりは比較的ゆるやかとなる。
なお、トランジスタＴＲ４～ＴＲ７のトランジスタサイズは同じでもよく、異なっていてもよい。また、合成オン抵抗Ｒｏｎｐを調整するために設けられるｐチャネルＭＯＳトランジスタの個数は、４個でなくてもよく、任意に設定可能である。
トランジスタＴＲ８のゲートは、ノードＮ２に接続される。トランジスタＴＲ８の一端は、ノードＮ５に接続される。トランジスタＴＲ８の他端は、ノードＮ３に接続される。
トランジスタＴＲ９～ＴＲ１２のゲートには、Ｓｅｔ＿Ｆｅａｔｕｒｅ回路１７から受信した制御信号ＣＴＬ９～ＣＴＬ１２がそれぞれ入力される。トランジスタＴＲ９～ＴＲ１２の一端には、接地電圧ＶＳＳがそれぞれ印加される。トランジスタＴＲ９～ＴＲ１２の他端は、ノードＮ５にそれぞれ接続される。制御信号ＣＴＬ９～ＣＴＬ１２にそれぞれ基づいてトランジスタＴＲ９～ＴＲ１２のオン／オフをそれぞれ制御することによって、トランジスタＴＲ９～ＴＲ１２の合成オン抵抗Ｒｏｎｎが調整される。
例えば、信号ＣＴＬ９が“１”、信号ＣＴＬ１０が“１”、信号ＣＴＬ１１が“１”、及び信号ＣＴＬ１２が“１”の場合、トランジスタＴＲ９～ＴＲ１２はオン状態とされ、トランジスタＴＲ９～ＴＲ１２の合成オン抵抗Ｒｏｎｎは、最も小さくなる。この場合、トランジスタＴＲ３及びＴＲ８によるインバータＩＶ１の出力が“Ｈ”レベルから“Ｌ”レベルに反転する場合、電圧の立ち下がりは比較的急峻となる。
また、例えば、信号ＣＴＬ９が“０”、信号ＣＴＬ１０が“０”、信号ＣＴＬ１１が“０”、及び信号ＣＴＬ１２が“１”の場合、トランジスタＴＲ９～ＴＲ１１はオフ状態とされ、トランジスタＴＲ１２はオン状態とされ、トランジスタＴＲ９～ＴＲ１２の合成オン抵抗Ｒｏｎｎは、最も大きくなる。この場合、トランジスタＴＲ３及びＴＲ８によるインバータＩＶ１の出力が“Ｈ”レベルから“Ｌ”レベルに反転する場合、電圧の立ち下がりは比較的ゆるやかとなる。
なお、トランジスタＴＲ９～ＴＲ１２のトランジスタサイズは同じでもよく、異なっていてもよい。また、合成オン抵抗Ｒｏｎｎを調整するために設けられるｎチャネルＭＯＳトランジスタの個数は、４個でなくてもよく、任意に設定可能である。
インバータＩＶ２においても、インバータＩＶ１と同様に、インバータＩＶ２の出力が調整される。
インバータＩＶ１及びＩＶ２でそれぞれ出力が調整されることにより、ＭＵＸ３０＜０＞から受信した信号のパルス幅が調整される。例えば、信号のパルス幅を狭く調整する場合、インバータＩＶ１において電圧の立ち下がりを遅く調整する。そして、電圧の立ち下がりを遅くした量に応じて、インバータＩＶ２において電圧の立ち上がりを遅く調整する。また、信号のパルス幅を広く調整する場合、インバータＩＶ１において電圧の立ち上がりを速く調整する。そして、電圧の立ち上がりを速くした量に応じて、インバータＩＶ２において電圧の立ち下がりを速く調整する。
１．１．６ 調整回路３２の構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる調整回路３２の回路構成について説明する。調整回路３２は、調整回路３１の出力信号を受信する点、ロジック制御回路１２から制御信号ＣＴＬ５～ＣＴＬ１２を受信する点、及びドライバ３３＜０＞に信号を出力する点を除いて、調整回路３１と同じである。よって、調整回路３１と同様に、調整回路３１＜０＞から受信した信号のパルス幅を調整することができる。
１．２ 出力回路１０ｂの動作について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの動作について、図６及び図７を用いて説明する。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞の動作は同じであるため、以下では、出力回路１０ｂ＜０＞の動作について説明する。
まず、データＤＡＴ＿Ｅ＜０＞が“１”の場合について、図６を用いて説明する。図６は、データＤＡＴ＿Ｅ＜０＞が“１”である場合の出力回路１０ｂ＜０＞の動作を説明する図である。
図６に示すように、ＭＵＸ３０＜０＞は、データレジスタ２３からデータＤＡＴ＿Ｅ＜０＞（“１”）を受信する。また、ＭＵＸ３０＜０＞は、データＤＡＴ＿Ｏ＜０＞（“０”）と、信号ＲＥｎ及びＢＲＥｎに基づくクロック信号ＣＬＫとを受信する。そして、ＭＵＸ３０＜０＞は、クロック信号ＣＬＫが“Ｈ”レベルのときに、データＤＡＴ＿Ｅ＜０＞（“１”）を選択し、“Ｈ”レベルの信号を調整回路３１＜０＞に送信する。
調整回路３１＜０＞は、ＭＵＸ３０＜０＞から“Ｈ”レベルの信号を受信し、インバータＩＶ１及びＩＶ２を介して“Ｈ”レベルの信号を調整回路３２＜０＞に送信する。
調整回路３２＜０＞は、調整回路３１＜０＞から“Ｈ”レベルの信号を受信し、インバータＩＶ３及びＩＶ４を介して“Ｈ”レベルの信号をドライバ３３＜０＞に送信する。
ドライバ３３＜０＞は、調整回路３２＜０＞から“Ｈ”レベルの信号を受信し、インバータＩＶ５～ＩＶ７を介して“Ｌ”レベルの信号をドライバ３４＜０＞及び３５＜０＞に送信する。
ドライバ３４＜０＞は、ドライバ３３＜０＞から“Ｌ”レベルの信号を受信し、インバータＩＶ８～ＩＶ１０を介して“Ｈ”レベルの信号をドライバ３６＜０＞に送信する。
ドライバ３５＜０＞は、ドライバ３３＜０＞から“Ｌ”レベルの信号を受信し、インバータＩＶ１１～ＩＶ１３を介して“Ｈ”レベルの信号をドライバ３７＜０＞に送信する。
ドライバ３６＜０＞は、ドライバ３４＜０＞から“Ｈ”レベルの信号を受信し、ＺＱ較正回路１１から“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ１、及び“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ２を受信し、ＮＡＮＤ回路ＮＤ１及びＮＤ２を介して“Ｈ”レベルの信号をドライバ３８＜０＞に送信する。
ドライバ３７＜０＞は、ドライバ３５＜０＞から“Ｈ”レベルの信号を受信し、ＺＱ較正回路１１から“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ３、及び“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ４を受信し、ＮＡＮＤ回路ＮＤ３及びＮＤ４を介して“Ｈ”レベルの信号をドライバ３９＜０＞に送信する。
ドライバ３８＜０＞は、ドライバ３６＜０＞から“Ｈ”レベルの信号を受信し、インバータＩＶ１４を介して“Ｌ”レベルの信号をＯＣＤ４０＜０＞に送信する。
ドライバ３９＜０＞は、ドライバ３７＜０＞から“Ｈ”レベルの信号を受信し、インバータＩＶ１５を介して“Ｌ”レベルの信号をＯＣＤ４１＜０＞に送信する。
ＯＣＤ４０＜０＞は、ドライバ３８＜０＞から“Ｌ”レベルの信号を受信する。トランジスタＴＲ１のゲートには、“Ｌ”レベルの信号が入力され、トランジスタＴＲ１の一端には、電源電圧ＶＣＣＱが印加されるため、トランジスタＴＲ１はオン状態とされる。
ＯＣＤ４１＜０＞は、ドライバ３９＜０＞から“Ｌ”レベルの信号を受信する。トランジスタＴＲ２のゲートには、“Ｌ”レベルの信号が入力され、トランジスタＴＲ２の一端には、接地電圧ＶＳＳが印加されるため、トランジスタＴＲ２はオフ状態とされる。
従って、ノードＮ１には、電圧ＶＣＣＱが印加される。このため、ＩＯパッド２５＜０＞から“Ｈ”レベルの信号が出力される。
次に、データＤＡＴ＿Ｅ＜０＞が“０”の場合について、図７を用いて説明する。図７は、データＤＡＴ＿Ｅ＜０＞が“０”である場合の出力回路１０ｂ＜０＞の動作を説明する図である。
図７に示すように、ＭＵＸ３０＜０＞は、データレジスタ２３からデータＤＡＴ＿Ｅ＜０＞（“０”）を受信する。また、ＭＵＸ３０＜０＞は、データＤＡＴ＿Ｏ＜０＞（“１”）と、信号ＲＥｎ及びＢＲＥｎに基づくクロック信号ＣＬＫとを受信する。そして、ＭＵＸ３０＜０＞は、クロック信号ＣＬＫが“Ｈ”レベルのときに、データＤＡＴ＿Ｅ＜０＞（“０”）を選択し、“Ｌ”レベルの信号を調整回路３１＜０＞に送信する。
調整回路３１＜０＞は、ＭＵＸ３０＜０＞から“Ｌ”レベルの信号を受信し、インバータＩＶ１及びＩＶ２を介して“Ｌ”レベルの信号を調整回路３２＜０＞に送信する。
調整回路３２＜０＞は、調整回路３１＜０＞から“Ｌ”レベルの信号を受信し、インバータＩＶ３及びＩＶ４を介して“Ｌ”レベルの信号をドライバ３３＜０＞に送信する。
ドライバ３３＜０＞は、調整回路３２＜０＞から“Ｌ”レベルの信号を受信し、インバータＩＶ５～ＩＶ７を介して“Ｈ”レベルの信号をドライバ３４＜０＞及び３５＜０＞に送信する。
ドライバ３４＜０＞は、ドライバ３３＜０＞から“Ｈ”レベルの信号を受信し、インバータＩＶ８～ＩＶ１０を介して“Ｌ”レベルの信号をドライバ３６＜０＞に送信する。
ドライバ３５＜０＞は、ドライバ３３＜０＞から“Ｈ”レベルの信号を受信し、インバータＩＶ１１～ＩＶ１３を介して“Ｌ”レベルの信号をドライバ３７＜０＞に送信する。
ドライバ３６＜０＞は、ドライバ３４＜０＞から“Ｌ”レベルの信号を受信し、ＺＱ較正回路１１から“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ１、及び“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ２を受信し、ＮＡＮＤ回路ＮＤ１及びＮＤ２を介して“Ｌ”レベルの信号をドライバ３８＜０＞に送信する。
ドライバ３７＜０＞は、ドライバ３５＜０＞から“Ｌ”レベルの信号を受信し、ＺＱ較正回路１１から“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ３、及び“Ｈ”レベルのＲｏｎ制御信号ＣＴＬ４を受信し、ＮＡＮＤ回路ＮＤ３及びＮＤ４を介して“Ｌ”レベルの信号をドライバ３９＜０＞に送信する。
ドライバ３８＜０＞は、ドライバ３６＜０＞から“Ｌ”レベルの信号を受信し、インバータＩＶ１４を介して“Ｈ”レベルの信号をＯＣＤ４０＜０＞に送信する。
ドライバ３９＜０＞は、ドライバ３７＜０＞から“Ｌ”レベルの信号を受信し、インバータＩＶ１５を介して“Ｈ”レベルの信号をＯＣＤ４１＜０＞に送信する。
ＯＣＤ４０＜０＞は、ドライバ３８＜０＞から“Ｈ”レベルの信号を受信する。トランジスタＴＲ１のゲートには、“Ｈ”レベルの信号が入力され、トランジスタＴＲ１の一端には、電源電圧ＶＣＣＱが印加されるため、トランジスタＴＲ１はオフ状態とされる。
ＯＣＤ４１＜０＞は、ドライバ３９＜０＞から“Ｈ”レベルの信号を受信する。トランジスタＴＲ２のゲートには、“Ｈ”レベルの信号が入力され、トランジスタＴＲ２の一端には、接地電圧ＶＳＳが印加されるため、トランジスタＴＲ２はオン状態とされる。
従って、ノードＮ１には、電圧ＶＳＳが印加される。このため、ＩＯパッド２５＜０＞から“Ｌ”レベルの信号が出力される。
１．３ 効果
本実施形態に係る構成によれば、半導体記憶装置の動作信頼性を向上できる。本効果につき、以下説明する。
出力回路１０ｂ内の各回路ユニットでは、データＤＡＴ＿Ｅ＜０＞が切り替わるタイミングで動作が切り替わるため、電源電圧ＶＣＣＱの電圧ドロップが生じる。
各回路ユニットの電源電圧配線が共通の場合、電圧ドロップは、各回路ユニットによる電圧ドロップが合成された電源電圧となる。クロック信号ＣＬＫの周波数が高くなると、各回路ユニットで電圧ドロップが生じるタイミングが重なることがある。この場合、各回路ユニットでは、電圧ドロップが大きくなり、回路動作が遅延する可能性がある。この結果、クロック信号ＣＬＫの周波数がより低い場合と比べて、出力回路１０ｂによる信号の出力タイミングのずれが生じる可能性が高くなる。
本実施形態に係る構成では、各回路ユニットは、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。このため、各回路ユニットでは、電圧ドロップの増加を抑制できるため、回路動作の遅延を抑制できる。よって、出力回路１０ｂによる信号の出力タイミングのずれを抑制できるため、動作信頼性を向上できる。
２．第２実施形態
第２実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、第１実施形態と異なり、出力回路１０ｂの各回路ユニットが、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１に接続されている配線５３ａと別々に接続され、それぞれ異なる配線５４を介して、ＶＳＳパッド５２と接続されたものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ 入出力回路１０の構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０の構成について、図８を用いて説明する。図８は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０を示すブロック図である。なお、図８に示す入出力回路１０では、入力回路１０ａ＜０＞～１０ａ＜７＞は省略されている。更に、説明を簡略化するために、各出力回路１０ｂの回路ユニットについては、調整回路３１及び３２を示し、他の回路ユニットは省略されている。また、図８では、ＩＯ回路エリア５０＜４＞～５０＜７＞は省略されている。ＩＯ回路エリア５０＜０＞～５０＜３＞と、ＩＯ回路エリア５０＜４＞～５０＜７＞とは同じ構成であるため、以下では、ＩＯ回路エリア５０＜０＞～５０＜３＞について説明する。
図８に示すように、ＩＯ回路エリア５０＜０＞は、出力回路１０ｂ＜０＞、ＩＯパッド２５＜０＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜０＞、配線５３ａ、複数の配線５３ｂ、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜０＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。配線５３ａは、いずれかの電源パッドと複数の回路ユニットとを接続する共通配線である。出力回路１０ｂ＜０＞内の各回路ユニット（調整回路３１＜０＞、調整回路３２＜０＞、・・・）は、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。配線５３ｂは、配線５３ａと１つの回路ユニットとを接続する。例えば、配線５３ａは、ＮＡＮＤ型フラッシュメモリ１００内に積層されている配線のうち、最上層の配線であり、配線５３ｂは配線５３ａよりも下層の配線である。
また、ＩＯ回路エリア５０＜０＞において、出力回路１０ｂ＜０＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜０＞と別々に接続されている。配線５４は、いずれかの電源パッドと１つの回路ユニットとを接続する。
ＩＯ回路エリア５０＜１＞は、出力回路１０ｂ＜１＞、ＩＯパッド２５＜１＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜１＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜１＞において、出力回路１０ｂ＜１＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜１＞と別々に接続されている。
ＩＯ回路エリア５０＜２＞は、出力回路１０ｂ＜２＞、ＩＯパッド２５＜２＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜２＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５３ｂを介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜２＞において、出力回路１０ｂ＜２＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜１＞と別々に接続されている。
ＩＯ回路エリア５０＜３＞は、出力回路１０ｂ＜３＞、ＩＯパッド２５＜３＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜２＞、配線５３ａ、複数の配線５３ｂ、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜３＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５３ｂを介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜３＞において、出力回路１０ｂ＜３＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜２＞と別々に接続されている。
２．２ 出力回路１０ｂの構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの回路構成について、図９を用いて説明する。図９は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの一例を示す回路図である。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞は同じ構成であるため、以下では、出力回路１０ｂ＜０＞内の各回路ユニットの詳細について説明する。
図９に示すように、インバータＩＶ１及びＩＶ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ１及びＩＶ２の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ１及びＩＶ２の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ１及びＩＶ２の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ３及びＩＶ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ３及びＩＶ４の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ３及びＩＶ４の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ３及びＩＶ４の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ５～ＩＶ７の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ５～ＩＶ７の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ５～ＩＶ７の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ５～ＩＶ７の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ８～ＩＶ１０の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ８～ＩＶ１０の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ８～ＩＶ１０の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ８～ＩＶ１０の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ１１～ＩＶ１３の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ１１～ＩＶ１３の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ１１～ＩＶ１３の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ１１～ＩＶ１３の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
ＮＡＮＤ回路ＮＤ１及びＮＤ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、ＮＡＮＤ回路ＮＤ１及びＮＤ２の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
ＮＡＮＤ回路ＮＤ３及びＮＤ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、ＮＡＮＤ回路ＮＤ３及びＮＤ４の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ１４の電源電圧入力端子は、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１４の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。
インバータＩＶ１５の電源電圧入力端子は、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１５の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。
２．３ 効果
本実施形態に係る構成では、各回路ユニットは、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。このため、第１実施形態と同様に、各回路ユニットでは、接地電圧の変動を抑制できるため、回路動作の遅延を抑制できる。よって、出力回路１０ｂによる信号の出力タイミングのずれを抑制できるため、動作信頼性を向上できる。
３．第３実施形態
第３実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、第１実施形態と異なり、出力回路１０ｂの各回路ユニットが、それぞれ異なる配線５４を介して、ＶＳＳパッド５２と接続されたものである。以下では、第１実施形態と異なる点についてのみ説明する。
３．１ 入出力回路１０の構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０の構成について、図１０を用いて説明する。図１０は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０を示すブロック図である。なお、図１０に示す入出力回路１０では、入力回路１０ａ＜０＞～１０ａ＜７＞は省略されている。更に、説明を簡略化するために、各出力回路１０ｂの回路ユニットについては、調整回路３１及び３２を示し、他の回路ユニットは省略されている。また、図１０では、ＩＯ回路エリア５０＜４＞～５０＜７＞は省略されている。ＩＯ回路エリア５０＜０＞～５０＜３＞と、ＩＯ回路エリア５０＜４＞～５０＜７＞とは同じ構成であるため、以下では、ＩＯ回路エリア５０＜０＞～５０＜３＞について説明する。
図１０に示すように、ＩＯ回路エリア５０＜０＞は、出力回路１０ｂ＜０＞、ＩＯパッド２５＜０＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜０＞、複数の配線５３、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜０＞において、出力回路１０ｂ＜０＞内の各回路ユニット（調整回路３１＜０＞、調整回路３２＜０＞、・・・）は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と別々に接続されている。
また、ＩＯ回路エリア５０＜０＞において、出力回路１０ｂ＜０＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜０＞と別々に接続されている。
ＩＯ回路エリア５０＜１＞は、出力回路１０ｂ＜１＞、ＩＯパッド２５＜１＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜１＞、複数の配線５３、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜１＞において、出力回路１０ｂ＜１＞内の各回路ユニットは、配線５３を介して、ＶＣＣＱパッド５１＜０＞と別々に接続されている。
また、ＩＯ回路エリア５０＜１＞において、出力回路１０ｂ＜１＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜１＞と別々に接続されている。
ＩＯ回路エリア５０＜２＞は、出力回路１０ｂ＜２＞、ＩＯパッド２５＜２＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜１＞、複数の配線５３、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜２＞において、出力回路１０ｂ＜２＞内の各回路ユニットは、配線５３を介して、ＶＣＣＱパッド５１＜１＞と別々に接続されている。
また、ＩＯ回路エリア５０＜２＞において、出力回路１０ｂ＜２＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜１＞と別々に接続されている。
ＩＯ回路エリア５０＜３＞は、出力回路１０ｂ＜３＞、ＩＯパッド２５＜３＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜２＞、複数の配線５３、及び複数の配線５４を含む。
ＩＯ回路エリア５０＜３＞において、出力回路１０ｂ＜３＞内の各回路ユニットは、配線５３を介して、ＶＣＣＱパッド５１＜１＞と別々に接続されている。
また、ＩＯ回路エリア５０＜３＞において、出力回路１０ｂ＜３＞内の各回路ユニットは、配線５４を介して、ＶＳＳパッド５２＜２＞と別々に接続されている。
３．２ 出力回路１０ｂの構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの回路構成について、図１１を用いて説明する。図１１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの一例を示す回路図である。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞は同じ構成であるため、以下では、出力回路１０ｂ＜０＞内の各回路ユニットの詳細について説明する。
図１１に示すように、インバータＩＶ１及びＩＶ２の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ１及びＩＶ２の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ１及びＩＶ２の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ１及びＩＶ２の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ３及びＩＶ４の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ３及びＩＶ４の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ３及びＩＶ４の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ３及びＩＶ４の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ５～ＩＶ７の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ５～ＩＶ７の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ５～ＩＶ７の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ５～ＩＶ７の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ８～ＩＶ１０の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ８～ＩＶ１０の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ８～ＩＶ１０の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ８～ＩＶ１０の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ１１～ＩＶ１３の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、インバータＩＶ１１～ＩＶ１３の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、インバータＩＶ１１～ＩＶ１３の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、インバータＩＶ１１～ＩＶ１３の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
ＮＡＮＤ回路ＮＤ１及びＮＤ２の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、ＮＡＮＤ回路ＮＤ１及びＮＤ２の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
ＮＡＮＤ回路ＮＤ３及びＮＤ４の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各電源電圧入力端子は、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されてもよい。
また、ＮＡＮＤ回路ＮＤ３及びＮＤ４の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各接地電圧入力端子は、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されてもよい。
インバータＩＶ１４の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。また、インバータＩＶ１４の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。
インバータＩＶ１５の電源電圧入力端子は、配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続されている。また、インバータＩＶ１５の接地電圧入力端子は、配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。
３．３ 効果
本実施形態に係る構成では、各回路ユニットは、それぞれ異なる配線５３を介して、ＶＣＣＱパッド５１＜０＞と接続され、それぞれ異なる配線５４を介して、ＶＳＳパッド５２＜０＞と接続されている。このため、各回路ユニットでは、電圧ドロップの増加、及び接地電圧の変動を抑制できるため、回路動作の遅延を抑制できる。よって、出力回路１０ｂによる信号の出力タイミングのずれを抑制できるため、動作信頼性を向上できる。
４．第４実施形態
第４実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、第１実施形態と異なり、出力回路１０ｂの各回路ユニットが、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１に接続されている配線５３ａと別々に接続され、それぞれ異なる配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２に接続されている配線５４ａと別々に接続されたものである。以下では、第１実施形態と異なる点についてのみ説明する。
４．１ 入出力回路１０の構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０の構成について、図１２を用いて説明する。図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０を示すブロック図である。なお、図１２に示す入出力回路１０では、入力回路１０ａ＜０＞～１０ａ＜７＞は省略されている。更に、説明を簡略化するために、各出力回路１０ｂの回路ユニットについては、調整回路３１及び３２を示し、他の回路ユニットは省略されている。また、図１２では、ＩＯ回路エリア５０＜４＞～５０＜７＞は省略されている。ＩＯ回路エリア５０＜０＞～５０＜３＞と、ＩＯ回路エリア５０＜４＞～５０＜７＞とは同じ構成であるため、以下では、ＩＯ回路エリア５０＜０＞～５０＜３＞について説明する。
図１２に示すように、ＩＯ回路エリア５０＜０＞は、出力回路１０ｂ＜０＞、ＩＯパッド２５＜０＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜０＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｎチャネルＭＯＳトランジスタ５５を含む。
複数のトランジスタ５５のゲートには、ロジック制御回路１２からの制御信号ＣＴＬ１３がそれぞれ入力される。制御信号ＣＴＬ１３は信号ＣＥｎに基づく信号である。複数のトランジスタ５５の一端は、配線５４ａにそれぞれ接続される。複数のトランジスタ５５の他端は、複数の配線５４ｂにそれぞれ接続される。複数のトランジスタ５５は、クロック信号ＣＬＫの１周期（最短サイクル）内に動作が完結する回路ユニット毎に少なくとも１個設けられる。例えば、複数のトランジスタ５５は、調整回路３１＜０＞、調整回路３２＜０＞、・・・、ドライバ３８＜０＞、及びドライバ３９＜０＞毎に１個設けることができる。ＩＯ回路エリア５０＜１＞～５０＜７＞においても、複数のトランジスタ５５は、ＩＯ回路エリア５０＜０＞と同様に設けられる。
ＩＯ回路エリア５０＜０＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。出力回路１０ｂ＜０＞内の各回路ユニット（調整回路３１＜０＞、調整回路３２＜０＞、・・・）は、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜０＞において、配線５４ａは、ＶＳＳパッド５２＜０＞に接続されている。出力回路１０ｂ＜０＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜１＞は、出力回路１０ｂ＜１＞、ＩＯパッド２５＜１＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｎチャネルＭＯＳトランジスタ５５を含む。
ＩＯ回路エリア５０＜１＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜１＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜２＞は、出力回路１０ｂ＜２＞、ＩＯパッド２５＜２＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｎチャネルＭＯＳトランジスタ５５を含む。
ＩＯ回路エリア５０＜２＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５３ｂを介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜２＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜３＞は、出力回路１０ｂ＜３＞、ＩＯパッド２５＜３＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜２＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｎチャネルＭＯＳトランジスタ５５を含む。
ＩＯ回路エリア５０＜３＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５３ｂを介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜３＞において、配線５４ａは、ＶＳＳパッド５２＜２＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜２＞に接続されている配線５４ａに接続される。
４．２ 出力回路１０ｂの構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの回路構成について、図１３を用いて説明する。図１３は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの一例を示す回路図である。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞は同じ構成であるため、以下では、出力回路１０ｂ＜０＞内の各回路ユニットの詳細について説明する。
本実施形態では、複数のトランジスタ５５は、調整回路３１＜０＞、調整回路３２＜０＞、・・・、ドライバ３８＜０＞、及びドライバ３９＜０＞毎に１個以上設けられており、特に奇数段のインバータ及び奇数段のＮＡＮＤ回路毎に１個設けられている。
図１３に示すように、インバータＩＶ１及びＩＶ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ１及びＩＶ２の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ１及びＩＶ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ａ及び５５Ｂ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
インバータＩＶ３及びＩＶ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ３及びＩＶ４の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ３及びＩＶ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ｃ及び５５Ｄ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
インバータＩＶ５～ＩＶ７の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ５～ＩＶ７の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ５～ＩＶ７の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｅを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
インバータＩＶ８～ＩＶ１０の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ８～ＩＶ１０の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ８～ＩＶ１０の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｆを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
インバータＩＶ１１～ＩＶ１３の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、インバータＩＶ１１～ＩＶ１３の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、インバータＩＶ１１～ＩＶ１３の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｇを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
ＮＡＮＤ回路ＮＤ１及びＮＤ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ｈ及び５５Ｉ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
ＮＡＮＤ回路ＮＤ３及びＮＤ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の電源電圧入力端子は、配線５３ｂを介して、配線５３ａに接続されてもよい。
また、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ｊ及び５５Ｋ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
インバータＩＶ１４の電源電圧入力端子は、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１４の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｌを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
インバータＩＶ１５の電源電圧入力端子は、配線５３ｂを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１５の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｍを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
４．３ 効果
本実施形態に係る構成では、各回路ユニットは、それぞれ異なる配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２に接続されている配線５４ａと別々に接続されている。このため、トランジスタ５５がオン状態のとき（電源がオン状態のとき）、第２実施形態と同様に、各回路ユニットでは、接地電圧の変動を抑制できるため、回路動作の遅延を抑制できる。よって、出力回路１０ｂによる信号の出力タイミングのずれを抑制できるため、動作信頼性を向上できる。
また、本実施形態に係る構成によれば、トランジスタ５５がオフ状態のとき（例えば低電力動作（スタンバイ）時）、各回路ユニットを流れるリーク電流を低減することができる。
５．第５実施形態
第５実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、第４実施形態と異なり、出力回路１０ｂの各回路ユニットが、それぞれ異なる配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１に接続されている配線５３ａと別々に接続され、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２に接続されている配線５４ａと別々に接続されたものである。以下では、第４実施形態と異なる点についてのみ説明する。
５．１ 入出力回路１０の構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０の構成について、図１４を用いて説明する。図１４は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０を示すブロック図である。なお、図１４に示す入出力回路１０では、入力回路１０ａ＜０＞～１０ａ＜７＞は省略されている。更に、説明を簡略化するために、各出力回路１０ｂの回路ユニットについては、調整回路３１及び３２を示し、他の回路ユニットは省略されている。また、図１４では、ＩＯ回路エリア５０＜４＞～５０＜７＞は省略されている。ＩＯ回路エリア５０＜０＞～５０＜３＞と、ＩＯ回路エリア５０＜４＞～５０＜７＞とは同じ構成であるため、以下では、ＩＯ回路エリア５０＜０＞～５０＜３＞について説明する。
図１４に示すように、ＩＯ回路エリア５０＜０＞は、出力回路１０ｂ＜０＞、ＩＯパッド２５＜０＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜０＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
複数のトランジスタ５６のゲートには、ロジック制御回路１２からの制御信号ＣＴＬ１４がそれぞれ入力される。制御信号ＣＴＬ１４は信号ＣＥｎに基づく信号である。複数のトランジスタ５６の一端は、配線５３ａにそれぞれ接続される。複数のトランジスタ５６の他端は、複数の配線５３ｂにそれぞれ接続される。複数のトランジスタ５６は、クロック信号ＣＬＫの１周期（最短サイクル）内に動作が完結する回路ユニット毎に少なくとも１個設けられる。例えば、複数のトランジスタ５６は、調整回路３１＜０＞、調整回路３２＜０＞、・・・、ドライバ３８＜０＞、及びドライバ３９＜０＞毎に１個設けることができる。ＩＯ回路エリア５０＜１＞～５０＜７＞においても、複数のトランジスタ５６は、ＩＯ回路エリア５０＜０＞と同様に設けられる。
ＩＯ回路エリア５０＜０＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。出力回路１０ｂ＜０＞内の各回路ユニット（調整回路３１＜０＞、調整回路３２＜０＞、・・・）は、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜０＞において、配線５４ａは、ＶＳＳパッド５２＜０＞に接続されている。出力回路１０ｂ＜０＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜１＞は、出力回路１０ｂ＜１＞、ＩＯパッド２５＜１＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
ＩＯ回路エリア５０＜１＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜１＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜２＞は、出力回路１０ｂ＜２＞、ＩＯパッド２５＜２＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
ＩＯ回路エリア５０＜２＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜２＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜３＞は、出力回路１０ｂ＜３＞、ＩＯパッド２５＜３＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜２＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
ＩＯ回路エリア５０＜３＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜３＞において、配線５４ａは、ＶＳＳパッド５２＜２＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５４ｂを介して、ＶＳＳパッド５２＜２＞に接続されている配線５４ａに接続される。
５．２ 出力回路１０ｂの構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの回路構成について、図１５を用いて説明する。図１５は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの一例を示す回路図である。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞は同じ構成であるため、以下では、出力回路１０ｂ＜０＞内の各回路ユニットの詳細について説明する。
本実施形態では、複数のトランジスタ５６は、調整回路３１＜０＞、調整回路３２＜０＞、・・・、ドライバ３８＜０＞、及びドライバ３９＜０＞毎に１個以上設けられており、特に奇数段のインバータ及び奇数段のＮＡＮＤ回路毎に１個設けられている。
図１５に示すように、インバータＩＶ１及びＩＶ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ａ及び５６Ｂ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、インバータＩＶ１及びＩＶ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ１及びＩＶ２の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
インバータＩＶ３及びＩＶ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ｃ及び５６Ｄ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、インバータＩＶ３及びＩＶ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ３及びＩＶ４の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
インバータＩＶ５～ＩＶ７の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｅを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。
また、インバータＩＶ５～ＩＶ７の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ５～ＩＶ７の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
インバータＩＶ８～ＩＶ１０の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｆを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。
また、インバータＩＶ８～ＩＶ１０の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ８～ＩＶ１０の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
インバータＩＶ１１～ＩＶ１３の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｇを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。
また、インバータＩＶ１１～ＩＶ１３の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、インバータＩＶ１１～ＩＶ１３の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ＮＡＮＤ回路ＮＤ１及びＮＤ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ｈ及び５６Ｉ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ１及びＮＤ２の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
ＮＡＮＤ回路ＮＤ３及びＮＤ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ｊ及び５６Ｋ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。なお、ＮＡＮＤ回路ＮＤ３及びＮＤ４の接地電圧入力端子は、配線５４ｂを介して、配線５４ａに接続されてもよい。
インバータＩＶ１４の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｌを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１４の接地電圧入力端子は、配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
インバータＩＶ１５の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｍを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１５の接地電圧入力端子は、配線５４ｂを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
５．３ 効果
本実施形態に係る構成では、各回路ユニットは、それぞれ異なる配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１に接続されている配線５３ａと別々に接続されている。このため、トランジスタ５６がオン状態のとき（電源がオン状態のとき）、第１実施形態と同様に、各回路ユニットでは、電圧ドロップの増加を抑制できるため、回路動作の遅延を抑制できる。よって、出力回路１０ｂによる信号の出力タイミングのずれを抑制できるため、動作信頼性を向上できる。
また、本実施形態に係る構成によれば、トランジスタ５６がオフ状態のとき（例えば低電力動作（スタンバイ）時）、各回路ユニットを流れるリーク電流を低減することができる。
６．第６実施形態
第６実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、第４実施形態と異なり、それぞれ異なる配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１に接続されている配線５３ａと別々に接続され、それぞれ異なる配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２に接続されている配線５４ａと別々に接続されたものである。以下では、第４実施形態と異なる点についてのみ説明する。
６．１ 入出力回路１０の構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０の構成について、図１６を用いて説明する。図１６は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる入出力回路１０を示すブロック図である。なお、図１６に示す入出力回路１０では、入力回路１０ａ＜０＞～１０ａ＜７＞は省略されている。更に、説明を簡略化するために、各出力回路１０ｂの回路ユニットについては、調整回路３１及び３２を示し、他の回路ユニットは省略されている。また、図１６では、ＩＯ回路エリア５０＜４＞～５０＜７＞は省略されている。ＩＯ回路エリア５０＜０＞～５０＜３＞と、ＩＯ回路エリア５０＜４＞～５０＜７＞とは同じ構成であるため、以下では、ＩＯ回路エリア５０＜０＞～５０＜３＞について説明する。
図１６に示すように、ＩＯ回路エリア５０＜０＞は、出力回路１０ｂ＜０＞、ＩＯパッド２５＜０＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜０＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、複数のｎチャネルＭＯＳトランジスタ５５、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
ＩＯ回路エリア５０＜０＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。出力回路１０ｂ＜０＞内の各回路ユニット（調整回路３１＜０＞、調整回路３２＜０＞、・・・）は、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜０＞において、配線５４ａは、ＶＳＳパッド５２＜０＞に接続されている。出力回路１０ｂ＜０＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａに接続される。配線５４ｂは、トランジスタ５５を介して、配線５４ａと１つの回路ユニットとを接続する。
ＩＯ回路エリア５０＜１＞は、出力回路１０ｂ＜１＞、ＩＯパッド２５＜１＞、ＶＣＣＱパッド５１＜０＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、複数のｎチャネルＭＯＳトランジスタ５５、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
ＩＯ回路エリア５０＜１＞において、配線５３ａは、ＶＣＣＱパッド５１＜０＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜１＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜１＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜２＞は、出力回路１０ｂ＜２＞、ＩＯパッド２５＜２＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜１＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、複数のｎチャネルＭＯＳトランジスタ５５、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
ＩＯ回路エリア５０＜２＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜２＞において、配線５４ａは、ＶＳＳパッド５２＜１＞に接続されている。出力回路１０ｂ＜２＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜１＞に接続されている配線５４ａに接続される。
ＩＯ回路エリア５０＜３＞は、出力回路１０ｂ＜３＞、ＩＯパッド２５＜３＞、ＶＣＣＱパッド５１＜１＞、ＶＳＳパッド５２＜２＞、配線５３ａ、複数の配線５３ｂ、配線５４ａ、複数の配線５４ｂ、複数のｎチャネルＭＯＳトランジスタ５５、及び複数のｐチャネルＭＯＳトランジスタ５６を含む。
ＩＯ回路エリア５０＜３＞において、配線５３ａは、ＶＣＣＱパッド５１＜１＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１＜１＞に接続されている配線５３ａに接続される。
また、ＩＯ回路エリア５０＜３＞において、配線５４ａは、ＶＳＳパッド５２＜２＞に接続されている。出力回路１０ｂ＜３＞内の各回路ユニットは、配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２＜２＞に接続されている配線５４ａに接続される。
６．２ 出力回路１０ｂの構成について
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの回路構成について、図１７を用いて説明する。図１７は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００に含まれる出力回路１０ｂの一例を示す回路図である。なお、出力回路１０ｂ＜０＞～１０ｂ＜７＞は同じ構成であるため、以下では、出力回路１０ｂ＜０＞内の各回路ユニットの詳細について説明する。
本実施形態では、複数のトランジスタ５５及び複数のトランジスタ５６は、調整回路３１＜０＞、調整回路３２＜０＞、・・・、ドライバ３８＜０＞、及びドライバ３９＜０＞毎にそれぞれ１個以上設けられており、特に奇数段のインバータ及び奇数段のＮＡＮＤ回路毎にそれぞれ１個設けられている。
図１７に示すように、インバータＩＶ１及びＩＶ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ａ及び５６Ｂ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、インバータＩＶ１及びＩＶ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ａ及び５５Ｂ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
インバータＩＶ３及びＩＶ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ｃ及び５６Ｄ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、インバータＩＶ３及びＩＶ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ｃ及び５５Ｄ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
インバータＩＶ５～ＩＶ７の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｅを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。
また、インバータＩＶ５～ＩＶ７の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｅを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
インバータＩＶ８～ＩＶ１０の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｆを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。
また、インバータＩＶ８～ＩＶ１０の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｆを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
インバータＩＶ１１～ＩＶ１３の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｇを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。
また、インバータＩＶ１１～ＩＶ１３の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｇを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
ＮＡＮＤ回路ＮＤ１及びＮＤ２の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ｈ及び５６Ｉ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、ＮＡＮＤ回路ＮＤ１及びＮＤ２の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ｈ及び５５Ｉ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
ＮＡＮＤ回路ＮＤ３及びＮＤ４の各電源電圧入力端子は、それぞれ異なる配線５３ｂ及びトランジスタ５６（５６Ｊ及び５６Ｋ）を介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと別々に接続されている。
また、ＮＡＮＤ回路ＮＤ３及びＮＤ４の各接地電圧入力端子は、それぞれ異なる配線５４ｂ及びトランジスタ５５（５５Ｊ及び５５Ｋ）を介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと別々に接続されている。
インバータＩＶ１４の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｌを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１４の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｌを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
インバータＩＶ１５の電源電圧入力端子は、配線５３ｂ及びトランジスタ５６Ｍを介して、ＶＣＣＱパッド５１＜０＞に接続されている配線５３ａと接続されている。また、インバータＩＶ１５の接地電圧入力端子は、配線５４ｂ及びトランジスタ５５Ｍを介して、ＶＳＳパッド５２＜０＞に接続されている配線５４ａと接続されている。
６．３ 効果
本実施形態に係る構成では、各回路ユニットは、それぞれ異なる配線５３ｂ及びトランジスタ５６を介して、ＶＣＣＱパッド５１に接続されている配線５３ａと別々に接続され、それぞれ異なる配線５４ｂ及びトランジスタ５５を介して、ＶＳＳパッド５２に接続されている配線５４ａと別々に接続されている。このため、トランジスタ５５及び５６がオン状態のとき、第３実施形態と同様に、各回路ユニットでは、電圧ドロップの増加、及び接地電圧の変動を抑制できるため、回路動作の遅延を抑制できる。よって、出力回路１０ｂによる信号の出力タイミングのずれを抑制できるため、動作信頼性を向上できる。
また、本実施形態に係る構成によれば、トランジスタ５５及び５６がオフ状態のとき、各回路ユニットを流れるリーク電流を低減することができる。
７．変形例等
上記のように、実施形態に係る半導体記憶装置は、第１電圧(VCCQ)、及び第１電圧と異なる第２電圧(VSS)を印加され、第１信号を受信し、第１信号に基づく第２信号を出力する第１回路ユニット(例:31)と、第１電圧及び第２電圧を印加され、第２信号を受信し、第２信号に基づく第３信号を出力する第２回路ユニット(例:32)と、第３信号に基づく第４信号を受信し、第４信号に基づいて第５信号を出力するドライバ回路(OCD40)と、第５信号を外部に出力する入出力パッド(IO pad24)と、外部から第１電圧が供給される第１電源パッド(VCCQ pad51)と、外部から第２電圧が供給される第２電源パッド(VSS pad52)と、第１回路ユニットと第１電源パッドとを接続する第１配線(53)と、第２回路ユニットと第１電源パッドとを接続し、第１配線に電気的に接続されていない第２配線(53)とを備える。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
出力回路１０ｂにおいて、ＭＵＸ３０と、ＯＣＤ４０及び４１との間の回路ユニットは、調整回路３１、調整回路３２、及びドライバ３３～３９に限定されない。また、ＯＣＤ４０及び４１との間の回路ユニットの数は、９個に限定されない。
調整回路３１及び調整回路３２において、インバータの数は２個に限定されない。ドライバ３３～３５において、インバータの数は３個に限定されない。ドライバ３６及び３７において、ＮＡＮＤ回路の数は２個に限定されない。ドライバ３８及び３９において、インバータの数は２個に限定されない。
また、出力回路１０ｂにおいて、複数のトランジスタ５５及び複数のトランジスタ５６は、偶数段のインバータ及び偶数段のＮＡＮＤ回路毎に１個設けられてもよい。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１０…入出力回路、１０ａ…入力回路、１０ｂ…出力回路、１１…ＺＱ較正回路、１２…ロジック制御回路、１３…レディ／ビジー回路、１４…ステータスレジスタ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…Ｓｅｔ＿Ｆｅａｔｕｒｅ回路、１８…シーケンサ、１９…電圧発生回路、２０…ロウデコーダ、２１…メモリセルアレイ、２２…センスアンプ、２３…データレジスタ、２４…カラムデコーダ、２５…入出力パッド群、２６…ＺＱパッド、２７…入力パッド群、２８…ＲＢパッド、３０…ＭＵＸ、３１、３２…調整回路、３３～３９…ドライバ、４０、４１…ＯＣＤ、５０…ＩＯ回路エリア、５１…ＶＣＣＱパッド、５２…ＶＳＳパッド、５３、５４…配線、５５、５６…トランジスタ、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、３００…基準抵抗素子

Claims (6)

  1. 第１電圧、及び前記第１電圧と異なる第２電圧を印加され、第１信号を受信し、前記第１信号に基づく第２信号を出力する第１回路ユニットと、
    前記第１電圧及び前記第２電圧を印加され、前記第２信号を受信し、前記第２信号に基づく第３信号を出力する第２回路ユニットと、
    前記第３信号に基づく第４信号を受信し、前記第４信号に基づいて第５信号を出力するドライバ回路と、
    前記第５信号を外部に出力する入出力パッドと、
    外部から前記第１電圧が供給される第１電源パッドと、
    外部から前記第２電圧が供給される第２電源パッドと、
    前記第１回路ユニットと前記第１電源パッドとを接続する第１配線と、
    前記第２回路ユニットと前記第１電源パッドとを接続し、前記第１配線に電気的に接続されていない第２配線と
    を備える、半導体記憶装置。
  2. 第１電圧、及び前記第１電圧と異なる第２電圧を印加され、第１信号を受信し、前記第１信号に基づく第２信号を出力する第１回路ユニットと、
    前記第１電圧及び前記第２電圧を印加され、前記第２信号を受信し、前記第２信号に基づく第３信号を出力する第２回路ユニットと、
    前記第３信号に基づく第４信号を受信し、前記第４信号に基づいて第５信号を出力するドライバ回路と、
    前記第５信号を外部に出力する入出力パッドと、
    外部から前記第１電圧が供給される第１電源パッドと、
    外部から前記第２電圧が供給される第２電源パッドと、
    前記第１回路ユニットと前記第２電源パッドとを接続する第３配線と、
    前記第２回路ユニットと前記第２電源パッドとを接続し、前記第３配線に電気的に接続されていない第４配線と
    を備える、半導体記憶装置。
  3. 前記第１回路ユニットと前記第２電源パッドとを接続する第３配線と、
    前記第２回路ユニットと前記第２電源パッドとを接続し、前記第３配線に電気的に接続されていない第４配線と
    を更に備える、請求項１記載の半導体記憶装置。
  4. 第１電圧、及び前記第１電圧と異なる第２電圧を印加され、第１信号を受信し、前記第１信号に基づく第２信号を出力する第１回路ユニットと、
    前記第１電圧及び前記第２電圧を印加され、前記第２信号を受信し、前記第２信号に基づく第３信号を出力する第２回路ユニットと、
    前記第３信号に基づく第４信号を受信し、前記第４信号に基づいて第５信号を出力するドライバ回路と、
    前記第５信号を外部に出力する入出力パッドと、
    外部から前記第１電圧が供給される第１電源パッドと、
    外部から前記第２電圧が供給される第２電源パッドと、
    前記第１電源パッドに接続された第１配線と、
    前記第１配線に、電流経路の一端が接続された第１トランジスタと、
    前記第１回路ユニットと前記第１トランジスタの前記電流経路の他端とを接続する第２配線と、
    前記第１配線に、電流経路の一端が接続された、前記第１トランジスタとは異なる第２トランジスタと、
    前記第２回路ユニットと前記第２トランジスタの前記電流経路の他端とを接続し、前記第２配線に電気的に接続されていない第３配線と
    を備える、半導体記憶装置。
  5. 第１電圧、及び前記第１電圧と異なる第２電圧を印加され、第１信号を受信し、前記第１信号に基づく第２信号を出力する第１回路ユニットと、
    前記第１電圧及び前記第２電圧を印加され、前記第２信号を受信し、前記第２信号に基づく第３信号を出力する第２回路ユニットと、
    前記第３信号に基づく第４信号を受信し、前記第４信号に基づいて第５信号を出力するドライバ回路と、
    前記第５信号を外部に出力する入出力パッドと、
    外部から前記第１電圧が供給される第１電源パッドと、
    外部から前記第２電圧が供給される第２電源パッドと、
    前記第２電源パッドに接続された第４配線と、
    前記第４配線に、電流経路の一端が接続された第３トランジスタと、
    前記第１回路ユニットと前記第３トランジスタの前記電流経路の他端とを接続する第５配線と、
    前記第４配線に、電流経路の一端が接続された、前記第３トランジスタとは異なる第４トランジスタと、
    前記第２回路ユニットと前記第４トランジスタの前記電流経路の他端とを接続し、前記第５配線に電気的に接続されていない第６配線と
    を備える、半導体記憶装置。
  6. 前記第２電源パッドに接続された第４配線と、
    前記第４配線に、電流経路の一端が接続された第３トランジスタと、
    前記第１回路ユニットと前記第３トランジスタの前記電流経路の他端とを接続する第５配線と、
    前記第４配線に、電流経路の一端が接続された、前記第３トランジスタとは異なる第４トランジスタと、
    前記第２回路ユニットと前記第４トランジスタの前記電流経路の他端とを接続し、前記第５配線に電気的に接続されていない第６配線と
    を更に備える、請求項４記載の半導体記憶装置。
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