JP2020004466A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速に動作することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、読み出し動作において、第１ロウデコーダは、第１ワード線に、読み出し電圧を印加する前に、読み出し電圧と異なる第１キック電圧を印加し、第１ドライバは、第１センスアンプの第１ノードに、第１電圧を供給し、第２ドライバは、第２センスアンプの第２ノードに、第２電圧を供給し、第１センスアンプは、第１ノードが第１電圧に充電された後、第１ビット線に接続され、第２センスアンプは、第２ノードが第２電圧に充電された後、第２ビット線に接続され、第１センスアンプは、第１ビット線に接続された後、第１ノードの電位の変動を判定することにより、第１メモリセルに記憶されたデータを判定し、第２センスアンプは、第２ビット線に接続された後、第２ノードの電位の変動を判定する、半導体記憶装置。【選択図】図９

Description

実施形態は半導体記憶装置に関する。

メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。

特開２００２−０７４９６０号公報

高速に動作することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１及び第２メモリセルと、前記第１及び第２メモリセルに接続される第１ワード線と、前記第１メモリセルに接続される第１ビット線と、前記第２メモリセルに接続される第２ビット線と、前記第１ビット線に接続される第１センスアンプと、前記第２ビット線に接続される第２センスアンプと、前記第１センスアンプに第１電圧を供給する第１ドライバと、前記第２センスアンプに前記第１電圧と異なる第２電圧を供給する第２ドライバと、前記第１ワード線に電圧を供給する第１ロウデコーダと、を備え、読み出し動作において、前記第１ロウデコーダは、前記第１ワード線に、読み出し電圧を印加する前に、前記読み出し電圧と異なる第１キック電圧を印加し、前記第１ドライバは、前記第１センスアンプの第１ノードに、前記第１電圧を供給し、前記第２ドライバは、前記第２センスアンプの第２ノードに、前記第２電圧を供給し、前記第１センスアンプは、前記第１ノードが前記第１電圧に充電された後、前記第１ビット線に接続され、前記第２センスアンプは、前記第２ノードが前記第２電圧に充電された後、前記第２ビット線に接続され、前記第１センスアンプは、前記第１ビット線に接続された後、前記第１ノードの電位の変動を判定することにより、前記第１メモリセルに記憶されたデータを判定し、前記第２センスアンプは、前記第２ビット線に接続された後、前記第２ノードの電位の変動を判定することにより、前記第２メモリセルに記憶されたデータを判定する。

図１は、第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 図２は、第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの構成例を示す回路図。 図３は、第１実施形態に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図４は、第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の構成例を示すブロック図。 図５は、第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの構成例を示す回路図。 図６は、第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの平面レイアウトの一例を示す図。 図７は、図６に示すＶＩＩＩ−ＶＩＩＩに沿ったメモリセルアレイの断面図。 図８は、第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイ及びロウデコーダモジュールの断面構造の一例を示す図。 図９は、第１実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 図１０は、第１実施形態の比較例に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 図１１は、第１実施形態、及び比較例の読み出し動作の波形の一部を示す図。 図１２は、第１実施形態の変形例１に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 図１３は、第１実施形態の変形例１、及び比較例の読み出し動作の波形の一部を示す図。 図１４は、第１実施形態の変形例２に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図１５は、第１実施形態の変形例２に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の構成例を示すブロック図。 図１６は、第１実施形態の変形例３に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図１７は、第１実施形態の変形例３に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の構成例を示すブロック図。 図１８は、第１実施形態の変形例４に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図１９は、第１実施形態の変形例５に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図２０は、第１実施形態の変形例６に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図２１は、第１実施形態の変形例７に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図２２は、第１実施形態の変形例８に係る半導体記憶装置に含まれたロウデコーダモジュールの構成例を示すブロック図。 図２３は、第２実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 図２４は、第２実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 図２５は、第２実施形態の比較例に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 図２６は、第３実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及びシーケンサの構成例を示すブロック図。 図２７は、第３実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 図２８は、第３実施形態の変形例１に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 図２９は、第３実施形態の変形例２に係る半導体記憶装置に含まれたセンスアンプモジュール及びシーケンサの構成例を示すブロック図。 図３０は、第３実施形態の変形例３に係る半導体記憶装置に含まれたセンスアンプモジュール及びシーケンサの構成例を示すブロック図。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字及び数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字及び数字のみを含んだ参照符号により参照される。

＜１＞第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。

＜１−１＞構成
＜１−１−１＞半導体記憶装置１０の全体構成
図１は、第１実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、例えばＭＬＣ（Multi-Level Cell）方式を適用することにより、各メモリセルに２ビット以上のデータを記憶させることが出来る。

ロウデコーダモジュール１２は、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダモジュール１２は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。ロウデコーダモジュール１２の詳細については後述する。

センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。

入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。

レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、それぞれロウデコーダモジュール１２、センスアンプモジュール１３、及び電圧生成回路１９で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。

ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。

シーケンサ１７は、コマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御することが出来る。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。

電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給することが出来る。例えば電圧生成回路１９は、アドレスレジスタ１５Ｂに保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

＜１−１−２＞メモリセルアレイ１１の構成
図２は、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１の構成例を示す回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫにおける詳細な回路構成の一例を示している。図２に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の自然数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶することが出来る。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。尚、以下の説明では、ストリングユニットＳＵ毎に共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを“ページ”と称する。従って、１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、２ページデータを記憶する。

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３に含まれた選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通接続されている。

以上で説明したメモリセルアレイ１１の回路構成において、ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられている。ビット線ＢＬ０〜ＢＬｍは、複数のブロックＢＬＫ間で共有されている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。尚、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とはあくまで一例であり、任意の個数に設計することが出来る。ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。

＜１−１−３＞ロウデコーダモジュール１２の構成
図３は、第１実施形態に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２の詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２との関係を示している。図３に示すように、ロウデコーダモジュール１２は複数のロウデコーダＲＤを含んでいる。

複数のロウデコーダＲＤは、ブロック（例えばＢＬＫ０、ＢＬＫ１、…）にそれぞれ対応して設けられている。

つまり、１つのブロックＢＬＫに、１つのロウデコーダＲＤが関連付けられている。

ロウデコーダＲＤは、電圧生成回路１９から配線された各種信号線（ＳＧＤＤ、ＣＧ０〜ＣＧ７、ＳＧＳＤ）と、ロウデコーダＲＤに関連付けられたブロックＢＬＫの各配線（ＳＧＤ、ＷＬ、ＳＧＳ）との接続を制御する。

ロウデコーダＲＤは、ロウデコーダＲＤに関連付けられたブロックＢＬＫが選択されると、信号線ＳＧＤＤ、及び配線ＳＧＤ、信号線ＣＧ０〜ＣＧ７、及び配線ＷＬ０〜ＷＬ７、信号線ＳＧＳＤ、及び配線ＳＧＳ、をそれぞれ接続する。

各ブロックＢＬＫには、ロウデコーダＲＤを介して電圧生成回路１９から供給された電圧が印加される。ロウデコーダＲＤは、ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の一方側から電圧を印加し、そして、図３に示すように、以上で説明した構成に対して領域ＡＲ１及びＡＲ２が定義されている。

領域ＡＲ１及びＡＲ２は、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域であり、領域ＡＲ１がワード線ＷＬの延伸方向の一方側の領域に対応し、領域ＡＲ２がワード線ＷＬの延伸方向の他方側の領域に対応している。以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤが接続された領域から近い領域を“Ｎｅａｒ”、遠い領域を“Ｆａｒ”と称する。

ところで、メモリセルアレイ１１は、実質的なデータ保持領域として機能する領域ＣＲを備えている。そして、領域ＡＲ１及びＡＲ２は、領域ＣＲに含まれている。

＜１−１−４＞センスアンプモジュール１３及び電圧生成回路１９の構成
図４は、第１実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図４に示すように、センスアンプモジュール１３は複数のセンスアンプユニットＳＡＵを含み、電圧生成回路１９はドライバＤＲ１及びＤＲ２を含んでいる。

各センスアンプユニットＳＡＵには、それぞれ１本のビット線ＢＬが接続されている。つまり、センスアンプモジュール１３に含まれたセンスアンプユニットＳＡＵの個数は、例えばビット線ＢＬの本数に対応している。以下では、領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合のことをセンスアンプセグメントＳＥＧ１と称し、領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合のことをセンスアンプセグメントＳＥＧ２と称する。

ドライバＤＲ１及びＤＲ２は、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第１電源電圧ＶＤＤ１、及び第２電源電圧ＶＤＤ２を生成する。そして、ドライバＤＲ１は、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１に含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２は、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２に含まれたセンスアンプユニットＳＡＵに供給する。

以上で説明した各センスアンプユニットＳＡＵの詳細な回路構成は、例えば図５に示すものとなる。図５は、センスアンプモジュール１３内の１つのセンスアンプユニットＳＡＵについての詳細な回路構成の一例を示している。図５に示すようにセンスアンプユニットＳＡＵは、互いにデータを送受信可能なように接続されたセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。

図５に示されるように、各センスアンプユニットＳＡＵは、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２１、２４、ｎ型のＭＯＳＦＥＴ Ｔｂｌｓ、Ｔｂｌc、Ｔｂｌｘ、２６、Ｔｘｘｌ、Ｔｓｔｂ、Ｔｓｅｎ、３０、３１、Ｔｂｌｑ、３３、Ｔｌｓｗ、ならびにキャパシタ４１および４２を含む。

１つのビット線ＢＬは、直列接続されたトランジスタＴｂｌｓおよびＴｂｌｃを介してノードＳＣＯＭと接続されている。トランジスタＴｂｌｓおよびＴｂｌｃは、それぞれのゲートにおいて、例えばシーケンサ１７から信号ＢＬＳおよびＢＬＣを受け取る。ノードＳＣＯＭは、直列接続されたトランジスタＴｂｌｘおよび２１を介して、電位ＶＨＳＡのノードと接続されている。トランジスタ２１はゲートにおいてラッチ回路ＳＤＬ内のノードＩＮＶ＿Ｓと接続されており、トランジスタＴｂｌｘはゲートにおいて、例えばシーケンサ１７から信号ＢＬＸを受け取る。

トランジスタ２１とトランジスタＴｂｌxが接続されているノードＳＳＲＣは、トランジスタ２４を介してノードＳＲＣＧＮＤと接続されている。トランジスタ２４は、ゲートにおいて、ノードＩＮＶ＿Ｓと接続されている。

ノードＳＣＯＭはまた、トランジスタ２６を介して電位ＶＬＳＡのノードと接続されている。トランジスタ２６は、ゲートにおいて、例えばシーケンサ１７から信号ＮＬＯを受け取る。

ノードＳＣＯＭはさらに、トランジスタＴｘｘｌを介してノードＳＥＮと接続されている。トランジスタＴｘｘｌは、ゲートにおいて、例えばシーケンサ１７から信号ＸＸＬを受け取る。ノードＳＥＮは、キャパシタ４２を介して信号ＣＬＫＳＡを受け取る。信号ＣＬＫＳＡは、例えばシーケンサ１７により制御される。ノードＳＥＮはまた、後述のバスＤＢＵＳとキャパシタ４１により容量結合している。

ノードＳＥＮはまた、トランジスタＴｂｌｑを介してバスＳＢＵＳと接続されている。トランジスタＴｂｌｑは、ゲートにおいて、例えばシーケンサ１７から信号ＢＬＱを受け取る。ノードＳＥＮは、さらに、直列接続されたトランジスタ３０および３１を介してノードＬＯＰと接続されている。トランジスタ３１のトランジスタ３０と反対のノード（ソース）は、ノードＬＯＰではなく接地されていてもよい。トランジスタ３０は、ゲートにおいて、例えばシーケンサ１７から信号ＬＳＬを受け取る。

ノードＬＯＰは、電圧生成回路１９によって電圧を制御される。

バスＳＢＵＳはまた、直列接続されたトランジスタＴｓｔｂおよびＴｓｅｎを介してノードＬＯＰと接続されている。トランジスタＴｓｔｂは、ゲートにおいて、例えばシーケンサ１７から信号ＳＴＢを受け取る。トランジスタＴｓｅｎは、ゲートにおいて、ノードＳＥＮと接続されている。

バスＳＢＵＳはまた、トランジスタ３３を介して電源電圧ＶＤＤ（ＶＤＤ１、またはＶＤＤ２等）のノードと接続されている。トランジスタ３３は、ゲートにおいて、例えばシーケンサ１７から信号ＬＰＣを受け取り、電源電圧ＶＤＤをバスＳＢＵＳに転送する。

つまり、ノードＳＥＮは、トランジスタＴｂｌｑ、及びトランジスタ３３を介して、電源電圧ＶＤＤが供給される（矢印Ｃ１参照）。

ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路１４に接続され、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に使用される。

ラッチ回路ＳＤＬは、例えばインバータ６０及び６１、並びにｎチャネルＭＯＳトランジスタ６２及び６３を含んでいる。インバータ６０の入力ノードはノードＬＡＴに接続され、インバータ６０の出力ノードはノードＩＮＶ＿Ｓに接続される。インバータ６１の入力ノードはノードＩＮＶ＿Ｓに接続され、インバータ６１の出力ノードはノードＬＡＴに接続される。トランジスタ６２の一端はノードＩＮＶ＿Ｓに接続され、トランジスタ６２の他端はバスＬＢＵＳに接続され、トランジスタ６２のゲートには制御信号ＳＴＩが入力される。トランジスタ６３の一端はノードＬＡＴに接続され、トランジスタ６３の他端はバスＬＢＵＳに接続され、トランジスタ６３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶ＿Ｓにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＬＤＬ、ＵＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

以上で説明した各種制御信号は、例えばシーケンサ１７によって生成される。

尚、第１実施形態におけるセンスアンプモジュール１３の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、以上の説明では、センスアンプユニットＳＡＵ及びビット線ＢＬが１対１で対応する場合を例に挙げたが、これに限定されない。例えば、複数のビット線ＢＬが、セレクタを介して１つのセンスアンプユニットＳＡＵに接続されても良い。

＜１−１−５＞半導体記憶装置１０の構造
以下に、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１、ロウデコーダモジュール１２、及びセンスアンプモジュール１３の構造について説明する。

図６は、第１実施形態におけるメモリセルアレイ１１の平面レイアウトの一例を示し、メモリセルアレイ１１内の１つのストリングユニットＳＵ０における平面レイアウトの一例を示している。尚、以下の図面では、Ｘ軸がワードＷＬの延伸方向に対応し、Ｙ軸がビット線ＢＬの延伸方向に対応し、Ｚ軸が基板表面に対する鉛直方向に対応している。

図６に示すようにストリングユニットＳＵ０は、Ｘ方向に延伸し且つＹ方向に隣り合うコンタクトプラグＬＩ間に設けられる。コンタクトプラグＬＩは、隣り合うストリングユニットＳＵ間を絶縁するスリット内に設けられる。つまり、メモリセルアレイ１１では、図示せぬ領域において複数のコンタクトプラグＬＩがＹ方向に配列し、隣り合うコンタクトプラグＬＩ間にそれぞれストリングユニットＳＵが設けられている。

このようなストリングユニットＳＵ０の構成において、Ｘ方向において領域ＣＲ及びＨＲが定義されている。領域ＣＲは、実質的なデータ保持領域として機能する領域であり、領域ＣＲには、複数の半導体ピラーＭＨが設けられている。１つの半導体ピラーＭＨは、例えば１つのＮＡＮＤストリングＮＳに対応している。領域ＨＲは、ストリングユニットＳＵ０に設けられた各種配線と、ロウデコーダモジュール１２との間を接続するための領域である。具体的には、ストリングユニットＳＵ０には、例えば選択ゲート線ＳＧＳとして機能する導電体４１、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８つの導電体４２、及び選択ゲート線ＳＧＤとして機能する導電体４３が、上層の導電体と重ならない部分を有するように設けられている。そして導電体４１〜４３の端部は、それぞれ導電性のビアコンタクトＶＣを介して、ストリングユニットＳＵの下部に設けられたロウデコーダモジュール１２に接続される。

以上で説明したメモリセルアレイ１１の断面構造の一例が、図７及び図８に示されている。図７及び図８は、メモリセルアレイ１１内の１つのストリングユニットＳＵ０についての断面構造の一例を示し、図７は、図６のＶＩＩＩ−ＶＩＩＩ線に沿った断面を示している。図８は、図６のＸ方向に沿った断面を示し、領域ＨＲにおけるワード線ＷＬ０（導電体４２）に関連する構造を抽出して示している。尚、以下の図面では層間絶縁膜の図示が省略され、図８は領域ＣＲにおける半導体ピラーＭＨの構造を省略して示している。

図７に示すようにメモリセルアレイ１１には、半導体基板上に形成されたＰ型ウェル領域５０の上方に、ソース線ＳＬとして機能する導電体４０が設けられている。導電体４０上には、複数のコンタクトプラグＬＩが設けられている。隣り合うコンタクトプラグＬＩ間且つ導電体４０の上方には、Ｚ方向において例えば導電体４１、８層の導電体４２、導電体４３が順に設けられている。

導電体４０〜４３の形状は、Ｘ方向及びＹ方向に広がった板状であり、コンタクトプラグＬＩの形状は、Ｘ方向及びＺ方向に広がった板状である。そして、複数の半導体ピラーＭＨが、導電体４１〜４３を通過するように設けられている。具体的には、半導体ピラーＭＨは、導電体４３の上面から導電体４０の上面に達するように形成されている。

半導体ピラーＭＨは、例えばブロック絶縁膜４５、絶縁膜（電荷蓄積層）４６、トンネル酸化膜４７、及び導電性の半導体材料４８を含んでいる。具体的には、半導体材料４８の周囲にトンネル酸化膜４７が設けられ、トンネル酸化膜４７の周囲に絶縁膜４６が設けられ、絶縁膜４６の周囲にブロック絶縁膜４５が設けられている。尚、半導体材料４８内には、異なる材料が含まれていても良い。

このような構造において、導電体４１と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ２として機能し、導電体４２と半導体ピラーＭＨとが交差する部分がメモリセルトランジスタＭＴとして機能し、導電体４３と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ１として機能する。

半導体ピラーＭＨの半導体材料４８上には、導電性のビアコンタクトＢＣが設けられている。ビアコンタクトＢＣ上には、ビット線ＢＬとして機能する導電体４４が、Ｙ方向に延伸して設けられている。各ストリングユニットＳＵにおいて、１つの導電体４４には１つの半導体ピラーＭＨが接続されている。つまり、各ストリングユニットＳＵにおいて、例えばＸ方向に配列する複数の導電体４４には、それぞれ異なる半導体ピラーＭＨが接続される。

図８に示すように、領域ＨＲにおいてＰ型ウェル領域５０の表面内には、ｎ^＋不純物拡散領域５１及び５２が形成されている。拡散領域５１及び５２間、且つＰ型ウェル領域５０上には、図示せぬゲート絶縁膜を介して導電体５３が設けられている。この拡散領域５１及び５２並びに導電体５３が、それぞれトランジスタＴＲのソース、ドレイン、及びゲート電極として機能する。トランジスタＴＲはロウデコーダモジュール１２に含まれている。拡散領域５１上には、ビアコンタクトＶＣが設けられている。ビアコンタクトＶＣは、導電体４０〜４２を通過して導電体５４に接続され、ビアコンタクトＶＣと導電体４０〜４２との間は、絶縁膜によって絶縁されている。導電体５４は、例えば導電体４３が設けられた配線層と導電体４４が設けられた配線層との間の配線層に設けられ、導電性のビアコンタクトＨＵを介してワード線ＷＬ０に対応する導電体４２に接続される。ビアコンタクトＨＵと半導体ピラーＭＨとの間隔は半導体ピラーＭＨが設けられた領域に応じて異なり、図３を用いて説明したＮｅａｒ側及びＦａｒ側はビアコンタクトＨＵと半導体ピラーＭＨとの距離に応じて定義されている。

このような構成により、ロウデコーダモジュール１２はトランジスタＴＲを介してワード線ＷＬ０に対応する導電体４２に電圧を供給することが出来る。半導体記憶装置１０には導電体４１〜４３に対応して図示せぬ複数のトランジスタＴＲ及び導電体５４が設けられ、ロウデコーダモジュール１２はこれらのトランジスタＴＲを介して各種配線に対応する導電体に電圧を供給する。尚、以下では、トランジスタＴＲのゲート電極に対応する導電体５３が形成される配線層のことを配線層ＧＣと称し、ビット線ＢＬに対応する導電体４４が形成される配線層のことを配線層Ｍ１と称する。

尚、第１実施形態におけるメモリセルアレイ１１の構造は、以上で説明した構造に限定されない。例えば、上記説明においてセレクトゲート線ＳＧＳ及びＳＧＤは、それぞれ１層の導電体４１及び４３により構成されているが、セレクトゲート線ＳＧＳ及びＳＧＤは、複数層の導電体により構成されていても良い。また、１つの半導体ピラーＭＨが通過する導電体４２の個数は、これに限定されない。例えば、１つの半導体ピラーＭＨが通過する導電体４２の個数を９個以上にすることで、１つのＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴの個数を９個以上にすることが出来る。

＜１−２＞動作
第１実施形態に係る半導体記憶装置１０は、読み出し動作において第１キック動作を実行する。第１キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧印加方法である。第１キック動作は、例えばワード線ＷＬに対して実行される。例えば、ワード線ＷＬに対して第１キック動作が実行された場合、ワード線ＷＬに対する電流の供給量が増加して、ワード線ＷＬが充電される。尚、以下では、第１キック動作時において、目標の電圧を印加する前に印加される目標の電圧よりも高い電圧のことを第１キック電圧と称し、目標の電圧と第１キック電圧との差分のことを第１キック量と称する。

このような第１実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図９に示されている。図９では、ワード線ＷＬのＮｅａｒ側部分の波形を実線で示し、ワード線ＷＬのＦａｒ側部分の波形を破線で示している。また、図９では、ワード線ＷＬのＮｅａｒ側部分に対応する電源電圧ＶＤＤ１を実線で示し、ワード線ＷＬのＦａｒ側部分に対応する電源電圧ＶＤＤ２を破線で示している。

尚、以下の説明において、各種制御信号が入力されるＮチャネルＭＯＳトランジスタは、ゲートに“Ｈ”レベルの電圧が印加されるとオン状態になり、ゲートに“Ｌ”レベルの電圧が印加されるとオフ状態になるものとする。また、選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴのことを、選択メモリセルと称する。

［時刻Ｔ０以前］
図９に示すように、時刻Ｔ０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。

［時刻Ｔ０〜Ｔ１］
時刻Ｔ０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択されたワード線ＷＬ（ＷＬ（選択）とも表記）に対して第１キック動作を実行する。この場合、選択されたワード線ＷＬには、例えば所望の電圧より高い第１キック電圧ＶＣＧＲＶＫが一時的に印加される。第１キック電圧ＶＣＧＲＶＫは、例えばワード線ＷＬのＮｅａｒ側における電圧に表れる。一方で、ワード線ＷＬのＦａｒ側においては、配線のＲＣ遅延によって、例えば電圧ＶＣＧＲＶを超えることなく電圧ＶＣＧＲＶまで上昇する。尚、第１キック量の大きさは、任意の数値に設定することが可能である。

また、ロウデコーダモジュール１２は、選択されなかったワード線ＷＬ（ＷＬ（非選択）とも表記）に例えば読み出しパス電圧ＶＲＥＡＤを印加する。

また、シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。

上記のように、セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードには、ドライバＤＲ１によって生成された第１電源電圧ＶＤＤ１が供給されている。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードには、ドライバＤＲ２によって生成された第２電源電圧ＶＤＤ２が供給されている。従って、セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第１電源電圧ＶＤＤ１に充電される。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第２電源電圧ＶＤＤ２に充電される。なお、電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２よりも大きい（ＶＤＤ１＞ＶＤＤ２）。

［時刻Ｔ１〜時刻Ｔ２］
時刻Ｔ１において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。なお、時刻Ｔ１は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。

［時刻Ｔ２〜］
そしてシーケンサ１７は、ノードＳＥＮの電位の変化が落ち着いた時刻Ｔ２において、制御信号ＸＸＬを“Ｌ”レベルにし、制御信号ＳＴＢを“Ｈ”レベルにして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。

＜１−３＞効果
以上で説明した第１実施形態に係る半導体記憶装置１０によれば、読み出し動作を高速化することが出来る。以下に、第１実施形態に係る半導体記憶装置１０の詳細な効果について説明する。

メモリセルが三次元に積層された半導体記憶装置では、例えば図６及び図７に示すように、板状に形成された導電体４２がワード線ＷＬとして使用される。このような構造のワード線ＷＬはＲＣ遅延が大きくなる傾向があり、ワード線ＷＬの一端から電圧が印加された場合に、ドライバから近い領域（Ｎｅａｒ側）と、ドライバ遠い領域（Ｆａｒ側）とで、電圧の上昇速度が異なることがある。このような場合、ワード線ＷＬの電圧が安定するまでに時間を要する。そこで半導体記憶装置は、電圧上昇の速度が相対的に遅いワード線ＷＬのＦａｒ側における電圧上昇を補助するために、例えば第１キック動作を実行することがある。

図１０に示すように、キック動作を行なう場合でも、ワード線ＷＬの電圧が安定してからセンスを開始することが考えられる。図１０に示す動作例では、図９に示すセンス開始時刻Ｔ１よりも遅い時刻Ｔ３（Ｔ１＜Ｔ３）からセンスを開始する。つまり、キック動作を行なわない程ではないが、キック動作を行なう場合でも、ワード線ＷＬの電圧が安定するまでに時間を要する。そのため、読み出し動作を高速化できない。

読み出し動作を高速化の観点から選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１において、センスを開始する事が考えられる。

ここで、第１実施形態の比較例に係る半導体記憶装置の読み出し動作の一例について、図１１を用いて説明する。図１１は、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、ノードＳＥＮの波形との一例を示し、図９を用いて説明した読み出し動作の波形に対して、セグメントＳＥＧ１及びＳＥＧ２のノードＳＥＮで共通の充電電圧に充電している点が異なっている。図１１では、ワード線ＷＬのＮｅａｒ側部分の波形を実線で示し、ワード線ＷＬのＦａｒ側部分の波形を破線で示している。また、図１１では、ワード線ＷＬのＮｅａｒ側部分に対応する電源電圧ＶＤＤ１を実線で示し、ワード線ＷＬのＦａｒ側部分に対応する電源電圧ＶＤＤ２を破線で示している。

図１１に示すように、全てのセンスアンプユニットＳＡＵのノードＳＥＮを電圧ＶＤＤに充電する場合について説明する。

時刻Ｔ１において、ワード線ＷＬのＮｅａｒ側部分では、電圧ＶＣＧＲＶよりも高く、ワード線ＷＬのＦａｒ側部分では、電圧ＶＣＧＲＶよりも低い。そのため、Ｎｅａｒ側のメモリセルでは、ワード線ＷＬの電圧が高く見え、Ｆａｒ側のメモリセルでは、ワード線ＷＬの電圧が低く見える。そのため、Ｎｅａｒ側のメモリセルに流れるセル電流Ｉｃｅｌｌは大きくなり、Ｆａｒ側のメモリセルに流れるセル電流Ｉｃｅｌｌは小さくなる。

その結果、全てのセンスアンプユニットＳＡＵのノードＳＥＮを単一の電圧ＶＤＤに充電すると、Ｎｅａｒ側では、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ１）の電位が判定用の電圧ＶＴＨを下回る可能性がある。この場合、本来はメモリセルがオフすると判定されなければならないところを、オンすると誤判定される可能性がある。また、Ｆａｒ側では、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ２）の電位が判定用の電圧ＶＴＨを上回る可能性がある。この場合、本来はメモリセルがオンすると判定されなければならないところを、オフすると誤判定される可能性がある。

選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１において、センスを開始する場合、上記のような誤判定を避けるための工夫をする必要がある。

そこで、本実施形態では、Ｎｅａｒ側のメモリセルに関するセグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、高めの電圧、第１電源電圧ＶＤＤ１に充電する。また、Ｆａｒ側のメモリセルに関するセグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、低めの電圧、第２電源電圧ＶＤＤ２に充電する。これにより、センス時におけるセグメントＳＥＧ１及びセグメントＳＥＧ２におけるノードＳＥＮの電位を共に適切な電位にすることができる。その結果、図９で説明したように、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前である時刻Ｔ１において制御信号ＸＸＬを“Ｈ”レベルにしても、選択メモリセルの閾値電圧を適切に判定することができ、図１１で説明したような可能性を抑制することができる。

なお、上述した実施形態では、センスアンプのノードＳＥＮに供給する電源をＶＤＤ１またはＶＤＤ２にすることで、ノードＳＥＮの充電レベルを切り替える。一方で、ノードＳＥＮに供給する電源を１種類にする。そして、上述した実施形態と同様に、領域ＡＲ１、またはＡＲ２毎に制御信号ＬＰＣ、ＢＬＱの大きさを変えることで、ノードＳＥＮの充電レベルを切り替えることもできる。

＜１−４＞第１実施形態の変形例１
＜１−４−１＞動作
以下に、第１実施形態の変形例１の読み出し動作について説明する。

第１実施形態の変形例１に係る半導体記憶装置１０は、読み出し動作において第２キック動作を実行する。第２キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも低い値に設定し、一定時間経過後に目標の電圧値に上げる電圧印加方法である。第２キック動作は、例えばワード線ＷＬに対して実行される。例えば、ワード線ＷＬに対して第２キック動作が実行された場合、ワード線ＷＬに対する電流の供給量が減少して、ワード線ＷＬが放電される。尚、以下では、第２キック動作時において、目標の電圧を印加する前に印加される目標の電圧よりも低い電圧のことを第２キック電圧と称し、目標の電圧と第２キック電圧との差分のことを第２キック量と称する。

このような第１実施形態の変形例１に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図１２に示されている。図１２は、Ｎｅａｒ側及びＦａｒ側にそれぞれ対応するワード線ＷＬの波形、ビット線ＢＬの波形、及び各種制御信号の波形の一例を示している。

［時刻Ｔ１０以前］
図１２に示すように、時刻Ｔ０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。

［時刻Ｔ１０〜Ｔ１１］
時刻Ｔ０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、ワード線ＷＬに例えば読み出しパス電圧ＶＲＥＡＤを印加する。

シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。

［時刻Ｔ１１〜Ｔ１２］
時刻Ｔ１１において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択されたワード線ＷＬに対して第２キック動作を実行する。この場合、選択されたワード線ＷＬには、例えば所望の電圧より低い第２キック電圧ＶＣＧＲＶＬＫが一時的に印加される。第２キック電圧ＶＣＧＲＶＬＫは、例えばワード線ＷＬのＮｅａｒ側における電圧に表れる。一方で、ワード線ＷＬのＦａｒ側においては、配線のＲＣ遅延によって、例えば電圧ＶＣＧＲＶを下回ることなく電圧ＶＣＧＲＶまで降圧される。尚、第２キック量の大きさは、任意の数値に設定することが可能である。

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。

セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第２電源電圧ＶＤＤ２に充電される。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第１電源電圧ＶＤＤ１に充電される。なお、第１実施形態においては、ＶＤＤ１＞ＶＤＤ２であったが、本変形例においてはＶＤＤ１＜ＶＤＤ２である。

［時刻Ｔ１２〜］
時刻Ｔ１２において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。そしてシーケンサ１７は、ノードＳＥＮの電位の変化が落ち着いた時刻Ｔ３において、制御信号ＸＸＬを“Ｌ”レベルとして、制御信号ＳＴＢを“Ｈ”レベルとして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。なお、時刻Ｔ１２は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。

＜１−４−２＞効果
以上で説明した第１実施形態の変形例１に係る半導体記憶装置１０によれば、読み出し動作を高速化することが出来る。以下に、第１実施形態の変形例１に係る半導体記憶装置１０の詳細な効果について説明する。

ここで、第１実施形態の変形例１の比較例に係る半導体記憶装置の読み出し動作の一例について、図１３を用いて説明する。図１３は、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、ノードＳＥＮの波形との一例を示し、図１２を用いて説明した読み出し動作の波形に対して、セグメントＳＥＧ１及びＳＥＧ２のノードＳＥＮで共通の充電電圧に充電している点が異なっている。

図１３に示すように、全てのセンスアンプユニットＳＡＵのノードＳＥＮを電圧ＶＤＤに充電する場合について説明する。

時刻Ｔ１２において、Ｆａｒ側のワード線ＷＬは、電圧ＶＣＧＲＶよりも高い。そのため、Ｆａｒ側のメモリセルは、ワード線ＷＬの電圧が高く見える。そのため、メモリセルに流れるセル電流Ｉｃｅｌｌが大きくなる。その結果、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）、及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ２）の電位は、判定用の電圧ＶＴＨを下回る可能性がある。この場合、本来はメモリセルがオフすると判定されなければならないところを、オンすると誤判定される可能性がある。

また、時刻Ｔ１２において、Ｎｅａｒ側のワード線ＷＬは、電圧ＶＣＧＲＶよりも低い。そのため、Ｎｅａｒ側のメモリセルは、ワード線ＷＬの電圧が低く見える。そのため、メモリセルに流れるセル電流Ｉｃｅｌｌが小さくなる。その結果、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）、及びメモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）の両方の状態において、ノードＳＥＮ（ＳＥＧ１）の電位は、判定用の電圧ＶＴＨを上回る可能性がある。この場合、本来はメモリセルがオンすると判定されなければならないところを、オフすると誤判定される可能性がある。

以上の様に、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１２において、センスを開始する場合、工夫をする必要がある。

そこで、本実施形態では、Ｎｅａｒ側のメモリセルに関するセグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、低めの電圧、第２電源電圧ＶＤＤ２に充電する。また、Ｆａｒ側のメモリセルに関するセグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮを、高めの電圧、第１電源電圧ＶＤＤ１に充電する。これにより、センス時におけるセグメントＳＥＧ１及びセグメントＳＥＧ２におけるノードＳＥＮの電位を共に適切な電位にすることができる。その結果、図１３で説明したような可能性を抑制することができる。

＜１−５＞第１実施形態の変形例２
第１実施形態の変形例２に係る半導体記憶装置１０は、センスアンプモジュール１３を４つの領域に分けて、領域毎にノードＳＥＮの充電電圧を制御する。以下に、第１実施形態の変形例２に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。

＜１−５−１＞構成
図１４は、第１実施形態の変形例２に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態で図３を用いて説明した構成に対して、定義されている領域の範囲が異なっている。

具体的には、図１４に示すように第１実施形態の変形例２に係るメモリセルアレイ１１は、領域ＡＲ１と、領域ＡＲ２と、領域ＡＲ３と、領域ＡＲ４とが定義されている。領域ＡＲ１と、領域ＡＲ２と、領域ＡＲ３と、領域ＡＲ４とは、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域である。ところで、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）において、ロウデコーダＲＤが接続された領域から、遠ざかる方向に向かって、順に“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”、と定義される。そこで、領域ＡＲ１と、領域ＡＲ２と、領域ＡＲ３と、領域ＡＲ４とは、それぞれ上記“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”に対応している。

図１５は、第１実施形態の変形例２に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ及び１３Ｂ）及び電圧生成回路１９（１９Ａ、及び１９Ｂ）の詳細な構成例を示すブロック図である。

図１５に示すように、第１実施形態の変形例２に係る半導体記憶装置１０は、領域ＡＲ１及びＡＲ２に対応するセンスアンプモジュール１３Ａと、領域ＡＲ３及びＡＲ４に対応するセンスアンプモジュール１３Ｂと、を備えている。

センスアンプモジュール１３Ａは、領域ＡＲ１に対応するセンスアンプセグメントＳＥＧ１Ａ、及び領域ＡＲ２に対応するセンスアンプセグメントＳＥＧ２Ａを備えている。

セグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。

センスアンプモジュール１３Ｂは、領域ＡＲ３に対応するセンスアンプセグメントＳＥＧ１Ｂ、及び領域ＡＲ４に対応するセンスアンプセグメントＳＥＧ２Ｂを備えている。

セグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ３に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ４に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。

図１５に示すように、第１実施形態の変形例２に係る半導体記憶装置１０は、センスアンプモジュール１３Ａに対応する電圧生成回路１９Ａと、センスアンプモジュール１３Ｂに対応する電圧生成回路１９Ｂと、を備えている。

電圧生成回路１９Ａは、ドライバＤＲ１Ａ及びＤＲ２Ａを備えている。ドライバＤＲ１Ａ及びＤＲ２Ａは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第１電源電圧ＶＤＤ１、及び第２電源電圧ＶＤＤ２を生成する。そして、ドライバＤＲ１Ａは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ａは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵに供給する。

電圧生成回路１９Ｂは、ドライバＤＲ１Ｂ及びＤＲ２Ｂを備えている。ドライバＤＲ１Ｂ及びＤＲ２Ｂは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第３電源電圧ＶＤＤ３、及び第４電源電圧ＶＤＤ４を生成する。そして、ドライバＤＲ１Ｂは、生成した第３電源電圧ＶＤＤ３をセグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｂは、生成した第４電源電圧ＶＤＤ４をセグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵに供給する。

＜１−５−２＞動作
第１実施形態の変形例２に係る半導体記憶装置１０の読み出し動作は、基本的には、図９及び図１２で説明した読み出し動作と同様である。

第１実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で低くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で最も高い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に高い第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に高い第３電源電圧ＶＤＤ３（ＶＤＤ３＜ＶＤＤ２）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、最も低い第４電源電圧ＶＤＤ４（ＶＤＤ４＜ＶＤＤ３）を供給する。

第１実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で高くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で最も低い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に低い第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に低い第３電源電圧ＶＤＤ３（ＶＤＤ２＜ＶＤＤ３）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、最も高い第４電源電圧ＶＤＤ４（ＶＤＤ３＜ＶＤＤ４）を供給する。

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応するノードＳＥＮの充電電圧の高さが対応付されていれば良い。

以上のように、電圧生成回路１９Ａ、及び１９Ｂは、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、電圧生成回路１９Ａ、及び１９Ｂは、ノードＳＥＮの充電電圧を第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

＜１−５−３＞第１実施形態の変形例２の効果
以上のように、第１実施形態の変形例２に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。

＜１−６＞第１実施形態の変形例３
第１実施形態の変形例３に係る半導体記憶装置１０は、センスアンプモジュール１３を８つの領域に分けて、領域毎にノードＳＥＮの充電電圧を制御する。以下に、第１実施形態の変形例３に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。

＜１−６−１＞構成
図１６は、第１実施形態の変形例３に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態で図３を用いて説明した構成に対して、定義されている領域の範囲が異なっている。

具体的には、図１６に示すように第１実施形態の変形例３に係るメモリセルアレイ１１は、領域ＡＲ１〜ＡＲ８、が定義されている。領域ＡＲ１〜ＡＲ８は、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域である。ところで、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）において、ロウデコーダＲＤが接続された領域から、遠ざかる方向に向かって、順に“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”、と定義される。そこで、領域ＡＲ１〜ＡＲ８とは、それぞれ上記“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”、に対応している。

図１７は、第１実施形態の変形例３に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ、１３Ｂ、１３Ｃ、及び１３Ｄ）及び電圧生成回路１９（１９Ａ、１９Ｂ、１９Ｃ、及び１９Ｄ）の詳細な構成例を示すブロック図である。

図１７に示すように、第１実施形態の変形例３に係る半導体記憶装置１０は、領域ＡＲ１及びＡＲ２に対応するセンスアンプモジュール１３Ａと、領域ＡＲ３及びＡＲ４に対応するセンスアンプモジュール１３Ｂと、領域ＡＲ５及びＡＲ６に対応するセンスアンプモジュール１３Ｃと、領域ＡＲ７及びＡＲ８に対応するセンスアンプモジュール１３Ｄと、を備えている。

センスアンプモジュール１３Ａ、及び１３Ｂは、第１実施形態の変形例２で説明した構成と同様である。

センスアンプモジュール１３Ｃは、領域ＡＲ５に対応するセンスアンプセグメントＳＥＧ１Ｃ、及び領域ＡＲ６に対応するセンスアンプセグメントＳＥＧ２Ｃを備えている。

セグメントＳＥＧ１Ｃに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ５に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ｃに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ６に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。

センスアンプモジュール１３Ｄは、領域ＡＲ７に対応するセンスアンプセグメントＳＥＧ１Ｄ、及び領域ＡＲ８に対応するセンスアンプセグメントＳＥＧ２Ｄを備えている。

セグメントＳＥＧ１Ｄに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ７に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。セグメントＳＥＧ２Ｄに含まれたセンスアンプユニットＳＡＵは、領域ＡＲ８に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。

図１５に示すように、第１実施形態に係る半導体記憶装置１０は、センスアンプモジュール１３Ａに対応する電圧生成回路１９Ａと、センスアンプモジュール１３Ｂに対応する電圧生成回路１９Ｂと、センスアンプモジュール１３Ｃに対応する電圧生成回路１９Ｃと、センスアンプモジュール１３Ｄに対応する電圧生成回路１９Ｄと、を備えている。

電圧生成回路１９Ａ、及び１９Ｂは、第１実施形態の変形例２で説明した構成と同様である。

電圧生成回路１９Ｃは、ドライバＤＲ１Ｃ及びＤＲ２Ｃを備えている。ドライバＤＲ１Ｃ及びＤＲ２Ｃは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第５電源電圧ＶＤＤ５、及び第６電源電圧ＶＤＤ６を生成する。そして、ドライバＤＲ１Ｃは、生成した第５電源電圧ＶＤＤ５をセグメントＳＥＧ１Ｃに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｃは、生成した第６電源電圧ＶＤＤ６をセグメントＳＥＧ２Ｃに含まれたセンスアンプユニットＳＡＵに供給する。

電圧生成回路１９Ｄは、ドライバＤＲ１Ｄ及びＤＲ２Ｄを備えている。ドライバＤＲ１Ｄ及びＤＲ２Ｄは、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ第７電源電圧ＶＤＤ７、及び第８電源電圧ＶＤＤ８を生成する。そして、ドライバＤＲ１Ｄは、生成した第７電源電圧ＶＤＤ７をセグメントＳＥＧ１Ｄに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｄは、生成した第８電源電圧ＶＤＤ８をセグメントＳＥＧ２Ｄに含まれたセンスアンプユニットＳＡＵに供給する。

＜１−６−２＞動作
第１実施形態の変形例３に係る半導体記憶装置１０の読み出し動作は、基本的には、図９及び図１２で説明した読み出し動作と同様である。

第１実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で低くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で最も高い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第１電源電圧ＶＤＤ１の次に高い第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第２電源電圧ＶＤＤ２の次に高い第３電源電圧ＶＤＤ３（ＶＤＤ３＜ＶＤＤ２）を供給する。また、“Ｍｉｄ３”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第３電源電圧ＶＤＤ３の次に高い第４電源電圧ＶＤＤ４（ＶＤＤ４＜ＶＤＤ３）を供給する。また、“Ｍｉｄ４”側に対応するビット線ＢＬに関するドライバＤＲ１Ｃは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第４電源電圧ＶＤＤ４の次に高い第５電源電圧ＶＤＤ５（ＶＤＤ５＜ＶＤＤ４）を供給する。また、“Ｍｉｄ５”側に対応するビット線ＢＬに関するドライバＤＲ２Ｃは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第５電源電圧ＶＤＤ５の次に高い第６電源電圧ＶＤＤ６（ＶＤＤ６＜ＶＤＤ５）を供給する。また、“Ｍｉｄ６”側に対応するビット線ＢＬに関するドライバＤＲ１Ｄは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第６電源電圧ＶＤＤ６の次に高い第７電源電圧ＶＤＤ７（ＶＤＤ７＜ＶＤＤ６）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｄは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、最も低い第８電源電圧ＶＤＤ８（ＶＤＤ８＜ＶＤＤ７）を供給する。

第１実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で高くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で最も低い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第１電源電圧ＶＤＤ１の次に低い第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第２電源電圧ＶＤＤ２の次に低い第３電源電圧ＶＤＤ３（ＶＤＤ２＜ＶＤＤ３）を供給する。また、“Ｍｉｄ３”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第３電源電圧ＶＤＤ３の次に低い第４電源電圧ＶＤＤ４（ＶＤＤ３＜ＶＤＤ４）を供給する。また、“Ｍｉｄ４”側に対応するビット線ＢＬに関するドライバＤＲ１Ｃは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第４電源電圧ＶＤＤ４の次に低い第５電源電圧ＶＤＤ５（ＶＤＤ４＜ＶＤＤ５）を供給する。また、“Ｍｉｄ５”側に対応するビット線ＢＬに関するドライバＤＲ２Ｃは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第５電源電圧ＶＤＤ５の次に低い第６電源電圧ＶＤＤ６（ＶＤＤ５＜ＶＤＤ６）を供給する。また、“Ｍｉｄ６”側に対応するビット線ＢＬに関するドライバＤＲ１Ｄは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、第６電源電圧ＶＤＤ６の次に低い第７電源電圧ＶＤＤ７（ＶＤＤ６＜ＶＤＤ７）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｄは、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の中で、最も高い第８電源電圧ＶＤＤ８（ＶＤＤ７＜ＶＤＤ８）を供給する。

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応するノードＳＥＮの充電電圧の高さが対応付されていれば良い。

以上のように、電圧生成回路１９Ａ、１９Ｂ、１９Ｃ、及び１９Ｄは、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧を第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

＜１−６−３＞第１実施形態の変形例３の効果
以上のように、第１実施形態の変形例３に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。

＜１−７＞第１実施形態の変形例４
第１実施形態の変形例４に係る半導体記憶装置１０は、ロウデコーダモジュール１２を２つの領域（１２Ａ、１２Ｂ）に分けて、ブロックを制御する。以下に、第１実施形態の変形例４に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。

図１８は、第１実施形態の変形例４に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。図１８に示すように、ロウデコーダモジュール１２Ａは複数のロウデコーダＲＤＡを含み、ロウデコーダモジュール１２Ｂは複数のロウデコーダＲＤＢを含んでいる。

複数のロウデコーダＲＤＡは、偶数ブロック（例えばＢＬＫ０、ＢＬＫ２、…）にそれぞれ対応して設けられ、複数のロウデコーダＲＤＢは、奇数ブロック（例えばＢＬＫ１、ＢＬＫ３、…）にそれぞれ対応して設けられている。具体的には、例えばブロックＢＬＫ０及びＢＬＫ２にはそれぞれ異なるロウデコーダＲＤＡ（０）及び（２）が関連付けられ、ブロックＢＬＫ１及びＢＬＫ３にはそれぞれ異なるロウデコーダＲＤＢ（１）及び（３）が関連付けられている。

各ブロックＢＬＫには、ロウデコーダＲＤＡ及びＲＤＢのいずれか一方を介して電圧生成回路１９から供給された電圧が印加される。ロウデコーダＲＤＡは、偶数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の一方側から電圧を印加し、ロウデコーダＲＤＢは、奇数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の他方側から電圧を印加する。そして、図１８に示すように、以上で説明した構成に対して領域ＡＲ１及びＡＲ２が定義されている。

以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から近い領域を“Ｎｅａｒ”、遠い領域を“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ２がＮｅａｒ側に対応し、領域ＡＲ１がＦａｒ側に対応する。

第１実施形態の変形例４に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態及び第１実施形態の変形例１と同じである。偶数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。ドライバＤＲ１は、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第１電源電圧ＶＤＤ１の大きさを変える。また、ドライバＤＲ２は、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第２電源電圧ＶＤＤ２の大きさを変える。具体的には、偶数ブロックが選択された場合、第１電源電圧ＶＤＤ１が第２電源電圧ＶＤＤ２よりも大きくなることがある。この場合、奇数ブロックが選択された場合、第１電源電圧ＶＤＤ１が第２電源電圧ＶＤＤ２よりも小さくなる。

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応するノードＳＥＮの充電電圧の高さが対応付されていれば良い。

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧を制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

＜１−８＞第１実施形態の変形例５
第１実施形態の変形例５に係る半導体記憶装置１０は、第１実施形態の変形例２と、第１実施形態の変形例４とを組み合わせたものである。以下に、第１実施形態の変形例５に係る半導体記憶装置１０について、第１実施形態の変形例２と、第１実施形態の変形例４と異なる点を説明する。

図１９は、第１実施形態の変形例５に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。

図１９に示すように、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係は、第１実施形態の変形例４で説明した関係と同様である。

そして、図１９に示すように、以上で説明した構成に対して領域ＡＲ１〜ＡＲ４が定義されている。

以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から、遠ざかる方向に向かって、各領域を“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＭｉｄ１側に対応し、領域ＡＲ３がＭｉｄ２側に対応し、領域ＡＲ４がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ１がＦａｒ側に対応し、領域ＡＲ２がＭｉｄ２側に対応し、領域ＡＲ３がＭｉｄ１側に対応し、領域ＡＲ４がＮｅａｒ側に対応する。

第１実施形態の変形例５に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態及び第１実施形態の変形例１と同じである。偶数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。

ドライバＤＲ１Ａ〜ＤＲ２Ｂは、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の大きさを変える。第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の大きさは、センス開始時における選択されたワード線ＷＬの電位の高さに対応する。

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧を制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

＜１−９＞第１実施形態の変形例６
第１実施形態の変形例６に係る半導体記憶装置１０は、第１実施形態の変形例３と、第１実施形態の変形例４とを組み合わせたものである。以下に、第１実施形態の変形例６に係る半導体記憶装置１０について、第１実施形態の変形例３と、第１実施形態の変形例４と異なる点を説明する。

図２０は、第１実施形態の変形例６に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。

図２０に示すように、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係は、第１実施形態の変形例４で説明した関係と同様である。

そして、図２０に示すように、以上で説明した構成に対して領域ＡＲ１〜ＡＲ８が定義されている。

以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から、遠ざかる方向に向かって、各領域を“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＭｉｄ１側に対応し、領域ＡＲ３がＭｉｄ２側に対応し、領域ＡＲ４がＭｉｄ３側に対応し、領域ＡＲ５がＭｉｄ４側に対応し、領域ＡＲ６がＭｉｄ５側に対応し、領域ＡＲ７がＭｉｄ６側に対応し、領域ＡＲ８がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ１がＦａｒ側に対応し、領域ＡＲ２がＭｉｄ６側に対応し、領域ＡＲ３がＭｉｄ５側に対応し、領域ＡＲ４がＭｉｄ４側に対応し、領域ＡＲ５がＭｉｄ３側に対応し、領域ＡＲ６がＭｉｄ２側に対応し、領域ＡＲ７がＭｉｄ１側に対応し、領域ＡＲ８がＮｅａｒ側に対応する。

第１実施形態の変形例６に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態の変形例３と同じである。偶数ブロックが選択された場合の動作は、第１実施形態の変形例３におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態の変形例３におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。

第１実施形態の変形例６に係る半導体記憶装置１０の読み出し動作は、上述した第１実施形態及び第１実施形態の変形例１と同じである。偶数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ａが実行する。また、奇数ブロックが選択された場合の動作は、第１実施形態及び第１実施形態の変形例１におけるロウデコーダモジュール１２の動作をロウデコーダモジュール１２Ｂが実行する。

ドライバＤＲ１Ａ〜ＤＲ２Ｄは、偶数ブロックが選択された場合と、奇数ブロックが選択された場合において、第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の大きさを変える。第１電源電圧ＶＤＤ１〜第８電源電圧ＶＤＤ８の大きさは、センス開始時における選択されたワード線ＷＬの電位の高さに対応する。

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

＜１−１０＞第１実施形態の変形例７
第１実施形態の変形例７に係る半導体記憶装置１０は、ロウデコーダモジュール１２Ａ及び１２Ｂが各ブロックＢＬＫを両側から駆動する。以下に、第１実施形態の変形例７に係る半導体記憶装置１０について、第１実施形態、第１実施形態の変形例１、及び第１実施形態の変形例４と異なる点を説明する。

図２１は、第１実施形態の変形例７に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態の変形例４で説明した構成に対して、ロウデコーダモジュール１２Ａ及び１２Ｂの構成が異なっている。

具体的には、図２１に示すように第１実施形態の変形例７におけるロウデコーダモジュール１２Ａは、ブロックＢＬＫ０〜ＢＬＫｎに対応するロウデコーダＲＤＡ（０）〜（ｎ）を含み、ロウデコーダモジュール１２Ｂは、ブロックＢＬＫ０〜ＢＬＫｎに対応するロウデコーダＲＤＢ（０）〜（ｎ）を含んでいる。つまり、第１実施形態の変形例７において各ブロックＢＬＫは、ロウデコーダモジュール１２Ａ及び１２Ｂによって、ブロックＢＬＫの両側から駆動される構成となっている。具体的には、例えばワード線ＷＬに対応する導電体４２の一端側からロウデコーダＲＤＡが電圧を供給し、他端側からロウデコーダＲＤＢが電圧を供給する。以下の説明では、各ブロックＢＬＫにおいてロウデコーダＲＤＡ及びＲＤＢから近い領域を“Ｎｅａｒ”、ブロックＢＬＫの中央部分を含む領域を“Ｆａｒ”と称する。つまり、領域ＡＲ１及びＡＲ４がＮｅａｒ部に対応し、領域ＡＲ２及びＡＲ３がＦａｒ部に対応する。

電圧生成回路１９の構成は、図１５で説明した構成と同様である。

第１実施形態の変形例７では、ドライバＤＲ１Ａは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ａは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵに供給する。

また、ドライバＤＲ１Ｂは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｂは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵに供給する。

第１実施形態の変形例７に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、第１実施形態と同様に、“Ｎｅａｒ”側よりも“Ｆａｒ”側のワード線ＷＬの電圧が低い。そのため、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｂは、高めの第１電源電圧ＶＤＤ１を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｂは、低めの第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。

また、第１実施形態の変形例７に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、第１実施形態の変形例と同様に、“Ｎｅａｒ”側よりも“Ｆａｒ”側のワード線ＷＬの電圧が高い。そのため、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｂは、低めの第１電源電圧ＶＤＤ１を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｂは、高めの第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

＜１−１１＞第１実施形態の変形例８
第１実施形態の変形例８に係る半導体記憶装置１０は、ロウデコーダモジュール１２Ａ及び１２Ｂが各ブロックＢＬＫを両側から駆動する。以下に、第１実施形態の変形例８に係る半導体記憶装置１０について、第１実施形態の変形例７と異なる点を説明する。

図２２は、第１実施形態の変形例８に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態の変形例７で説明した構成に対して、領域のわけかたが異なっている。

具体的には、図２２に示すように、各ブロックＢＬＫにおいてロウデコーダＲＤＡ及びＲＤＢから近い領域から遠ざかる方向に向かって領域を“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”、と定義する。つまり領域ＡＲ１及びＡＲ８がＮｅａｒ部に対応し、領域ＡＲ２及びＡＲ７がＭｉｄ１部に対応し、領域ＡＲ３及びＡＲ６がＭｉｄ２部に対応し、領域ＡＲ４及びＡＲ５がＦａｒ部に対応する。

電圧生成回路１９の構成は、図１７で説明した構成と同様である。

第１実施形態の変形例８では、ドライバＤＲ１Ａは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ１Ａに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ａは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ２Ａに含まれたセンスアンプユニットＳＡＵに供給する。

また、ドライバＤＲ１Ｂは、生成した第３電源電圧ＶＤＤ３をセグメントＳＥＧ１Ｂに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｂは、生成した第４電源電圧ＶＤＤ４をセグメントＳＥＧ２Ｂに含まれたセンスアンプユニットＳＡＵに供給する。

ドライバＤＲ１Ｃは、生成した第４電源電圧ＶＤＤ４をセグメントＳＥＧ１Ｃに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｃは、生成した第３電源電圧ＶＤＤ３をセグメントＳＥＧ２Ｃに含まれたセンスアンプユニットＳＡＵに供給する。

また、ドライバＤＲ１Ｄは、生成した第２電源電圧ＶＤＤ２をセグメントＳＥＧ１Ｄに含まれたセンスアンプユニットＳＡＵに供給し、ドライバＤＲ２Ｄは、生成した第１電源電圧ＶＤＤ１をセグメントＳＥＧ２Ｄに含まれたセンスアンプユニットＳＡＵに供給する。

第１実施形態の変形例８に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で低くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｄは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で最も高い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｄは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に高い第２電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂ及びＤＲ２Ｃは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に高い第３電源電圧ＶＤＤ３（ＶＤＤ３＜ＶＤＤ２）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂ及びＤＲ１Ｃは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、最も低い第４電源電圧ＶＤＤ４（ＶＤＤ４＜ＶＤＤ３）を供給する。

第１実施形態の変形例８に係る半導体記憶装置１０の読み出し動作においても、上述した第１実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で高くなる事がある。この場合、“Ｎｅａｒ”側に対応するビット線ＢＬに関するドライバＤＲ１Ａ及びＤＲ２Ｄは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で最も低い第１電源電圧ＶＤＤ１を供給する。また、“Ｍｉｄ１”側に対応するビット線ＢＬに関するドライバＤＲ２Ａ及びＤＲ１Ｄは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第１電源電圧ＶＤＤ１の次に低い第２電源電圧ＶＤＤ２（ＶＤＤ１＜ＶＤＤ２）を供給する。また、“Ｍｉｄ２”側に対応するビット線ＢＬに関するドライバＤＲ１Ｂ及びＤＲ２Ｃは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、第２電源電圧ＶＤＤ２の次に低い第３電源電圧ＶＤＤ３（ＶＤＤ２＜ＶＤＤ３）を供給する。また、“Ｆａｒ”側に対応するビット線ＢＬに関するドライバＤＲ２Ｂ及びＤＲ１Ｃは、第１電源電圧ＶＤＤ１〜第４電源電圧ＶＤＤ４の中で、最も高い第４電源電圧ＶＤＤ４（ＶＤＤ３＜ＶＤＤ４）を供給する。

以上のように、電圧生成回路１９は、センス開始時における選択されたワード線ＷＬの電位の大きさに応じて、ノードＳＥＮの充電電圧の大きさを制御する。その他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

＜２＞第２実施形態
第２実施形態では、複数のプレーンを備え、非同期で各プレーンに読み出し動作を行う半導体記憶装置１０について説明する。以下に、第２実施形態に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。

＜２−１＞半導体記憶装置１０の全体構成
図２３は、第２実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図２３に示すように半導体記憶装置１０は、プレーン＜０＞、プレーン＜１＞、センスアンプモジュール１３０、１３１、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９０、１９１を備えている。

プレーン＜０＞及びプレーン＜１＞はそれぞれ上述したメモリセルアレイ１１及びロウデコーダモジュール１２と同様である。

センスアンプモジュール１３０は、プレーン＜０＞から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３０は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、プレーン＜０＞に転送することが出来る。

センスアンプモジュール１３１は、プレーン＜１＞から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３１は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、プレーン＜１＞に転送することが出来る。

レジスタ１５は、プレーン＜０＞に対応するステータスレジスタ１５Ａ０、アドレスレジスタ１５Ｂ０、コマンドレジスタ１５Ｃ０を含んでいる。また、レジスタ１５は、プレーン＜１＞に対応するステータスレジスタ１５Ａ１、アドレスレジスタ１５Ｂ１、コマンドレジスタ１５Ｃ１を含んでいる。

ステータスレジスタ１５Ａ０は、例えばプレーン＜０＞に対応する第１シーケンサ１７０のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳを第１シーケンサ１７０の指示に基づいて入出力回路１４に転送する。

ステータスレジスタ１５Ａ１は、例えばプレーン＜１＞に対応する第２シーケンサ１７１のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳを第２シーケンサ１７１の指示に基づいて入出力回路１４に転送する。

アドレスレジスタ１５Ｂ０は、入出力回路１４から転送されたプレーン＜０＞に関するアドレス情報ＡＤＤを保持する。

アドレスレジスタ１５Ｂ１は、入出力回路１４から転送されたプレーン＜１＞に関するアドレス情報ＡＤＤを保持する。

コマンドレジスタ１５Ｃ０は、入出力回路１４から転送されたプレーン＜０＞に関するコマンドＣＭＤを保持する。

コマンドレジスタ１５Ｃ１は、入出力回路１４から転送されたプレーン＜１＞に関するコマンドＣＭＤを保持する。

シーケンサ１７は、第１シーケンサ１７０、第２シーケンサ１７１、及び制御回路１７２を備えている。

第１シーケンサ１７０は、コマンドレジスタ１５Ｃ０に保持されたコマンドＣＭＤに基づいて、プレーン＜０＞の動作を制御することが出来る。第１シーケンサ１７０は、センスアンプモジュール１３０、電圧生成回路１９０等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。

第２シーケンサ１７１は、コマンドレジスタ１５Ｃ１に保持されたコマンドＣＭＤに基づいて、プレーン＜１＞の動作を制御することが出来る。第２シーケンサ１７１は、センスアンプモジュール１３１、電圧生成回路１９１等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。

制御回路１７２は、第１シーケンサ１７０及び第２シーケンサ１７１を制御する。

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎとしては、第１シーケンサ１７０の動作状態を示すものと、第２シーケンサ１７１の動作状態を示すものがある。

電圧生成回路１９０は、第１シーケンサ１７０の制御に基づいて所望の電圧を生成し、生成した電圧をプレーン＜０＞、センスアンプモジュール１３０等に供給することが出来る。例えば電圧生成回路１９０は、アドレスレジスタ１５Ｂ０に保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

電圧生成回路１９１は、第２シーケンサ１７１の制御に基づいて所望の電圧を生成し、生成した電圧をプレーン＜１＞、センスアンプモジュール１３１等に供給することが出来る。例えば電圧生成回路１９１は、アドレスレジスタ１５Ｂ１に保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

第１実施形態では、電圧生成回路１９は、ブロックの領域毎に、ノードＳＥＮを充電するための電源電圧を変えていた。しかし、電圧生成回路１９０及び１９１は、プレーン＜０＞及びプレーン＜１＞に含まれるブロックＢＬＫの領域毎に、ノードＳＥＮを充電するための電源電圧を変えない。

＜２−２＞動作
第２実施形態に係る半導体記憶装置１０は、各プレーンが独立して読み出し動作を行う事ができる。しかしながら、一方のプレーンの読み出しを行っている最中に、他方のプレーンにおいて所定の動作（例えば、データの出力）などを行うと、信号線ＣＧ（例えば図３にて示した信号線ＣＧ）の電圧の変動などがノイズとなって、一方のプレーンの読み出しに影響を及ぼす可能性がある。そこで、第２実施形態では、制御回路１７２が、第１シーケンサ１７０または第２シーケンサ１７１からのステータスを監視することで、読み出し動作を行っているプレーンへのノイズを低減する。なお、ＣＧ線とは、ロウデコーダを介してワード線ＷＬに接続される配線であり、例えば最上層の配線層である。

以下に、読み出し動作を行っているプレーンへのノイズを低減する方法を説明する。

このような第２実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図２４に示されている。図２４は、読み出し動作を行なうプレーン＜１＞と、プレーン＜１＞の読み出し動作時に影響を与えるプレーン＜０＞の波形の一例を示している。より具体的には、図２４は、読み出し動作を行なうプレーン＜１＞に関しては、レディ／ビジー信号、読み出し期間を示すクロックＣＬＫ、制御信号ＢＬＣ、ＸＸＬ、ＬＰＣ、ＢＬＱ、ビット線ＢＬ、トランジスタＴｂｌｃを流れる電流ＩＳＡ、ノードＳＥＮの波形の一例を示している。また、図２４は、プレーン＜１＞の読み出し動作に影響を与えるプレーン＜０＞のレディ／ビジー信号、ＣＧ線、読み出し動作に影響を与える動作のクロックＣＬＫの波形の一例を示している。

図２４では、制御回路１７２が、プレーン＜１＞にて読み出し動作を行なう際、プレーン＜０＞における動作を監視する。そして、制御回路１７２が、プレーン＜０＞の動作がプレーン＜１＞に影響を与えると判定する場合、プレーン＜１＞の読み出し動作を制御する例を示している。

図２４に示すように、時刻Ｔ２０より前の読み出し動作が開始される前のプレーン＜１＞では、レディ／ビジー信号はレディ状態を示す。また、プレーン＜１＞において、例えば制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＸＸＬ、ＬＰＣ、ＢＬＱ、の電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。

時刻Ｔ２０において、プレーン＜１＞に対する
読み出し動作が開始されると、第２シーケンサ１７１は、レディ／ビジー制御回路１８を介して、プレーン＜１＞がビジーであることを示すレディ／ビジー信号を出力する。

時刻Ｔ２１において、第２シーケンサ１７１は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流ＩＳＡが供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。なお、図２４では、簡単のため、ＯＮ ＣＥＬＬに関する電流ＩＳＡのみを示している。

時刻Ｔ２２において、第２シーケンサ１７１は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが例えば電圧ＶＤＤに充電される。

時刻Ｔ２３において、第２シーケンサ１７１は、他のプレーンから影響を受けたくない期間（例えばビット線ＢＬの充電待ち時間）に入る場合、その旨を示す“Ｈ”レベルのクロックＣＬＫＶを、制御回路１７２に供給する。制御回路１７２は、第２シーケンサ１７１から“Ｈ”レベルのクロックＣＬＫＶを受信することで、プレーン＜１＞が他のプレーンから影響を受けたくない期間に入った事を認識できる。

時刻Ｔ２４において、プレーン＜０＞が、他のプレーン＜１＞の動作に影響を与える期間に突入する場合、第１シーケンサ１７０は、“Ｈ”レベルのクロックＣＬＫＡを、制御回路１７２に供給する。制御回路１７２は、第１シーケンサ１７０から“Ｈ”レベルのクロックＣＬＫＡを受信することで、プレーン＜０＞が他のプレーンに影響を与える期間に入った事を認識できる。

ここで、図２５を用いて、プレーン＜１＞が他のプレーンから影響を受けたくない期間に、プレーン＜０＞が、他のプレーン＜１＞の動作に影響を与える期間に突入する場合について説明する。

プレーン＜０＞のＣＧ線の電圧が上昇すると、プレーン＜１＞の制御信号ＢＬＣがカップリングなどにより上昇してしまう事がある。その結果、ビット線ＢＬの電位が上昇し、電流ＩＳＡが低下してしまう。そのままセンスを行なう場合、ＯＮ ＣＥＬＬに関するノードＳＥＮの電圧が、閾値電圧ＶＴＨを下回らない事がある（時刻Ｔ２７のＳＥＮ参照）。

そこで、図２４に示すように、本実施形態の制御回路１７２は、第１シーケンサ１７０のクロックＣＬＫＡが“Ｈ”レベル、且つ第２シーケンサ１７１のクロックＣＬＫＶが“Ｈ”レベル、と判定する場合、第１シーケンサ１７０に、ノードＳＥＮの充電電圧を電圧ＶＤＤよりも低い電圧ＶＤＤｘに下げるように、電圧生成回路１９１を制御する。

その結果、時刻Ｔ２６〜時刻Ｔ２７におけるセンス期間において、ＯＮ ＣＥＬＬに関するノードＳＥＮの電位を適切な電位にすることができる。つまり、ＯＮ ＣＥＬＬに関するノードＳＥＮの電位が、閾値電圧ＶＴＨを下回ることとなる。

本実施形態では、ノイズを受けることによりＯＮ ＣＥＬＬに関するノードＳＥＮの電圧が、ノイズを受けない場合のＯＮ ＣＥＬＬに関するノードＳＥＮの電圧よりも高くなることを想定し、ノードＳＥＮの電位を意図的に下げている。そのため、他のプレーンからノイズを受けた場合においても、適切にノードＳＥＮの電圧を調整することが可能となる。

以上では、プレーン＜１＞が読み出しを行い、プレーン＜０＞の動作に基づき、プレーン＜１＞のノードＳＥＮの充電電圧を変更する例について説明したが、これに限らない。例えば、プレーン＜０＞が読み出しを行い、プレーン＜１＞の動作に基づき、プレーン＜０＞のノードＳＥＮの充電電圧を変更しても良い。この場合、上述した第１シーケンサ１７０及び第２シーケンサ１７１の動作が入れ替わる。

また、上記半導体記憶装置が２つのプレーンを備える例について説明したが、これに限らない。例えば、半導体記憶装置は、３以上のプレーンを備えていても良い。尚、その場合、プレーン毎に、ステータスレジスタと、アドレスレジスタと、コマンドレジスタと、シーケンサと、電圧生成回路と、センスモジュールとを備えている。このような場合でも、上述した実施形態を適用可能である。

＜２−３＞効果
上述した実施形態によれば、１つの半導体記憶装置（チップ）内に複数のプレーンを持ち、且つ非同期に読み出し動作を行なうことができる半導体記憶装置において他プレーンのノイズを検知する。そして、読み出し動作を制御するシーケンサは、ノイズを検知することにより、ノードＳＥＮの充電電圧を制御する。

以上により、読み出し動作中に、他のプレーンからノイズを受けても、適切にデータを判定することができる。

なお、上述した実施形態によれば、ノイズを受けることを想定し、ノードＳＥＮの電位を意図的に下げている。しかし、ノイズを受けることによりＯＮ ＣＥＬＬに関するノードＳＥＮの電圧が、ノイズを受けない場合のＯＮ ＣＥＬＬに関するノードＳＥＮの電圧よりも低くなることもある。このような場合、ノードＳＥＮの電位を意図的に上げても良い。

＜３＞第３実施形態
第１実施形態に係る半導体記憶装置１０は、Ｎｅａｒ側のメモリセルに対応するセグメントＳＥＧ１におけるノードＳＥＮの充電電圧を、Ｆａｒ側のメモリセルに対応するセグメントＳＥＧ２におけるノードＳＥＮの充電電圧よりも、高くした。これに対して、第３実施形態に係る半導体記憶装置１０では、Ｎｅａｒ側のメモリセルに対応するセグメントＳＥＧ１におけるセンス期間を、Ｆａｒ側のメモリセルに対応するセグメントＳＥＧ２におけるセンス期間よりも、短くする。以下に、第３実施形態に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。

＜３−１＞センスアンプモジュール１３及びシーケンサ１７の構成
図２６は、第３実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及びシーケンサ１７の詳細な構成例を示すブロック図である。図２６に示すように、センスアンプモジュール１３は複数のセンスアンプユニットＳＡＵを含んでいる。

第３実施形態では、センスアンプモジュール１３とシーケンサ１７の構成が、第１実施形態と異なっている。具体的には、第３実施形態に係る半導体記憶装置１０においては、図２６に示すように、シーケンサ１７が、センスアンプモジュール１３におけるセンスアンプセグメントＳＥＧ１（領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）とセンスアンプセグメントＳＥＧ２（領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）とに対して、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、ＳＴＢを個別に与えることができるように構成されている。特に、シーケンサ１７は、センス期間を規定する制御信号ＸＸＬを、セグメントＳＥＧ１とセグメントＳＥＧ２とに対して、個別に与えることができる。

なお、第１実施形態では、セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ１によって生成された第１電源電圧ＶＤＤ１が供給され、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ２によって生成された第２電源電圧ＶＤＤ２が供給されるように構成されていた。しかし、第３実施形態では、セグメントＳＥＧ１においても、セグメントＳＥＧ２においても、ノードＳＥＮは、同じ電源電圧ＶＤＤに充電される。

＜３−２＞動作
第３実施形態に係る半導体記憶装置１０も、第１実施形態に係る半導体記憶装置１０と同様に、読み出し動作において第１キック動作を実行する。第１キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧印加方法である。このような第３実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図２７に示されている。図２７では、ワード線ＷＬのＮｅａｒ側部分の波形を実線で示し、ワード線ＷＬのＦａｒ側部分の波形を破線で示している。また、図２７では、ワード線ＷＬのＮｅａｒ側部分に対応するセンスアンプユニットＳＡＵに与えられる制御信号ＸＸＬを実線で示し、ワード線ＷＬのＦａｒ側部分に対応するセンスアンプユニットＳＡＵに与えられる制御信号ＸＸＬを破線で示す。

［時刻Ｔ３０以前］
図２７に示すように、時刻Ｔ３０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。

［時刻Ｔ３０〜Ｔ３１］
時刻Ｔ３０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択ワード線ＷＬに対して第１キック動作を実行する。その結果、選択ワード線ＷＬのＮｅａｒ側には例えば所望の電圧より高い第１キック電圧ＶＣＧＲＶＫが表れ、その一方で、選択ワード線ＷＬのＦａｒ側においては、配線のＲＣ遅延によって、例えば電圧ＶＣＧＲＶを超えない電圧ＶＣＧＲＶまで上昇する。

また、ロウデコーダモジュール１２は、非選択ワード線ＷＬに例えば読み出しパス電圧ＶＲＥＡＤを印加する。

また、シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。

［時刻Ｔ３１〜時刻Ｔ３３］
時刻Ｔ３１において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。なお、時刻Ｔ３１は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。

そしてシーケンサ１７は、時刻Ｔ３２において、セグメントＳＥＧ１に供給される制御信号ＸＸＬ（ＳＥＧ１）を“Ｌ”レベルにし、その後の時刻Ｔ３３において、セグメントＳＥＧ２に供給される制御信号ＸＸＬ（ＳＥＧ２）を“Ｌ”レベルにする。また、シーケンサ１７は、時刻Ｔ３３において、セグメントＳＥＧ１およびセグメントＳＥＧ２に供給される制御信号ＳＴＢを“Ｈ”レベルにして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。

＜３−３＞効果
図１１に示した比較例において説明したように、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻Ｔ１においてセンスを開始する場合、ワード線ＷＬのＮｅａｒ側部分では、電圧ＶＣＧＲＶよりも高くなるため、メモリセルに流れるセル電流Ｉｃｅｌｌが大きくなり、ワード線ＷＬのＦａｒ側部分では、電圧ＶＣＧＲＶよりも低くなるため、メモリセルに流れるセル電流Ｉｃｅｌｌが小さくなる。このため、メモリセルがオフしているかオンしているかを、誤判定する可能性がある。

そこで、第３実施形態では、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である時刻Ｔ３１にシーケンサ１７が制御信号ＸＸＬを“Ｈ”レベルにしてセンス期間が開始された後、時刻Ｔ３２において、セグメントＳＥＧ１に供給される制御信号ＸＸＬ（ＳＥＧ１）を“Ｌ”レベルにし、時刻Ｔ３３において、セグメントＳＥＧ２に供給される制御信号ＸＸＬ（ＳＥＧ２）を“Ｌ”レベルにしている。これにより、セル電流Ｉｃｅｌｌが大きくなるセグメントＳＥＧ１におけるセンス期間を、セル電流Ｉｃｅｌｌが小さくなるセグメントＳＥＧ２におけるセンス期間よりも、早く終了させている。

これにより、セグメントＳＥＧ１であるかセグメントＳＥＧ２であるかにかかわらず、メモリセルがオンする場合（ＯＮ ＣＥＬＬ）には対応するセンスアンプユニットＳＡＵにおけるノードＳＥＮの電位が判定用の電圧ＶＴＨを下回り、メモリセルがオフする場合（ＯＦＦ ＣＥＬＬ）には対応するセンスアンプユニットＳＡＵにおけるノードＳＥＮの電位が判定用の電圧ＶＴＨを上回るようになる。

従って、第３実施形態に係る半導体記憶装置１０によれば、第１実施形態に係る半導体記憶装置１０と同様に、誤判定を避けつつ、読み出し動作を高速化することが出来る。

＜３−４＞第３実施形態の変形例１
＜３−４−１＞動作
以下に、第３実施形態の変形例１の読み出し動作について説明する。

第３実施形態の変形例１に係る半導体記憶装置１０は、読み出し動作において第２キック動作を実行する。

このような第３実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図２８に示されている。図２８は、Ｎｅａｒ側及びＦａｒ側にそれぞれ対応するワード線ＷＬの波形、ビット線ＢＬの波形、及び各種制御信号の波形の一例を示している。

［時刻Ｔ４０以前］
図２８に示すように、時刻Ｔ４０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＣの電圧が電圧ＶＳＳとされ、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧ＶＳＳとされる。

［時刻Ｔ４０〜Ｔ４１］
時刻Ｔ４０において、読み出し動作が開始されると、ロウデコーダモジュール１２は、ワード線ＷＬに例えば読み出しパス電圧ＶＲＥＡＤを印加する。

シーケンサ１７は、制御信号ＢＬＣの電圧を電圧ＶＢＬＣとする。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬまで上昇する。

［時刻Ｔ４１〜Ｔ４２］
時刻Ｔ４１において、読み出し動作が開始されると、ロウデコーダモジュール１２は、選択されたワード線ＷＬに対して第２キック動作を実行する。

また、シーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｈ”レベルとする。制御信号ＬＰＣ、ＢＬＱが“Ｈ”レベルになると、トランジスタ３３及びＴｂｌｑがオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＬＰＣ、ＢＬＱを“Ｌ”レベルにする。

セグメントＳＥＧ１に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第２電源電圧ＶＤＤ２に充電される。また、セグメントＳＥＧ２に含まれるセンスアンプユニットＳＡＵにおいて、ノードＳＥＮは、第１電源電圧ＶＤＤに充電される。

［時刻Ｔ４２〜４４］
時刻Ｔ４２において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。なお、時刻Ｔ４２は、選択ワード線ＷＬの電圧がＶＣＧＲＶに安定する前の時刻である。

そしてシーケンサ１７は、時刻Ｔ４３において、セグメントＳＥＧ２に供給される制御信号ＸＸＬ（ＳＥＧ２）を“Ｌ”レベルにし、その後の時刻Ｔ４４において、セグメントＳＥＧ１に供給される制御信号ＸＸＬ（ＳＥＧ１）を“Ｌ”レベルにする。また、シーケンサ１７は、時刻Ｔ４４において、セグメントＳＥＧ１およびセグメントＳＥＧ２に供給される制御信号ＳＴＢを“Ｈ”レベルにして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧を判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。

判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持した後、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。

＜３−４−２＞効果
以上で説明した第３実施形態の変形例１に係る半導体記憶装置１０によれば、第３実施形態に係る半導体記憶装置１０と同様に、誤判定を避けつつ、読み出し動作を高速化することが出来る。

＜３−５＞第３実施形態の変形例２
第３実施形態の変形例２に係る半導体記憶装置１０は、センスアンプモジュール１３を４つの領域に分けて、領域毎に制御信号ＸＸＬを制御する。以下に、第３実施形態の変形例２に係る半導体記憶装置１０について、第３実施形態と異なる点を説明する。

＜３−５−１＞構成
メモリセルアレイ１１の分割方法については、図１４で説明したものと同様である。

図２９を用いて、第３実施形態の変形例２に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ及び１３Ｂ）及びシーケンサ１７の詳細な構成例を説明する。

第３実施形態の変形例２では、センスアンプモジュール１３とシーケンサ１７の構成が、第１実施形態の変形例２と異なっている。具体的には、第３実施形態の変形例２に係る半導体記憶装置１０においては、図２９に示すように、シーケンサ１７が、センスアンプモジュール１３におけるセンスアンプセグメントＳＥＧ１Ａ（領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ａ（領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｂ（領域ＡＲ３に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｂ（領域ＡＲ４に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、に対して、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、ＳＴＢを個別に与えることができるように構成されている。特に、シーケンサ１７は、センス期間を規定する制御信号ＸＸＬを、セグメントＳＥＧ１Ａと、セグメントＳＥＧ２Ａと、セグメントＳＥＧ１Ｂと、セグメントＳＥＧ２Ｂと、に対して、個別に与えることができる。

なお、第１実施形態の変形例２では、セグメントＳＥＧ１Ａに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ１Ａによって生成された第１電源電圧ＶＤＤ１が供給され、セグメントＳＥＧ２Ａに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ２Ａによって生成された第２電源電圧ＶＤＤ２が供給され、セグメントＳＥＧ１Ｂに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ１Ｂによって生成された第３電源電圧ＶＤＤ３が供給され、セグメントＳＥＧ２Ｂに含まれるセンスアンプユニットＳＡＵにおける電源電圧ＶＤＤのノードにはドライバＤＲ２Ｂによって生成された第４電源電圧ＶＤＤ４が供給されるように構成されていた。しかし、第３実施形態の変形例２では、セグメントＳＥＧ１Ａにおいても、セグメントＳＥＧ２Ａにおいても、セグメントＳＥＧ１Ｂにおいても、セグメントＳＥＧ２Ｂにおいても、ノードＳＥＮは、同じ電源電圧ＶＤＤに充電される。

＜３−５−２＞動作
第３実施形態の変形例２に係る半導体記憶装置１０の読み出し動作は、基本的には、図２７及び図２８で説明した読み出し動作と同様である。

第３実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で低くなる事がある。この場合、シーケンサ１７は、図２７の時刻Ｔ３１〜時刻Ｔ３３において、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。

第３実施形態の変形例２に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、“Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｆａｒ”の順で高くなる事がある。この場合、シーケンサ１７は、図２８の時刻Ｔ４２〜時刻Ｔ４４において、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応する制御信号ＸＸＬを“Ｌ”レベルにするタイミングが対応付されていれば良い。

＜３−５−３＞第３実施形態の変形例２の効果
以上のように、第３実施形態の変形例２に係る半導体記憶装置１０は、第３実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。

＜３−６＞第３実施形態の変形例３
第３実施形態の変形例３に係る半導体記憶装置１０は、センスアンプモジュール１３を８つの領域に分けて、領域毎にノードＳＥＮの充電電圧を制御する。以下に、第３実施形態の変形例３に係る半導体記憶装置１０について、第３実施形態と異なる点を説明する。

＜３−６−１＞構成
メモリセルアレイ１１の分割方法については、図１６で説明したものと同様である。

図３０を用いて、第３実施形態の変形例３に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３（１３Ａ、１３Ｂ、１３Ｃ、及び１３Ｄ）及びシーケンサ１７の詳細な構成例を説明する。

第３実施形態の変形例３では、センスアンプモジュール１３とシーケンサ１７の構成が、第１実施形態の変形例３と異なっている。具体的には、第３実施形態の変形例３に係る半導体記憶装置１０においては、図３０に示すように、シーケンサ１７が、センスアンプモジュール１３におけるセンスアンプセグメントＳＥＧ１Ａ（領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ａ（領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｂ（領域ＡＲ３に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｂ（領域ＡＲ４に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｃ（領域ＡＲ５に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｃ（領域ＡＲ６に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ１Ｄ（領域ＡＲ７に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、センスアンプセグメントＳＥＧ２Ｄ（領域ＡＲ８に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合）と、に対して、制御信号ＬＰＣ、ＢＬＱ、ＸＸＬ、ＳＴＢを個別に与えることができるように構成されている。特に、シーケンサ１７は、センス期間を規定する制御信号ＸＸＬを、セグメントＳＥＧ１Ａと、セグメントＳＥＧ２Ａと、セグメントＳＥＧ１Ｂと、セグメントＳＥＧ２Ｂと、セグメントＳＥＧ１Ｃと、セグメントＳＥＧ２Ｃと、セグメントＳＥＧ１Ｄと、セグメントＳＥＧ２Ｄと、に対して、個別に与えることができる。

＜３−６−２＞動作
第３実施形態の変形例３に係る半導体記憶装置１０の読み出し動作は、基本的には、図２７及び図２８で説明した読み出し動作と同様である。

第３実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態と同様に、選択されたワード線ＷＬに対して、第１キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンス（信号ＸＸＬの立ち上げタイミング）を行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、““Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で低くなる事がある。この場合、シーケンサ１７は、図２７の時刻Ｔ３１〜時刻Ｔ３３において、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、セグメントＳＥＧ１Ｃに供給される制御信号ＸＸＬ（ＳＥＧ１Ｃ）、セグメントＳＥＧ２Ｃに供給される制御信号ＸＸＬ（ＳＥＧ２Ｃ）、セグメントＳＥＧ１Ｄに供給される制御信号ＸＸＬ（ＳＥＧ１Ｄ）、セグメントＳＥＧ２Ｄに供給される制御信号ＸＸＬ（ＳＥＧ２Ｄ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。

第３実施形態の変形例３に係る半導体記憶装置１０の読み出し動作においても、上述した第３実施形態の変形例１と同様に、選択されたワード線ＷＬに対して、第２キック動作を行ない、且つ選択されたワード線ＷＬの電圧が安定する前にセンスを行なうことができる。選択されたワード線ＷＬの電圧が安定する前にセンスを行なう場合、ワード線ＷＬの電位に応じてノードＳＥＮの充電電圧を制御する。

具体的には、センス開始時に、選択されたワード線ＷＬの電位の高さが、““Ｎｅａｒ”、“Ｍｉｄ１”、“Ｍｉｄ２”、“Ｍｉｄ３”、“Ｍｉｄ４”、“Ｍｉｄ５”、“Ｍｉｄ６”、“Ｆａｒ”の順で高くなる事がある。この場合、シーケンサ１７は、図２８の時刻Ｔ４２〜時刻Ｔ４４において、セグメントＳＥＧ２Ｄに供給される制御信号ＸＸＬ（ＳＥＧ２Ｄ）、セグメントＳＥＧ１Ｄに供給される制御信号ＸＸＬ（ＳＥＧ１Ｄ）、セグメントＳＥＧ２Ｃに供給される制御信号ＸＸＬ（ＳＥＧ２Ｃ）、セグメントＳＥＧ１Ｃに供給される制御信号ＸＸＬ（ＳＥＧ１Ｃ）、セグメントＳＥＧ２Ｂに供給される制御信号ＸＸＬ（ＳＥＧ２Ｂ）、セグメントＳＥＧ１Ｂに供給される制御信号ＸＸＬ（ＳＥＧ１Ｂ）、セグメントＳＥＧ２Ａに供給される制御信号ＸＸＬ（ＳＥＧ２Ａ）、セグメントＳＥＧ１Ａに供給される制御信号ＸＸＬ（ＳＥＧ１Ａ）、の順で制御信号ＸＸＬを“Ｌ”レベルにする。

なお、上述したように、センス開始時における選択されたワード線ＷＬの電位の高さは、必ずしも領域の並び順に高く、または低くなるわけではない。そのような場合でも、センス開始時における選択されたワード線ＷＬの電位の高さと、対応する制御信号ＸＸＬを“Ｌ”レベルにするタイミングが対応付されていれば良い。

＜３−６−３＞第３実施形態の変形例３の効果
以上のように、第３実施形態の変形例３に係る半導体記憶装置１０は、第３実施形態に係る半導体記憶装置１０よりも細かく領域をわけることで、読み出し動作を高速化しつつ、より細かくノードＳＥＮの充電電圧を制御することができる。

＜４＞変形例等
尚、上記実施形態では、全てのビット線ＢＬを対象として読み出し動作が実行される場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０は、読み出し動作が奇数ビット線と偶数ビット線とに分けて実行されるような構成であっても良い。この場合にセンスアンプモジュール１３は、例えば奇数ビット線と偶数ビット線とにそれぞれ対応して設けられる。そして、奇数ビット線と偶数ビット線とにそれぞれ対応するセンスアンプモジュール１３には、例えば異なる制御信号ＢＬＣが供給される。上記実施形態は、このような構成の半導体記憶装置１０に対しても適用することが可能である。

尚、上記実施形態では、ロウデコーダモジュール１２がメモリセルアレイ１１下部に設けられている場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１１が半導体基板上に形成され、メモリセルアレイ１１を挟むようにロウデコーダモジュール１２Ａ及び１２Ｂが配置されても良い。このような場合においても、上記実施形態で説明した動作を実行することが可能である。

尚、上記実施形態では、半導体記憶装置１０がページ毎にデータを読み出す場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がメモリセルに記憶された複数ビットのデータを一括で読み出すようにしても良い。このような場合においても、読み出し動作の印加時にキック動作を適用することがあるため、半導体記憶装置１０は、上記実施形態で説明した動作を適用することが出来る。

尚、上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、上記実施形態で説明した読み出し動作及び書き込み動作を実行することで、同様の効果を得ることが出来る。

尚、上記実施形態では、各導電体４２が電気的に接続されるビアコンタクトＶＣが、当該導電体４２を通過する場合を例に挙げたが、これに限定されない。例えば、各導電体４２に対応するビアコンタクトＶＣは、異なる配線層の導電体４２から導電体４０を通過して、対応する拡散領域５２に接続されるようにしても良い。また、以上の説明では、ビアコンタクトＢＣ、ＶＣ、ＨＵ、ＴＲＣが、１段のピラーにより形成されている場合を例に説明したが、これに限定されない。例えば、これらのビアコンタクトは、２段以上のピラーを連結して形成されていても良い。また、このように２段以上のピラーを連結する場合に、異なる導電体を介していても良い。

尚、上記実施形態において、メモリセルアレイ１１の構成はその他の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

また、メモリセルアレイ１１の構成は三次元積層型以外の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP”という２００９年３月３日に出願された米国特許出願１２／３９７，７１１号に記載されている。また、“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE”という２０１２年４月１９日に出願された米国特許出願１３／４５１，１８５号、“NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT, NONVOLATILE SEMICONDUCTOR MEMORY, AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”という２００９年３月１７日に出願された米国特許出願１２／４０５，６２６号、及び“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME”という２００１年９月２１日に出願された米国特許出願０９／９５６，９８６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、上記実施形態では、ブロックＢＬＫがデータの消去単位である場合を例に説明したが、これに限定されない。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしても良い。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしても良い。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしても良い。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としても良い。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしても良い。

（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であっても良い。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしても良い。

（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることが出来る。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には、膜厚が３〜１０ｎｍの材料を介して、膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることができる。また、メモリセル間には、エアギャップを形成することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体記憶装置
１１…メモリセルアレイ
１２…ロウデコーダモジュール
１３…センスアンプモジュール
１４…入出力回路
１５…レジスタ
１６…ロジックコントローラ
１７…シーケンサ
１８…レディ／ビジー制御回路
１９…電圧生成回路

Claims (7)

1. 第１及び第２メモリセルと、
   前記第１及び第２メモリセルに接続される第１ワード線と、
   前記第１メモリセルに接続される第１ビット線と、
   前記第２メモリセルに接続される第２ビット線と、
   前記第１ビット線に接続される第１センスアンプと、
   前記第２ビット線に接続される第２センスアンプと、
   前記第１センスアンプに第１電圧を供給する第１ドライバと、
   前記第２センスアンプに前記第１電圧と異なる第２電圧を供給する第２ドライバと、
   前記第１ワード線に電圧を供給する第１ロウデコーダと、
   を備え、
   読み出し動作において、
   前記第１ロウデコーダは、前記第１ワード線に、読み出し電圧を印加する前に、前記読み出し電圧と異なる第１キック電圧を印加し、
   前記第１ドライバは、前記第１センスアンプの第１ノードに、前記第１電圧を供給し、
   前記第２ドライバは、前記第２センスアンプの第２ノードに、前記第２電圧を供給し、
   前記第１センスアンプは、前記第１ノードが前記第１電圧に充電された後、前記第１ビット線に接続され、
   前記第２センスアンプは、前記第２ノードが前記第２電圧に充電された後、前記第２ビット線に接続され、
   前記第１センスアンプは、前記第１ビット線に接続された後、前記第１ノードの電位の変動を判定することにより、前記第１メモリセルに記憶されたデータを判定し、
   前記第２センスアンプは、前記第２ビット線に接続された後、前記第２ノードの電位の変動を判定することにより、前記第２メモリセルに記憶されたデータを判定する、
   半導体記憶装置。
2. 第１方向に延伸して設けられ、前記第１ワード線として機能する第１導電体と、
   前記第１導電体を通過して設けられ、前記第１導電体との交差部分が前記第１及び第２メモリセルとしてそれぞれ機能する第１及び第２ピラーと、
   前記第１導電体上に設けられ、前記第１導電体と電気的に接続された第３ピラーと、
   をさらに備え、
   前記第３ピラーと前記第１ピラーとの前記第１方向における間隔は、前記第３ピラーと前記第２ピラーとの前記第１方向における間隔よりも短い、
   請求項１に記載の半導体記憶装置。
3. 前記第１及び第２ビット線にそれぞれ接続され、前記第１及び第２メモリセルと異なるブロックに含まれる第３及び第４メモリセルと、
   前記第３及び第４メモリセルに接続される第２ワード線と、
   前記第２ワード線に電圧を供給する第２ロウデコーダと、
   を更に備え、
   読み出し動作において、
   前記第２ロウデコーダは、前記第２ワード線に、読み出し電圧を印加する前に、前記読み出し電圧よりも高い第２キック電圧を印加し、
   前記第１ドライバは、前記第１センスアンプの第１ノードに、前記第１電圧を供給し、
   前記第２ドライバは、前記第２センスアンプの第２ノードに、前記第２電圧を供給し、
   前記第１センスアンプは、前記第１ノードが前記第１電圧に充電された後、前記第１ビット線に接続され、
   前記第２センスアンプは、前記第２ノードが前記第２電圧に充電された後、前記第２ビット線に接続され、
   前記第１センスアンプは、前記第１ビット線に接続された後、前記第１ノードの電位の変動を判定することにより、第１メモリセルに記憶されたデータを判定し、
   前記第２センスアンプは、前記第２ビット線に接続された後、前記第２ノードの電位の変動を判定することにより、第２メモリセルに記憶されたデータを判定する、
   請求項１に記載の半導体記憶装置。
4. 第１方向に延伸して設けられ、前記第１ワード線として機能する第１導電体と、
   前記第１方向に延伸して設けられ、前記第２ワード線として機能する第２導電体と、
   前記第１導電体を通過して設けられ、前記第１導電体との交差部分が前記第１及び第２メモリセルとしてそれぞれ機能する第１及び第２ピラーと、
   前記第２導電体を通過して設けられ、前記第２導電体との交差部分が前記第３及び第４メモリセルとしてそれぞれ機能する第３及び第４ピラーと、
   前記第１導電体上に設けられ、前記第１導電体と電気的に接続された第５ピラーと、
   前記第２導電体上に設けられ、前記第２導電体と電気的に接続された第６ピラーと、
   をさらに備え、
   前記第５ピラーと前記第１ピラーとの前記第１方向における間隔は、前記第５ピラーと前記第２ピラーとの前記第１方向における間隔よりも短く、
   前記第６ピラーと前記第４ピラーとの前記第１方向における間隔は、前記第６ピラーと前記第３ピラーとの前記第１方向における間隔よりも短い、
   請求項３に記載の半導体記憶装置。
5. 前記第１センスアンプは、前記第１ノードが前記第１電圧に充電された後、且つ前記第１ワード線が読み出し電圧になる前に、前記第１ビット線に接続され、
   前記第２センスアンプは、前記第２ノードが前記第２電圧に充電された後、且つ前記第１ワード線が読み出し電圧になる前に、前記第２ビット線に接続される
   請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 複数のメモリセルを備える第１プレーンと、
   複数のメモリセルを備える第２プレーンと、
   前記第１プレーンのデータを判定する第１センスアンプと、
   前記第２プレーンのデータを判定する第２センスアンプと、
   前記第１センスアンプに電圧を供給する第１ドライバと、
   前記第２センスアンプに電圧を供給する第２ドライバと、
   前記第１プレーン、前記第１センスアンプ、及び前記第１ドライバを制御する第１シーケンサと、
   前記第２プレーン、前記第２センスアンプ、及び前記第２ドライバを制御する第２シーケンサと、
   前記第１及び第２シーケンサを制御する制御回路と、
   を備え、
   前記制御回路は、
   前記第１シーケンサが読み出し動作を行なう場合、
   前記第１ドライバに、前記第１センスアンプの第１ノードへ第１電圧を供給させ、
   前記第１シーケンサから第１レベルの第１クロックを受信している間に、前記第２シーケンサから前記第１レベルの第２クロックを受信する場合、
   前記第１ドライバに、前記第１センスアンプの第１ノードへ前記第１電圧と異なる第２電圧を供給させ、
   前記第１センスアンプは、前記第１ノードの電位の変動を判定することにより、第１プレーンに記憶されたデータを判定する
   半導体記憶装置。
7. 第１及び第２メモリセルと、
   前記第１及び第２メモリセルに接続される第１ワード線と、
   前記第１メモリセルに接続される第１ビット線と、
   前記第２メモリセルに接続される第２ビット線と、
   前記第１ビット線に接続される第１センスアンプと、
   前記第２ビット線に接続される第２センスアンプと、
   前記第１センスアンプと前記第２センスアンプに制御信号を供給する制御回路と、
   前記第１ワード線に電圧を供給する第１ロウデコーダと、
   を備え、
   読み出し動作において、
   前記第１ロウデコーダは、前記第１ワード線に、読み出し電圧を印加する前に、前記読み出し電圧と異なる高い第１キック電圧を印加し、
   前記制御回路は、前記第１センスアンプを前記第１ビット線と接続させるための第１制御信号を供給するとともに、前記第２センスアンプを前記第２ビット線と接続させるための第２制御信号を供給し、
   前記第１制御信号の供給が終了するタイミングと前記第２制御信号<<ＸＸＬ>>の供給が終了するタイミングとが異なる、
   半導体記憶装置。