CN116386697A - 半导体存储装置 - Google Patents

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CN116386697A CN202310526519.2A CN202310526519A CN116386697A CN 116386697 A CN116386697 A CN 116386697A CN 202310526519 A CN202310526519 A CN 202310526519A CN 116386697 A CN116386697 A CN 116386697A
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voltage
sense amplifier
memory device
semiconductor memory
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日冈健
小林司
加藤光司
清水佑树
前岛洋
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Kioxia Corp
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Abstract

提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置具备：第1存储单元和第2存储单元；第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；第1位线，连接于所述第1存储单元；第2位线，连接于所述第2存储单元；第1读出放大器，具有连接于所述第1位线的第1感测节点；第2读出放大器，具有连接于所述第2位线的第2感测节点；以及电压生成电路，具有连接于所述第1读出放大器的第1驱动器和连接于所述第2读出放大器的第2驱动器，在读出动作中，所述第1驱动器向所述第1感测节点供给第1电压，所述第2驱动器向所述第2感测节点供给低于所述第1电压的第2电压。

Description

半导体存储装置
本发明为下述申请的分案申请，原申请信息如下：
申请日：2018年12月27日
申请号：201811609936.9
发明名称：半导体存储装置
本申请主张以日本专利申请2018－121151号(申请日：2018年6月26日)为基础申请的优先权，通过参照该基础申请而包含该基础申请的全部内容。
技术领域
本发明涉及半导体存储装置。
背景技术
已知有将存储单元三维地层叠的NAND型闪存存储器。
发明内容
本发明提供能够高速地动作的半导体存储装置。
技术方案的半导体存储装置具备：第1存储单元和第2存储单元；第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；第1位线，连接于所述第1存储单元；第2位线，连接于所述第2存储单元；第1读出放大器，具有连接于所述第1位线的第1感测节点；第2读出放大器，具有连接于所述第2位线的第2感测节点；以及电压生成电路，具有连接于所述第1读出放大器的第1驱动器和连接于所述第2读出放大器的第2驱动器，在读出动作中，所述第1驱动器向所述第1感测节点供给第1电压，所述第2驱动器向所述第2感测节点供给低于所述第1电压的第2电压。
附图说明
图1是表示第1实施方式的半导体存储装置的整体结构的一例的框图。
图2是表示第1实施方式的半导体存储装置中包含的存储单元阵列的结构例的电路图。
图3是表示第1实施方式的半导体存储装置中包含的行解码器模块的结构例的框图。
图4是表示第1实施方式的半导体存储装置中包含的读出放大器模块及电压生成电路的结构例的框图。
图5是表示第1实施方式的半导体存储装置中包含的读出放大器模块的结构例的电路图。
图6是表示第1实施方式的半导体存储装置中包含的存储单元阵列的平面布局的一例的图。
图7是沿着图6所示的VIII－VIII的存储单元阵列的剖视图。
图8是表示第1实施方式的半导体存储装置中包含的存储单元阵列及行解码器模块的截面构造的一例的图。
图9是表示第1实施方式的半导体存储装置的读出动作的波形的一例的图。
图10是表示第1实施方式的比较例的半导体存储装置的读出动作的波形的一例的图。
图11是表示第1实施方式及比较例的读出动作的波形的一部分的图。
图12是表示第1实施方式的变形例1的半导体存储装置的读出动作的波形的一例的图。
图13是表示第1实施方式的变形例1及比较例的读出动作的波形的一部分的图。
图14是表示第1实施方式的变形例2的半导体存储装置中包含的行解码器模块的结构例的框图。
图15是表示第1实施方式的变形例2的半导体存储装置中包含的读出放大器模块及电压生成电路的结构例的框图。
图16是表示第1实施方式的变形例3的半导体存储装置中包含的行解码器模块的结构例的框图。
图17是表示第1实施方式的变形例3的半导体存储装置中包含的读出放大器模块及电压生成电路的结构例的框图。
图18是表示第1实施方式的变形例4的半导体存储装置中包含的行解码器模块的结构例的框图。
图19是表示第1实施方式的变形例5的半导体存储装置中包含的行解码器模块的结构例的框图。
图20是表示第1实施方式的变形例6的半导体存储装置中包含的行解码器模块的结构例的框图。
图21是表示第1实施方式的变形例7的半导体存储装置中包含的行解码器模块的结构例的框图。
图22是表示第1实施方式的变形例8的半导体存储装置中包含的行解码器模块的结构例的框图。
图23是表示第2实施方式的半导体存储装置的整体结构的一例的框图。
图24是表示第2实施方式的半导体存储装置的读出动作的波形的一例的图。
图25是表示第2实施方式的比较例的半导体存储装置的读出动作的波形的一例的图。
图26是表示第3实施方式的半导体存储装置中包含的读出放大器模块及定序器(sequencer)的结构例的框图。
图27是表示第3实施方式的半导体存储装置的读出动作的波形的一例的图。
图28是表示第3实施方式的变形例1的半导体存储装置的读出动作的波形的一例的图。
图29是表示第3实施方式的变形例2的半导体存储装置中包含的读出放大器模块及定序器的结构例的框图。
图30是表示第3实施方式的变形例3的半导体存储装置中包含的读出放大器模块及定序器的结构例的框图。
标号说明
10…半导体存储装置
11…存储单元阵列
12…行解码器模块
13…读出放大器模块
14…输入输出电路
15…寄存器
16…逻辑控制器
17…定序器
18…就绪/繁忙控制电路
19…电压生成电路
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意性的。另外，在以下的说明中，对具有大致相同的功能及结构的构成要素赋予相同的标号。构成参照标号的字符之后的数字、以及构成参照标号的数字之后的字符用于区分被包含相同字符及数字的参照标号参照、且具有同样结构的要素彼此。在不需要相互区分由包含相同字符及数字的参照标号表示的要素的情况下，将这些要素用仅包含相同字符及数字的参照标号来参照。
<1>第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
<1－1>结构
<1－1－1>半导体存储装置10的整体结构
图1是表示第1实施方式的半导体存储装置10的整体结构的一例的框图。如图1所示，半导体存储装置10具备存储单元阵列11、行解码器模块12、读出放大器模块13、输入输出电路14、寄存器15、逻辑控制器16、定序器17、就绪/繁忙控制电路18以及电压生成电路19。
存储单元阵列11包含块BLK0～BLKn(n是1以上的自然数)。块BLK是与位线及字线建立了关联的多个非易失性存储单元的集合，例如成为数据的擦除单位。半导体存储装置10通过采用例如MLC(Multi－Level Cell)方式，能够使各存储单元存储2比特以上的数据。
行解码器模块12基于保持在地址寄存器15B中的块地址，能够选择执行各种动作的对象的块BLK。并且，行解码器模块12能够将从电压生成电路19供给的电压向所选择的块BLK转送。关于行解码器模块12的详细情况在后面叙述。
读出放大器模块13能够将从存储单元阵列11读出的数据DAT经由输入输出电路14向外部的控制器输出。此外，读出放大器模块13能够将从外部的控制器经由输入输出电路14接受到的写入数据DAT向存储单元阵列11转送。
输入输出电路14能够将例如8比特宽的输入输出信号I/O(I/O1～I/O8)在与外部的控制器之间进行收发。例如，输入输出电路14将从外部的控制器接收到的输入输出信号I/O中包含的写入数据DAT向读出放大器模块13转送，将从读出放大器模块13转送的读出数据DAT作为输入输出信号I/O向外部的控制器发送。
寄存器15包括状态寄存器15A、地址寄存器15B、命令寄存器15C。状态寄存器15A例如对定序器17的状态信息STS进行保持，将该状态信息STS基于定序器17的指示向输入输出电路14转送。地址寄存器15B保持从输入输出电路14转送来的地址信息ADD。地址信息ADD中包含的块地址、列地址及页地址分别由行解码器模块12、读出放大器模块13及电压生成电路19使用。命令寄存器15C保持从输入输出电路14转送来的命令CMD。
逻辑控制器16能够基于从外部的控制器接收到的各种控制信号来控制输入输出电路14及定序器17。作为各种控制信号，例如使用芯片使能(enable)信号/CE、命令锁存(latch)使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号/RE及写保护信号/WP。信号/CE是用来使半导体存储装置10启动的信号。信号CLE是向输入输出电路14通知与被断言(日语原文：アサート)的信号CLE并行地向半导体存储装置10输入的信号是命令CMD这一情况的信号。信号ALE是向输入输出电路14通知与被断言的信号ALE并行地向半导体存储装置10输入的信号是地址信息ADD这一情况的信号。信号/WE及/RE分别是对输入输出电路14命令例如输入输出信号I/O的输入及输出的信号。信号/WP是用来在例如电源的通断时将半导体存储装置10设为保护状态的信号。
定序器17能够基于保持在命令寄存器15C中的命令CMD来控制半导体存储装置10整体的动作。例如，定序器17对行解码器模块12、读出放大器模块13、电压生成电路19等进行控制，执行写入动作和读出动作等各种动作。
就绪/繁忙控制电路18能够基于定序器17的动作状态而生成就绪/繁忙信号RBn。信号RBn是向外部的控制器通知半导体存储装置10是受理来自外部的控制器的命令的就绪状态、还是不受理命令的繁忙状态的信号。
电压生成电路19能够基于定序器17的控制而生成希望的电压，将所生成的电压向存储单元阵列11、行解码器模块12、读出放大器模块13等供给。例如，电压生成电路19基于保持在地址寄存器15B中的页地址，对于与选择字线对应的信号线及与非选择字线对应的信号线分别施加希望的电压。
<1－1－2>存储单元阵列11的结构
图2是表示在第1实施方式的半导体存储装置10中包含的存储单元阵列11的结构例的电路图，表示了存储单元阵列11内的1个块BLK的详细电路结构的一例。如图2所示，块BLK例如包括串(string)单元SU0～SU3。
各个串单元(string unit)SU包括与位线BL0～BLm(m是1以上的自然数)分别建立了关联的多个NAND串NS。各NAND串NS例如包括存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。
存储单元晶体管MT具备控制栅极及电荷积存层，能够将数据非易失地存储。各NAND串NS中包含的存储单元晶体管MT0～MT7被串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。同一块BLK中包含的存储单元晶体管MT0～MT7的控制栅极分别被共通连接到字线WL0～WL7。另外，在以下的说明中，将按每个串单元SU连接到共通的字线WL上的多个存储单元晶体管MT所存储的1比特数据的集合称作“页”。因而，在1个存储单元晶体管MT中存储2比特数据的情况下，在1个串单元SU内连接在共通的字线WL上的多个存储单元晶体管MT的集合存储2页数据。
选择晶体管ST1及ST2用于各种动作时的串单元SU的选择。与相同的列地址对应的NAND串NS中包含的选择晶体管ST1的漏极被共通连接到对应的位线BL。串单元SU0～SU3中包含的选择晶体管ST1的栅极分别共通连接在选择栅极线SGD0～SGD3上。在同一块BLK中，选择晶体管ST2的源极共通连接在源极线SL上，选择晶体管ST2的栅极共通连接在选择栅极线SGS上。
在以上说明的存储单元阵列11的电路结构中，字线WL0～WL7按每个块BLK而设置。位线BL0～BLm在多个块BLK间共用。源极线SL在多个块BLK间共用。另外，各块BLK包含的串单元SU的个数、和各NAND串NS包含的存储单元晶体管MT及选择晶体管ST1和ST2的个数只不过是一例，能够设计为任意的个数。字线WL、选择栅极线SGD及SGS的条数根据存储单元晶体管MT及选择晶体管ST1和ST2的个数而变更。
<1－1－3>行解码器模块12的结构
图3是表示在第1实施方式的半导体存储装置10中包含的行解码器模块12的详细结构例的框图，表示了存储单元阵列11中包含的各块BLK与行解码器模块12的关系。如图3所示，行解码器模块12包括多个行解码器RD。
多个行解码器RD分别对应于块(例如BLK0，BLK1，…)而设置。
即，将1个行解码器RD与1个块BLK建立了关联。
行解码器RD控制从电压生成电路19布线的各种信号线(SGDD、CG0～CG7、SGSD)和与行解码器RD建立了关联的块BLK的各布线(SGD、WL、SGS)的连接。
行解码器RD当与行解码器RD建立了关联的块BLK被选择，则将信号线SGDD及布线SGD、信号线CG0～CG7及布线WL0～WL7、信号线SGSD及布线SGS分别连接。
对于各块BLK，经由行解码器RD施加从电压生成电路19供给的电压。行解码器RD对于块的字线WL从字线WL的延伸方向的一侧施加电压，并且，如图3所示，对于以上说明的结构定义了区域AR1及AR2。
区域AR1及AR2是在字线WL的延伸方向(块BLK的延伸方向)上将存储单元阵列11分割而定义的区域，区域AR1与字线WL的延伸方向的一侧的区域对应，区域AR2与字线WL的延伸方向的另一侧的区域对应。在以下的说明中，将距连接着与各块BLK对应的行解码器RD的区域近的区域称作“近(Near)”，将远的区域称作“远(Far)”。
此外，存储单元阵列11具备作为实质上的数据保持区域发挥功能的区域CR。并且，区域AR1及AR2包含在区域CR中。
<1－1－4>读出放大器模块13及电压生成电路19的结构
图4是表示在第1实施方式的半导体存储装置10中包含的读出放大器模块13及电压生成电路19的详细结构例的框图。如图4所示，读出放大器模块13包括多个读出放大器单元SAU，电压生成电路19包括驱动器DR1及DR2。
在各读出放大器单元SAU上，分别连接着1条位线BL。即，读出放大器模块13中包含的读出放大器单元SAU的个数与例如位线BL的条数相对应。以下，将与设置于区域AR1的NAND串NS对应的位线BL上连接的读出放大器单元SAU的集合称作读出放大器段SEG1，将与设置于区域AR2的NAND串NS对应的位线BL上连接的读出放大器单元SAU的集合称作读出放大器段SEG2。
驱动器DR1及DR2基于未图示的电荷泵(charge pump)所生成的电压，分别生成第1电源电压VDD1及第2电源电压VDD2。并且，驱动器DR1将所生成的第1电源电压VDD1向段SEG1中包含的读出放大器单元SAU供给，驱动器DR2将所生成的第2电源电压VDD2向段SEG2中包含的读出放大器单元SAU供给。
以上说明的各读出放大器单元SAU的详细电路结构例如为图5所示的结构。图5表示关于读出放大器模块13内的1个读出放大器单元SAU的详细电路结构的一例。如图5所示，读出放大器单元SAU包括可相互收发数据地连接的读出放大器部SA、以及锁存电路SDL、LDL、UDL及XDL。
读出放大器部SA例如在读出动作中读出被读出到对应的位线BL中的数据，判定所读出的数据是“0”还是“1”。
如图5所示，各读出放大器单元SAU包括p型的MOSFET(metal oxidesemiconductor field effect transistor)21、24，n型的MOSFET Tbls、Tblc、Tblx、26、Txxl、Tstb、Tsen、30、31、Tblq、33、Tlsw，以及电容器41及42。
1个位线BL经由串联连接的晶体管Tbls及Tblc而与节点SCOM连接。晶体管Tbls及Tblc在各自的栅极例如从定序器17接受信号BLS及BLC。节点SCOM经由串联连接的晶体管Tblx及21而与电位VHSA的节点连接。晶体管21在栅极与锁存电路SDL内的节点INV_S连接，晶体管Tblx在栅极从例如定序器17接受信号BLX。
连接着晶体管21和晶体管Tblx的节点SSRC经由晶体管24而与节点SRCGND连接。晶体管24在栅极与节点INV_S连接。
节点SCOM还经由晶体管26而与电位VLSA的节点连接。晶体管26在栅极例如从定序器17接受信号NLO。
节点SCOM还经由晶体管Txxl而与节点SEN连接。晶体管Txxl在栅极例如从定序器17接受信号XXL。节点SEN经由电容器42接受信号CLKSA。信号CLKSA例如由定序器17控制。此外，节点SEN通过电容器41而与后述的总线DBUS电容耦合。
此外，节点SEN经由晶体管Tblq而与总线SBUS连接。晶体管Tblq在栅极例如从定序器17接受信号BLQ。节点SEN进一步经由串联连接的晶体管30及31而与节点LOP连接。晶体管31的与晶体管30相反的节点(源极)也可以不是节点LOP而是被接地。晶体管30在栅极例如从定序器17接受信号LSL。
节点LOP的电压由电压生成电路19控制。
此外，总线SBUS经由串联连接的晶体管Tstb及Tsen而与节点LOP连接。晶体管Tstb在栅极例如从定序器17接受信号STB。晶体管Tsen在栅极与节点SEN连接。
此外，总线SBUS经由晶体管33而与电源电压VDD(VDD1或VDD2等)的节点连接。晶体管33在栅极例如从定序器17接受信号LPC，将电源电压VDD向总线SBUS转送。
即，节点SEN经由晶体管Tblq及晶体管33，被供给电源电压VDD(参照箭头C1)。
锁存电路SDL、LDL、UDL及XDL将读出数据暂时地保持。锁存电路XDL连接于输入输出电路14，被用于读出放大器单元SAU与输入输出电路14之间的数据的输入输出。
锁存电路SDL包括例如反相器60及61、以及n沟道MOS晶体管62及63。反相器60的输入节点连接于节点LAT，反相器60的输出节点连接于节点INV_S。反相器61的输入节点连接于节点INV_S，反相器61的输出节点连接于节点LAT。晶体管62的一端连接于节点INV_S，晶体管62的另一端连接于总线LBUS，晶体管62的栅极被输入控制信号STI。晶体管63的一端连接于节点LAT，晶体管63的另一端连接于总线LBUS，晶体管63的栅极被输入控制信号STL。例如，在节点LAT处保持的数据相当于在锁存电路SDL中保持的数据，在节点INV_S处保持的数据相当于在节点LAT保持的数据的反转数据。锁存电路LDL、UDL及XDL的电路结构例如与锁存电路SDL的电路结构是同样的，所以省略说明。
以上说明的各种控制信号例如由定序器17生成。
另外，第1实施方式中的读出放大器模块13的结构并不限定于此。例如，读出放大器单元SAU具备的锁存电路的个数能够设计为任意的个数。在此情况下，锁存电路的个数基于例如1个存储单元晶体管MT保持的数据的比特数来设计。此外，在以上的说明中，以读出放大器单元SAU及位线BL以1对1对应的情况为例，但并不限定于此。例如，也可以将多个位线BL经由选择器连接于1个读出放大器单元SAU。
<1－1－5>半导体存储装置10的构造
以下，对第1实施方式的半导体存储装置10中包含的存储单元阵列11、行解码器模块12及读出放大器模块13的构造进行说明。
图6表示第1实施方式的存储单元阵列11的平面布局的一例，表示存储单元阵列11内的1个串单元SU0的平面布局的一例。另外，在以下的图中，X轴对应于字WL的延伸方向，Y轴对应于位线BL的延伸方向，Z轴对应于相对于基板表面而言的铅直方向。
如图6所示，串单元SU0沿X方向延伸并且设置于在Y方向上相邻的接触插塞(contact plug)LI间。接触插塞LI设置在使相邻的串单元SU间绝缘的狭缝内。即，在存储单元阵列11中，在未图示的区域中，多个接触插塞LI在Y方向上排列，在相邻的接触插塞LI间分别设置有串单元SU。
在这样的串单元SU0的结构中，在X方向上定义了区域CR及HR。区域CR是作为实质上的数据保持区域发挥功能的区域，在区域CR中，设置有多个半导体柱MH。1个半导体柱MH例如对应于1个NAND串NS。区域HR是用来将设置于串单元SU0的各种布线与行解码器模块12之间连接的区域。具体而言，在串单元SU0中，例如作为选择栅极线SGS发挥功能的导电体41、作为字线WL0～WL7分别发挥功能的8个导电体42、以及作为选择栅极线SGD发挥功能的导电体43以具有不与上层的导电体重叠的部分的方式设置。并且，导电体41～43的端部分别经由导电性的通孔接触件VC，与在串单元SU的下部设置的行解码器模块12连接。
在图7及图8中表示了以上说明的存储单元阵列11的截面构造的一例。图7及图8表示关于存储单元阵列11内的1个串单元SU0的截面构造的一例，图7表示沿着图6的VIII－VIII线的截面。图8表示沿着图6的X方向的截面，将与区域HR中的字线WL0(导电体42)关联的构造提取而表示。另外，在以下的图中省略了层间绝缘膜的图示，图8将区域CR中的半导体柱MH的构造省略而表示。
如图7所示，在存储单元阵列11中，在形成在半导体基板上的P型阱区域50的上方，设置有作为源极线SL发挥功能的导电体40。在导电体40上设置有多个接触插塞LI。在相邻的接触插塞LI间且导电体40的上方，在Z方向上例如依次设置有导电体41、8层导电体42、导电体43。
导电体40～43的形状是在X方向及Y方向上展开的板状，接触插塞LI的形状是在X方向及Z方向上展开的板状。并且，多个半导体柱MH在导电体41～43中通过而设置。具体而言，半导体柱MH形成为，从导电体43的上表面达到导电体40的上表面。
半导体柱MH例如包括块绝缘膜45、绝缘膜(电荷积存层)46、隧道氧化膜47以及导电性的半导体材料48。具体而言，在半导体材料48的周围设置有隧道氧化膜47，在隧道氧化膜47的周围设置有绝缘膜46，在绝缘膜46的周围设置有块绝缘膜45。另外，在半导体材料48内可以含有不同的材料。
在这样的构造中，导电体41与半导体柱MH交叉的部分作为选择晶体管ST2发挥功能，导电体42与半导体柱MH交叉的部分作为存储单元晶体管MT发挥功能，导电体43与半导体柱MH交叉的部分作为选择晶体管ST1发挥功能。
在半导体柱MH的半导体材料48上，设置有导电性的通孔接触件BC。在通孔接触件BC上，沿Y方向延伸而设置有作为位线BL发挥功能的导电体44。在各串单元SU中，1个导电体44连接着1个半导体柱MH。即，在各串单元SU中，例如沿X方向排列的多个导电体44分别连接着不同的半导体柱MH。
如图8所示，在区域HR中，在P型阱区域50的表面内，形成有n+杂质扩散区域51及52。在扩散区域51及52间且P型阱区域50上，隔着未图示的栅极绝缘膜设置有导电体53。该扩散区域51及52以及导电体53分别作为晶体管TR的源极、漏极及栅极电极发挥功能。晶体管TR包含在行解码器模块12中。在扩散区域51上，设置有通孔接触件VC。通孔接触件VC穿过导电体40～42而连接于导电体54，通孔接触件VC与导电体40～42之间被绝缘膜绝缘。导电体54例如设置于设有导电体43的布线层与设有导电体44的布线层之间的布线层，经由导电性的通孔接触件HU连接于与字线WL0对应的导电体42。通孔接触件HU与半导体柱MH的间隔根据设置半导体柱MH的区域而不同，利用图3说明过的近侧及远侧根据通孔接触件HU与半导体柱MH的距离而被定义。
通过这样的结构，行解码器模块12能够经由晶体管TR向与字线WL0对应的导电体42供给电压。在半导体存储装置10中，对应于导电体41～43而设置有未图示的多个晶体管TR及导电体54，行解码器模块12经由这些晶体管TR向与各种布线对应的导电体供给电压。另外，以下，将形成与晶体管TR的栅极电极对应的导电体53的布线层称作布线层GC，将形成与位线BL对应的导电体44的布线层称作布线层M1。
另外，第1实施方式的存储单元阵列11的构造并不限定于以上说明的构造。例如，在上述说明中，选择栅极线SGS及SGD分别由1层导电体41及43构成，但选择栅极线SGS及SGD也可以由多层导电体构成。此外，1个半导体柱MH所通过的导电体42的个数并不限定于此。例如，通过使1个半导体柱MH所通过的导电体42的个数为9个以上，能够使1个NAND串NS中包含的存储单元晶体管MT的个数为9个以上。
<1－2>动作
第1实施方式的半导体存储装置10在读出动作中执行第1突跳(kick)动作。所谓第1突跳动作，是将驱动器的驱动电压暂时设定为比目标电压值高的值、在经过一定时间后使其降低到目标电压值的电压施加方法。将第1突跳动作例如对字线WL执行。例如，在对字线WL执行了第1突跳动作的情况下，对于字线WL的电流的供给量增加，字线WL被充电。另外，以下，将在第1突跳动作时、在施加目标电压之前施加的比目标电压高的电压称作第1突跳电压，将目标电压与第1突跳电压的差称作第1突跳量。
在图9中表示这样的第1实施方式的半导体存储装置10的读出动作时的波形的一例。在图9中，将字线WL的近侧部分的波形用实线表示，将字线WL的远侧部分的波形用虚线表示。此外，在图9中，将字线WL的近侧部分对应的电源电压VDD1用实线表示，将字线WL的远侧部分对应的电源电压VDD2用虚线表示。
另外，在以下的说明中，被输入各种控制信号的N沟道MOS晶体管当栅极被施加“H”电平的电压则成为导通状态，当栅极被施加“L”电平的电压则成为截止状态。此外，将与所选择的字线WL对应的存储单元晶体管MT称作选择存储单元。
[时刻T0以前]
如图9所示，在比时刻T0靠前的初始状态下，例如字线WL及控制信号BLC的电压被设为电压VSS，控制信号LPC、BLQ、XXL及STB的电压被设为“L”电平，位线BL的电压被设为电压VSS。
[时刻T0～T1]
在时刻T0，当开始读出动作，则行解码器模块12对所选择的字线WL(也记作WL(选择))执行第1突跳动作。在此情况下，在所选择的字线WL上，暂时地施加例如比希望的电压高的第1突跳电压VCGRVK。第1突跳电压VCGRVK例如表示为字线WL的近侧的电压。另一方面，在字线WL的远侧，由于布线的RC延迟，例如不超过电压VCGRV而上升到电压VCGRV。另外，第1突跳量的大小能够设定为任意的数值。
此外，行解码器模块12向没有被选择的字线WL(也记作WL(非选择))例如施加读出通过电压VREAD。
此外，定序器17将控制信号BLC的电压设为电压VBLC。由此，从读出放大器模块13向位线BL供给电流，位线BL的电压上升到电压VBL。
此外，定序器17将控制信号LPC、BLQ设为“H”电平。当控制信号LPC、BLQ成为“H”电平，则晶体管33及Tblq成为导通状态，节点SEN被充电，当节点SEN的充电完成，则定序器17将控制信号LPC、BLQ设为“L”电平。
如上述那样，对于段SEG1中包含的读出放大器单元SAU中的电源电压VDD的节点，供给了由驱动器DR1生成的第1电源电压VDD1。此外，对于段SEG2中包含的读出放大器单元SAU中的电源电压VDD的节点，供给了由驱动器DR2生成的第2电源电压VDD2。因而，段SEG1中包含的读出放大器单元SAU中，节点SEN被充电为第1电源电压VDD1。此外，段SEG2中包含的读出放大器单元SAU中，节点SEN被充电为第2电源电压VDD2。另外，电源电压VDD1比电源电压VDD2大(VDD1>VDD2)。
[时刻T1～时刻T2]
在时刻T1，定序器17将控制信号XXL设为“H”电平。当控制信号XXL成为“H”电平，则基于选择存储单元的状态而节点SEN的电位变化。另外，时刻T1是选择字线WL的电压稳定为VCGRV之前的时刻。
[时刻T2～]
并且，定序器17在节点SEN的电位的变化平稳了的时刻T2，将控制信号XXL设为“L”电平，将控制信号STB设为“H”电平，基于节点SEN的状态判定选择存储单元的阈值电压，将判定结果保持在读出放大器单元SAU内的锁存电路中。
在将判定结果保持在读出放大器单元SAU内的锁存电路中后，行解码器模块12及定序器17使字线WL及控制信号BLC回到初始状态，结束该页的读出动作。
<1－3>效果
根据以上说明的第1实施方式的半导体存储装置10，能够使读出动作高速化。以下，对第1实施方式的半导体存储装置10的详细效果进行说明。
在三维地层叠了存储单元的半导体存储装置中，例如如图6及图7所示，形成为板状的导电体42被作为字线WL使用。这样的构造的字线WL有RC延迟变大的倾向，在从字线WL的一端施加了电压的情况下，有在距驱动器近的区域(近侧)和距驱动器远的区域(远侧)、电压的上升速度不同的情况。在这样的情况下，在字线WL的电压稳定之前需要时间。所以，有半导体存储装置为了对电压上升的速度相对慢的字线WL的远侧的电压上升进行辅助而执行例如第1突跳动作的情况。
如图10所示，可以考虑在进行突跳动作的情况下也在字线WL的电压稳定后开始读出。在图10所示的动作例中，从比图9所示的读出开始时刻T1晚的时刻T3(T1<T3)开始读出。即，虽然不像不进行突跳动作那样，但在进行突跳动作的情况下，也在字线WL的电压稳定之前需要时间。因此，不能使读出动作高速化。
从使读出动作高速化的观点出发，可以考虑在选择字线WL的电压稳定为VCGRV之前的时刻T1开始读出。
这里，利用图11对第1实施方式的比较例的半导体存储装置的读出动作的一例进行说明。图11表示近侧及远侧的字线WL的波形和节点SEN的波形的一例，相对于利用图9说明的读出动作的波形，在段SEG1及SEG2的节点SEN充电为共通的充电电压这一点不同。在图11中，将字线WL的近侧部分的波形用实线表示，将字线WL的远侧部分的波形用虚线表示。此外，在图11中，将与字线WL的近侧部分对应的电源电压VDD1用实线表示，将与字线WL的远侧部分对应的电源电压VDD2用虚线表示。
如图11所示，对将全部的读出放大器单元SAU的节点SEN充电为电压VDD的情况进行说明。
在时刻T1，在字线WL的近侧部分，比电压VCGRV高，在字线WL的远侧部分，比电压VCGRV低。因此，在近侧的存储单元中，字线WL的电压视为高，在远侧的存储单元中，字线WL的电压视为低。因此，流过近侧的存储单元的单元电流Icell变大，流过远侧的存储单元的单元电流Icell变小。
结果，若将全部的读出放大器单元SAU的节点SEN充电为单一的电压VDD，则在近侧，在存储单元导通的情况(ON CELL)及存储单元截止的情况(OFF CELL)这双方的状态下，节点SEN(SEG1)的电位有可能低于判定用的电压VTH。在此情况下，有可能将本来必须判定为存储单元截止的情况误判定为导通。此外，在远侧，在存储单元导通的情况(ON CELL)及存储单元截止的情况(OFF CELL)这双方的状态下，节点SEN(SEG2)的电位有可能高于判定用的电压VTH。在此情况下，有可能将本来必须判定为存储单元导通的情况误判定为截止。
在选择字线WL的电压稳定为VCGRV之前的时刻T1开始读出的情况下，需要力图避免上述那样的误判定。
所以，在本实施方式中，在与近侧的存储单元有关的段SEG1中包含的读出放大器单元SAU中，将节点SEN充电为较高的电压、第1电源电压VDD1。此外，在与远侧的存储单元有关的段SEG2中包含的读出放大器单元SAU中，将节点SEN充电为较低的电压、第2电源电压VDD2。由此，能够使读出时的段SEG1及段SEG2中的节点SEN的电位都成为适当的电位。结果，即使如图9中说明那样、在选择字线WL的电压稳定为VCGRV之前的时刻T1将控制信号XXL设为“H”电平，也能够适当地判定选择存储单元的阈值电压，能够抑制图11中说明的那样的可能性。
另外，在上述的实施方式中，通过将向读出放大器的节点SEN供给的电源设为VDD1或VDD2，来切换节点SEN的充电电平。另一方面，将向节点SEN供给的电源设为1种。并且，与上述实施方式同样，还能够通过按每个区域AR1或AR2改变控制信号LPC、BLQ的大小，来切换节点SEN的充电电平。
<1－4>第1实施方式的变形例1
<1－4－1>动作
以下，对第1实施方式的变形例1的读出动作进行说明。
第1实施方式的变形例1的半导体存储装置10在读出动作中执行第2突跳动作。所谓第2突跳动作，是将驱动器的驱动电压暂时设定为比目标电压值低的值、经过一定时间后使其提高到目标电压值的电压施加方法。第2突跳动作例如对字线WL执行。例如，在对字线WL执行了第2突跳动作的情况下，对于字线WL的电流的供给量减少，字线WL被放电。另外，以下，将在第2突跳动作时、比在施加目标电压之前施加的目标电压低的电压称作第2突跳电压，将目标电压与第2突跳电压的差称作第2突跳量。
在图12中表示这样的第1实施方式的变形例1的半导体存储装置10的读出动作时的波形的一例。图12表示与近侧及远侧分别对应的字线WL的波形、位线BL的波形、以及各种控制信号的波形的一例。
[时刻T10以前]
如图12所示，在比时刻T0靠前的初始状态下，例如将字线WL及控制信号BLC的电压设为电压VSS，将控制信号LPC、BLQ、XXL及STB的电压设为“L”电平，将位线BL的电压设为电压VSS。
[时刻T10～T11]
在时刻T0，当开始读出动作，则行解码器模块12向字线WL施加例如读出通过电压VREAD。
定序器17将控制信号BLC的电压设为电压VBLC。由此，从读出放大器模块13向位线BL供给电流，位线BL的电压上升到电压VBL。
[时刻T11～T12]
在时刻T11，当开始读出动作，则行解码器模块12对所选择的字线WL执行第2突跳动作。在此情况下，对所选择的字线WL暂时施加例如比希望的电压低的第2突跳电压VCGRVLK。第2突跳电压VCGRVLK例如表示为字线WL的近侧的电压。另一方面，在字线WL的远侧，由于布线的RC延迟，例如不低于电压VCGRV而降压到电压VCGRV。另外，第2突跳量的大小能够设定为任意的数值。
此外，定序器17将控制信号LPC、BLQ设为“H”电平。当控制信号LPC、BLQ成为“H”电平，则晶体管33及Tblq成为导通状态，节点SEN被充电，当节点SEN的充电完成，定序器17将控制信号LPC、BLQ设为“L”电平。
在段SEG1中包含的读出放大器单元SAU中，节点SEN被充电为第2电源电压VDD2。此外，在段SEG2中包含的读出放大器单元SAU中，节点SEN被充电为第1电源电压VDD1。另外，在第1实施方式中，VDD1>VDD2，而在本变形例中VDD1<VDD2。
[时刻T12～]
在时刻T12，定序器17将控制信号XXL设为“H”电平。当控制信号XXL成为“H”电平，则基于选择存储单元的状态而节点SEN的电位变化。并且，定序器17在节点SEN的电位的变化平稳了的时刻T3，将控制信号XXL设为“L”电平，将控制信号STB设为“H”电平，基于节点SEN的状态判定选择存储单元的阈值电压，将判定结果保持在读出放大器单元SAU内的锁存电路中。另外，时刻T12是选择字线WL的电压稳定于VCGRV之前的时刻。
将判定结果保持在读出放大器单元SAU内的锁存电路中之后，行解码器模块12及定序器17使字线WL及控制信号BLC回到初始状态，结束该页的读出动作。
<1－4－2>效果
根据以上说明的第1实施方式的变形例1的半导体存储装置10，能够使读出动作高速化。以下，对第1实施方式的变形例1的半导体存储装置10的详细效果进行说明。
这里，使用图13对第1实施方式的变形例1的比较例的半导体存储装置的读出动作的一例进行说明。图13表示近侧及远侧的字线WL的波形和节点SEN的波形的一例，相对于使用图12说明的读出动作的波形，不同点在于在段SEG1及SEG2的节点SEN充电为共通的充电电压。
如图13所示，说明将全部的读出放大器单元SAU的节点SEN充电为电压VDD的情况。
在时刻T12，远侧的字线WL比电压VCGRV高。因此，远侧的存储单元的字线WL的电压视为高。因此，流过存储单元的单元电流Icell变大。结果，在存储单元导通的情况(ONCELL)及存储单元截止的情况(OFF CELL)这双方的状态下，节点SEN(SEG2)的电位有可能低于判定用的电压VTH。在此情况下，有可能将本来必须判定为存储单元截止的情况误判定为导通。
此外，在时刻T12，近侧的字线WL比电压VCGRV低。因此，近侧的存储单元的字线WL的电压视为低。因此，流过存储单元的单元电流Icell变小。结果，在存储单元导通的情况(ON CELL)及存储单元截止的情况(OFF CELL)这双方的状态下，节点SEN(SEG1)的电位有可能高于判定用的电压VTH。在此情况下，有可能将本来必须判定为存储单元导通的情况误判定为截止。
如以上这样，在选择字线WL的电压稳定为VCGRV之前的时刻T12开始读出的情况下，需要进行精心设计。
所以，在本实施方式中，在与近侧的存储单元有关的段SEG1中包含的读出放大器单元SAU中，将节点SEN充电为较低的电压、第2电源电压VDD2。此外，在与远侧的存储单元有关的段SEG2中包含的读出放大器单元SAU中，将节点SEN充电为较高的电压、第1电源电压VDD1。由此，能够使读出时的段SEG1及段SEG2中的节点SEN的电位都成为适当的电位。结果，能够抑制用图13说明的那样的可能性。
<1－5>第1实施方式的变形例2
第1实施方式的变形例2的半导体存储装置10将读出放大器模块13分为4个区域，按每个区域来控制节点SEN的充电电压。以下，对于第1实施方式的变形例2的半导体存储装置10，说明与第1实施方式不同的点。
<1－5－1>结构
图14是表示在第1实施方式的变形例2的半导体存储装置10中包含的存储单元阵列11及行解码器模块12的结构例的框图，相对于在第1实施方式中使用图3说明的结构，定义的区域的范围不同。
具体而言，如图14所示，第1实施方式的变形例2的存储单元阵列11被定义了区域AR1、区域AR2、区域AR3和区域AR4。区域AR1、区域AR2、区域AR3和区域AR4是在字线WL的延伸方向(块BLK的延伸方向)上将存储单元阵列11分割而定义的区域。此外，在字线WL的延伸方向(块BLK的延伸方向)上，从连接着行解码器RD的区域起，朝向远离的方向，依次定义为“近”、“中1”、“中2”、“远”。所以，区域AR1、区域AR2、区域AR3和区域AR4分别对应于上述“近”、“中1”、“中2”、“远”。
图15是表示第1实施方式的变形例2的半导体存储装置10中包含的读出放大器模块13(13A及13B)及电压生成电路19(19A及19B)的详细结构例的框图。
如图15所示，第1实施方式的变形例2的半导体存储装置10具备与区域AR1及AR2对应的读出放大器模块13A、以及与区域AR3及AR4对应的读出放大器模块13B。
读出放大器模块13A具备与区域AR1对应的读出放大器段SEG1A、以及与区域AR2对应的读出放大器段SEG2A。
段SEG1A中包含的读出放大器单元SAU连接于与设置在区域AR1中的NAND串NS对应的位线BL。在段SEG2A中包含的读出放大器单元SAU连接于与设置在区域AR2中的NAND串NS对应的位线BL。
读出放大器模块13B具备与区域AR3对应的读出放大器段SEG1B、以及与区域AR4对应的读出放大器段SEG2B。
段SEG1B中包含的读出放大器单元SAU连接于与设置在区域AR3中的NAND串NS对应的位线BL。段SEG2B中包含的读出放大器单元SAU连接于与设置在区域AR4中的NAND串NS对应的位线BL。
如图15所示，第1实施方式的变形例2的半导体存储装置10具备与读出放大器模块13A对应的电压生成电路19A、以及与读出放大器模块13B对应的电压生成电路19B。
电压生成电路19A具备驱动器DR1A及DR2A。驱动器DR1A及DR2A基于未图示的电荷泵生成的电压，分别生成第1电源电压VDD1及第2电源电压VDD2。并且，驱动器DR1A将所生成的第1电源电压VDD1向段SEG1A中包含的读出放大器单元SAU供给，驱动器DR2A将所生成的第2电源电压VDD2向段SEG2A中包含的读出放大器单元SAU供给。
电压生成电路19B具备驱动器DR1B及DR2B。驱动器DR1B及DR2B基于未图示电荷泵生成的电压，分别生成第3电源电压VDD3及第4电源电压VDD4。并且，驱动器DR1B将所生成的第3电源电压VDD3向段SEG1B中包含的读出放大器单元SAU供给，驱动器DR2B将所生成的第4电源电压VDD4向段SEG2B中包含的读出放大器单元SAU供给。
<1－5－2>动作
第1实施方式的变形例2的半导体存储装置10的读出动作基本上与在图9及图12中说明的读出动作是同样的。
在第1实施方式的变形例2的半导体存储装置10的读出动作中，也与上述第1实施方式同样，能够对于所选择的字线WL进行第1突跳动作，并且在所选择的字线WL的电压稳定之前进行读出(信号XXL的上升定时)。在所选择的字线WL的电压稳定之前进行读出的情况下，与字线WL的电位对应地控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“远”的顺序变低的情况。在此情况下，关于与“近”侧对应的位线BL的驱动器DR1A供给第1电源电压VDD1～第4电源电压VDD4之中最高的第1电源电压VDD1。此外，关于与“中1”侧对应的位线BL的驱动器DR2A供给第1电源电压VDD1～第4电源电压VDD4之中在第1电源电压VDD1之后次高的第2电源电压VDD2(VDD2<VDD1)。此外，关于与“中2”侧对应的位线BL的驱动器DR1B供给第1电源电压VDD1～第4电源电压VDD4之中在第2电源电压VDD2之后次高的第3电源电压VDD3(VDD3<VDD2)。此外，关于与“远”侧对应的位线BL的驱动器DR2B供给第1电源电压VDD1～第4电源电压VDD4之中最低的第4电源电压VDD4(VDD4<VDD3)。
在第1实施方式的变形例2的半导体存储装置10的读出动作中，也与上述第1实施方式的变形例1同样，能够对所选择的字线WL进行第2突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，与字线WL的电位对应地控制节点SEN的充电电压。
具体而言，存在当读出开始时所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“远”的顺序变高的情况。在此情况下，关于与“近”侧对应的位线BL的驱动器DR1A供给第1电源电压VDD1～第4电源电压VDD4之中最低的第1电源电压VDD1。此外，关于与“中1”侧对应的位线BL的驱动器DR2A供给第1电源电压VDD1～第4电源电压VDD4之中在第1电源电压VDD1之后次低的第2电源电压VDD2(VDD1<VDD2)。此外，关于与“中2”侧对应的位线BL的驱动器DR1B供给第1电源电压VDD1～第4电源电压VDD4之中在第2电源电压VDD2之后次低的第3电源电压VDD3(VDD2<VDD3)。此外，关于与“远”侧对应的位线BL的驱动器DR2B供给第1电源电压VDD1～第4电源电压VDD4之中最高的第4电源电压VDD4(VDD3<VDD4)。
另外，并不是如上述那样、读出开始时的所选择的字线WL的电位的高度一定按区域的排列顺序变高或变低。在这样的情况下，也只要将读出开始时的所选择的字线WL的电位的高度与对应的节点SEN的充电电压的高度建立对应就可以。
如以上这样，电压生成电路19A及19B对应于读出开始时的所选择的字线WL的电位的大小，将节点SEN的充电电压控制为第1电源电压VDD1～第4电源电压VDD4的大小。其他动作与第1实施方式的半导体存储装置10的动作是同样的，所以省略说明。
<1－5－3>第1实施方式的变形例2的效果
如以上这样，第1实施方式的变形例2的半导体存储装置10通过比第1实施方式的半导体存储装置10更细地划分区域，从而能够将读出动作高速化并且更细地控制节点SEN的充电电压。
<1－6>第1实施方式的变形例3
第1实施方式的变形例3的半导体存储装置10将读出放大器模块13划分为8个区域，按每个区域来控制节点SEN的充电电压。以下，对于第1实施方式的变形例3的半导体存储装置10，说明与第1实施方式不同的点。
<1－6－1>结构
图16是表示第1实施方式的变形例3的半导体存储装置10中包含的存储单元阵列11及行解码器模块12的结构例的框图，相对于在第1实施方式中使用图3说明的结构，定义的区域的范围不同。
具体而言，如图16所示，第1实施方式的变形例3的存储单元阵列11被定义了区域AR1～AR8。区域AR1～AR8是在字线WL的延伸方向(块BLK的延伸方向)上将存储单元阵列11分割而定义的区域。此外，在字线WL的延伸方向(块BLK的延伸方向)上，从连接着行解码器RD的区域起，朝向远离的方向，依次定义为“近”、“中1”、“中2”、“中3”、“中4”、“中5”、“中6”、“远”。因此，区域AR1～AR8分别与上述“近”、“中1”、“中2”、“中3”、“中4”、“中5”、“中6”、“远”相对应。
图17是表示第1实施方式的变形例3的半导体存储装置10中包含的读出放大器模块13(13A、13B、13C及13D)及电压生成电路19(19A、19B、19C及19D)的详细结构例的框图。
如图17所示，第1实施方式的变形例3的半导体存储装置10具备与区域AR1及AR2对应的读出放大器模块13A、与区域AR3及AR4对应的读出放大器模块13B、与区域AR5及AR6对应的读出放大器模块13C、以及与区域AR7及AR8对应的读出放大器模块13D。
读出放大器模块13A及13B与在第1实施方式的变形例2中说明的结构是同样的。
读出放大器模块13C具备与区域AR5对应的读出放大器段SEG1C、以及与区域AR6对应的读出放大器段SEG2C。
段SEG1C中包含的读出放大器单元SAU连接于与设置在区域AR5中的NAND串NS对应的位线BL。段SEG2C中包含的读出放大器单元SAU连接于与设置在区域AR6中的NAND串NS对应的位线BL。
读出放大器模块13D具备与区域AR7对应的读出放大器段SEG1D、以及与区域AR8对应的读出放大器段SEG2D。
段SEG1D中包含的读出放大器单元SAU连接于与设置在区域AR7中的NAND串NS对应的位线BL。段SEG2D中包含的读出放大器单元SAU连接于与设置在区域AR8中的NAND串NS对应的位线BL。
如图15所示，第1实施方式的半导体存储装置10具备与读出放大器模块13A对应的电压生成电路19A、与读出放大器模块13B对应的电压生成电路19B、与读出放大器模块13C对应的电压生成电路19C、以及与读出放大器模块13D对应的电压生成电路19D。
电压生成电路19A及19B与在第1实施方式的变形例2中说明的结构是同样的。
电压生成电路19C具备驱动器DR1C及DR2C。驱动器DR1C及DR2C基于未图示电荷泵生成的电压，分别生成第5电源电压VDD5及第6电源电压VDD6。并且，驱动器DR1C将所生成的第5电源电压VDD5向段SEG1C中包含的读出放大器单元SAU供给，驱动器DR2C将所生成的第6电源电压VDD6向段SEG2C中包含的读出放大器单元SAU供给。
电压生成电路19D具备驱动器DR1D及DR2D。驱动器DR1D及DR2D基于未图示电荷泵生成的电压，分别生成第7电源电压VDD7及第8电源电压VDD8。并且，驱动器DR1D将所生成的第7电源电压VDD7向段SEG1D中包含的读出放大器单元SAU供给，驱动器DR2D将所生成的第8电源电压VDD8向段SEG2D中包含的读出放大器单元SAU供给。
<1－6－2>动作
第1实施方式的变形例3的半导体存储装置10的读出动作基本上与在图9及图12中说明的读出动作是同样的。
在第1实施方式的变形例3的半导体存储装置10的读出动作中，也与上述第1实施方式同样，能够对所选择的字线WL进行第1突跳动作，并且在所选择的字线WL的电压稳定之前进行读出(信号XXL的上升时点)。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“中3”、“中4”、“中5”、“中6”、“远”的顺序变低的情况。在此情况下，关于与“近”侧对应的位线BL的驱动器DR1A供给第1电源电压VDD1～第8电源电压VDD8之中最高的第1电源电压VDD1。此外，关于与“中1”侧对应的位线BL的驱动器DR2A供给第1电源电压VDD1～第8电源电压VDD8之中在第1电源电压VDD1之后次高的第2电源电压VDD2(VDD2<VDD1)。此外，关于与“中2”侧对应的位线BL的驱动器DR1B供给第1电源电压VDD1～第8电源电压VDD8之中在第2电源电压VDD2之后次高的第3电源电压VDD3(VDD3<VDD2)。此外，关于与“中3”侧对应的位线BL的驱动器DR2B供给第1电源电压VDD1～第8电源电压VDD8之中在第3电源电压VDD3之后次高的第4电源电压VDD4(VDD4<VDD3)。此外，关于与“中4”侧对应的位线BL的驱动器DR1C供给第1电源电压VDD1～第8电源电压VDD8之中在第4电源电压VDD4之后次高的第5电源电压VDD5(VDD5<VDD4)。此外，关于与“中5”侧对应的位线BL的驱动器DR2C供给第1电源电压VDD1～第8电源电压VDD8之中在第5电源电压VDD5之后次高的第6电源电压VDD6(VDD6<VDD5)。此外，关于与“中6”侧对应的位线BL的驱动器DR1D供给第1电源电压VDD1～第8电源电压VDD8之中在第6电源电压VDD6之后次高的第7电源电压VDD7(VDD7<VDD6)。此外，关于与“远”侧对应的位线BL的驱动器DR2D供给第1电源电压VDD1～第8电源电压VDD8之中最低的第8电源电压VDD8(VDD8<VDD7)。
在第1实施方式的变形例3的半导体存储装置10的读出动作中，也与上述第1实施方式的变形例1同样，能够对所选择的字线WL进行第2突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“中3”、“中4”、“中5”、“中6”、“远”的顺序变高的情况。在此情况下，关于与“近”侧对应的位线BL的驱动器DR1A供给第1电源电压VDD1～第8电源电压VDD8之中最低的第1电源电压VDD1。此外，关于与“中1”侧对应的位线BL的驱动器DR2A供给第1电源电压VDD1～第8电源电压VDD8之中在第1电源电压VDD1之后次低的第2电源电压VDD2(VDD1<VDD2)。此外，关于与“中2”侧对应的位线BL的驱动器DR1B供给第1电源电压VDD1～第8电源电压VDD8之中在第2电源电压VDD2之后次低的第3电源电压VDD3(VDD2<VDD3)。此外，关于与“中3”侧对应的位线BL的驱动器DR2B供给第1电源电压VDD1～第8电源电压VDD8之中在第3电源电压VDD3之后次低的第4电源电压VDD4(VDD3<VDD4)。此外，关于与“中4”侧对应的位线BL的驱动器DR1C供给第1电源电压VDD1～第8电源电压VDD8之中在第4电源电压VDD4之后次低的第5电源电压VDD5(VDD4<VDD5)。此外，关于与“中5”侧对应的位线BL的驱动器DR2C供给第1电源电压VDD1～第8电源电压VDD8之中在第5电源电压VDD5之后次低的第6电源电压VDD6(VDD5<VDD6)。此外，关于与“中6”侧对应的位线BL的驱动器DR1D供给第1电源电压VDD1～第8电源电压VDD8之中在第6电源电压VDD6之后次低的第7电源电压VDD7(VDD6<VDD7)。此外，关于与“远”侧对应的位线BL的驱动器DR2D供给第1电源电压VDD1～第8电源电压VDD8之中最高的第8电源电压VDD8(VDD7<VDD8)。
另外，并不是如上述那样、读出开始时的所选择的字线WL的电位的高度一定按区域的排列顺序变高或变低。在这样的情况下，也只要将读出开始时的所选择的字线WL的电位的高度与对应的节点SEN的充电电压的高度建立对应就可以。
如以上这样，电压生成电路19A、19B、19C及19D对应于读出开始时的所选择的字线WL的电位的大小，将节点SEN的充电电压控制为第1电源电压VDD1～第8电源电压VDD8的大小。其他动作与第1实施方式的半导体存储装置10的动作是同样的，所以省略说明。
<1－6－3>第1实施方式的变形例3的效果
如以上这样，第1实施方式的变形例3的半导体存储装置10通过比第1实施方式的半导体存储装置10更细地划分区域，能够使读出动作高速化并且更细地控制节点SEN的充电电压。
<1－7>第1实施方式的变形例4
第1实施方式的变形例4的半导体存储装置10将行解码器模块12划分为2个区域(12A、12B)，对块进行控制。以下，对于第1实施方式的变形例4的半导体存储装置10，说明与第1实施方式不同的点。
图18是表示第1实施方式的变形例4的半导体存储装置10中包含的行解码器模块12A及12B的详细结构例的框图，表示了存储单元阵列11中包含的各块BLK与行解码器模块12A及12B的关系。如图18所示，行解码器模块12A包括多个行解码器RDA，行解码器模块12B包括多个行解码器RDB。
多个行解码器RDA与偶数块(例如BLK0，BLK2，…)分别对应而设置，多个行解码器RDB与奇数块(例如BLK1，BLK3，…)分别对应而设置。具体而言，例如将分别不同的行解码器RDA(0)及(2)与块BLK0及BLK2建立关联，将分别不同的行解码器RDA(1)及(3)与块BLK1及BLK3建立关联。
对于各块BLK，施加经由行解码器RDA及RDB的某一方从电压生成电路19供给的电压。行解码器RDA对于偶数块的字线WL，从字线WL的延伸方向的一侧施加电压，行解码器RDB对于奇数块的字线WL，从字线WL的延伸方向的另一侧施加电压。并且，如图18所示，对于以上说明的结构定义了区域AR1及AR2。
在以下的说明中，将距连接着与各块BLK对应的行解码器RDA或RDB的区域近的区域称作“近”，将远的区域称作“远”。即，例如在块BLK0中，区域AR1对应于近侧，区域AR2对应于远侧。同样地，在块BLK1中，区域AR2对应于近侧，区域AR1对应于远侧。
第1实施方式的变形例4的半导体存储装置10的读出动作与上述第1实施方式及第1实施方式的变形例1相同。关于选择了偶数块的情况下的动作，由行解码器模块12A执行第1实施方式及第1实施方式的变形例1中的行解码器模块12的动作。此外，关于选择了奇数块的情况下的动作，由行解码器模块12B执行第1实施方式及第1实施方式的变形例1中的行解码器模块12的动作。驱动器DR1在偶数块被选择的情况和奇数块被选择的情况下，改变第1电源电压VDD1的大小。此外，驱动器DR2在偶数块被选择的情况和奇数块被选择的情况下，改变第2电源电压VDD2的大小。具体而言，在选择了偶数块的情况下，有第1电源电压VDD1变得比第2电源电压VDD2大的情况。在此情况下，在选择了奇数块的情况下，第1电源电压VDD1变得比第2电源电压VDD2小。
另外，并不是如上述那样、读出开始时的被选择的字线WL的电位的高度一定按区域的排列顺序变高或变低。在这样的情况下，也只要将读出开始时的所选择的字线WL的电位的高度与对应的节点SEN的充电电压的高度建立对应就可以。
如以上这样，电压生成电路19对应于读出开始时的所选择的字线WL的电位的大小，控制节点SEN的充电电压。其他动作与第1实施方式的半导体存储装置10的动作是同样的，所以省略说明。
<1－8>第1实施方式的变形例5
第1实施方式的变形例5的半导体存储装置10是将第1实施方式的变形例2与第1实施方式的变形例4组合的结构。以下，关于第1实施方式的变形例5的半导体存储装置10，说明与第1实施方式的变形例2及第1实施方式的变形例4不同的点。
图19是表示在第1实施方式的变形例5的半导体存储装置10中包含的行解码器模块12A及12B的详细结构例的框图，表示了存储单元阵列11中包含的各块BLK与行解码器模块12A及12B的关系。
如图19所示，存储单元阵列11中包含的各块BLK与行解码器模块12A及12B的关系，与在第1实施方式的变形例4中说明的关系是同样的。
并且，如图19所示，对以上说明的结构定义了区域AR1～AR4。
在以下的说明中，从连接着与各块BLK对应的行解码器RDA或RDB的区域起，朝向远离的方向，将各区域称作“近”、“中1”、“中2”、“远”。即，例如在块BLK0中，区域AR1对应于近侧，区域AR2对应于中1侧，区域AR3对应于中2侧，区域AR4对应于远侧。同样地，在块BLK1中，区域AR1对应于远侧，区域AR2对应于中2侧，区域AR3对应于中1侧，区域AR4对应于近侧。
第1实施方式的变形例5的半导体存储装置10的读出动作与上述第1实施方式及第1实施方式的变形例1相同。关于选择了偶数块的情况下的动作，由行解码器模块12A执行第1实施方式及第1实施方式的变形例1中的行解码器模块12的动作。此外，关于选择了奇数块的情况下的动作，由行解码器模块12B执行第1实施方式及第1实施方式的变形例1中的行解码器模块12的动作。
驱动器DR1A～DR2B在偶数块被选择的情况和奇数块被选择的情况下，改变第1电源电压VDD1～第4电源电压VDD4的大小。第1电源电压VDD1～第4电源电压VDD4的大小与读出开始时的所选择的字线WL的电位的高度对应。
如以上这样，电压生成电路19对应于读出开始时的所选择的字线WL的电位的大小，控制节点SEN的充电电压。其他动作与第1实施方式的半导体存储装置10的动作是同样的，所以省略说明。
<1－9>第1实施方式的变形例6
第1实施方式的变形例6的半导体存储装置10是将第1实施方式的变形例3与第1实施方式的变形例4组合的结构。以下，对于第1实施方式的变形例6的半导体存储装置10，说明与第1实施方式的变形例3及第1实施方式的变形例4不同的点。
图20是表示在第1实施方式的变形例6的半导体存储装置10中包含的行解码器模块12A及12B的详细结构例的框图，表示了存储单元阵列11中包含的各块BLK与行解码器模块12A及12B的关系。
如图20所示，存储单元阵列11中包含的各块BLK与行解码器模块12A及12B的关系，与在第1实施方式的变形例4中说明的关系是同样的。
并且，如图20所示，对于以上说明的结构定义了区域AR1～AR8。
在以下的说明中，从连接着与各块BLK对应的行解码器RDA或RDB的区域起，朝向远离的方向，将各区域称作“近”、“中1”、“中2”、“中3”、“中4”、“中5”、“中6”、“远”。即，例如在块BLK0中，区域AR1对应于近侧，区域AR2对应于中1侧，区域AR3对应于中2侧，区域AR4对应于中3侧，区域AR5对应于中4侧，区域AR6对应于中5侧，区域AR7对应于中6侧，区域AR8对应于远侧。同样，在块BLK1中，区域AR1对应于远侧，区域AR2对应于中6侧，区域AR3对应于中5侧，区域AR4对应于中4侧，区域AR5对应于中3侧，区域AR6对应于中2侧，区域AR7对应于中1侧，区域AR8对应于近侧。
第1实施方式的变形例6的半导体存储装置10的读出动作与上述第1实施方式的变形例3相同。关于选择了偶数块的情况下的动作，由行解码器模块12A执行第1实施方式的变形例3中的行解码器模块12的动作。此外，关于选择了奇数块的情况下的动作，由行解码器模块12B执行第1实施方式的变形例3中的行解码器模块12的动作。
第1实施方式的变形例6的半导体存储装置10的读出动作与上述第1实施方式及第1实施方式的变形例1相同。关于选择了偶数块的情况下的动作，由行解码器模块12A执行第1实施方式及第1实施方式的变形例1中的行解码器模块12的动作。此外，关于选择了奇数块的情况下的动作，由行解码器模块12B执行第1实施方式及第1实施方式的变形例1中的行解码器模块12的动作。
驱动器DR1A～DR2D在偶数块被选择的情况和奇数块被选择的情况下，改变第1电源电压VDD1～第8电源电压VDD8的大小。第1电源电压VDD1～第8电源电压VDD8的大小与读出开始时的所选择的字线WL的电位的高度相对应。
如以上这样，电压生成电路19对应于读出开始时的所选择的字线WL的电位的大小，控制节点SEN的充电电压的大小。其他动作与第1实施方式的半导体存储装置10的动作是同样的，所以省略说明。
<1－10>第1实施方式的变形例7
在第1实施方式的变形例7的半导体存储装置10中，行解码器模块12A及12B将各块BLK从两侧驱动。以下，对于第1实施方式的变形例7的半导体存储装置10，说明与第1实施方式、第1实施方式的变形例1及第1实施方式的变形例4不同的点。
图21是表示第1实施方式的变形例7的半导体存储装置10中包含的存储单元阵列11及行解码器模块12的结构例的框图，相对于在第1实施方式的变形例4中说明的结构，行解码器模块12A及12B的结构不同。
具体而言，如图21所示，第1实施方式的变形例7中的行解码器模块12A包括与块BLK0～BLKn对应的行解码器RDA(0)～(n)，行解码器模块12B包括与块BLK0～BLKn对应的行解码器RDB(0)～(n)。即，在第1实施方式的变形例7中，各块BLK被行解码器模块12A及12B从块BLK的两侧驱动。具体而言，例如，行解码器RDA从与字线WL对应的导电体42的一端侧供给电压，行解码器RDB从另一端侧供给电压。在以下的说明中，在各块BLK中将距行解码器RDA及RDB近的区域称作“近”，将包含块BLK的中央部分的区域称作“远”。即，区域AR1及AR4与近部对应，区域AR2及AR3与远部对应。
电压生成电路19的结构与在图15中说明的结构是同样的。
在第1实施方式的变形例7中，驱动器DR1A将所生成的第1电源电压VDD1向段SEG1A中包含的读出放大器单元SAU供给，驱动器DR2A将所生成的第2电源电压VDD2向段SEG2A中包含的读出放大器单元SAU供给。
此外，驱动器DR1B将所生成的第2电源电压VDD2向段SEG1B中包含的读出放大器单元SAU供给，驱动器DR2B将所生成的第1电源电压VDD1向段SEG2B中包含的读出放大器单元SAU供给。
在第1实施方式的变形例7的半导体存储装置10的读出动作中，也与上述第1实施方式同样，能够对所选择的字线WL进行第1突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，与第1实施方式同样，与“近”侧相比，“远”侧的字线WL的电压较低。因此，关于与“近”侧对应的位线BL的驱动器DR1A及DR2B供给较高的第1电源电压VDD1。此外，关于与“远”侧对应的位线BL的驱动器DR2A及DR1B供给较低的第2电源电压VDD2(VDD2<VDD1)。
此外，在第1实施方式的变形例7的半导体存储装置10的读出动作中，也与上述第1实施方式的变形例同样，能够对所选择的字线WL进行第2突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，与第1实施方式的变形例同样，与“近”侧相比，“远”侧的字线WL的电压较高。因此，关于与“近”侧对应的位线BL的驱动器DR1A及DR2B供给较低的第1电源电压VDD1。此外，关于与“远”侧对应的位线BL的驱动器DR2A及DR1B供给较高的第2电源电压VDD2(VDD1<VDD2)。
如以上这样，电压生成电路19对应于读出开始时的所选择的字线WL的电位的大小，控制节点SEN的充电电压的大小。其他动作与第1实施方式的半导体存储装置10的动作是同样的，所以省略说明。
<1－11>第1实施方式的变形例8
在第1实施方式的变形例8的半导体存储装置10中，行解码器模块12A及12B将各块BLK从两侧驱动。以下，对于第1实施方式的变形例8的半导体存储装置10，说明与第1实施方式的变形例7不同的点。
图22是表示第1实施方式的变形例8的半导体存储装置10中包含的存储单元阵列11及行解码器模块12的结构例的框图，相对于在第1实施方式的变形例7中说明的结构，区域的划分方式不同。
具体而言，如图22所示，在各块BLK中，从距行解码器RDA及RDB近的区域起，朝向远离的方向，将区域定义为“近”、“中1”、“中2”、“远”。即，区域AR1及AR8对应于近部，区域AR2及AR7对应于中1部，区域AR3及AR6对应于中2部，区域AR4及AR5对应于远部。
电压生成电路19的结构与在图17中说明的结构是同样的。
在第1实施方式的变形例8中，驱动器DR1A将所生成的第1电源电压VDD1向段SEG1A中包含的读出放大器单元SAU供给，驱动器DR2A将所生成的第2电源电压VDD2向段SEG2A中包含的读出放大器单元SAU供给。
此外，驱动器DR1B将所生成的第3电源电压VDD3向段SEG1B中包含的读出放大器单元SAU供给，驱动器DR2B将所生成的第4电源电压VDD4向段SEG2B中包含的读出放大器单元SAU供给。
驱动器DR1C将所生成的第4电源电压VDD4向段SEG1C中包含的读出放大器单元SAU供给，驱动器DR2C将所生成的第3电源电压VDD3向段SEG2C中包含的读出放大器单元SAU供给。
此外，驱动器DR1D将所生成的第2电源电压VDD2向段SEG1D中包含的读出放大器单元SAU供给，驱动器DR2D将所生成的第1电源电压VDD1向段SEG2D中包含的读出放大器单元SAU供给。
在第1实施方式的变形例8的半导体存储装置10的读出动作中，也与上述第1实施方式同样，能够对所选择的字线WL进行第1突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“远”的顺序变低的情况。在此情况下，关于与“近”侧对应的位线BL的驱动器DR1A及DR2D供给第1电源电压VDD1～第4电源电压VDD4之中最高的第1电源电压VDD1。此外，关于与“中1”侧对应的位线BL的驱动器DR2A及DR1D供给第1电源电压VDD1～第4电源电压VDD4之中在第1电源电压VDD1之后次高的第2电源电压VDD2(VDD2<VDD1)。此外，关于与“中2”侧对应的位线BL的驱动器DR1B及DR2C供给第1电源电压VDD1～第4电源电压VDD4之中在第2电源电压VDD2之后次高的第3电源电压VDD3(VDD3<VDD2)。此外，关于与“远”侧对应的位线BL的驱动器DR2B及DR1C供给第1电源电压VDD1～第4电源电压VDD4之中最低的第4电源电压VDD4(VDD4<VDD3)。
在第1实施方式的变形例8的半导体存储装置10的读出动作中，也与上述第1实施方式的变形例1同样，能够对所选择的字线WL进行第2突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“远”的顺序变高的情况。在此情况下，关于与“近”侧对应的位线BL的驱动器DR1A及DR2D供给第1电源电压VDD1～第4电源电压VDD4之中最低的第1电源电压VDD1。此外，关于与“中1”侧对应的位线BL的驱动器DR2A及DR1D供给第1电源电压VDD1～第4电源电压VDD4之中在第1电源电压VDD1之后次低的第2电源电压VDD2(VDD1<VDD2)。此外，关于与“中2”侧对应的位线BL的驱动器DR1B及DR2C供给第1电源电压VDD1～第4电源电压VDD4之中在第2电源电压VDD2之后次低的第3电源电压VDD3(VDD2<VDD3)。此外，关于与“远”侧对应的位线BL的驱动器DR2B及DR1C供给第1电源电压VDD1～第4电源电压VDD4之中最高的第4电源电压VDD4(VDD3<VDD4)。
如以上这样，电压生成电路19对应于读出开始时的所选择的字线WL的电位的大小，控制节点SEN的充电电压的大小。其他动作与第1实施方式的半导体存储装置10的动作是同样的，所以省略说明。
<2>第2实施方式
在第2实施方式中，对具备多个平面(日语原文：プレーン)、非同步地对各平面进行读出动作的半导体存储装置10进行说明。以下，对于第2实施方式的半导体存储装置10，说明与第1实施方式不同的点。
<2－1>半导体存储装置10的整体结构
图23是表示第2实施方式的半导体存储装置10的整体结构的一例的框图。如图23所示，半导体存储装置10具备平面<0>、平面<1>、读出放大器模块130、131、输入输出电路14、寄存器15、逻辑控制器16、定序器17、就绪/繁忙控制电路18以及电压生成电路190、191。
平面<0>及平面<1>分别与上述的存储单元阵列11及行解码器模块12是同样的。
读出放大器模块130能够将从平面<0>读出的数据DAT经由输入输出电路14向外部的控制器输出。此外，读出放大器模块130能够将从外部的控制器经由输入输出电路14接受到的写入数据DAT向平面<0>转送。
读出放大器模块131能够将从平面<1>读出的数据DAT经由输入输出电路14向外部的控制器输出。此外，读出放大器模块131能够将从外部的控制器经由输入输出电路14接受到的写入数据DAT向平面<1>转送。
寄存器15包括与平面<0>对应的状态寄存器15A0、地址寄存器15B0、命令寄存器15C0。此外，寄存器15包括与平面<1>对应的状态寄存器15A1、地址寄存器15B1、命令寄存器15C1。
状态寄存器15A0保持例如与平面<0>对应的第1定序器170的状态信息STS，将该状态信息STS基于第1定序器170的指示向输入输出电路14转送。
状态寄存器15A1保持例如与平面<1>对应的第2定序器171的状态信息STS，将该状态信息STS基于第2定序器171的指示向输入输出电路14转送。
地址寄存器15B0保持从输入输出电路14转送来的关于平面<0>的地址信息ADD。
地址寄存器15B1保持从输入输出电路14转送来的关于平面<1>的地址信息ADD。
命令寄存器15C0保持从输入输出电路14转送来的关于平面<0>的命令CMD。
命令寄存器15C1保持从输入输出电路14转送来的关于平面<1>的命令CMD。
定序器17具备第1定序器170、第2定序器171及控制电路172。
第1定序器170能够基于保持在命令寄存器15C0中的命令CMD来控制平面<0>的动作。第1定序器170对读出放大器模块130、电压生成电路190等进行控制，执行写入动作及读出动作等各种动作。
第2定序器171能够基于保持在命令寄存器15C1中的命令CMD来控制平面<1>的动作。第2定序器171对读出放大器模块131、电压生成电路191等进行控制，执行写入动作及读出动作等各种动作。
控制电路172对第1定序器170及第2定序器171进行控制。
就绪/繁忙控制电路18能够基于定序器17的动作状态，生成就绪/繁忙信号RBn。作为信号RBn，有表示第1定序器170的动作状态的信号和表示第2定序器171的动作状态的信号。
电压生成电路190能够基于第1定序器170的控制生成希望的电压，将所生成的电压向平面<0>、读出放大器模块130等供给。例如，电压生成电路190基于保持在地址寄存器15B0中的页地址，对于与选择字线对应的信号线以及与非选择字线对应的信号线分别施加希望的电压。
电压生成电路191能够基于第2定序器171的控制生成希望的电压，将所生成的电压向平面<1>、读出放大器模块131等供给。例如，电压生成电路191基于保持在地址寄存器15B1中的页地址，对于与选择字线对应的信号线以及与非选择字线对应的信号线分别施加希望的电压。
在第1实施方式中，电压生成电路19按块的每个区域来改变用来将节点SEN充电的电源电压。但是，电压生成电路190及191不按平面<0>及平面<1>中包含的块BLK的每个区域来改变用来将节点SEN充电的电源电压。
<2－2>动作
第2实施方式的半导体存储装置10能够由各平面独立地进行读出动作。但是，如果在进行一方的平面的读出的过程中，在另一方的平面中进行规定的动作(例如数据的输出)等，则信号线CG(例如在图3中表示的信号线CG)的电压的变动等成为噪声，有可能给一方的平面的读出带来影响。因此，在第2实施方式中，控制电路172监视来自第1定序器170或第2定序器171的状态，从而减小对于正在进行读出动作的平面的噪声。另外，所谓CG线，是经由行解码器而与字线WL连接的布线，例如是最上层的布线层。
以下，说明减小对于正在进行读出动作的平面的噪声的方法。
在图24中表示这样的第2实施方式的半导体存储装置10的读出动作时的波形的一例。图24表示进行读出动作的平面<1>和在平面<1>的读出动作时带来影响的平面<0>的波形的一例。更具体地讲，图24关于进行读出动作的平面<1>，表示了就绪/繁忙信号、表示读出期间的时钟CLK、控制信号BLC、XXL、LPC、BLQ、位线BL、流过晶体管Tblc的电流ISA、节点SEN的波形的一例。此外，图24表示了给平面<1>的读出动作带来影响的平面<0>的就绪/繁忙信号、CG线、给读出动作带来影响的动作的时钟CLK的波形的一例。
在图24中，控制电路172当由平面<1>进行读出动作时监视平面<0>中的动作。并且，表示了控制电路172在判定为平面<0>的动作给平面<1>带来影响的情况下对平面<1>的读出动作进行控制的例子。
如图24所示，在比时刻T20靠前的读出动作开始之前的平面<1>中，就绪/繁忙信号表示就绪状态。此外，在平面<1>中，例如，控制信号BLC的电压被设为电压VSS，控制信号XXL、LPC、BLQ的电压被设为“L”电平，位线BL的电压被设为电压VSS。
在时刻T20，当针对平面<1>的读出动作开始，则第2定序器171经由就绪/繁忙控制电路18，输出表示平面<1>繁忙的就绪/繁忙信号。
在时刻T21，第2定序器171将控制信号BLC的电压设为电压VBLC。由此，从读出放大器模块13向位线BL供给电流ISA，位线BL的电压上升到电压VBL。另外，在图24中，为了简单而仅表示了关于ON CELL的电流ISA。
在时刻T22，第2定序器171将控制信号LPC、BLQ设为“H”电平。当控制信号LPC、BLQ成为“H”电平，则晶体管33及Tblq成为导通状态，节点SEN例如被充电为电压VDD。
在时刻T23，第2定序器171在进入到不希望从其他平面受到影响的期间(例如位线BL的充电等待时间)的情况下，将表示该情况的“H”电平的时钟CLKV向控制电路172供给。控制电路172通过从第2定序器171接收“H”电平的时钟CLKV，能够识别进入到了平面<1>不希望从其他平面受到影响的期间。
在时刻T24，在平面<0>进入给其他平面<1>的动作带来影响的期间的情况下，第1定序器170将“H”电平的时钟CLKA向控制电路172供给。控制电路172通过从第1定序器170接收“H”电平的时钟CLKA，从而能够识别进入了平面<0>给其他平面带来影响的期间。
这里，使用图25，说明在平面<1>不希望从其他平面受到影响的期间、平面<0>进入给其他平面<1>的动作带来影响的期间的情况。
当平面<0>的CG线的电压上升，则有平面<1>的控制信号BLC由于耦合等而上升的情况。结果，位线BL的电位上升，电流ISA下降。在该状态下进行读出的情况下，存在关于ONCELL的节点SEN的电压不低于阈值电压VTH的情况(参照时刻T27的SEN)。
因此，如图24所示，本实施方式的控制电路172在判定为第1定序器170的时钟CLKA是“H”电平、并且第2定序器171的时钟CLKV是“H”电平的情况下，使第1定序器170控制电压生成电路191，以将节点SEN的充电电压降低到比电压VDD低的电压VDDx。
结果，在时刻T26～时刻T27的读出期间中，能够使关于ON CELL的节点SEN的电位成为适当的电位。即，关于ON CELL的节点SEN的电位低于阈值电压VTH。
在本实施方式中，设想由于受到噪声而关于ON CELL的节点SEN的电压变得高于没有受到噪声的情况下的关于ON CELL的节点SEN的电压，有意地将节点SEN的电位降低。因此，在从其他平面受到噪声的情况下，也能够适当地调整节点SEN的电压。
以上，说明了平面<1>进行读出、基于平面<0>的动作将平面<1>的节点SEN的充电电压变更的例子，但并不限于此。例如，也可以是，平面<0>进行读出，基于平面<1>的动作，将平面<0>的节点SEN的充电电压变更。在此情况下，上述的第1定序器170及第2定序器171的动作替换。
此外，对上述半导体存储装置具备2个平面的例子进行了说明，但并不限于此。例如，半导体存储装置也可以具备3个以上的平面。另外，在此情况下，按每个平面具备状态寄存器、地址寄存器、命令寄存器、定序器、电压生成电路和读出模块。在这样的情况下，也能够应用上述的实施方式。
<2－3>效果
根据上述的实施方式，在1个半导体存储装置(芯片)内具有多个平面并且能够非同步地进行读出动作的半导体存储装置中对其他平面的噪声进行检测。并且，控制读出动作的定序器通过检测噪声来控制节点SEN的充电电压。
通过以上，在读出动作中，即使从其他平面受到噪声，也能够适当地判定数据。
另外，根据上述的实施方式，设想受到噪声而有意地降低了节点SEN的电位。但是，也有由于受到噪声而关于ON CELL的节点SEN的电压变得低于没有受到噪声的情况下的关于ON CELL的节点SEN的电压的情况。在这样的情况下，可以有意地提高节点SEN的电位。
<3>第3实施方式
第1实施方式的半导体存储装置10使与近侧的存储单元对应的段SEG1中的节点SEN的充电电压比与远侧的存储单元对应的段SEG2中的节点SEN的充电电压高。相对于此，在第3实施方式的半导体存储装置10中，使与近侧的存储单元对应的段SEG1中的读出期间比与远侧的存储单元对应的段SEG2中的读出期间短。以下，对于第3实施方式的半导体存储装置10，说明与第1实施方式不同的点。
<3－1>读出放大器模块13及定序器17的结构
图26是表示第3实施方式的半导体存储装置10中包含的读出放大器模块13及定序器17的详细结构例的框图。如图26所示，读出放大器模块13包括多个读出放大器单元SAU。
在第3实施方式中，读出放大器模块13和定序器17的结构与第1实施方式不同。具体而言，在第3实施方式的半导体存储装置10中，如图26所示那样构成为，定序器17能够对读出放大器模块13中的读出放大器段SEG1(连接在与设置于区域AR1中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)和读出放大器段SEG2(连接在与设置于区域AR2中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)分别地赋予控制信号LPC、BLQ、XXL、STB。特别是，定序器17能够对段SEG1和段SEG2分别地赋予规定读出期间的控制信号XXL。
另外，在第1实施方式中构成为，对于在段SEG1中包含的读出放大器单元SAU中的电源电压VDD的节点，供给由驱动器DR1生成的第1电源电压VDD1，对于在段SEG2中包含的读出放大器单元SAU中的电源电压VDD的节点，供给由驱动器DR2生成的第2电源电压VDD2。但是，在第3实施方式中，在段SEG1及段SEG2中，都将节点SEN充电为相同的电源电压VDD。
<3－2>动作
第3实施方式的半导体存储装置10也与第1实施方式的半导体存储装置10同样，在读出动作中执行第1突跳动作。所谓第1突跳动作，是将驱动器的驱动电压暂且设定为比目标电压值高的值、在经过一定时间后降低到目标电压值的电压施加方法。在图27中表示这样的第3实施方式的半导体存储装置10的读出动作时的波形的一例。在图27中，将字线WL的近侧部分的波形用实线表示，将字线WL的远侧部分的波形用虚线表示。此外，在图27中，将向与字线WL的近侧部分对应的读出放大器单元SAU施加的控制信号XXL用实线表示，将向与字线WL的远侧部分对应的读出放大器单元SAU施加的控制信号XXL用虚线表示。
[时刻T30以前]
如图27所示，在比时刻T30靠前的初始状态下，例如将字线WL及控制信号BLC的电压设为电压VSS，将控制信号LPC、BLQ、XXL及STB的电压设为“L”电平，将位线BL的电压设为电压VSS。
[时刻T30～T31]
在时刻T30，当读出动作开始，则行解码器模块12对于选择字线WL执行第1突跳动作。结果，在选择字线WL的近侧呈现例如比希望的电压高的第1突跳电压VCGRVK，另一方面，在选择字线WL的远侧，由于布线的RC延迟，上升到例如不超过电压VCGRV的电压VCGRV。
此外，行解码器模块12向非选择字线WL施加例如读出通过电压VREAD。
此外，定序器17将控制信号BLC的电压设为电压VBLC。由此，从读出放大器模块13向位线BL供给电流，位线BL的电压上升到电压VBL。
此外，定序器17将控制信号LPC、BLQ设为“H”电平。当控制信号LPC、BLQ成为“H”电平，则晶体管33及Tblq成为导通状态，节点SEN被充电，当节点SEN的充电完成，则定序器17将控制信号LPC、BLQ设为“L”电平。
[时刻T31～时刻T33]
在时刻T31，定序器17将控制信号XXL设为“H”电平。当控制信号XXL成为“H”电平，则基于选择存储单元的状态而节点SEN的电位变化。另外，时刻T31是选择字线WL的电压稳定为VCGRV之前的时刻。
接着，定序器17在时刻T32，将向段SEG1供给的控制信号XXL(SEG1)设为“L”电平，在之后的时刻T33，将向段SEG2供给的控制信号XXL(SEG2)设为“L”电平。此外，定序器17在时刻T33，将向段SEG1及段SEG2供给的控制信号STB设为“H”电平，基于节点SEN的状态来判定选择存储单元的阈值电压，将判定结果保持在读出放大器单元SAU内的锁存电路中。
在将判定结果保持在读出放大器单元SAU内的锁存电路中之后，行解码器模块12及定序器17使字线WL及控制信号BLC回到初始状态，结束该页的读出动作。
<3－3>效果
如在图11所示的比较例中说明的那样，在选择字线WL的电压稳定为VCGRV之前的时刻T1开始读出的情况下，在字线WL的近侧部分，变得比电压VCGRV高，所以流过存储单元的单元电流Icell变大，在字线WL的远侧部分，变得比电压VCGRV低，所以流过存储单元的单元电流Icell变小。因此，有可能对存储单元是截止还是导通做出误判定。
因此，在第3实施方式中，在选择字线WL的电压稳定为VCGRV之前的时刻即时刻T31定序器17将控制信号XXL设为“H”电平而读出期间开始之后，在时刻T32，将向段SEG1供给的控制信号XXL(SEG1)设为“L”电平，在时刻T33，将向段SEG2供给的控制信号XXL(SEG2)设为“L”电平。由此，使单元电流Icell变大的段SEG1中的读出期间比单元电流Icell变小的段SEG2中的读出期间早结束。
由此，不论是段SEG1还是段SEG2，在存储单元导通的情况下(ON CELL)，对应的读出放大器单元SAU的节点SEN的电位都低于判定用的电压VTH，在存储单元截止的情况下(OFF CELL)，对应的读出放大器单元SAU的节点SEN的电位都高于判定用的电压VTH。
因而，根据第3实施方式的半导体存储装置10，与第1实施方式的半导体存储装置10同样，能够避免误判定并且使读出动作高速化。
<3－4>第3实施方式的变形例1
<3－4－1>动作
以下，对第3实施方式的变形例1的读出动作进行说明。
第3实施方式的变形例1的半导体存储装置10在读出动作中执行第2突跳动作。
在图28中表示这样的第3实施方式的半导体存储装置10的读出动作时的波形的一例。图28表示与近侧及远侧分别对应的字线WL的波形、位线BL的波形、以及各种控制信号的波形的一例。
[时刻T40以前]
如图28所示，在比时刻T40靠前的初始状态下，例如字线WL及控制信号BLC的电压被设为电压VSS，控制信号LPC、BLQ、XXL及STB的电压被设为“L”电平，位线BL的电压被设为电压VSS。
[时刻T40～T41]
在时刻T40，当读出动作开始，则行解码器模块12向字线WL施加例如读出通过电压VREAD。
定序器17将控制信号BLC的电压设为电压VBLC。由此，从读出放大器模块13向位线BL供给电流，位线BL的电压上升到电压VBL。
[时刻T41～T42]
在时刻T41，当读出动作开始，则行解码器模块12对所选择的字线WL执行第2突跳动作。
此外，定序器17将控制信号LPC、BLQ设为“H”电平。当控制信号LPC、BLQ成为“H”电平，则晶体管33及Tblq成为导通状态，节点SEN被充电，当节点SEN的充电完成，则定序器17将控制信号LPC、BLQ设为“L”电平。
在段SEG1中包含的读出放大器单元SAU中，节点SEN被充电为第2电源电压VDD2。此外，在段SEG2中包含的读出放大器单元SAU中，节点SEN被充电为第1电源电压VDD。
[时刻T42～44]
在时刻T42，定序器17将控制信号XXL设为“H”电平。当控制信号XXL成为“H”电平，则基于选择存储单元的状态，节点SEN的电位变化。另外，时刻T42是选择字线WL的电压稳定为VCGRV之前的时刻。
并且，定序器17在时刻T43，将向段SEG2供给的控制信号XXL(SEG2)设为“L”电平，在之后的时刻T44，将向段SEG1供给的控制信号XXL(SEG1)设为“L”电平。此外，定序器17在时刻T44，将向段SEG1及段SEG2供给的控制信号STB设为“H”电平，基于节点SEN的状态来判定选择存储单元的阈值电压，将判定结果保持到读出放大器单元SAU内的锁存电路中。
在将判定结果保持到读出放大器单元SAU内的锁存电路中之后，行解码器模块12及定序器17使字线WL及控制信号BLC回到初始状态，结束该页的读出动作。
<3－4－2>效果
根据以上说明的第3实施方式的变形例1的半导体存储装置10，与第3实施方式的半导体存储装置10同样，能够避免误判定并且使读出动作高速化。
<3－5>第3实施方式的变形例2
第3实施方式的变形例2的半导体存储装置10将读出放大器模块13划分为4个区域，按每个区域对控制信号XXL进行控制。以下，对于第3实施方式的变形例2的半导体存储装置10，说明与第3实施方式不同的点。
<3－5－1>结构
关于存储单元阵列11的划分方法，与在图14中说明的同样。
使用图29，说明第3实施方式的变形例2的半导体存储装置10中包含的读出放大器模块13(13A及13B)及定序器17的详细结构例。
在第3实施方式的变形例2中，读出放大器模块13和定序器17的结构与第1实施方式的变形例2不同。具体而言，在第3实施方式的变形例2的半导体存储装置10中，如图29所示那样构成为，定序器17能够对于读出放大器模块13中的读出放大器段SEG1A(连接在与设置于区域AR1中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG2A(连接在与设置于区域AR2中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG1B(连接在与设置于区域AR3中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、以及读出放大器段SEG2B(连接在与设置于区域AR4中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)，分别地赋予控制信号LPC、BLQ、XXL、STB。特别是，定序器17能够将规定读出期间的控制信号XXL对段SEG1A、段SEG2A、段SEG1B和段SEG2B分别地赋予。
另外，在第1实施方式的变形例2中，构成为，对于段SEG1A中包含的读出放大器单元SAU中的电源电压VDD的节点供给由驱动器DR1A生成的第1电源电压VDD1，对于段SEG2A中包含的读出放大器单元SAU中的电源电压VDD的节点供给由驱动器DR2A生成的第2电源电压VDD2，对于段SEG1B中包含的读出放大器单元SAU中的电源电压VDD的节点供给由驱动器DR1B生成的第3电源电压VDD3，对于段SEG2B中包含的读出放大器单元SAU中的电源电压VDD的节点供给由驱动器DR2B生成的第4电源电压VDD4。但是，在第3实施方式的变形例2中，在段SEG1A、段SEG2A、段SEG1B及段SEG2B中，节点SEN都被充电到相同的电源电压VDD。
<3－5－2>动作
第3实施方式的变形例2的半导体存储装置10的读出动作基本上与在图27及图28中说明的读出动作是同样的。
在第3实施方式的变形例2的半导体存储装置10的读出动作中，也与上述第3实施方式同样，能够对所选择的字线WL进行第1突跳动作，并且在所选择的字线WL的电压稳定之前进行读出(信号XXL的上升定时)。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“远”的顺序变低的情况。在此情况下，定序器17在图27的时刻T31～时刻T33，按向段SEG1A供给的控制信号XXL(SEG1A)、向段SEG2A供给的控制信号XXL(SEG2A)、向段SEG1B供给的控制信号XXL(SEG1B)、向段SEG2B供给的控制信号XXL(SEG2B)的顺序，将控制信号XXL设为“L”电平。
在第3实施方式的变形例2的半导体存储装置10的读出动作中，也与上述第3实施方式的变形例1同样，能够对所选择的字线WL进行第2突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“远”的顺序变高的情况。在此情况下，定序器17在图28的时刻T42～时刻T44，按向段SEG2B供给的控制信号XXL(SEG2B)、向段SEG1B供给的控制信号XXL(SEG1B)、向段SEG2A供给的控制信号XXL(SEG2A)、向段SEG1A供给的控制信号XXL(SEG1A)的顺序，将控制信号XXL设为“L”电平。
另外，并不是如上述那样、读出开始时的所选择的字线WL的电位的高度一定按区域的排列顺序变高或变低。在这样的情况下，也只要将读出开始时的所选择的字线WL的电位的高度与将对应的控制信号XXL设为“L”电平的定时建立对应就可以。
<3－5－3>第3实施方式的变形例2的效果
如以上这样，第3实施方式的变形例2的半导体存储装置10通过比第3实施方式的半导体存储装置10更细地划分区域，能够使读出动作高速化并且更细微地控制节点SEN的充电电压。
<3－6>第3实施方式的变形例3
第3实施方式的变形例3的半导体存储装置10将读出放大器模块13划分为8个区域，按每个区域对节点SEN的充电电压进行控制。以下，对于第3实施方式的变形例3的半导体存储装置10，说明与第3实施方式不同的点。
<3－6－1>结构
关于存储单元阵列11的分割方法，与在图16中说明的同样。
使用图30，说明在第3实施方式的变形例3的半导体存储装置10中包含的读出放大器模块13(13A、13B、13C及13D)及定序器17的详细结构例。
在第3实施方式的变形例3中，读出放大器模块13和定序器17的结构与第1实施方式的变形例3不同。具体而言，在第3实施方式的变形例3的半导体存储装置10中，如图30所示那样构成为，定序器17对于读出放大器模块13中的读出放大器段SEG1A(连接在与设置于区域AR1中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG2A(连接在与设置于区域AR2中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG1B(连接在与设置于区域AR3中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG2B(连接在与设置于区域AR4中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG1C(连接在与设置于区域AR5中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG2C(连接在与设置于区域AR6中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、读出放大器段SEG1D(连接在与设置于区域AR7中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)、和读出放大器段SEG2D(连接在与设置于区域AR8中的NAND串NS对应的位线BL上的读出放大器单元SAU的集合)，能够分别地赋予控制信号LPC、BLQ、XXL、STB。特别是，定序器17能够对段SEG1A、段SEG2A、段SEG1B、段SEG2B、段SEG1C、段SEG2C、段SEG1D、段SEG2D分别地赋予规定读出期间的控制信号XXL。
<3－6－2>动作
第3实施方式的变形例3的半导体存储装置10的读出动作基本上与在图27及图28中说明的读出动作是同样的。
在第3实施方式的变形例3的半导体存储装置10的读出动作中，也与上述第3实施方式同样，能够对所选择的字线WL进行第1突跳动作，并且在所选择的字线WL的电压稳定之前进行读出(信号XXL的上升定时)。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“中3”、“中4”、“中5”、“中6”、“远”的顺序变低的情况。在此情况下，定序器17在图27的时刻T31～时刻T33，按向段SEG1A供给的控制信号XXL(SEG1A)、向段SEG2A供给的控制信号XXL(SEG2A)、向段SEG1B供给的控制信号XXL(SEG1B)、向段SEG2B供给的控制信号XXL(SEG2B)、向段SEG1C供给的控制信号XXL(SEG1C)、向段SEG2C供给的控制信号XXL(SEG2C)、向段SEG1D供给的控制信号XXL(SEG1D)、向段SEG2D供给的控制信号XXL(SEG2D)的顺序，将控制信号XXL设为“L”电平。
在第3实施方式的变形例3的半导体存储装置10的读出动作中，也与上述第3实施方式的变形例1同样，能够对所选择的字线WL进行第2突跳动作，并且在所选择的字线WL的电压稳定之前进行读出。在所选择的字线WL的电压稳定之前进行读出的情况下，对应于字线WL的电位来控制节点SEN的充电电压。
具体而言，在读出开始时，存在所选择的字线WL的电位的高度按“近”、“中1”、“中2”、“中3”、“中4”、“中5”、“中6”、“远”的顺序变高的情况。在此情况下，定序器17在图28的时刻T42～时刻T44，按向段SEG2D供给的控制信号XXL(SEG2D)、向段SEG1D供给的控制信号XXL(SEG1D)、向段SEG2C供给的控制信号XXL(SEG2C)、向段SEG1C供给的控制信号XXL(SEG1C)、向段SEG2B供给的控制信号XXL(SEG2B)、向段SEG1B供给的控制信号XXL(SEG1B)、向段SEG2A供给的控制信号XXL(SEG2A)、向段SEG1A供给的控制信号XXL(SEG1A)的顺序，将控制信号XXL设为“L”电平。
另外，并不是如上述那样、读出开始时的所选择的字线WL的电位的高度一定按区域的排列顺序变高或变低。在这样的情况下，也只要将读出开始时的所选择的字线WL的电位的高度与将对应的控制信号XXL设为“L”电平的定时建立对应就可以。
<3－6－3>第3实施方式的变形例3的效果
如以上这样，第3实施方式的变形例3的半导体存储装置10通过比第3实施方式的半导体存储装置10更细地划分区域，能够使读出动作高速化并且更细微地控制节点SEN的充电电压。
<4>变形例等
另外，在上述实施方式中，以将全部的位线BL作为对象执行读出动作的情况为例进行了说明，但并不限定于此。例如，半导体存储装置10的结构也可以是，读出动作分为奇数位线和偶数位线来执行。在此情况下，读出放大器模块13例如与奇数位线和偶数位线分别对应而设置。并且，对于与奇数位线和偶数位线分别对应的读出放大器模块13，例如供给不同的控制信号BLC。上述实施方式对于这样的结构的半导体存储装置10也能够应用。
另外，在上述实施方式中，以行解码器模块12设置在存储单元阵列11下部的情况为例进行了说明，但并不限定于此。例如，也可以将存储单元阵列11形成在半导体基板上，以夹着存储单元阵列11的方式配置行解码器模块12A及12B。在这样的情况下，也能够执行在上述实施方式中说明的动作。
另外，在上述实施方式中，以半导体存储装置10按每页将数据读出的情况为例进行了说明，但并不限定于此。例如，也可以是，半导体存储装置10将存储在存储单元中的多个比特的数据一起读出。在这样的情况下，由于在读出动作的施加时有应用突跳动作的情况，所以半导体存储装置10能够采用在上述实施方式中说明的动作。
另外，在上述实施方式中，以对存储单元使用MONOS膜的情况为例进行了说明，但并不限定于此。例如，在使用利用浮栅的存储单元的情况下，通过执行在上述实施方式中说明的读出动作及写入动作，也能够得到同样的效果。
另外，在上述实施方式中，以将各导电体42电连接的通孔接触件VC穿过该导电体42的情况为例，但并不限定于此。例如，与各导电体42对应的通孔接触件VC也可以从不同的布线层的导电体42穿过导电体40连接到对应的扩散区域52。此外，在以上的说明中，以通孔接触件BC、VC、HU、TRC由1段的柱形成的情况为例进行了说明，但并不限定于此。例如，这些通孔接触件也可以将2段以上的柱连结而形成。此外，在这样将2段以上的柱连结的情况下，也可以隔着不同的导电体。
另外，在上述实施方式中，存储单元阵列11的结构也可以是其他结构。关于其他存储单元阵列11的结构，例如记载在“三维层叠非易失性半导体存储器”的2009年3月19日申请的美国专利申请12/407403号中。此外，记载在“三维层叠非易失性半导体存储器”的2009年3月18日申请的美国专利申请12/406524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请12/679991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请12/532030号中。将这些专利申请整体在本申请的说明书中通过参照而引用。
此外，存储单元阵列11的结构也可以是三维层叠型以外的结构。关于其他存储单元阵列11的结构，例如记载在“SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OFTYPES OF MEMORIES INTEGRATED ON ONE CHIP”的2009年3月3日申请的美国专利申请12/397711号中。此外，记载在“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATEHAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATATO SEMICONDUCTOR MEMORY DEVICE”的2012年4月19日申请的美国专利申请13/451185号、“NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT，NONVOLATILE SEMICONDUCTOR MEMORY，AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”的2009年3月17日申请的美国专利申请12/405626号、以及“NONVOLATILE SEMICONDUCTOR MEMORYDEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OFMANUFACTURING THE SAME”的2001年9月21日申请的美国专利申请09/956986号中。将这些专利申请整体在本申请的说明书中通过参照而引用。
另外，在上述实施方式中，以块BLK是数据的擦除单位的情况为例进行了说明，但并不限定于此。关于其他擦除动作，记载在“非易失性半导体存储装置”的2011年9月18日申请的美国专利申请13/235389号、“非易失性半导体存储装置”的2010年1月27日申请的美国专利申请12/694690号中。将这些专利申请整体在本申请的说明书中通过参照而引用。
另外，在本说明书中，所谓“连接”，表示电连接，并不排除例如中间夹着其他元件的情况。此外，在本说明书中，所谓“切断”，表示该开关为断开状态，不排除例如流过晶体管的漏电流那样的微小电流的情况。
另外，在上述各实施方式中，
(1)在读出动作中，在“A”电平的读出动作中向所选择的字线施加的电压例如是0～0.55V之间。并不限定于此，也可以为0.1～0.24V、0.21～0.31V、0.31～0.4V、0.4～0.5V、0.5～0.55V的某个之间。
在“B”电平的读出动作中向所选择的字线施加的电压例如是1.5～2.3V之间。并不限定于此，也可以为1.65～1.8V、1.8～1.95V、1.95～2.1V、2.1～2.3V的某个之间。
在“C”电平的读出动作中向所选择的字线施加的电压例如是3.0V～4.0V之间。并不限定于此，也可以为3.0～3.2V、3.2～3.4V、3.4～3.5V、3.5～3.6V、3.6～4.0V的某个之间。
作为读出动作的时间(tRead)，例如可以为25～38μs、38～70μs、70～80μs之间。
(2)写入动作如上述那样包括程序动作和检验动作。在程序动作时对所选择的字线最初施加的电压例如是13.7～14.3V之间。并不限定于此，也可以为例如13.7～14.0V、14.0～14.6V的某个之间。作为在程序动作时向非选择的字线施加的电压，例如可以为6.0～7.3V之间。并不限定于该情况，例如也可以为7.3～8.4V之间，也可以为6.0V以下。
在写入动作中，在选择了第奇数个字线时向所选择的字线最初施加的电压、和在选择了第偶数个字线时向所选择的字线最初施加的电压可以不同。在写入动作中，也可以根据非选择的字线是第奇数个字线还是第偶数个字线来改变施加的通过电压(日语原文：パス電圧)。
作为将程序动作设为ISPP方式(Incremental Step Pulse Program)的情况下的程序电压的上升幅度，例如可以举出0.5V左右。
作为写入动作的时间(tProg)，例如可以设为1700～1800μs、1800～1900μs、1900～2000μs之间。
(3)在擦除动作中，对形成在半导体基板上部并且上方配置有上述存储单元的阱最初施加的电压例如是12.0～13.6V之间。并不限定于该情况，例如也可以是13.6～14.8V、14.8～19.0V、19.0～19.8V、19.8～21.0V之间。
作为擦除动作的时间(tErase)，例如可以为3000～4000μs、4000～5000μs、4000～9000μs之间。
(4)存储单元的构造具有隔着膜厚为4～10nm的隧道绝缘膜配置在半导体基板(硅基板)上的电荷积存层。该电荷积存层可以是膜厚2～3nm的SiN或SiON等绝缘膜与膜厚3～8nm的多晶硅的层叠构造。此外，也可以在多晶硅中添加Ru等金属。在电荷积存层之上具有绝缘膜。该绝缘膜例如具有被膜厚3～10nm的下层High－k膜和膜厚3～10nm的上层High－k膜夹着的膜厚4～10nm的硅氧化膜。作为High－k膜，可以举出HfO等。此外，硅氧化膜的膜厚可以比High－k膜的膜厚厚。在绝缘膜上，隔着膜厚3～10nm的材料，形成有膜厚30～70nm的控制电极。这里，材料是TaO等金属氧化膜、TaN等金属氮化膜。对于控制电极可以使用W等。此外，在存储单元间可以形成气隙。
说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (61)

1.一种半导体存储装置，其特征在于，具备：
第1存储单元和第2存储单元；
第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；
第1位线，连接于所述第1存储单元；
第2位线，连接于所述第2存储单元；
第1读出放大器，具有连接于所述第1位线的第1感测节点；
第2读出放大器，具有连接于所述第2位线的第2感测节点；以及
电压生成电路，具有连接于所述第1读出放大器的第1驱动器和连接于所述第2读出放大器的第2驱动器，
在读出动作中，
所述第1驱动器向所述第1感测节点供给第1电压，所述第2驱动器向所述第2感测节点供给低于所述第1电压的第2电压。
2.根据权利要求1所述的半导体存储装置，其特征在于，
还具备连接于所述第1字线的第1行解码器，
所述第1存储单元比所述第2存储单元更靠近所述第1行解码器。
3.根据权利要求1所述的半导体存储装置，其特征在于，
还具备向所述第1字线供给第3电压的第1行解码器，
所述第1读出放大器和所述第2读出放大器的感测周期在所述第1字线的所述第3电压稳定之前开始。
4.根据权利要求1所述的半导体存储装置，其特征在于，
所述第1感测节点经由所述第1读出放大器中的第1晶体管连接于所述第1位线，并且所述第1晶体管在感测周期期间接收高电平控制信号。
5.根据权利要求1所述的半导体存储装置，其特征在于，还具备：
存储单元阵列，在所述第1字线的延伸方向上被划分为分别包括所述第1存储单元和所述第2存储单元的第1区域和第2区域；以及
第1行解码器，连接于所述第1字线，
所述第1区域比所述第2区域更靠近所述第1行解码器。
6.根据权利要求1所述的半导体存储装置，其特征在于，还具备：
存储单元阵列，包括所述第1存储单元和所述第2存储单元；以及
第1行解码器，设置在所述存储单元阵列之下。
7.根据权利要求1所述的半导体存储装置，其特征在于，还具备：
第1导电体，在第1方向上延伸并且起到所述第1字线的作用；
第1柱和第2柱，设置为穿过所述第1导电体，所述第1柱和所述第2柱在与所述第1导电体相交处分别起到所述第1存储单元和所述第2存储单元的作用；以及
第3柱，设置在所述第1导电体上并且电连接于所述第1导电体，
在所述第1方向上观察时所述第3柱和所述第1柱之间的间隔，比在所述第1方向上观察时所述第3柱和所述第2柱之间的间隔短。
8.一种半导体存储装置，具备：
第1存储单元和第2存储单元；
第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；
第1位线，连接于所述第1存储单元；
第2位线，连接于所述第2存储单元；
第1读出放大器，具有第1晶体管和连接于所述第1位线的第1感测节点；
第2读出放大器，具有第2晶体管和连接于所述第2位线的第2感测节点；以及
电压生成电路，经由所述第1晶体管连接于所述第1感测节点，并且经由所述第2晶体管连接于所述第2感测节点，
在读出动作中，
所述第1晶体管将从所述电压生成电路供给的第1电压传输到所述第1感测节点，所述第2晶体管将从所述电压生成电路供给的第2电压传输到所述第2感测节点，所述第1晶体管的控制信号的幅度高于所述第2晶体管的控制信号的幅度。
9.根据权利要求8所述的半导体存储装置，其特征在于，
还具备连接于所述第1字线的第1行解码器，
所述第1存储单元比所述第2存储单元更靠近所述第1行解码器。
10.根据权利要求8所述的半导体存储装置，其特征在于，
还具备向所述第1字线供给第3电压的第1行解码器，
所述第1读出放大器和所述第2读出放大器的感测周期在所述第1字线的所述第3电压稳定之前开始。
11.根据权利要求8所述的半导体存储装置，其特征在于，
所述第1感测节点经由所述第1读出放大器中的第3晶体管连接于所述第1位线，并且所述第3晶体管在感测周期期间接收高电平控制信号。
12.根据权利要求8所述的半导体存储装置，其特征在于，还具备：
存储单元阵列，在所述第1字线的延伸方向上被划分为分别包括所述第1存储单元和所述第2存储单元的第1区域和第2区域；以及
第1行解码器，连接于所述第1字线，
所述第1区域比所述第2区域更靠近所述第1行解码器。
13.根据权利要求8所述的半导体存储装置，其特征在于，还具备：
存储单元阵列，包括所述第1存储单元和所述第2存储单元；以及
第1行解码器，设置在所述存储单元阵列之下。
14.根据权利要求8所述的半导体存储装置，其特征在于，还具备：
第1导电体，在第1方向上延伸并且起到所述第1字线的作用；
第1柱和第2柱，设置为穿过所述第1导电体，所述第1柱和所述第2柱在与所述第1导电体相交处分别起到所述第1存储单元和所述第2存储单元的作用；以及
第3柱，设置在所述第1导电体上并且电连接于所述第1导电体，
在所述第1方向上观察时所述第3柱和所述第1柱之间的间隔，比在所述第1方向上观察时所述第3柱和所述第2柱之间的间隔短。
15.一种半导体存储装置，具备：
第1存储单元和第2存储单元；
第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；
第1位线，连接于所述第1存储单元；
第2位线，连接于所述第2存储单元；
第1读出放大器，连接于所述第1位线；以及
第2读出放大器，连接于所述第2位线，
在读出动作中，
所述第1放大器中的第1感测周期比所述第2放大器中的第2感测周期短。
16.根据权利要求15所述的半导体存储装置，其特征在于，
还具备连接于所述第1字线的第1行解码器，
所述第1存储单元比所述第2存储单元更靠近所述第1行解码器。
17.根据权利要求15所述的半导体存储装置，其特征在于，
还具备向所述第1字线供给第1电压的第1行解码器，
所述第1感测周期和所述第2感测周期在所述第1字线的所述第1电压稳定之前开始。
18.根据权利要求15所述的半导体存储装置，其特征在于，
所述第1感测节点经由所述第1读出放大器中的第1晶体管连接于所述第1位线，并且所述第1晶体管在所述感测周期期间接收高电平控制信号。
19.根据权利要求15所述的半导体存储装置，其特征在于，还具备：
存储单元阵列，在所述第1字线的延伸方向上被划分为分别包括所述第1存储单元和所述第2存储单元的第1区域和第2区域；以及
第1行解码器，连接于所述第1字线，
所述第1区域比所述第2区域更靠近所述第1行解码器。
20.根据权利要求15所述的半导体存储装置，其特征在于，还具备：
存储单元阵列，包括所述第1存储单元和所述第2存储单元；以及
第1行解码器，设置在所述存储单元阵列之下。
21.根据权利要求15所述的半导体存储装置，其特征在于，还具备：
第1导电体，在第1方向上延伸并且起到所述第1字线的作用；
第1柱和第2柱，设置为穿过所述第1导电体，所述第1柱和所述第2柱在与所述第1导电体相交处分别起到所述第1存储单元和所述第2存储单元的作用；以及
第3柱，设置在所述第1导电体上并且电连接于所述第1导电体，
在所述第1方向上观察时所述第3柱和所述第1柱之间的间隔，比在所述第1方向上观察时所述第3柱和所述第2柱之间的间隔短。
22.一种半导体存储装置，具备：
第1存储单元和第2存储单元；
第1字线，连接于所述第1存储单元和所述第2存储单元；
第1位线，连接于所述第1存储单元；
第2位线，连接于所述第2存储单元；
第1读出放大器，连接于所述第1位线，所述第1读出放大器具有第1节点以判定数据；
第2读出放大器，连接于所述第2位线，所述第2读出放大器具有第2节点以判定数据；以及
电压生成电路，
在读出动作中，
所述第1读出放大器的所述第1节点被所述电压生成电路充电到第1电压，然后连接于所述第1位线，并且
所述第2读出放大器的所述第2节点被所述电压生成电路充电到不同于所述第1电压的第2电压，然后连接于所述第2位线。
23.根据权利要求22所述的半导体存储装置，其特征在于，
所述电压生成电路包括：
第1驱动器，向所述第1节点供给所述第1电压；以及
第2驱动器，向所述第2节点供给所述第2电压。
24.根据权利要求22所述的半导体存储装置，其特征在于，
所述第1读出放大器根据所述第1节点在连接于所述第1位线之后具有的电位来判定存储在所述第1存储单元中的数据，并且
所述第2读出放大器根据所述第2节点在连接于所述第2位线之后具有的电位来判定存储在所述第2存储单元中的数据。
25.根据权利要求22所述的半导体存储装置，其特征在于，
所述第1读出放大器包括将所述第1位线和所述第1节点彼此连接的第1晶体管、以及将所述第1电压传输到所述第1节点的第2晶体管，并且
所述第2读出放大器包括将所述第2位线和所述第2节点彼此连接的第3晶体管、以及将所述第2电压传输到所述第2节点的第4晶体管。
26.根据权利要求22所述的半导体存储装置，其特征在于，还具备：
第1导电体，在第1方向上延伸并且起到所述第1字线的作用；
第1柱和第2柱，设置为穿过所述第1导电体，所述第1柱和所述第2柱在与所述第1导电体相交处分别起到所述第1存储单元和所述第2存储单元的作用；以及
第3柱，设置在所述第1导电体上并且电连接于所述第1导电体，
在所述第1方向上观察时所述第3柱和所述第1柱之间的间隔，比在所述第1方向上观察时所述第3柱和所述第2柱之间的间隔短。
27.根据权利要求26所述的半导体存储装置，其特征在于，
所述第1电压高于所述第2电压。
28.根据权利要求22所述的半导体存储装置，其特征在于，还具备：
第3存储单元和第4存储单元，分别连接于所述第1位线和所述第2位线，并且被包括在与所述第1存储单元和所述第2存储单元所在的块不同的块中；以及
第2字线，连接于所述第3存储单元和所述第4存储单元，
在对所述第3存储单元和所述第4存储单元的读出动作中，
所述第1读出放大器的所述第1节点被所述电压生成电路充电到所述第1电压，然后连接于所述第1位线，并且
所述第2读出放大器的所述第2节点被所述电压生成电路充电到不同于所述第1电压的第2电压，然后连接于所述第2位线。
29.根据权利要求28所述的半导体存储装置，其特征在于，还具备：
第1导电体，在第1方向上延伸并且起到所述第1字线的作用；
第2导电体，在所述第1方向上延伸并且起到所述第2字线的作用；
第1柱和第2柱，设置为穿过所述第1导电体，所述第1柱和所述第2柱在与所述第1导电体相交处分别起到所述第1存储单元和所述第2存储单元的作用；
第3柱和第4柱，设置为穿过所述第2导电体，所述第3柱和所述第4柱在与所述第2导电体相交处分别起到所述第3存储单元和所述第4存储单元的作用；
第5柱，设置在所述第1导电体上并且电连接于所述第1导电体；以及
第6柱，设置在所述第2导电体上并且电连接于所述第2导电体，
在所述第1方向上观察时所述第5柱和所述第1柱之间的间隔，比在所述第1方向上观察时所述第5柱和所述第2柱之间的间隔短，并且
在所述第1方向上观察时所述第6柱和所述第3柱之间的间隔，比在所述第1方向上观察时所述第6柱和所述第4柱之间的间隔短。
30.根据权利要求29所述的半导体存储装置，其特征在于，
所述第1电压高于所述第2电压。
31.根据权利要求22所述的半导体存储装置，其特征在于，
在所述第1节点被充电到所述第1电压之后，所述第1读出放大器连接于所述第1位线，并且
在所述第2节点被充电到所述第2电压之后，所述第2读出放大器连接于所述第2位线。
32.一种半导体存储装置，具备：
第1存储单元和第2存储单元；
第1字线，连接于所述第1存储单元和所述第2存储单元；
第1位线，连接于所述第1存储单元；
第2位线，连接于所述第2存储单元；
第1读出放大器，连接于所述第1位线，所述第1读出放大器具有第1节点以判定数据；
第2读出放大器，连接于所述第2位线，所述第2读出放大器具有第2节点以判定数据；以及
控制电路，向所述第1读出放大器和所述第2读出放大器供给控制信号，
在读出动作中，
所述控制电路供给第1控制信号以将所述第1读出放大器的所述第1节点连接于所述第1位线，并且供给第2控制信号以将所述第2读出放大器的所述第2节点连接于所述第2位线，并且
所述第1控制信号的供给结束的定时与所述第2控制信号的供给结束的定时不同。
33.根据权利要求32所述的半导体存储装置，其特征在于，
所述第1读出放大器根据所述第1节点在连接于所述第1位线之后具有的电位来判定存储在所述第1存储单元中的数据，并且
所述第2读出放大器根据所述第2节点在连接于所述第2位线之后具有的电位来判定存储在所述第2存储单元中的数据。
34.根据权利要求32所述的半导体存储装置，其特征在于，
所述第1读出放大器包括将所述第1位线和所述第1节点彼此连接的第1晶体管、以及将第1电压传输到所述第1节点的第2晶体管，并且
所述第2读出放大器包括将所述第2位线和所述第2节点彼此连接的第3晶体管、以及将第2电压传输到所述第2节点的第4晶体管。
35.根据权利要求34所述的半导体存储装置，其特征在于，
所述第1电压和所述第2电压是实质上相同的电压。
36.根据权利要求32所述的半导体存储装置，其特征在于，还具备：
第1导电体，在第1方向上延伸并且起到所述第1字线的作用；
第1柱和第2柱，设置为穿过所述第1导电体，所述第1柱和所述第2柱在与所述第1导电体相交处分别起到所述第1存储单元和所述第2存储单元的作用；以及
第3柱，设置在所述第1导电体上并且电连接于所述第1导电体，
在所述第1方向上观察时所述第3柱和所述第1柱之间的间隔，比在所述第1方向上观察时所述第3柱和所述第2柱之间的间隔短。
37.根据权利要求32所述的半导体存储装置，其特征在于，
所述第1控制信号的供给结束的定时早于所述第2控制信号的供给结束的定时。
38.根据权利要求32所述的半导体存储装置，其特征在于，还具备：
第3存储单元和第4存储单元，分别连接于所述第1位线和所述第2位线，并且被包括在与所述第1存储单元和所述第2存储单元所在的块不同的块中；以及
第2字线，连接于所述第3存储单元和所述第4存储单元，
在对所述第3存储单元和所述第4存储单元的读出动作中，
所述第1读出放大器的所述第1节点被充电到第1电压，然后连接于所述第1位线，并且
所述第2读出放大器的所述第2节点被充电到第2电压，然后连接于所述第2位线。
39.根据权利要求38所述的半导体存储装置，其特征在于，
所述第1电压和所述第2电压是实质上相同的电压。
40.根据权利要求38所述的半导体存储装置，其特征在于，还具备：
第1导电体，在第1方向上延伸并且起到所述第1字线的作用；
第2导电体，在所述第1方向上延伸并且起到所述第2字线的作用；
第1柱和第2柱，设置为穿过所述第1导电体，所述第1柱和所述第2柱在与所述第1导电体相交处分别起到所述第1存储单元和所述第2存储单元的作用；
第3柱和第4柱，设置为穿过所述第2导电体，所述第3柱和所述第4柱在与所述第2导电体相交处分别起到所述第3存储单元和所述第4存储单元的作用；
第5柱，设置在所述第1导电体上并且电连接于所述第1导电体；以及
第6柱，设置在所述第2导电体上并且电连接于所述第2导电体，
在所述第1方向上观察时所述第5柱和所述第1柱之间的间隔，比在所述第1方向上观察时所述第5柱和所述第2柱之间的间隔短，并且
在所述第1方向上观察时所述第6柱和所述第3柱之间的间隔，比在所述第1方向上观察时所述第6柱和所述第4柱之间的间隔短。
41.根据权利要求40所述的半导体存储装置，其特征在于，
所述第1控制信号的供给结束的定时早于所述第2控制信号的供给结束的定时。
42.一种半导体存储装置，具备：
第1存储单元和第2存储单元；
第1字线，连接于所述第1存储单元；
第2字线，连接于所述第2存储单元；
第1位线，连接于所述第1存储单元；
第2位线，连接于所述第2存储单元；
第1读出放大器，连接于所述第1位线，所述第1读出放大器具有第1节点以判定数据；
第2读出放大器，连接于所述第2位线，所述第2读出放大器具有第2节点以判定数据；以及
控制电路，向所述第1读出放大器和所述第2读出放大器供给控制信号，
在读出动作中，
所述控制电路供给第1控制信号以将所述第1读出放大器的所述第1节点连接于所述第1位线，并且供给第2控制信号以将所述第2读出放大器的所述第2节点连接于所述第2位线，并且
所述第1控制信号的供给结束的定时与所述第2控制信号的供给结束的定时不同。
43.根据权利要求42所述的半导体存储装置，其特征在于，
所述第1控制信号的供给开始的定时与所述第2控制信号的供给开始的定时实质上相同。
44.根据权利要求42所述的半导体存储装置，其特征在于，
供给所述第1控制信号的时间周期不同于供给所述第2控制信号的时间周期。
45.根据权利要求42所述的半导体存储装置，其特征在于，
所述第1存储单元和所述第2存储单元位于一个块中。
46.根据权利要求42所述的半导体存储装置，其特征在于，
所述第1读出放大器位于读出放大器模块的第1区域中，并且所述第2读出放大器位于所述读出放大器模块的第2区域中。
47.根据权利要求42所述的半导体存储装置，其特征在于，还具备：
第1行解码器，连接于所述第1字线；以及
第2行解码器，连接于所述第2字线。
48.根据权利要求47所述的半导体存储装置，其特征在于，
从作为基板厚度方向的第1方向观察，所述第1存储单元和所述第2存储单元位于所述第1行解码器和所述第2行解码器之间。
49.根据权利要求42所述的半导体存储装置，其特征在于，
所述第1读出放大器根据所述第1节点在连接于所述第1位线之后具有的电位来判定存储在所述第1存储单元中的数据，并且
所述第2读出放大器根据所述第2节点在连接于所述第2位线之后具有的电位来判定存储在所述第2存储单元中的数据。
50.根据权利要求42所述的半导体存储装置，其特征在于，
所述第1读出放大器包括将所述第1位线和所述第1节点彼此连接的第1晶体管、以及将第1电压传输到所述第1节点的第2晶体管，并且
所述第2读出放大器包括将所述第2位线和所述第2节点彼此连接的第3晶体管、以及将所述第2电压传输到所述第2节点的第4晶体管。
51.根据权利要求50所述的半导体存储装置，其特征在于，
所述第1电压和所述第2电压是实质上相同的电压。
52.根据权利要求42所述的半导体存储装置，其特征在于，还具备：
第1导电体，在与基板的厚度方向交叉的第2方向上延伸，并且起到所述第1字线的作用；
第2导电体，在所述第2方向上延伸并且起到所述第2字线的作用；
第1柱，设置为穿过所述第1导电体，所述第1柱在与所述第1导电体相交处起到所述第1存储单元的作用；
第2柱，设置为穿过所述第2导电体，所述第2柱在与所述第2导电体相交处起到所述第2存储单元的作用；
第3柱，设置在所述第1导电体上并且电连接于所述第1导电体；以及
第4柱，设置在所述第2导电体上并且电连接于所述第2导电体。
53.根据权利要求52所述的半导体存储装置，其特征在于，
所述第1导电体和所述第2导电体位于距基板相同的水平处。
54.根据权利要求52所述的半导体存储装置，其特征在于，
所述第1柱与所述第3柱之间在所述第2方向上的间隔比所述第2柱与所述第4柱之间在所述第2方向上的间隔短。
55.根据权利要求54所述的半导体存储装置，其特征在于，
所述第1控制信号的供给结束的定时早于所述第2控制信号的供给结束的定时。
56.根据权利要求55所述的半导体存储装置，其特征在于，
所述第1控制信号的供给开始的定时的所述第1字线的第3电压大于所述第2控制信号的供给开始的定时的所述第2字线的第4电压。
57.根据权利要求54所述的半导体存储装置，其特征在于，
所述第1控制信号的供给结束的定时晚于所述第2控制信号的供给结束的定时。
58.根据权利要求57所述的半导体存储装置，其特征在于，
所述第1控制信号的供给开始的定时的所述第1字线的第3电压小于所述第2控制信号的供给开始的定时的所述第2字线的第4电压。
59.根据权利要求54所述的半导体存储装置，其特征在于，
供给所述第1控制信号的时间周期比供给所述第2控制信号的时间周期短。
60.根据权利要求59所述的半导体存储装置，其特征在于，
所述第1控制信号的供给开始的定时的所述第1字线的第3电压大于所述第2控制信号的供给开始的定时的所述第2字线的第4电压。
61.根据权利要求54所述的半导体存储装置，其特征在于，
供给所述第1控制信号的时间周期比供给所述第2控制信号的时间周期长。
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