JP2016157494A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み動作の信頼性を向上する半導体記憶装置を提供する。【解決手段】第１ブロックＢＬＫ０が備える、第１選択トランジスタＳＴ１が接続された第１メモリセルトランジスタＭＴ０へのデータの書き込み時において、第１選択トランジスタＳＴ１に接続される第１セレクトゲート線ＳＧＤ０に第１電圧が印加され、第１メモリセルトランジスタＭＴ０に接続される第１ビット線ＢＬ０と第１センスアンプユニットＳＡＵとが電気的に遮断された状態で、第２ブロックＢＬＫ１が備える第２選択トランジスタに接続される第２セレクトゲート線ＳＧＤ１の電圧が第２電圧に上昇され、その後、第１セレクトゲート線ＳＧＤ０に第１電圧より低い第３電圧が印加される。【選択図】図１

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−６０３７７号公報 特表２０１１−５２１３９８号公報

書き込み動作の信頼性を向上出来る半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、第１メモリセルトランジスタと第１選択トランジスタとを含む第１ＮＡＮＤストリングを備えた第１ブロックと、第２メモリセルトランジスタと第２選択トランジスタとを含む第２ＮＡＮＤストリングを備えた第２ブロックと、第１及び第２セレクトゲート線と、第１ビット線と、第１センスアンプユニットとを具備する。第１選択トランジスタは、第１セレクトゲート線に接続される。第２選択トランジスタは、第２セレクトゲート線に接続される。第１ＮＡＮＤストリング及び前記第２ＮＡＮＤストリングは、第１ビット線に共通に接続される。第１ビット線は、第１センスアンプユニットに接続される。第１メモリセルトランジスタへのデータの書き込み時において、第１セレクトゲート線に第１選択トランジスタがオン状態とされる第１電圧が印加され、且つ第１センスアンプユニットと第１ビット線とが電気的に遮断された状態で、第２セレクトゲート線の電圧が第２電圧に上昇される。第２セレクトゲート線の電圧が第２電圧に上昇された後、第１セレクトゲート線に第１電圧より低い第３電圧が印加される。

図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作を示す図である。 図４は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作を示す図である。 図５は、第１実施形態に係る半導体記憶装置の書き込み動作の概念図である。 図６は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示すタイミングチャートである。 図７は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図８は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図９は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図１０は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図１１は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図１２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図１３は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図１４は、第２実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示すタイミングチャートである。 図１５は、第３実施形態に係る半導体記憶装置の第１及び第２のプログラムにおけるメモリセルトランジスタの閾値を示す図である。 図１６は、第３実施形態に係る半導体記憶装置の書き込み動作の概念図である。 図１７は、第３実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示すタイミングチャートである。 図１８は、第４実施形態に係る半導体記憶装置の書き込み動作の概念図である。 図１９は、第４実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示すタイミングチャートである。 図２０は、第１実施形態の変形例に係る半導体記憶装置の書き込み時の各配線の電位を示すタイミングチャートである。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。

コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。

メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。同一ブロックＢＬＫ内のデータは例えば一括して消去される。なお、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。

また、データの消去については、例えば、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１６を備えている。メモリセルトランジスタは、半導体基板上に二次元に配列されている。なお、１つのブロックに含まれるＮＡＮＤストリング１１６の数は任意である。

ＮＡＮＤストリング１１６の各々は、例えば１６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１５）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。更に、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。本実施形態では、メモリセルトランジスタＭＴは、１ビットのデータ、すなわち“１”データまたは“０”データを保持可能である。本実施形態では、電荷蓄積層から電荷が引き抜かれることによりデータが消去された状態を“１”データと定義する。他方で、電荷蓄積層に電荷が注入されて、データが書き込まれた状態を“０”データと定義する。よって、“１”データを保持するメモリセルトランジスタの閾値電圧は、“０”データを保持するメモリセルトランジスタの閾値電圧よりも低い。なお、各データと閾値レベルとの関係は上記に限定されるものでは無く、適宜変更可能である。更にメモリセルトランジスタＭＴは２ビット以上のデータを保持しても良い。

メモリセルトランジスタＭＴ０〜ＭＴ１５は、その電流経路が直列に接続される。この直列接続の一端側のメモリセルトランジスタＭＴ０のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ１５のソースは、選択トランジスタＳＴ２のドレインに接続されている。

同一のブロックＢＬＫ内にある選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＳＧＤに共通に接続される。図１の例では、ブロックＢＬＫ０にある選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に共通に接続され、ブロックＢＬＫ１にある図示せぬ選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に共通に接続される。同様に、同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＳＧＳに共通に接続される。

また、ブロックＢＬＫ内の各ＮＡＮＤストリング１１６のメモリセルトランジスタＭＴの制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ１５に共通に接続される。

また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１６のうち、同一列にあるＮＡＮＤストリング１１６の選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１６を共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１６を共通に接続する。

ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるページに対応するワード線を選択する。そしてロウデコーダ１１２は、選択ワード線ＷＬ、非選択ワード線ＷＬ、セレクトゲート線ＳＧＤ、及びＳＧＳに適切な電圧を印加する。

センスアンプ１１３は、複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、ビット線ＢＬに対応して設けられており、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルトランジスタＭＴに転送する。また、各センスアンプユニットＳＡＵは、それぞれデータを保持するためのラッチ回路を備えている。センスアンプユニットＳＡＵの詳細については後述する。

周辺回路１２０は、シーケンサ１２１、チャージポンプ１２２、レジスタ１２３、及びドライバ１２４を備える。

シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

チャージポンプ１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ドライバ１２４に供給する。

ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及びソース線ＳＬに供給する。ロウデコーダ１１２、センスアンプ１１３は、ドライバ１２４より供給された電圧をメモリセルトランジスタＭＴに印加する。

レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって例えば外部のコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、種々のテーブルを保持することも可能である。

１．１．２ センスアンプについて
次にセンスアンプ１１３の構成の詳細について、図２を用いて説明する。本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンスアンプ１１３を例に説明する。

本実施形態における電流センス方式では、いずれかのブロックＢＬＫにおけるいずれかのワード線ＷＬに共通に接続されたメモリセルトランジスタＭＴから一括してデータが読み出される（この単位を「ページ」と呼ぶ）。従って、本実施形態に係るセンスアンプ１１３では、ビット線毎に図２に示すセンスアンプユニットＳＡＵが設けられている。

図示するように、センスアンプユニットＳＡＵは、センスアンプ部２００及びラッチ回路２１０を備えている。なお、図２ではラッチ回路２１０は１個のみ図示されているが、複数のラッチ回路が設けられる場合であっても良い。例えば、各メモリセルトランジスタＭＴが２ビット以上のデータを保持するような場合には、複数個のラッチ回路を設けるのが好ましい。

センスアンプ部２００は、高耐圧ｎチャネルＭＯＳトランジスタ４０、低耐圧ｎチャネルＭＯＳトランジスタ４１〜４７、低耐圧ｐチャネルＭＯＳトランジスタ４８〜５１、及びキャパシタ素子５８を備えている。トランジスタ４１〜５１の耐圧は、トランジスタ４０よりも低い。より具体的には、これらのトランジスタ４１〜５１の例えばゲート絶縁膜の膜厚は、トランジスタ４０のそれより薄い。

トランジスタ４０は、ゲートに信号ＢＬＳが入力され、ソースまたはドレインのいずれか一方が対応するビット線ＢＬに接続され、他方がノードＢＬＩに接続される。トランジスタ４１は、ゲートに信号ＢＬＣが入力され、ソースまたはドレインのいずれか一方がノードＢＬＩに接続され、他方がノードＣＯＭ２に接続される。トランジスタ４１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。

トランジスタ４２は、ゲートに信号ＢＬＸが入力され、ソースまたはドレインのいずれか一方が電源に接続されて、この電源から電源電圧ＶＤＤＳＡが与えられる。またソースまたはドレインのいずれか他方は、ノードＣＯＭ１に接続される。

トランジスタ４３は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ１に接続され、他方がノードＣＯＭ２に接続される。トランジスタ４８は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ１に接続され、他方がノードＣＯＭ２に接続される。そして、トランジスタ４３及び４８は、ラッチ回路２１０に保持されたデータに応じてオン／オフの切り替えを行う第１のスイッチとなる。

トランジスタ４４は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ２に接続され、他方がノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤは、例えばドライバ１２４に接続され、センスアンプユニットＳＡＵに必要な電圧、例えば接地電位ＶＳＳ等を転送する。トランジスタ４９は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ２に接続され、他方がノードＳＲＣＧＮＤに接続される。そして、トランジスタ４４及び４９は、ラッチ回路２１０に保持されたデータに応じてオン／オフの切り替えを行う第２のスイッチとなる。

トランジスタ４５は、ゲートに信号ＨＬＬが入力され、ソースまたはドレインのいずれか一方が電源に接続され、他方がノードＳＥＮに接続される。トランジスタ４６は、ゲートに信号ＸＸＬが入力され、ソースまたはドレインのいずれか一方がノードＳＥＮに接続され、他方がノードＣＯＭ１に接続される。キャパシタ素子５８は、一方の電極がノードＳＥＮに接続され、他方の電極にクロック信号ＣＬＫが入力される。トランジスタ５０は、ゲートに信号ＳＴＢｎが入力され、ソースまたはドレインのいずれか一方が電源に接続され、他方がトランジスタ５１に接続される。トランジスタ５１は、ゲートにノードＳＥＮが接続され、ソースまたはドレインのいずれか一方がトランジスタ５０に接続され、他方がノードＩＮＶに接続される。トランジスタ４７は、ゲートに信号ＲＳＴ＿Ｎが入力され、ソースまたはドレインのいずれか一方がノードＩＮＶに接続され、他方がバスＬＢＵＳに接続される。

次に、ラッチ回路２１０について説明する。ラッチ回路２１０は、低耐圧ｎチャネルＭＯＳトランジスタ５２〜５４及び低耐圧ｐチャネルＭＯＳトランジスタ５５〜５７を備えている。

トランジスタ５５は、ゲートに信号ＲＳＴ＿Ｐが入力され、ソースまたはドレインのいずれか一方が電源に接続され、他方がトランジスタ５６に接続される。トランジスタ５６は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか一方がトランジスタ５５に接続され、他方がノードＩＮＶに接続される。トランジスタ５２は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか一方がノードＩＮＶに接続され、他方がトランジスタ５３に接続される。トランジスタ５３は、ゲートに信号ＳＴＢｎが入力され、ソースまたはドレインのいずれか一方がトランジスタ５２に接続され、他方が接地に接続される。トランジスタ５７は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方が電源に接続され、他方がノードＬＡＴに接続される。トランジスタ５４は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方がノードＬＡＴに接続され、他方が接地に接続される。

ラッチ回路２１０では、トランジスタ５２、５６で第１インバータが構成され、トランジスタ５４、５７で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力にノードＩＮＶが接続され、第１インバータの入力及び第２インバータの出力にノードＬＡＴが接続される。従って、ラッチ回路２１０は、データをノードＬＡＴで保持し、その反転データをノードＩＮＶで保持する。

次に、データの書き込み時における第１及び第２のスイッチの動作について、図３及び図４を用いて簡単に説明する。

メモリセルトランジスタＭＴに“０”データが書き込まれる場合（電荷が注入されて閾値が上昇する場合）、図３に示すように、ラッチ回路２１０のノードＬＡＴには“Ｌ”レベルが与えられ、ノードＩＮＶには“Ｈ”レベルが与えられる。この結果、第１のスイッチであるトランジスタ４３及び４８がオフ状態とされ、第２のスイッチであるトランジスタ４４及び４９がオン状態とされ、ビット線ＢＬには、ノードＳＲＣＧＮＤから、例えばＶＳＳが印加される。

他方で、メモリセルトランジスタＭＴに“１”データが書き込まれる場合（電荷が注入されず、閾値が変わらない場合）、図４に示すように、ラッチ回路２１０のノードＬＡＴには“Ｈ”レベル（“１”データ）が与えられ、ノードＩＮＶには“Ｌ”レベル（“０”データ）が与えられる。この結果、第１のスイッチであるトランジスタ４３及び４８がオン状態とされ、第２のスイッチであるトランジスタ４４及び４９がオフ状態とされ、ビット線ＢＬには正電圧（例えばＶＤＤＳＡをトランジスタ４１でクランプした電圧）が印加される。

１．２ データの書き込み動作について
次に、本実施形態に係るデータの書き込み動作について説明する。

１．２．１ 本実施形態に係る書き込み動作の概念について
まず、書き込み動作の概念について、特にビット線ＢＬとチャネルの電位に着目して、図５を用いて説明する。本実施形態における書き込み動作は、大まかには３つのステップを含む。以下では、“０”データが書き込まれるメモリセルトランジスタＭＴに対応するビット線をＢＬ（“０”）と呼び、“１”データが書き込まれるメモリセルトランジスタＭＴに対応するビット線をＢＬ（“１”）と呼ぶ。

＜第１ステップについて＞
まず、第１ステップについて説明する。第１ステップでは、センスアンプ１１３が、ビット線ＢＬを介して、ＮＡＮＤストリング１１６内のチャネルに電圧を転送する。

すなわち、選択トランジスタＳＴ１がオンされた状態において、センスアンプ１１３が、図２及び図３で説明したように、ビット線ＢＬ（“１”）に正電圧ＶＢＬＨ１（例えば１．５Ｖ）を印加し、ビット線ＢＬ（“０”）にＶＳＳ（例えば０Ｖ）を印加する（ステップＳ１−１）。この結果、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１１６のチャネル電位Ｖch1はＶＢＬＨ１とされ、ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング１１６のチャネル電位Ｖch0はＶＳＳとされる（ステップＳ１−２）。

＜第２ステップについて＞
第２ステップでは、ビット線ＢＬ（“０”）、ソース線ＳＬ、及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤとの容量カップリングにより、ビット線ＢＬ（“１”）の電位が上昇される。

すなわち、ビット線ＢＬ（“１”）がセンスアンプ１１３と電気的に切断された状態で、ソース線ＳＬの電位はＶＳＲＣ（例えば１．５Ｖ）に上昇され、ビット線ＢＬ（“０”）の電位はＶＢＬＬ１（例えば１Ｖ）に上昇され、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電位はＶＵＳＧＤ１（例えば０．８Ｖ）に上昇される（ステップＳ２−１）。この結果、チャネル電位Ｖch1はＶＢＬＨ２（例えば２．５Ｖ）に上昇し、チャネル電位Ｖch0はＶＢＬＬ１に上昇する（ステップＳ２−２）。

そして、選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電位が低下され、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１１６の選択トランジスタＳＴ１がカットオフ状態とされる。この結果、当該ＮＡＮＤストリング１１６のチャネルは電気的にフローティングの状態となり、そのチャネル電位Ｖch1はＶＢＬＨ２がＮＡＮＤストリング１１６内に閉じ込められる（ステップＳ２−３）。

また、ビット線ＢＬ（“０”）の電位はＶＳＳに戻され、これに伴ってチャネル電位Ｖch0もＶＳＳとなる。

＜第３ステップについて＞
第３ステップでは、ワード線ＷＬに電圧が印加されることで、メモリセルトランジスタＭＴにデータが書き込まれる。

すなわち、ロウデコーダ１１２は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭ（例えば２０Ｖ）を印加し、非選択ワード線ＷＬに電圧ＶＰＡＳＳ（例えば７Ｖであり、ＶＰＧＭ＞ＶＰＡＳＳ）を印加する（ステップＳ３−１）。その結果、チャネル電位Ｖch0はＶＳＳを維持する一方で、チャネル電位Ｖch1はワード線ＷＬとのカップリングにより、電圧Ｖboにブーストされる。

これにより、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴの電荷蓄積層には電子が注入され、このメモリセルトランジスタＭＴの閾値電圧は上昇される。他方で、ビット線ＢＬ（“１”）に対応するメモリセルトランジスタの電荷蓄積層には、ビット線（“０”）に対応するメモリセルトランジスタＭＴよりも少なく、閾値レベルを遷移させない程度の電子が注入され、閾値電圧はほとんど上昇されない（ステップＳ３−２）。

１．２．２ 書き込み動作の詳細について
次に、上記データの書き込み動作の詳細について、図６乃至図１１を用いて説明する。

＜第１ステップ＞
まず第１ステップが、時刻ｔ１において開始される。この様子を図７に示す。図６及び図７に示すように、まず時刻ｔ１で、シーケンサ１２１は、信号ＢＬＣの電圧をＶＢＬＣ１（例えば１．５Ｖ＋Ｖt）（ＶtはセンスアンプユニットＳＡＵ内の低耐圧ｎチャネルＭＯＳトランジスタの閾値）にする。電圧ＶＢＬＣ１とセンスアンプユニットＳＡＵに供給される電源電圧ＶＤＤＳＡとの間には、ＶＤＤＳＡ＞（ＶＢＬＣ１−Ｖt）の関係がある。

これにより、センスアンプユニットＳＡＵは、ビット線ＢＬ（“１”）に、トランジスタ４１でクランプされた電圧ＶＢＬＨ１（１．５Ｖ）を印加する。ＶＢＬＨ１とＶＢＬＣ１との間には、ＶＢＬＨ１＝ＶＢＬＣ１−Ｖtの関係がある。他方で、センスアンプユニットＳＡＵは、ビット線ＢＬ（“０”）に、ノードＳＲＣＧＮＤから転送されたＶＳＳを印加する。

またロウデコーダ１１２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤに電圧ＶＳＧＤ１（例えば４．５Ｖ）を印加して、選択ブロックＢＬＫの選択トランジスタＳＴ１をオン状態とさせる。これによりビット線ＢＬは、選択ブロックＢＬＫのＮＡＮＤストリング１１６に電圧を転送する。具体的には、選択ブロックＢＬＫにおいて、ビット線ＢＬ（“１”）に接続されるＮＡＮＤストリング１１６のチャネルには電圧ＶＢＬＨ１（１．５Ｖ）が転送され、ビット線ＢＬ（“０”）に接続されるＮＡＮＤストリング１１６のチャネルにはＶＳＳが転送される。また、ロウデコーダ１１２は、選択及び非選択ブロックＢＬＫの全てのセレクトゲート線ＳＧＳにＶＳＳを印加し、全ての選択トランジスタＳＴ２をオフ状態にする。

＜第２ステップ＞
次に、時刻ｔ２において第２ステップが開始される。時刻ｔ２においてシーケンサ１２１は、信号線ＢＬＣにＶＳＳを印加してトランジスタ４１をオフ状態とし、センスアンプユニットＳＡＵとビット線ＢＬとを電気的に切断する。これにより、全てのビット線ＢＬ及びＮＡＮＤストリング１１６は、電気的にフローティング状態にされる。またシーケンサ１２１は、ノードＳＲＣＧＮＤに、電圧ＶＳＲＣＧＮＤ１（例えば１．５Ｖ）を印加する。

次に時刻ｔ３で、シーケンサ１２１は、信号ＢＬＣの電圧をＶＢＬＣ２（例えば１Ｖ＋Ｖt）にする。ＶＳＲＣＧＮＤ１とＶＢＬＣ２は、ＶＳＲＣＧＮＤ１＞ＶＢＬＣ２−Ｖtの関係にある。

時刻ｔ３の様子を図８に示す。ビット線ＢＬ（“０”）は、時刻ｔ２における電位がＶＳＳで、ＶＳＳ＜ＶＢＬＣ２−Ｖｔの関係にある。このため、ビット線（“０”）に接続されるトランジスタ４１はオン状態とされる。よって、センスアンプユニットＳＡＵは、ビット線（“０”）にＶＢＬＬ１（例えば１Ｖであり、ＶＢＬＬ１＝ＶＢＬＣ２−Ｖt）を印加する。

他方で、ビット線ＢＬ（“１”）は、時刻ｔ２における電位がＶＢＬＨ１で、ＶＢＬＨ１＞ＶＢＬＣ２−Ｖtの関係にある。このため、ビット線（“１”）に接続されるトランジスタ４１はカットオフ状態が維持とされる。よって、ビット線ＢＬ（“１”）は、フローティング状態が維持される。

この状態において、ドライバ１２４は、ソース線ＳＬに電圧ＶＳＲＣ（例えば１．５Ｖであり、ＶＳＲＣ＞ＶＳＳ）を印加する。更にロウデコーダ１１２は、非選択ブロックＢＬＫのセレクトソース線ＳＧＤに電圧ＶＵＳＧＤ１（例えば０．８Ｖであり、ＶＵＳＧＤ１＞ＶＳＳ）を印加する。なお、ＶＵＳＧＤ１は、選択トランジスタＳＴ１の閾値をＶt_stとすると、選択トランジスタＳＴ１がオン状態とならないようにするために、ＶＵＳＧＤ１＜Ｖt_stとした方がより好ましい。

この結果、ビット線ＢＬ（“０”）の電位ＶＢＬＬ１（例えば１Ｖ）、ソース線ＳＬの電位ＶＳＲＣ（例えば１．５Ｖ）、及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電位ＶＵＳＧＤ１（例えば０．８Ｖ）との容量カップリングにより、ビット線ＢＬ（“１”）の電位は、電圧ＶＢＬＨ２（例えば２．５Ｖであり、ＶＢＬＨ２＞ＶＢＬＨ１）に上昇する。ＶＢＬＨ２とＶＤＤＳＡとの間にはＶＢＬＨ２＞ＶＤＤＳＡの関係がある。

また、選択トランジスタＳＴ１がオン状態のため、チャネル電位Ｖch0は、ビット線（“０”）と同じくＶＢＬＬ１になる。同様にチャネル電位Ｖch1は、ビット線ＢＬ（“１”）と同じくＶＢＬＨ２になる。

次に時刻ｔ４で、ロウデコーダ１１２は、選択されたセレクトゲート線ＳＧＤに電圧ＶＳＧＤ２を印加する。この様子を図９に示す。電圧ＶＳＧＤ２は、ビット線ＢＬ（“０”）に接続された選択トランジスタＳＴ１をオン状態とし、ビット線ＢＬ（“１”）に接続された選択トランジスタＳＴ１をカットオフ状態とする電圧である。よって、ＶＳＧＤ２は、ＶＢＬＬ１＋Ｖt_st＜ＶＳＧＤ２＜ＶＢＬＨ２＋Ｖt_stである。これにより、選択ブロックＢＬＫにおいて、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１１６のチャネルは、選択トランジスタＳＴ１がオフ状態となるためフローティング状態になり、そのチャネル電位Ｖch1はＶＢＬＨ２が維持される。

次に時刻ｔ５で、シーケンサ１２１は、ノードＳＲＣＧＮＤの電位をＶＳＳに戻す。この様子を図１０に示す。これにより、ビット線ＢＬ（“０”）の電位もＶＳＳに戻り、対応するＮＡＮＤストリング１１６のチャネル電位Ｖch0も、ＶＳＳとなる。他方で、ビット線ＢＬ（“１”）の電位は、ビット線ＢＬ（“０”）の電位が低下するため、容量カップリングの影響により電圧ＶＢＬＨ３となる。なお、ＶＢＬＨ１＜ＶＢＬＨ３≦ＶＢＬＨ２である。但し、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１１６のチャネル電位Ｖch1は、選択トランジスタＳＴ１がオフ状態のため、ＶＢＬＨ２を維持する。

＜第３ステップ＞
次に、時刻ｔ６において第３ステップが開始される。この様子を図１１に示す。すなわち時刻ｔ６においてロウデコーダ１１２は、選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＰＡＳＳ（例えば７Ｖ）を印加する。電圧ＶＰＡＳＳは、書き込みの際、メモリセルトランジスタＭＴの閾値に関わらず、メモリセルトランジスタＭＴをオン状態にしつつ、非選択メモリセルトランジスタＭＴへの誤書き込みを防止する電圧である。すると、ワード線ＷＬとのカップリングにより、チャネル電位Ｖch1は電圧Ｖboに上昇する。

次に時刻ｔ７で、ロウデコーダ１１２は、選択ワード線ＷＬに電圧ＶＰＧＭ（例えば２０Ｖ）を印加する。電圧ＶＰＧＭは、電荷蓄積層に電荷を注入するための正の高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳの関係がある。これにより、選択ワード線ＷＬに接続された“０”書き込み対象のメモリセルトランジスタＭＴでは、電荷蓄積層に電荷が注入される。他方で、選択ワード線ＷＬに接続された“１”書き込み対象のメモリセルトランジスタＭＴでは、ＶＰＧＭとのカップリングによりチャネル電位Ｖch1が更に上昇するため、電荷蓄積層に電荷が注入されない。

その後、時刻ｔ８〜ｔ９で、リカバリ動作が行われ、各配線がリセットされる。

１．３ 本実施形態に係る効果について
本実施形態に係る構成であると、書き込み動作の信頼性を向上できる。本効果につき、以下説明する。

データ書き込みの際、ビット線ＢＬ（“１”）には“Ｈ”レベルの電圧が印加される。これにより、対応する選択トランジスタＳＴ１はカットオフ状態とされ、ＮＡＮＤストリング１１６のチャネル電位はフローティング状態とされる。よって、選択ワード線ＷＬにＶＰＧＭが印加される際、ＮＡＮＤストリング１１６のチャネル電位Ｖch1は、容量カップリングにより上昇するため、メモリセルトランジスタＭＴの電荷蓄積層への電荷の注入は行われない。これはセルフブースト技術として知られている。

しかし、携帯電話等、近年のモバイル機器では、電源電圧の低電圧化が進んでいる。上記説明した“Ｈ”レベルの電圧は電源電圧を降圧して生成されるため、電源電圧が低くなれば、“Ｈ”レベルの電圧も低くなる。電源電圧が３．０Ｖの場合、“Ｈ”レベルの電圧は例えば２．５Ｖ程度になるのに対し、電源電圧１．８Ｖで動作する低電圧動作タイプのＮＡＮＤ型フラッシュメモリ１００の場合には例えば１．５Ｖ程度になる。

すると、セルフブースト技術においてチャネル電位Ｖch1は、上記“Ｈ”レベルの電位を基準にして、ワード線ＷＬとのカップリングにより電位Ｖboまで上昇される。従って、電源電圧の低下に伴って“Ｈ”レベルの電位が低下すると、チャネルブーストの基準電位も低下し、書き込み時に最終的に到達可能な電位Ｖboも低下する可能性がある。その結果、制御ゲートとチャネルとの間の電位差が大きくなり、誤書き込みが生じる可能性が高くなる。また、“Ｈ”レベルの電圧が低くなるとセレクトゲート線ＳＧＤとの電圧差が小さくなるため、“１”書き込みに対応するＮＡＮＤストリング１１６の選択トランジスタＳＴ１がオン状態になり誤書き込みが生じる場合がある。

誤書き込みを抑制するためには、例えばチャージポンプを用いて電源電圧よりも高い“Ｈ”レベルの電圧を生成する方法が考えられる。しかし、データを書き込むページ長が例えば１６Ｋバイトあると、そのビット線容量は数１００ｎＦ程度になるので、チャージポンプで昇圧するための消費電流は例えば数１０ｍＡにもなる。更にセンスアンプユニットＳＡＵに電圧を供給するためのチャージポンプを新たに設ける必要があるため、その分、チップ面積が大きくなる。

これに対し本実施形態では、ビット線ＢＬ（“０”）、ソース線ＳＬ、及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電位を上昇させ、これらの複数の配線との容量カップリングによりビット線ＢＬ（“１”）の電圧（“Ｈ”レベルの電圧）を電源電圧よりも昇圧させている。更に、その後、セレクトゲート線ＳＧＤの電圧を制御することで、この昇圧された“Ｈ”レベルの電圧をチャネル内に閉じ込めている。すなわち、ワード線ＷＬとのカップリングによりチャネル電位を上昇させる際、その当初電圧を十分に高くすることが出来る。これにより、ワード線ＷＬにＶＰＡＳＳ及びＶＰＧＭを印加する前のビット線（“１”）に対応するＮＡＮＤストリング１１６のチャネル電位Ｖch1を電源電圧よりも高く出来る。その結果、セルフブースト技術によって到達可能な最大電位Ｖboを十分に高くすることが出来ると共に、ＢＬ（“１”）に対応する選択トランジスタＳＴ１をより確実にカットオフさせることが出来る。よって、誤書き込みが抑制され、書き込み動作の信頼性を向上することが出来る。

更に本実施形態では、ビット線ＢＬ（“０”）だけではなく、ソース線ＳＬ及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電位も上昇させている。これにより、データパターンによらず、ビット線ＢＬ（“１”）の電位を上昇させることが出来る。例えばビット線ＢＬの容量成分としては、ビット線間の隣接容量が支配的であるが、対ソース線ＳＬや対非選択ブロックＢＬＫのセレクトゲート線ＳＧＤとの間の容量も例えば１０％程度ある。例えば、書き込むべきページデータの全ビットが“１”の場合、全てのビット線ＢＬには“Ｈ”レベルが印加されるため、ビット線間の隣接容量は実効的には見えず、対ソース線ＳＬや対非選択ブロックＢＬＫのセレクトゲート線ＳＧＤとの間の容量が支配的になる。よって、ソース線ＳＬまたは非選択ブロックＢＬＫのセレクトゲート線ＳＧＤとの容量カップリングを用いることにより、データパターンに寄らずに、によらないビット線ブーストレベルを確保することが出来る。

更に、チャージポンプを用いることなく“Ｈ”レベルの電圧を電源電圧よりも高い電圧に昇圧出来るため、消費電流及びチップ面積の増大を抑制出来る。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、第１実施形態を、三次元積層型ＮＡＮＤ型フラッシュメモリに適用したものである。以下では、第１実施形態と異なる点についてのみ説明する。

２．１ メモリセルアレイの構成について
まず、本実施形態に係るメモリセルアレイ１１１の構成について、図１２を用いて説明する。図１２は、メモリセルアレイ１１１内のいずれかのブロックＢＬＫの回路図である。

図示するように、本実施形態に係る個々のブロックＢＬＫは、複数（本例では４つ）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。そして、個々のストリングユニットＳＵは、第１実施形態で図１を用いて説明したブロックＢＬＫと同じ構成を有している。つまり、三次元積層型ＮＡＮＤ型フラッシュメモリの１つのブロックＢＬＫは、メモリセルトランジスタＭＴが二次元に配列された平面型ＮＡＮＤ型フラッシュメモリにおけるブロックＢＬＫの複数の集合である、と言うことが出来る。また、データの書き込み及び読み出しは、平面型ＮＡＮＤ型フラッシュメモリと同様にページ単位で行われる。但し、本実施形態においては、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴに対して一括して書き込まれ、または読み出されるデータの単位がページとなる。なお、図１２では図１と異なり、１つのＮＡＮＤストリング１１６に含まれるメモリセルトランジスタが８個の例を示しているが、もちろん、８個に限定されるものではない。

各ブロックＢＬＫにおいて、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは、４つのストリングユニットＳＵ０〜ＳＵ３に共通に接続される。これに対して、セレクトゲート線ＳＧＤはストリングユニットＳＵ毎に独立しており、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。

次に、本実施形態に係るメモリセルアレイ１１１の断面構成について、図１３を用いて説明する。

図示するように、半導体基板の表面内に設けられたｐ型ウェル２２上に複数のＮＡＮＤストリング１１６が形成されている。すなわち、ｐ型ウェル２２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層２５、ワード線ＷＬとして機能する複数の配線層２３、及びセレクトゲート線ＳＧＤとして機能する複数の配線層２４が形成されている。

そして、側面にこれらの配線層２３〜２５に接し、底部がｐ型ウェル２２に達するメモリホール２６が形成されている。メモリホール２６の側面には、ブロック絶縁膜２７、電荷蓄積層２８、及びトンネル絶縁膜２９が順次形成され、更にメモリホール２６内を半導体層３０が埋め込んでいる。半導体層３０は、ＮＡＮＤストリング１１６の電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域である。

各ＮＡＮＤストリング１１６において、複数（本例では４層）設けられた配線層２５は、電気的に共通に接続されて、同一のセレクトゲート線ＳＧＳに接続される。すなわち、この４層の配線層２５は、実質的に１つの選択トランジスタＳＴ２のゲート電極として機能する。配線層２４についても同様であり、４層の配線層２４が同一のセレクトゲート線ＳＧＤに接続され、実質的に１つの選択トランジスタＳＴ１のゲート電極として機能する。なお、配線層２４及び配線層２５の層数は１層以上設けられていればよく、その数は限定されるものではない。

以上の構成により、各ＮＡＮＤストリング１１６において、ｐ型ウェル２２上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順次積層されている。

なお、図１３の例では選択トランジスタＳＴ１及びＳＴ２は、メモリセルトランジスタＭＴと同様に電荷蓄積層２８を備えている。しかし選択トランジスタＳＴ１及びＳＴ２は、実質的にデータを保持するメモリセルとして機能するものでは無く、スイッチとして機能する。この際、選択トランジスタＳＴ１及びＳＴ２がオン／オフする閾値は、電荷蓄積層２８に電荷を注入することによって制御されても良い。

メモリホール２６の上には、ビット線ＢＬとして機能する配線層３１が形成され、半導体層３０に接続される。

更に、ｐ型ウェル２２の表面内には、ｎ^＋型不純物拡散層３２及びｐ^＋型不純物拡散層３３が形成されている。拡散層３２上にはコンタクトプラグ３４が形成され、コンタクトプラグ３４上には、ソース線ＳＬとして機能する配線層３５が形成される。また、拡散層３３上にはコンタクトプラグ３６が形成され、コンタクトプラグ３６上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層３７が形成される。配線層３５及び３７は、セレクトゲート線ＳＧＤよりも上層であり、且つ配線層３１よりも下層のレイヤに形成される。

以上の構成が、図１３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１１６の集合によってストリングユニットＳＵが形成される。また、同一のストリングユニットＳＵ内に含まれる複数のセレクトゲート線ＳＧＳとして機能する配線層２５は、互いに共通に接続されている。つまり、隣接するＮＡＮＤストリング１１６間のｐ型ウェル２２上にもトンネル絶縁膜２９が形成され、拡散層３２に隣接する配線層２５及びトンネル絶縁膜２９は、拡散層３２近傍まで形成される。

従って、拡散層３２から半導体層３０に電荷が供給されると、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２にはｎチャネルが形成され、これらはｎチャネルトランジスタとして動作する。

なおメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

２．２ 書き込み動作について
次に、本実施形態における書き込み動作について図１４を用いて説明する。本実施形態の書き込み動作は、第１実施形態で説明した図５乃至図１２とほぼ同様である。しかし、第１実施形態と異なる点は、第２ステップにおいて、ウェル配線ＣＰＷＥＬＬの電圧もビット線ＢＬ（“１”）の昇圧に寄与する点である。

図示するように、ドライバ１２４は、時刻ｔ３〜ｔ９の間、ウェル配線ＣＰＷＥＬＬに、ＶＳＲＣ（例えば１．５Ｖ）を印加する。

この結果、時刻ｔ３において、ビット線ＢＬ（“１”）の電位は、ビット線ＢＬ（“０”）、ソース線ＳＬ、及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤだけでなく、ウェル配線ＣＰＷＥＬＬとの容量カップリングによっても上昇し、ＶＢＬＨ２（例えば２．５Ｖ）とされる。そのため、チャネル電位Ｖch0もＶＢＬＨ２となる。

なお、選択ブロックＢＬＫにおける非選択のストリングユニットＳＵのセレクトゲート線ＳＧＤ及びＳＧＳは、時刻ｔ１〜ｔ９の間、ＶＳＳが印加される。

２．３ 本実施形態に係る効果について
本実施形態に係る構成であると、三次元積層型ＮＡＮＤ型フラッシュメモリであっても、上記第１実施形態と同様の効果が得られる。

また本実施形態における構成では、ビット線ＢＬ（“１”）の電位を、ビット線ＢＬ（“０”）、ソース線ＳＬ、及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤだけでなく、ウェル配線ＣＰＷＥＬＬとの容量カップリングも用いて上昇させている。もちろん、本実施形態においてもウェル配線ＣＰＷＥＬＬを用いずに、第１実施形態と同様にビット線ＢＬ（“０”）、ソース線ＳＬ、及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤによってビット線ＢＬ（“１”）を昇圧させても良い。しかし、ウェル配線ＣＰＷＥＬＬも合わせて用いることで、より高速に、またより十分な電位までビット線ＢＬ（“１”）の電位を上昇させることが出来る。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、第１及び第２実施形態において、“０”データの書き込みを、閾値の変動量が異なる複数の書き込み条件を組み合わせて行うものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。

３．１ 書き込み動作について
まず、本実施形態における書き込み動作について大まかに説明する。本実施形態に係る書き込み動作は、第１の書き込み動作と第２の書き込み動作とを含む。各書き込み動作は、電荷蓄積層に電子を注入して閾値電圧を上昇させるプログラム動作と、プログラム動作の結果、目標とする値に閾値電圧が達したか否かを判定するベリファイ動作とを含む。

シーケンサ１２１は、書き込み動作を開始してからメモリセルトランジスタの閾値電圧が第１のベリファイレベルＶＬ１に到達するまでは、第１の書き込み動作を行う。第１の書き込み動作では、閾値の変動量の比較的大きい書き込み条件（以下、「第１の条件」と呼ぶ）を用いて、データがプログラムされる（以下、「第１のプログラム」と呼ぶ）を行う。

メモリセルトランジスタの閾値電圧が第１のベリファイレベルＶＬ１に達すると、シーケンサ１２１は第２の書き込み動作を行う。第２の書き込み動作では、第１のプログラムよりも閾値電圧の変動量の小さい条件（これを「第２の条件」と呼ぶ）でデータがプログラムされる（第２のプログラム）。また第２の書き込みでは、第１のベリファイレベルより高い第２のベリファイレベルＶＬ２が用いられる。

次に、第１及び第２の書き込み動作による閾値電圧の変動の仕方について、図１５を用いて説明する。図１５の上段は第１のプログラムを示し、下段は第２のプログラムを示している。

図１５の上段の例では、シーケンサ１２１は、第１のプログラムを３回実行している。具体的には、１回目及び２回目のプログラムでは、シーケンサ１２１は、全てのメモリセルトランジスタＭＴの閾値が、第１のベリファイレベルＶＬ１未満のため、全メモリセルトランジスタＭＴを対象として第１のプログラムを行う。そして、３回目のプログラムでは、閾値が第１のベリファイレベルＶＬ１未満のメモリセルトランジスタＭＴに対しては、第１のプログラムが行われ、閾値が第１のベリファイレベルＶＬ１以上且つ第２のベリファイレベルＶＬ２未満のメモリセルトランジスタＭＴに対しては、第２のプログラムが行われる。

つまり、書き込み対象となる１ページ内において、第１のプログラムと第２のプログラムとが同時に行われる。具体的には、センスアンプ１１３は、閾値が第１のベリファイレベルＶＬ１未満のメモリセルトランジスタＭＴに対応するビット線ＢＬには例えばＶＳＳを印加し、閾値が第１のベリファイレベルＶＬ１以上且つ第２のベリファイレベルＶＬ２未満のメモリセルトランジスタＭＴに対応するビット線ＢＬにはＶＳＳよりも高い電圧を印加する。そして、３回目のプログラムで、全てのメモリセルトランジスタＭＴの閾値が第１のベリファイレベルＶＬ１以上になったと仮定する。

図１５の下段は、４回目以降のプログラムによる閾値変動の様子を示す。図示するように、４回目のプログラムで、一部のメモリセルトランジスタＭＴの閾値が第２のベリファイレベルＶＬ２以上になったとする。

すると、５回目のプログラムでは、閾値が第２のベリファイレベルＶＬ２未満のメモリセルトランジスタＭＴに対しては、引き続き第２のプログラムが行われる。他方、閾値が第２のベリファイレベルＶＬ２以上になったメモリセルトランジスタＭＴに対応するビット線ＢＬには、非書き込み電圧が印加されることで、当該メモリセルトランジスタＭＴへのプログラムは禁止される。６回目も同様である。そして、この６回目のプログラムの結果、全ての書き込み対象のメモリセルトランジスタＭＴの閾値が第２のベリファイレベルＶＬ２以上になると、“１”レベルから“０”レベルへの書き込みが完了する。なお、第１の条件を用いた書き込みによる閾値の変動量をΔＶＴ１とし、第２の条件を用いた書き込みによる閾値の変動量をΔＶＴ２とすると、ΔＶＴ１とΔＶＴ２の関係は、ΔＶＴ１＞ΔＶＴ２となる。

このように本実施形態における書き込み動作では、書き込み対象のメモリセルトランジスタＭＴの現在の閾値が、目標とする閾値レベルから大きく離れている場合は、閾値の変動量が大きい（粗い）条件を用いてプログラムを行う。そしてメモリセルトランジスタＭＴの現在の閾値が、目標とする閾値レベルに近づくと、閾値の変動量が小さい（細かい）条件を用いてプログラムを行うものである。

３．２ 書き込み動作の詳細について
次に、本実施形態における書き込み動作の詳細につき、図１６を用いて説明する。図１６は、第１実施形態で説明した図５のフローチャートに対応しており、以下では図５と異なる点についてのみ説明する。なお以下の説明では、第１の書き込み動作において“０”データが書き込まれるメモリセルトランジスタに対応するビット線ＢＬ及びそのＮＡＮＤストリング１１６のチャネル電位をＢＬ（“０”）及びＶch0と表記し、第２書き込み動作においてはＢＬ（“ＱＰＷ”）及びＶch_QPWと表記する。“１”書き込みに関しては、いずれの動作時においてもＢＬ（“１”）及びＶch1と表記する。

図１６に示すように、書き込み動作は、大まかには第１実施形態と同様に第１乃至第３ステップを含む。

<第１ステップについて＞
第１ステップは、第１実施形態と同様である。ＢＬ（“ＱＰＷ”）には、ＢＬ（“０”）と同様にセンスアンプ１１３からＶＳＳ（例えば０Ｖ）が印加され（ステップＳ１−１’）、Ｖch_QPWもＶＳＳとされる（ステップＳ１−２’）。

<第２ステップについて＞
第２ステップも、第１実施形態と同様である。ＢＬ（“ＱＰＷ”）には、ＢＬ（“０”）と同様にセンスアンプ１１３から正電圧ＶＢＬＬ１が印加され（ステップＳ２−１’）、Ｖch_QPWもＶＢＬＬ１とされる（ステップＳ２−２’）。

＜第３ステップについて＞
第３ステップでは、第１実施形態と異なり、センスアンプ１１３はビット線ＢＬ（“ＱＰＷ”）に正電圧ＶＢＬＬ２（例えば０．５Ｖであり、ＶＳＳ＜ＶＢＬＬ２＜ＶＳＧＤ２）を印加する（ステップＳ３−１’）。この結果、Ｖch_QPWもＶＢＬＬ２とされる。そして、この状態でデータがプログラムされる（ステップＳ３−２）
次に、上記データの書き込み動作時の各配線の電圧変化について、図１７を用いて説明する。図１７は、第１実施形態における図６に対応し、以下では第１実施形態と異なる点にのみ着目して説明する。

＜第１及び第２ステップについて＞
第１及び第２ステップ（時刻ｔ１〜ｔ６）におけるビット線ＢＬ（“ＱＰＷ”）の電位及びチャネル電位Ｖch_QPWは、ビット線ＢＬ（“０”）の電位及びチャネル電位Ｖch0と同じであり、第１実施形態と同様であるので説明は省略する。

＜第３ステップについて＞
第３ステップでは、まず時刻ｔ６で、第２のプログラムを行うセンスアンプユニットＳＡＵのラッチ回路２１０に保持されているデータが反転される。具体的には、シーケンサ１２１は、信号ＢＬＣの電圧をＶＳＳにし、トランジスタ４１をオフ状態にする。そしてシーケンサ１２１は、ラッチ回路２１０のノードＬＡＴに“Ｈ”レベル（“１”データ）を与え、ノードＩＮＶに“Ｌ”レベル（“０”データ）を与える。これにより、図５で説明したセンスアンプユニットＳＡＵにおいて、第１のスイッチがオン状態になり、第２のスイッチがオフ状態になる。よって、時刻ｔ６以降、ビット線ＢＬ（“ＱＰＷ”）には、ビット線ＢＬ（“１”）と同様に、トランジスタ４１でＶＤＤＳＡがクランプされた正電圧が印加される。

次に時刻ｔ７で、シーケンサ１２１は、信号ＢＬＣの電圧をＶＢＬＣ３（例えば０．５Ｖ＋Ｖtであり、ＶＢＬＣ３＜ＶＢＬＣ２）とする。これにより第２のプログラムを行うセンスアンプユニットＳＡＵは、ビット線ＢＬ（“ＱＰＷ”）に電圧ＶＢＬＬ２（例えば０．５Ｖ）を印加する。この際、電圧ＶＢＬＬ２は、ビット線ＢＬ（“０”）の電圧ＶＳＳよりも高く、選択トランジスタＳＴ１がオン状態になるように電圧ＶＳＧＤ２−Ｖtより低い電圧とされる。すると、選択トランジスタＳＴ１がオン状態のため、チャネル電位Ｖch_QPWも、ビット線ＢＬ（“ＱＰＷ”）から転送されたＶＢＬＬ２になる。また、“１”を書き込むセンスアンプユニットＳＡＵでは、ビット線ＢＬ（“１”）の電位ＶＢＬＨ３がＶＢＬＣ３より高いためトランジスタ４１がカットオフ状態になる。

次に時刻ｔ８〜ｔ１０の間、図６の時刻ｔ６〜ｔ８で説明したように、ロウデコーダ１１２は、非選択ワード線ＷＬにＶＰＡＳＳを印加し、選択ワード線ＷＬにＶＰＡＳＳ及びＶＰＧＭを順次印加する。これにより、第１及び第２のプログラムの対象となるメモリセルトランジスタＭＴでは、電荷蓄積層に電荷が注入される。この際、チャネル電位Ｖch_QPWはチャネル電位Ｖch0よりも高いため、第２のプログラムでは、第１のプログラムよりも電荷蓄積層に注入される電荷の量が少なくなり、閾値の変動量が小さくなる。

次に時刻ｔ１０〜ｔ１１の間、リカバリ動作が行われ、書き込みが終了する。

３．３ 本実施形態に係る効果
本実施形態に係る構成であると、上記第１及び第２実施形態と同様の効果が得られる。

更に、本実施形態に係る構成では、メモリセルトランジスタＭＴの閾値が目標のレベルから大きく離れている場合には、第１のプログラムを実行して閾値の変動を大きくする。これにより、プログラムの繰り返し回数を少なくすることが出来る。よって、書き込み時の処理速度を向上出来る。

更に、メモリセルトランジスタＭＴの閾値が目標のレベルに近い場合には、第２のプログラムを実行して閾値の変動を小さくする。このように閾値の変動量を変えることにより、閾値の細かい制御が可能となり、閾値分布幅が小さくなるように書き込みをすることが出来る。よって、書き込み時の信頼性が向上出来る。

なお、本実施形態は、第２実施形態にも適用出来る。更に、本実施形態では、２つの書き込み条件を用いた書き込み動作（第１及び第２の書き込み動作）によってデータが書き込まれる場合を例に説明したが、３つ以上の書き込み条件を用いた場合であっても良い。

４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、第２実施形態において、書き込みの初期段階で選択ブロックＢＬＫの全てのＮＡＮＤストリング１１６のチャネルの電位を容量カップリングにより上昇させるものである。以下では、第２実施形態と異なる点についてのみ説明する。

４．１ 本実施形態に係る書き込み動作の概念について
まず、書き込み動作の概念について、図１８を用いて説明する。図１８は、第１実施形態で説明した図５に対応しており、以下では、第１及び第２実施形態と異なる点にのみ着目して説明する。また以下では、選択ブロックＢＬＫの非選択ストリングユニットＳＵのＮＡＮＤストリング１１６のチャネル電位をＶch_NSUと呼ぶ。

＜第０ステップについて＞
本実施形態では、第１ステップの前に第０ステップが行われる。第０ステップでは、まずセンスアンプ１１３が、全てのビット線ＢＬを介して、選択ブロックＢＬＫの全てのＮＡＮＤストリング１１６のチャネルに正電圧ＶＢＬＨ１を転送する。すなわち、選択ブロックＢＬＫの全てのストリングユニットＳＵの選択トランジスタＳＴ１がオンにされた状態で、センスアンプ１１３が全ビット線ＢＬに正電圧ＶＢＬＨ１を印加する（ステップＳ０−１）。

そして、全てのビット線ＢＬがセンスアンプ１１３と電気的に切断された状態で、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電位はＶＵＳＧＤ１に上昇される（ステップＳ０−２）。

この結果、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤとの容量カップリングにより、全てのビット線の電位はＶＢＬＨ２に上昇する。そして選択ブロックＢＬＫの全てのチャネル電位Ｖch0、Ｖch1、Ｖch_NSUがＶＢＬＨ２に上昇する（ステップＳ０−３）。

＜第１〜第３ステップについて＞
第１〜第３ステップの動作は図５とほぼ同じである。異なる点は第１〜第３ステップにおいて、選択ブロックＢＬＫの非選択ＳＵのチャネルはフローティング状態にあるため、容量カップリングにより昇圧されたチャネル電位Ｖch_NSU＝ＶＢＬＨ２が維持されている点である。

４．２ 書き込み動作の詳細について
次に、本実施形態における書き込み時の各配線の電圧変化について、図１９を用いて説明する。図１９は、第２実施形態で説明した図１４に対応し、以下では第２実施形態と異なる点にのみ着目して説明する。

＜第０ステップ＞
図示するように、第０ステップが時刻ｔ１〜ｔ５において実行される。まず時刻ｔ１において、シーケンサ１２１は、信号ＢＬＣの電圧をＶＢＬＣ１（例えば１．５Ｖ＋Ｖt）とする。また、ノードＳＲＣＧＮＤに電圧ＶＳＲＣＧＮＤ０（＞１．５Ｖ）を印加する。電圧ＶＳＲＣＧＮＤ０は、ＶＢＬＣ１−Ｖtよりも高い電圧であり、例えばＶＤＤＳＡと同電位であっても良い。

これによりセンスアンプユニットＳＡＵは、全てのビット線ＢＬに、トランジスタ４１でクランプされた電圧ＶＢＬＨ１（１．５Ｖ）を印加する。

そしてロウデコーダ１１２は、選択ブロックＢＬＫの全てのセレクトゲート線ＳＧＤに電圧ＶＳＧＤ１（例えば４．５Ｖ）を印加する。他方で、ロウデコーダ１１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤにＶＳＳを印加する。これにより、選択ブロックＢＬＫの選択及び非選択ストリングユニット内の全ての選択トランジスタＳＴ１がオン状態となる。この結果、選択ストリングユニットＳＵのチャネル電位Ｖch0、Ｖch1、及び非選択ストリングユニットＳＵのチャネル電位Ｖch_NSUは、ＶＢＬＨ１（１．５Ｖ）になる。

次に時刻ｔ２で、シーケンサ１２１は、信号ＢＬＣの電圧をＶＳＳにする。これによりトランジスタ４１はオフ状態となり、全てのビット線ＢＬがフローティング状態となる。

そしてドライバ１２４は、ソース線ＳＬに電圧ＶＳＲＣ（例えば１．５Ｖ）を印加する。またロウデコーダ１１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤに電圧ＶＵＳＧＤ１（例えば０．８Ｖ）を印加する。

これにより、全てのビット線ＢＬの電位が、ソース線ＳＬの電位ＶＳＲＣ（１．５Ｖ）、及び非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電位ＶＵＳＧＤ１（０．８Ｖ）との容量カップリングにより、電圧ＶＢＬＨ２（例えば２．５Ｖ）に上昇する。そして、選択ブロックＢＬＫのチャネル電位Ｖch0、Ｖch1、及びＶch_NSUは、選択トランジスタＳＴ１がオン状態のため、ビット線ＢＬと同じくＶＢＬＨ２になる。

次に時刻ｔ３でロウデコーダ１１２は、選択ブロックＢＬＫの非選択ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤにＶＳＳを印加し、選択トランジスタＳＴ１をオフ状態とする。これにより非選択ストリングユニットＳＵのＮＡＮＤストリング１１６はフローティング状態にされる。

次に時刻ｔ４でシーケンサ１２１は、信号ＢＬＣの電圧をＶＢＬＣ１（例えば１．５Ｖ＋Ｖt）にする。

またドライバ１２４は、ソース線ＳＬに電圧ＶＳＳを印加する。更にロウデコーダ１１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤに電圧ＶＳＳを印加する。すると、容量カップリングの影響により、全てのビット線ＢＬの電位は、ＶＢＬＨ１（例えば１．５Ｖ）になる。

この際、選択ブロックＢＬＫにおける選択ストリングユニットＳＵのチャネル電位Ｖch0及びＶch1は、選択トランジスタＳＴ１がオン状態のため、ビット線ＢＬと同じＶＢＬＨ１（例えば１．５Ｖ）になる。他方で、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのチャネル電位Ｖch_NSUは、選択トランジスタＳＴ１がオフ状態のため、ＶＢＬＨ２（例えば２．５Ｖ）に維持される。

＜第１〜第３ステップ＞
第１〜第３ステップは、第２実施形態で説明した図１４とほぼ同様である。但し、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのチャネル電位Ｖch_NSUは、時刻ｔ３〜ｔ１３の間フローティング状態が維持されている。よって、チャネル電位Ｖch_NSUは、第１〜第３ステップの間、ＶＢＬＨ２（例えば２．５Ｖ）が維持され、時刻ｔ１０〜ｔ１１の間、チャネルブーストによりＶboに上昇する。

４．２ 本実施形態に係る効果
本実施形態に係る構成であると、上記第２実施形態と同様の効果が得られる。

また本実施形態では、非選択ストリングユニットＳＵのチャネル電位Ｖch_NSUを、チャネル電位Ｖch1と同様に、センスアンプユニットＳＡＵから供給される電圧よりも高い状態とする。これにより、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴへの誤書き込みを抑制出来る。よって書き込み動作の信頼性を向上出来る。

なお、本例では、選択ワード線にＶＰＡＳＳ及びＶＰＧＭを印加する際、チャネル電位Ｖch_NSUとチャネル電位Ｖch1が等しい（ＶＢＬＨ２）場合を例に説明したが、両者は異なる電位であっても良い。すなわち、時刻ｔ２において非選択ストリングユニットＳＵのＮＡＮＤストリング１１６のチャネルに充電される電位と、時刻ｔ７において選択ストリングユニットＳＵの“１”書き込みの対象となるＮＡＮＤストリング１１６のチャネルに充電される電位は、異なっていても良く、両者はＶＳＳより高い電圧であれば良い。

更に、時刻ｔ２で印加されるソース線ＳＬの電圧と、時刻ｔ７で印加されるソース線ＳＬの電圧は、互いに異なっていても良い。同様に、時刻ｔ２で印加される非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電圧と、時刻ｔ７で印加される非選択ブロックＢＬＫのセレクトゲート線ＳＧＤの電圧は、互いに異なっていても良い。これらの電圧をどのような値にするかは、容量カップリングの影響を考慮して適宜設定出来る。

５．変形例等
上記実施形態に係る半導体記憶装置は、第１メモリセルトランジスタＭＴ（図１のブロックＢＬＫ０のメモリセルトランジスタＭＴ０）と第１選択トランジスタＳＴ１（図１のブロックＢＬＫ０の選択トランジスタＳＴ１）とを含む第１ＮＡＮＤストリング１１６（図１のブロックＢＬＫ０のＮＡＮＤストリング１１６）を備えた第１ブロックＢＬＫ（図１のブロックＢＬＫ０）と、第２メモリセルトランジスタＭＴ（図１のブロックＢＬＫ１の図示せぬメモリセルトランジスタＭＴ０）と第２選択トランジスタＳＴ１（図１のブロックＢＬＫ１の図示せぬ選択トランジスタＳＴ１）とを含む第２ＮＡＮＤストリング１１６（図１のブロックＢＬＫ１のＮＡＮＤストリング１１６）を備えた第２ブロックＢＬＫ（図１のブロックＢＬＫ１）と、第１及び第２セレクトゲート線（図１のセレクトゲート線ＳＧＤ０及びＳＧＤ１）と、第１ビット線ＢＬ（図１のビット線ＢＬ０）と、第１センスアンプユニットＳＡＵ（図１のセンスアンプユニットＳＡＵ）とを具備する。第１選択トランジスタＳＴ１には、第１セレクトゲート線ＳＧＤが接続される。第２選択トランジスタＳＴ１には第２セレクトゲート線ＳＧＤが接続される。第１及び第２ＮＡＮＤストリング１１６は第１ビット線ＢＬに共通に接続される。第１ビット線ＢＬは第１センスアンプユニットＳＡＵに接続される。第１メモリセルトランジスタＭＴへのデータの書き込み時において、第１セレクトゲート線ＳＧＤに第１選択トランジスタＳＴ１をオン状態とする第１電圧（図６のＶＳＧＤ１）が印加され、且つ第１センスアンプユニットＳＡＵと第１ビット線ＢＬとが電気的に遮断された状態で、第２セレクトゲート線ＳＧＤの電圧が第２電圧（図６のＶＵＳＧＤ１）に上昇される。第２セレクトゲート線ＳＧＤの電圧が第２電圧（図６のＶＵＳＧＤ１）に上昇された後、第１セレクトゲート線ＳＧＤに第１電圧より低い第３電圧（図６のＶＳＧＤ２）が印加される。

上記実施形態を適用することにより、書き込み動作の信頼性を向上出来る半導体記憶装置を提供出来る。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

例えば上記実施形態において、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤにＶＵＳＧＤ１を印加する前に、非選択ブロックＢＬＫのＮＡＮＤストリング１１６のチャネルの電位を上昇させても良い。このような例を図１９に示す。

図示するように、第１ステップ（時刻ｔ１）において、ロウデコーダ１１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤに電圧ＶＵＳＧＤ０（例えば１．５Ｖ＋Ｖt_st）を印加する。電圧ＶＵＳＧＤ０は非選択ブロックＢＬＫのセレクトゲート線ＳＧＤに印加される電圧で、ＶＵＳＧＤ０＞ＶＵＳＧＤ１であり、例えばＶＳＧＤ１（例えば４．５Ｖ）と同じ電圧でも良い。これにより、非選択ブロックＢＬＫの選択トランジスタＳＴ１がオン状態となり、非選択ブロックＢＬＫにおいて、ビット線ＢＬ（“１”）に接続されたＮＡＮＤストリング１１６のチャネル電位が、選択ブロックＢＬＫにおいて、ビット線ＢＬ（“１”）に接続されたＮＡＮＤストリング１１６のチャネル電位Ｖch1と同じ１．５Ｖに上昇する。これにより、時刻ｔ３において、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤにＶＵＳＧＤ１（例えば０．８Ｖ）を印加した際、非選択ブロックＢＬＫにおいて”１“書き込みに対応する選択トランジスタＳＴ１の誤動作を抑制することが出来る。

また、上記実施形態に、例えば電圧センス方式のセンスアンプを用いることが出来る。この場合、偶数ビット線ＢＬｅと奇数ビット線ＢＬｏとの２本のビット線ＢＬ毎にセンスアンプユニットＳＡＵが設けられている。よって、センスアンプユニットＳＡＵに電気的に接続されていないビット線ＢＬの電位を適宜設定することにより、センスアンプユニットＳＡＵに電気的に接続されているビット線ＢＬと、非接続のビット線ＢＬとの容量カップリングを用いても良い。

上記実施形態は、第２実施形態と異なる三次元積層型ＮＡＮＤ型フラッシュメモリにも適用出来る。例えば、ＮＡＮＤストリング１１６の半導体層が半導体基板上方に向かってＵ字型をした構成でも良く、あるいは半導体基板の平面方向にメモリセルトランジスタＭＴが配列されたＮＡＮＤストリング１１６が、半導体基板上方に向かって順次積層された構成でも良い。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

なお、本発明に関する各実施形態において、以下の通りであっても良い。

（１）読み出し動作では、
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

２２…ｐ型ウェル、２３、２４、２５、３１、３５、３７…配線層、２７…ブロック絶縁膜、２８…電荷蓄積層、３０、３４、３６…半導体層、３２…ｎ^＋型不純物拡散層、３３…ｐ^＋型不純物散層、４０〜４７、５２〜５４…ｎチャネルＭＯＳトランジスタ、４８〜５１、５５〜５７…ｐチャネルＭＯＳトランジスタ、５８…キャパシタ素子、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１６…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…チャージポンプ、１２３…レジスタ、１２４…ドライバ

Claims (9)

1. 第１メモリセルトランジスタと第１選択トランジスタとを含む第１ＮＡＮＤストリングを備えた第１ブロックと、
   第２メモリセルトランジスタと第２選択トランジスタとを含む第２ＮＡＮＤストリングを備えた第２ブロックと、
   前記第１選択トランジスタに接続された第１セレクトゲート線と、
   前記第２選択トランジスタに接続された第２セレクトゲート線と、
   前記第１ＮＡＮＤストリング及び前記第２ＮＡＮＤストリングに共通に接続される第１ビット線と、
   前記第１ビット線に接続される第１センスアンプユニットと
   を具備し、前記第１メモリセルトランジスタへのデータの書き込み時において、前記第１セレクトゲート線に前記第１選択トランジスタがオン状態とされる第１電圧が印加され、且つ前記第１センスアンプユニットと前記第１ビット線が電気的に遮断された状態で、前記第２セレクトゲート線の電圧が第２電圧に上昇され、
   前記第２セレクトゲート線の電圧が前記第２電圧に上昇された後に、前記第１セレクトゲート線には前記第１電圧より低い第３電圧が印加される
   ことを特徴とする半導体記憶装置。
2. 前記第１メモリセルトランジスタに接続された第１ワード線と、
   前記第２メモリセルトランジスタに接続された第２ワード線と
   を更に具備し、前記データの書き込み時において、前記第１セレクトゲート線に前記第３電圧が印加された状態で、前記第１ワード線に前記第１乃至第３電圧よりも大きい第４電圧が印加されることを特徴とする請求項１記載の半導体記憶装置。
3. 第２ビット線を更に具備し、
   前記第１ブロックは、第３メモリセルトランジスタと前記第１セレクトゲート線に接続された第３選択トランジスタとを含み、前記第２ビット線に接続された第３ＮＡＮＤストリングを更に具備し、
   前記データの書き込み時において、前記第１セレクトゲート線に前記第１電圧が印加され、且つ前記第１センスアンプユニットと前記第１ビット線が電気的に遮断された状態で、前記第１ビット線の電圧は第５電圧に上昇され、前記第２ビット線には前記第５電圧と異なる第６電圧が印加される
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記第３電圧は、前記第１選択トランジスタをオフ状態とし、前記第３選択トランジスタをオン状態とすることを特徴とする請求項３記載の半導体記憶装置。
5. 前記第１乃至第３ＮＡＮＤストリングに共通に接続されるソース線を更に具備し、
   前記データの書き込み時において、前記第１セレクトゲート線に前記第１電圧が印加され、且つ前記第１センスアンプユニットと前記第１ビット線が電気的に遮断された状態で、前記ソース線に正の第７電圧が印加される
   ことを特徴とする請求項３または４記載の半導体記憶装置。
6. 前記第２ビット線に接続される第２センスアンプユニットを更に具備し、前記データの書き込み時において、
   第１タイミングで、前記第１ビット線には第８電圧が印加され、前記第１セレクトゲート線には前記第１電圧が印加され、
   前記第１タイミングの後の第２タイミングで、前記第１ビット線は、前記第１センスアンプユニットと電気的に遮断にされ、
   前記第２タイミングの後の第３タイミングで、前記第２セレクトゲート線には前記第２電圧が印加され、前記ソース線には前記第７電圧が印加され、前記第２ビット線には前記第６電圧が印加され、
   前記第１ビット線の電圧は、前記第８電圧より高い前記第５電圧に上昇され、
   前記第３タイミングの後の第４タイミングで、前記第１セレクトゲート線に前記第３電圧が印加され、
   前記第４タイミングの後の第５タイミングで、前記第２ビット線に前記第６電圧より低い電圧が印加される
   ことを特徴とする請求項５記載の半導体記憶装置。
7. 前記第３タイミングにおいて、前記ソース線に印加される前記第７電圧は、前記第１タイミング及び前記第２タイミングにおける前記ソース線の電圧よりも高い電圧であることを特徴とする請求項６記載の半導体記憶装置。
8. 前記第１及び第２センスアンプユニットに電圧を供給する配線を更に具備し、前記第３タイミングにおいて、前記配線は、前記第５電圧よりも高い第９電圧を印加されることを特徴とする請求項６記載の半導体記憶装置。
9. 前記第１ブロックにおいて、第４メモリセルトランジスタと第３セレクトゲート線に接続された第４選択トランジスタとを含む第４ＮＡＮＤストリングを更に具備し、
   前記第１タイミングより前のタイミングにおいて、前記第１及び第３セレクトゲート線に前記第１電圧が印加され、且つ前記第１センスアンプユニットと前記第１ビット線が電気的に遮断され、且つ前記第２センスアンプユニットと前記第２ビット線が電気的に遮断された状態で、前記第２セレクトゲート線には前記第２電圧が印加され、
   前記第２セレクトゲート線に前記第２電圧が印加された後に、前記第３セレクトゲート線には、前記第４選択トランジスタをオフ状態にする前記第１電圧よりも低い電圧が印加される
   ことを特徴とする請求項６記載の半導体記憶装置。