JP2016167325A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、直列に順に接続された第1選択トランジスタST2b、第2選択トランジスタST2a、および第1メモリセルトランジスタMTを含む第1メモリストリング18と、前記第1メモリセルトランジスタの一端に電気的に接続されたビット線BLと、前記第1選択トランジスタの一端に電気的に接続されたソース線SLと、前記第1選択トランジスタの一端に接続され、かつ前記ソース線と共通ノードに接続されたウェル領域20と、を具備する。前記ソース線および前記ウェル領域に第1電圧VDDが印加され、前記第1選択トランジスタのゲートに前記第1電圧が印加され、前記第2選択トランジスタのゲートに前記第1電圧より小さい第2電圧VSSが印加される。
【選択図】 図2
Description
以下に図1乃至図9を用いて、第1実施形態に係る半導体記憶装置について説明する。ここでは、半導体記憶装置として、3次元積層型のNAND型フラッシュメモリを例に説明する。
図1乃至図3を用いて、第1実施形態に係る半導体記憶装置における構成について説明する。
このデータ単位がページとなる。
図4乃至図7を用いて、第1実施形態に係る半導体記憶装置における書き込み動作について説明する。
図8に示すように、第1比較例では、図5Aに示す本実施形態に対して、セレクトゲート線SGSBに電圧VSSが印加されている。ウェル領域20側に注目すると、ウェル領域20の電圧VDDよりもチャネルの電圧VSSの方が小さいため、ウェル領域20内の正孔はチャネル側へと流れようとする。このとき、セレクトゲート線SGSB,SGSにはともに電圧VSSが印加されている。このため、正孔は、選択トランジスタST2b,2aでカットオフされず、チャネルへと流れる。また、セレクトゲート線SGDには電圧VSSが印加されているため、正孔は選択トランジスタST1でもカットオフされない。その結果、正孔はビット線BLまで流れてしまい、その結果、貫通電流が発生してしまう。
以下に図10および図11を用いて、第2実施形態に係る半導体記憶装置について説明する。なお、第2実施形態において、上記第1実施形態と同様の点については説明を省略し、主に異なる点について説明する。
図10および図11を用いて、第2実施形態に係る半導体記憶装置における書き込み動作について説明する。
第1の実施形態では、ウェル領域20からの正孔をセレクトゲート線SGSBのみでカットオフしていた。この場合、各ストリングにおいて、少なからず正孔のリークが生じてしまう。このリークは、1個の非選択ブロックBLKでは少なくても、全ての非選択ブロックBLKでは大きな値となる。
以下に図12乃至図15を用いて、第3実施形態に係る半導体記憶装置について説明する。なお、第3実施形態において、上記第1実施形態と同様の点については説明を省略し、主に異なる点について説明する。
図12および図13を用いて、第3実施形態に係る半導体記憶装置における書き込み動作について説明する。
第3実施形態では、セレクトゲート線SGSBに電圧VDDが印加され、セレクトゲート線SGSはフローティングである。これにより、ウェル領域20からの正孔をセレクトゲート線SGSBでカットオフすることができる。一方、セレクトゲート線SGSはフローティングとするため、これに電圧を印加する回路を動作させる必要はない。したがって、消費電力を削減することができる。
Claims (9)
- 直列に順に接続された第1選択トランジスタ、第2選択トランジスタ、および第1メモリセルトランジスタを含む第1メモリストリングと、
前記第1メモリセルトランジスタの一端に電気的に接続されたビット線と、
前記第1選択トランジスタの一端に電気的に接続されたソース線およびウェル領域と、
を具備し、
前記ソース線および前記ウェル領域に第1電圧が印加され、前記第1選択トランジスタのゲートに前記第1電圧が印加され、前記第2選択トランジスタのゲートに前記第1電圧より小さい第2電圧が印加される
ことを特徴とする半導体記憶装置。 - 前記ソース線および前記ウェル領域に前記第1電圧が印加される前に、前記第1選択トランジスタのゲートに前記第1電圧が印加され、かつ前記第2選択トランジスタのゲートに前記第2電圧が印加されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1メモリストリングは、前記第1メモリセルトランジスタと前記ビット線との間に直列に接続された第3選択トランジスタをさらに含み、
前記第3選択トランジスタのゲートに、前記第1電圧をカットオフし、前記第2電圧を転送する第3電圧が印加される
ことを特徴とする請求項1に記載の半導体記憶装置。 - 直列に順に接続された第4選択トランジスタ、第5選択トランジスタ、および第2メモリセルトランジスタを含む第2メモリストリングをさらに具備し、
前記第2メモリセルトランジスタの一端は前記ビット線に電気的に接続され、前記第4選択トランジスタの一端は前記ソース線および前記ウェルに電気的に接続され、
前記第4選択トランジスタのゲートに前記第1電圧が印加され、前記第2選択トランジスタのゲートに前記第2電圧が印加される
ことを特徴とする請求項1に記載の半導体記憶装置。 - 直列に順に接続された第4選択トランジスタ、第5選択トランジスタ、および第2メモリセルトランジスタを含む第2メモリストリングをさらに具備し、
前記第2メモリセルトランジスタの一端は前記ビット線に電気的に接続され、前記第4選択トランジスタの一端は前記ソース線および前記ウェルに電気的に接続され、
前記第4選択トランジスタのゲートおよび前記第5選択トランジスタのゲートに前記第1電圧が印加される
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第2メモリストリングは、前記第2メモリセルトランジスタと前記ビット線との間に直列に接続された第6選択トランジスタをさらに含み、
前記第6選択トランジスタのゲートに前記第2電圧が印加される
ことを特徴とする請求項5に記載の半導体記憶装置。 - 直列に順に接続された第4選択トランジスタ、第5選択トランジスタ、および第2メモリセルトランジスタを含む第2メモリストリングをさらに具備し、
前記第2メモリセルトランジスタの一端は前記ビット線に電気的に接続され、前記第4選択トランジスタの一端は前記ソース線および前記ウェルに電気的に接続され、
前記第4選択トランジスタのゲートおよび前記第5選択トランジスタのゲートの一方に前記第1電圧が印加され、他方はフローティングである
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第2メモリストリングは、前記第2メモリセルトランジスタと前記ビット線との間に直列に接続された第6選択トランジスタをさらに含み、
前記第6選択トランジスタのゲートに前記第2電圧が印加される
ことを特徴とする請求項7に記載の半導体記憶装置。 - 前記ソース線は第1導電型のキャリアを含み、前記ウェル領域は前記第1導電型と異なる第2導電型のキャリアを含むことを特徴とする請求項1に記載の半導体記憶装置。
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US20230097040A1 (en) * | 2021-09-28 | 2023-03-30 | Sandisk Technologies Llc | Secondary cross-coupling effect in memory apparatus with semicircle drain side select gate and countermeasure |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007266143A (ja) * | 2006-03-27 | 2007-10-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US20100074021A1 (en) * | 2006-07-28 | 2010-03-25 | Micron Technology, Inc. | Nand flash memory programming |
JP2016058118A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社東芝 | 半導体メモリ |
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---|---|---|---|---|
US7259991B2 (en) * | 2005-09-01 | 2007-08-21 | Micron Technology, Inc. | Operation of multiple select gate architecture |
US7428165B2 (en) * | 2006-03-30 | 2008-09-23 | Sandisk Corporation | Self-boosting method with suppression of high lateral electric fields |
US8488381B2 (en) * | 2009-02-02 | 2013-07-16 | Samsung Electronics Co., Ltd. | Non-volatile memory device having vertical structure and method of operating the same |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007266143A (ja) * | 2006-03-27 | 2007-10-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US20100074021A1 (en) * | 2006-07-28 | 2010-03-25 | Micron Technology, Inc. | Nand flash memory programming |
JP2016058118A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社東芝 | 半導体メモリ |
JP2016157494A (ja) * | 2015-02-24 | 2016-09-01 | 株式会社東芝 | 半導体記憶装置 |
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