JP2009205764A - 半導体記憶装置 - Google Patents

Abstract

【課題】 微細化に有利である半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、第１，第２選択トランジスタと、前記第１，前記第２選択トランジスタ間に直列に接続された複数のメモリセルトランジスタからなり、それぞれの第１及び第２選択トランジスタが隣接するように配置された第１乃至第３メモリセルユニット(MU1-MU3)と、前記第１，第２メモリセルユニットの第１選択トランジスタの端部に共通接続された第１ビット線BL1と、前記第３メモリセルユニットの第１選択トランジスタの端部に接続された第２ビット線BL2と、前記第１メモリセルユニットの第２選択トランジスタの端部に接続された第１ソース線SL1と、前記第２，第３メモリセルユニットの第２選択トランジスタの端部に共通接続された第２ソース線SL2とを具備し、前記第１及び第２選択トランジスタに隣接したメモリセルトランジスタを選択メモリセルトランジスタとして利用する。
【選択図】 図１

Description

この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリの倍ピッチコンタクト等に適用されるものである。

半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を生かし、近年では、携帯オーディオ機器をはじめ、様々な電子機器のメインメモリとして使用されはじめている（例えば、特許文献１参照）。

このＮＡＮＤ型フラッシュメモリの書き込み方式として、セルフブースト（Self-Boost）方式がある。この書き込み方式は、ビット線に０Ｖまたは電源電圧Ｖccを印加し、ドレイン側選択ゲートは電源電圧Ｖccでオン（ON）状態、一方ソース側選択ゲートは０Ｖでオフ（OFF）状態、さらにソース線は内部電源Ｖccとすることで、メモリセルユニットをそれぞれ“０”（書き込み状態）、“１”（ブースト状態）にする。

一方、読み出し動作は、読み出しセルのワード線を０Ｖに固定し、その他のセルを読み出し電圧Ｖread、ドレイン側選択ゲートを電源電圧ＶccでON状態、ソース側選択ゲートを０Ｖでカットオフさせてビット線および配線を充電させる。その後、ソース側選択ゲートを電源電圧ＶccでON状態にする。この際、読み出しセルが書込み状態では、ワード線が０Ｖとなるため、カットオフされて充電されたドレイン側電位は変化しない。一方、読み出しセルが消去状態ではワード線が０Ｖでカットオフできず、ソース側に放電されドレイン側の電位が低下する。このビット線電位をセンスアンプ等でモニタすることで読み出しを行っている。

このように、従来の構成では、ビット線１本にそれぞれ１本のビット線コンタクトが必要である。隣り合うコンタクトのピッチはビット線ピッチで決定されるため、微細化が進むにつれてコンタクト加工が非常に困難になってくる。そのため、従来の構成では、微細化に対して不利である、という問題がある。

上記のように、従来の半導体記憶装置は、微細化に不利であるという問題があった。
特開２００５−２３５２６０号公報

この発明は、微細化に有利である半導体記憶装置を提供する。

この発明の一態様によれば、第１選択トランジスタと、第２選択トランジスタと、前記第１選択トランジスタと前記第２選択トランジスタ間に第１方向に直列に接続された複数のメモリセルトランジスタからなり、それぞれのメモリセルトランジスタの第１及び第２選択トランジスタが前記第１方向と交差する第２方向に隣接するように配置された第１乃至第３メモリセルユニットと、前記第１メモリセルユニットの第１選択トランジスタの端部、及び前記第２メモリセルユニットの第１選択トランジスタの端部に共通接続された第１ビット線と、前記第３メモリセルユニットの第１選択トランジスタの端部に接続された第２ビット線と、前記第１メモリセルユニットの第２選択トランジスタの端部に接続された第１ソース線と、前記第２メモリセルユニットの第２選択トランジスタの端部、及び前記第３メモリセルユニットの第２選択トランジスタの端部に共通接続された第２ソース線とを具備し、前記第１及び第２選択トランジスタに隣接したメモリセルトランジスタを選択メモリセルトランジスタとして利用する半導体記憶装置を提供できる。

この発明によれば、微細化に有利である半導体記憶装置が得られる。

［概要］
まず、この発明の概要について、図１および図２を用いて説明する。図１は、この概要に係る半導体記憶装置を示す回路図である。
この発明の一例では、微細化に有利であり、かつ不良率を低減できる半導体記憶装置を提案する。
この半導体記憶装置の構成は、例えば、図１および図２のように示される。図２は、この概要に係る半導体記憶装置の一データ書き込み動作を示す回路図である。
図１に示すように、この例に係る半導体記憶装置は、第１選択トランジスタ（ＳＴＳ１〜ＳＴＳ３）と、第２選択トランジスタ（ＳＴＤ１〜ＳＴＤ３）と、第１選択トランジスタと第２選択トランジスタ間に図中縦方向に直列に接続された複数のメモリセルトランジスタ（ＭＣ）からなり、それぞれの第１及び第２選択トランジスタが図中横方向に隣接するように配置された第１乃至第３メモリセルユニット（ＭＵ１〜ＭＵ３）と、第１メモリセルユニットの第１選択トランジスタの端部、及び前記第２メモリセルユニットの第１選択トランジスタの端部に共通接続された第１ビット線ＢＬ１と、第３メモリセルユニットの第１選択トランジスタの端部に接続された第２ビット線ＢＬ２と、第１メモリセルユニットの第２選択トランジスタの端部に接続された第１ソース線ＳＬ１と、第２メモリセルユニットの第２選択トランジスタの端部、及び第３メモリセルユニットの第２選択トランジスタの端部に共通接続された第２ソース線ＳＬ２とを具備するものである。

そのため、ワード線方向に隣接する２つのメモリセルユニットＭＵ１〜ＭＵ３において、倍ピッチコンタクトでソース線ＳＬ１，ＳＬ２およびビット線ＢＬ１，ＢＬ２を共有することができる。従って、微細化に対して有利である。

さらに、図２に示すように、第１乃至第３メモリセルユニットの選択トランジスタに隣接した第１乃至第６メモリセルトランジスタＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，ＳＭＣ２２，ＳＭＣ３１，ＳＭＣ３２を選択メモリセルトランジスタとして利用するものである。

上記のように、本例では、ブロック選択トランジスタＳＴＤ、ＳＴＳの他に、さらに、選択トランジスタＳＴＤ、ＳＴＳに隣接した第１乃至第６メモリセルトランジスタＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，ＳＭＣ２２，ＳＭＣ３１，ＳＭＣ３２を選択メモリセルトランジスタとして利用する。

以下、選択メモリセルトランジスタとしての利用方法の一例を説明する。
選択メモリセルトランジスタは電荷を蓄積する電荷蓄積層を有し、この電荷蓄積層に蓄積する電荷量に応じて、選択メモリセルトランジスタの閾値が変動する。

選択メモリセルトランジスタとして利用するためには、第１乃至第６メモリセルトランジスタＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，ＳＭＣ２２，ＳＭＣ３１，ＳＭＣ３２に対して、予備データ書き込みを行う。予備データ書き込みは、本例では、データ消去後、かつ、データ書き込み前に行う。予備データ書き込みが行われた後の第１乃至第６メモリセルトランジスタ閾値電圧は、図２のように示される。

即ち、第１，第４，第５メモリセルトランジスタＳＭＣ１１，ＳＭＣ２２，ＳＭＣ３１は、“１０”レベルの閾値電圧に書き込まれる。第２，第３，第６メモリセルトランジスタＳＭＣ１２，ＳＭＣ２１，ＳＭＣ３２は、“００”レベルの閾値電圧に書き込まれる。そのため、前記第１，第４，第５メモリセルトランジスタＳＭＣ１１，ＳＭＣ２２，ＳＭＣ３１の閾値電圧は、前記第２，第３，第６メモリセルトランジスタＳＭＣ１２，ＳＭＣ２１，ＳＭＣ３２の閾値電圧よりも小さい。

続いて、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１（ＷＬＳ）に、“１０”レベルと“００”レベルの間の電圧Ｖ１（“１０”レベルのみオンする電圧）を印加することにより、第１，第３メモリセルユニットＭＵ１，ＭＵ３を選択する。一方、“００”レベルの第３メモリセルトランジスタＳＭＣ２１はカットオフ状態となるため、第２メモリセルユニットＭＵ２は、非選択となる。

続いて、第１，第２ソース線ＳＬ１，ＳＬ２から、書き込みデータＷＤ１，ＷＤ２を入力し、選択ワード線ＷＬＭに接続された書き込みセル（Write Cell）にデータ書き込みを行う。尚、後述するが、書き込みに限らず、読み出し動作においても、第１乃至第６メモリセルトランジスタＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，ＳＭＣ２２，ＳＭＣ３１，ＳＭＣ３２を選択メモリセルトランジスタとして利用することが可能である。

以上に説明したように、本例に係る構成によれば、微細化に有利であることは明らかである。

以下、最良と思われるいくつかの実施形態について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態では、半導体記憶装置の一例として、多値ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。

[第１の実施形態]
＜１．全体構成例＞
まず、図３を用いて、この発明の第１の実施形態に係る半導体記憶装置の全体構成例を説明する。図３は、第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図である。

図示するように、本例のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御信号及び制御電圧発生回路１７、および制御信号入力端子１８により構成されている。

メモリセルアレイ１１は、複数のブロックにより構成されている。このメモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２が接続されている。

ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御信号及び制御電圧発生回路１７が接続されている。

ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路１７に供給される。

ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

制御信号及び制御電圧発生回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、およびワード線制御回路１６に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路１７によって制御される。制御信号及び制御電圧発生回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。

ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御信号及び制御電圧発生回路１７は、書き込み回路、および読み出し回路を構成している。

＜２．平面構造例、断面構造例、および回路構成例＞
次に、本例の平面構造例、断面構造例、および回路構成例について、図４乃至図７を用いて説明する。図４はこの実施形態に係る半導体記憶装置が有するメモリセルアレイ１１の構造の一例を示す平面図、図５は図４に示すＶＩ−ＶＩ線に沿う断面図、図６はこの実施形態に係るメモリセルアレイ１１の等価回路の一例を示す回路図である。

図４乃至図６に示すように、半導体基板、例えば、Ｐ型シリコン基板（又はＰ型シリコンウェル）１上には、素子分離領域２が形成される。素子分離領域２は、基板１の表面に、素子領域ＡＡを分離する。素子分離領域２の一例は、シャロートレンチアイソレーション（ＳＴＩ）である。素子領域ＡＡ、及び素子分離領域２は、基板１上に、ビット線方向に延びピッチＰで配置される。ピッチＰの一例は２Ｆである。“Ｆ”は最小加工寸法である。素子領域ＡＡ、及び素子分離領域２は、例えば、双方とも最小加工寸法Ｆで形成される。

ワード線方向に延び、ビット線方向に所定の間隔でワード線ＷＬ１、・・・ＷＬＮが配置されている。このワード線ＷＬ１、・・・ＷＬＮを挟むように、ワード線方向に延びる選択ゲート線ＳＧＤ、ＳＧＳが配置される。このワード線ＷＬ１、・・・ＷＬＮ及び選択ゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡの交点にメモリセルトランジスタＭＣ及び選択ゲートトランジスタＳＴが形成される。

１つの素子領域ＡＡに直列に配置された、メモリセルトランジスタＭＣ及び、メモリセルトランジスタＭＣを挟む選択ゲートトランジスタＳＴによりメモリセルユニットＭＵ１、ＭＵ２・・・ＭＵＮが構成されている。すなわち、隣接するメモリセルユニットＭＵ１、ＭＵ２・・・ＭＵＮのそれぞれのメモリセルトランジスタＭＣ及び選択ゲートトランジスタＳＴは隣接している。

選択ゲート線ＳＧＤ、ＳＧＳの外側の素子領域ＡＡには、それぞれＮ型拡散層３Ｄ、３Ｓが形成されている。さらに隣接するＮ型拡散層３Ｄ上にビット線コンタクト４Ｄが配置され、隣接するＮ型拡散層３Ｓ上にソース線コンタクト４Ｓが配置されている。すなわち、ビット線コンタクト４Ｄ及びソース線コンタクト４Ｓは、隣接するメモリセルユニットＭＵにまたがり、ピッチ２Ｐで配置される。ピッチＰの一例は、２Ｆである。すなわち、ビット線コンタクト４Ｄ及びソース線コンタクト４Ｓは素子領域ＡＡの２倍のピッチで配置されていることになる（倍ピッチコンタクト）。さらに、ビット線コンタクト４Ｄとソース線コンタクト４Ｓはワード線方向にピッチＰだけずれている。この構成により、メモリセルユニットＭＵの端部はそれぞれ異なる側に隣接するメモリセルユニットＭＵと共通接続されている。

このビット線コンタクト４Ｄの断面を図５を用いて詳説する。本例のビット線コンタクト４Ｄは、層間絶縁膜５に形成され、隣接する素子領域及びこれら素子領域に挟まれる素子分離領域２を露出するコンタクト孔６に埋め込まれた導電物である。層間絶縁膜５は、素子分離領域２を有した基板１上に形成される。導電物の一例は、タングステン、ポリシリコン、シリサイド化合物等である。なお、本例では、ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）を、ビット線コンタクト４Ｄを介してＮ型拡散層３Ｄに接続しているが、これに限られるものではない。例えば、ビット線ＢＬを、ビット線コンタクト４Ｄを使わずに、コンタクト孔６を介してＮ型拡散層３Ｄに、直接に接続しても良い。

次に、図６を用いて回路構成を詳説する。素子領域ＡＡには、メモリセルユニットＭＵ（ＭＵ１、ＭＵ２、ＭＵ３、…）が配置される。本例のメモリセルユニットＭＵは、ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）、ＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）間に、直列に接続されたメモリセルトランジスタＭＣ（ＭＣ１１〜ＭＣ３Ｎ、…）を含む。

ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）は、本例では、例えば、隣接する２つの素子領域ＡＡに対して１つ配置される。

第１ビット線ＢＬ１は第１メモリセルユニットＭＵ１の第１選択トランジスタＳＴＤ１と、第２選択トランジスタの端部、及び第２メモリセルユニットＭＵ２の第１選択トランジスタＳＴＤ２に共通接続され、第２ビット線ＢＬ２は第３メモリセルユニットの第１選択トランジスタＳＴＤ３と、第４メモリセルユニットＭＵ４（図示せず）の第１選択トランジスタの端部に接続される。第１メモリセルユニットＭＵ１、第２メモリセルユニットＭＵ２、及び第３メモリセルユニットＭＵ３は、ワード線方向に隣接し、ワード線ＷＬ（ＷＬ１、ＷＬ２、…ＷＬＮ）を共有する。第１メモリセルユニットＭＵ１〜第３メモリセルユニットＭＵ３の電流通路の一端は、本例ではＮ型拡散層３Ｄで、ドレイン側ブロック選択トランジスタＳＴＤのドレインとなる。ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）は、本例では、ビット線コンタクト４Ｄを介してＮ型拡散層３Ｄに接続される。

ソース線ＳＬ（ＳＬ１、ＳＬ２、・・・）は、それぞれが独立して動作し、ソース線ＳＬに接続されるメモリセルユニットＭＵに対して、それぞれ異なるソース電位を供給することが可能となっている。

第１ソース線ＳＬ１は第１メモリセルユニットＭＵ１の第２選択トランジスタＳＴＳ１に接続され、第２ソース線ＳＬ２は、第２メモリセルユニットＭＵ２の第２選択トランジスタＳＴＳ２、及び第３メモリセルユニットＭＵ３の第２選択トランジスタＳＴＳ３に共通接続される。第１メモリセルユニットＭＵ１〜第３メモリセルユニットＭＵ３の電流通路の他端は、本例ではＮ型拡散層３Ｓであり、ソース側ブロック選択トランジスタＳＴＳのソースとなる。第１、第２ソース線ＳＬ１、ＳＬ２は、本例では、ソース線コンタクト４Ｓを介してＮ型拡散層３Ｓに接続される。断面構造はビット線コンタクトと同じなので省略する。

さらに、本例では、ブロック選択トランジスタＳＴＤ、ＳＴＳの他に、さらに、選択メモリセルトランジスタを有する。本例では、行列状に配置されたメモリセルトランジスタＭＣのうち、メモリセルユニットＭＵの、ドレイン側およびソース側ブロック選択トランジスタ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）に隣接するメモリセルトランジスタＭＣ（ＳＭＣ１１、ＳＭＣ２１、ＳＭＣ３１、…）を選択メモリセルトランジスタとして利用する。

本例に係る半導体記憶装置が有するメモリセルアレイ１１は、１つのメモリセルトランジスタＭＣに多ビットデータを記憶可能な多値メモリから構成されている。本例に係る多値ＮＡＮＤ型フラッシュメモリの閾値分布は、図７に示すようになる。

図示するように、本例のメモリセルトランジスタＭＣは、閾値電圧Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持できる。“１１”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth＜０Ｖである。“０１”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、０Ｖ＜Ｖth＜ＶＥ１である。“１０”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、ＶＥ１＜Ｖth＜ＶＥ２である。“００”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、ＶＥ２＜Ｖth＜ＶＥ３である。

本例の４値ＮＡＮＤ型フラッシュメモリの書き込みモード（以下、４値モードと称する）は、２値ＮＡＮＤ型フラッシュメモリの書き込みモード（以下、２値モードと称する）と比較すると、下位ビットおよび上位ビットを用いた動作モードと言うことができる。

メモリセルトランジスタＭＣに対して２値モードでデータを書き込むか、または４値モードでデータを書き込むかについては、例えば、ＮＡＮＤ型フラッシュメモリの外部のコントローラ等（図示せず）が制御する。具体的には、２ビットデータの下位ビットには下位ページアドレスが割り当てられ、上位ビットには上位ページアドレスが割り当てられる。メモリセルトランジスタＭＣに対して２値モードでデータを書き込む場合、コントローラ等は、これらのページアドレスのうち下位ページアドレスのみを使用してデータを書き込む。メモリセルトランジスタＭＣに対して４値モードでデータを書き込む場合、コントローラ等は、上位ページアドレスと下位ページアドレスの両方を使用してデータを書き込むことができる。

４値モードのデータ書き込みは、まず下位ビットから行われる。消去状態を“１１”（“−−”、−は不定の意味）とすると、まず下位ビットが書き込まれることにより、メモリセルトランジスタＭＣは、“１”（“−１”）、または“０”（“−０”）を保持する。２値モードの場合には、以上で書き込みは終了である。４値モードで書き込む場合には、次に上位ビットが書き込まれる。その結果、“１”（“−１”）を保持するメモリセルトランジスタＭＣは、“１１”または“０１”を保持し、“０”（“−０”）を保持するメモリセルトランジスタＭＣは“１０”または“００”を保持する。

＜２．セル動作例＞
次に、図８乃至図２１を用いて、セル動作例を説明する。セル動作例としては、大きく分けて、予備データ書き込み動作、データ書き込み動作、データ読み出し動作の３つに分かれる。以下、上記３つの動作について順次説明する。

２−１．予備データ書き込み動作
まず、フォーマット状態のメモリセルブロックにデータを書き込む前に、選択トランジスタＳＧＳ、ＳＧＤに隣接するメモリセルトランジスタ（ＳＭＣ１１、ＳＭＣ１２、ＳＭＣ２１、…）に対して、予備データ書き込み動作を行う。この予備データ書き込みが必要となるのは、後述するように、書き込み動作および読み出し動作の際に、上記選択トランジスタＳＧＳ、ＳＧＤに隣接するメモリセルトランジスタ（ＳＭＣ１１、ＳＭＣ１２、ＳＭＣ２１、…）を多値動作させて選択メモリセルトランジスタ（選択ゲート）として利用するためである。ここで、メモリセルブロックとは、例えば、１０４２本のメモリセルユニットＭＵから構成されるブロックを意味する。

図８に示すように、メモリセルブロック中の全てのメモリセルトランジスタの全てを消去状態（“１１”状態：デプレッション状態（Dtype））とする。具体的には、メモリセルトランジスタＭＣの浮遊電極中の電子を全て基板１に放出することにより行う。その結果、メモリセルブロックがフォーマット状態となる。

続いて、図９に示すように、まず、ドレイン側ブロック選択ゲート線ＳＧＤに０Ｖを印加し、ソース側ブロック選択ゲート線ＳＧＳに、例えば、内部電源電圧Ｖccを印加する。この際、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、例えば、内部電源電圧Ｖccとする。次いで、第１，第３ソース線ＳＬ１，ＳＬ３の電位を０Ｖ、第２，第４ソース線ＳＬ２，ＳＬ４の電位をＶccとする。そのため、ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）は全てオフし、第１、第３ソース線ＳＬ１，ＳＬ３に接続されるソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ４、ＳＴＳ５…）はオンし、第２、第４ソース線ＳＬ２，ＳＬ４に接続されるソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ２、ＳＴＳ３…）はオフする。

次いで、ワード線ＷＬ（ＷＬ１〜ＷＬＮ）の電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、閾値が“００”レベルのメモリセルトランジスタＭＣがオンする電圧であるパス電圧Ｖpassとする。さらに、第２セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、パス電圧Ｖpassよりも高い書き込み電圧Ｖpgmとする。そのため、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＭＣ（ＳＭＣ１１、ＳＭＣ１４、ＳＭＣ１５、…）には、第１、第３ソース線ＳＬ１、ＳＬ３の電位に応じたデータが書き込まれる。

その結果、図９に示すように、メモリセルトランジスタＳＭＣ１１、ＳＭＣ１４、ＳＭＣ１５を“１０”状態まで書き込む。

このように、ソース線の電位が交互に、０Ｖ／Ｖccとなるように印加されるため、２ビットずつ交互かつ選択的に、メモリセルトランジスタＳＭＣ１１、ＳＭＣ１４、ＳＭＣ１５を“１０”状態（エンハンスメント型“Ｅ“）まで書き込むことが可能となる。

続いて、図１０に示すように、上記の場合と同様に、ソース側である第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＳ）において、予備データ書き込みを行う。その結果、図示するように、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＭＣ（ＳＭＣ２２、ＳＭＣ２３、ＳＭＣ２６、ＳＭＣ２７、…）に対しても、２ビットずつ交互かつ選択的に“１０”レベルの予備データ書き込みを行う。この際、メモリセルユニットが有する２つの選択メモリセルトランジスタの閾値レベルが“１０”と“１１”となるようにソース線ＳＬの電圧を設定する。

続いて、図１１に示すように、図１０からソース線ＳＬの電圧を、第１、第３ソース線ＳＬ１、ＳＬ３の電圧を０Ｖに、第２、第４ソース線ＳＬ２、ＳＬ４の電圧をＶｃｃにし、同様の条件でメモリセルトランジスタＭＣ（ＳＭＣ２１、ＳＭＣ２４、ＳＭＣ２５、…）を“１０”レベルまで書き込む。その結果、ソース側にある第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＳ）をゲートとするすべてのメモリセルトランジスタＭＣ（ＳＭＣ２１、ＳＭＣ２２、ＳＭＣ２３、…）が“１０”レベルとなる。

続いて、図１２に示すように、ドレイン（Drain）側からビット線ＢＬに０Ｖ／Ｖｃｃが交互になるように印加する。例えば、ビット線ＢＬ１、ＢＬ３に０Ｖを印加し、ビット線ＢＬ２、ＢＬ４にＶccを印加し、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１に、“１１”レベル以上“１０”レベル以下の電圧Ｖ１、例えば、０Ｖを加える。さらに、第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＳ）にＶｐｇｍを加え、その他のワード線ＷＬ及び第１セル選択ゲートＳＧ Ｃｅｌｌ１にＶｐａｓｓを加える。この際、図示するように、第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＤ）をゲートとするメモリセルトランジスタは、２ビット単位で交互に“１０”レベル／“１１”レベルになっている。そのため、ドレイン（Drain）側からビット線ＢＬ１〜ＢＬ４に印加する電圧を０Ｖ／Ｖccとなるように、交互に印加することにより、第１セル選択ゲートＳＧ Ｃｅｌｌ１（ＷＬＳ）をゲートとするメモリセルトランジスタを、５ビットごとに（ＳＭＣ２２、ＳＭＣ２６、…）選択的に“００”レベルまでさらに書き込むことができる。

続いて、図１３に示すように、図１１と同様に、第１セル選択ゲートＳＧ Ｃｅｌｌ１（ＷＬＤ）をゲートとする全てのメモリセルトランジスタ（ＳＭＣ１２、ＳＭＣ２２、ＳＭＣ３２、…）を“１０”レベルまで書き込む。この際、第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＳ）に加える電圧は“００”レベルのメモリセルトランジスタがオンする電圧、ＶＥ３またはＶｐａｓｓを加える。

続いて、図１４に示すように、図１２と同様に、第１セル選択ゲートＳＧ Ｃｅｌｌ１（ＷＬＳ）をゲートとするメモリセルトランジスタを、５ビットごとに（ＳＭＣ１３、ＳＭＣ１６、…）選択的に“００”レベルまでさらに書き込む。この際、第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＳ）に加える電圧は“１０”レベルのメモリセルトランジスタがオンし、“００”レベルのメモリセルトランジスタがオフする電圧、ＶＥ２を加える。

続いて、図１５に示すように、図１２に示した、ビット線ＢＬの電圧の０Ｖ／Ｖｃｃを入れ替えて、第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＳ）にデータを書き込む。その際、第１セル選択ゲートＳＧ Ｃｅｌｌ１（ＷＬＤ）に加える電圧は“１０”レベルのメモリセルトランジスタがオンし、“００”レベルのメモリセルトランジスタがオフする電圧、ＶＥ２を加える。

最後に、図１６に示すように、”００”レベル／”１０”レベルのメモリセルトランジスタが、ワード線方向にDrain側、Source側共に交互に並ぶ配置となるように書き込まれ、かつ、それぞれのメモリセルユニットは”００”レベル／”１０”レベルの閾値電圧を有する２つの選択メモリセルトランジスタを有することになる。この状態で、データ予備書き込み動作を終了する。これにより、後述するデータ書き込み動作およびデータ読み出し動作の際に、選択トランジスタＳＧＤ、ＳＧＳに隣接したメモリセルトランジスタ（ＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，…）を選択メモリセルトランジスタとして利用することができる。即ち、倍ピッチコンタクトで２本ずつ共有するビット線ＢＬ１〜ＢＬ４を、セル選択ゲートＳＧ Ｃｅｌｌ１、２（ＷＬＳ、ＷＬＤ）に印加する電位を０ＶまたはＶ１にすることで、自由に選択できる。

２−２．書き込み動作
次に、データ書き込み動作について図１７、図１８を用いて説明する。このデータ書き込みは、上記データ予備書き込み動作の後に行うものである。
データ書き込み動作（１）
まず、図１７に示すように、ソース側のセル選択ゲートＳＧ Ｃｅｌ２（ＷＬＳ）をゲートとするメモリセルトランジスタ（ＳＭＣ２１、ＳＭＣ２２、…）であって“１０”レベルのものに接続された、メモリセルユニット（ＭＵ１、ＭＵ３，ＭＵ５，ＭＵ７，…）の書き込みセル（Write Cell）のデータ書き込みを行う。

図１７に示すように、ドレイン側ブロック選択ゲート線ＳＧＤの電位をＶcc、ソース側ブロック選択ゲート線ＳＧＳの電位を０Ｖとする。ソース線ＳＬ（ＳＬ１、ＳＬ２、…）の電位は、書き込みデータに応じた電位（０ＶorＶcc）とする。例えば、書き込みデータが“０”の場合は０Ｖとし、“１”の場合はＶccとする。なお、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、例えば、Ｖccとする。その結果、ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）は全てオフし、ソース側ブロック選択トランジスタＳＴＳは０Ｖが加えられたソース線ＳＬに接続されるものはオンし、Ｖｃｃが加えられたソース線ＳＬに接続されるものはオフする。

次いで、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位は、０Ｖとする。すなわち、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとする全ての選択メモリセルトランジスタＳＭＣ（ＳＭＣ１１、ＳＭＣ１２、ＳＭＣ１３、…）はオフする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位は、ＶＥ２（“１０”レベルのみオンする電圧）とする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとする選択メモリセルトランジスタＳＭＣ（ＳＭＣ２１、ＳＭＣ２２、ＳＴＭＣ２３、…）のうち“００”レベルのものはオフし、“１０”レベルのものがオンする。 次いで、非選択ワード線ＷＬの電位を、パス電圧Ｖpassとする。選択ワード線ＷＬＭの電位は、パス電圧Ｖpassよりも高い書き込み電圧Ｖpgmとする。

ソース線ＢＬ（ＳＬ１、ＳＬ２、…）の電位は、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとする全ての選択メモリセルトランジスタＳＭＣのうちオンしたメモリセルＳＭＣを含むメモリセルユニット（ＭＵ１、ＭＵ３、ＭＵ５、ＭＵ７、…）に対して、伝えられる。

この結果、ソース側の第２セル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＳ）をゲートとするメモリセルトランジスタ（ＳＭＣ２１、ＳＭＣ２２、…）であって“１０”レベルのものに接続された、メモリセルユニット（ＭＵ１、ＭＵ３，ＭＵ５，ＭＵ７，…）の書き込みセル（Write Cell）ＭＣには、ソース線ＳＬ（ＳＬ１、ＳＬ２、…）の電位に応じて、データ“０”、又はデータ“１”が書き込まれる。

データ書き込み動作（２）
次に、図１８に示すように、ドレイン側のセル選択ゲートＳＧ Ｃｅｌ２（ＷＬＤ）をゲートとするメモリセルトランジスタであって“１０”レベルのものに接続された、メモリセルユニット（ＭＵ２、ＭＵ４，ＭＵ６…）の書き込みセル（Write Cell）のデータ書き込みを行う。

図１８に示すように、ドレイン側ブロック選択ゲート線ＳＧＤの電位をＶcc、ソース側ブロック選択ゲート線ＳＧＳの電位を０Ｖとする。ソース線ＳＬ（ＳＬ１、ＳＬ２、…）の電位は、例えば、Ｖccとする。ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、書き込みデータに応じた電位（０ＶorＶcc）とする。例えば、書き込みデータが“０”の場合は０Ｖとし、“１”の場合はＶccとする。その結果、ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）は０Ｖが加えられたビット線ＢＬに接続されるものはオンし、Ｖｃｃが加えられたビット線ＳＬに接続されるものはオフすし、ソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は全てオフする。

次いで、第２セル選択ゲート線ＳＧＣｅｌｌ２の電位は、０Ｖとする。第２セル選択ゲート線ＳＧＣｅｌｌ２をゲートとする全てのメモリセルトランジスタＭＣ（ＳＭＣ２１、ＳＭＣ２２、ＳＴＭＣ２３、…）は全てオフする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位は、ＶＥ２（“１０”レベルのみオンする電圧）とする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとする選択メモリセルトランジスタＭＣ（ＳＭＣ１１、ＳＭＣ１２、ＳＴＭＣ１３、…）のうち“００”レベルのものはオフし、“１０”レベルのものがオンする。

次いで、非選択ワード線ＷＬの電位を、パス電圧Ｖpassとする。選択ワード線ＷＬＭの電位は、パス電圧Ｖpassよりも高い書き込み電圧Ｖpgmとする。

ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとする全ての選択メモリセルトランジスタＳＭＣのうちオンしたメモリセルトランジスタＳＭＣを含むメモリセルユニット（ＭＵ２、ＭＵ４、ＭＵ６…）に対して、伝えられる。この結果、ドレイン側のセル選択ゲートＳＧ Ｃｅｌｌ２（ＷＬＤ）をゲートとするメモリセルトランジスタ（ＳＭＣ１２、ＳＭＣ２２、…）であって“１０”レベルのものに接続された、メモリセルユニット（ＭＵ２，ＭＵ４，ＭＵ６，…）の書き込みセル（Write Cell）ＭＣには、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位に応じて、データ“０”、又はデータ“１”が書き込まれる。

すなわち、ビット線ＢＬとソース線ＳＬで書き込みを制御することにより、全てのメモリセルユニットを選択することができる。

尚、第１，第２セル選択ゲート線ＳＧ Ｃｅｌｌ１，２に接続されるメモリセルユニットＭＵのいずれかに対してデータ書き込みを行うかの順番は、本例の場合に限らず、任意である。

２−３．読み出し動作
次に、データ読み出し動作について図１９乃至図２１を用いて説明する。

データ読み出し動作（１）
まず、図１９に示すように、メモリセルユニット（ＮＵ１、ＮＵ３、・・・）のプリチャージを行う。図示するように、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、プリチャージ電位（本例の場合、Ｖcc）とし、ソース線（ＳＬ１、ＳＬ２、…）の電位は、０Ｖとする。また、ドレイン側ブロック選択ゲート線ＳＧＤ、ソース側ブロック選択ゲート線ＳＧＳの電位をＶccとし、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位はＶＥ３またはＶｐａｓｓとし、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位は、ＶＥ２とする。このような電圧関係とすることで、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の選択メモリセルトランジスタのレベルが“００”のメモリセルユニット（ＮＵ１、ＮＵ３、・・・）のプリチャージを行う。

さらに、プリチャージされたメモリセル隣接するメモリセルユニット（ＮＵ２、ＮＵ４、・・・）には電圧がチャージされず、シールドの役割を果たしている。その結果、ノイズを低減することができ、書き込みマージンが向上する。

続いて、図２０に示すように、メモリセルユニットＭＵ１，ＭＵ３，ＭＵ５，ＭＵ７に含まれた読み出しセル（Read Cell）のデータ読み出しを行う。

まず、非選択ワード線ＷＬの電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、読み出し電圧Ｖread（＞ＶＥ３）とする。選択ワード線ＷＬＭの電位は、０Ｖとする。

さらに、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２（ＷＬＳ）の電位は、Ｖ１（“１０”レベルのみオンする電圧）とする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２（ＷＬＳ）をゲートとする選択メモリセルトランジスタＳＭＣ（ＳＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）のうち、“００”レベルのものはオフし、“１０”レベルのものはオンする。本例では、メモリセルユニットＭＵ１，ＭＵ３，ＭＵ５，ＭＵ７に含まれたメモリセルトランジスタＳＭＣ（ＳＭＣ１１、ＳＭＣ１３、ＳＭＣ１５、ＳＭＣ１７、…）がオンする。

さらに、ドレイン側ブロック選択ゲート線ＳＧＤの電位、及びソース側ブロック選択ゲート線ＳＧＳの電位を、双方ともＶｃｃとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）、及びソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は、全てオンする。

この結果、メモリセルユニットＭＵ１，ＭＵ３，ＭＵ５，ＭＵ７に含まれ、かつ選択ワード線ＷＬＭをゲートするメモリセルトランジスタＭＣ（読み出しセル）が、データ“０”を記憶しているか、又はデータ“１”を記憶しているかで、ソース線ＳＬ（ＳＬ１、ＳＬ２、…）の電位が維持、又は変化することをセンスアンプＳ／Ａにより検知する。

データ読み出し動作（２）
まず、図２１に示すように、メモリセルユニット（ＮＵ２、ＮＵ４、・・・）のプリチャージを行う。図示するように、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、Ｖｃｃとし、ソース線（ＳＬ１、ＳＬ２、…）の電位は、プリチャージ電位（本例の場合、０Ｖ）とする。また、ドレイン側ブロック選択ゲート線ＳＧＤ、ソース側ブロック選択ゲート線ＳＧＳの電位をＶＥ３またはＶｐａｓｓとし、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位はＶＥ２、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位は、Ｖｃｃとする。このような電圧関係とすることで、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の選択メモリセルトランジスタのレベルが“００”のメモリセルユニット（ＮＵ２、ＮＵ４、・・・）のプリチャージを行う。

さらに、プリチャージされたメモリセル隣接するメモリセルユニット（ＮＵ1、ＮＵ３、・・・）には電圧がチャージされず、シールドの役割を果たしている。その結果、ノイズを低減することができ、書き込みマージンが向上する。

続いて、図２２に示すように、メモリセルユニットＭＵ２，ＭＵ４，ＭＵ６に含まれた読み出しセル（Read Cell）のデータ読み出しを行う。

まず、非選択ワード線ＷＬの電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、読み出し電圧Ｖread（＞ＶＥ３）とする。選択ワード線ＷＬＭの電位は、０Ｖとする。

さらに、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１（ＷＬＤ）の電位は、ＶＥ２（“１０”レベルのみオンする電圧）とする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１（ＷＬＤ）をゲートとする選択メモリセルトランジスタＳＭＣ（ＳＭＣ１２、ＳＴＭＣ１２、ＳＴＭＣ１３、…）のうち、“００”レベルのものはオフし、“１０”レベルのものはオンする。本例では、メモリセルユニットＭＵ２，ＭＵ４，ＭＵ６に含まれた選択メモリセルトランジスタＳＭＣ（ＳＭＣ１２、ＳＭＣ１４、ＳＭＣ１６、…）がオンする。

さらに、ドレイン側ブロック選択ゲート線ＳＧＤの電位、及びソース側ブロック選択ゲート線ＳＧＳの電位を、双方ともＶｃｃとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）、及びソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は、全てオンする。

この結果、メモリセルユニットＭＵ２，ＭＵ４，ＭＵ６に含まれ、かつ選択ワード線ＷＬＭをゲートするメモリセルトランジスタＭＣ（読み出しセル）が、データ“０”を記憶しているか、又はデータ“１”を記憶しているかで、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位が維持、又は変化することをセンスアンプＳ／Ａにより検知する。

以上により、データ読み出し動作を終了する。
尚、データ書き込み動作の場合と同様に、データの読み出し順番は、本例に限らず任意である。

また、本例では、多値動作を利用して、ビット線ＢＬ選択を行うため、“１０”レベル／“００”レベルのセル閾値差で、第１、第２セル選択ゲート線ＳＧ Ｃｅｌｌ１、２（ＷＬＳ、ＷＬＤ）をゲートとするメモリセルトランジスタＭＣ（ＳＭＣ１１、ＳＴＭＣ１２、ＳＴＭＣ２１、…）を選択メモリセルトランジスタとして利用する場合を一例として説明した。しかし、メモリセルトランジスタＭＣ（ＳＭＣ１１、ＳＴＭＣ１２、ＳＴＭＣ２１、…）の閾値レベルは、本例の場合に限られない。例えば、ビット線ＢＬの選択性を良くするためには、より閾値差の大きい“１０”レベル／“０１”レベルのような閾値レベルに設定して書き込むことも同様に可能である。さらに、２bit／セルに限らず、例えば、マイナスの閾値等のような、あらゆるマルチビット（multi bit）のセルの閾値差を利用する事が可能である。

以上に説明したように、この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。
（１）微細化に有利である。
この実施形態に係る半導体記憶装置は、図６に示すように、選択トランジスタ間に、直列に接続された複数のメモリセルトランジスタを含む第１乃至第３メモリセルユニットＭＵ１〜ＭＵ３と、第１メモリセルユニットＭＵ１の電流通路の一端，及び第２メモリセルユニットＭＵ２の電流通路の一端に共通接続された第１ビット線ＢＬ１と、第３メモリセルユニットＭＵ３の電流通路の一端に接続された第２ビット線ＢＬ２と、第１メモリセルユニットＭＵ１の電流通路の他端に接続された第１ソース線ＳＬ１と、第２メモリセルユニットＭＵ２の電流通路の他端、及び第３メモリセルユニットＭＵ３の電流通路の他端に共通接続された第２ソース線ＳＬ１とを具備する。

そのため、ワード線方向に隣接する２つのメモリセルユニットＭＵ１〜ＭＵ３において、倍ピッチコンタクトでソース線ＳＬ１，ＳＬ２およびビット線ＢＬ１，ＢＬ２を共有することができる。従って、微細化に対して有利である。

（２）不良率を低減できる
さらに、予備データ書き込みを行うことによって、第１乃至第３メモリセルユニットの選択トランジスタＳＴＳ，ＳＴＤに隣接した第１乃至第６メモリセルトランジスタＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，ＳＭＣ２２，ＳＭＣ３１，ＳＭＣ３２を選択メモリセルトランジスタとして利用することができる。

ここで、この選択トランジスタＳＴＳ、ＳＴＤに隣接したメモリセルの不良率が増大する傾向がある。例えば、ＧＩＤＬ（Gate Induced Drain Leakage）等により、書き込み特性や信頼性が低下しやすいためである。

例えば、本例の場合の第１メモリセルユニットＭＵ１のホットキャリアによる不良率は、図２３のように示される。図示するように、本例の構成によれば、選択トランジスタＳＴＤ１、ＳＴＳ１に隣接した第１，第２メモリセルトランジスタＳＭＣ１１，ＳＭＣ１２を選択メモリセルトランジスタとして利用し、メモリセルとして機能させないため、斜線で示す不良率Ｄ１，Ｄ２を除去することができる。特に、大きな不良率であるソース線側の不良率Ｄ１を除去することができる。このように、不良率Ｄ１，Ｄ２を除去できるため、メモリセルユニットＭＵ１の不良率を低減することができる。その他のメモリセルユニットＭＵ２，ＭＵ３，…においても同様である。

以上に説明したように、本例に係る構成によれば、微細化に有利であり、かつ不良率を低減できる点で有利である。

（３）製造コストの低減に対して有利である。

上記のように、本例では、選択トランジスタＳＴＳ，ＳＴＤに隣接したメモリセルトランジスタ（ＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，…）を選択メモリセルトランジスタとして利用することができる。従って、選択トランジスタＳＴＳ，ＳＴＤに隣接したメモリセルトランジスタ（ＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，…）にダミーセルを配置する必要がない。

従って、チップサイズインパクトが無く倍ピッチ（Bi-pitch）化することができ、製造工程を増加することがない点で、製造コストの低減に対して有利である。

［第２の実施形態（千鳥配置である一例）］
次に、第２の実施形態に係る半導体記憶装置について、図２４、図２５を用いて説明する。この実施形態は、ソース線コンタクトおよびビット線コンタクトを千鳥状に配置した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図２４はこの実施形態に係る半導体記憶装置を示す平面図であり、図２４は図２４中のＸＸＶ−ＸＸＶ線に沿った断面図である。図示するように、素子領域ＡＡの一部がビット線方向に延設され、ソース線コンタクト４Ｓおよびビット線コンタクト４Ｄの選択ゲート線ＳＧＤ、ＳＧＳからの距離が交互に異なる、いわゆる千鳥状に配置されている点で、上記第１の実施形態と相違している。
セル動作等は、上記第１の実施形態と同様であるため、詳細な説明を省略する。

上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。

さらに、本例によれば、素子領域ＡＡの一部がビット線方向に延設され、ソース線コンタクト４Ｓおよびビット線コンタクト４Ｄが千鳥状に配置されている。そのため、本例の構成は、微細化がより進み、コンタクト４Ｓ間、コンタクト４Ｄ間のワード線方向の距離（２Ｐ）が低減しても、コンタクト４Ｓ、４Ｄ間の距離は２Ｐよりも長くすることができる。よって、微細化に対して有利である。

以上、第１，第２の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の一概要に係る半導体記憶装置を説明するための等価回路図。 一概要に係る半導体記憶装置を説明するための等価回路図。 この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係る半導体記憶装置の平面構造を示す平面図。 図４中のＶＩ−ＶＩ線に沿った断面図。 第１の実施形態に係る半導体記憶装置を説明するための等価回路図。 第１の実施形態に係る半導体記憶装置の閾値電圧分布を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置の予備データ書き込みの一動作を示す図。 第１の実施形態に係る半導体記憶装置のデータ書き込み動作（１）を示す図。 第１の実施形態に係る半導体記憶装置のデータ書き込み動作（２）を示す図。 第１の実施形態に係る半導体記憶装置の一データ読み出し動作（プリチャージ）を示す図。 第１の実施形態に係る半導体記憶装置のデータ読み出し動作（１）を示す図。 第１の実施形態に係る半導体記憶装置の一データ読み出し動作（プリチャージ）を示す図。 第１の実施形態に係る半導体記憶装置のデータ読み出し動作（２）を示す図。 第１の実施形態に係る半導体記憶装置の一メモリセルユニットの不良率を示す図。 この発明の第２の実施形態に係る半導体記憶装置の平面構造を示す平面図。 図２３中のＸＸＶ−ＸＸＶ線に沿った断面図。

符号の説明

ＭＵ１〜ＭＵ３…第１〜第３メモリセルユニット、ＳＬ１、ＳＬ２…ソース線、ＢＬ１、ＢＬ２…ビット線、選択トランジスタ…ＳＴＤ１〜ＳＴＤ３、ＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，ＳＭＣ２２，ＳＭＣ３１，ＳＭＣ３２…第１乃至第６メモリセルトランジスタ。

Claims (5)

1. 第１選択トランジスタと、第２選択トランジスタと、前記第１選択トランジスタと前記第２選択トランジスタ間に第１方向に直列に接続された複数のメモリセルトランジスタからなり、それぞれのメモリセルトランジスタの第１及び第２選択トランジスタが前記第１方向と交差する第２方向に隣接するように配置された第１乃至第３メモリセルユニットと、
   前記第１メモリセルユニットの第１選択トランジスタの端部、及び前記第２メモリセルユニットの第１選択トランジスタの端部に共通接続された第１ビット線と、
   前記第３メモリセルユニットの第１選択トランジスタの端部に接続された第２ビット線と、
   前記第１メモリセルユニットの第２選択トランジスタの端部に接続された第１ソース線と、
   前記第２メモリセルユニットの第２選択トランジスタの端部、及び前記第３メモリセルユニットの第２選択トランジスタの端部に共通接続された第２ソース線とを具備し、
   前記第１及び第２選択トランジスタに隣接したメモリセルトランジスタを選択メモリセルトランジスタとして利用すること
   を特徴とする半導体記憶装置。
2. 前記選択メモリセルトランジスタは、第１閾値電圧を有する第１選択メモリセルトランジスタと、前記第１閾値電圧よりも高い第２閾値電圧を有する第２選択メモリセルトランジスタが存在し、
   前記第１乃至第３メモリセルユニットはそれぞれ前記第１選択メモリセルトランジスタと第２選択メモリセルトランジスタを有し、
   前記第１乃至第３メモリセルユニットの第１及び第２選択メモリセルトランジスタが前記第２方向に沿って交互に隣接するように配置されること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１乃至第３メモリセルユニットを含むメモリセルブロックを具備し、前記メモリセルブロックがフォーマット状態の時、予備データ書き込みを、前記選択メモリセルトランジスタに対して行うこと
   を特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１及び第２選択メモリセルトランジスタは、多ビットデータを記憶可能な電荷蓄積層を有すること
   を特徴とする請求項２または３に記載の半導体記憶装置。
5. 前記第１，第２ビット線に電気的に接続される第１，第２ビット線コンタクトと、
   前記第１，第２ソース線に電気的に接続される第１，第２ソース線コンタクトとを更に具備し、
   前記第１，第２ビット線コンタクト、および第１，第２ソース線コンタクトは、千鳥状に配置されること
   を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

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