JP2010080003A - 不揮発性半導体メモリ及びその制御方法 - Google Patents
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Abstract
【課題】不揮発性半導体メモリの信頼性を向上する。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、複数のメモリセルを含んでいるメモリセルユニットと、複数のワード線WL0〜WL7と、ワード線WL0〜WL7に供給する電位を生成する電位生成回路と、電位生成回路の動作を制御し、選択セルに対してデータの書き込みとベリファイとから構成される書き込みループを少なくとも1回実行する動作制御回路とを具備し、書き込みループを2回以上実行する場合に、動作制御回路は、電位生成回路の動作を制御して、複数の非選択ワード線WL1〜WL8に接続されている生成部のうち少なくとも1つの生成部に、非選択電位Vpass又は非選択電位Vpassよりも小さい電位Vqを生成させ、電位Vqを用いた書き込みループと、電位Vqを用いない書き込みループとを実行して、選択セルにデータに書き込む。
【選択図】図8
【解決手段】本発明の例に関わる不揮発性半導体メモリは、複数のメモリセルを含んでいるメモリセルユニットと、複数のワード線WL0〜WL7と、ワード線WL0〜WL7に供給する電位を生成する電位生成回路と、電位生成回路の動作を制御し、選択セルに対してデータの書き込みとベリファイとから構成される書き込みループを少なくとも1回実行する動作制御回路とを具備し、書き込みループを2回以上実行する場合に、動作制御回路は、電位生成回路の動作を制御して、複数の非選択ワード線WL1〜WL8に接続されている生成部のうち少なくとも1つの生成部に、非選択電位Vpass又は非選択電位Vpassよりも小さい電位Vqを生成させ、電位Vqを用いた書き込みループと、電位Vqを用いない書き込みループとを実行して、選択セルにデータに書き込む。
【選択図】図8
Description
本発明は、不揮発性半導体メモリ及びその制御方法に係り、例えば、フラッシュメモリ及びそのデータ書き込み方法に関する。
不揮発性半導体メモリ、例えば、NAND型フラッシュメモリは、大容量かつ不揮発という利点を有し、近年では、携帯オーディオ機器など、様々な電子機器に使用されはじめている。
NAND型フラッシュメモリは、メモリセルアレイ内に、ワード線の延在方向に沿って配置された複数のメモリセルユニットを有している。1つのメモリセルユニットは、電流経路が直列接続された複数のメモリセルを含んでいる。そして、メモリセルが有する電荷蓄積層の電荷の保持状態に応じて、メモリセルのしきい値電圧が変動するのを利用して、メモリセルに記憶されたデータが判別されている。
NAND型フラッシュメモリの書き込み動作は、メモリセルユニットに接続されているソース線側からビット線側のメモリセルへと順次実行される。そして、データを書き込むメモリセル(選択セル)が接続されたワード線(選択ワード線)に、例えば、20V程度の書き込み電位が供給される。また、選択セルが接続されていないワード線(非選択ワード線)には、例えば、10V程度の非選択電位が供給される。この非選択電位によって、非選択セルのチャネル領域はブーストアップされ、非選択セルへの誤書き込みが抑制されている(例えば、特許文献1参照)。
但し、フラッシュメモリの書き込み動作において、誤書き込みが発生する場合も当然存在する。上記のように、ソース線側のメモリセルから順にデータが書き込まれるため、ソース線側にデータが書き込まれたセル(“0”プログラミング)があると、“0”プログラミングセルよりもビット線側に位置する“1”プログラミングセルは、“0”プログラミングセルのしきい値電圧(電荷保持状態)の影響を受け、反転層を形成するための電位が大きくなる。その結果として、“1”プログラミングセルは反転層が形成されにくくなり、チャネル領域のブーストアップが不十分になる。このため、誤書き込みは、メモリセルユニットのソース線側のメモリセルに比べ、ビット線側のメモリセルに多く発生する。
但し、フラッシュメモリの書き込み動作において、誤書き込みが発生する場合も当然存在する。上記のように、ソース線側のメモリセルから順にデータが書き込まれるため、ソース線側にデータが書き込まれたセル(“0”プログラミング)があると、“0”プログラミングセルよりもビット線側に位置する“1”プログラミングセルは、“0”プログラミングセルのしきい値電圧(電荷保持状態)の影響を受け、反転層を形成するための電位が大きくなる。その結果として、“1”プログラミングセルは反転層が形成されにくくなり、チャネル領域のブーストアップが不十分になる。このため、誤書き込みは、メモリセルユニットのソース線側のメモリセルに比べ、ビット線側のメモリセルに多く発生する。
また、チャネルのブーストアップ不足以外の誤書き込みの発生要因の1つとして、サーフェスブレイクダウン(サーフェスストレス)及びそれに起因するリーク電流(例えば、GIDL:Gate Induced Drain Leakage)がある。サーフェスブレイクダウンは、選択ワード線に接続されたメモリセルとそれのソース線側に隣接する非選択ワード線に接続されたメモリセルとのゲートエッジ近傍に、書き込み電位による高電界が印加されることで生じ、このサーフェスブレイクダウンにより、高エネルギー状態の電子(例えば、ホットエレクトロン)が発生する。
通常、1つのワード線には複数のメモリセルが共通に接続されているため、選択ワード線に接続された“1”プログラミングセルに対しても、書き込み電位が供給されている。この書き込み電位に、サーフェスブレイクダウンによって発生した高エネルギー状態の電子が引き寄せられ、その電子が選択ワード線に接続された“1”プログラミングセルの電荷蓄積層に注入されると、誤書き込みとなる。
このような誤書き込みを訂正するため、フラッシュメモリには、ECC(Error Correct Code)による誤り訂正技術が用いられている。ECCは、誤書き込みがメモリセルアレイ内にランダムに発生した場合には、効率良く訂正できる。しかし、上記のように、メモリセルアレイのビット線側に片寄って誤書き込みの発生確率が高くなると、ECCを用いても、十分にデータの誤りを訂正できなくなる。それゆえ、フラッシュメモリの訂正効率が低下してしまう。
特開2007−42165号公報
通常、1つのワード線には複数のメモリセルが共通に接続されているため、選択ワード線に接続された“1”プログラミングセルに対しても、書き込み電位が供給されている。この書き込み電位に、サーフェスブレイクダウンによって発生した高エネルギー状態の電子が引き寄せられ、その電子が選択ワード線に接続された“1”プログラミングセルの電荷蓄積層に注入されると、誤書き込みとなる。
このような誤書き込みを訂正するため、フラッシュメモリには、ECC(Error Correct Code)による誤り訂正技術が用いられている。ECCは、誤書き込みがメモリセルアレイ内にランダムに発生した場合には、効率良く訂正できる。しかし、上記のように、メモリセルアレイのビット線側に片寄って誤書き込みの発生確率が高くなると、ECCを用いても、十分にデータの誤りを訂正できなくなる。それゆえ、フラッシュメモリの訂正効率が低下してしまう。
本発明は、データの書き込みの信頼性の向上を図る技術を提案する。
本発明の例に関わる不揮発性半導体メモリは、メモリセルアレイ内に第1方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、前記メモリセルユニットの一端に接続されるソース線と、前記メモリセルユニットの他端に接続されるビット線と、前記第1方向に配列された前記複数のメモリセルのゲートに共通に接続される複数のワード線と、前記複数のワード線の各々に対応している複数の生成部を有し、前記複数のワード線のうち、選択セルが接続された1つの選択ワード線及びこの選択ワード線を除いた複数の非選択ワード線に供給する電位を生成する電位生成回路と、前記電位生成回路を制御し、選択セルに対するデータの書き込みとそのデータが正常に書き込まれた否かを判定するベリファイ読み出しとから構成される書き込みループを少なくとも1回実行する動作制御回路と、を具備し、前記書き込みループを2回以上実行する場合に、前記動作制御回路は、前記電位生成回路の動作を制御して、前記複数の非選択ワード線に対応する複数の前記生成部のうち、少なくとも1つの生成部に、非選択電位又は前記非選択電位よりも小さい第1電位のいずれか一方を各書き込みループ中に生成させ、前記第1電位を用いた書き込みループと前記第1電位を用いない書き込みループとを実行して前記選択セルにデータを書き込む、ことを備える。
本発明の例に関わる不揮発性半導体メモリの制御方法は、メモリセルアレイ内に第1方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、前記メモリセルユニットの一端に接続されるソース線と、前記メモリセルユニットの他端に接続されるビット線と、前記第1方向に配列された前記複数のメモリセルのゲートに共通に接続される複数のワード線と、を具備した不揮発性半導体メモリの制御方法であって、前記複数のワード線のうち、書き込み対象となる選択セルが接続された1つの選択ワード線に書き込み電位を供給し、前記選択ワード線を除いた複数の非選択ワード線の各々に非選択電位を供給するステップと、前記選択セルに所定のデータが書き込まれたか否か判定するステップと、前記選択セルに所定のデータが書き込まれていないと判定され、前記選択セルに再度書き込み電位を供給する場合に、前記複数の非選択ワード線のうち少なくともいずれか1つに、前記非選択電位よりも小さい第1電位を供給するステップと、を備える。
本発明によれば、データの書き込みの信頼性を向上できる。
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
A. 実施形態
(1) 構成
図1乃至図6を用いて、本発明の実施形態に係る不揮発性半導体メモリの構成について説明する。
(1) 構成
図1乃至図6を用いて、本発明の実施形態に係る不揮発性半導体メモリの構成について説明する。
(a) フラッシュメモリ
図1は、本発明の実施形態に係る不揮発性半導体メモリの構成を示す図であり、メモリチップの主要部を示すブロック図である。以下、本実施形態においては、フラッシュメモリを例として説明する。
図1は、本発明の実施形態に係る不揮発性半導体メモリの構成を示す図であり、メモリチップの主要部を示すブロック図である。以下、本実施形態においては、フラッシュメモリを例として説明する。
メモリセルアレイ1は、複数のメモリセルユニットから構成される。メモリセルユニットの各々は、複数のメモリセルと複数の選択トランジスタとを有する。
ワード線・セレクトゲート線制御回路2は、メモリセルアレイ1内に設けられたワード線及びセレクトゲート線に接続される。ワード線・セレクトゲート線制御回路2は、ロウデコーダ及びドライバを有し、ロウアドレス信号に基づいて、ワード線及びセレクトゲート線の動作を制御する。そして、ワード線・セレクトゲート線制御回路2は、セルユニット内の書き込み対象となる選択セルに対する書き込み条件を制御する。
ワード線・セレクトゲート線制御回路2は、メモリセルアレイ1内に設けられたワード線及びセレクトゲート線に接続される。ワード線・セレクトゲート線制御回路2は、ロウデコーダ及びドライバを有し、ロウアドレス信号に基づいて、ワード線及びセレクトゲート線の動作を制御する。そして、ワード線・セレクトゲート線制御回路2は、セルユニット内の書き込み対象となる選択セルに対する書き込み条件を制御する。
ウェル・ソース線電位制御回路3は、メモリセルアレイ1内のウェル領域の電位を制御する。
データ回路4は、データの書き込み及び読み出し時に、データを一時的に記憶する機能を有する。カラムデコーダ5は、カラムアドレス信号に基づいて、メモリセルアレイ1のカラムを選択する。センスアンプ6は、リードデータをセンスする。
データ入出力バッファ7は、データ入出力のインターフェイスとなり、アドレスバッファ8は、ロウ/カラムアドレス信号の入力バッファとなる。ロウアドレス信号は、アドレスバッファ8を経由して、ワード線・セレクトゲート線制御回路2に入力される。カラムアドレス信号は、アドレスバッファ8を経由して、カラムデコーダ5に入力される。
データ回路4は、データの書き込み及び読み出し時に、データを一時的に記憶する機能を有する。カラムデコーダ5は、カラムアドレス信号に基づいて、メモリセルアレイ1のカラムを選択する。センスアンプ6は、リードデータをセンスする。
データ入出力バッファ7は、データ入出力のインターフェイスとなり、アドレスバッファ8は、ロウ/カラムアドレス信号の入力バッファとなる。ロウアドレス信号は、アドレスバッファ8を経由して、ワード線・セレクトゲート線制御回路2に入力される。カラムアドレス信号は、アドレスバッファ8を経由して、カラムデコーダ5に入力される。
電位生成回路9は、データの書き込み(プログラム)時に、ワード線に供給する書き込み電位及び中間電位を生成する。また、電位生成回路9は、例えば、セレクトゲート線に供給する電位も生成する。これらの電位は、ワード線・セレクトゲート線制御回路2に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ供給される。
一括検知回路10は、プログラム時にデータ回路2から出力される検知信号に基づいて、選択されたメモリセルに正確にデータが書き込まれたか否かを検証する。
コマンドインターフェイス回路11は、メモリチップ14とは別のチップ(例えば、ホスト装置)により生成される制御信号に基づいて、データ入出力バッファ7に入力されるデータがコマンドデータ(コマンド信号)であるか否かを判断する。
データ入出力バッファ7に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路11は、コマンドデータをステートマシン12に転送する。
ステートマシン(動作制御回路)12は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。
コマンドインターフェイス回路11は、メモリチップ14とは別のチップ(例えば、ホスト装置)により生成される制御信号に基づいて、データ入出力バッファ7に入力されるデータがコマンドデータ(コマンド信号)であるか否かを判断する。
データ入出力バッファ7に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路11は、コマンドデータをステートマシン12に転送する。
ステートマシン(動作制御回路)12は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。
(b) メモリセルアレイ
図2乃至図5を用いて、図1のメモリセルアレイ1の内部構成について説明する。
図2乃至図5を用いて、図1のメモリセルアレイ1の内部構成について説明する。
図1に示されるフラッシュメモリが、例えば、NAND型フラッシュメモリである場合、メモリセルアレイ1は、複数のブロックBLKを有する。このブロックBLKとは、消去の最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。
図2は、1つのブロックBLKの回路構成を示す等価回路図である。1つのブロックBLKは、x方向(第1方向)に並んだ複数のメモリセルユニットCUから構成される。
1つのメモリセルユニットCUは、y方向(第2方向)に沿って電流経路が直列接続された複数(例えば、8個)のメモリセルMC0〜MC7からなるメモリセルストリングと、メモリセルストリングの一端に接続された第1選択トランジスタSTS(以下、ソース側選択トランジスタと呼ぶ)と、メモリセルストリングの他端に接続される第2選択トランジスタSTD(以下、ドレイン側選択トランジスタと呼ぶ)とから構成される。メモリセルユニットの一端(ソース側)には、ソース線SLが接続され、メモリセルユニットの他端(ドレイン側)にはビット線BLが接続されている。
尚、本発明の実施形態では、メモリセルストリングは、8個のメモリセルMC0〜MC7から構成されるが、2個以上のメモリセルから構成されていればよく、8個に限定されるというものではない。
尚、本発明の実施形態では、メモリセルストリングは、8個のメモリセルMC0〜MC7から構成されるが、2個以上のメモリセルから構成されていればよく、8個に限定されるというものではない。
メモリセルMC0〜MC7は、電荷蓄積層(例えば、フローティングゲート電極)を有するスタックゲート構造のMOS(Metal-insulator-Semiconductor)トランジスタである。1つのメモリセルストリングを構成する複数のメモリセルMC0〜MC7において、y方向に隣接する2つのメモリセルはソース/ドレインが接続され、これによって、電流経路が直列接続された構成となっている。
選択トランジスタSTD,STSのソース/ドレインの一方は、メモリセルMC0,MC7のソース/ドレインの一方にそれぞれ接続される。ドレイン側選択トランジスタSTDのソース/ドレインの他方は、ビット線BL0〜BLn−1に接続され、ソース側選択トランジスタSTSのソース/ドレインの他方は、ソース線SLに接続される。
ワード線WL0〜WL7は、x方向に延び、x方向に沿って配列された複数のメモリセルのゲートに共通に接続される。ドレイン側セレクトゲート線SGDLは、x方向に延び、x方向に沿って配列された複数のドレイン側選択トランジスタSTDのゲートに共通に接続される。ソース側セレクトゲート線SGSLもx方向に延び、x方向に沿って配列された複数のソース側選択トランジスタSTSのゲートに共通に接続される。
図3乃至図5は、メモリセルアレイ1の構造を示している。図3は、メモリセルアレイ1の一部を抽出した平面図である。図4は図3のIV−IV線に沿う断面図であり、図5は図3のV−V線に沿う断面図を示している。
図3乃至5に示すように、メモリセルアレイ1が設けられる半導体基板表面領域は、y方向に延在する複数の素子分離領域STIと、y方向に延在する複数のアクティブ領域AAとから構成されている。図5に示すように、1つのアクティブ領域AAは、2つの素子分離領域STIに挟み込まれ、これによって、x方向に隣接するアクティブ領域AAは、素子分離領域STI内に埋め込まれた素子分離絶縁膜29によって電気的に絶縁されている。
アクティブ領域AA内には、メモリセルユニットが設けられる。メモリセルユニットを構成しているメモリセルは、複数のワード線WL0〜WL7とアクティブ領域AAとの交差箇所に設けられる。また、メモリセルユニットを構成している選択トランジスタSTS,STDは、セレクトゲート線SGSL,SGDLとアクティブ領域AAとの交差箇所に設けられる。
また、メモリセルユニットが設けられたアクティブ領域AAの一端上及び他端上には、ソース線コンタクトSC及びビット線コンタクトBCが設けられている。これらソース線コンタクトSC及びビット線コンタクトBCは、y方向に互いに隣接するブロックBLK間で共有されている。
また、メモリセルユニットが設けられたアクティブ領域AAの一端上及び他端上には、ソース線コンタクトSC及びビット線コンタクトBCが設けられている。これらソース線コンタクトSC及びビット線コンタクトBCは、y方向に互いに隣接するブロックBLK間で共有されている。
半導体基板21A(例えば、p型シリコン基板)内には、ウェル21B,21Cが設けられ、例えば、n型ウェル21B内にp型ウェル21Cが設けられたダブルウェル構造を有している。複数のメモリセルMC0〜MC7及び選択トランジスタSTS,STDは、アクティブ領域AAとしてのpウェル21C上に設けられる。
メモリセルMC0〜MC7の各々は、上述のように、スタックゲート構造のMOSトランジスタである。
つまり、メモリセルMC0〜MC7のゲート構造は、半導体基板21A(pウェル21C)上に、トンネル絶縁膜22A、フローティングゲート電極23A、ゲート間絶縁膜24A、コントロールゲート電極25Aが順次積層された構造を有している。
フローティングゲート電極23Aは電荷蓄積層として機能し、書き込み動作時に、このフローティングゲート電極23Aに電子が注入される。この電子の注入によって、フローティングゲート電極23Aの電荷蓄積状態が変化すると、そのメモリセルのしきい値電圧が変動する。フラッシュメモリは、このしきい値電圧の変動を利用して、しきい値電圧(しきい値分布)とデータ(例えば、“0”又は“1”)とを対応させ、データを判別している。
コントロールゲート電極25Aはワード線として機能し、図5に示すように、x方向に配列された複数のメモリセルに共有されている。
コントロールゲート電極25Aはワード線として機能し、図5に示すように、x方向に配列された複数のメモリセルに共有されている。
メモリセルMC0〜MC7の各々は、この積層構造のゲート電極に対して自己整合的に形成される拡散層26Aを、半導体基板21A(pウェル21C)内に有している。この拡散層26A(以下、ソース/ドレイン拡散層と呼ぶ)はソース/ドレインとして機能し、y方向に隣接するメモリセル間で共有されている。ソース/ドレイン拡散層26Aは、例えば、n型の不純物拡散層である。
選択トランジスタSTS,STDは、メモリセルMC0〜MC7と同時に形成されるため、メモリセルMC0〜MC7のゲート構造とほぼ同様の構造を有する。つまり、選択トランジスタSTS,STDのゲート構造は、半導体基板(pウェル21C)21A上に、ゲート絶縁膜22B、下部ゲート電極23B、ゲート間絶縁膜24B及び上部ゲート電極25Bが、順次積層された構造を有する。但し、選択トランジスタSTS,STDのゲート間絶縁膜24B内には、開口部が形成され、下部ゲート電極23Bと上部ゲート電極25Bとが開口部を経由して電気的に接続されている。
また、選択トランジスタSTS,STDは、半導体基板21A内にソース/ドレイン拡散層26A,26S,26Dを有し、その一方のソース/ドレイン拡散層26Aをy方向に隣接するメモリセルMC0,MC7とそれぞれ共有する。ドレイン側選択トランジスタSTDの他方のソース/ドレイン拡散層26Dは、ビット線コンタクトBC、中間メタル配線M0及びビアコンタクトVCを経由して、ビット線BLに接続される。ソース側選択トランジスタSTSの他方のソース/ドレイン拡散層26Sは、ソース線コンタクトSCを経由して、ソース線SLに接続される。
これらの素子MC0〜MC7,STS,STD、コンタクトSC,BC,VC及び配線SL,BLは、層間絶縁膜30A,30Bに覆われている。
尚、図4には、図3のIV−IV線に沿う断面に加え、p型ウェル1C終端の断面構造も示されている。図4に示すように、n型ウェル21Bは、n型拡散層65及びコンタクト75を経由して、電位設定線73に接続され、p型ウェル31Cは、p型拡散層60及びコンタクト70を経由して、電位設定線73に接続される。このように、n型ウェル21Bとp型ウェル領域21Cは、同電位に設定される。電位設定線73は、図1に示されるウェル・ソース線電位制御回路3に接続され、書き込み動作時及び消去動作時にウェル21B,21Cの電位が制御される。
(c) ワード線・セレクトゲート線制御回路及び電位生成回路
図6を用いて、図1を用いて説明したワード線・セレクトゲート線制御回路2及び電位生成回路9の回路構成について説明する。また、これらの回路2,9とメモリセルセルアレイ1との接続関係について説明する。尚、図6においては、ワード線・セレクトゲート線制御回路2及び電位生成回路9の主要部を抽出して、説明する。
図6を用いて、図1を用いて説明したワード線・セレクトゲート線制御回路2及び電位生成回路9の回路構成について説明する。また、これらの回路2,9とメモリセルセルアレイ1との接続関係について説明する。尚、図6においては、ワード線・セレクトゲート線制御回路2及び電位生成回路9の主要部を抽出して、説明する。
電位生成回路9は、複数の生成部90〜97,9S,9Dを有する。複数の生成部90〜97は、複数のワード線WL0〜WL7にそれぞれ1つずつ対応するように、電位生成回路9内に設けられている。これらの生成部90〜97は、ワード線WL0〜WL7の各々に供給する所定のパルス幅の電位VWL0〜VWL7を生成する。また、電位生成回路9内には、セレクトゲート線SGSL,SGDLに対応する生成部9S,9Dも設けられ、生成部9S,9Dは、ソース側及びドレイン側セレクトゲート線SGSL,SGDLに供給する電位Vsgs,Vsgdを生成する。
ワード線・セレクトゲート線制御回路2内には、複数の転送ゲートTGTが設けられている。転送ゲートTGTは、例えば、MOSトランジスタから構成される。ワード線WL0〜WL7及び選択ゲートSGSL,SGDLは、例えば、転送ゲートTGTの電流経路の一端に、それぞれ接続されている。また、各転送ゲートTGTの電流経路の他端は、電位生成回路9内の生成部90〜97,9S,9Dにそれぞれ接続されている。転送ゲートの制御端子(ゲート電極)には、アドレス選択信号線ASLが接続され、ステートマシンの制御下において、書き込み動作時に入力されるアドレス信号に基づき、転送ゲートTGTの動作(オン/オフ)が制御される。アドレス選択信号線ASLの動作を制御するアドレス信号は、例えば、書き込み選択されたブロックのアドレスである。このように、ブロックアドレスによってアドレス選択信号線ASLが制御される場合には、複数の転送ゲートTGTは、1つのアドレス信号で一括に制御される。
図6に示される構成によって、生成部90〜97によって生成された電位VWL0〜VWL7が、各転送ゲートTGTを経由して、ワード線WL0〜WL7及びメモリセルMC0〜MC7へそれぞれ供給される。また、生成部9S,9Dによって生成された電位Vsgs,Vsgsが、セレクトゲート線SGSL,SGDLに供給され、選択トランジスタSTS,STDのオン/オフが制御される。
(2) 動作
以下、図7を用いて、本発明の実施形態に係る不揮発性半導体メモリ(フラッシュメモリ)の動作について、説明する。尚、以下では、説明の簡単化のため、1つのメモリセルが“0”又は“1”の2値をデータとして記憶する2値メモリについて説明する。但し、3値以上のデータを記憶する多値メモリであっても良いのはもちろんである。
以下、図7を用いて、本発明の実施形態に係る不揮発性半導体メモリ(フラッシュメモリ)の動作について、説明する。尚、以下では、説明の簡単化のため、1つのメモリセルが“0”又は“1”の2値をデータとして記憶する2値メモリについて説明する。但し、3値以上のデータを記憶する多値メモリであっても良いのはもちろんである。
(a) 全体動作
図7を用いて、本実施形態に係るフラッシュメモリの動作の一例について、説明する。尚、この動作の説明において、フラッシュメモリの構成を示した図1乃至図6も用いて、説明する
図7に示すように、コマンド信号が図1に示されるコマンドインターフェイス回路11に入力され、アドレス信号が図1に示されるアドレスバッファ8に入力される(ST1)。アドレス信号は、動作(例えば、書き込み)の対象となるメモリセルを含んでいるブロックのアドレス、少なくとも1つのワード線のアドレス(ロウアドレス)及び少なくとも1つのビット線のアドレス(カラムアドレス)を含んでいる。また、これと同時に、データ入出力バッファ7には、データが入力される。尚、1つのコマンド信号に対して、例えば、1つのアドレス信号が入力される場合も有るし、2つ以上のアドレス信号が連続して入力される場合もある。
図7を用いて、本実施形態に係るフラッシュメモリの動作の一例について、説明する。尚、この動作の説明において、フラッシュメモリの構成を示した図1乃至図6も用いて、説明する
図7に示すように、コマンド信号が図1に示されるコマンドインターフェイス回路11に入力され、アドレス信号が図1に示されるアドレスバッファ8に入力される(ST1)。アドレス信号は、動作(例えば、書き込み)の対象となるメモリセルを含んでいるブロックのアドレス、少なくとも1つのワード線のアドレス(ロウアドレス)及び少なくとも1つのビット線のアドレス(カラムアドレス)を含んでいる。また、これと同時に、データ入出力バッファ7には、データが入力される。尚、1つのコマンド信号に対して、例えば、1つのアドレス信号が入力される場合も有るし、2つ以上のアドレス信号が連続して入力される場合もある。
コマンド信号が書き込み動作を指示する信号(書き込みコマンド)であった場合、アドレス信号が示しているブロック(以下、選択ブロックと呼ぶ)に対して、消去動作が実行される(ST2)。この消去動作は、入力されたコマンド信号に基づいて、ステートマシン12が、ウェル・ソース線電位制御回路3の動作を制御し、選択ブロックが設けられたp型ウェル21Cに消去電位Vera(例えば、20V)を供給して実行される。これと同時に、ステートマシン12は、選択ブロック内のワード線WL0〜WL7に、例えば、0Vを供給するように、ワード線・セレクトゲート線制御回路2及び電位生成回路9の動作を制御する。このワード線−pウェル間の電位差により、トンネル電流がメモリセルMC0〜MC7のトンネル絶縁膜2A内を流れ、電荷蓄積層(フローティングゲート電極23A)内の電子がpウェル21C内へ放出される。これによって、選択ブロック内の全てのメモリセルが、消去状態のメモリセル(以下、“1”プログラミングセルと呼ぶ)となる。尚、“1”プログラミングセルのしきい値電圧は、例えば、負の電位となる。データが正常に書き込まれ、しきい値電圧が正の電位になったセルのことを“0”プログラミングセルと呼ぶ。
次に、ステートマシン12は、入力されたアドレス信号に基づいて選択された書き込み対象のメモリセル(選択セル)に所定のデータ(“0”)を書き込むため、チップ内の各回路の動作を制御する(ST3)。
まず、ステートマシン12は、入力されたアドレス信号が示す少なくとも1つのワード線の中から、書き込みを開始する1つのワード線の番号(アドレス)を設定する。書き込みを開始するワード線は、例えば、入力されたアドレス信号が示す少なくとも1つのワード線のうち、最もソース線側に位置するワード線が選択される。
ステートマシン12は、データ回路4及びカラムデコーダ5の動作を制御して、以下のように、ビット線BL0〜BLn−1からメモリセルへデータを転送する。選択ブロック内の複数のメモリセルユニットにおいて、選択セルを含んでいるメモリセルユニットに接続されたビット線(以下、選択ビット線と呼ぶ)には、例えば、0Vの電位が供給され、選択セル及び選択セルと同じメモリセルユニット内に含まれる他のメモリセルのチャネル領域には、0Vが転送される。また、選択セルを含まないメモリセルユニットに接続されたビット線(以下、非選択ビット線と呼ぶ)には、電位Vcc(例えば、3V)が供給され、これらの非選択のメモリセルユニット内のメモリセルのチャネル領域には、例えば、電位Vccが転送される。
ソース線SLには、ステートマシン12によって制御されたウェル・ソース線電位制御回路3から電位Vs(例えば、1V)が供給される。
そして、ステートマシン12は、書き込みを開始する1つのワード線(以下、選択ワード線)に書き込み電位を供給し、これと同時に、選択ワード線を除いた残りのワード線(非選択ワード線)に書き込み電位より小さい電位(例えば、書き込み非選択電位)を供給するように、ワード線・セレクトゲート線制御回路2及び電位生成回路9の動作を制御する。
これに基づいて、電位生成回路9内の生成部91〜97は、各ワード線に供給する電位VWL0〜VWL7を生成する。より具体的には、生成部91〜97は、選択ワード線に供給する書き込み電位Vpgm<2m−1>(例えば、17〜20V)と、非選択ワードに供給する電位Vpass,Vqを生成する。書き込み非選択電位Vpassは、書き込み電位Vpgm<2m−1>より小さい電位であって、例えば、10V程度に設定される。また、書き込み動作において、生成部9Sは、ソース側セレクトゲート線SGSLに供給する電位Vsgs(例えば、0V)を生成し、生成部9Dはドレイン側セレクトゲート線SGDLに供給する電位Vsgd(例えば、3V程度)を生成する。
ワード線・セレクトゲート線制御回路2は、ステートマシン12による制御と、アドレス選択信号線ASLに入力されたアドレス信号(ブロックアドレス)に基づいて、転送ゲートTGTがオンする。これによって、生成された各電位Vpgm,Vpass,Vq,Vsgs,Vsgdが、生成部90〜97,9S,9Dの各々からこれらに対応しているワード線WL0〜WL7及びセレクトゲート線SGSL,SGDLに供給される。
すると、選択セルにおいては、コントロールゲート電極(ワード線)5Aとチャネル領域間の電位差が大きくなり、トンネル絶縁膜2A内にトンネル電流が流れる。これによって、電荷蓄積層としてのフローティングゲート電極3Aに、電荷が注入される。
尚、選択セルと同じメモリセルユニット内に含まれている非選択セルのゲート(非選択ワード線)には、書き込み非選択電位Vpassが供給されているが、この電位Vpassは書き込み電位より小さい。このため、非選択セルのトンネル絶縁膜にはトンネル電流が流れず、非選択セルの電荷蓄積層には電荷が注入されない。
尚、選択セルと同じメモリセルユニット内に含まれている非選択セルのゲート(非選択ワード線)には、書き込み非選択電位Vpassが供給されているが、この電位Vpassは書き込み電位より小さい。このため、非選択セルのトンネル絶縁膜にはトンネル電流が流れず、非選択セルの電荷蓄積層には電荷が注入されない。
一方、非選択ビット線には、電位Vccが印加されているため、非選択ビット線に接続されているドレイン側選択トランジスタSTDは、バックバイアス効果により、しきい値電圧が上昇する。このため、選択ブロック内で共通のドレイン側セレクトゲート線SGDLに電位Vsgdが供給されていても、非選択ビット線に接続されたドレイン側選択トランジスタSTDは、カットオフ状態となる。また、ソース線側セレクトゲート線SGSLには、0Vが供給されているため、ソース線側選択トランジスタSTSはオフしている。それゆえ、非選択ビット線に接続されたメモリセルユニットが設けられたアクティブ領域は、ビット線やソース線から電気的に分離され、フローティング状態となっている。
但し、ワード線WL0〜WL7は、選択ブロック内の複数のメモリセルユニットで共通に接続されている。このため、非選択ビット線に接続されていても、選択ワード線に接続されたメモリセル(“1”プログラミングセル)のゲートには、書き込み電位が供給されている。選択ワード線に接続されている“1”プログラミングセルにおいては、ワード線及びチャネル領域間の容量カップリングの影響で、フローティング状態を維持した状態でチャネル領域の電位が上昇する。これによって、“1”プログラミングセルのコントロールゲート電極(選択ワード線)とチャネル領域間の電位差は、正常な書き込み動作ではトンネル電流が流れない電位差になる。
続いて、ステートマシン12は、選択/非選択ワード線に対する電位の供給を停止させた後、選択セルに所定のデータが書き込まれたか否か判定するベリファイを実行するために、各回路の動作を制御する(ST4)。ベリファイにおいては、データの書き込み後に、選択セルのデータが読み出されることによって、データの書き込みの成否が検証される。以下、ベリファイで実行されるデータの読み出しのことを、ベリファイ読み出しと呼ぶ。
ベリファイ読み出しは、ドレイン側セレクトゲート線SGDLに電位Vsgd(例えば、3V)を供給し、ドレイン側選択トランジスタSTDをオンさせる。そして、選択ワード線には、書き込みデータに応じて設定された判定電位Vcgvが供給され、非選択ワード線には、読み出し非選択電位Vread(例えば、5V)が供給される。尚、これらの電位Vsgd,Vcgv,Vreadは、書き込み動作と同様に、ステートマシン12の制御により、電位生成回路9が生成し、ワード線・セレクトゲート線制御回路2を経由して、各ワード線WL0〜WL7及びセレクトゲート線SGSL,SGDLに供給される。
ベリファイ読み出しは、ドレイン側セレクトゲート線SGDLに電位Vsgd(例えば、3V)を供給し、ドレイン側選択トランジスタSTDをオンさせる。そして、選択ワード線には、書き込みデータに応じて設定された判定電位Vcgvが供給され、非選択ワード線には、読み出し非選択電位Vread(例えば、5V)が供給される。尚、これらの電位Vsgd,Vcgv,Vreadは、書き込み動作と同様に、ステートマシン12の制御により、電位生成回路9が生成し、ワード線・セレクトゲート線制御回路2を経由して、各ワード線WL0〜WL7及びセレクトゲート線SGSL,SGDLに供給される。
ここで、選択セルのしきい値電圧が判定電位Vcgvより小さければ、ビット線に電流が流れ、選択セルのしきい値電圧が判定電位Vcgv以上であれば、ビット線に電流は流れない。このように、ビット線に電流が流れるか否かによって、所定のデータが選択セルに書き込まれているか否か判定される(ST5)。
選択セルに所定のデータが書き込まれている場合、つまり、選択セルが“0”プログラミングセルとなっている場合、そのメモリセルに対する書き込み動作は終了する。
選択セルに所定のデータが書き込まれていない場合には、選択ワード線に書き込み電位が再度供給され、書き込み動作が実行される。つまり、選択セルに正常にデータが書き込まれたと判定されるまで、ステートマシン12の制御の下で、上記のステップST3〜ST5の動作が繰り返し実行される。
このような、データの書き込み(ST3)、ベリファイ読み出し(ST4)及びデータの判定(ST5)が繰り返し行われるループのことを、本実施形態では、書き込みループと呼ぶ。本実施形態では、選択ブロックの消去動作後に実行された最初のデータの書き込み及びこの書き込みに対するベリファイ読み出しを、1回目の書き込みループと数える。
選択セルに所定のデータが書き込まれている場合、つまり、選択セルが“0”プログラミングセルとなっている場合、そのメモリセルに対する書き込み動作は終了する。
選択セルに所定のデータが書き込まれていない場合には、選択ワード線に書き込み電位が再度供給され、書き込み動作が実行される。つまり、選択セルに正常にデータが書き込まれたと判定されるまで、ステートマシン12の制御の下で、上記のステップST3〜ST5の動作が繰り返し実行される。
このような、データの書き込み(ST3)、ベリファイ読み出し(ST4)及びデータの判定(ST5)が繰り返し行われるループのことを、本実施形態では、書き込みループと呼ぶ。本実施形態では、選択ブロックの消去動作後に実行された最初のデータの書き込み及びこの書き込みに対するベリファイ読み出しを、1回目の書き込みループと数える。
そして、入力されたアドレス信号に対応する全てのワード線に対して、データの書き込みが完了したか否か判定される(ST6)。アドレスが示す全てのワード線に対して書き込みが完了していない場合には、ステートマシン12の制御の下で上記のステップST2〜ST5の動作が繰り返し実行される。アドレスが示す全てのワード線に接続された選択セルに、データが書き込まれることで、1つの書き込みコマンドに対応する書き込み動作が終了する。
本発明の実施形態においては、2回以上の書き込みループが実行される場合に、書き込みループの回数に応じて、ワード線に供給する設定電位を変更する。より具体的には、本実施形態では、複数回の書き込みループ中のいずれかのループにおいて、非選択ワード線のうち少なくとも1つの非選択ワード線に、書き込み非選択電位Vpassよりも小さい電位Vqを供給し、電位Vqを用いない他の書き込みループにおいては、例えば、書き込み非選択電位Vpassを全ての非選択ワード線に供給する。非選択電位Vpassより小さい電位を供給するワード線は、例えば、選択ワード線に隣接する非選択ワード線である。以下、本実施形態においては、選択ワード線のソース線側又はビット線側に隣接する非選択ワード線のことを、隣接ワード線と呼ぶ。
このように、本実施形態においては、複数回の書き込みループに、隣接ワード線に書き込み非選択電位Vpassを供給する書き込みループ(設定電位)とこの非選択電位Vpassより小さい電位(第1電位)Vqを供給する書き込みループ(設定電位)とが、用いられる。
非選択電位Vpassを隣接ワード線(非選択ワード線)に供給する書き込みループにおいては、“1”プログラミングセルのチャネルブーストによって、選択ワード線に接続された“1”プログラミングセルに対する誤書き込みを抑制する。
非選択電位Vpassを隣接ワード線(非選択ワード線)に供給する書き込みループにおいては、“1”プログラミングセルのチャネルブーストによって、選択ワード線に接続された“1”プログラミングセルに対する誤書き込みを抑制する。
電位Vqを隣接ワード線(非選択ワード線)に供給するループにおいて、隣接ワード線に電位Vqが供給されることによって、選択ワード線から隣接ワード線に向かう電界の分布を緩和でき、選択ワード線又は隣接ワード線に接続されたメモリセルのゲートエッジ近傍にサーフェスブレイクダウンが発生するのを抑制できる。この結果として、サーフェスブレイクダウンに起因したリークによって、データを書き込むことが不要な“1”プログラミングセルに対して、誤書き込みが生じるのを低減できる。この際、選択セルとソース/ドレイン拡散層を共有する非選択セルのゲートには、隣接ワード線に供給された電位Vqが与えられている。このため、隣接ワード線に電子を引き寄せるような大きな電位も供給されておらず、これらの非選択セルのチャネル−ゲート間の電位差も小さいため、選択セルに隣接する非選択セルに対しての誤書き込みも低減される。
さらに、例えば、隣接ワード線に対して電位Vqのみを与えるように設定した複数回の書き込みループを連続して実行する場合には、隣接ワード線の供給電位Vqが低いため、“0”プログラミングセルのフローティングゲート電極(電荷蓄積層)のカップリング比が低下するという問題も生じる。この場合、所定の書き込み電位を選択セルに供給しても、データが正常に書き込まれない書き込み不良が発生する。本実施形態においては、隣接ワード線に対して電位Vqを供給する書き込みループと非選択電位Vpassを供給するループとの両方を用いているため、カップリング比の不足による書き込み不良の発生も抑制でき、書き込みループの回数を削減できる。
加えて、本実施形態では、サーフェスブレイクダウンに起因する誤書き込みの発生を抑制できる結果として、特定のワード線、特に、ビット線側のワード線に接続されたメモリセルに片寄って、誤書き込みが発生するのを抑制できるため、ECCによる訂正効率も低下しない。
したがって、本発明の実施形態の不揮発性半導体メモリによれば、フラッシュメモリの信頼性を向上できる。
以下では、図8乃至図12を用いて、書き込みループ時の動作時の各ワード線の設定電位の具体例について、説明する。
(b) 動作例1
図8及び図9を用いて、本発明の実施形態に係るフラッシュメモリの動作例1について説明する。尚、本例における動作は、図1乃至図6に示される回路構成によって、図7を用いて説明した全体動作に基づいて、実行される。
図8及び図9を用いて、本発明の実施形態に係るフラッシュメモリの動作例1について説明する。尚、本例における動作は、図1乃至図6に示される回路構成によって、図7を用いて説明した全体動作に基づいて、実行される。
図8及び図9は、各書き込みループにおける選択/非選択ワード線及びセレクトゲート線に供給される電位の一例を示している。
まず、図8を用いて、ソース線セレクトゲート線SGSLに隣接したワード線WL0が、選択ワード線である場合における各ワード線の設定電位について、説明する。このワード線WL0は、複数のワード線WL0〜WL7のうち、最もソース線側にあるワード線WL0である。
図8に示すように、1回目の書き込みループにおいて、第1書き込み電位Vpgm<1>が、ステートマシン12の制御の下で、電位生成回路(生成部90)によって生成され、その電位Vpgm<1>が、ワード線・セレクトゲート線制御回路2を経由して、選択ワード線WL0に供給される。また、隣接ワード線を含む非選択ワード線WL1〜WL7には、ステートマシン12によって制御された電位生成回路9及びワード線・セレクトゲート線制御回路によって、書き込み非選択電位Vpassが供給される。
ソース側セレクトゲート線SGSLには、例えば、0Vが供給され、ドレイン側セレクトゲート線SGDLには、例えば、電位Vsgs(例えば、3V)が供給される。ソース線SLには、電位Vs(例えば、1V)が供給される。また、選択ビット線には、0Vが供給され、非選択ビット線には、電位Vcc(例えば、3V)が供給される。
この1回目の書き込みループにおいて、選択セルにデータが正常に書き込まれなかった場合には、2回目の書き込みループが実行される。
2回目の書き込みループにおいては、選択ワード線WL0には、生成部90によって生成された第2書き込み電位Vpgm<2>が供給される。この第2書き込み電位Vpgm<2>は、例えば、1回目の書き込みループで用いた第1書き込み電位Vpgm<1>以上の電位、好ましくは、第1書き込み電位Vpgm<1>よりも大きい電位である。このように、書き込みループ毎に、書き込み電位が大きくされる理由は、以下の通りである。
通常、“0”データのしきい値分布幅は“1”データのしきい値分布幅よりも小さい範囲になっているため、メモリセルの特性ばらつきを考慮した場合、書き込み速度の速い(書き込みされ易い)メモリセルが所定のしきい値分布幅を超えないように、各回の書き込みループの書き込み電位が設定されている。このため、書き込み速度の遅い(書き込みされにくい)メモリセルに対しては、前の書き込みループで用いられた書き込み電位は小さく、このメモリセルに所定のデータ(“0”)を書き込むために十分大きなトンネル電流が流せなかったことになるため、次の書き込みループにおいては、書き込み電位が大きくされる。
このように、選択セルのしきい値電圧が所定の値となるまで、電荷蓄積層に徐々に電荷を注入していくことで、1回目の書き込みループにおけるしきい値電圧よりも、2回目の書き込みループにおいて、選択セルのしきい値電圧がさらに、正の電位にシフトされる。
2回目の書き込みループにおいては、選択ワード線WL0には、生成部90によって生成された第2書き込み電位Vpgm<2>が供給される。この第2書き込み電位Vpgm<2>は、例えば、1回目の書き込みループで用いた第1書き込み電位Vpgm<1>以上の電位、好ましくは、第1書き込み電位Vpgm<1>よりも大きい電位である。このように、書き込みループ毎に、書き込み電位が大きくされる理由は、以下の通りである。
通常、“0”データのしきい値分布幅は“1”データのしきい値分布幅よりも小さい範囲になっているため、メモリセルの特性ばらつきを考慮した場合、書き込み速度の速い(書き込みされ易い)メモリセルが所定のしきい値分布幅を超えないように、各回の書き込みループの書き込み電位が設定されている。このため、書き込み速度の遅い(書き込みされにくい)メモリセルに対しては、前の書き込みループで用いられた書き込み電位は小さく、このメモリセルに所定のデータ(“0”)を書き込むために十分大きなトンネル電流が流せなかったことになるため、次の書き込みループにおいては、書き込み電位が大きくされる。
このように、選択セルのしきい値電圧が所定の値となるまで、電荷蓄積層に徐々に電荷を注入していくことで、1回目の書き込みループにおけるしきい値電圧よりも、2回目の書き込みループにおいて、選択セルのしきい値電圧がさらに、正の電位にシフトされる。
隣接ワード線WL1に供給される電位(第1電位)Vqは、書き込み非選択電位Vpassよりも小さい電位であって、例えば、接地電位Vss以上の電位である。電位Vqは1V以上、5V以下、程度の電位であることが好ましい。但し、この電位Vqは、1V〜5Vに加えて、さらに、1Vより小さく、且つ、0V以上の電位を含んでいても良い。また、電位Vqは、5Vより大きく、かつ、書き込み非選択電位Vpassより小さい電位を含んでも良い。この電位Vqも、書き込み電位及び非選択電位の生成と同様に、ステートマシン12の制御の下で、電位Vqを供給するワード線(ここでは、隣接ワード線)に対応する生成部90〜97によって、生成される。
また、隣接ワード線WL1を除いた他の非選択ワード線WL2〜WL7には、1回目の書き込みループと同じく、非選択電位Vpassが供給される。
尚、2回目の書き込みループにおいて、ソース線SL、セレクトゲート線SGDL,SGSL及び選択/非選択ビット線に供給される電位は、1回目の書き込みループにおける設定電位と同じである。
尚、2回目の書き込みループにおいて、ソース線SL、セレクトゲート線SGDL,SGSL及び選択/非選択ビット線に供給される電位は、1回目の書き込みループにおける設定電位と同じである。
2回目の書き込みループにおいても、データが正常に書き込まれなかった場合、3回目の書き込みループが実行される。
3回目の書き込みループにおいては、選択ワード線WL0に供給される第3書き込み電位Vpgm<3>は、第2書き込み電位Vpgm<2>よりも大きい電位が用いられる。
また、隣接ワード線WL1を含む全ての非選択ワード線WL1〜WL7には、非選択電位Vpassが供給される。
3回目の書き込みループにおいては、選択ワード線WL0に供給される第3書き込み電位Vpgm<3>は、第2書き込み電位Vpgm<2>よりも大きい電位が用いられる。
また、隣接ワード線WL1を含む全ての非選択ワード線WL1〜WL7には、非選択電位Vpassが供給される。
このように、(2m−1)回目(m=1,2,3,・・・)の書き込みループにおいて、非選択電位Vpassが供給された隣接ワード線WL1には、(2m−1)回目の次の2m回目の書き込みループにおいては、非選択電位Vpassよりも小さな電位Vqが供給される。また、電位Vqが供給された隣接ワード線WL1には、次の書き込みループでは、非選択電位Vpssが供給される。
上述のように、書き込み電位Vpgm<1>〜Vpgm<2m>、書き込み非選択電位Vpass及び電位Vqは、ステートマシン12の制御に基づいて、電位生成回路9が有する生成部90〜97によってそれぞれ生成される。そして、それらの生成された電位が、ワード線・セレクトゲート線制御回路2内の転送ゲートTGTを経由して、各ワード線WL0〜WL7に供給される。尚、選択ワード線に供給される書き込み電位Vpgm<1>〜Vpgm<2m>は、メモリセルのゲート耐圧を十分に確保できる値を上限値として、書き込みループ毎の電位の上昇値がステートマシン12の制御下で適宜設定され、それに基づいて、電位生成回路9が書き込み電位Vpgm<1>〜Vpgm<2m>を生成する。
図9には、ワード線WL5が選択ワード線である場合における、各ワード線WL0〜WL7の設定電位が示されている。選択ワード線がワード線WL5となる場合には、そのワード線WL5のソース線側に隣接するワード線WL4及びビット線側に隣接するワード線WL6とが、隣接ワード線となる。
この場合においても、選択セルに正常にデータが書き込まれるまで、複数回の書き込みループが実行され、選択ワード線WL5には、書き込みループ毎に順次大きな書き込み電位Vpgm<1>〜Vpgm<2m>が供給される。
選択ワード線WL5にそれぞれ隣接する隣接ワード線WL4,WL6には、例えば、奇数回目の書き込みループにおいては、非選択電位Vpassが供給され、偶数回目の書き込みループにおいては、非選択電位Vpassより小さな電位Vqがそれぞれ供給される。
また、隣接ワード線WL4,WL6を除いた非選択ワード線WL0〜WL3,WL7には、書き込み非選択電位が供給される。
このように、隣接ワード線が、選択ワード線に対してソース線側/ビット線側に隣り合う2本のワード線となっても、(2m−1)回目(m=1,2,3,・・・)の書き込みループにおいて、非選択電位Vpassが供給された隣接ワード線WL4,WL6には、(2m−1)回目の次の2m回目の書き込みループにおいては、非選択電位Vpassよりも小さな電位Vqが供給される。
また、隣接ワード線WL4,WL6を除いた非選択ワード線WL0〜WL3,WL7には、書き込み非選択電位が供給される。
このように、隣接ワード線が、選択ワード線に対してソース線側/ビット線側に隣り合う2本のワード線となっても、(2m−1)回目(m=1,2,3,・・・)の書き込みループにおいて、非選択電位Vpassが供給された隣接ワード線WL4,WL6には、(2m−1)回目の次の2m回目の書き込みループにおいては、非選択電位Vpassよりも小さな電位Vqが供給される。
本例においては、複数回の書き込みループにおいて、隣接ワード線に対して、書き込み非選択電位Vpassとその非選択電位Vpassよりも小さい電位Vqとが交互に供給される。このように、非選択電位Vpassと電位Vqとを交互にソース側隣接ワード線に供給し、サーフェスブレイクダウンの発生を抑制する。また、ビット線側隣接ワード線にも電位Vqを供給することで、“1”プログラミングセルのチャネル領域が、ビット線側に隣接するメモリセルとの容量カップリングの影響を受けすぎて、チャネル電位が大きくなりすぎることもなくなる。
それゆえ、選択ビット線に接続されたメモリセルユニット内の“1”プログラミングセル及び選択ワード線に接続された“1”プログラミングセルに対する誤書き込みを低減できる。また、サーフェスブレイクダウンに起因する誤書き込みを抑制できる結果として、ビット線側のワード線に接続されたメモリセルに誤書き込みが片寄って発生するのを抑制できる。
また、書き込み非選択電位Vpassよりも小さい電位Vqに、0Vを用いた場合には、選択ワード線に接続されたメモリセルのチャネル(反転層)は、非選択ワード線に接続されたメモリセルのチャネル(反転層)と電気的に分離される。この結果として、選択ワード線に接続された“1”プログラミングセルに対する、選択ワード線よりもソース線側に存在する“0”プログラミングセルのしきい値電圧の影響は緩和される。
したがって、本発明の実施形態における動作例1によれば、不揮発性半導体メモリ(フラッシュメモリ)の信頼性を向上できる。
尚、図8及び図9に示す例とは反対に、(2m−1)回目の書き込みループにおいて、書き込み非選択電位よりも小さい電位Vqを隣接ワード線に供給し、2m回目の書き込みループにおいて、書き込み非選択電位Vpassを供給しても良いのはもちろんである。
(c) 動作例2
図10を用いて、本発明の実施形態に係るフラッシュメモリの動作例2について説明する。尚、本動作例においては、動作例1との相違点を主に説明し、重複する点についての詳細な説明は省略する。
図10を用いて、本発明の実施形態に係るフラッシュメモリの動作例2について説明する。尚、本動作例においては、動作例1との相違点を主に説明し、重複する点についての詳細な説明は省略する。
図10は、各書き込みループにおける選択/非選択ワード線及びセレクトゲート線に供給される電位の一例を示している。ここでは、ワード線WL5を選択ワード線として説明する。
本動作例においても動作例1と同様に、選択ワード線WL5に供給される書き込み電位Vpgm<1>〜Vpgm<m+5>は、その値が書き込みループ毎に順次大きくなるようにステートマシン12によって制御される。隣接ワード線WL4,WL6を除いた非選択ワード線WL0〜WL3,WL7には、書き込み非選択電位Vpassが供給される。
隣接ワード線WL4,WL6に供給される電位は、1回目及び2回目の書き込みループにおいては、非選択電位Vpassが供給される。3回目及び4回目の書き込みループにおいては、隣接ワード線WL4,WL6の両方に、非選択電位Vpassよりも小さな電位Vqが、供給される。続いて、5回目及び6回目の書き込みループにおいては、選択ワード線WL5に対してソース線側の隣接ワード線WL4には、電位Vqが供給され、選択ワード線WL5に対してビット線側の隣接ワード線WL6には、非選択電位Vpassが供給される。
(2m−1)回目及び2m回目の書き込みループにおいては、1回目及び2回目の書き込みループと同じ設定電位が、各ワード線WL0〜WL7に供給される。また、(2m+1)回目及び(2m+2)回目の書き込みループにおいては、3回目及び4回目の書き込みループと同じ設定電位が用いられ、(2m+3)回目及び(2m+4)回目の書き込みループにおいては、5回目及び6回目の書き込みループと同じ設定電位用いられて、各ワード線WL0〜WL7に電位が供給される。
このように、本動作例においては、複数回(本例においては2回)の書き込みループを1組のセットとする。そして、これらのセット毎に、ワード線の設定電位のパターンを変え、ワード線の各々に電位を供給する。
これによって、動作例1と同様に、隣接ワード線には書き込み非選択電位Vpassよりも小さな電位Vqを供給することで、サーフェスブレイクダウンに起因する誤書き込みを低減できる。
また、本例によれば、複数回のループを1つのセットとして処理するため、隣接ワード線に供給する電位Vpass,Vqを生成するための制御が簡便化できる。
したがって、本発明の実施形態における動作例2においても、不揮発性半導体メモリ(フラッシュメモリ)の信頼性を向上できる。
但し、上記のように、ソース線側のメモリセルから順にデータが書き込まれるため、選択ワード線WL5に接続された“1”プログラミングセルは、ソース線側に隣接する“0プログラムセル”のしきい値電圧(電荷保持状態)の影響を特に受ける。このため、ソース線側隣接ワード線WL4に電位Vqを供給する回数が、ビット線側隣接ワード線WL6に電位Vqを供給する回数よりも多くなるように、設定電位のパターンを構成することが好ましい。
また、本例においては、設定電位セットset1〜set3を周期的に実行しているが、これらのセットset1〜set3が、ランダムに用いられるように、ステートマシン12によって動作を制御しても良い。さらには、本例では、2回の書き込みループを1組のセットとしたが、複数のセットの中のいずれかで、隣接ワード線に非選択電位Vpassよりも小さな電位Vqを供給することが含まれていれば、3回以上の書き込みループを1組のセットとしても良いのはもちろんである。
(d) 動作例3
図11を用いて、本発明の実施形態に係るフラッシュメモリの動作例3について説明する。尚、本動作例においては、動作例1及び2との相違点を主に説明し、重複する点については、詳細な説明は省略する。
図11を用いて、本発明の実施形態に係るフラッシュメモリの動作例3について説明する。尚、本動作例においては、動作例1及び2との相違点を主に説明し、重複する点については、詳細な説明は省略する。
図11に示すように、本例においては、ソース線側隣接ワード線WL4には1回目の書き込みループのみに書き込み非選択電位Vpassが供給され、2回目以降の書き込みループにおいては、ソース線側隣接ワード線WL4に対しては非選択電位Vpassを用いられずに、非書き込み電位Vpassより小さい電位Vqが供給されている。これに対して、ビット線側隣接ワード線WL6には、全ての書き込みループにおいて非選択電位Vpassのみが与えられる。
上述のように、データの書き込みがソース線側からビット線側へ行われるのであれば、選択ワード線に接続された“1”プログラミングセルに対して特に悪影響を及ぼすのは、ソース線側の隣接ワード線WL4に接続された“0”プログラミングセルである。それゆえ、選択ワード線WL5のソース線側に隣接した非選択ワード線WL4のみに、書き込み非選択電位Vpassよりも小さい電位Vqを供給すればよい。
上述のように、データの書き込みがソース線側からビット線側へ行われるのであれば、選択ワード線に接続された“1”プログラミングセルに対して特に悪影響を及ぼすのは、ソース線側の隣接ワード線WL4に接続された“0”プログラミングセルである。それゆえ、選択ワード線WL5のソース線側に隣接した非選択ワード線WL4のみに、書き込み非選択電位Vpassよりも小さい電位Vqを供給すればよい。
このように、本例においても、選択ワード線に隣接する非選択ワード線WL4に書き込み非選択電位Vpassよりも小さい電位Vqを供給することで、サーフェスブレイクダウンに起因する誤書き込みの発生を低減できる。
また、例えば、隣接ワード線WL4に供給する電位qに0Vを用いた場合には、選択ワード線よりもソース線側のワード線に接続されたメモリセルのチャネル領域と選択ワード線よりもビット線側のワード線に接続されたメモリセルのチャネル領域とを電気的に分離できる。ソース線側のメモリセルから順にデータを書き込む場合、選択セルよりもビット線側のメモリセルは消去状態(“1”プログラミング状態)であるため、選択ワード線に接続された“1”プログラミングセルのブースト効率を向上できる。このように、“1”プログラミングセルは、ソース線側に隣接する“0”プログラミングセルのしきい値電圧の影響を受けず、誤書き込みの発生を抑制できる。
また、上述の動作例2と同様に、2回目の書き込みループ以降の非選択ワード線に対する設定電位を変更する制御を削減できるので、動作例1と比較して、フラッシュメモリの動作を簡便にできる。
したがって、本発明の実施形態における動作例3においても、不揮発性半導体メモリ(フラッシュメモリ)の信頼性を向上できる。
尚、本例においては、1回目の書き込みループのみ、他の書き込みループとは異なる設定電位を用いているが、これに限定されず、複数の書き込みループの中のいずれかで、電位Vqを非選択ワード線(隣接ワード線)に供給すればよい。
また、ドレイン側の隣接ワード線WL6に対しても、ソース線側隣接ワード線と同様の制御を行って、ソース線側隣接ワード線と同じ電位Vqを供給しても良いのはもちろんである。
また、ドレイン側の隣接ワード線WL6に対しても、ソース線側隣接ワード線と同様の制御を行って、ソース線側隣接ワード線と同じ電位Vqを供給しても良いのはもちろんである。
(e) 動作例4
図12を用いて、本発明の実施形態に係るフラッシュメモリの動作例4について説明する。尚、本動作例においては、動作例1乃至3との相違点を主に説明し、重複する点については、詳細な説明は省略する。
図12を用いて、本発明の実施形態に係るフラッシュメモリの動作例4について説明する。尚、本動作例においては、動作例1乃至3との相違点を主に説明し、重複する点については、詳細な説明は省略する。
図12に示すように、隣接ワード線WL4,WL6には、動作例1と同様に、書き込みループ毎に非選択電位Vpassと非選択電位より小さい電位Vqとが交互に供給されている。
本変形例においては、隣接ワード線WL4,WL6に電位Vqが供給される書き込みループにおいて、ソース線側隣接ワード線WL4のさらにソース線側に隣接する非選択ワード線WL3には、電位Vqよりも小さい電位(第2電位)Vrが供給される。この場合、電位Vqは1V〜5V程度に設定され、電位Vrは0V〜1V程度に設定される。尚、電位Vq及び電位Vrの値はこれに限定されず、これらの電位は、選択電位Vpassよりも小さい値(例えば5V以下)で、適宜設定されていれば良い。特に、電位Vqは、1V〜5Vに加えて、1Vより小さく、且つ、0V以上の電位を含み、5Vより大きく、且つ、書き込み非選択電位Vpassより小さい電位を含んでも良い。
これと同様に、ビット線側隣接ワード線WL6のさらにビット線側に隣接する非選択ワード線WL7にも、電位Vrが供給される。
このように、隣接ワード線と隣り合う非選択ワード線に、隣接ワード線に供給する電位Vqよりも小さい電位Vrを供給してもよい。これによって、隣接ワード線に接続されたメモリセルのゲートエッジ近傍の電界分布はより緩和され、サーフェスブレイクダウンの発生はさらに抑制される。
また、例えば、電位Vrが0Vに設定された場合、0Vが供給された非選択ワード線によって、選択ワード線及び隣接ワード線にそれぞれ接続されたメモリセルの選択セルのチャネル領域は、非選択ワード線に接続されたメモリセルのチャネル領域と、電気的に分離される。これによれば、選択ワード線に接続された“1”プログラミングセルに対する誤書き込みを低減できることに加え、隣接ワード線に接続された“1”プログラミングセルに対する誤書き込みも低減できる。
したがって、本発明の実施形態の動作例4においても、不揮発性半導体メモリ(フラッシュメモリ)の信頼性を向上できる。
尚、ここでは、動作例1における書き込みループの設定電位を例にして、本動作例を説明したが、隣接ワード線と隣り合う非選択ワード線に、隣接ワード線に対する供給電位より小さい電位を供給すれば、動作例2又は動作例3における書き込みループの設定電位であっても良いのはもちろんである。
(3) 変形例
本発明の実施形態においては、フローティングゲート電極を電荷蓄積層とするメモリセルを例に、本実施形態の構成について説明したが、これに限定されない。例えば、シリコン窒化膜などのトラップ準位を含む絶縁膜を、電荷蓄積層としたMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型のメモリセルを用いても、本発明の実施形態と同様の効果が得られるのは、もちろんである。
本発明の実施形態においては、フローティングゲート電極を電荷蓄積層とするメモリセルを例に、本実施形態の構成について説明したが、これに限定されない。例えば、シリコン窒化膜などのトラップ準位を含む絶縁膜を、電荷蓄積層としたMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型のメモリセルを用いても、本発明の実施形態と同様の効果が得られるのは、もちろんである。
また、本発明の実施形態においては、“0”と“1”の2値を扱う2値メモリを例について説明したが、これに限定されず、多値メモリであっても良い。
例えば、4値メモリであれば、1つのメモリセルは、しきい値電圧が低い順に、“11”、“10”、“01”及び“00”のデータを記憶する。つまり、1つのメモリセルのしきい値電圧は、データに応じて4つのレベルに分割され、1つのデータに対応するしきい値電圧の範囲は小さくなる。このため、上記のようなサーフェスブレイクダウンにより発生した電子に起因する誤書き込みの影響は、2値メモリに比較して大きくなる。
それゆえ、誤書き込みの影響を受けやすい多値メモリを用いた不揮発性半導体メモリ(フラッシュメモリ)に対して、上述のような本発明の実施形態の効果はより大きくなる。
それゆえ、誤書き込みの影響を受けやすい多値メモリを用いた不揮発性半導体メモリ(フラッシュメモリ)に対して、上述のような本発明の実施形態の効果はより大きくなる。
尚、本発明の実施形態は、1つのメモリセルアレイ内に多値メモリを用いたブロック(多値ブロック)と2値メモリを用いたブロック(2値ブロック)とが混在したフラッシュメモリに適用できるのは、もちろんである。
B. その他
本発明の実施形態によれば、不揮発性半導体メモリの信頼性を向上できる。
本発明の実施形態によれば、不揮発性半導体メモリの信頼性を向上できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
1:メモリセルアレイ、2:ワード線/セレクトゲート線制御回路、3:ウェル・ソース線制御回路、4:データ回路、5:カラムデコーダ、6:センスアンプ、7:データ入出力バッファ、8:アドレスバッファ、9:電位生成回路、10:一括検知回路、11:コマンドインターフェイス回路、12:ステートマシン、MC:メモリセル、STS,STD:選択トランジスタ、WL0〜WL7:ワード線、BL0〜BLn−1:ビット線、SGDL,SGSL:セレクトゲート線、SL:ソース線、TGT:転送ゲート、90〜97:生成部。
Claims (5)
- メモリセルアレイ内に第1方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、
前記メモリセルユニットの一端に接続されるソース線と、
前記メモリセルユニットの他端に接続されるビット線と、
前記第1方向に配列された前記複数のメモリセルに共通に接続される複数のワード線と、
前記複数のワード線の各々に対応している複数の生成部を有し、前記複数のワード線のうち、選択セルが接続された1つの選択ワード線及びこの選択ワード線を除いた複数の非選択ワード線に供給する電位を生成する電位生成回路と、
前記電位生成回路を制御し、選択セルに対するデータの書き込みとそのデータが正常に書き込まれた否かを判定するベリファイ読み出しとから構成される書き込みループを少なくとも1回実行する動作制御回路と、を具備し、
前記書き込みループを2回以上実行する場合に、前記動作制御回路は、前記電位生成回路の動作を制御して、前記複数の非選択ワード線に対応する複数の前記生成部のうち、少なくとも1つの生成部に、非選択電位又は前記非選択電位よりも小さい第1電位のいずれか一方を各書き込みループ中に生成させ、
前記第1電位を用いた書き込みループ又は前記第1電位を用いない書き込みループを実行して前記選択セルにデータを書き込む、ことを特徴とする不揮発性半導体メモリ。 - 前記第1電位を生成する生成部は、前記選択ワード線の前記ソース線側又は前記ビット線側のうち少なくともいずれか一方に隣り合う前記非選択ワード線に対応している生成部であることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記動作制御回路は、前記第1電位が生成されるのと同時に、前記第1電位が供給される非選択ワード線と隣り合う非選択ワード線に対応している生成部に、前記第1電位よりも小さな第2電位を生成させる、
ことを特徴とする請求項1又は2に記載の不揮発性半導体メモリ。 - メモリセルアレイ内に第1方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、
前記メモリセルユニットの一端に接続されるソース線と、
前記メモリセルユニットの他端に接続されるビット線と、
前記第1方向に配列された前記複数のメモリセルに共通に接続される複数のワード線と、
を具備した不揮発性半導体メモリの制御方法であって、
前記複数のワード線のうち、書き込み対象となる選択セルが接続された1つの選択ワード線に書き込み電位を供給し、前記選択ワード線を除いた複数の非選択ワード線の各々に非選択電位を供給するステップと、
前記選択セルに所定のデータが書き込まれたか否か判定するステップと、
前記選択セルに所定のデータが書き込まれていないと判定され、前記選択セルに再度書き込み電位を供給する場合に、前記複数の非選択ワード線のうち少なくともいずれか1つに、前記非選択電位よりも小さい第1電位を供給するステップと、
を有することを特徴とする不揮発性半導体メモリの制御方法。 - 前記第1電位が供給される非選択ワード線は、前記選択ワード線の前記ソース線側又は前記ビット線側の少なくともいずれか一方に隣り合う非選択ワード線である、
ことを特徴とする請求項4に記載の不揮発性半導体メモリの制御方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2008248320A JP2010080003A (ja) | 2008-09-26 | 2008-09-26 | 不揮発性半導体メモリ及びその制御方法 |
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JP2013058275A (ja) * | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
-
2008
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US8699271B2 (en) | 2011-09-07 | 2014-04-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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