CN114078531A - 存储器件、存储器控制器及包括其的存储系统 - Google Patents

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Abstract

提供了存储器件、存储器控制器及包括其的存储器系统。所述存储系统包括：第一存储器件，所述第一存储器件包括多个第一存储块，每个所述第一存储块包括在垂直于衬底的方向上堆叠的多个第一存储单元；以及存储器控制器，所述存储器控制器被配置为控制所述第一存储器件的存储操作。所述存储器控制器被配置为基于每个所述第一存储块中包括的第一未打开的(N/O)串的数目，为每个所述第一存储块选择和运行不同的控制方案中的相应控制方案。

Description

存储器件、存储器控制器及包括其的存储系统
相关申请的交叉引用
本申请与于2020年8月12日在韩国知识产权局提交的韩国专利申请No.10-2020-0101395相关，并要求其优先权，其公开内容通过引用整体合并于此。
技术领域
本公开总体上涉及存储器件，更具体地，涉及包括至少一个未打开的串(not-openstring)的存储器件、用于控制该存储器件的控制器以及包括其的存储系统。
背景技术
随着数据技术的最新发展，需要具有高集成度的3维(3D)存储器件来以高可靠性存储大量数据。然而，在3D存储器件中，“未打开的串”(或“关闭的串(off-string)”)是在存储串中未形成沟道的存储缺陷。N/O串(有时被称为存储孔故障)可能在制造期间由于工艺错误而形成。已经发现，即使将纠错编码(ECC)应用于数据，也难以在未打开的串的存储单元中写入数据。此外，未打开的串的存储单元可能不利地影响相邻的“打开的”(正常)串的存储单元。因此，需要一种解决由N/O串引起的问题的技术。
发明内容
本发明构思的实施例提供一种存储器件、存储器控制器以及包括其的存储系统，以通过对具有未打开的串的存储块和不具有任何未打开的串的存储块应用不同的控制方案，来最小化由未打开的串引起的不利影响，并优化存储操作的操作。
根据本发明构思的一个方面，提供了一种存储系统，包括：第一存储器件，所述第一存储器件包括多个第一存储块，每个所述第一存储块包括在垂直于衬底的方向上堆叠的多个第一存储单元；以及存储器控制器，所述存储器控制器被配置为控制所述第一存储器件的存储操作。所述存储器控制器进一步被配置为分别基于每个所述第一存储块中包括的第一未打开的(N/O)串的数目，为每个所述第一存储块选择和运行不同的控制方案中的相应控制方案。
根据本发明构思的另一方面，提供了一种存储器件，包括：存储单元阵列，所述存储单元阵列包括多个存储块，每个所述存储块包括在垂直于衬底的方向上堆叠的多个存储单元；以及控制逻辑，所述控制逻辑被配置为：响应于从外部接收的第一类型命令，检测所述存储块当中的第一目标存储块中的未打开的(N/O)串；将待写入所检测到的N/O串中包括的多个目标存储单元的目标数据的多个位转换为具有预定值，以限制施加写入电压的次数；以及响应于从所述外部接收的第二类型的命令对所述存储块当中的第二目标存储块执行一般写入操作。
根据本发明构思的另一方面，提供了一种存储器控制器，包括：内部存储器，所述内部存储器被配置为存储关于外部存储器件中包括的多个存储块的每个存储块中包括的未打开的(N/O)串的数目的N/O串信息；以及处理器，所述处理器被配置为：基于所述N/O串信息，根据第一控制方案来操作所述多个存储块当中的包括至少一个N/O串的第一目标存储块；以及根据与所述第一控制方案不同的第二控制方案来操作不包括任何N/O串的第二目标存储块。
在另一方面，一种存储器件包括：存储单元区域，所述存储单元区域包括第一金属焊盘；外围电路区域，所述外围电路区域包括第二金属焊盘，并且被配置为通过所述第一金属焊盘和所述第二金属焊盘垂直连接到所述存储单元区域；存储单元阵列，所述存储单元阵列位于所述存储单元区域中并且包括多个存储块，每个所述存储块包括在垂直于衬底的方向上堆叠的多个存储单元；以及控制逻辑，所述控制逻辑位于所述外围电路区域中并且被配置为：响应于由所述存储器件接收到的第一类型的命令，检测所述存储块当中的第一目标存储块中的未打开的(N/O)串；将待写入所检测到的N/O串中包括的多个目标存储单元的目标数据的多个位转换为具有预定值，以限制施加写入电压的次数；以及响应于由所述存储器件接收到的第二类型的命令，对所述存储块当中的第二目标存储块执行一般写入操作。
在另一方面，一种存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储块，每个所述存储块包括在垂直于衬底的方向上堆叠的多个存储单元；以及控制逻辑，所述控制逻辑被配置为：响应于由所述存储器件接收到的第一类型的命令，检测所述存储块当中的第一目标存储块中的未打开的(N/O)串；避免写入被预先指定为要写入所检测到的N/O串中包括的多个目标存储单元的目标数据，而是将均具有预定值的数据位写入所述多个目标存储单元，以限制向所述多个目标存储单元施加写入电压的次数；以及响应于由所述存储器件接收到的第二类型的命令，对所述存储块当中的第二目标存储块执行一般写入操作。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1是示出根据本发明构思的示例实施例的存储系统的框图；
图2是用于描述根据本发明构思的示例实施例的存储器件的操作的示图；
图3A和图3B是用于详细描述图2中的操作S130的实施例的流程图；
图4A至图4C是用于详细描述针对图3A的第一类型命令和第二类型命令的操作的示图；
图5A是示出图1的存储单元阵列的框图，图5B是图1的存储单元阵列的第一示例的透视截面图，并且图5C是图1的存储单元阵列的第二示例的透视截面图；
图6是用于描述根据本发明构思的示例实施例的应用于存储器件的芯片对芯片(C2C)结构的示图；
图7是用于详细描述响应于图4A的第一类型命令的存储器件的操作的流程图；
图8A至图8C是用于描述响应于图4A的第一类型命令而操作存储器件的方法的示图；
图9是用于详细描述图7的操作S210的流程图；
图10A至图10C是用于描述响应于图4A的第一类型擦除命令和第二类型擦除命令而操作存储器件的方法的示图；
图11A和图11B是用于详细描述图3B的第一类型存储块和第二类型存储块的示图；
图12A至图12C是用于详细描述针对存储块中包括的每个子块选择并运行不同的控制方案中的相应控制方案的实施例的示图；
图13是根据本发明构思的示例实施例的操作存储器控制器的方法的流程图；
图14是示出根据本发明构思的示例实施例的存储系统的框图；
图15是示出图14的N/O串信息的示例的表；
图16是根据本发明构思的示例实施例的操作存储器控制器的方法的流程图；
图17A和图17B是用于详细描述图16的第一类型存储器件和第二类型存储器件的示图；以及
图18是示出根据本发明构思的示例实施例的用于生成N/O串信息的测试系统的框图。
具体实施方式
在下文中，可以参考NAND闪存(具体地，垂直NAND闪存)来描述本发明构思的实施例。然而，本发明构思也可以应用于诸如电可擦除可编程只读存储器(EEPROM)、NOR闪存器件、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)的各种非易失性存储器件。在本文中，存储器件可以被称为存储器芯片。
图1是示出根据本发明构思的示例实施例的存储系统10的框图，并且图2是用于描述根据本发明构思的示例实施例的存储系统10的操作的示图。
参照图1，存储系统10可以包括存储器控制器100和存储器件200。存储器控制器100可以包括处理器110和内部存储器120。处理器110可以控制包括存储器控制器100的存储系统10的整体操作，并且可以控制诸如存储器件200的写入操作、读取操作或擦除操作的存储操作。(在本文中，写入操作有时可以被称为“编程”操作。)内部存储器120可以存储未打开的串(在下文中被称为N/O串)信息122，该N/O串信息122成为执行根据本发明构思的示例实施例的操作的基础。下面将参照图5C给出N/O串的详细描述。
内部存储器120可以用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器来实现，并且不限于此，也可以用诸如PRAM和MRAM的非易失性存储器来实现。在一些实施例中，内部存储器120可以存储由处理器110驱动的固件，并且可以临时存储要写入存储器件200的数据或要提供给主机的数据。而且，内部存储器120可以存储从主机输入的初始命令、数据和各种变量或者从存储器件200输出的各种数据和信息。
存储器件200可以包括存储单元阵列210和控制逻辑220。存储单元阵列210可以包括多个存储块210_1，每个存储块包括在垂直于衬底的方向上堆叠的多个存储单元以形成3D结构(通常被称为垂直结构)。在专利号为7,679,133、8,553,466、8,654,587和8,559,235的美国专利和公开号为2011/0233648、2012/0051138和2011/0204420的美国专利申请中找到了3D存储结构及其操作方式的一些示例。这些类型的存储单元阵列结构/操作中的任何一种(与在本文中所述的结构/操作不冲突)可以应用于存储单元阵列110。
根据本发明构思的示例实施例，处理器110可以基于N/O串信息122，针对每个存储块210_1执行从一组不同的控制方法当中选择的控制方法，该组控制方法中的一些控制方法可以是异构(heterogeneous)的。例如，在一些实施例中，当将不同的控制方案应用于该存储块的不同的各个子块时，将整体异构控制方法(overall heterogeneous controlmethod)应用于该存储块。(在下文中，由处理器110执行的操作有时被描述为存储器控制器100的操作。)在示例实施例中，N/O串信息122可以包括关于每个存储块210_1中包括的N/O串的数目的信息。例如，N/O串信息122可以包括关于与每个存储块210_1相对应的N/O串的数目的信息。处理器110可以通过参考N/O串信息122来检查每个存储块210_1中包括的N/O串的数目。处理器110可以根据考虑到存在N/O串的第一控制方案，操作存储块210_1当中的与等于或大于预定阈值的N/O串数目相对应的存储块210_1。而且，处理器110可以根据第二控制方案，操作存储块210_1当中的与小于预定阈值的N/O串数目相对应的存储块210_1。在一些实施例中，第二控制方案不同于第一控制方案，并且第二控制方案可以对应于一般的存储操作方案。
预定阈值是预先设置的值，并且可以是固定值，或者可以依据存储系统10的操作环境而变化。在一些实施例中，由于阈值可以被设置为“1”，因此处理器110可以根据第一控制方案来操作包括至少一个N/O串的存储块，并且可以根据第二控制方案来操作没有任何N/O串的存储块。
根据本发明构思的示例实施例的控制方案可以包括写入/编程操作控制方案、擦除操作控制方案、用于将存储块作为不同的存储单元类型进行操作的控制方案、以及用于指定存储块专用于存储“热数据(H)”或“冷数据(C)”的控制方案。在下文中，各种表示的存储单元类型均被假设为具有各自不同的存储容量，例如，单阶单元(SLC)、多阶单元(MLC)、三阶单元(TLC)和四阶单元(QLC)是具有逐渐提高的存储能力的存储单元类型。例如，当形成为无N/O串的无缺陷时，每个存储块210_1可以以其固有水平正常操作。例如，如果确定仅具有QLC单元的QLC类型存储块是无缺陷的，则用于QLC存储块的选定控制方案可以是QLC类型方案。另一方面，如果确定QLC存储块的N/O串数目大于预定阈值，则可以为该存储块选择并执行SLC、MLC或TLC类型控制方案。下面将参照图3A和图3B给出控制方案的详细描述。
由于存储单元的集成已显著提高，因此存储块可以包括大量存储单元。存储块可以被划分为多个子块以进行快速且灵活的存储操作，因此可以在子块的基础上执行存储操作。根据本发明构思的示例实施例，处理器110可以基于N/O串信息122，针对在每个存储块210_1中定义的多个子块中的每个子块，选择并运行不同的控制方法中的相应控制方法。具体地，每个存储块210_1可以被划分为具有大于或等于阈值的N/O串的子块和具有小于阈值的N/O串的子块。这里，N/O串信息122可以包括关于存储块210_1中包括的每个子块的N/O串数目的信息。下面将参照图12A至图12C给出子块的详细描述。
根据本发明构思的示例实施例的存储器控制器100可以针对存储器件200的每个存储块210_1执行根据N/O串的存在而选择的相应控制方案，从而使由N/O串引起的负面影响最小化，并且就数据可靠性而言优化包括N/O串的存储器件200的操作。
参照图2，在操作S100中，存储器控制器100可以向存储器件200请求N/O串信息122。在实施例中，可以在存储器件200的制造阶段期间通过测试操作预先生成N/O串信息122，并且N/O串信息122可以存储在存储器件200的存储单元阵列210的一些存储单元中，或者可以存储在存储器件200的外围电路中包括的锁存器中。在操作S110中，响应于操作S100中的请求，存储器件200可以读取N/O串信息122，并将读取的N/O串信息122提供给存储器控制器100。在操作S120中，存储器控制器100可以将N/O串信息122存储在内部存储器120中。如上所述，内部存储器120可以由易失性存储器或非易失性存储器来实现。当内部存储器120由易失性存储器实现时，内部存储器120可以在每次存储器控制器100通电时从存储器件200接收并存储N/O串信息122。在操作S130中，存储器控制器100可以基于N/O串信息122来控制存储器件200的存储操作。
图3A和图3B是用于详细描述图2中的操作S130的实施例的流程图。在下文中，为了便于说明，将参照图1给出描述。
参照图3A，在操作S120(图2)之后，在操作S131a中，存储器控制器100可以参考N/O串信息122，并且检查存储块210_1当中的要被控制的目标存储块的状态。换句话说，存储器控制器100可以检查目标存储块中包括的N/O串的数目，并且可以选择用于操作目标存储块的控制方案。在操作S132a中，存储器控制器100可以检查目标存储块中包括的N/O串的数目是否等于或大于第一阈值。在示例实施例中，第一阈值可以是预先设置的各种值中的一个值。在一些实施例中，第一阈值可以被设置为“1”，使得可以根据不同的控制方案来控制包括N/O串的存储块和不具有N/O串的存储块。
当操作S132a为“是”时，在操作S133a中，存储器控制器100可以生成用于控制目标存储块的存储操作的第一类型命令。第一类型命令可以指用于控制N/O串数目等于或大于第一阈值的目标存储块的存储操作以最小化N/O串的负面影响的命令。当操作S132a为“否”时，在操作S134a中，存储器控制器100可以生成用于控制目标存储块的存储操作的第二类型命令。第二类型命令可以指用于控制N/O串数目小于第一阈值的目标存储块的一般存储操作的命令。在操作S135a中，存储器控制器100可以向存储器件200提供第一类型命令或第二类型命令，从而控制目标存储块的存储操作。同时，在示例实施例中，第一类型命令和第二类型命令可以具有不同的电压电平和/或脉冲序列。在示例实施例中，第一类型命令和第二类型命令可以具有不同的代码。
参照图3B，在操作S120(图2)之后，在操作S131b中，存储器控制器100可以参考N/O串信息122并检查每个存储块210_1的状态。换句话说，存储器控制器100可以检查每个存储块210_1中包括的N/O串的数目，并且可以选择用于操作每个存储块210_1的控制方案。在操作S132b中，存储器控制器100可以检查每个存储块210_1中包括的N/O串的数目是否等于或大于第二阈值。在示例实施例中，第二阈值可以是预先设置的各种值中的一个值。第二阈值可以被设置为等于或不同于图3A中的第一阈值。在一些实施例中，第二阈值可以被设置为“1”，使得可以根据不同的控制方案来控制包括N/O串的存储块和不包括N/O串的存储块。
当操作S132b为“是”时，在操作S133b中，存储器控制器100可以将存储块210_1当中的N/O串数目等于或大于第二阈值的存储块指定为第一类型的存储块(“第一类型存储块”)。第一类型存储块可以指根据考虑到N/O串的状态的控制方案而操作的存储块，该存储块在数据可靠性方面不是优选的。当操作S132b为“否”时，在操作S134b中，存储器控制器100可以将存储块210_1当中的N/O串数目小于第二阈值的存储块指定为第二类型的存储块(“第二类型存储块”)。第二类型存储块可以指根据考虑到第二类型存储块比第一类型存储块能够提供更高的数据可靠性的控制方案而操作的存储块。在操作S135b中，存储器控制器100可以将包括在操作S133b和操作S134b中指定存储块210_1的结果的指定信息存储在内部存储器120中。在一些实施例中，可以将指定信息备份在存储器件200的存储单元阵列210的区域中，并且在这种情况下，存储器控制器100可以在存储器控制器通电时向存储器件200请求指定信息。
图4A至图4C是用于详细描述针对图3A的第一类型命令和第二类型命令的操作的示图。图4A至图4C详细示出了根据各种控制方案的示例实施例的示例写入/编程操作。
参照图4A，存储器件200可以包括存储单元阵列210、控制逻辑220、电压发生器230、地址译码器240、页面缓冲电路250和数据输入/输出(I/O)电路260。此外，控制逻辑220可以包括用于执行根据本发明构思的示例实施例的编程操作的N/O串控制模块222。尽管在图4A中未示出，但是存储器件200还可以包括与存储操作有关的各种其他功能块。N/O串控制模块222可以被实现为硬件逻辑或者也可以被实现为软件逻辑。而且，N/O串控制模块222可以被实现为包括在存储器控制器中。
存储单元阵列110可以包括沿行方向和列方向布置在衬底上的多个串(或单元串)。每个串可以包括在垂直于衬底的方向上堆叠的多个存储单元。换句话说，可以在垂直于衬底的方向上堆叠存储单元以形成3D结构。每个存储单元可以用作诸如单阶单元、多阶单元、三阶单元或四阶单元的单元类型。可以根据存储单元的各种单元类型灵活地应用本发明构思。在示例实施例中，存储单元阵列210可以包括第一至第三存储块210_11至210_13。
参照图4B，如第一表TB1中所示，第一至第三存储块210_11至210_13可以分别包括“A”个、“B”个和“C”个N/O串。存储器控制器可以基于包括第一表TB1的N/O串信息，分别针对第一至第三存储块210_11至210_13选择并运行不同类型的控制方案。
存储单元阵列210的存储单元可以连接到字线WL、串选择线SSL、接地选择线GSL和位线BL。存储单元阵列210可以通过字线WL、串选择线SSL和接地选择线GSL连接到地址译码器240，并且可以通过位线BL连接到页面缓冲电路250。
页面缓冲电路250可以临时存储要写入存储单元阵列210中的数据和从存储单元阵列210读取的数据。页面缓冲电路250可以包括多个锁存单元(或页面缓冲器)。例如，每个锁存单元可以包括与多条位线BL相对应的多个锁存器，并且可以逐页地存储数据。在一些实施例中，页面缓冲电路250可以包括感测锁存单元，并且感测锁存单元可以包括与位线BL相对应的多个感测锁存器。而且，每个感测锁存器可以连接到感测节点，通过该感测节点经由相应的位线感测数据。
控制逻辑220控制存储器件200的整体操作。例如，基于从存储器控制器(未示出)接收的命令CMD、地址ADDR和控制信号CTRL，控制逻辑220可以输出用于将数据写入存储单元阵列210、从存储单元阵列210读取数据或擦除存储在存储单元阵列210中的数据的各种内部控制信号。
从控制逻辑220输出的各种内部控制信号可以被提供给页面缓冲电路250、电压发生器230和地址译码器240。详细地，控制逻辑220可以将电压控制信号CTRL_vol提供给电压发生器230。电压发生器230可以包括一个或更多个泵(pump)(未示出)，并且电压发生器240可以基于电压控制信号CTRL_vol根据泵送操作生成具有各种电平的电压VWL。同时，控制逻辑220可以将行地址X_ADD提供给地址译码器240，并且可以将列地址Y_ADD提供给页面缓冲电路250。在下文中，将描述N/O串控制模块222的操作。控制逻辑220可以生成与N/O串控制模块222的操作相对应的内部控制信号，并且将内部控制信号输出到存储器件200的功能块。
尽管以下描述将集中于通过存储块执行存储操作，但这仅是示例，并且本发明构思不限于此。可以通过存储子块和各种其他存储器组来执行应用了本发明构思的存储操作。
根据本发明构思的示例实施例的N/O串控制模块222可以从存储器控制器接收用于第一至第三存储块210_11至210_13当中的目标存储块的写入操作的第一类型命令CMD1或第二类型命令CMD2。如上面参照图3A所描述的，将假设生成第一类型命令CMD1以控制对N/O串数目等于或大于第一阈值的目标存储块的写入操作，并且生成第二类型命令CMD2以控制对N/O串数目小于第一阈值的目标存储块的写入操作。
N/O串控制模块222可以响应于从存储器控制器接收的第一类型命令CMD1，从存储单元阵列110的目标存储块中包括的多个串当中检测N/O串。例如，N/O串控制模块222可以在存储单元阵列210的与对应于第一类型命令CMD1的地址ADDR相对应的目标存储块或目标存储子块中检测N/O串。N/O串控制模块222可以将内部控制信号CTRL_vol、X_ADD和Y_ADD分别提供给电压发生器230、地址译码器240和页面缓冲电路250，以检测N/O串。
例如，N/O串控制模块222可以通过使用电压发生器230向连接到存储单元阵列210的目标存储块的多条字线WL施加大于参考电压的检查电压。检查电压的电平可以根据目标存储块的单元类型(取决于是否在写入操作期间主要执行擦除操作)而变化，或者可以不管目标存储块的单元类型如何都是恒定的。根据是否在写入操作期间主要执行对目标存储块或目标存储子块的擦除操作，参考电压可以是用于验证存储单元的最高写入状态的电压，或者是用于验证存储单元的擦除状态的电压。
当向连接到目标存储块的字线WL施加检查电压时，页面缓冲电路250可以将从位线BL输出的结果信号RS提供给N/O串控制模块222。N/O串控制模块222可以基于从页面缓冲电路250接收的结果信号RS，从目标存储块的多个串当中检测N/O串。例如，N/O串控制模块222可以基于结果信号RS识别目标存储块的多个存储单元当中的因检查电压而关断的多个目标存储单元，从而检测包括多个目标存储单元的N/O串。
N/O串控制模块222可以将先前想要写入到检测到的N/O串中包括的多个目标存储单元的目标数据的多个位转换为具有预定值。通过将这样的预定值写入目标存储单元，可以限制向多个目标存储单元施加写入电压的次数。(注意，原始目标数据可以被复制然后被存储在不同的存储位置。)例如，N/O串控制模块222可以将数据转换信号DCS和与目标数据相对应的列地址Y_ADD提供给页面缓冲电路250，从而将锁存到页面缓冲电路250的目标数据转换为预定值。同时，在N/O串控制模块222转换目标数据的值之前，可以通过数据输入/输出电路260将要写入存储单元阵列210的数据DATA预先锁存到页面缓冲电路250。
随着通过字线向N/O串中包括的多个目标存储单元施加写入电压的次数增加，N/O串可能被施加更严重的应力，因此，N/O串可能会对相邻的串或相邻的存储单元产生负面影响。因此，预定值可以是被预设以限制向目标存储单元施加写入电压的次数的值。例如，预定值可以是用于形成与擦除状态相对应的阈值电压分布的值。
注意，存储器件200可以避免写入先前指定要写入到检测到的N/O串中包括的目标存储单元的目标数据，而不是如上所述转换目标数据的位，而是将均具有预定值的数据位写入到多个目标存储单元。这同样可以限制向多个目标存储单元施加写入电压的次数。
N/O串控制模块222可以控制写入操作，以通过页面缓冲电路250将包括转换后的目标数据的数据写入存储单元阵列210。通过N/O串控制模块222的操作，可以限制向连接到N/O串的多个目标存储单元的字线施加写入电压的次数，并且可以减小N/O串的应力，从而最小化N/O串的不利影响。
参照图4C，N/O串控制模块222可以执行如下一系列的编程序列PS：响应于第一类型命令CMD1检测存储单元阵列210的目标存储块的N/O串，通过使用页面缓冲电路250转换与检测到的N/O串相对应的目标数据，以及将包括转换后的目标数据的数据写入存储单元阵列210。下面将参照图7至图9给出其详细描述。
N/O串控制模块222可以响应于从存储器控制器接收的第二类型写入命令CMD2执行一般写入操作。例如，N/O串控制模块222可以响应于第二类型写入命令CMD2，将从数据输入/输出电路260接收的数据写入存储单元阵列210。
根据本发明构思的示例实施例的N/O串控制模块222可以从存储器控制器接收用于第一至第三存储块210_11至210_13当中的目标存储块的擦除操作的第一类型擦除命令CMD1或第二类型擦除命令CMD2。如上面参照图3A所描述的，将假设生成第一类型擦除命令CMD1以控制对N/O串数目等于或大于第一阈值的目标存储块的擦除操作，并且生成第二类型擦除命令CMD2以控制对N/O串数目小于第一阈值的目标存储块的擦除操作。
N/O串控制模块222可以响应于从存储器控制器接收的第一类型擦除命令CMD1，通过使用具有第一电平的擦除电压持续第一时间段对存储单元阵列210的目标存储块执行擦除操作。N/O串控制模块222可以响应于从存储器控制器接收的第二类型擦除命令CMD2，通过使用具有第二电平的擦除电压持续第二时间段对存储单元阵列210的目标存储块执行擦除操作。在示例实施例中，第一电平可以高于第二电平，并且第一时间段可以短于第二时间段。下面将参照图10A至图10C给出其详细描述。
图5A是示出图1的存储单元阵列210的框图，图5B是图1的存储单元阵列210的第一示例的透视截面图，并且图5C是图1的存储单元阵列210的第二示例的透视截面图。
参照图1和图5A，存储单元阵列210可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以各自具有3D结构(“垂直结构”)。例如，存储块BLK1至BLKz可以包括分别在第一方向至第三方向上延伸的结构。存储块BLK1至BLKz可以各自包括在第二方向上延伸的多个串(未示出)。串可以在第一方向和第三方向上彼此间隔开。一个存储块的串(未示出)可以连接到多条位线BL、多条串选择线SSL、多条字线WL、接地选择线GSL或多条接地选择线GSL以及公共源极线(未示出)。存储块BLK1至BLKz的串(未示出)可以共享位线BL。例如，位线BL可以在第二方向上延伸并且可以被存储块BLK1至BLKz共享。
可以由图2所示的地址译码器240选择存储块BLK1至BLKz。例如，地址译码器240可以被配置为从存储块BLK1至BLKz当中选择与接收到的地址ADDR相对应的目标存储块。可以对所选择的目标存储块执行写入操作、读取操作和擦除操作。
参照图5B和图5C，提供衬底211。例如，衬底211可以是具有第一导电类型的阱。可以在衬底211上设置在第一方向上延伸并且在第二方向上彼此间隔开的多个公共源极区CSR。公共源极区CSR可以彼此共同连接以形成公共源极线。公共源极区CSR具有与衬底211的导电类型不同的第二导电类型。
在公共源极区CSR当中彼此相邻的两个公共源极区CSR之间，可以沿第三方向(即，垂直于衬底211的方向)在衬底211上顺序地设置多个绝缘材料212和212a。绝缘材料212和212a可以在第三方向上彼此间隔开。绝缘材料212和212a可以在第一方向上延伸。
在彼此相邻的两个公共源极区CSR之间，可以提供沿第一方向顺序布置并沿第三方向穿透绝缘材料212和212a的多个柱状物PL。例如，多个柱状物PL可以穿透绝缘材料212和212a并且接触衬底211。例如，在彼此相邻的两个公共源极区CSR之间，柱状物PL可以在第一方向上彼此间隔开。柱状物PL可以在第一方向上沿行布置。
例如，柱状物PL可以包括多种材料。例如，柱状物PL可以包括沟道膜214和内部材料215。沟道膜214可以包括具有第一导电类型的半导体材料(例如，硅)。沟道膜214可以包括具有与衬底211的导电类型相同的导电类型的半导体材料(例如，硅)。沟道膜214可以包括不具有导电类型的本征半导体。
内部材料215可以包括绝缘材料。例如，内部材料215可以包括诸如氧化硅的绝缘材料。例如，内部材料215可以包括气隙。在彼此相邻的两个公共源极区CSR之间，可以在绝缘材料212和212a以及柱状物PL的暴露表面上设置信息存储膜216。信息存储膜216可以通过捕获或释放电荷来存储信息。
导电材料CM1至CM8在彼此相邻的两个公共源极区CSR之间以及绝缘材料212和212a之间设置在信息存储膜216的暴露表面上。导电材料CM1至CM8可以在第一方向上延伸。在公共源极区CSR上，导电材料CM1至CM8可以通过字线切口WL cut分隔开。字线切口WL cut可以暴露公共源极区CSR。字线切口WL cut可以在第一方向上延伸。例如，导电材料CM1至CM8可以包括金属导电材料。导电材料CM1至CM8可以包括诸如多晶硅的非金属导电材料。
例如，可以去除设置在绝缘材料212和212a的最上面的绝缘材料的顶表面上的信息存储膜216。例如，可以去除设置在绝缘材料212和212a的侧表面当中的与柱状物PL相对的侧表面上的信息存储膜216。
多个漏极320可以设置在柱状物PL上。例如，漏极320可以包括具有第二导电类型的半导体材料(例如，硅)。例如，漏极320可以包括具有N导电类型的半导体材料(例如，硅)。
在漏极320上，可以设置在第二方向上延伸并且在第一方向上彼此间隔开的位线BL。位线BL连接到漏极320。例如，漏极320和位线BL可以通过接触插塞(未示出)连接。例如，位线BL1和BL2可以包括金属导电材料。例如，位线BL1和BL2可以包括诸如多晶硅的非金属导电材料。导电材料CM1至CM8可以从衬底211起依次分别具有第一高度至第八高度。
柱状物PL可以与信息存储膜216和导电材料CM1至CM8一起构成多个串。每个柱状物PL与信息存储膜216和相邻的导电材料CM1至CM8一起构成一串。在衬底211上，可以在行方向和列方向上设置柱状物PL。第八导电材料CM8可以构成行。连接到相同的第八导电材料的柱状物PL可以构成一行。位线BL可以构成列。连接到同一条位线的柱状物PL可以构成一列。柱状物PL与信息存储膜116和导电材料CM1至CM8一起构成在行方向和列方向上布置的多个串。每个串可以包括在垂直于衬底211的方向上堆叠的多个单元晶体管CT(或存储单元)。
参照图5C的部分A，在制造过程中，在漏极320和位线BL之间的焊盘处可能发生缺陷，因此相应的串可能未电连接到位线BL。
参照图5C的部分B，由于制造过程中的缺陷，将要在其中形成柱状物PL的孔可能不会到达衬底211。换言之，将要在其中形成柱状物PL的孔可能不会形成足够深的深度，并且在这种情况下，沟道膜214可能不与衬底211接触。详细地，由于在形成柱状物PL的过程中蚀刻失败，所以柱状物PL可能未连接到接地选择晶体管。
参照图5C的部分C，在形成存储单元的沟道时，由于蚀刻或沉积的失败可能发生缺陷。
因为由于图5C的部分A至C中的缺陷而未形成沟道，所以对应的串可以对应于N/O串，并且N/O串中包括的存储单元可以在读取操作期间始终被读取为OFF状态，而不管向其写入的数据如何。
图6是用于描述根据本发明构思的示例实施例的应用于存储器件400(存储器件200的示例)的芯片对芯片(C2C)结构的示图。
参照图6，存储器件400可以具有C2C结构。C2C结构可以指通过以下方式形成的结构：在第一晶片上制造包括单元区域CELL的上芯片，在不同于第一晶片的第二晶片上制造包括外围电路区域PERI的下芯片，以及通过接合将上芯片与下芯片相互连接。例如，接合可以指在上芯片的最上面的金属层上形成的接合金属与在下芯片的最上面的金属层上形成的接合金属之间的电连接。例如，当接合金属包括铜(Cu)时，结合可以是Cu-Cu接合，并且接合金属还可以包括铝或钨。
存储器件400的外围电路区域PERI和单元区域CELL可以各自包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底510、层间绝缘层515、形成在第一衬底510上的多个电路元件520a、520b和520c、分别连接到电路元件520a、520b和520c的第一金属层530a、530b和530c、以及分别形成在第一金属层530a、530b和530c上的第二金属层540a、540b和540c。在实施例中，第一金属层530a、530b和530c可以包括具有相对高的电阻的钨，而第二金属层540a、540b、540c可以包括具有相对低的电阻的铜。
尽管在本说明书中仅示出和描述了第一金属层530a、530b和530c以及第二金属层540a、540b和540c，但是本发明构思不限于此，并且可以在第二金属层540a、540b和540c上进一步形成一个或更多个金属层。形成在第二金属层540a、540b和540c上的一个或更多个金属层中的至少一些金属层可以包括具有比构成第二金属层540a、540b和540c的铜低的电阻的铝之类的材料。
层间绝缘层515设置在第一衬底510上，以覆盖电路元件520a、520b和520c、第一金属层530a、530b和530c、第二金属层540a、540b和540c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
下接合金属571b和572b可以形成在字线接合区域WLBA中的第二金属层540b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属571b和572b可以通过接合而与单元区域CELL中的上接合金属671b和672b电连接，其中，下接合金属571b和572b以及上接合金属671b和672b可以包括铝、铜或钨。
单元区域CELL可以提供至少一个存储块。单元区域CELL可以包括第二衬底610和公共源极线620。在第二衬底610上，可以在垂直于第二衬底610的顶表面的方向(Z轴方向)上堆叠多条字线631至638(在下文中，被统称为630)。串选择线和接地选择线可以布置在字线630的顶部和底部，并且字线630可以布置在串选择线与接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底610的顶表面的方向上延伸，并且穿过字线630、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以电连接到第一金属层650c和第二金属层660c。例如，第一金属层650c可以是位线接触，并且第二金属层660c可以是位线。在实施例中，位线660c可以在平行于第二衬底610的顶表面的第一方向(Y轴方向)上延伸。
在图6所示的实施例中，其中布置有沟道结构CH和位线660c的区域可以被定义为位线接合区域BLBA。位线660c可以在位线接合区域BLBA中电连接到在外围电路区域PERI中提供页面缓冲器693的电路元件520c。例如，在单元区域CELL中位线660c连接到上接合金属671c和672c，并且上接合金属671c和672c可以连接到与页面缓冲器693的电路元件520c连接的下接合金属571c和572c。
在字线接合区域WLBA中，字线630可以在平行于第二衬底610的顶表面的第二方向(X轴方向)上延伸，并且可以连接到多个单元接触插塞641至647(在下文中，被统称为640)。字线630和单元接触插塞640可以在由沿第二方向延伸不同长度的至少一些字线630提供的焊盘处彼此连接。第一金属层650b和第二金属层660b可以顺序地连接到与字线630连接的单元接触插塞640的顶部。在字线接合区域WLBA中，单元接触插塞640可以通过单元区域CELL中的上接合金属671b和672b以及外围电路区域PERI中的下接合金属571b和572b连接到外围电路区域PERI。
单元接触插塞640可以电连接到在外围电路区域PERI中提供行译码器694的电路元件520b。在实施例中，提供行译码器694的电路元件520b的工作电压可以不同于提供页面缓冲器693的电路元件520c的工作电压。例如，提供页面缓冲器693的电路元件520c的工作电压可以大于提供行译码器694的电路元件520b的工作电压。
公共源极线接触插塞680可以设置在外部焊盘接合区域PA中。公共源极线接触插塞680可以包括诸如金属、金属化合物或多晶硅的导电材料，并且可以电连接到公共源极线620。第一金属层650a和第二金属层660a可以顺序地堆叠在公共源极线接触插塞680上。例如，布置有公共源极线接触插塞680、第一金属层650a和第二金属层660a的区域可以被定义为外部焊盘接合区域PA。
同时，输入/输出焊盘505和605可以布置在外部焊盘接合区域PA中。覆盖第一衬底510的底表面的下绝缘膜501可以形成在第一衬底510的下方，并且第一输入/输出焊盘505可以形成在下绝缘膜501上。第一输入/输出焊盘505通过第一输入/输出接触插塞503连接到布置在外围电路区域PERI中的电路元件520a、520b和520c中的至少一个电路元件，并且可以通过下绝缘膜501与第一衬底510分隔开。而且，侧绝缘膜(未示出)可以设置在第一输入/输出接触插塞503与第一衬底510之间，以将第一输入/输出接触插塞503与第一衬底510电分隔开。
覆盖第二衬底610的顶表面的上绝缘膜601可以形成在第二衬底610上，并且第二输入/输出焊盘605可以设置在上绝缘膜601上。第二输入/输出焊盘605可以通过第二输入/输出接触插塞603连接到布置在外围电路区域PERI中的电路元件520a、520b和520c中的至少一个电路元件。
根据实施例，第二衬底610和公共源极线620可以不布置在设置有第二输入/输出接触插塞603的区域中。而且，第二输入/输出焊盘605在第三方向(Z轴方向)上可以不与字线630交叠。第二输入/输出接触插塞603在平行于第二衬底610的顶表面的方向上与第二衬底610分隔开，并且可以穿过单元区域CELL中的层间绝缘层615并连接到第二输入/输出焊盘605。
根据实施例，可以选择性地形成第一输入/输出焊盘505和第二输入/输出焊盘605。例如，存储器件400可以仅包括设置在第一衬底501上的第一输入/输出焊盘505，或者仅包括设置在第二衬底601上的第二输入/输出焊盘605。或者，存储器件400可以包括第一输入/输出焊盘505和第二输入/输出焊盘605两者。
在单元区域CELL和外围电路区域PERI中的每一者中包括的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，最上面的金属层的金属图案可以是虚设图案或者可以省略最上面的金属层。
在存储器件400中，在外部焊盘接合区域PA中，对应于形成在单元区域CELL中的最上面的金属层上的上金属图案672a，可以在外围电路区域PERI中的最上面的金属层上形成与单元区域CELL中的上金属图案672a具有相同形状的下金属图案573a。形成在外围电路区域PERI中的最上面的金属层上的下金属图案573a可以不连接到外围电路区域PERI中的单独的接触。类似地，在外部焊盘接合区域PA中，对应于形成在外围电路区域PERI中的最上面的金属层上的下金属图案，可以在单元区域CELL中的最上面的金属层上形成与外围电路区域PERI中的下金属图案具有相同形状的上金属图案。
下接合金属571b和572b可以形成在字线接合区域WLBA中的第二金属层540b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属571b和572b可以通过接合而电连接到单元区域CELL中的上接合金属671b和672b。
而且，在位线接合区域BLBA中，对应于形成在外围电路区域PERI中的最上面的金属层上的下金属图案552，可以在单元区域CELL中的最上面的金属层上形成与金属图案552具有相同形状的上金属图案692。可以不在形成在单元区域CELL中的最上面的金属层上的上金属图案692上形成接触。
图7是用于详细描述响应于图4A的第一类型命令CMD1的存储器件的操作的流程图。
参照图7，在操作S200中，存储器件可以响应于第一类型命令从待被写入的目标存储块的多个串当中检测N/O串。在操作S210中，存储器件可以将要写入到检测到的N/O串中包括的存储单元的目标数据转换为具有预定值。在操作S220中，存储器件可以执行用于将包括转换后的目标数据的数据写入存储单元阵列的操作。同时，尽管为了便于说明在描述中存在一个N/O串，但是本发明构思不限于此。可以存在多个N/O串，并且本发明构思可以应用于多个N/O串的写入操作。而且，根据本发明构思的示例实施例的用于存储器件的写入操作可以由存储子块或由预定的存储器组来执行。
图8A至图8C是用于描述响应于图4A的第一类型命令CMD1而操作存储器件的方法的示图。
图8A是图5A的第一存储块BLK1的等效电路图。参照图8A，单元串CS11、CS12、CS21和CS22可以位于位线BL1和BL2与公共源极线CSL之间。单元串CS11和CS21可以连接在第一位线BL1与公共源极线CSL之间。单元串CS12和CS22可以连接在第二位线BL2与公共源极线CSL之间。公共源极区(图3B的CSR)可以彼此公共地连接以形成公共源极线CSL。
相同高度的存储单元通常连接到一条字线，并且当向特定高度的字线供应电压时，可以将电压供应给所有串CS11、CS12、CS21和CS22。不同行的串可以分别连接到不同的串选择线SSL1和SSL2。通过选择和不选择第一串选择线SSL1和第二串选择线SSL2，可以按行选择和不选择串CS11、CS12、CS21和CS22。例如，连接到未选的串选择线SSL1或SSL2的串CS11和CS12或串CS21和CS22可以与位线BL1和BL2电分隔开。连接到选定的串选择线SSL2或SSL1的串CS21和CS22或CS11和CS12可以电连接到位线BL1和BL2。
串CS11、CS12、CS21和CS22可以按列连接到位线BL1和BL2。串CS11和CS21可以连接到第一位线BL1，并且串CS12和CS22可以连接到第二位线BL2。通过选择和不选择位线BL1和BL2，可以按列选择和不选择串CS11、CS12、CS21和CS22。在下文中，将通过集中于图8A所示的第一存储块BLK1的结构来描述根据本发明构思的示例实施例的写入操作。然而，这仅是示例实施例；可以将本发明构思应用于具有不同结构的存储块BLK1。
转向图8B，存储器件可以响应于第一类型命令在用于从串CS11、CS12、CS21和CS22当中检测N/O串的操作DT_STEP中向位线BL1和BL2施加第一位线电压VBL1，向从串选择线SSL1和SSL2之间选择的串选择线施加第一串选择线电压VSSL1(或导通电压)，向未选的串选择线施加第二串选择线电压VSSL2(或关断电压)，依次向字线WL1至WL6施加检查电压VCK，向接地选择线GSL施加第一接地选择线电压VGSL1，向公共源极线CSL施加第一公共源极线电压VCSL1，以及向衬底施加接地电压VSS。
例如，第一位线电压VBL1可以是电源电压VCC，第一串选择线电压VSSL1可以是电源电压VCC，并且第二串选择线电压VSSL2可以是接地电压VSS或者与其具有相似电平的低电压。如上所述，检查电压VCK的电平可以高于预定参考电压的电平。
参照图8C，以上参照图8B描述的电压可以在操作DT_STEP开始时被施加到位线BL、选定的串选择线Selected SSL、未选的串选择线Unselected SSL、选定字线WL、接地选择线GSL和公共源极线CSL。例如，连接到一般串的位线BL的电压可以变得低于第一位线电压VBL1处的预定参考电压，并且连接到N/O串的位线BL的电压可以维持在第一位线电压VBL1。因此，存储器件可以检测N/O串。
图9是用于详细描述图7的操作S210的流程图。
参照图9，在操作S212中，存储器件可以将要写入存储单元阵列的数据预锁存到包括多个锁存单元的页面缓冲电路中。该数据可以是由存储器控制器编码的数据。例如，存储器控制器可以将从主机接收的数据编码为纠错码字，并将其提供给存储器件。在操作S214中，锁存到与包括在N/O串中的目标存储单元相对应的锁存单元的目标数据可以被转换或维持为各自具有预定值。在示例实施例中，预定值可以被预设为与用于形成擦除状态下的阈值电压分布的禁止数据相对应的值。
图10A至图10C是用于描述响应于图4A的第一类型擦除命令CMD1和第二类型擦除命令CMD2而操作存储器件的方法的示图。
参照图10A，存储器件可以响应于第一类型擦除命令或第二类型擦除命令，执行用于擦除目标存储块的擦除操作E_STEP。在示例实施例中，存储器件可以在操作E_STEP中使位线BL1和BL2以及公共源极线CSL浮置，并且串选择线SSL1和SSL2可以被浮置或供应第三串选择线电压VSSL3。存储器件可以将字线擦除电压Vwe供应给字线WL1至WL6。字线擦除电压Vwe可以是接地电压VSS或具有电平类似于接地电压VSS的电平的低电压(包括正电压和负电压)。而且，存储器件可以使接地选择线GSL浮置，或者供应第二接地选择线电压VGSL2，以及将第一擦除电压Vers1或第二擦除电压Vers2供应给衬底211(图5B)。第一擦除电压Vers1可以对应于第一类型擦除命令，并且第二擦除电压Vers2可以对应于第二类型擦除命令。
转向图10B，沟道膜214(图5B)可以响应于第一类型擦除命令，通过在第一时间段t1期间供应给衬底211(图5B)的第一擦除电压Vers1而被充电到第一擦除电压Vers1的电平。由于供应给字线WL1至WL6的字线擦除电压Vwe与沟道膜214(图5B)的第一擦除电压Vers1之间的电压差，捕获在存储单元MC1至MC6中的电荷泄漏，从而可以发生擦除。可以执行擦除操作直到第二时间段t2a。
参照图10C，沟道膜214(图5B)可以响应于第二类型擦除命令，通过在第二时间段t1期间供应给衬底211(图5B)的第二擦除电压Vers2而被充电到第二擦除电压Vers2的电平。由于供应给字线WL1至WL6的字线擦除电压Vwe与沟道膜214(图5B)的第二擦除电压Vers2之间的电压差，捕获在存储单元MC1至MC6中的电荷泄漏，从而可以发生擦除。可以执行擦除操作直到第三时间段t2b。
在示例实施例中，第一擦除电压Vers1可以具有比第二擦除电压Vers2高的电平，并且第一时间段t1和第二时间段t2a之间的时间段可以短于第一时间段t1与第三时间段t2b之间的时间段。
换句话说，由N/O串的数目等于或大于第一阈值的目标存储块支持的数据可靠性可能略低。因此，即使通过使用具有比一般擦除电压高的电平的擦除电压持续比一般时间段短的时间段执行擦除操作，目标存储块也可以被操作以确保保证数据的可靠性。因此，可以对目标存储块进行快速擦除操作，从而提高整个存储器件的性能。同时，通过对与小于第一阈值的N/O串的数目相对应的目标存储块执行一般擦除操作，目标存储块可以被操作以确保高数据可靠性。
图11A和图11B是用于详细描述图3B的第一类型存储块和第二类型存储块的示图。在下文中，假设存储器控制器将均与等于或大于第二阈值的N/O串的数目相对应的第一存储块BLK1和第二存储块BLK2指定为第一类型存储块，并且将与小于第二阈值的N/O串的数目相对应的第三存储块BLK3指定为第二类型存储块。
参照图11A，如第二表TB2所示，存储器控制器可以将第一存储块BLK1和第二存储块BLK2的存储单元用作三阶单元(TLC)。而且，存储器控制器可以将第三存储块BLK3的存储单元用作单阶单元(SLC)。换句话说，因为由与等于或大于第二阈值的N/O串的数目相对应的第一类型存储块支持的数据可靠性可能相对低，所以第一类型存储块可以用作高阶单元。相比之下，因为由与小于第二阈值的N/O串的数目相对应的第二类型存储块支持的数据可靠性可能相对高，所以第二类型存储块可以用作低阶单元。
在其他实施例中，第一存储块BLK1和第二存储块BLK2用作多阶单元或四阶单元。此外，在其他实施例中，第一类型存储块可以用作低阶单元，并且第二类型存储块可以用作比第一类型存储块更高阶的单元。
仍然参照图11B，如第三表TB3中所示，存储器控制器可以操作第一存储块BLK1和第二存储块BLK2以专用于(exclusively)向其写入冷数据。而且，存储器控制器可以操作第三存储块BLK3以专用于向其写入热数据。换句话说，因为由与等于或大于第二阈值的N/O串的数目相对应的第一类型存储块支持的数据可靠性可能相对低，所以第一类型存储块可以专用于写入存取频率低于参考频率的冷数据。因为由与小于第二阈值的N/O串的数目相对应的第二类型存储块支持的数据可靠性可能相对高，所以第二类型存储块可以专用于写入存取频率高于参考频率的热数据。
图12A至图12C是用于详细描述针对存储块中包括的多个子块中的每个子块执行选定控制方案的实施例的示图。
参照图12A，如第四表TB4所示，第一存储块BLK1可以包括第一子块SB11和第二子块SB12，第二存储块BLK2可以包括第三子块SB21和第四子块SB22，并且第三存储块BLK3可以包括第五子块SB31和第六子块SB32。第一至第六子块SB11、SB12、SB21、SB22、SB31和SB32可以分别包括“A1”个、“A2”个、“B1”个、“B2”个、“C1”个和“C2”个N/O串。存储器控制器可以基于包括第四表TB4的N/O串信息，分别针对第一至第六子块SB11、SB12、SB21、SB22、SB31和SB32选择并运行不同类型的控制方案。在示例实施例中，可以预先生成包括第四表TB4的N/O串信息，并且可以将其存储在存储器件的存储单元阵列中。
图12B是用于详细描述第一存储块BLK1的第一子块SB11和第二子块SB12的结构的示图。参照图12B，第一子块SB11可以包括连接到第一串选择线SSL1和第二串选择线SSL2的串的存储单元，并且第二子块SB12可以包括连接到第三串选择线SSL3和第四串选择线SSL4的串的存储单元。
第一串选择线SSL1和第二串选择线SSL2均连接到至少一个N/O串，并且第一子块SB11可以包括数目等于或大于预定阈值的N/O串。因此，第一子块SB11可以由图3A的第一类型命令来控制，或者可以被指定为以与图3B的第一类型存储块相同的方式操作的第一类型子块。第三串选择线SSL3和第四串选择线SSL4仅连接到一般串，并且第二子块SB12可以包括数目小于预定阈值的N/O串。因此，第二子块SB12可以由图3A的第二类型命令来控制，或者可以被指定为以与图3B的第二类型存储块相同的方式操作的第二类型子块。
换句话说，可以根据串选择线将子块分组，并且与子块相对应的串选择线可以彼此相邻或彼此分隔开。
图12C是详细示出第一存储块BLK1的第一子块SB11和第二子块SB12的电路结构的示图。参照图12C，第一子块SB11可以包括连接到第一串选择线SSL1和第二串选择线SSL2的第一至第四串CS11、CS12、CS21和CS22的存储单元MC1至MC6。第二子块SB12可以包括连接到第三串选择线SSL3和第四串选择线SSL4的第五至第八串CS31、CS32、CS41和CS42的存储单元MC1至MC6。
图13是根据本发明构思的示例实施例的操作存储器控制器的方法的流程图。
参照图13，在操作S300中，存储器控制器可以基于N/O串信息为多个子块中的每个子块选择控制方案。在操作S320中，存储器控制器可以基于所选择的控制方案通过子块来控制存储器件的存储操作。
图14是示出根据本发明构思的示例实施例的存储系统20的框图，并且图15是示出图14的N/O串信息1220的示例的表。
参照图14，存储系统20可以包括存储器控制器1000和第一至第n存储器件2000_1至2000_n。存储器控制器1000可以包括处理器1100和内部存储器1200。内部存储器1200可以包括N/O串信息1220。N/O串信息1220可以包括指示第一至第n存储器件2000_1至2000_n中的每个存储器件的存储块中包括的N/O串的数目的信息。处理器1000可以基于N/O串信息1220为第一至第n存储器件2000_1至2000_n的每个存储块选择并运行控制方案。
如图15所示，如第五表TB5所示，N/O串信息1220可以包括指示第一至第三存储器件2000_1至2000_3的存储块BLK11至BLK13、BLK21至BLK23以及BLK31至BLK33中包括的N/O串的数目的信息。第一至第三存储块BLK11至BLK13可以分别包括“A1”个、“B1”个和“C1”个N/O串。第四至第六存储块BLK21至BLK23可以分别包括“A2”个、“B2”个和“C2”个N/O串。第七至第九存储块BLK31至BLK33可以分别包括“A3”个、“B3”个和“C3”个N/O串。尽管为了便于说明示出了第五表TB5包括关于第一至第三存储器件2000_1至2000_3的N/O串信息，但是第五表TB5还可以包括关于其他存储器件2000_4至2000_n的N/O串信息。
处理器1100可以基于第五表TB5为第一至第三存储器件2000_1至2000_3的存储块BLK11至BLK13、BLK21至BLK23以及BLK31至BLK33中的每个存储块选择并运行不同的控制方案中的相应控制方案。在下文中，将描述处理器1100通过存储器件执行应用了本发明构思的示例实施例的控制操作的实施例。
图16是根据本发明构思的示例实施例的操作存储器控制器的方法的流程图。在下文中，为了便于说明将参照图14给出描述。
参照图16，在操作S120(图2)之后的操作S131c中，存储器控制器1000可以参考N/O串信息来检查连接到存储器控制器1000的存储器件2000_1至2000_n中的每个存储器件的状态。在操作S132c中，存储器控制器1000可以检查存储器件2000_1至2000_n中的每个存储器件中包括的N/O串的数目是否等于或大于第三阈值。
当操作S132c为“是”时，在操作S133c中，存储器控制器100可以将存储器件2000_1至2000_n当中的N/O串数目等于或大于第三阈值的存储器件指定为第一类型存储器件。第一类型存储器件可以指根据考虑到N/O串的状态的控制方案而操作的存储器件，该存储器件在数据可靠性方面不是优选的。当操作S132c为“否”时，在操作S134c中，存储器控制器100可以将存储器件2000_1至2000_n当中的N/O串数目小于第三阈值的存储器件指定为第二类型存储器件。第二类型存储器件可以指根据考虑到第二类型存储块比第一类型存储块能够支持更高的数据可靠性的控制方案而操作的存储器件。在操作S135c中，存储器控制器1000可以将包括在操作S133c和操作S134c中指定存储器件2000_1至2000_n的结果的指定信息存储在内部存储器1200中。
图17A和图17B是用于详细描述图16的第一类型存储器件和第二类型存储器件的示图。在下文中，假设存储器控制器将均与等于或大于第三阈值的N/O串的数目相对应的第一存储器件MD1和第二存储器件MD2指定为第一类型存储器件，并且将与小于第三阈值的N/O串的数目相对应的第三存储器件MD3指定为第二类型存储器件。
参照图17A，如第六表TB6所示，存储器控制器可以将第一存储器件MD1和第二存储器件MD2的存储单元用作TLC。而且，存储器控制器可以将第三存储器件MD3的存储单元用作SLC。换句话说，因为由与等于或大于第三阈值的N/O串的数目相对应的第一类型存储器件支持的数据可靠性可能相对低，所以第一类型存储器件的存储单元可以用作高阶单元。相比之下，因为由与小于第三阈值的N/O串的数目相对应的第二类型存储器件支持的数据可靠性可能相对高，所以第二类型存储器件的存储单元可以用作低阶单元。
然而，这仅仅是示例实施例，并且本发明构思不限于此。第一存储器件MD1和第二存储器件MD2也可以用作多阶单元或四阶单元。此外，第一类型存储器件的存储单元可以用作低阶单元，并且第二类型存储器件的存储单元可以用作比第一类型存储器件更高阶的单元。
参照图17B，如第七表TB7所示，存储器控制器可以操作第一存储器件MD1和第二存储器件MD2以专用于向其写入冷数据。而且，存储器控制器可以操作第三存储器件MD3以专用于向其写入热数据。换句话说，因为由与等于或大于第三阈值的N/O串的数目相对应的第一类型存储器件支持的数据可靠性可能相对低，所以第一类型存储器件可以专用于写入存取频率低于参考频率的冷数据。因为由与小于第三阈值的N/O串的数目相对应的第二类型存储器件支持的数据可靠性可能相对高，所以第二类型存储器件可以专用于写入存取频率高于参考频率的热数据。
图18是示出根据本发明构思的示例实施例的用于生成N/O串信息的测试系统3000的框图。
参照图18，测试系统3000可以包括存储器件3100和测试器件3200。测试器件3200可以通过检测存储器件3100的每个存储块中包括的N/O串来生成N/O串信息。测试器件3200可以将所生成的N/O串信息存储在存储器件3100中，并且可以从存储器控制器(未示出)读取N/O串信息，从而可以执行根据本发明构思的示例实施例的操作。
尽管已经参照本发明的示例实施例具体示出和描述了在本文中所描述的本发明构思，但是本领域普通技术人员将理解的是，在不脱离由所附权利要求及其等效形式所定义的要求保护的主题的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。

Claims (20)

1.一种存储系统，包括：
第一存储器件，所述第一存储器件包括多个第一存储块，每个所述第一存储块包括在垂直于衬底的方向上堆叠的多个第一存储单元；以及
存储器控制器，所述存储器控制器被配置为控制所述第一存储器件的存储操作，
其中，所述存储器控制器进一步被配置为分别基于每个所述第一存储块中包括未打开的串即N/O串的数目，为每个所述第一存储块选择和运行不同的控制方案中的相应控制方案。
2.根据权利要求1所述的存储系统，其中，所述存储器控制器进一步被配置为：当所述多个第一存储块当中的第一目标存储块中的N/O串的数目等于或超过阈值时，向所述第一存储器件提供用于所述第一目标存储块的第一类型的命令，以及当所述第一目标存储块中的N/O串的数目小于所述阈值时，向所述第一存储器件提供用于所述第一目标存储块的第二类型的命令。
3.根据权利要求2所述的存储系统，所述存储系统还包括控制逻辑，所述控制逻辑被配置为：响应于所述第一类型的命令而从所述第一目标存储块中包括的多个串当中检测至少一个N/O串，以及将待写入所检测到的至少一个N/O串中包括的多个目标存储单元的目标数据的多个位转换为具有预定值，以限制向所述目标存储单元施加写入电压的次数。
4.根据权利要求2所述的存储系统，其中，所述第二类型的命令用于一般写入操作，并且所述存储器控制器进一步被配置为当控制针对所述多个第一存储块当中的与小于所述阈值的N/O串的数目相对应的第二目标存储块的写入操作时，向所述第一存储器件提供所述第二类型的命令。
5.根据权利要求1所述的存储系统，其中，所述存储器控制器进一步被配置为：当控制所述第一存储块当中的与等于或大于阈值的N/O串的数目相对应的第一目标存储块的擦除时，向所述第一存储器件提供第一类型擦除命令；以及当控制所述第一存储块当中的与小于所述阈值的N/O串的数目相对应的第二目标存储块的擦除时，向所述第一存储器件提供第二类型擦除命令。
6.根据权利要求5所述的存储系统，其中，所述第一存储器件被配置为：响应于所述第一类型擦除命令，通过使用具有第一电平的擦除电压持续第一时间段对所述第一目标存储块执行擦除操作；以及响应于所述第二类型擦除命令，通过使用具有第二电平的擦除电压持续第二时间段对所述第二目标存储块执行擦除操作。
7.根据权利要求6所述的存储系统，其中，所述第一电平高于所述第二电平，并且
所述第一时间段短于所述第二时间段。
8.根据权利要求1所述的存储系统，其中，所述存储器控制器进一步被配置为：将所述第一存储块当中的与等于或大于阈值的N/O串的数目相对应的第一目标存储块指定为第一类型存储块，以及将所述第一存储块当中的与小于所述阈值的N/O串的数目相对应的第二目标存储块指定为第二类型存储块，所述第二类型存储块具有比所述第一类型存储块高的数据可靠性。
9.根据权利要求8所述的存储系统，其中，所述第二类型存储块被用作比所述第一类型存储块更低阶的单元。
10.根据权利要求8所述的存储系统，其中，所述第一类型存储块被用于向其写入存取频率低于参考频率的冷数据，并且
所述第二类型存储块被用于向其写入存取频率高于所述参考频率的热数据。
11.根据权利要求1所述的存储系统，其中，所述存储器控制器还被配置为从所述第一存储器件请求与N/O串的数目有关的第一N/O串信息，并且
所述第一存储器件还被配置为响应于所述请求向所述存储器控制器提供所述第一N/O串信息。
12.根据权利要求1所述的存储系统，其中，所述存储器控制器进一步被配置为基于N/O串的数目为在所述第一存储块中定义的多个子块中的每个子块选择和运行所述不同控制方案中的相应控制方案。
13.根据权利要求12所述的存储系统，其中，每个所述第一存储块被分类为不包括N/O串的第一子块和包括至少一个N/O串的第二子块。
14.根据权利要求1所述的存储系统，所述存储系统还包括第二存储器件，所述第二存储器件包括多个第二存储块，每个所述第二存储块包括在垂直于所述衬底的方向上堆叠的多个第二存储单元，并且
其中，所述存储器控制器还被配置为基于关于每个所述第二存储块中包括的N/O串的数目的第二N/O串信息，为每个所述第二存储块选择和运行所述不同的控制方案中的相应控制方案。
15.一种存储器控制器，包括：
内部存储器，所述内部存储器被配置为存储关于外部存储器件中包括的多个存储块的每个存储块中包括的未打开的串即N/O串的数目的N/O串信息；以及
处理器，所述处理器被配置为基于所述N/O串信息，根据第一控制方案来操作所述多个存储块当中的包括至少一个N/O串的第一目标存储块，以及根据不同的第二控制方案来操作不具有任何N/O串的第二目标存储块。
16.根据权利要求15所述的存储器控制器，其中，所述处理器进一步被配置为：生成具有第一代码的第一类型的命令，并向所述外部存储器件输出所述第一类型的命令，所述第一类型的命令将针对所述第一目标存储块中的目标存储单元的对所述N/O串的检测和对所检测到的N/O串的转换包括在对所述第一目标存储块的编程序列中；以及生成具有第二代码的第二类型的命令，并向所述外部存储器件输出所述第二类型的命令，所述第二类型的命令用于正常执行对所述第二目标存储块的编程序列。
17.根据权利要求15所述的存储器控制器，其中，所述处理器还被配置为：生成具有第一代码的第一类型擦除命令，并向所述外部存储器件输出所述第一类型擦除命令，所述第一类型擦除命令用于利用具有第一电平的擦除电压持续第一时间段对所述第一目标存储块执行擦除操作；以及生成具有第二代码的第二类型擦除命令，并向所述外部存储器件输出所述第二类型擦除命令，所述第二类型擦除命令用于利用具有低于所述第一电平的第二电平的擦除电压持续长于所述第一时间段的第二时间段对所述第二目标存储块执行擦除操作。
18.根据权利要求15所述的存储器控制器，其中，所述处理器还被配置为：将所述第二目标存储块用作比所述第一目标存储块更低阶的单元。
19.根据权利要求15所述的存储器控制器，其中，所述处理器还被配置为：对所述第一目标存储块进行操作，以向其写入存取频率低于参考频率的冷数据；以及对所述第二目标存储块进行操作，以向其写入存取频率高于所述参考频率的热数据。
20.一种存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储块，每个所述存储块包括在垂直于衬底的方向上堆叠的多个存储单元；以及
控制逻辑，所述控制逻辑被配置为：响应于由所述存储器件接收到的第一类型的命令，检测所述存储块当中的第一目标存储块中的未打开的串即N/O串；避免写入被预先指定为要写入所检测到的N/O串中包括的多个目标存储单元的目标数据，而是将均具有预定值的数据位写入所述多个目标存储单元，以限制向所述多个目标存储单元施加写入电压的次数；以及响应于由所述存储器件接收到的第二类型的命令，对所述存储块当中的第二目标存储块执行一般写入操作。
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