KR20220013236A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 개시의 예시적 실시예에 따른 메모리 장치는, 기판과 수직 방향의 복수의 스트링들을 구성하는 복수의 메모리 셀들을 포함하도록 구성된 메모리 셀 어레이 및 라이트 커맨드에 응답하여, 상기 복수의 스트링들로부터 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)을 검출하고, 상기 복수의 메모리 셀들 중 검출된 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들을 변환하여 상기 복수의 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위한 소정의 값을 갖도록 구성된 제어 로직을 포함한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{A MEMORY DEVICE AND A MEMORY SYSTEM INCLUDING THE SAME}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 적어도 하나의 낫-오픈 스트링(Not-Open string)이 포함된 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
최근 데이터 기술의 발달로 방대한 양의 데이터를 높은 신뢰성을 바탕으로 저장해야 됨에 따라 높은 집적도를 갖는 3차원 메모리 장치가 요구되고 있다. 다만, 3차원 메모리 장치에서 공정상의 오차로 인하여 채널이 형성되지 않는 낫-오픈 스트링(또는, 오프 스트링)이 생길 수 있다. 낫-오픈 스트링의 메모리 셀들에는 데이터가 프로그램되기 어렵고, 낫-오픈 스트링의 메모리 셀들은 주변 메모리 셀들에 부정적인 영향을 주기 때문에 이를 해결하기 위한 기술이 요구되는 실정이다.
본 개시의 기술적 사상이 해결하려는 과제는 낫-오픈 스트링의 메모리 셀들이 주변 메모리 셀들에 부정적인 영향을 주지않도록 하기 위한 소정의 시퀀스의 프로그램 동작을 수행하는 메모리 장치 및 이를 포함하는 시스템을 제공하는 데에 있다.
본 개시의 예시적 실시예에 따른 메모리 장치는, 기판과 수직 방향의 복수의 스트링들을 구성하는 복수의 메모리 셀들을 포함하도록 구성된 메모리 셀 어레이 및 라이트 커맨드에 응답하여, 상기 복수의 스트링들로부터 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)을 검출하고, 상기 복수의 메모리 셀들 중 검출된 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들을 변환하여 상기 복수의 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위한 소정의 값을 갖도록 구성된 제어 로직을 포함한다.
본 개시의 예시적 실시예에 따른 기판과 수직 방향의 복수의 스트링들을 구성하는 복수의 메모리 셀들이 포함된 메모리 장치의 동작 방법은, 라이트 커맨드에 응답하여 상기 복수의 스트링들로부터 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)을 검출하는 단계, 상기 복수의 메모리 셀들 중 검출된 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들을 소정의 값으로 변환하는 단계 및 상기 복수의 메모리 셀들에 대한 프로그램 동작을 수행하는 단계를 포함한다.
본 개시의 예시적 실시예에 따른 메모리 시스템은, 기판과 수직 방향으로 배열된 복수의 메모리 셀들로 각각 구성된 복수의 블록들을 포함하는 메모리 장치 및 상기 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 메모리 컨트롤러로부터 수신한 라이트 커맨드에 응답하여 상기 복수의 블록들 중 어느 하나의 대상 블록에 대한 프로그램을 수행할 때에, 상기 대상 블록의 적어도 하나의 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들이 상기 복수의 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위한 소정의 값을 갖도록 하는 변환 동작을 수행하도록 구성된 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 메모리 장치는 프로그램 동작을 수행할 때에, 대상 메모리 블록에 포함된 N/O 스트링을 검출하고, N/O 스트링의 복수의 대상 메모리 셀들에 연결된 워드 라인들로의 프로그램 전압 인가 횟수를 제한할 수 있고, N/O 스트링의 스트레스를 줄여 N/O 스트링의 부정적인 영향을 최소화할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 3a는 도 1의 메모리 셀 어레이를 나타내는 블록도이고, 도 3b는 도 1의 메모리 셀 어레이의 사시단면도의 제1 예를 나타내며, 도 3c는 도 1의 메모리 셀 어레이의 사시단면도의 제2 예를 나타내는 도면이다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 도 4의 단계 S100의 예시적 실시예를 구체적으로 설명하기 위한 순서도이다.
도 6a 내지 도 6f는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 7은 도 4의 단계 S120를 구체적으로 설명하기 위한 순서도이다.
도 8a 내지 도 8c는 본 개시의 예시적 실시예에 따른 메모리 장치의 N/O 스트링에 대응하는 대상 데이터들에 대한 변환 동작을 설명하기 위한 테이블도이다.
도 9는 도 4의 단계 S100의 다른 예시적 실시예를 설명하기 위한 순서도이다.
도 10a 및 도 10b는 도 9에 서술된 실시예가 반영된 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 12a 및 도 12b는 본 개시의 예시적 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 13a 내지 도 13c는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다. 이하에서는, 낸드 플래시 메모리를 참조하여 본 개시의 실시예들이 설명될 수 있다. 그러나, 본 개시의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(100)를 나타내는 블록도이고, 도 2는 본 개시의 예시적 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120), 제어 로직(130), 전압 발생기(140), 어드레스 디코더(150) 및 데이터 입출력 회로(160)를 포함할 수 있다. 또한, 제어 로직(130)은 본 개시의 예시적 실시예들로 동작하기 위한 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링으로 지칭) 프로그램 모듈(132)을 포함할 수 있다. 도 1에 도시되지는 않았으나, 메모리 장치(100)는 메모리 동작에 관련된 다른 각종 기능 블록들을 더 포함할 수 있다. N/O 스트링 프로그램 모듈(132)은 하드웨어 로직으로 구현될 수 있으며, 더 나아가, 소프트웨어 로직으로도 구현될 수 있다. 또한, N/O 스트링 프로그램 모듈(132)은 메모리 컨트롤러에 포함되도록 구현될 수도 있다.
메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 스트링들(또는, 셀 스트링들)을 포함할 수 있다. 스트링들 각각은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 즉, 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 메모리 셀들 각각은 싱글 레벨 셀 또는 멀티 레벨 셀 또는 트리플 레벨 셀 등과 같은 셀 타입으로 이용될 수 있다. 본 개시의 기술적 사상은 메모리 셀의 다양한 셀 타입에 따라 유연하게 적용될 수 있다.
본 개시의 기술적 사상에 의한 예시적 실시예에서, 메모리 셀 어레이(110)에는 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호에 개시된 3D 메모리 셀 어레이가 복수 레벨로 구성되고 워드 라인들(WL) 및/또는 비트 라인들(BL)이 레벨들 간에 공유되어 있는 3D 메모리 셀 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2012-0051138호 및 동 제2011-0204420호는 본 명세서에 인용 형식으로 결합된다.
메모리 셀 어레이(110)의 메모리 셀들은 워드 라인들(WL), 스트링 선택 라인들, 접지 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 어드레스 디코더(150)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼 회로(120)에 연결될 수 있다.
한편, 메모리 셀 어레이(110)는 N/O 스트링을 포함할 수 있다. N/O 스트링에 대한 구체적인 내용은 도 3a 내지 도 3c에서 서술한다.
페이지 버퍼 회로(120)는 메모리 셀 어레이(110)로 프로그램될 데이터들 및 메모리 셀 어레이(110)로부터 리드된 데이터들을 임시적으로 저장할 수 있다. 페이지 버퍼 회로(120)는 복수의 래치부들(또는, 페이지 버퍼들)을 포함할 수 있다. 일 예로서, 래치부들 각각은 복수의 비트 라인들(BL)에 대응하는 복수의 래치들을 포함할 수 있으며, 페이지 단위로 데이터를 저장할 수 있다. 일부 실시예에 있어서, 페이지 버퍼 회로(120)는 센싱 래치부를 포함할 수 있으며, 센싱 래치부는 복수의 비트 라인들(BL)에 대응하는 복수의 센싱 래치들을 포함할 수 있다. 또한, 센싱 래치들 각각은 대응하는 비트 라인을 통해 데이터가 감지되는 센싱 노드에 연결될 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어하며, 예컨대, 메모리 컨트롤러(미도시)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기반으로, 메모리 셀 어레이(110)에 데이터를 프로그램하거나, 메모리 셀 어레이(110)로부터 데이터를 리드하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 내부 제어 신호를 출력할 수 있다.
제어 로직(130)에서 출력된 각종 내부 제어 신호는 페이지 버퍼 회로(120), 전압 발생기(140) 및 어드레스 디코더(150)에 제공될 수 있다. 구체적으로, 제어 로직(130)은 전압 발생기(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 전압 발생기(140)는 하나 이상의 펌프(미도시)를 포함할 수 있으며, 전압 제어 신호(CTRL_vol)에 기반한 펌핑 동작에 따라 전압 발생기(140)는 다양한 레벨을 갖는 전압들(VWL)을 생성할 수 있다. 한편, 제어 로직(130)은 어드레스 디코더(150)에 로우 어드레스(X_ADD)를 제공할 수 있으며, 페이지 버퍼 회로(120)에 컬럼 어드레스(Y_ADD)를 제공할 수 있다. 이하에서, N/O 스트링 프로그램 모듈(132)의 동작을 서술하며, 제어 로직(130)은 N/O 스트링 프로그램 모듈(132)의 동작에 부합하는 내부 제어 신호들을 생성하여 메모리 장치(100)의 각 기능 블록들로 출력할 수 있다.
본 개시의 예시적 실시예에 따른 N/O 스트링 프로그램 모듈(132)은 메모리 컨트롤러로부터 수신한 라이트 커맨드(CMD)에 응답하여 메모리 셀 어레이(110)에 포함된 복수의 스트링들 중 N/O 스트링을 검출할 수 있다. 예를 들어, N/O 스트링 프로그램 모듈(132)은 라이트 커맨드(CMD)에 대응하는 어드레스(ADDR)에 부합하는 메모리 셀 어레이(110)의 대상 메모리 블록 또는 대상 메모리 서브 블록에서의 N/O 스트링을 검출할 수 있다. N/O 스트링 프로그램 모듈(132)은 N/O 스트링을 검출하기 위하여 전압 발생기(140), 어드레스 디코더(150), 페이지 버퍼 회로(120)에 각각 내부 제어 신호(CTRL_vol, X_ADD, Y_ADD)를 제공할 수 있으며, 이에 대한 구체적인 내용은 도 6a 내지 도 6f, 도 10a 및 도 10b에서 서술한다.
일 예로서, N/O 스트링 프로그램 모듈(132)은 전압 발생기(140)를 이용하여 메모리 셀 어레이(110)의 복수의 메모리 셀들에 연결된 복수의 워드 라인들(WL)에 기준 전압보다 큰 체크 전압을 인가할 수 있다. 체크 전압은 프로그램 동작 시에 소거 동작을 우선적으로 수행하는지 여부에 따라 복수의 메모리 셀들의 셀 타입에 따라 레벨이 상이하거나, 복수의 메모리 셀들의 셀 타입에 관계없이 동일한 레벨일 수 있다. 기준 전압은 프로그램 동작 시에 대상 메모리 블록 또는 대상 메모리 서브 블록에 대한 소거 동작을 우선적으로 수행하는지 여부에 따라 메모리 셀들의 최상위 프로그램 상태를 검증하기 위한 전압이거나, 소거 상태를 검증하기 위한 전압일 수 있다.
페이지 버퍼 회로(120)는 복수의 메모리 셀들에 연결된 복수의 워드 라인들(WL)에 체크 전압을 인가하였을 때에, 비트 라인들(BL)로부터 출력되는 결과 신호들(RS)을 N/O 스트링 프로그램 모듈(132)에 제공할 수 있다. N/O 스트링 프로그램 모듈(132)은 페이지 버퍼 회로(120)로부터 수신된 결과 신호들(RS)을 기반으로 복수의 스트링들 중 N/O 스트링을 검출할 수 있다. 일 예로서, N/O 스트링 프로그램 모듈(132)은 결과 신호들(RS)을 기반으로 복수의 메모리 셀들 중 체크 전압에 의해 오프된 복수의 대상 메모리 셀들을 확인할 수 있으며, 이를 통해, 복수의 대상 메모리 셀들로 구성된 N/O 스트링을 검출할 수 있다.
N/O 스트링 프로그램 모듈(132)은 검출된 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들을 소정의 값을 갖도록 변환할 수 있다. 일 예로서, N/O 스트링 프로그램 모듈(132)은 페이지 버퍼 회로(132)에 데이터 변환 신호(DCS) 및 대상 데이터들에 대응하는 컬럼 어드레스(Y_ADD)를 제공하여 페이지 버퍼 회로(132)에 래치된 복수의 대상 데이터들을 소정의 값으로 변환할 수 있다. 한편, N/O 스트링 프로그램 모듈(132)이 대상 데이터들의 값을 변환하기 전에 페이지 버퍼 회로(132)는 데이터 입출력 회로(160)를 통해 메모리 셀 어레이(110)에 프로그램될 데이터들(DATA)이 미리 래치될 수 있다.
N/O 스트링에 포함된 복수의 대상 메모리 셀들에 워드 라인들을 통해 프로그램 전압이 인가되는 횟수가 증가할수록 N/O 스트링에 심한 스트레스를 줄 수 있으며, 그 결과, N/O 스트링은 주변 스트링들 또는 메모리 셀들에 부정적인 영향을 끼칠 수 있다. 이에 따라, 소정의 값은 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위해 미리 설정된 것일 수 있다. 예를 들어, 소정의 값은 소거 상태의 문턱 전압 산포를 형성하도록 하기 위한 값일 수 있다.
N/O 스트링 프로그램 모듈(132)은 변환된 대상 데이터들을 포함하는 데이터들이 페이지 버퍼 회로(120)를 통해 메모리 셀 어레이(110)에 프로그램되도록 제어할 수 있다. N/O 스트링 프로그램 모듈(132)의 동작을 통해, N/O 스트링의 복수의 대상 메모리 셀들에 연결된 워드 라인들로의 프로그램 전압 인가 횟수를 제한할 수 있고, N/O 스트링의 스트레스를 줄여 N/O 스트링의 부정적인 영향을 최소화할 수 있다.
도 2를 더 참조하면, 메모리 장치(100)는 라이트 커맨드(CMD)에 응답하여 메모리 셀 어레이(110)의 N/O 스트링을 검출하고, 검출된 N/O 스트링에 대응하는 대상 데이터들을 페이지 버퍼 회로(120)를 이용하여 변환하며, 변환된 대상 데이터들을 포함하는 데이터들을 메모리 셀 어레이(110)에 프로그램하는 일련의 프로그램 시퀀스(PS)를 수행할 수 있다.
도 3a는 도 1의 메모리 셀 어레이(110)를 나타내는 블록도이고, 도 3b는 도 1의 메모리 셀 어레이(110)의 사시단면도의 제1 예를 나타내고, 도 3c는 도 1의 메모리 셀 어레이(110)의 사시단면도의 제2 예를 나타내는 도면이다.
도 1 및 도 3a를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록(BLK1~BLKz)은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록(BLK1~BLKz)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK1~BLKz)은 제2 방향을 따라 신장된 복수의 셀 스트링들(미도시)을 포함할 수 있다. 복수의 셀 스트링들(미도시)은 제1 및 제3 방향들을 따라 서로 이격될 수 있다. 하나의 메모리 블록의 셀 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(150)에 의해 선택될 수 있다. 예를 들면, 어드레스 디코더(150)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성될 수 있다. 프로그램, 리드, 소거는 선택된 메모리 블록에서 수행될 수 있다. 또한, 본 개시의 예시적 실시예들에 따른 도 2의 프로그램 시퀀스(PS)는 선택된 메모리 블록에서 수행될 수 있다. 다만, 이는 예시적인 실시예로서, 이에 국한되지 않으며, 메모리 서브 블록 단위 또는 소정의 메모리 그룹 단위로 도 2의 프로그램 시퀀스(PS)가 수행될 수 있다.
도 3b 및 도 3c를 더 참조하면, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공될 수 있다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다. 복수의 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다.
복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공될 수 있다. 복수의 절연 물질들(112, 112a)은 제3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(112, 112a)은 제1 방향을 따라 신장될 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공될 수 있다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다. 예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들(PL)은 제1 방향을 따라 서로 이격될 수 있다. 필라들(PL)은 제1 방향을 따라 한 줄로 배치될 수 있다.
예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 채널막들(114)은 제1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다. 인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공될 수 있다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제1 방향을 따라 신장될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함할 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공될 수 있다. 예시적으로, 드레인들(320)은 제2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다.
드레인들(320) 상에, 제2 방향으로 신장되고, 제1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.
복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 스트링들을 형성할 수 있다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 스트링을 구성한다. 기판(111) 상에서, 필라들(PL)은 행 방향 및 열 방향을 따라 제공될 수 있다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 동일한 제 8 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 스트링들을 구성한다. 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)(또는, 메모리 셀)을 포함할 수 있다.
도 3c의 A 부분을 참조하면, 제조 공정 시에 드레인들(320) 및 비트 라인(BL) 사이의 패드(pad) 부분에서 결함이 발생될 수 있으며, 그 결과, 스트링은 비트 라인(BL)과 전기적으로 연결되지 않을 수 있다.
도 3c의 B 부분을 참조하면, 제조 공정상의 결함으로 인해, 필라들(PL)이 형성될 홀(hole)이 기판(111)가 접촉하지 않을 수 있다. 즉, 필라들(PL)이 형성될 홀이 충분히 깊게 형성되지 않을 수 있으며, 이 때, 채널 막들(114)은 기판(111)과 접촉하지 않을 수 있다. 구체적으로, 필라(PL)를 형성하는 과정에서 에칭(etching)의 실패로, 필라(PL)가 그라운드 선택 트랜지스터까지 연결되지 않을 수 있다.
도 3c의 C 부분을 참조하면, 메모리 셀의 채널 형성 시에, 에칭이나 증착 등의 오류로 인해 불량이 생길 수 있다.
도 3c의 A 부분 내지 C 부분에서의 불량으로 인해 스트링은 채널이 형성되지 않아 N/O 스트링에 해당될 수 있으며, N/O 스트링에 포함된 메모리 셀들은 프로그램되는 데이터와 상관없이 리드 동작시에 항상 오프 상태로 읽히게 될 수 있다.
본 개시의 예시적 실시예들에 따라 프로그램 동작 시에 N/O 스트링의 부정적인 영향을 최소화하기 위해 N/O 스트링을 검출하고, 검출된 N/O 스트링에 포함된 대상 메모리 셀들에 대한 변환을 수행한 후, 프로그램 동작을 후속할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4를 참조하면, 단계 S100에서 메모리 장치는 라이트 커맨드에 응답하여 프로그램되는 대상 메모리 블록의 복수의 스트링들로부터 N/O 스트링을 검출할 수 있다. 단계 S120에서 메모리 장치는 검출된 N/O 스트링에 포함된 셀들에 프로그램될 예정인 대상 데이터들을 소정의 값을 갖도록 변환할 수 있다. 단계 S140에서 메모리 장치는 변환된 대상 데이터들을 포함하는 데이터들을 메모리 셀 어레이에 프로그램하는 동작을 수행할 수 있다. 한편, 서술의 편의상 N/O 스트링은 한 개로 서술하였으나, 이에 국한되지 않고, N/O 스트링은 복수 개일 수 있으며, 복수의 N/O 스트링들에 대한 프로그램 동작에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다. 또한, 본 개시의 예시적 실시예들에 따른 메모리 장치의 프로그램 동작은 메모리 서브 블록 단위 또는 소정의 메모리 그룹 단위로 수행될 수 있다.
도 5는 도 4의 단계 S100의 예시적 실시예를 구체적으로 설명하기 위한 순서도이다.
도 5을 참조하면, 단계 S102_1에서 메모리 장치는 프로그램되는 대상 메모리 블록의 메모리 셀 타입을 기반으로 N/O 스트링 검출을 위한 체크 전압을 결정할 수 있다. 전술한 바와 같이, 메모리 셀 타입은, 메모리 셀에 저장되는 데이터의 비트 수와 관계된 것으로, 예를 들어, 대상 메모리 블록의 메모리 셀 타입은 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀 등 중 어느 하나일 수 있다. 예시적 실시예로, 체크 전압은 메모리 셀의 최상위 프로그램 상태를 검증하기 위한 기준 전압보다 큰 레벨을 갖도록 결정될 수 있다.
단계 S104_1에서 메모리 장치는 체크 전압을 이용하여 대상 메모리 블록에 포함된 N/O 스트링을 검출할 수 있다. 구체적으로, 메모리 장치는 대상 메모리 블록에 연결된 복수의 워드 라인들에 체크 전압을 순차적으로 인가할 수 있으며, 대상 메모리 블록에 연결된 비트 라인들을 통해 각 메모리 셀들의 온/오프 상태를 나타내는 결과 신호들을 기반으로 N/O 스트링을 검출할 수 있다. 단계 S106_1에서 메모리 장치는 대상 메모리 블록에 대한 프로그램 전에 대상 메모리 블록을 소거할 수 있다.
도 6a 내지 도 6f는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 6a는 도 3a의 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 도면이고, 도 6a를 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 위치할 수 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결될 수 있다. 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결될 수 있다. 공통 소스 영역들(CSR, 도 3b)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되며, 특정 높이의 워드 라인에 전압이 공급될 때, 모든 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급될 수 있다. 상이한 행의 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결될 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결될 수 있다. 제1 비트 라인(BL1)에 스트링들(CS11, CS21)이 연결되고, 제2 비트 라인(BL2)에 스트링들(CS12, CS22)이 연결될 수 있다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다. 이하에서는, 도 6a에 도시된 제1 메모리 블록(BLK1)의 구조를 중심으로 본 개시의 예시적 실시예에 따른 프로그램 동작을 서술하나, 이는 예시적인 실시예에 불과한 바, 다른 구조를 갖는 제1 메모리 블록(BLK1)에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다.
도 6b를 더 참조하면, 메모리 장치는 스트링들(CS11, CS12, CS21, CS22) 중 N/O 스트링을 검출하는 단계(DT_STEP)에서 비트 라인들(BL1, BL2)에 제1 비트 라인 전압(VBL1)을 인가하고, 스트링 선택 라인들(SSL1, SSL2) 중 선택된 스트링 선택 라인에 제1 스트링 선택 전압(VSSL1)(또는, 턴-온 전압)을 인가하고, 비선택된 스트링 선택 라인에 제2 스트링 선택 라인 전압(VSSL2)(또는, 턴-오프 전압)을 인가하고, 워드 라인들(WL1~WL6)에 순차적으로 제1 체크 전압(VCK1)을 인가하고, 접지 선택 라인(GSL)에 제1 접지 선택 라인 전압(VGSL1)을 인가하고, 공통 소스 라인(CSL)에 제1 공통 소스 라인 전압(VCSL1)을 인가하며, 기판에는 접지 전압(VSS)을 인가할 수 있다.
예를 들어, 제1 비트 라인 전압(VBL1)은 전원 전압(VCC)이고, 제1 선택 라인 전압(VSSL1)은 전원 전압(VCC)이고, 제2 선택 라인 전압(VSSL2)은 접지 전압(VSS) 또는 그와 유사한 레벨을 갖는 저전압일 수 있다. 제1 체크 전압(VCK1)은 전술한 바와 같이, 소정의 기준 전압의 레벨보다 큰 레벨을 가질 수 있다. 제1 체크 전압(VCK1)의 구체적인 내용은 도 6c 내지 6e를 더 참조하여 서술한다.
도 6c를 더 참조하면, 메모리 셀 타입이 싱글 레벨 셀인 때에, 일반 메모리 셀들은 소거 상태(E) 및 제1 프로그램 상태(P1) 중 어느 하나에 해당될 수 있으며, N/O 스트링에 포함된 대상 메모리 셀들(N/O Sting Cells)은 채널이 형성되지 않아 실제 문턱 전압과 상관없이 최상위 프로그램 상태(P1)인 메모리 셀의 문턱 전압보다 큰 문턱 전압을 갖는 것으로 보일 수 있다. 이에 따라, 제1 체크 전압(VCK1_1)은 최상위 프로그램 상태(P1)를 검증하기 위한 기준 전압(VP1)보다 큰 레벨을 가질 수 있다.
도 6d를 더 참조하면, 메모리 셀 타입이 멀티 레벨 셀인 때에, 일반 메모리 셀들은 소거 상태(E), 제1 내지 제3 프로그램 상태(P1~P3) 중 어느 하나에 해당될 수 있으며, N/O 스트링에 포함된 대상 메모리 셀들(N/O Sting Cells)은 채널이 형성되지 않아 실제 문턱 전압과 상관없이 최상위 프로그램 상태(P3)인 메모리 셀의 문턱 전압보다 큰 문턱 전압을 갖는 것으로 보일 수 있다. 이에 따라, 제1 체크 전압(VCK1_2)은 최상위 프로그램 상태(P3)를 검증하기 위한 기준 전압(VP3)보다 큰 레벨을 가질 수 있다.
도 6e를 참조하면, 메모리 셀 타입이 트리플 레벨 셀인 때에, 일반 메모리 셀들은 소거 상태(E), 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나에 해당될 수 있으며, N/O 스트링에 포함된 대상 메모리 셀들(N/O Sting Cells)은 채널이 형성되지 않아 실제 문턱 전압과 상관없이 최상위 프로그램 상태(P7)인 메모리 셀의 문턱 전압보다 큰 문턱 전압을 갖는 것으로 보일 수 있다. 이에 따라, 제1 체크 전압(VCK1_3)은 최상위 프로그램 상태(P7)를 검증하기 위한 기준 전압(VP7)보다 큰 레벨을 가질 수 있다.
도 6f를 더 참조하면, 도 6b에 서술한 전압들이 검출 단계(DT_STEP)의 시작인 제1 시점(T)에서 비트 라인(BL), 선택된 스트링 선택 라인(Selected SSL), 비선택된 스트링 선택 라인(Unselected SSL), 선택된 워드 라인(WL), 접지 선택 라인(GSL), 공통 소스 라인(CSL)에 인가될 수 있다. 일 예로, 일반적인 스트링에 연결된 비트 라인(BL)의 전압은 제1 비트 라인 전압(VBL1)에서 소정의 전압보다 낮게 강하될 수 있으며, N/O 스트링에 연결된 비트 라인(BL)의 전압은 제1 비트 라인 전압(VBL1)을 유지할 수 있다. 이를 통해, 메모리 장치는 N/O 스트링을 검출할 수 있다.
도 7은 도 4의 단계 S120를 구체적으로 설명하기 위한 순서도이다.
도 7을 참조하면, 단계 S122에서 메모리 장치는 복수의 래치부들을 포함하는 페이지 버퍼 회로에 메모리 셀 어레이에 프로그램될 예정인 데이터들을 미리 래치시킬 수 있다. 데이터들은 메모리 컨트롤러로부터 인코딩된 데이터들일 수 있으며, 예를 들어, 메모리 컨트롤러는 호스트로부터 수신된 데이터들을 에러 정정 코드워드로 인코딩하여 메모리 장치에 제공할 수 있다. 단계 S124에서 N/O 스트링에 포함된 대상 메모리 셀들에 대응하는 래치부들에 래치된 대상 데이터들이 각각 소정의 값을 갖도록 변환 또는 유지할 수 있다. 전술한 바와 같이, 소정의 값은 소거 상태의 문턱 전압 산포를 형성하도록 하기 위한 인히빗 데이터에 부합하는 값으로 미리 설정될 수 있다.
도 8a 내지 도 8c는 본 개시의 예시적 실시예에 따른 메모리 장치의 N/O 스트링에 대응하는 대상 데이터들에 대한 변환 동작을 설명하기 위한 테이블도이다. 이하에서, 서술되는 페이지는 메모리 장치의 메모리 셀 어레이에 연결된 페이지 버퍼 회로에 포함된 페이지 버퍼로 지칭될 수 있다.
도 8a의 제1 테이블(TB_1)을 참조하면, 메모리 셀 타입이 싱글 레벨 셀인 때에, 메모리 장치는 일반 메모리 셀(Normal)에 데이터 '1'을 프로그램하여 소거 상태(E)의 문턱 전압을 갖도록 하고, 일반 메모리 셀(Normal)에 데이터 '0'을 프로그램하여 제1 프로그램 상태(P1)의 문턱 전압을 갖도록 할 수 있다. 메모리 장치는 N/O 스트링에 포함된 대상 메모리 셀(N/O)의 페이지에서, 대상 메모리 셀(N/O)에 프로그램될 예정인 대상 데이터 '0'을 대상 데이터 '1'로 변환할 수 있다.
도 8b의 제2 테이블(TB_2)을 참조하면, 메모리 셀 타입이 멀티 레벨 셀인 때에, 메모리 장치는 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '1'을 프로그램하고, 제2 페이지에는 데이터 '1'을 프로그램하여 소거 상태(E)의 문턱 전압을 갖도록 하고, 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '0'을 프로그램하고, 제2 페이지에는 데이터 '1'을 프로그램하여 제1 프로그램 상태(P1)의 문턱 전압을 갖도록 할 수 있다. 또한, 메모리 장치는 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '0'을 프로그램하고, 제2 페이지에는 데이터 '0'을 프로그램하여 제2 프로그램 상태(P2)의 문턱 전압을 갖도록 하고, 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '0'을 프로그램하고, 제2 페이지에는 데이터 '0'을 프로그램하여 제3 프로그램 상태(P3)의 문턱 전압을 갖도록 할 수 있다.
한편, 메모리 장치는 N/O 스트링에 포함된 대상 메모리 셀(N/O)의 제1 페이지 및 제2 페이지에서, 대상 메모리 셀(N/O)에 프로그램될 예정인 대상 데이터가 모두 '1'이 되도록 변환할 수 있다.
도 8c의 제3 테이블(TB_3)을 참조하면, 메모리 셀 타입이 트리플 레벨 셀인 때에, 메모리 장치는 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '1'을 프로그램하고, 제2 페이지에는 데이터 '1'을 프로그램하고, 제3 페이지에는 데이터 '1'을 프로그램하여 소거 상태(E)의 문턱 전압을 갖도록 하고, 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '0'을 프로그램하고, 제2 페이지에는 데이터 '1'을 프로그램하고, 제3 페이지에는 데이터 '1'을 프로그램하여 제1 프로그램 상태(P1)의 문턱 전압을 갖도록 할 수 있다. 메모리 장치는 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '0'을 프로그램하고, 제2 페이지에는 데이터 '0'을 프로그램하고, 제3 페이지에는 데이터 '1'을 프로그램하여 제2 프로그램 상태(P2)의 문턱 전압을 갖도록 하고, 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '0'을 프로그램하고, 제2 페이지에는 데이터 '0'을 프로그램하고, 제3 페이지에는 데이터 '0'을 프로그램하여 제3 프로그램 상태(P3)의 문턱 전압을 갖도록 할 수 있다. 메모리 장치는 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '0'을 프로그램하고, 제2 페이지에는 데이터 '1'을 프로그램하고, 제3 페이지에는 데이터 '0'을 프로그램하여 제4 프로그램 상태(P4)의 문턱 전압을 갖도록 하고, 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '1'을 프로그램하고, 제2 페이지에는 데이터 '1'을 프로그램하고, 제3 페이지에는 데이터 '0'을 프로그램하여 제5 프로그램 상태(P5)의 문턱 전압을 갖도록 할 수 있다. 메모리 장치는 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '1'을 프로그램하고, 제2 페이지에는 데이터 '0'을 프로그램하고, 제3 페이지에는 데이터 '0'을 프로그램하여 제6 프로그램 상태(P6)의 문턱 전압을 갖도록 하고, 일반 메모리 셀(Normal)의 제1 페이지에는 데이터 '1'을 프로그램하고, 제2 페이지에는 데이터 '0'을 프로그램하고, 제3 페이지에는 데이터 '1'을 프로그램하여 제1 프로그램 상태(P7)의 문턱 전압을 갖도록 할 수 있다.
한편, 메모리 장치는 N/O 스트링에 포함된 대상 메모리 셀(N/O)의 제1 페이지 내지 제3 페이지에서, 대상 메모리 셀(N/O)에 프로그램될 예정인 대상 데이터가 모두 '1'이 되도록 변환할 수 있다.
이와 같이, 메모리 장치는 대상 메모리 셀(N/O)에 프로그램될 예정인 대상 데이터를 일반 메모리 셀(Normal)이 소거 상태(E)의 문턱 전압을 갖도록 하는 데이터(예를 들면, 인히빗(inhibit) 데이터)로 변환한 후, 대상 메모리 셀(N/O)에 프로그램함으로써 대상 메모리 셀(N/O)에 인가되는 프로그램 스트레스를 최소화할 수 있다.
도 9는 도 4의 단계 S100의 다른 예시적 실시예를 설명하기 위한 순서도이다.
도 9를 참조하면, 단계 S102_2에서 메모리 장치는 프로그램되는 대상 메모리 블록을 블록 단위 또는 서브 블록 단위로 우선적으로 소거할 수 있다. 단계 S104_2에서 메모리 장치는 기설정된 체크 전압을 이용하여 대상 메모리 블록에 포함된 N/O 스트링을 검출할 수 있다. 일 예로, 기설정된 체크 전압은 소거 상태를 검증하기 위한 전압의 레벨보다 클 수 있으며, 대상 메모리 블록의 메모리 셀들의 셀 타입에 관계없이 동일할 수 있다.
도 10a 및 도 10b는 도 9에 서술된 실시예가 반영된 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 이해의 편의를 위하여 도 6a의 제1 메모리 블록(BLK1)의 구조를 참조하여 서술한다.
도 10b를 참조하면, 메모리 장치는 N/O 스트링을 검출하는 제2 단계(DT_STEP_2)에 앞서, 프로그램될 대상 메모리 블록을 소거하는 제1 단계(DT_STEP_1)를 수행할 수 있다. 예시적 실시예로, 메모리 장치는 제1 단계(DT_STEP_1)에서 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL)을 플로팅시키고, 스트링 선택 라인들(SSL1, SSL2)은 플로팅되거나 제3 스트링 선택 라인 전압(VSSL3)을 공급할 수 있다. 메모리 장치는 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)을 공급할 수 있다. 워드 라인 소거 전압(Vwe)은 접지 전압(VSS) 또는 접지 전압(VSS)과 유사한 레벨을 갖는 저전압(양의 전압과 음의 전압을 포함)일 수 있다. 또한, 메모리 장치는 접지 선택 라인(GSL)을 플로팅시키거나, 제2 접지 선택 라인 전압(VGSL2)을 공급하고, 기판(111, 도 3c)에 소거 전압(Vers)을 공급할 수 있다. 소거 전압(Vers)는 고전압일 수 있다. 한편, 제3 스트링 선택 라인 전압(VSSL3) 및 제2 접지 선택 라인 전압(VGSL2)은 소거 전압(Vers)와 접지 전압(VSS) 사이의 레벨을 갖는 전압일 수 있다.
도 10b를 더 참조하면, 제1 시간(T')에 기판(111, 도 3c)에 공급된 소거 전압(Vers)에 의해 채널 막들(114, 도 3c)은 소거 전압(Vers)의 레벨로 충전될 수 있다. 워드 라인들(WL1~WL6)에 공급된 워드 라인 소거 전압(Vwe)과 채널 막들(114, 도 3c)의 소거 전압(Vers)의 전압 차이로 인해, 메모리 셀들(MC1~MC6)에 포획된 전하들이 유출되면서 소거가 진행될 수 있다. 소거 동작은 제2 시간(T)까지 수행되며, 제2 시간(T) 이후로 제2 단계(DT_STEP_2)가 수행될 수 있다.
한편, 도 10a로 돌아오면, 제2 단계(DT_STEP_2)에서 도 6b와 달리 워드 라인들(WL1~WL6)에 제2 체크 전압(VCK2)이 공급될 수 있으며, 제2 체크 전압(VCK2)은 메모리 셀들(MC1~MC6)의 셀 타입과 관계없이 동일한 레벨을 가질 수 있다. 제2 체크 전압(VCK2)은 메모리 셀의 소거 상태(또는, 메모리 셀의 최하위 프로그램 상태(P1, 도 6c 내지 도 6d))를 검증하기 위한 검증 전압 레벨보다 높을 수 있다. 예를 들면, 제2 체크 전압(VCK2)는 도 6c 내지 도 6d에서의 제1 검증 전압(VP1)의 레벨보다 높을 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 단계 S200에서 메모리 장치는 N/O 스트링 정보를 리드할 수 있다. N/O 스트링 정보는 복수의 메모리 블록들 별로 각각에 포함된 N/O 스트링들의 어드레스 정보를 포함할 수 있다. 메모리 장치는 복수의 메모리 블록들에 대한 N/O 스트링 검출 동작을 미리 수행하거나, 이전에 수행된 N/O 스트링 검출 동작의 결과를 기반으로 N/O 스트링 정보를 생성할 수 있다. 메모리 장치는 N/O 스트링 정보를 메모리 셀 어레이에 포함된 여분의 메모리 셀들에 저장할 수 있다. 단계 S220에서 메모리 장치는 N/O 스트링 정보에 부합하는 대상 메모리 셀들에 프로그램되는 대상 데이터들을 인히빗 데이터로 변환할 수 있다. 전술한 바와 같이, 메모리 장치는 페이지 버퍼 회로를 이용하여 데이터 변환 동작을 수행할 수 있다. 단계 S240에서 메모리 장치는 페이지 버퍼 회로에 래치된 데이터들을 메모리 셀 어레이에 프로그램할 수 있다. 위와 같은 동작을 통해, 대상 메모리 셀들에는 인히빗 데이터가 프로그램될 수 있으며, 대상 메모리 셀들로의 프로그램 스트레스가 경감될 수 있다.
도 12a 및 도 12b는 본 개시의 예시적 실시예에 따른 메모리 시스템(200a, 220b)을 개략적으로 나타내는 블록도이다.
도 12a를 참조하면, 메모리 시스템(200a)은 메모리 장치(210a) 및 메모리 컨트롤러(300a)를 포함할 수 있다. 메모리 컨트롤러(300a)는 호스트로부터의 라이트/리드 요청에 응답하여 메모리 장치(210a)에 저장된 데이터들을 리드하거나, 메모리 장치(210a)에 데이터를 라이트하도록 메모리 장치(210a)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(300a)는 메모리 장치(210a)에 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(210a)에 대한 프로그램(또는, 라이트), 리드 및 소거 동작을 제어할 수 있다. 또한, 라이트될 데이터(DATA)와 리드된 데이터(DATA)가 메모리 컨트롤러(300a)와 메모리 장치(210a) 사이에서 송수신될 수 있다.
한편, 메모리 컨트롤러(300a)는 외부의 호스트와 다양한 표준 인터페이스들을 통해 통신할 수 있다. 예컨대, 메모리 컨트롤러(300a)는 호스트 인터페이스(미도시)를 포함하고, 호스트 인터페이스는 호스트와 메모리 컨트롤러(300a) 사이의 각종 표준 인터페이스를 제공한다. 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), 유니버설 플래시 기억장치(UFS), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
예시적 실시예로서, 메모리 장치(210a)는 메모리 셀 어레이(212a), 페이지 버퍼 회로(214a) 및 제어 로직(216a)을 포함하며, 제어 로직(216a)은 N/O 스트링 프로그램 모듈(218a)을 포함할 수 있다. 전술한 바와 같이, N/O 스트링 프로그램 모듈(218a)은 메모리 컨트롤러(300a)로부터 수신된 프로그램 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 대상 메모리 블록 또는 대상 메모리 서브 블록에 N/O 스트링을 검출하고, 검출 결과를 기반으로 페이지 버퍼 회로(214a)를 이용한 데이터 변환 동작을 수행할 수 있다. 즉, N/O 스트렝 프로그램 모듈(218a)은 페이지 버퍼 회로(214a)에서 래치된 대상 데이터들을 인히빗 데이터로 변환하고, N/O 스트링에 포함된 대상 메모리 셀들에 인히빗 데이터를 프로그램할 수 있다.
메모리 컨트롤러(300a)는 ECC(Error Correcting Code) 회로(310a)를 포함할 수 있다. ECC 회로(310a)는 메모리 장치(210a)로부터 리드된 데이터들(DATA)에 대한 에러 정정 동작을 수행할 수 있다. 일 예로, ECC 회로(310a)는 N/O 스트링 프로그램 모듈(218a)에 의해 강제적으로 변환된 대상 데이터들을 포함하는 데이터들(DATA)에 대한 에러 정정 동작을 수행하여 호스트에 에러가 정정된 데이터들을 제공할 수 있다. 이를 통해, 메모리 시스템(200a)은 높은 데이터 신뢰성을 확보할 수 있다.
도 12b를 참조하면, 도 12a와 비교하여, N/O 스트링 프로그램 모듈(320b)이 메모리 컨트롤러(300b)에 포함되도록 구현될 수 있다. 즉, 메모리 컨트롤러(300b)는 메모리 셀 어레이(212b) 내의 N/O 스트링을 검출하는 동작과 N/O 스트링의 대상 메모리 셀들에 프로그램될 대상 데이터들에 대한 변환 동작에 관여할 수 있다. 이에 대한 구체적인 실시예는 도 13b 및 도 13c에서 후술한다.
도 13a 내지 도 13c는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다. 도 13a는 도 12a의 구현예가 적용된 때의 메모리 시스템의 동작 방법을 나타내고, 도 13b 및 도 13c는 도 12b의 구현예가 적용된 때의 메모리 시스템의 동작 방법을 나타낸다.
도 13a를 참조하면, 단계 S1000에서 메모리 컨트롤러(2000)는 메모리 장치(1000)에 라이트 커맨드 및 데이터들을 전송할 수 있다. 단계 S1010에서 메모리 장치(1000)는 N/O 스트링을 고려한 프로그램을 수행할 수 있다. 전술한 바와 같이, 메모리 장치(1000)는 라이트 커맨드에 응답하여 대상 메모리 블록(또는, 대상 메모리 서브 블록)의 N/O 스트링을 검출할 수 있으며, 검출 결과를 기반으로 페이지 버퍼 회로를 이용하여 N/O 스트링의 대상 메모리 셀들에 대한 대상 데이터들을 인히빗 데이터로 변환한 후, 대상 메모리 셀들에 변환된 대상 데이터들을 프로그램할 수 있다. 단계 S1010의 구체적인 내용은 전술한 바, 이하 생략한다. 이후, 단계 S1020에서 메모리 컨트롤러(2000)는 메모리 장치(1000)에 리드 커맨드를 전송할 수 있다. 단계 S1030에서 메모리 장치(1000)는 리드 커맨드에 응답하여 대상 메모리 블록에 프로그램된 데이터들을 메모리 컨트롤러(2000)로 전송할 수 있다. 단계 S1040에서 메모리 컨트롤러(2000)는 수신된 데이터들에 대한 에러 정정을 수행할 수 있다.
도 13b를 참조하면, 단계 S1100에서 메모리 컨트롤러(2000)는 메모리 장치(1000)에 라이트 커맨드 및 데이터들을 전송할 수 있다. 단계 S1110에서 메모리 장치(1000)는 라이트 커맨드에 응답하여 대상 메모리 블록의 N/O 스트링 정보를 생성할 수 있다. 단계 S1120에서 메모리 장치(1000)는 메모리 컨트롤러(2000)에 N/O 스트링 정보를 전송할 수 있다. 단계 S1130에서 메모리 컨트롤러(2000)는 N/O 스트링 정보를 기반으로 N/O 스트링의 대상 메모리 셀들에 프로그램될 예정인 대상 데이터들의 변환을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(2000)는 페이지 버퍼 회로에 래치된 대상 데이터들을 인히빗 데이터로 변환하는 것을 제어할 수 있다. 단계 S1140에서 메모리 장치(1000)는 페이지 버퍼 회로에 래치된 데이터들을 메모리 셀 어레이에 프로그램할 수 있다. 한편, 예시적 실시예로, 메모리 컨트롤러(2000)는 별도의 신호 핀 또는 신호 라인을 통해 N/O 스트링 정보를 메모리 장치(1000)로부터 수신할 수 있다. 일부 실시예에 있어서, 메모리 컨트롤러(2000)는 메모리 장치(1000)가 N/O 스트링 정보를 생성하도록 추가적인 커맨드를 메모리 장치(1000)에 제공할 수 있다. 추가적인 커맨드는 별도의 신호 핀 또는 신호 라인을 통해 메모리 장치(1000)에 제공될 수 있으며, N/O 스트링 정보가 전송되는 신호 핀 또는 신호 라인이 이용될 수 있다.
도 13c를 참조하면, 단계 S1200에서 메모리 컨트롤러(2000)는 메모리 장치(1000)에 N/O 스트링 정보를 요청할 수 있다. 단계 S1210에서 메모리 장치(1000)는 상기 요청에 응답하여 메모리 컨트롤러(2000)에 N/O 스트링 정보를 전송할 수 있다. N/O 스트링 정보는 전술한 바와 같이, 복수의 메모리 블록들 별로 각각에 포함된 N/O 스트링들의 어드레스 정보를 포함하는 것으로, 메모리 장치(1000)에 저장될 수 있다. N/O 스트링 정보를 요청하는 신호 및 N/O 스트링 정보는 별도의 신호 핀 또는 신호 라인을 통해 메모리 장치(1000), 메모리 컨트롤러(2000)에 각각 제공될 수 있다. 단계 S1220에서 메모리 컨트롤러(2000)는 N/O 스트링 정보를 기반으로 N/O 스트링의 대상 메모리 셀들에 프로그램될 대상 데이터들을 인히빗 데이터로 변환할 수 있다. 단계 S1230에서 메모리 컨트롤러(2000)는 메모리 장치(1000)에 라이트 커맨드 및 변환된 대상 데이터들을 포함하는 데이터들을 전송할 수 있다. 단계 S1240에서 메모리 장치(1000)는 라이트 커맨드에 응답하여 수신된 데이터들을 메모리 셀 어레이에 프로그램할 수 있다.
다만, 도 13a 내지 도 13c는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 본 개시의 예시적 실시예들에 따른 프로그램 시퀀스에 부합하는 동작을 다양하게 수행할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치(400)에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 장치(400)는 C2C 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(510), 층간 절연층(515), 제1 기판(510)에 형성되는 복수의 회로 소자들(520a, 520b, 520c), 복수의 회로 소자들(520a, 520b, 520c) 각각과 연결되는 제1 메탈층(530a, 530b, 530c), 제1 메탈층(530a, 530b, 530c) 상에 형성되는 제2 메탈층(540a, 540b, 540c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(530a, 530b, 530c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(540a, 540b, 540c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(530a, 530b, 530c)과 제2 메탈층(540a, 540b, 540c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(540a, 540b, 540c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(540a, 540b, 540c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(540a, 540b, 540c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(515)은 복수의 회로 소자들(520a, 520b, 520c), 제1 메탈층(530a, 530b, 530c), 및 제2 메탈층(540a, 540b, 540c)을 커버하도록 제1 기판(510) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(571b, 572b)과 상부 본딩 메탈(671b, 672b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(610)과 공통 소스 라인(620)을 포함할 수 있다. 제2 기판(610) 상에는, 제2 기판(610)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(631-638; 630)이 적층될 수 있다. 워드라인들(630)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(630)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(610)의 상면에 수직하는 방향으로 연장되어 워드라인들(630), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(650c) 및 제2 메탈층(660c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(650c)은 비트라인 컨택일 수 있고, 제2 메탈층(660c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(660c)은 제2 기판(610)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 14에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(660c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(660c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(693)를 제공하는 회로 소자들(520c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(660c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(671c, 672c)과 연결되며, 상부 본딩 메탈(671c, 672c)은 페이지 버퍼(693)의 회로 소자들(520c)에 연결되는 하부 본딩 메탈(571c, 572c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(630)은 제2 기판(610)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(641-647; 640)와 연결될 수 있다. 워드라인들(630)과 셀 컨택 플러그들(640)은, 제2 방향을 따라 워드라인들(630) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(630)에 연결되는 셀 컨택 플러그들(640)의 상부에는 제1 메탈층(650b)과 제2 메탈층(660b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(640)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(640)은 주변 회로 영역(PERI)에서 로우 디코더(694)를 제공하는 회로 소자들(520b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압은, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압이 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(680)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(680)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(620)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(680) 상부에는 제1 메탈층(650a)과 제2 메탈층(660a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(680), 제1 메탈층(650a), 및 제2 메탈층(660a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(510)의 하부에는 제1 기판(510)의 하면을 덮는 하부 절연막(501) 이 형성될 수 있으며, 하부 절연막(501) 상에 제1 입출력 패드(505)가 형성될 수 있다. 제1 입출력 패드(505)는 제1 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결되며, 하부 절연막(501)에 의해 제1 기판(510)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(503)와 제1 기판(510) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(503)와 제1 기판(510)을 전기적으로 분리할 수 있다.
제2 기판(610)의 상부에는 제2 기판(610)의 상면을 덮는 상부 절연막(601)이 형성될 수 있으며, 상부 절연막(601) 상에 제2 입출력 패드(605)가 배치될 수 있다. 제2 입출력 패드(605)는 제2 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(603)가 배치되는 영역에는 제2 기판(610) 및 공통 소스 라인(620) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(605)는 제3 방향(Z축 방향)에서 워드라인들(630)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(603)는 제2 기판(610)의 상면에 평행한 방향에서 제2 기판(610)과 분리되며, 셀 영역(CELL)의 층간 절연층(615)을 관통하여 제2 입출력 패드(605)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(505)와 제2 입출력 패드(605)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(501)의 상부에 배치되는 제1 입출력 패드(505)만을 포함하거나, 또는 제2 기판(601)의 상부에 배치되는 제2 입출력 패드(605)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(505)와 제2 입출력 패드(605)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(672a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(672a)과 동일한 형태의 하부 메탈 패턴(573a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(573a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에는 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(552)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(552)과 동일한 형태의 상부 메탈 패턴(692)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(692) 상에는 콘택을 형성하지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판과 수직 방향의 복수의 스트링들을 구성하는 복수의 메모리 셀들을 포함하도록 구성된 메모리 셀 어레이; 및
    라이트 커맨드에 응답하여, 상기 복수의 스트링들로부터 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)을 검출하고, 상기 복수의 메모리 셀들 중 검출된 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들을 변환하여 상기 복수의 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위한 소정의 값을 갖도록 구성된 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이에 제공되는 복수의 전압들을 생성하도록 구성된 전압 발생기를 더 포함하고,
    상기 제어 로직은, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 기준 전압보다 큰 체크 전압을 인가하기 위해 상기 전압 발생기를 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 기준 전압은, 상기 복수의 메모리 셀들의 최상위 프로그램 상태를 검증하기 위한 전압인 것을 특징으로 하는 메모리 장치.
  4. 제2항에 있어서,
    상기 기준 전압은, 상기 복수의 메모리 셀들의 소거 상태를 검증하기 위한 전압인 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 복수의 메모리 셀들은, 하나의 서브 블록 또는 하나의 블록을 구성하고,
    상기 제어 로직은, 상기 N/O 스트링을 검출하기 전에 상기 복수의 메모리 셀들에 대한 이레이즈 동작을 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  6. 제2항에 있어서,
    상기 제어 로직은, 상기 복수의 메모리 셀들 중 상기 체크 전압에 의해 오프된 상기 복수의 대상 메모리 셀들을 검출함으로써 상기 N/O 스트링을 검출하도록 구성된 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 소정의 값은, 소거 상태의 문턱 전압 산포를 형성하도록 하기 위한 인히빗 데이터에 부합하는 값인 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 대상 데이터들을 래치(latch)하도록 구성된 페이지 버퍼(page buffer) 회로를 더 포함하고,
    상기 제어 로직은, 상기 페이지 버퍼 회로에 래치된 상기 복수의 대상 데이터들을 상기 소정의 값으로 변환하도록 구성된 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제어 로직은, 상기 페이지 버퍼 회로의 변환된 상기 복수의 대상 데이터들을 상기 복수의 대상 메모리 셀들에 프로그램하는 동작을 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제어 로직은, 상기 N/O 스트링에 대한 스트링 정보를 상기 메모리 셀 어레이로부터 리드함으로써 상기 N/O 스트링을 검출하도록 구성된 것을 특징으로 하는 메모리 장치.
  11. 기판과 수직 방향의 복수의 스트링들을 구성하는 복수의 메모리 셀들이 포함된 메모리 장치의 동작 방법에 있어서,
    라이트 커맨드에 응답하여 상기 복수의 스트링들로부터 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)을 검출하는 단계;
    상기 복수의 메모리 셀들 중 검출된 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들을 소정의 값으로 변환하는 단계; 및
    상기 복수의 메모리 셀들에 대한 프로그램 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 소정의 값은, 상기 복수의 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위한 값인 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제11에 있어서,
    상기 N/O 스트링을 검출하는 단계는,
    상기 복수의 메모리 셀들에 연결된 워드 라인들에 체크 전압을 인가하여 리드를 수행하는 단계;
    상기 복수의 메모리 셀들 중 오프된 것으로 리드된 상기 복수의 대상 메모리 셀들을 검출하는 단계; 및
    상기 복수의 대상 메모리 셀들에 대응하는 N/O 스트링 어드레스 정보를 생성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 체크 전압은, 상기 복수의 메모리 셀들의 최상위 프로그램 상태를 검증하기 위한 전압의 레벨보다 큰 레벨을 갖는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 N/O 스트링을 검출하기 전에, 상기 복수의 메모리 셀들을 소거하는 단계를 더 포함하며,
    상기 체크 전압은, 상기 복수의 메모리 셀들의 소거 상태를 검증하기 위한 전압의 레벨보다 큰 레벨을 갖는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 제11항에 있어서,
    상기 복수의 대상 데이터들을 소정의 값으로 변환하는 단계는,
    상기 복수의 메모리 셀들에 프로그램될 예정인 복수의 데이터들을 상기 메모리 장치 내의 페이지 버퍼 회로에 래치하는 단계; 및
    상기 페이지 버퍼 회로에 래치된 상기 복수의 데이터들 중 상기 복수의 대상 데이터들을 상기 소정의 값으로 변환하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. 기판과 수직 방향으로 배열된 복수의 메모리 셀들로 각각 구성된 복수의 블록들을 포함하는 메모리 장치; 및
    상기 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는, 상기 메모리 컨트롤러로부터 수신한 라이트 커맨드에 응답하여 상기 복수의 블록들 중 어느 하나의 대상 블록에 대한 프로그램을 수행할 때에, 상기 대상 블록의 적어도 하나의 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들이 상기 복수의 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위한 소정의 값을 갖도록 하는 변환 동작을 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치에 리드 커맨드를 제공하여 상기 메모리 장치로부터 변환된 상기 대상 데이터들을 포함하는 복수의 데이터들을 리드하고, 리드된 상기 복수의 데이터들에 대한 에러 정정을 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
  19. 제17항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치로부터 상기 적어도 하나의 N/O 스트링에 대한 어드레스들을 포함하는 스트링 정보를 수신하고, 상기 스트링 정보를 기반으로 상기 메모리 장치의 상기 변환 동작을 제어하도록 구성된 것을 특징으로 하는 메모리 시스템.
  20. 제17항에 있어서,
    상기 메모리 장치는,
    상기 라이트 커맨드에 응답하여 독자적으로 상기 대상 블록에 대한 상기 적어도 하나의 N/O 스트링을 검출하고, 상기 검출 결과를 기반으로 상기 변환 동작을 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
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