JP2015050332A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】セルユニットを構成する選択ゲート電極の溝に起因した悪影響を極力抑制できるようにした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１選択トランジスタと、第２選択トランジスタと、第３選択トランジスタと、複数のメモリセルトランジスタとを備え、メモリセルトランジスタは電荷蓄積層６，７と電極間絶縁膜５を介して形成された制御電極８とを備えると共に第１〜第３の選択トランジスタはメモリセルトランジスタと同一の積層構造に構成された第１〜第４メモリセルユニットを備える。第１及び第４のメモリセルユニットの第１選択トランジスタ、並びに、第２及び第３のメモリセルユニットの第２選択トランジスタと、第１及び第４のメモリセルユニットの第２選択トランジスタ、並びに、第２及び第３のメモリセルユニットの第１選択トランジスタと、は、その閾値電圧が互いに異なる閾値電圧分布内に設定されている。
【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置は様々な機器に搭載されている。不揮発性半導体記憶装置は、多数のセルユニットを備えるが、セルユニットは、複数の選択トランジスタと複数の選択トランジスタ間のメモリセルトランジスタとを備える。

近年、半導体素子の微細化、高集積化の進展に伴い、セルユニットはますます集積化が要求されている。選択トランジスタとメモリセルトランジスタとは類似した構成を採用しているため同時形成することができる。メモリセルトランジスタは電荷蓄積層と制御電極とを電極間絶縁膜を介して備えるため、電極間絶縁膜に溝を形成することで選択トランジスタの選択ゲート電極を構成している。

特開２００９−２０５７６４号公報

セルユニットを構成する選択ゲート電極の溝に起因した悪影響を極力抑制できるようにした不揮発性半導体記憶装置を提供する。

実施形態に係る不揮発性半導体記憶装置は次の構成要素を備える。すなわち、第１選択トランジスタと、第１選択トランジスタに直列接続された第２選択トランジスタと、第３選択トランジスタと、第１及び第２選択トランジスタと第３選択トランジスタとの間に直列接続された複数のメモリセルトランジスタとを備え、メモリセルトランジスタは電荷蓄積層と前記電荷蓄積層上に電極間絶縁膜を介して形成された制御電極とを備えると共に第１〜第３の選択トランジスタはメモリセルトランジスタと同一の積層構造に構成された第１〜第４メモリセルユニットを備える。

また、制御回路と、第１メモリセルユニットの第１選択トランジスタの端部、及び、第２メモリセルユニットの第１選択トランジスタの端部に共通接続された第１ビット線と、第３メモリセルユニットの第１選択トランジスタの端部、及び、第４メモリセルユニットの第１選択トランジスタの端部に共通接続された第２ビット線とを備える。

また、第１及び第４のメモリセルユニットの第３選択トランジスタの端部に共通接続された第１のソース線と、第２及び第３のメモリセルユニットの第３選択トランジスタの端部に共通接続された第２のソース線と、を備える。

また、第１及び第４のメモリセルユニットの第１選択トランジスタ、並びに、前記第２及び第３のメモリセルユニットの第２選択トランジスタと、第１及び第４のメモリセルユニットの第２選択トランジスタ、並びに、第２及び第３のメモリセルユニットの第１選択トランジスタと、は、その閾値電圧が互いに異なる閾値電圧分布内に設定されている。

また、別の実施形態に係る不揮発性半導体記憶装置は次の構成要素を備える。すなわち、第１選択トランジスタと、第１選択トランジスタに直列接続された第２選択トランジスタと、第３選択トランジスタと、第１及び第２選択トランジスタと第３選択トランジスタとの間に直列接続された複数のメモリセルトランジスタとをそれぞれ有する第１〜第４メモリセルユニットを備える。また複数のメモリセルトランジスタは第１方向に直列接続され、第１〜第４のメモリセルユニットは前記第１方向に交差する第２方向に隣接して配置されている。

また、第１メモリセルユニットの端部、及び、第２メモリセルユニットの端部に共通接続された第１ビット線と、第３メモリセルユニットの端部、及び、第４メモリセルユニットの端部に共通接続された第２ビット線と、を備える。

また、第１及び第４メモリセルユニットの素子領域上にゲート絶縁膜を介して単一の電極からなる第１選択ゲート電極を配置すると共に、前記第２及び第３メモリセルユニットの素子領域上を通過する第１選択ゲート線を備える。

また、第２及び第３メモリセルユニットの素子領域上にゲート絶縁膜を介して単一の電極からなる第２選択ゲート電極を配置すると共に、前記第１及び第４メモリセルユニットの素子領域上を通過する第２選択ゲート線と、を備える。

第１実施形態において不揮発性半導体記憶装置の電気的構成を概略的に示すブロック図の一例である。 第１実施形態においてメモリセル領域の一部のレイアウトパターンを模式的に示す平面図の一例である。 第１実施形態においてメモリセル領域の一部を模式的に示す縦断面図の一例（（Ａ）は図２のＡ−Ａ線に沿って模式的に示す縦断面図の一例、（Ｂ）は図２のＢ−Ｂ線に沿って模式的に示す縦断面図の一例）である。 第１実施形態において選択トランジスタの閾値電圧を目標値に調整するための流れを概略的に示すフローチャートの一例である。 第１実施形態において選択トランジスタの閾値電圧分布を概略的に示す図の一例である。 第１実施形態において閾値電圧の調整対象となる選択トランジスタを示す平面図の一例である（その１）。 第１実施形態において閾値電圧の調整対象となる選択トランジスタに電子注入するための各部の電圧条件を示す一例である（その１）。 第１実施形態において閾値電圧の調整非対象となる選択トランジスタに電子注入を抑制するための各部の電圧条件を示す一例である（その１）。 第１実施形態において閾値電圧の調整対象となる選択トランジスタを示す平面図の一例である（その２）。 第１実施形態において閾値電圧の調整対象となる選択トランジスタに電子を注入するための各部の電圧条件を示す一例である（その２）。 第１実施形態において閾値電圧の調整非対象となる選択トランジスタに電子を注入を抑制するための各部の電圧条件を示す一例である（その２）。 第１実施形態において閾値電圧の調整対象となる選択トランジスタを示す平面図の一例である（その３）。 第１実施形態において閾値電圧の調整対象となる選択トランジスタに電荷を注入するための各部の電圧条件を示す一例である（その３）。 第１実施形態において閾値電圧の調整対象となる選択トランジスタに電荷を注入するための各部の電圧条件を示す一例である（その４）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その１）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その２）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その３）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その４）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その５）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その６）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その７）。 第１実施形態においてメモリセルトランジスタに書込処理するための各部の電圧条件を示す一例である（その８）。 第２実施形態において不揮発性半導体記憶装置の電気的構成を概略的に示すブロック図の一例である。 第２実施形態においてメモリセル領域の一部のレイアウトパターンを模式的に示す平面図の一例である。 第２実施形態においてメモリセル領域の一部を模式的に示す縦断面図の一例である（（Ａ）は図２４のＣ−Ｃ線に沿って模式的に示す縦断側面図の一例、（Ｂ）は図２４のＤ−Ｄ線に沿って模式的に示す縦断側面図の一例）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その１）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その２）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その３）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その４）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その５）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その６）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その７）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その８）。 （Ａ）（Ｂ）は第２実施形態における一製造段階を模式的に示す縦断側面図の一例である（その９）。 第３実施形態においてメモリセル領域の一部のレイアウトパターンを模式的に示す平面図の一例である。 第３実施形態においてメモリセル領域の一部を模式的に示す縦断面図の一例である（（Ａ）は図３５のＥ−Ｅ線に沿って模式的に示す縦断側面図、（Ｂ）は図３５のＦ−Ｆ線に沿って模式的に示す縦断側面図）。 第３実施形態において一製造段階を模式的に示す平面図の一例である（その１）。 第３実施形態において一製造段階を模式的に示す縦断側面図の一例である（その１）。 第３実施形態において一製造段階を模式的に示す平面図の一例である（その２）。 第３実施形態において一製造段階を模式的に示す縦断側面図の一例である（その２）。 第３実施形態において一製造段階を模式的に示す平面図の一例である（その３）。 第３実施形態において一製造段階を模式的に示す縦断側面図の一例である（その３）。 第３実施形態において一製造段階を模式的に示す平面図の一例である（その４）。 第３実施形態において一製造段階を模式的に示す縦断側面図の一例である（その４）

以下、不揮発性半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した幾つかの実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。また、説明の都合上、実施形態の説明における上下左右や高低、溝の深浅などの方向は、後述する半導体基板の裏面側を基準とした相対的な位置関係である。

（第１実施形態）
第１実施形態について図１〜図１４を参照しながら説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成をブロック図により概略的に示している。

この図１に示すように、不揮発性半導体記憶装置としてのフラッシュメモリ装置Ａは、メモリセルを多数マトリックス状に具備したメモリセルアレイＡｒと、このメモリセルアレイＡｒを駆動するための周辺回路ＰＣとを備える。

周辺回路ＰＣは、メモリセルアレイＡｒ内の各ブロックに対応してワード線ＷＬの昇圧印加電圧をメモリセルに印加するためのロウデコーダ、電流を検知するセンスアンプ等が設けられると共に、外部信号を処理する論理回路、制御回路、電源キャパシタなど（何れも図示せず）が設けられる。周辺回路ＰＣ内の構成は、便宜上、詳細説明を省略し、これらの一部又は全部を制御回路ＣＣと定義して説明を行う。制御回路ＣＣは、第１事前処理手段、第２事前処理手段、書込手段として構成される。

メモリセルアレイＡｒは、多数のセルユニットＵＣ１〜ＵＣｎ（以下、個々のセルユニットについて必要に応じてＵＣと略す）をＸ方向に配列している。なお、図１には１ブロック分の構成のみ示しているが、本来は当該１ブロック分のセルユニットＵＣ１〜ＵＣｎによるセルユニット群をＹ方向に配列して構成される。

各セルユニットＵＣは、３個の選択トランジスタＴｒｓ１、Ｔｒｓ２、Ｔｒｓ３と、複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを備える。複数個のメモリセルトランジスタＴｒｍは、選択トランジスタＴｒｓ１及びＴｒｓ２と、選択トランジスタＴｒｓ３との間に直列接続されている。複数個のメモリセルトランジスタＴｒｍはセルストリングＳＣを構成する。

選択トランジスタＴｒｓ１は、そのドレイン／ソースの一方がビット線ＢＬに接続されており、その他方が選択トランジスタＴｒｓ２のドレイン／ソースの一方に接続されている。また、選択トランジスタＴｒｓ２のドレイン／ソースの他方はセルストリングＳＣの一方に接続されている。セルストリングＳＣの他方には選択トランジスタＴｒｓ３のドレイン／ソースの一方に接続されており、この選択トランジスタＴｒｓ３のドレイン／ソースの他方はソース線ＳＬ１又はＳＬ２に接続される。

後述するが、これらの選択トランジスタＴｒｓ１〜Ｔｒｓ３は、メモリセルトランジスタＴｒｍとほぼ同一の積層構造に構成されている。
図１中、Ｘ方向（ワード線方向に相当）に配列された複数のセルユニットＵＣのメモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３参照）はワード線ＷＬで共通接続されている。

また、図１中Ｘ方向に配列された選択トランジスタＴｒｓ１のゲート電極ＳＧＤ１（図３参照）は選択ゲート線ＳＧＬ１により共通接続されており、選択トランジスタＴｒｓ２のゲート電極ＳＧＤ２（図３参照）は、選択ゲート線ＳＧＬ２により共通接続されている。

さらに、選択トランジスタＴｒｓ３のゲート電極ＳＧＤ３（図３参照）は選択ゲート線ＳＧＬ３により共通接続されている。選択トランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２のＣＢ１〜ＣＢn/2参照）が設けられ、選択トランジスタＴｒｓ３のソース領域にはソース線コンタクトＣＳ（図２のＣＳ１〜ＣＳn/2参照）が設けられる。

図２はメモリセル領域内の１ブロックの一部のレイアウトパターンを模式的に示す平面図の一例である。以下、図２に示す平面図を参照し、ある１ブロックＢ内のＸ方向に配列された多数のセルユニットＵＣ１〜ＵＣｎの構造的な配線接続説明を行う。図２には符号を示していないが、各セルユニットＵＣ１〜ＵＣｎは、各素子領域Ｓａ１〜Ｓａｎにそれぞれ配置されている。

ブロックＢｋ（ｋ≧１）の各セルユニットＵＣ１〜ＵＣｎは、各ビット線コンタクトＣＢ１〜ＣＢn/2（以下ビット線コンタクトＣＢと略す）の構成領域を折返し領域としてＹ方向に線対称に折り返し構成されている。図２に示すように、ブロックＢｋの選択ゲート線ＳＧＬ１は、ブロックＢk+1の選択ゲート線ＳＧＬ１とビット線コンタクトＣＢの形成領域を挟んで対向配置されている。

また、図２に示すように、ブロックＢｋの各セルユニットＵＣ１〜ＵＣｎは、各ソース線コンタクトＣＳ０〜ＣＳn/2（以下ソース線コンタクトＣＳと略す）の構成領域を折返し領域としてＹ方向に線対称に折り返し構成されている。

図２に示すように、ブロックＢk+1の選択ゲート線ＳＧＬ３は、ブロックＢk+2の選択ゲート線ＳＧＬ３とソース線コンタクトＣＳの形成領域を挟んで対向配置されている。
半導体基板１は、例えばシリコン基板を用いて構成され、図２中のＹ方向に沿ってＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂが構成されている。各セルユニットＵＣ１〜ＵＣｎの素子領域Ｓａ1〜Ｓａnは素子分離領域Ｓｂにより図２中のＸ方向に互いに分離されている。

これにより、素子領域Ｓａ1〜ＳａnがそれぞれＹ方向に延伸すると共に互いにＸ方向に分離して構成されている。これらの素子領域Ｓａ1〜Ｓａnは、互いにＸ方向に等幅およびＸ方向に等間隔で形成されている。

１本のビット線コンタクトＣＢs（s≧１）は、奇数番目のセルユニットＵＣt-1（但しt≧２s）と偶数番目のセルユニットＵＣtの２本の素子領域Ｓａt-1及びＳａt上に連続するように形成され、例えば、楕円柱状を有する構造である。

すなわち、１本のビット線コンタクトＣＢsは、Ｘ方向に隣接する２本の素子領域Ｓａt-1及びＳａt上に渡り形成されている。この１本のビット線コンタクトＣＢs上には１本のビット線ＢＬsが構成されている。ビット線ＢＬsは２本の素子領域Ｓａt-1及びＳａt毎に１本構成されており所謂シェアードビット線構造とされている。

複数のビット線ＢＬsはそれぞれ図２中のＹ方向に延伸しＸ方向に離間して構成されている。これらの複数のビット線ＢＬsは、互いにＸ方向に等幅およびＸ方向に等間隔で形成されている。そして１本のビット線ＢＬsのＸ方向幅は１本の素子領域ＳａのＸ方向幅よりも広く（例えば素子領域Ｓａの幅の約２倍の幅に）形成されている。

また、奇数番目のビット線コンタクトＣＢu-1（但しu≧２v：v≧１）は、ブロックＢk+1側の選択ゲート線ＳＧＬ１に第１距離だけ離間して近接して形成されると共に、ブロックＢk側の選択ゲート線ＳＧＬ１から第１距離より遠い第２距離だけ離間して形成されている。

また、偶数番目のビット線コンタクトＣＢu（但しu≧２v：v≧１）は、ブロックＢk側の選択ゲート線ＳＧＬ１に第３距離だけ離間して近接して形成されると共に、ブロックＢk+1側の選択ゲート線ＳＧＬ１に第３距離より遠い第４距離だけ離間して形成されている。これにより、ビット線コンタクトＣＢ１〜ＣＢn/2は所謂千鳥配置（ジグザグ配置）とされている。

他方、１本のソース線コンタクトＣＳs（ｓ≧０）は、偶数番目のセルユニットＵＣt（但しt≧２s）と奇数番目のセルユニットＵＣt+1の２本の素子領域Ｓａt及びＳａt+1上に連続するように形成され、例えば、楕円柱状を有している。すなわち、１本のソース線コンタクトＣＳsは、Ｘ方向に隣接する２本の素子領域Ｓａt及びＳａt+1上に渡り形成されている。

また、奇数番目のソース線コンタクトＣＳu-1（但しu≧２v：v≧１）は、ブロックＢk+2側の選択ゲート線ＳＧＬ３に第５距離だけ離間して近接して形成されると共に、ブロックＢk+1側の選択ゲート線ＳＧＬ３に第５距離より遠い第６距離だけ離間して形成されている。

また、偶数番目のソース線コンタクトＣＳu（但しu≧２v：v≧１）は、ブロックＢk+1側の選択ゲート線ＳＧＬ３に第７距離だけ離間して近接して形成されると共に、ブロックＢk+2側の選択ゲート線ＳＧＬ３に第７距離より遠い第８距離だけ離間して形成されている。これにより、ソース線コンタクトＣＳもまた所謂千鳥配置（ジグザグ配置）とされている。

偶数番目のそれぞれのソース線コンタクトＣＳu上には第１のソース線ＳＬ１が形成されている。図２に示した構造例では、この第１のソース線ＳＬ１は、偶数番目のソース線コンタクトＣＳuの図２中のブロックＢk+1の選択ゲート線ＳＧＬ３側脇に位置して図２中のＸ方向に沿って延伸形成されている。

そして、第１のソース線ＳＬ１の一部が図２中のＹ方向に突出して構成されることにより当該突出部がソース線コンタクトＣＳu上に接触して構成されている。これにより第１のソース線ＳＬ１は概ねＸ方向に沿って直線構造状に形成されている。

また、奇数番目のそれぞれのソース線コンタクトＣＳu-1の上には第２のソース線ＳＬ２が形成されている。図２に示すように、この第２のソース線ＳＬ２は、奇数番目のソース線コンタクトＣＳu-1の図２中のブロックＢk+2の選択ゲート線ＳＧＬ３側脇に位置して図２中のＸ方向に沿って延伸形成されている。

そして、第２のソース線ＳＬ２の一部が図２中のＹ方向に突出して構成されることにより当該突出部がソース線コンタクトＣＳu-1上に接触して構成されている。これにより、第２のソース線ＳＬ２は概ねＸ方向に沿って直線構造状に形成されている。

前述したように、ビット線ＢＬsは、Ｘ方向に隣接する２本の素子領域Ｓａt-1及びＳａtに対し１本のみ設けられている。ビット線ＢＬsは、例えば銅（Ｃｕ）を用いて形成される。このビット線ＢＬsの材料は銅（Ｃｕ）に限らず、タングステン（Ｗ）、アルミニウム（Ａｌ）配線でも良い。

このビット線ＢＬsは配線幅が細く形成されていると、配線抵抗の影響が大きくなる。そこで、本実施形態では、前述したように２本の素子領域Ｓａに対し１本のビット線ＢＬを対応させる所謂シェアードビット線構造を採用している。

後述するが、選択トランジスタＴｒｓ１〜Ｔｒｓ３は、それぞれそのゲート電極ＳＧＤ１，ＳＧＤ２，ＳＧＤ３が所謂電荷蓄積層ＦＧを備えた構成に形成されており、当該電荷蓄積層ＦＧに保持される電荷量に応じてその閾値電圧が調整可能に構成されている。周辺回路ＰＣの制御回路ＣＣは、セルユニットＵＣ１〜ＵＣｎの何れかを書込選択セルユニットに設定するときに各素子領域Ｓａt-1及びＳａtを択一的に選択する。

このため、選択トランジスタＴｒｓ１及びＴｒｓ２は、図２に示すように、それぞれ互いに異なる閾値電圧分布ＶＨth1、ＶＨth2内の閾値電圧Ｖth1、Ｖth2となるように調整されている。これらの選択トランジスタをそれぞれＤタイプ、Ｅタイプと称し「Ｄ」「Ｅ」として図示している。図２には、選択トランジスタＴｒｓ１、Ｔｒｓ２の閾値電圧がほぼ同一となるトランジスタにそれぞれ「Ｄ」、「Ｅ」を付して示している。

ビット線ＢＬsが共有された奇数番目のセルユニットＵＣt-1と偶数番目のセルユニットＵＣtにおいて、同一の選択ゲート線ＳＧＬ１に接続される選択トランジスタＴｒｓ１は互いに異なる閾値電圧分布ＶＨth1，ＶＨth2内となるように閾値電圧が調整されている（符号「Ｄ」「Ｅ」参照）。

ビット線ＢＬsが共有された奇数番目のセルユニットＵＣt-1と偶数番目のセルユニットＵＣtにおいて、同一の選択ゲート線ＳＧＬ２に接続される選択トランジスタＴｒｓ２は互いに異なる閾値電圧分布ＶＨth1，ＶＨth2内の閾値電圧となるように調整されている（符号「Ｄ」「Ｅ」参照）。

第１のソース線ＳＬ１が共通接続される対象セルユニットＵＣ（ＵＣ１、ＵＣ４、ＵＣ５、ＵＣ８…）の選択トランジスタＴｒｓ１は、それぞれ第１閾値電圧分布ＶＨth1内の閾値電圧Ｖth1（図２には「Ｅ」と図示）に設定されている。

第１のソース線ＳＬ１が共通接続される対象セルユニットＵＣ（ＵＣ１、ＵＣ４、ＵＣ５、ＵＣ８…）の選択トランジスタＴｒｓ２は、それぞれ第２閾値電圧分布ＶＨth2内の閾値電圧Ｖth2（＜第１閾値電圧分布ＶＨth1の閾値電圧Ｖth1：図２には「Ｄ」と図示）に予め設定されている。

第２のソース線ＳＬ２が共通接続される対象セルユニットＵＣ（ＵＣ２、ＵＣ３、ＵＣ６、ＵＣ７…）の選択トランジスタＴｒｓ２は、それぞれ第１閾値電圧分布ＶＨth1内の閾値電圧Ｖth1（図２には「Ｅ」と図示）に予め設定されている。

第２のソース線ＳＬ２が共通接続される対象セルユニットＵＣ（ＵＣ２、ＵＣ３、ＵＣ６、ＵＣ７…）の選択トランジスタＴｒｓ１は、それぞれ第２閾値電圧分布ＶＨth2内の閾値電圧Ｖth2（図２には「Ｄ」と図示）に予め設定されている。また、選択トランジスタＴｒｓ３の閾値電圧は、例えば第１閾値電圧分布ＶＨth1内の閾値に予め設定される。

これ以降、例として、第１閾値電圧分布ＶＨth1内の全ての閾値電圧Ｖth1、及び、第２閾値電圧分布ＶＨth2内の全ての閾値電圧Ｖth2は、Ｖth1 > ０Ｖ> Ｖth2を満たし、対応する選択トランジスタは、それぞれ、エンハンスメント型、ディプレッション型と想定して説明しているが、動作電圧を適切にしていれば、第２閾値電圧分布ＶＨth2内の閾値電圧Ｖth2は必ずしも負とする必要はない。

このように、各選択トランジスタＴｒｓ１及びＴｒｓ２の閾値電圧が互い違いにジグザグ状に予め設定されていることで、たとえビット線ＢＬが一対のセルユニットＵＣt-1，ＵＣtで共有されていたとしても、セルユニットＵＣ１〜ＵＣｎの何れかを択一的に選択できるようになる。これにより、各セルユニットＵＣ１〜ＵＣｎのメモリセルトランジスタＴｒｍにデータを択一的に書込むことができるようになる。

図３（Ａ）は１つのセルユニットの断面構造について図２のＡ−Ａ線に沿って模式的に示している。図３（Ｂ）はメモリセル領域の断面構造を図２のＢ−Ｂ線に沿って模式的に示している。

前述したように、メモリセルアレイＡｒ内では、主にＸ方向に第１及び第２のソース線ＳＬ１，ＳＬ２、主にＹ方向にビット線ＢＬが伸張して構成されている。これらのソース線ＳＬ１，ＳＬ２及びビット線ＢＬは平面的に互いに交差する。このため、ソース線ＳＬ１及びＳＬ２の配線層とビット線ＢＬの配線層とが、半導体基板１上の互いに異なる層に割当てられている。

図３（Ａ）に示すように、第１のソース線ＳＬ１は、ゲート電極ＭＧ，ＳＧＤ１，ＳＧＤ２の構成層よりも一段階上の配線層を用いている。図示していないが、第２のソース線ＳＬ２は第１のソース線ＳＬ１と同一層に配置することができる。ゲート電極ＭＧ，ＳＧＤ１，ＳＧＤ２の構成層は、ワード線ＷＬ，選択ゲート線ＳＧＬ１，ＳＧＬ２の配線層と同層に配置することができる。他方、ビット線ＢＬの配線層は、当該第１及び第２のソース線ＳＬ１及びＳＬ２の配線層よりも上層の配線層を用いて配置される。

第１のソース線ＳＬ１は、読出時に低電圧ＬＯ（例えば０Ｖ）が印加されるため、個別のセルユニットＵＣ毎にコンタクトＣＳを取得しておらず、その配線層が対象となる複数のセルユニットＵＣ毎（前述参照）に一括接続されている。第２のソース線ＳＬ２も同様である。

図３（Ａ）及び図３（Ｂ）を参照し、選択トランジスタＴｒｓ１〜Ｔｒｓ３及びメモリセルトランジスタＴｒｍの構造を概略的に説明する。
半導体基板１は例えばｐ型のシリコン基板を用いている。半導体基板１の上部には素子分離溝２が形成されている。この素子分離溝２はＸ方向に離間してＹ方向に沿って複数形成されている。これらの素子分離溝２は素子領域Ｓａ1〜ＳａnをＸ方向に分離する。この素子分離溝２内には素子分離膜３が埋込まれ、これによりＳＴＩ構造の素子分離領域Ｓｂを構成する。

素子分離領域Ｓｂによって分離された素子領域Ｓａ1〜Ｓａn上にはトンネル酸化膜４が形成される。このトンネル酸化膜４上にはゲート電極ＭＧが形成されている。このゲート電極ＭＧは所謂フラットゲート構造のゲート電極であり、電荷蓄積層ＦＧと、電荷蓄積層ＦＧ上に形成されたＩＰＤ膜（電極間絶縁膜）５と、ＩＰＤ膜５上に形成された制御電極ＣＧと、を備える。

トンネル酸化膜４は、シリコン基板１の素子領域Ｓａ1〜Ｓａn上に形成され、例えばシリコン酸化膜により形成される。このトンネル酸化膜４の膜厚は例えば５〜８ｎｍ程度に調整されている。電荷蓄積層ＦＧは、例えばリン等のＮ型不純物がドープされたポリシリコン膜６と、当該ポリシリコン膜６上に形成された例えばシリコン窒化物（ＳｉＮ）又は酸化ハフニウム（ＨｆＯ）などからなる電荷トラップ膜７と、を備える。ポリシリコン膜６および電荷トラップ膜７の各膜厚は、例えば１０ｎｍ以下に調整されている。

ＩＰＤ膜５は、素子分離膜３の上面、および、電荷蓄積層ＦＧの上面に沿って形成されており、電極間絶縁膜、導電層間絶縁膜とも言い換えることができる。ＩＰＤ膜５としては、高誘電体膜、（例えば窒素（Ｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含んだ酸化膜）による単層膜、または、シリコン酸化（ＳｉＯ_２）膜、さらに、これらの複合膜などを用いることができる。

制御電極ＣＧは、メモリセルトランジスタＴｒｍのワード線ＷＬを構成し、導電層８により構成される。この導電層８は、例えばタングステン層などの金属層、または、例えばリン等の不純物がドープされた多結晶シリコン層、または、シリサイド層、またはこれらの層が複合された層により構成されている。

なお、導電層８とＩＰＤ膜５との間には、当該材料に応じて例えばＷＮ、Ｔｉ／ＴｉＮ，ＴａＮなどを用いたバリアメタル（図示せず）が形成される。導電層８の上面には例えばＳｉＮなどを用いたキャップ膜として絶縁膜９が形成されている（図３（Ａ）には図示せず）。

また、図３（Ａ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に並設されている。また、選択トランジスタＴｒｓ１及びＴｒｓ２の選択ゲート電極ＳＧＤ１及びＳＧＤ２が、これらのゲート電極ＭＧの一方の脇に離間して配置されている。

また、選択トランジスタＴｒｓ３の選択ゲート電極ＳＧＤ３が、前記のゲート電極ＭＧの他方の脇に離間して配置されている。各ゲート電極ＭＧ間、およびゲート電極ＭＧ−ＳＧＤ２間、ＭＧ−ＳＧＤ３間には、電極分離用の溝（符号なし）により互いに電気的に分離されている。この溝内には、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜（図示せず）が形成されるが、隣接ゲート電極ＭＧ間の絶縁性を高めるため空隙が設けられる場合がある。

選択ゲート電極ＳＧＤ１、ＳＧＤ２、ＳＧＤ３の積層構造は、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同一の積層構造であり、所謂電荷蓄積層ＦＧを備えた積層構造となっている。メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇には不純物拡散領域１ａが形成されている。また、ビット線コンタクトＣＢ及びソース線コンタクトＣＳの直下の半導体基板１にはＤＤＤ構造の高濃度不純物拡散領域１ｂが形成されている。

本実施形態では、選択ゲート電極ＳＧＤ１，ＳＧＤ２及びＳＧＤ３の積層構造をメモリセルトランジスタＴｒｍのゲート電極ＭＧの構造と同一の積層構造としている。
選択トランジスタＴｒｓ１〜Ｔｒｓ３の各選択ゲート電極ＳＧＤ１，ＳＧＤ２，ＳＧＤ３がメモリセルトランジスタＴｒｍのゲート電極ＭＧと異なるところは、各選択ゲート電極ＳＧＤ１，ＳＧＤ２，ＳＧＤ３のゲート長が、ゲート電極ＭＧのゲート長に比較して長くなっているところである。

また、選択ゲート電極ＳＧＤ１−ＳＧＤ２間の距離、ゲート電極ＳＧＤ２−ＭＧ間の距離、及び、ゲート電極ＳＧＤ３−ＭＧ間の距離は、メモリセルトランジスタＴｒｍのゲート電極ＭＧ−ＭＧ間の距離より長く構成されている。

ゲート電極ＭＧ、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３の上には層間絶縁膜（図示せず）が埋込まれており、この層間絶縁膜にはビット線コンタクトＣＢ（図３（Ａ）中ではＣＢ３）、ソース線コンタクトＣＳ（図３（Ａ）中ではＣＳ２）が半導体基板１上に接触するように形成されている。

ビット線コンタクトＣＢは、選択ゲート電極ＳＧＤ１のＹ方向脇に位置して構成されており、ソース線コンタクトＣＳは、選択ゲート電極ＳＧＤ３のＹ方向脇に位置して構成されている。また、ソース線コンタクトＣＳ上に接触するようにソース線ＳＬ１又はＳＬ２（図３（Ａ）中ではＳＬ１）が構成されている。ビット線コンタクトＣＢ上に接触するようにビット線ＢＬが形成されている。

ここで、１つのブロックＢにつき選択ゲート線ＳＧＬは３本配置されている。すなわち、選択ゲート線ＳＧＬの数を少なくすることにより、ブロックＢの大きさを小さくすることができる。

本実施形態に係る特徴部分の物理的構造は以上の通りである。各セルユニットＵＣの選択トランジスタＴｒｓ１及びＴｒｓ２は、その閾値電圧Ｖthの閾値電圧分布ＶＨth1，ＶＨth2が互いに異なるように、各選択トランジスタＴｒｓ１及びＴｒｓ２の閾値電圧が調整されている。以下、この選択トランジスタＴｒｓ１及びＴｒｓ２の閾値制御方法を説明する。

半導体ウェハの半導体基板１に前述した積層構造を形成した後、出荷前にテスト工程を行う。例えば、このテスト前に、前述した第１又は第２閾値電圧分布ＶＨth1，ＶＨth2内の閾値電圧となるように、選択トランジスタＴｒｓ１、Ｔｒｓ２の閾値電圧を調整する。

図４は選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧を調整するためのステップアップ書込処理の流れをフローチャートにより概略的に示している。また図５は選択トランジスタＴｒｓ１〜Ｔｒｓ３の各閾値電圧の調整イメージを示している。

まず、周辺回路ＰＣの制御回路ＣＣが、半導体基板１の表層部に設けられたｐウェル（図示せず）に高電圧を印加することで、全てのメモリセルトランジスタＴｒｍ、選択トランジスタＴｒｓ１〜Ｔｒｓ３の各選択ゲート電極ＳＧＤ１，ＳＧＤ２，ＳＧＤ３の電荷蓄積層ＦＧから電子を半導体基板１側に放出させてブロックＢに配置されたメモリセルのデータを消去する（図４のＳ１）。これにより、ブロックＢに属する全てのトランジスタＴｒｓ１〜Ｔｒｓ３及びＴｒｍの閾値電圧が、第２閾値電圧分布ＶＨth2の閾値電圧Ｖth2（＜第１閾値電圧分布ＶＨth1の閾値電圧Ｖth1）になる。すなわち、ブロックＢに属する全てのトランジスタＴｒｓ１〜Ｔｒｓ３及びＴｒｍは、Ｄタイプ「Ｄ」となる。

そして、周辺回路ＰＣの制御回路ＣＣはプログラム用の高電圧Ｖpgmを対象となる選択トランジスタＴｒｓ１〜Ｔｒｓ３の選択ゲート電極ＳＧ（ＳＧＤ１，ＳＧＤ２，ＳＧＤ３の何れか）に印加することで、閾値電圧Ｖthがべリファイ電圧Ｖvfyより上回ったか否か確認する（Ｓ３）。

制御回路ＣＣは、閾値電圧Ｖthがべリファイ電圧Ｖvfyを上回らなければ、プログラム電圧Ｖpgmを所定電圧αだけステップアップして再度高電圧Ｖpgmを印加する（Ｓ４）。これらの処理Ｓ２〜Ｓ４を繰り返し、プログラム電圧Ｖpgmを最高値（例えば２０Ｖ）まで徐々に高く設定して電荷蓄積層ＦＧに電子を注入して書込む。

その後、制御回路ＣＣは、閾値電圧Ｖthがべリファイ電圧Ｖvfyを上回ったことを条件として対象セルユニットＵＣのビット線ＢＬを電源電圧ＶＤ（例えば５Ｖ）に設定することで非選択とする（Ｓ５）。

選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧は、この図４に示す流れで調整される。具体的には、各選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧は個別に調整されることが望ましく、以下のような流れで調整を行う。

以下、詳細説明する。第１のソース線ＳＬ１に共通接続されたセルユニットＵＣ（ＵＣ１、ＵＣ４、ＵＣ５、ＵＣ８…）の選択トランジスタＴｒｓ１の選択ゲート電極ＳＧＤ１の電荷蓄積層ＦＧに電子を注入する。その結果、図６の平面図に示すように、セルユニットＵＣ（ＵＣ１、ＵＣ４、ＵＣ５、ＵＣ８…）の選択トランジスタＴｒｓ１の閾値電圧が上昇し、Ｅタイプ「Ｅ」となる。

このときの電圧条件を図７、図８に示す。図７は選択対象セルユニットＵＣ（ＵＣ１、ＵＣ４、ＵＣ５、ＵＣ８…）の電圧条件、図８は非選択対象セルユニットＵＣ（ＵＣ２、ＵＣ３、ＵＣ６、ＵＣ７…）の電圧条件、である。なお、制御回路ＣＣは全てのビット線ＢＬに対し電源電圧ＶＤに近い電圧を印加する。

図７に示すように、制御回路ＣＣが、第１のソース線ＳＬ１に低電圧ＬＯ（例えば０Ｖ）を印加すると共に、選択ゲート線ＳＧＬ２、ＳＧＬ３にオンさせるためのオン制御電圧Ｖonを印加し、さらに、全てのワード線ＷＬ（ワード線が６４本の場合ＷＬ0〜ＷＬ63）にパス電圧Ｖpassを印加する。

すると、制御回路ＣＣは、第１のソース線ＳＬ１から素子領域Ｓａ1、Ｓａ4、Ｓａ5、Ｓａ8…に低電圧ＬＯ（≒０Ｖ）を印加できる。この条件下で、制御回路ＣＣが選択ゲート線ＳＧＬ１にプログラム用の高電圧Ｖpgmを前述のステップアップ書込処理にて印加すると、対象セルユニットＵＣ（ＵＣ１，ＵＣ４，ＵＣ５，ＵＣ８…）の選択ゲート電極ＳＧＤ１の電荷蓄積層ＦＧに電子を注入できる。

このとき、非選択対象セルユニットＵＣ（ＵＣ２，ＵＣ３，ＵＣ６，ＵＣ７…）では、図８に示すように、周辺回路ＰＣの制御回路ＣＣが、第２のソース線ＳＬ２に電源電圧ＶＤ（≒＋５Ｖ）を印加しているため、当該第２のソース線ＳＬ２から素子領域Ｓａ2、Ｓａ3、Ｓａ6、Ｓａ7…に対して電源電圧ＶＤに近い電圧を印加できる。

したがって、制御回路ＣＣが、たとえ選択ゲート線ＳＧＬ１にプログラム用の高電圧Ｖpgmを印加したとしても、非選択対象セルユニットＵＣ（ＵＣ２，ＵＣ３，ＵＣ６，ＵＣ７…）の選択ゲート電極ＳＧＤ１の電荷蓄積層ＦＧへの電子の注入を抑制できる。

次に、図９に「Ｅ」で示すように、第２のソース線ＳＬ２に共通接続されたセルユニットＵＣ（ＵＣ２、ＵＣ３、ＵＣ６、ＵＣ７…）の選択トランジスタＴｒｓ２の閾値電圧を、第１閾値電圧分布ＶＨth1（＞第２閾値電圧分布ＶＨth2）内の閾値電圧に上昇制御する。その結果、図９の平面図に示すように、セルユニットＵＣ（ＵＣ２、ＵＣ３、ＵＣ６、ＵＣ７…）の選択トランジスタＴｒｓ２の閾値電圧が上昇し、Ｅタイプ「Ｅ」となる。

このときの電圧条件を図１０、図１１に示す。図１０は選択対象セルユニットＵＣ（ＵＣ２、ＵＣ３、ＵＣ６、ＵＣ７…）の電圧条件、図１１は非選択対象セルユニットＵＣ（ＵＣ１、ＵＣ４、ＵＣ５、ＵＣ８…）の電圧条件である。

図１０に示すように、制御回路ＣＣが、第２のソース線ＳＬ２に低電圧ＬＯ（例えば０Ｖ）を印加すると共に、選択ゲート線ＳＧＬ１、ＳＧＬ３にオン制御電圧Ｖonを印加し、さらに、全てのワード線ＷＬ（例えば６４本の場合ＷＬ０〜ＷＬ６３）にパス電圧Ｖpassを印加する。

すると、第１のソース線ＳＬ１から素子領域Ｓａ2、Ｓａ3、Ｓａ6、Ｓａ7…に低電圧ＬＯ（≒０Ｖ）を印加できる。この条件下で、制御回路ＣＣが選択ゲート線ＳＧＬ２にプログラム用の高電圧Ｖpgmを印加すると、対象セルユニットＵＣ（ＵＣ２，ＵＣ３，ＵＣ６，ＵＣ７…）の選択ゲート電極ＳＧＤ２の電荷蓄積層ＦＧに電子を注入できる。

このとき、非選択対象セルユニットＵＣ（ＵＣ１，ＵＣ４，ＵＣ５，ＵＣ８…）では、図１１に示すように、周辺回路ＰＣの制御回路ＣＣが、第１のソース線ＳＬ１に電源電圧ＶＤを印加しているため、当該第１のソース線ＳＬ１から素子領域Ｓａ1、Ｓａ4、Ｓａ5、Ｓａ8…に電源電圧ＶＤに近い電圧を印加できる。

したがって、周辺回路ＰＣの制御回路ＣＣが、たとえ選択ゲート線ＳＧＬ２にプログラム用の高電圧Ｖpgmを印加したとしても、非選択対象セルユニットＵＣ（ＵＣ１，ＵＣ４，ＵＣ５，ＵＣ８…）の選択ゲート電極ＳＧＤ２の電荷蓄積層ＦＧに対する電子の注入を抑制できる。

次に、図１２に「破線」で示すように、全てのセルユニットＵＣ１〜ＵＣｎの選択トランジスタＴｒｓ３の選択ゲート電極ＳＧＤ３の電荷蓄積層ＦＧに電子を注入する。図１３は第１のソース線ＳＬ１に接続されるセルユニットＵＣ（ＵＣ１、ＵＣ４、ＵＣ５、ＵＣ８…）の電圧条件、図１４は第２のソース線ＳＬ２に接続されるセルユニットＵＣ（ＵＣ２、ＵＣ３、ＵＣ６、ＵＣ７…）の電圧条件、を示す。

図１３に示すように、制御回路ＣＣが、第１及び第２のソース線ＳＬ１、ＳＬ２に低電圧ＬＯ（例えば０Ｖ）を印加すると共に、全てのビット線ＢＬに低電圧ＬＯ（例えば０Ｖ）を印加し、選択ゲート線ＳＧＬ１、ＳＧＬ２にオン制御電圧Ｖonを印加し、さらに、全てのワード線ＷＬ（６４本の場合ＷＬ０〜ＷＬ６３）にパス電圧Ｖpassを印加する。

すると、制御回路ＣＣは、第１のソース線ＳＬ１から素子領域Ｓａ1、Ｓａ4、Ｓａ5、Ｓａ8…に低電圧（≒０Ｖ）を印加できる。この条件下で、制御回路ＣＣが選択ゲート線ＳＧＬ３にプログラム用の高電圧を印加すると、対象セルユニットＵＣ（ＵＣ１，ＵＣ４，ＵＣ５，ＵＣ８…）の選択ゲート電極ＳＧＤ３の電荷蓄積層ＦＧに電子を注入できる。

これらのセルユニットＵＣ（ＵＣ１，ＵＣ４，ＵＣ５，ＵＣ８…）に隣接するセルユニットＵＣ（ＵＣ２，ＵＣ３，ＵＣ６，ＵＣ７…）でも図１４に同様に示すように、制御回路ＣＣは、第２のソース線ＳＬ２に低電圧ＬＯ（例えば０Ｖ）を印加すると共に、ビット線ＢＬに低電圧（例えば０Ｖ）を印加し、選択ゲート線ＳＧＬ１、ＳＧＬ２にオン制御電圧Ｖonを印加し、さらに、全てのワード線ＷＬ（６４本の場合ＷＬ０〜ＷＬ６３）にパス電圧Ｖpassを印加する。

すると、第２のソース線ＳＬ２から素子領域Ｓａ2、Ｓａ3、Ｓａ6、Ｓａ7…に低電圧ＬＯ（≒０Ｖ）を印加できる。この条件下で、制御回路ＣＣが、選択ゲート線ＳＧＬ３にプログラム用の高電圧Ｖpgmを印加すると、対象セルユニットＵＣ（ＵＣ２，ＵＣ３，ＵＣ６，ＵＣ７…）の選択ゲート電極ＳＧＤ３の電荷蓄積層ＦＧに電子を注入できる。図１３、図１４に示す処理は別々に行っても同時に行っても良いが同時に行うと良い。

また、これらの図６〜図８、図９〜図１１、図１２〜図１４の各処理はこの順序で行っても良いし入れ替えて行っても良い。このようにして、選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧Ｖthを複数の閾値電圧分布内（第１又は第２閾値電圧分布ＶＨth1，ＶＨth2内）に設定できる。

以下、本実施形態に係るメモリセルトランジスタＴｒｍへの書込方法を説明する。本実施形態の結線構造を適用すると、隣接する４セルユニット単位で書込選択セルユニットを設定できる。ここでは、セルユニットＵＣ３〜ＵＣ６のうち１つのセルユニットのみを書込対象セルユニットとする例について説明する。

図１５〜図１８は、制御回路ＣＣが選択ゲート線ＳＧＬ１に電源電圧ＶＤを印加すると共に、選択ゲート線ＳＧＬ２に低電圧ＬＯ（≒０Ｖ）を印加したときの各セルユニットＵＣ３〜ＵＣ６の電圧条件を示す。

セルユニットＵＣ３は、選択トランジスタＴｒｓ１が第２閾値電圧分布ＶＨth2内の閾値電圧に設定され、選択トランジスタＴｒｓ２が第１閾値電圧分布ＶＨth1内の閾値電圧に設定されている。

図１５に示すように、制御回路ＣＣが、選択ゲート線ＳＧＬ１に電源電圧ＶＤ、選択ゲート線ＳＧＬ２に低電圧ＬＯ（≒０）、選択ゲート線ＳＧＬ３に低電圧ＬＯ（≒０）を印加すると、選択トランジスタＴｒｓ２及びＴｒｓ３は共にオフする。このため当該セルユニットＵＣ３のセルストリングＳＣは非選択（non-select）となる。

セルユニットＵＣ４及びＵＣ５は、選択トランジスタＴｒｓ１が第１閾値電圧分布ＶＨth1内の閾値電圧に設定され、選択トランジスタＴｒｓ２が第２閾値電圧分布ＶＨth2内の閾値電圧に設定されている。

図１６に示すように、制御回路ＣＣが、選択ゲート線ＳＧＬ１に電源電圧ＶＤ、選択ゲート線ＳＧＬ２に低電圧ＬＯ（≒０）、を印加すると、選択トランジスタＴｒｓ１及びＴｒｓ２が共にオンする。このため、当該セルユニットＵＣ４のセルストリングＳＣは選択（select）対象セルユニットとなる。なお、制御回路ＣＣは、第１のソース線ＳＬ１に電源電圧ＶＤを印加する。

制御回路ＣＣが、書き込むべきデータに応じてビット線ＢＬ２の電圧を制御する。例えば、書込対象メモリセルトランジスタＴｒｍの閾値電圧を上昇させたい場合にはビット線ＢＬ２の電圧を低電圧ＬＯとし、書込対象メモリセルトランジスタＴｒｍの閾値電圧を維持させたい場合にはビット線ＢＬ２の電圧を電源電圧ＶＤとする。

図１６では、ビット線ＢＬ２に低電圧ＬＯを与え、書込対象メモリセルトランジスタＴｒｍの閾値電圧を上昇させる場合を説明している。制御回路ＣＣが書込非対象メモリセルトランジスタＴｒｍにパス電圧Ｖpassを印加すると共に、書込対象メモリセルトランジスタＴｒｍの書込対象ワード線ＷＬに高電圧のプログラム電圧Ｖpgmを印加すると、低電圧ＬＯがメモリセルトランジスタＴｒｍのチャネルに印加され、当該セルユニットＵＣ３の書込対象メモリセルトランジスタＴｒｍにデータを書込むことができる。

図１７に示すように、制御回路ＣＣが、選択ゲート線ＳＧＬ１に電源電圧ＶＤ、選択ゲート線ＳＧＬ２に低電圧ＬＯ（≒０）、を印加すると、選択トランジスタＴｒｓ１及びＴｒｓ２が共にオンする。このため、当該セルユニットＵＣ５のセルストリングＳＣは選択（select）対象セルユニットとなる。なお、制御回路ＣＣは、第１のソース線ＳＬ１に電源電圧ＶＤを印加する。

制御回路ＣＣが、書き込むべきデータに応じてビット線ＢＬ３の電圧を制御する。図１７では、ビット線ＢＬ３に電源電圧ＶＤを与え、書込対象メモリセルトランジスタＴｒｍの閾値電圧を維持させる場合を説明する。ビット線ＢＬ３に与えられた電源電圧ＶＤは、書込非対象メモリセルトランジスタＴｒｍのチャネルに転送されるが、この後選択トランジスタＴｒｓ１がオフする。

書込非対象メモリセルトランジスタＴｒｍにパス電圧Ｖpassを印加すると共に、書込対象メモリセルトランジスタＴｒｍの書込対象ワード線ＷＬに高電圧のプログラム電圧Ｖpgmを印加すると、メモリセルトランジスタＴｒｍのチャネルに転送された電源電圧ＶＤがカップリングにより上昇する。そのため、プログラム電圧Ｖpgmが印加されたとしてもメモリセルトランジスタＴｒｍの閾値電圧は上昇しない。その結果、当該セルユニットＵＣ５の書込対象メモリセルトランジスタＴｒｍの閾値電圧を維持できる。

セルユニットＵＣ６は、選択トランジスタＴｒｓ１が第２閾値電圧分布ＶＨth2内の閾値電圧に設定され、選択トランジスタＴｒｓ２が第１閾値電圧分布ＶＨth1内の閾値電圧に設定されている。

図１８に示すように、セルユニットＵＣ６においては、選択トランジスタＴｒｓ１及びＴｒｓ２は共にオフし、当該セルユニットＵＣ６のセルストリングＳＣは非選択（non-select）となる。

これにより、４つのセルユニットＵＣ３〜ＵＣ６のうち、セルユニットＵＣ４、ＵＣ５を選択対象セルユニットに設定でき、ビット線ＢＬの電圧により書き込むべきデータを制御できる。その他、第１及び第２のソース線ＳＬ１及びＳＬ２、ビット線ＢＬ２〜ＢＬ３、のバイアス条件を変更することで、セルユニットＵＣ３〜ＵＣ６を択一的に選択できる。この説明は前述説明に代えて省略する。

図１９〜図２２は、制御回路ＣＣが選択ゲート線ＳＧＬ１に低電圧ＬＯ（≒０Ｖ）を印加すると共に、選択ゲート線ＳＧＬ２に電源電圧ＶＤを印加したときの各セルユニットＵＣ３〜ＵＣ６の電圧条件を示す。

図１９に示すように、制御回路ＣＣが、選択ゲート線ＳＧＬ１に低電圧ＬＯ（≒０）、選択ゲート線ＳＧＬ２に電源電圧ＶＤ、選択ゲート線ＳＧＬ３に低電圧ＬＯ（≒０）を印加すると、セルユニットＵＣ３の選択トランジスタＴｒｓ１及びＴｒｓ２は共にオンする。このため、当該セルユニットＵＣ３のセルストリングＳＣは選択（select）対象セルユニットとなる。

制御回路ＣＣが書き込むべきデータに応じてビット線ＢＬ２の電圧を制御する。図１９では、ビット線ＢＬ２に低電圧ＬＯを与え、書込対象メモリセルトランジスタＴｒｍの閾値電圧を上昇させる場合を説明する。書込非対象メモリセルトランジスタＴｒｍの書込非対象ワード線ＷＬにパス電圧Ｖpassを印加すると共に、書込対象メモリセルトランジスタＴｒｍの書込対象ワード線ＷＬに高電圧のプログラム電圧Ｖpgmを印加すると、低電圧ＬＯがメモリセルトランジスタＴｒｍのチャネルに印加され、当該セルユニットＵＣ３の書込対象メモリセルトランジスタＴｒｍにデータを書込むことができる。

図２０に示すように、制御回路ＣＣが、選択ゲート線ＳＧＬ１に低電圧ＬＯ（≒０）、選択ゲート線ＳＧＬ２に電源電圧ＶＤ、選択ゲート線ＳＧＬ３に低電圧ＬＯ（≒０）を印加すると、セルユニットＵＣ４の選択トランジスタＴｒｓ１はオフし、選択トランジスタＴｒｓ２はオンする。選択トランジスタＴｒｓ３はオフしているため、当該セルユニットＵＣ４のセルストリングＳＣは非選択（non-select）となる。

図２１に示すように、セルユニットＵＣ５においては、制御回路ＣＣがビット線ＢＬ３に電源電圧ＶＤを印加しているが、選択トランジスタＴｒｓ１がオフとなる。したがって、当該セルユニットＵＣ５のセルストリングＳＣは非選択（non-select）となる。

図２２に示すように、セルユニットＵＣ６においては、選択トランジスタＴｒｓ１及びＴｒｓ２が共にオンする。このため、当該セルユニットＵＣ６のセルストリングＳＣは選択（select）対象セルユニットとなる。なお制御回路ＣＣは、第２のソース線ＳＬ２に電源電圧ＶＤを印加している。

制御回路ＣＣが、書き込むべきデータに応じてビット線ＢＬ３の電圧を制御する。図２２では、ビット線ＢＬ３に電源電圧ＶＤを与え、書込対象メモリセルトランジスタＴｒｍの閾値電圧を維持させる場合を説明する。

ビット線ＢＬ３に与えられた電源電圧ＶＤは書込非対象メモリセルトランジスタＴｒｍのチャネルに転送された後、選択トランジスタＴｒｓ１がオフする。書込非対象メモリセルトランジスタＴｒｍにパス電圧Ｖpassを印加すると共に、書込対象メモリセルトランジスタＴｒｍの書込対象ワード線ＷＬに高電圧のプログラム電圧Ｖpgmを印加すると、メモリセルトランジスタＴｒｍのチャネルに転送された電源電圧ＶＤがカップリングにより上昇する。そのため、メモリセルトランジスタＴｒｍの閾値電圧は上昇しない。その結果、当該セルユニットＵＣ６の書込対象メモリセルトランジスタＴｒｍの閾値電圧を維持させることができる。

このようなバイアス条件下において、４つのセルユニットＵＣ３〜ＵＣ６のうちセルユニットＵＣ３、ＵＣ６を選択対象セルユニットに設定でき、ビット線ＢＬの電圧により書き込むべきデータを制御できる。その他、第１及び第２のソース線ＳＬ１及びＳＬ２、ビット線ＢＬ２〜ＢＬ３、のバイアス条件を変更することで、対象セルユニットのメモリセルトランジスタＴｒｍに対し択一的に書込みできるようになる。

本実施形態によれば、ビット線ＢＬsを素子領域Ｓａと１対１ではなく、２本の隣接する素子領域Ｓａに対し１本配置し、ビット線ＢＬのピッチを素子領域Ｓのピッチの約２倍にすることによりピッチ幅を拡大し、かつビット線ＢＬｓを太くすることでビット線ＢＬsの信号遅延時間を抑制できる。

また、１本のビット線コンタクトＣＢが２本の素子領域Ｓａ上に形成されるため、ビット線コンタクトＣＢの径を大きくすることができ、ビット線コンタクトＣＢが半導体基板１に非接触状態となることを極力防止できる。

また、制御回路ＣＣが、選択ゲート電極ＳＧＤ１、ＳＧＤ２、ＳＧＤ３の電荷蓄積層ＦＧに電子を注入することにより各選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧Ｖthを調整できる。本実施形態では、選択ゲート電極ＳＧＤ１、ＳＧＤ２、ＳＧＤ３内のＩＰＤ膜５に開口を形成することなく、セルユニットＵＣの選択トランジスタＴｒｓ１〜Ｔｒｓ３を構成できる。また、出荷前のテスト工程において、選択ゲート電極ＳＧＤ１、ＳＧＤ２、ＳＧＤ３に事前書込処理を行うことで、ＩＰＤ膜５の開口が無い選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧Ｖthを設定することができる。その結果、製造工程を簡略化することができる。

また、セルユニットＵＣ１及びＵＣ４の選択トランジスタＴｒｓ１並びにセルユニットＵＣ２及びＵＣ３の選択トランジスタＴｒｓ２は、ほぼ同一の閾値電圧Ｖth1に設定されている。また、セルユニットＵＣ２及びＵＣ３の選択トランジスタＴｒｓ２並びにセルユニットＵＣ１及びＵＣ４の選択トランジスタＴｒｓ１はほぼ同一の閾値電圧Ｖth2に設定されている。そして、これらの閾値電圧Ｖth1及びＶth2は互いに異なる閾値電圧分布ＶＨth1又はＶＨth2内に設定されている。

これにより、ビット線に共通接続されたセルユニットＵＣ（ＵＣ１とＵＣ２、ＵＣ３とＵＣ４）のうちいずれかのセルユニットのみを選択対象セルユニットに設定することができる。

また、図４に示す流れに応じて選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧を調整できる。よって、イオンインプランテーション処理等を用いて選択トランジスタＴｒｓ１〜Ｔｒｓ３の閾値電圧を調整しなくても良くなる。

このため、選択ゲート電極ＳＧＤ１、ＳＧＤ２、ＳＧＤ３の下領域にイオン注入するボロン（Ｂ）のドーズ量を低減でき、非選択対象セルユニットに対するＧＩＤＬの減少を図ることができる。また、ビット線コンタクトＣＢ下の抵抗値を低減できる。

選択ゲート線ＳＧＬ１、ＳＧＬ２は共にＸ方向直線状に例えば同一層に形成できるため、配線パターンのパターニングをし易くなる。
（第２実施形態）
図２３〜図３４は第２実施形態を示す。本実施形態では、選択ゲート電極ＳＧＤ１、ＳＧＤ２、ＳＧＤ３の構造をゲート電極ＭＧの形成工程とは異なるタイミングで別途形成する。その結果、ＩＰＤ膜５に開口を形成することなく選択ゲート電極（特にＳＧＤ１、ＳＧＤ２）を構成できるようになる。

図２３は第２実施形態の電気的構成を概略的に示し、図２４は第２実施形態の１ブロックの一部のレイアウトパターンを模式的な平面図により示す。以下、図２３及び図２４を参照し、ある１ブロックＢ内のＸ方向に配列された多数のセルユニットＵＣ１〜ＵＣｎの構造的な配線接続説明を行う。

図２３に示すように、偶数番目のセルユニットＵＣ２、ＵＣ４、〜ＵＣｎは、２個の選択トランジスタＴｒｓ１及びＴｒｓ３と、当該選択トランジスタＴｒｓ１及びＴｒｓ３間に直列接続された複数（例えば６４個）のメモリセルトランジスタＴｒｍとを備える。これらの選択トランジスタＴｒｓ１及びＴｒｓ３間に直列接続されたメモリセルトランジスタＴｒｍはセルストリングＳＣを構成する。

また、奇数番目のセルユニットＵＣ１、ＵＣ３、〜ＵＣn-1もまた、２個の選択トランジスタＴｒｓ２及びＴｒｓ３と、当該選択トランジスタＴｒｓ２及びＴｒｓ３間に直列接続された複数（例えば６４個）のメモリセルトランジスタＴｒｍとを備える。これらの選択トランジスタＴｒｓ２及びＴｒｓ３間に直列接続されたメモリセルトランジスタＴｒｍもまたセルストリングＳＣを構成する。

偶数番目のセルユニットＵＣ２、ＵＣ４、…、ＵＣｎの選択トランジスタＴｒｓ１は、そのゲート電極ＳＧＤ１が選択ゲート線ＳＧＬ１により共通接続されている。また、奇数番目のセルユニットＵＣ１、ＵＣ３、…、ＵＣn-1の選択トランジスタＴｒｓ２は、そのゲート電極ＳＧＤ２が選択ゲート線ＳＧＬ２により共通接続されている。また、奇数番目及び偶数番目のセルユニットＵＣ１〜ＵＣｎの選択トランジスタＴｒｓ３は、そのゲート電極ＳＧＤ３が選択ゲート線ＳＧＬ３により共通接続されている。

図２４に示すように、Ｘ方向に隣接する２本の素子領域Ｓat-1及びＳatは、ブロックＢk−Ｂk+1間で隣接する選択ゲート線ＳＧＬ１間で連結されており、１本のビット線コンタクトＣＢsは、Ｘ方向に隣接する２本の素子領域Ｓat-1及びＳat間の連結部上に構成されている。この１本のビット線コンタクトＣＢs上には１本のビット線ＢＬsが構成されている。ビット線ＢＬsは隣接する２本の素子領域Ｓat-1及びＳat毎に１本構成されており、所謂シェアードビット線構造とされている。

１つのブロックＢk+1の各セルユニットＵＣ１〜ＵＣｎは、前述実施形態と同様に、各ビット線コンタクトＣＢの構成領域を折返し領域としてＹ方向に線対称に折り返し構成されている。同様に、１つのブロックＢk+1の各セルユニットＵＣ１〜ＵＣｎは、ソース線コンタクトＣＳの構成領域（ソース線ＳＬの形成領域）を折返し領域としてＹ方向に線対称に折り返し構成されている。その他、前述実施形態と異なるところは、ソース線ＳＬの構造と、選択ゲート電極ＳＧＤ１、ＳＧＤ２の配置形態にある。

図２４に示すように、ソース線ＳＬは、隣接するブロックＢk+1の選択ゲート線ＳＧＬ３とブロックＢk+2の選択ゲート線ＳＧＬ３との間のＹ方向中央に位置して配置されている。このソース線ＳＬは、前述実施形態と異なり、半導体基板１の上面に接触した状態でＸ方向に延伸形成される配線である。

選択ゲート電極ＳＧＤ１は、ビット線ＢＬsがシェアードされていない偶数番目及び奇数番目の隣接するセルユニットＵＣ（例えば、ＵＣ４−ＵＣ５、ＵＣ８−ＵＣ９等）の素子領域Ｓａ４−Ｓａ５間、Ｓａ８−Ｓａ９間…に連続して単一の電極として形成されている。

これにより、制御回路ＣＣが選択ゲート線ＳＧＬ１に高電圧を与えることにより、半導体基板１の各素子領域Ｓａ４及びＳａ５、Ｓａ８及びＳａ９、…のそれぞれに同時にチャネルを形成可能になっている。

選択ゲート電極ＳＧＤ２は、前述の選択ゲート電極ＳＧＤ１が形成されておらず且つビット線ＢＬsがシェアードされていない偶数番目及び奇数番目の隣接するセルユニットＵＣ（例えば、ＵＣ２−ＵＣ３、ＵＣ６−ＵＣ７等）の素子領域Ｓａ２−Ｓａ３間、Ｓａ６−Ｓａ７間…に連続して単一の電極として形成されている。

これにより、制御回路ＣＣが、選択ゲート線ＳＧＬ２に高電圧を与えることにより、半導体基板１の各素子領域Ｓａ２及びＳａ３、Ｓａ６及びＳａ７、…のそれぞれを同時にオン、オフ制御可能になっている。

図２５（Ａ）、図２５（Ｂ）は、それぞれ図２４のＣ−Ｃ線、Ｄ−Ｄ線に沿って示す縦断側面図である。半導体基板１は例えばＰ型のシリコン基板を用いて構成されており、図２４のＹ方向に沿ってＳＴＩ構造の素子分離領域Ｓｂが構成されている。各セルユニットＵＣ１〜ＵＣｎの素子領域Ｓａ1〜Ｓａnは素子分離領域ＳｂによりそれぞれＹ方向に延伸すると共に互いにＸ方向に等幅およびＸ方向に等間隔で形成されている。

図２５（Ａ）に示す断面（図２４のＣ−Ｃ断面）では、半導体基板１の隣接する２つの素子領域Ｓａ６及びＳａ７上にゲート絶縁膜１１を介して選択ゲート電極ＳＧＤ２が形成されている。ここで、選択トランジスタＴｒｓ６は素子領域Ｓａ６上にゲート絶縁膜１１を介した選択ゲート電極ＳＧＤ２を有している。また、選択トランジスタＴｒｓ７は素子領域Ｓａ７上にゲート絶縁膜１１を介した選択ゲート電極ＳＧＤ２を有している。選択トランジスタＴｒｓ６と選択トランジスタＴｒｓ７は選択ゲート電極ＳＧＤ２を共有している。

また、別の異なる選択ゲート電極ＳＧＤ２は、素子領域Ｓａ６及びＳａ７直上の選択ゲート電極ＳＧＤ２からＸ方向に２つの素子領域Ｓａ８及びＳａ９を挟んで離間して配置されている。すなわち、半導体基板１の隣接する２つの素子領域Ｓａ１０及びＳａ１１上にゲート絶縁膜１１を介して選択ゲート電極ＳＧＤ２が形成されている。ここで、選択トランジスタＴｒｓ１０は素子領域Ｓａ１０上にゲート絶縁膜１１を介した選択ゲート電極ＳＧＤ２を有している。また、選択トランジスタＴｒｓ１１は素子領域Ｓａ７上にゲート絶縁膜１１を介した選択ゲート電極ＳＧＤ２を有している。選択トランジスタＴｒｓ１０と選択トランジスタＴｒｓ１１は選択ゲート電極ＳＧＤ２を共有している。

この図２５（Ａ）に示す断面では現れないが、２つの素子領域Ｓａ８及びＳａ９上にはゲート絶縁膜（図示せず）を介して選択ゲート電極ＳＧＤ１（図２５（Ａ）には図示せず）が形成されている。

選択ゲート電極ＳＧＤ２は所謂埋込導電膜１２，１３のスタック構造を備える。半導体基板１及び素子分離膜３上には層間絶縁膜１４及び１５が積層されている。層間絶縁膜１４には導電膜１２の埋込用の孔が形成され、層間絶縁膜１５には導電膜１３の埋込用の孔が形成されている。ゲート絶縁膜１１は層間絶縁膜１４に形成された孔内面に沿って形成されている。

導電膜１２は、当該層間絶縁膜１４の孔内のゲート絶縁膜１１上に埋込まれており、導電膜１３は、層間絶縁膜１５の孔内に埋込まれ導電膜１２の上に形成されている。そして、導電膜１６が複数の選択ゲート電極ＳＧＤ２を構成する導電膜１３上をＸ方向に渡って形成されており、これにより選択ゲート線ＳＧＬ２を構成している。

図２５（Ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは前述実施形態と同様の積層構造（下から、トンネル酸化膜４を介して導電膜となるポリシリコン膜６、電荷トラップ膜７、ＩＰＤ膜５、制御電極ＣＧ（導電層８、ワード線ＷＬ））に形成されている。薄い膜厚を有するポリシリコン膜６と電荷トラップ膜７が電荷蓄積層として機能する所謂フラット型浮遊ゲートセル構造となっている。

これらのゲート電極ＭＧ間には空隙Ｇを設けることができ、これらのゲート電極ＭＧを覆うように絶縁膜９が形成されており、絶縁膜９上に層間絶縁膜１０が形成され、この層間絶縁膜１０上に層間絶縁膜１５が形成されている。

各ゲート電極ＭＧの両脇には半導体基板１の表層に拡散領域１ａを設けることができる。この拡散領域１ａは各メモリセルトランジスタＴｒｍのソース／ドレイン領域を構成する。また、図２５（Ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧのＹ方向脇に離間して選択ゲート電極ＳＧＤ１が設けられている。

この選択ゲート電極ＳＧＤ１は、導電膜１２，１３の積層構造を備え、導電膜１２のＹ方向側面にもゲート絶縁膜１１が覆われている。Ｙ方向において、選択ゲート電極ＳＧＤ１を挟むようにして、半導体基板１の表層には拡散領域１ａが形成されている。

高濃度拡散領域１ｂの上面にはビット線コンタクトＣＢ５が形成されている。このビット線コンタクトＣＢ５は、図２４のＤ−Ｄ線断面では現れないため、半導体基板１の表面方向の比較対象位置を明確化するため破線を用いて図示している。

本形態における書込処理について図２３を参照しながら説明する。書込処理時には、４つのセルユニットＵＣ（例えばＵＣ１〜ＵＣ４）が一単位で動作する。これらのセルユニットＵＣ１〜ＵＣ４の書込処理を一例として説明する。

周辺回路ＰＣの制御回路ＣＣが、例えば、選択ゲート線ＳＧＬ１に電源電圧ＶＤ、ＳＧＬ２及びＳＧＬ３に低電圧（≒０）を印加する。すると、選択トランジスタＴｒｓ１はオンし、選択トランジスタＴｒｓ２及びＴｒｓ３はオフする。

選択トランジスタＴｒｓ１がオンすると、ビット線ＢＬ１とセルユニットＵＣ２が導通状態になり、セルユニットＵＣ２が選択される。同様に、選択トランジスタＴｒｓ１がオンすると、ビット線ＢＬ２とセルユニットＵＣ３が導通状態になり、セルユニットＵＣ３が選択される。

一方、選択トランジスタＴｒｓ２はオフしているのでビット線ＢＬ１とセルユニットＵＣ１、ビット線ＢＬ２とセルユニットＵＣ４は非導通状態となっている。よって、セルユニットＵＣ１、ＵＣ４は非選択となる。

ここで、制御回路ＣＣは、メモリセルトランジスタＴｒｍに書き込むべきデータに応じて、ビット線ＢＬの電圧を制御する。例えば、セルユニットＵＣ３のメモリセルトランジスタＴｒｍの閾値電圧を上昇させる場合は、制御回路ＣＣはビット線ＢＬ２に低電圧ＬＯを印加する。その結果、セルユニットＵＣ３のメモリセルトランジスタＴｒｍのチャネルにはビット線ＢＬ２の印加低電圧ＬＯ（≒０）が転送されることになる。

したがって、制御回路ＣＣが各トランジスタＴｒｍのワード線ＷＬにプログラム電圧Ｖpgmとして高電圧を印加するとトンネル酸化膜４を通じてトンネル電流が流れることになり電荷蓄積層ＦＧに電子を注入できる。すなわち、セルユニットＵＣ３のメモリセルトランジスタＴｒｍの閾値電圧を上昇させることができる。

逆に、セルユニットＵＣ２のメモリセルトランジスタＴｒｍの閾値電圧を維持させる場合は、制御回路はビット線ＢＬ１に電源電圧ＶＤを印加する。ここで、電源電圧ＶＤがセルユニットＵＣ２のメモリセルトランジスタＴｒｍのチャネルに転送され、この後選択トランジスタＴｒｓ１がオフする。

制御回路ＣＣが各トランジスタＴｒｍのワード線ＷＬにプログラム電圧Ｖpgmとして高電圧を印加する。メモリセルトランジスタＴｒｍのチャネルに転送された電源電圧ＶＤがカップリングにより上昇する。このため、セルユニットＵＣ２のメモリセルトランジスタＴｒｍは、その電荷蓄積層ＦＧに電子の注入を抑制できる。その結果、セルユニットＵＣ２のメモリセルトランジスタＴｒｍの閾値電圧は維持される。

またセルユニットＵＣ１及びＵＣ４の選択トランジスタＴｒｓ２はオフしているので、制御回路ＣＣが各トランジスタＴｒｍのワード線ＷＬにプログラム電圧Ｖpgmとして高電圧を印加すると、メモリセルトランジスタＴｒｍのチャネルに転送された電圧がカップリングにより上昇する。このため、セルユニットＵＣ１及びＵＣ４の各メモリセルトランジスタＴｒｍは、その電荷蓄積層ＦＧに対して電子の注入を抑制できる。すなわち、セルユニットＵＣ１及びＵＣ３を書込非選択状態（inhibit）にすることができる。

このように、制御回路ＣＣが、書き込むべきデータに応じてビット線ＢＬの電圧を調整すると共に、選択ゲート線ＳＧＬ１に電源電圧ＶＤ、ＳＧＬ２に低電圧（≒０）を印加することで、セルユニットＵＣ１〜ＵＣ４のうちセルユニットＵＣ２、ＵＣ３を書込選択状態にできる。説明を省略するが、ビット線ＢＬ１、ＢＬ２、選択ゲート線ＳＧＬ１、ＳＧＬ２、ＳＧＬ３に印加する電圧を変化させることで、ビット線ＢＬに共通接続されるメモリセルユニットのいずれかのセルユニットを書込選択状態とすることができる。

本実施形態によれば、選択ゲート電極ＳＧＤ１，ＳＧＤ２が各素子領域Ｓａ１〜Ｓａｎに対し倍ピッチで且つジグザグ（千鳥型）に配置されている。選択ゲート線ＳＧＬ１が、素子領域Ｓａ１，Ｓａ４に接続する選択ゲート電極ＳＧＤ１を接続すると共に、素子領域Ｓａ２，Ｓａ３上を通過するように構成されており、選択ゲート線ＳＧＬ２が、素子領域Ｓａ２，Ｓａ３に接続する選択ゲート電極ＳＧＤ２を接続すると共に、素子領域Ｓａ１，Ｓａ４上を通過するように構成されている。

選択ゲート電極ＳＧＤ１には選択ゲート線ＳＧＬ１を通じて電圧（０、ＶＤ）を印加でき、選択ゲート電極ＳＧＤ２には選択ゲート線ＳＧＬ２を通じて電圧（０、ＶＤ）を印加できる。制御回路ＣＣが選択ゲート電極ＳＧＤ１、ＳＧＤ２に印加する電圧を個別に制御することで、書込／読出時にビット線ＢＬsを共有する２本の素子領域Ｓａを独立に選択制御できる。

選択ゲート線ＳＧＬ１、ＳＧＬ２は共にＸ方向直線状に例えば同一層に形成できるため、配線パターンのパターニングし易くなる。
以下、本実施形態に係る製造方法の一例を図２６（Ａ）〜図３４（Ａ）に示す工程断面図を参照して説明する。なお、図２６（Ａ）〜図３４（Ａ）は、図２５（Ａ）に対応するメモリセル領域の要部の断面構造の一製造段階について模式的に示すものである。

図２６（Ｂ）〜図３４（Ｂ）は、図２５（Ｂ）に対応するメモリセル領域の要部の断面構造の各製造段階について模式的に示すものである。下記では要部のみを説明するが、下記に示す各工程間に実用的に必要な工程又は一般的な工程であれば追加しても良いし、各工程は実用的に可能であれば入れ替えて行っても良い。

製造方法の要部のみを説明するため、図２６（Ａ），図２６（Ｂ）に示す断面構造に至る製造工程については概略的に示す。
まず、半導体基板１の表面にトンネル酸化膜４として例えばシリコン酸化膜を熱酸化法により形成する。トンネル酸化膜４の膜厚は例えば５〜８ｎｍ程度とする。このトンネル酸化膜４は、メモリセルトランジスタＴｒｍのトンネル酸化膜（ゲート絶縁膜）として構成されるものである。

トンネル酸化膜４上にシリコン膜６を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。このシリコン膜６の膜厚は例えば１０ｎｍ程度以下とする。このシリコン膜６は成膜当初はアモルファス状態で形成されるが、後の熱処理でポリシリコン化される。シリコン膜６の上に電荷トラップ膜７を例えば１０ｎｍ程度以下の膜厚で形成する。この電荷トラップ膜７の材料としては、シリコン窒化物（ＳｉＮ）、酸化ハフニウム（ＨｆＯ）などを用いることができる。

電荷トラップ膜７の上に素子分離溝の形成用のハードマスクとして酸化膜等（図示せず）を形成し、この酸化膜等の上にレジストをパターニングし、例えばＲＩＥ法により異方性エッチング処理することで素子分離溝２を形成する。

そして、素子分離溝２内に例えばＣＶＤ法を用いて素子分離膜３を埋込み、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理する。そして、素子分離膜３の上面及び電荷トラップ膜７の上面上にＣＶＤ法（ＡＬＤ法）などによりＩＰＤ膜５を形成する。このＩＰＤ膜５としては、例えばシリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ_２）、酸化ハフニウム（ＨｆＯ）、酸化アルミニウム（ＡｌＯ）などの単層膜又はこれらの複合膜を用いることができる。

そして、ＩＰＤ膜５上に導電層８を形成する。この導電層８としては、バリアメタル（例えばＣＶＤ−窒化タングステン（ＷＮ）、ＣＶＤ−チタンチタンナイトライド（Ｔｉ／ＴｉＮ），ＡＬＤ−窒化タンタル（ＴａＮ））などを介して金属材（例えばタングステン（Ｗ））を埋込み形成することで構成することができる。

また、その他、導電層８は、例えば、ポリシリコン／タングステンや、ポリシリコン／シリサイド（Ｐｏｌｙ／ＷＳｉ、Ｐｏｌｙ／ＣｏＳｉ２、Ｐｏｌｙ／ＮｉＳｉ）などの組合せでも良い。そして、トンネル酸化膜４、シリコン膜６、電荷トラップ膜７、ＩＰＤ膜５及び導電層８上にフォトレジストのマスクパターンを形成し、このマスクパターンをマスクとして異方性エッチング処理することでメモリセルトランジスタＴｒｍのゲート電極ＭＧ（ワード線ＷＬ）を分断し、当該分断領域に空隙Ｇを設ける。

この製造段階では、前述した選択ゲート電極ＳＧＤ１、ＳＧＤ２の埋込ゲート電極の形成領域において半導体基板１の上に積層構造４〜８が残存している。このような工程を経て、図２６（Ａ）及び図２６（Ｂ）に示すような構造を構成できる。

このようにしてゲート電極ＭＧ、ワード線ＷＬ、の構造を形成した後、各ゲート電極ＭＧ間にＮ型不純物（例えば砒素（Ａｓ））を打ち込む。この不純物は後に熱処理されることで活性化され各メモリセルトランジスタＴｒｍのソース／ドレインの低濃度拡散領域１ａとなる。

そして、図２７（Ａ）及び図２７（Ｂ）に示すように、絶縁膜９を積層することにより各ゲート電極ＭＧ間に空隙Ｇを形成する。この絶縁膜９は例えばプラズマＣＶＤ法を用いて形成できる。なお、各ゲート電極ＭＧ間（各ワード線ＷＬ間）を絶縁膜９で埋め込んでも良く空隙Ｇを設けなくても良い。

この絶縁膜９上に層間絶縁膜１０を例えばＣＶＤ法により堆積する。この層間絶縁膜１０は、選択ゲート電極ＳＧＤ１、ＳＧＤ２及びビット線コンタクトＣＢの形成領域Ｓ１の積層構造４〜８を除去するためのハードマスクとなる。

領域Ｓ１の積層構造４〜８を除去するため、当該領域Ｓ１に開口を備えたレジスト２０のパターニングを行う。そして、図２８（Ａ）及び図２８（Ｂ）に示すように、半導体基板１上の領域Ｓ１内の積層構造４〜１０を異方性エッチング処理することで全て除去する。そして、レジスト２０をアッシングなどの処理によって除去する。

このタイミングにおいて、拡散領域１ａを形成するためのＮ型不純物をイオンインプランテーション技術により半導体基板１の表層に導入する。このタイミングでは、ビット線コンタクトＣＢ下領域には、当該領域のみを開口したリソグラフィ処理を別途行い、高濃度の拡散層を形成するための不純物導入処理を別途行うこともできる。

図２９（Ａ）及び図２９（Ｂ）に示すように、領域Ｓ１内に層間絶縁膜１４（ＰＭＤ）を埋込み形成し、当該層間絶縁膜１４を全面エッチバック処理する。すると、層間絶縁膜１０の上面と層間絶縁膜１４の上面を平坦化できる。

図３０（Ａ）及び図３０（Ｂ）に示すように、層間絶縁膜１４の上面上にレジスト２１を塗布して当該レジストをパターニングし、選択ゲート電極ＳＧＤ１、ＳＧＤ２を形成するためのコンタクトホールＨ１を形成する。ここで、これらのコンタクトホールＨ１はビット線コンタクトＣＢを形成するためのホールであり平面的にジグザグ配置するように形成する（形成領域は図２４のＣＢ１〜ＣＢ８等参照）。

コンタクトホールＨ１を通じて自己整合的にＰ型不純物（例えばボロン（Ｂ））をイオン注入する（イオン注入領域１ｃ参照）。すると、各選択トランジスタＴｒｓ１，Ｔｒｓ２のチャネル１ｃ内の不純物濃度を調整でき、最終的に選択トランジスタＴｒｓ１及びＴｒｓ２の閾値電圧を調整できる。図３１（Ａ）及び図３１（Ｂ）に示すように、レジスト２１を除去処理する。

図３２（Ａ）及び図３２（Ｂ）に示すように、層間絶縁膜１０及び１４の上面、層間絶縁膜１４の内面、及び、半導体基板１の露出上面に沿ってゲート絶縁膜１１を例えばシリコン酸化膜により形成する。

このゲート絶縁膜１１は選択トランジスタＴｒｓ１，Ｔｒｓ２のゲート絶縁膜であり例えばＣＶＤ法を用いたＨＴＯ膜により形成できる。そして、制御電極となる導電膜１２を例えばＣＶＤ法を用いてゲート絶縁膜１１上に埋込み形成する。この導電膜１２は例えば不純物が添加されたポリシリコンによる。

図３３（Ａ）及び図３３（Ｂ）に示すように、再度、層間絶縁膜１０及び１４の上面が露出するまで導電膜１２を全面エッチバック処理する。層間絶縁膜１０及び１４の上面が露出するまでエッチバック処理しているが、この処理前には層間絶縁膜１０及び１４の上面にゲート絶縁膜１１が形成されているため、このゲート絶縁膜１１を残留させるようにしても良い。

図３４（Ａ）及び図３４（Ｂ）に示すように、層間絶縁膜１０及び１４上に再度層間絶縁膜（ＰＭＤ）１５を例えばＣＶＤ法を用いて堆積し、層間絶縁膜１５上にレジスト（図示せず）を塗布してパターニングし、このパターニングされたレジストをマスクとして、ヴィアホールＨ２を形成する。

このヴィアホールＨ２は、層間絶縁膜１４に形成されたコンタクトホールＨ１に整合するように形成する。また、レジストを剥離した後、さらに別パターンのレジストパターンを形成し、各ヴィアホールＨ２を渡るようにＸ方向に沿って溝Ｔ１を形成する。

図２５（Ａ）及び図２５（Ｂ）に示すように、これらのヴィアホールＨ２及び溝Ｔ１内に導電膜１３，１６（例えば金属（例えばタングステン（Ｗ）））を埋込む。なお、説明の都合上、導電膜１３，１６の符号は２つに分けて説明したが、本実施形態ではこれらの導電膜１３，１６は同時に埋込み形成する。

すると、導電膜１３によるヴィアコンタクト、導電膜１６による選択ゲート線ＳＧＬ１及びＳＧＬ２、を同時に形成できる。この後、従来同様上層配線と選択ゲート線ＳＧＬ１及びＳＧＬ２を接続するためのコンタクトを形成するが、この工程は従来と同様のため本形態における説明を省略する。

本実施形態では、制御回路ＣＣが、選択ゲート線ＳＧＬ１、ＳＧＬ２にそれぞれ低電圧（≒０Ｖ）と電源電圧ＶＤを印加することで、書込／読出時に各セルユニットＵＣを選択状態／非選択状態に切換えることができる。よって、第１実施形態と同様の効果が得られる。

本実施形態では所謂フラットセル構造を採用している。すなわち、シリコン膜６が極薄に形成されているので異方性エッチング処理をシリコン膜６中で止めることが難しい。
また、異方性エッチング処理の代わりにＷＥＴエッチング処理を用いようとすると、ＩＰＤ膜５の除去にＨＦ薬液が必要となる。しかし、薄い膜厚を有するシリコン膜６がポリシリコンであると、ポリシリコンのグレイン界面にＨＦ薬液が染み込むことで、トンネル酸化膜４を削ってしまいゲート耐圧が劣化するという不具合を生ずる。このためウェットエッチング処理によっても選択ゲート電極ＳＧＤ１、ＳＧＤ２用の開口を形成することが困難である。

本実施形態に係る製造方法によれば、選択ゲート電極ＳＧＤ１，ＳＧＤ２を形成するために、メモリセルトランジスタＴｒｍのゲート電極ＭＧと同様の構造を形成する途中製造段階において電荷蓄積層ＦＧ上のＩＰＤ膜５に開口を形成する必要がなくなる。

（第３実施形態）
図３５〜図４４は第３実施形態を示す。本実施形態では、第２実施形態と同様に選択ゲート電極ＳＧＤ１及びＳＧＤ２をジグザグ（千鳥型）に配置している。また、ビット線ＢＬのシェアードビット線構造についても同様に採用している。

第３実施形態では、選択ゲート電極ＳＧＤ１，ＳＧＤ２が、それぞれ、メモリセルトランジスタＴｒｍのゲート構造と同一積層構造により構成されている。なお、本実施形態では、選択ゲート電極ＳＧＤ１，ＳＧＤ２の製造方法を示すが、選択ゲート電極ＳＧＤ３も同様の構造を適用しても良いし、同様の製造方法を適用しても良い。

図３５は本実施形態に係る埋込型の選択ゲート電極ＳＧＤ１，ＳＧＤ２と、選択ゲート線ＳＧＬ１，ＳＧＬ２と、ビット線コンタクトＣＢとを模式的な平面図により示すものであり、図２４中の要部拡大図を示す。また、図３６は図３５のＥ−Ｅ線に沿って示す断面を模式的に示し、図３７は図３５のＦ−Ｆ線に沿って示す断面を模式的に示す。

本実施形態では、図３６及び図３７に示すように、メモリセルトランジスタＴｒｍの積層構造４〜８をそのまま選択ゲート電極ＳＧＤ１，ＳＧＤ２の下部として残留させるように構成されている。以下の説明では、積層構造４〜８を積層構造Ｇ２と符号を付して説明を行う。

絶縁膜９及び層間絶縁膜１０がこれらの積層構造Ｇ２上に積層されており、これらの絶縁膜９及び層間絶縁膜１０に孔が形成され、当該孔にゲートコンタクトＣ１及びＣ２が構成されている。このとき、ゲートコンタクトＣ１は選択ゲート電極ＳＧＤ１の積層構造Ｇ２上に接触するように形成されており、ゲートコンタクトＣ２が選択ゲート電極ＳＧＤ２の積層構造Ｇ２上に接触するように形成されている。

図３５及び図３６（Ａ）に示すように、導電膜１６は複数のゲートコンタクトＣ２上を渡るようにＸ方向に沿って形成され、これにより選択ゲート線ＳＧＬ２が構成されている。また、図３５及び図３６（Ｂ）に示すように、導電膜１６は複数のゲートコンタクトＣ１上を渡るようにＸ方向に沿って形成され、これにより選択ゲート線ＳＧＬ１が構成されている。

図３７〜図４４を参照しながら製造工程を説明する。図３７，図３９，図４１，図４３は、メモリセル領域の選択ゲート電極ＳＧＤ１，ＳＧＤ２の製造段階について模式的な平面図により示しており、図３８，図４０，図４２，図４４は、それぞれ図３７，図３９，図４１，図４３に示す一製造段階におけるメモリセル領域の要部断面について、図３５のＥ−Ｅ線に沿って模式的に示す一例である。

なお、下記では要部のみを説明するが、下記に示す各工程間に実用的に必要な工程又は一般的な工程であれば追加しても良いし、各工程は実用的に可能であれば入れ替えて行っても良い。

本実施形態では、第２実施形態と同様の工程を用いて半導体基板１上に積層構造４〜８（すなわちＧ２）を形成する。図３７は、素子領域Ｓａ（Ｓa1〜Ｓan）とこのとき積層構造Ｇ２の上面に現れる導電層８の構成領域を概略的に示し、図３９は積層構造の断面を模式的に示す。

この製造段階では、メモリセルトランジスタＴｒｍのゲート電極ＭＧの積層構造Ｇ２の他、積層構造Ｇ２のパターンが選択ゲート電極ＳＧＤ１，ＳＧＤ２の形成予定領域Ｒ１、ビット線コンタクトＣＢの形成予定領域Ｒ２まで残留することを示している。

これらの積層構造Ｇ２上にレジスト（図示せず）を塗布してパターニングし、図３９及び図４０に示すように、このレジストパターンをマスクとして異方性エッチング処理し、領域Ｒ１の積層構造Ｇ２をＹ方向に分断する。これにより、領域Ｒ１の積層構造Ｇ２を複数本（２本）Ｘ方向に延伸させながらＹ方向に分断する。このとき、領域Ｒ２を含むその他の積層構造Ｇ２を除去する。

図４１及び図４２に示すように、領域Ｒ１の積層構造Ｇ２を異方性エッチング処理する。このとき、領域Ｒ１内の選択ゲート電極ＳＧＤ１用の積層構造Ｇ２を、隣接する素子領域Ｓａ４−Ｓａ５，Ｓａ８−Ｓａ９…上にそれぞれ残留させるように異方性エッチング処理する。

また同時に、領域Ｒ１内の選択ゲート電極ＳＧＤ２用の積層構造Ｇ２を、隣接する素子領域Ｓａ２−Ｓａ３、Ｓａ６−Ｓａ７、…上にそれぞれ渡って残留させるように異方性エッチング処理する。すると、積層構造Ｇ２をジグザグ（千鳥状）に配置できる。

これにより、領域Ｒ１内の積層構造Ｇ２をそれぞれ選択ゲート電極ＳＧＤ１，ＳＧＤ２として残留させることができる。続いて、イオンインプランテーション技術によりソース／ドレイン拡散層を形成するための不純物を半導体基板１の表層部分に導入する。

その後、絶縁膜９、層間絶縁膜１０を積層し、平坦化処理した後、図４３及び図４４に示すように、選択ゲート電極ＳＧＤ１，ＳＧＤ２の形成領域Ｒ１内にゲートコンタクトＣ１用のヴィアホールＨ３を形成する。またこのとき同時又は順次、図４３に示すように領域Ｒ２内にビット線コンタクトＣＢ用のコンタクトホールＨ４を形成する。

そして、これらのヴィアホールＨ３及びコンタクトホールＨ４内に、それぞれゲートコンタクトＣ１、ビット線コンタクトＣＢを埋込み、その後、当該ゲートコンタクトＣ１、ＣＢ上に導電膜１６を形成することでビット線ＢＬを構成する。

本実施形態によれば、電荷蓄積層ＦＧを１０ｎｍ未満としたフラット浮遊電極構造を採用しているため、溝の形成工程を必要とすることなく、積層構造Ｇ２を選択ゲート電極ＳＧＤ１，ＳＧＤ２として動作させることができる。

本実施形態においても、前述実施形態と同様にビット線ＢＬの印加電位と、選択ゲート線ＳＧＬ１，ＳＧＬ２の印加電位を調整することで、隣接する４本のセルユニットＵＣ（例えばＵＣ１〜ＵＣ４）のうち１本のセルユニットＵＣを適切に選択できるようになる。

（他の実施形態）
第１実施形態では、２つの選択トランジスタＴｒｓ１、Ｔｒｓ２がビット線コンタクトＣＢ側に形成された形態を示したが、３つ以上の選択ゲートトランジスタをビット線コンタクトＣＢ側に形成しても良い。

前述実施形態では、２値の書込処理でも、３値または４値またはそれ以上の書込処理に適用しても良い。すなわちＳＬＣ（Single Level Cell）のＮＡＮＤ型フラッシュメモリに適用したが、ＭＬＣ（Multi Level Cell）にも適用可能である。前述実施形態では、メモリセルアレイＡｒは単一構成である実施形態を示したが、複数の領域（プレーン）に分割構成されていても良い。

なお、選択トランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間に１又は複数のダミートランジスタを設けても良い。選択トランジスタＴｒｓ２とメモリセルトランジスタＴｒｍとの間に１又は複数のダミートランジスタを設けても良い。

本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、ＡはＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、Ｔｒｓ１は選択トランジスタ（第１選択トランジスタ）、Ｔｒｓ２は選択トランジスタ（第２選択トランジスタ）、Ｔｒｓ３は選択トランジスタ（第３選択トランジスタ）、ＢＬはビット線、ＷＬはワード線、ＳＬ１は第１のソース線、ＳＬ２は第２のソース線、ＵＣ１〜ＵＣｎはセルユニット（メモリセルユニット）、Ｔｒｍはメモリセルトランジスタ、ＦＧは電荷蓄積層、ＣＧは制御電極、ＰＣは周辺回路、ＣＣは制御回路（第１事前処理手段、第２事前処理手段、書込手段）を示す。

Claims (9)

1. 第１選択トランジスタと、前記第１選択トランジスタに直列接続された第２選択トランジスタと、第３選択トランジスタと、前記第１及び第２選択トランジスタと前記第３選択トランジスタとの間に直列接続された複数のメモリセルトランジスタとを備え、前記メモリセルトランジスタは電荷蓄積層と前記電荷蓄積層上に電極間絶縁膜を介して形成された制御電極とを備えると共に前記第１〜第３の選択トランジスタは前記メモリセルトランジスタと同一の積層構造に構成された第１〜第４メモリセルユニットと、
   制御回路と、
   前記第１メモリセルユニットの第１選択トランジスタの端部、及び、前記第２メモリセルユニットの第１選択トランジスタの端部に共通接続された第１ビット線と、
   前記第３メモリセルユニットの第１選択トランジスタの端部、及び、前記第４メモリセルユニットの第１選択トランジスタの端部に共通接続された第２ビット線と、
   前記第１及び第４のメモリセルユニットの第３選択トランジスタの端部に共通接続された第１のソース線と、
   前記第２及び第３のメモリセルユニットの第３選択トランジスタの端部に共通接続された第２のソース線と、を備え、
   前記第１及び第４のメモリセルユニットの第１選択トランジスタ、並びに、前記第２及び第３のメモリセルユニットの第２選択トランジスタと、前記第１及び第４のメモリセルユニットの第２選択トランジスタ、並びに、前記第２及び第３のメモリセルユニットの第１選択トランジスタと、は、その閾値電圧が互いに異なる閾値電圧分布内に設定されていることを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   前記複数のメモリセルトランジスタは第１方向に直列接続され、
   前記第１〜第４のメモリセルユニットは前記第１方向に交差する第２方向に隣接して配置され、
   前記第１のソース線は、前記第１及び第４のメモリセルユニットの前記第３選択トランジスタの端部上にそれぞれ第１ソース線コンタクトを前記第２方向に離間して備えると共に、前記それぞれの第１ソース線コンタクト上を渡り前記第２方向に直線状に延びる第１配線構造により構成され、
   前記第２のソース線は、前記第２及び第３のメモリセルユニットの前記第３選択トランジスタの端部上にそれぞれ第２ソース線コンタクトを前記第２方向に離間して備えると共に、前記それぞれの第２ソース線コンタクト上を渡り前記第２方向に直線状に延びる第２配線構造により構成されることを特徴とする不揮発性半導体記憶装置。
3. 請求項１または２記載の不揮発性半導体記憶装置において、
   前記制御回路は、
   前記第２及び第３のメモリセルユニットの第１選択トランジスタを第１閾値電圧に設定するときに、前記第２のソース線に第１電圧を印加し、前記第１のソース線に前記第１電圧より高い第２電圧を印加し、前記第２及び第３選択トランジスタ並びに前記複数のメモリセルトランジスタを導通状態にし、前記第１選択トランジスタの制御電極にプログラム電圧を印加することで前記第１選択トランジスタの閾値電圧を変化させる第１事前処理手段と、
   前記第１及び第４のメモリセルユニットの第２選択トランジスタを第１閾値電圧に設定するときに、前記第１のソース線に第３電圧を印加し、前記第２のソース線に前記第３電圧より高い第４電圧を印加し、前記第２及び第３選択トランジスタ並びに前記複数のメモリセルトランジスタを導通状態にさせ、前記第２選択トランジスタの制御電極にプログラム電圧を印加することで前記第２選択トランジスタの閾値電圧を変化させる第２事前処理手段と、を実行可能にすることを特徴とする不揮発性半導体記憶装置。
4. 請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置において、
   前記制御回路は、前記メモリセルトランジスタにデータを書込むときに、書込選択するメモリセルセルユニットの前記第１及び第２選択トランジスタを導通させ、前記第３選択トランジスタをオフし、非書込選択するメモリセルユニットの前記第１または第２選択トランジスタのいずれか少なくとも一方をオフし、前記第３選択トランジスタをオフし、書込選択ワード線を通じて書込対象となる前記メモリセルトランジスタの制御電極にプログラム電圧を印加することを実行可能にすることを特徴とする不揮発性半導体記憶装置。
5. 第１選択トランジスタと、前記第１選択トランジスタに直列接続された第２選択トランジスタと、第３選択トランジスタと、前記第１及び第２選択トランジスタと前記第３選択トランジスタとの間に直列接続された複数のメモリセルトランジスタとをそれぞれ有する第１〜第４メモリセルユニットと、
   前記複数のメモリセルトランジスタは第１方向に直列接続され、
   前記第１〜第４のメモリセルユニットは前記第１方向に交差する第２方向に隣接して配置され、
   前記第１メモリセルユニットの端部、及び、前記第２メモリセルユニットの端部に共通接続された第１ビット線と、
   前記第３メモリセルユニットの端部、及び、前記第４メモリセルユニットの端部に共通接続された第２ビット線と、
   前記第１及び第４メモリセルユニットの素子領域上にゲート絶縁膜を介して単一の電極からなる第１選択ゲート電極を配置すると共に、前記第２及び第３メモリセルユニットの素子領域上を通過する第１選択ゲート線と、
   前記第２及び第３メモリセルユニットの素子領域上にゲート絶縁膜を介して単一の電極からなる第２選択ゲート電極を配置すると共に、前記第１及び第４メモリセルユニットの素子領域上を通過する第２選択ゲート線と、
   を備えることを特徴とする不揮発性半導体記憶装置。
6. 請求項５記載の不揮発性半導体記憶装置において、
   前記第１選択ゲート線は、前記第１及び第４メモリセルユニットの素子領域上にゲート絶縁膜を介して第１選択ゲート電極を備えると共に、前記第１選択ゲート電極上に第２方向に直線状に延びる第１導電膜を備え、
   前記第２選択ゲート線は、前記第２及び第３のメモリセルユニットの素子領域上にゲート絶縁膜を介して第２選択ゲート電極を備え、前記第２選択ゲート電極上に前記第２方向に直線状に延びる第２導電膜を備えることを特徴とする不揮発性半導体記憶装置。
7. 請求項５または６記載の不揮発性半導体記憶装置において、
   前記第１〜第４のビット線が、前記素子領域の第２方向の幅の２倍のピッチで形成されていることを特徴とする不揮発性半導体記憶装置。
8. 請求項５〜７の何れか一項に記載の不揮発性半導体記憶装置において、
   前記メモリセルトランジスタは電荷蓄積層と前記電荷蓄積層上に電極間絶縁膜を介して形成された制御電極とからなるゲート構造を備え、
   前記第１及び第２の選択ゲート電極は、それぞれ、前記メモリセルトランジスタのゲート積層構造とは異なる埋込型ゲート構造により構成されていることを特徴とする不揮発性半導体記憶装置。
9. 請求項５〜７の何れか一項に記載の不揮発性半導体記憶装置において、
   前記メモリセルトランジスタは電荷蓄積層と前記電荷蓄積層上に電極間絶縁膜を介して形成された制御電極とからなるゲート構造を備え、
   前記第１及び第２の選択ゲート電極は、それぞれ、前記メモリセルトランジスタのゲート構造と同一積層構造のゲート構造により構成されていることを特徴とする不揮発性半導体記憶装置。

Images