KR102510727B1 - 집적 회로 레이아웃 및 그 방법 - Google Patents

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하우-타이 시에
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

집적 회로(IC) 구조체는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제1 활성 영역 및 제1 활성 영역 상에 배치된 제1 게이트를 포함하고, 여기서 제1 게이트는 제1 활성 영역의 길이 방향에 평행한 제1 방향을 따라 제1 유효 게이트 길이를 가진다. 제2 트랜지스터는 제2 활성 영역 및 제2 활성 영역 상에 배치된 제2 게이트를 포함하고, 제1 방향을 따라 배열되고 서로 분리된 복수의 게이트 구조체를 포함하고, 제2 게이트는 제1 방향을 따라 제2 유효 게이트 길이를 가지며, 제2 유효 게이트 길이는 제1 유효 게이트 길이의 n배이고, n은 1보다 큰 양의 정수이다.

Description

집적 회로 레이아웃 및 그 방법{INTEGRATED CIRCUIT LAYOUT AND METHOD THEREOF}
집적 회로가 작아짐에 따라, 집적 회로의 레이아웃이 변경되어 집적 회로가 차지하는 전체 면적이 감소한다. 레이아웃의 면적을 줄이는 것은 이전 버전의 집적 회로 요소보다 작은 집적 회로 요소를 새로운 구조로 대체하는 것으로 수행된다. 레이아웃의 면역을 줄이는 것은 집적 회로의 층에서 회로 요소 사이의 거리를 감소시키는 것으로도 수행된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a 및 도 1b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 1c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 2a 및 도 2b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 2c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 3a 및 도 3b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 3c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 4a 및 도 4b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 4c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 5a 및 도 5b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 5c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 6a 및 도 6b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 6c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 7a 및 도 7b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 7c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 8a 및 도 8b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 8c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 8d는 본 개시 내용의 일부 실시예에 따른 집적 회로의 블록도이다.
도 9a 및 도 9b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 9c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 9d는 본 개시 내용의 일부 실시예에 따른 집적 회로의 블록도이다.
도 10a 및 도 10b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 10c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 11a 및 도 11b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 11c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 12a 및 도 12b는 본 개시 내용의 일부 실시예에 따른 집적 회로의 상면도 및 단면도를 예시한다.
도 12c는 도 1a 및 도 1b의 등가 회로를 예시한다.
도 13은 본 개시 내용의 일부 실시예에 따른 전자 설계 자동화(EDA) 시스템(1300)의 개략도이다.
다음의 설명은 본 발명의 제공된 주제의 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
전계 효과 트랜지스터(FET)는 일부 집적 회로의 구성 요소이다. FET는 채널 영역과 그리고 해당 채널 영역에 의해 이격된 소스 영역 및 드레인 영역(집합적으로 소스/드레인 영역으로 지칭됨)을 포함한다. 게이트 전극이 채널 영역 위에 배치된다. 게이트 전극에 전압을 인가하는 것에 의해 채널 영역의 전도도가 증가하여 전류가 소스 영역에서 드레인 영역으로 흐를 수 있다. FET는 게이트 전극에 전기적으로 연결되는 전도성 게이트 접촉부를 활용하여 게이트 전압을 인가받으며, 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 접촉부를 활용하여 전류의 출입이 허용된다.
도 1a, 도 1b 및 도 1c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100A)를 예시하고, 여기서 도 1a는 집적 회로(100A)의 상면도이고, 도 1b는 도 1a의 B-B 라인을 따른 단면도이다. 도 1c는 도 1a 및 도 1b에 예시된 집적 회로(100A)의 등가 회로를 예시한다.
집적 회로(100A)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다. 제1 트랜지스터(T1)는 활성 영역(112)을 포함하고, 제2 트랜지스터(T2)는 활성 영역(114)을 포함한다. 활성 영역(112, 114)은 X-방향을 따라 연장된다. 여기서, X-방향은 활성 영역(112, 114)의 길이 방향이고, Y-방향은 게이트 구조체(122, 124)의 길이 방향이며, X-방향은 Y-방향에 수직하다. 일부 실시예에서, 활성 영역(112, 114)은 X-방향을 따라 배열되지만, 본 발명의 실시예는 이에 한정되지 않는다. 일부 실시예에서, 활성 영역(112, 114)은 기판으로부터 돌출될 수 있고, 상이한 활성 영역 사이에 전기적 분리를 제공하는 산화물로 된 복수의 분리 구조체에 의해 분리될 수 있다. 따라서, 활성 영역(112, 114)은 일부 실시예에서 산화물 구분(OD) 영역으로 지칭될 수도 있다. 예를 들어, 도 1b에서, 활성 영역(112, 114)은 적어도 분리 구조체(105)에 의해 분리된다. 일부 실시예에서, 분리 구조체(105)는 예를 들어, 기판에 하나 이상의 트렌치를 에칭하고 하나 이상의 트렌치에 일종 이상의 유전체 재료(예, 실리콘 산화물)를 증착한 다음, 증착된 일종 이상의 유전체 재료를 기판과 동등하게 하는 CMP 공정이 수행되는 것에 의해 형성되는 얕은 트렌치 분리(STI) 구조체이다.
제1 트랜지스터(T1)의 활성 영역(112)은 소스 영역과 드레인 영역을 포함하며, 여기서 소스 영역과 드레인 영역은 소스/드레인 영역(132)으로 통칭된다. 유사하게, 제2 트랜지스터(T2)의 활성 영역(114)은 소스 영역과 드레인 영역을 포함하며, 여기서 소스 영역과 드레인 영역은 소스/드레인 영역(134)으로 통칭된다.
제1 트랜지스터(T1)는 활성 영역(112) 위에 교차되는 게이트 구조체(122)를 포함한다. 유사하게, 제2 트랜지스터(T2)는 활성 영역 (114) 위에 교차되는 게이트 구조체(124)를 포함한다. 도 1b에서, 복수의 게이트 스페이서(106)가 게이트 구조체(122, 124)의 양 측벽에 각각 배치된다.
제1 트랜지스터(T1)의 게이트 구조체(122)는 게이트 길이(LG1)를 가지며, 제2 트랜지스터(T2)의 게이트 구조체(124)는 게이트 길이(LG2)를 가진다. 여기서, "게이트 길이"는 X-방향으로 측정된 게이트 구조체(122 및/또는 124)의 길이(또는 원근에 따른 폭)를 의미한다. 게이트 길이(LG1, LG2)는 서로 상이하다. 게이트 길이(LG2)는 게이트 길이(LG1)보다 크다. 게이트 구조체와 활성 영역 사이의 중첩 영역으로서 채널 영역이 정의된다. 제1 트랜지스터(T1)의 게이트 길이(LG1)가 제2 트랜지스터(T2)의 게이트 길이(LG2)보다 작기 때문에, 제1 트랜지스터(T1)의 채널 길이는 제2 트랜지스터(T2)의 채널 길이보다 작다. 따라서, 제1 트랜지스터(T1)는 단채널(short channel) 소자로 지칭될 수 있고, 제2 트랜지스터(T2)는 장채널(long channel) 소자로 지칭될 수 있다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 n배이고, 여기서 n은 양의 정수이다. 즉, LG2 = n*LG1이며, 여기서 n은 양의 정수이다. 일부 실시예에서, n은 양의 정수이고, 1보다 크다(예, n = 2, 3, 4…).
일부 실시예에서, 게이트 길이(LG1)는 집적 회로(100A)의 최소 게이트 길이이다. 일부 실시예에서, 게이트 구조체(122)의 게이트 길이(LG1)는 기술 노드(예, 10 nm 노드, 7 nm 노드, 5 nm 노드, 3 nm 노드 이상)에서 임계 치수(CD)이다. 여기서 "임계 치수"라는 용어는 게이트 길이(LG1, LG2)와 같은 패턴 특징부의 가장 작은(또는 최소) 치수이다. 임계 치수는 전체 패턴 레이아웃 크기 및 패턴 레이아웃 밀도에 기여한다. 예시된 실시예에서, 패턴의 각 특징부(예, 게이트 구조체(122 및/또는 124))는 X-방향을 따른 길이와 같은 치수 또는 크기를 가진다. 각 특징부는 패턴의 임계 치수보다 크거나 같은 치수를 가질 수 있다. 전술한 바와 같이, 게이트 길이(LG1)는 임계 치수이다. 즉, 제1 트랜지스터(T1)의 게이트 구조체(122)의 게이트 길이(LG1)는 해당 기술 노드에서 게이트 구조체의 가장 작은(또는 최소) 게이트 길이이다. 게이트 길이(LG2)가 게이트 길이(LG1)보다 길기 때문에, 게이트 길이(LG2)는 임계 치수보다 크다.
일부 실시예에서, 제2 트랜지스터(T2)와 같은 장채널 소자는 헤더 회로에서 트랜지스터로 사용될 수 있는 데, 이는 장채널 장치의 경우, 헤더 회로에서 누설을 줄일 수 있기 때문이다. 일부 다른 실시예에서, 제2 트랜지스터(T2)와 같은 장채널 소자는 스큐 인버터(skew inverter)에서 NMOS 소자로 사용될 수 있다. 스큐 인버터의 PMOS 소자가 스큐 인버터의 NMOS 소자보다 더 높은 강도를 갖도록 설계되면, NMOS 소자는 장채널 소자가 될 수 있고, PMOS 소자는 단채널 소자가 될 수 있다. 예를 들어, 스큐 인버터의 NMOS 소자는 여기에 설명된 제2 트랜지스터(T2)일 수 있고, 스큐 인버터의 PMOS 소자는 여기에 설명된 제1 트랜지스터(T1)일 수 있다. 또다른 일부 실시예에서, 제2 트랜지스터(T2)와 같은 장채널 소자는 변동 허용 회로에서 트랜지스터로 사용될 수 있는 데, 이는 장채널의 경우가 더 적은 변동을 제공할 수 있기 때문이다. 여기서, 변동 허용 회로는 메모리 소자의 감지 증폭기, 아날로그-디지털 변환기(ADC) 내의 비교기 등을 포함할 수 있다.
활성 영역(112, 114)은 한정되는 것은 아니지만, 벌크 실리콘 기판, 실리콘-온-절연체(SOI) 기판, 또는 실리콘 제라늄 기판을 포함하는 기판 위에 형성될 수 있다. III족, IV족 및 V족 원소를 포함하는 다른 반도체 재료가 다양한 실시예의 범위 내에 있다. 예를 들어, 활성 영역(112, 114)은 예를 들어 포토리소그래피 및 에칭 기술을 이용하여 기판을 패턴화하는 것으로 형성될 수 있다. 일부 실시예에서, 활성 영역(112, 114)은 분리 구조체(미도시)에 의해 서로 전기적으로 분리된다. 일부 실시예에서, 분리 구조체는 일종 이상의 유전체 재료로 채워진 트렌치를 포함하는 얕은 트렌치 분리(STI) 구조체이다. 일부 실시예에서, STI 구조체는 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 절연 재료를 포함한다.
소스/드레인 영역(132, 134)은 대응하는 게이트 구조체(122, 124)의 양측에 위치된 도핑된 반도체 영역이다. 일부 실시예에서, 소스/드레인 영역(132, 134)은 p-형 FET의 형성을 위해 붕소와 같은 p-형 도펀트를 포함한다. 다른 실시예에서, 소스/드레인 영역(132, 134)은 n-형 FET의 형성을 위한 인과 같은 n-형 도펀트를 포함한다.
일부 실시예에서, 소스/드레인 영역(132, 134)은 에피택셜 성장된 영역일 수 있다. 예를 들어, 게이트 스페이서(106)가 스페이서 재료를 증착하고 해당 스페이서 재료를 이방성 에칭하는 것에 의해 더미 게이트 구조체(최종 게이트 구조체(122, 124)로 대체될 것임)와 나란히 형성될 수 있으며, 이어서 소스/드레인 영역(132, 132)이 먼저 활성 영역(112, 114)을 에칭하여 리세스를 형성한 다음, 선택적 에피택셜 성장(SEG) 공정을 이용하여 상기 활성 영역(112, 114)의 리세스를 채워서 활성 영역(112, 114)의 원래 표면 너머로 더 연장되어 일부 실시예에서 상승된 소스/드레인 에피택시 구조체를 형성할 수 있는 결정질 반도체 재료를 상기 리세스에 증착함으로써 게이트 스페이서(106)에 자체 정렬되게 형성된다. 결정질 반도체 재료는 원소(예, Si 또는 Ge 등등) 또는 합금(예, Si1-xCx, Si1-xGex 등)일 수 있다. SEG 공정은 예를 들어, 기상/액상/고상 에피택시(VPE, SPE, LPE) 또는 금속 유기 CVD(MOCVD) 또는 분자빔 에피택시(MBE) 등과 같은 임의의 적절한 에피택셜 성장 방법을 이용할 수 있다.
게이트 구조체(122, 124)는 각각 활성 영역(112, 114)을 가로질러 Y-방향을 따라 연장된다. 일부 실시예에서, 게이트 구조체(122, 124)는 게이트-라스트 공정 흐름(호환적으로 게이트 대체 흐름으로 지칭됨)을 이용하여 형성될 수 있는 하이-k 금속 게이트(HKMG) 게이트 구조체이다. 게이트-라스트 공정 흐름에서, 희생 더미 게이트 구조체(예, 폴리실리콘 게이트, 미도시)가 각각 활성 영역(112, 114) 위에 형성된다. 각각의 더미 게이트 구조체는 더미 게이트 유전체, 더미 게이트 전극(예, 폴리실리콘 게이트) 및 하드 마스크를 포함할 수 있다. 먼저 더미 게이트 유전체 재료(예, 실리콘 산화물, 실리콘 질화물 등)가 증착될 수 있다. 다음으로, 더미 게이트 재료(예, 폴리실리콘)가 더미 게이트 유전체 위에 증착된 후 평탄화될 수 있다(예, CMP에 의해). 하드 마스크 층(예, 실리콘 질화물, 실리콘 탄화물 등)이 더미 게이트 재료 위에 형성될 수 있다. 그런 다음, 하드 마스크 층을 패턴화하고 적절한 포토리소그래피 및 에칭 기술을 이용하여 해당 패턴을 더미 게이트 유전체 및 더미 게이트 재료에 전사하는 것에 의해 더미 게이트 구조체를 형성한다. 소스/드레인 영역(132, 134)을 형성한 후, 더미 게이트 구조체는 본 명세서에 예시된 바와 같이 HKMG 게이트 구조체(122, 124)로 대체된다. 더미 게이트 구조체 및 하드 마스크를 형성하는 데 사용되는 재료는 CVD, 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD), 플라즈마 강화 ALD(PEALD) 등과 같은 임의의 적절한 방법, 반도체 표면의 열산화, 또는 이들의 조합에 의해 증착될 수 있다.
일부 실시예에서, 각각의 HKMG 게이트 구조체(122, 124)는 하이-k 게이트 유전체 재료, 일함수 금속층 및 충전 금속을 포함한다. 예시적인 하이-k 게이트 유전체 재료는 한정되는 것은 아니지만, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(HfO2), LaHfOx, ZrO2, 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료 및/또는 이들의 조합을 포함한다. 일부 실시예에서, HKMG 게이트 구조체(122, 124)는 또한 각각 하이-k 게이트 유전체 재료와 활성 영역(112, 114) 사이에 계면층을 포함할 수 있다. 계면층은 SiO2, SiON 등을 포함할 수 있다.
예시적인 일함수 금속층은 TiN(PMOS용), TiAl(NMOS용) 등을 포함한다. 일부 실시예에서, 일함수 금속층은 Rb, Eu, Sr, Ba, Sm, Tb, Y, Nd, La, Sc, Lu, Mg, Tl, Hf, Al, Mn, Zr, Bi, Pb, Ta, Ag, V, Zn, Ti, Nb, Sn, W, Cr, Fe, Mo, Cu, Ru, Sb, Os, TaN, TiN/TaN, Ta/Si/N, Te, Re, Rh, Be, Co, Au, Pd, Ni, Ir, Pt, Se를 포함할 수 있다.
예시적인 충전 금속은 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈(Ta), 탄탈 질화물(TaN), 탄탈 탄화물(TaC), 탄탈 실리콘 질화물(TaSiN), 텅스텐(W), 텅스텐 질화물(WN) 또는 몰리브덴 질화물(MoN)을 포함한다.
일부 실시예에서, 게이트 스페이서(106)는 SiO2, Si3N4, SiOxNy, SiC, SiCN 필름, SiOC, SiOCN 필름, 및/또는 이들의 조합을 포함할 수 있다. 게이트 스페이서(106)는 예를 들어, 더미 게이트 구조체(전술한 바와 같은) 위에 유전체 층을 증착한 후, 유전체 재료의 수평 부분을 제거하기 위한 에칭 공정을 수행하는 것에 의해 형성될 수 있다. 일부 실시예에서, HKMG 게이트 구조체(122, 124)는 또한 일함수 금속층과 충전 금속 사이에 장벽층을 포함할 수 있다. 장벽층은 TiN, TaN, Ti, Co 등을 포함할 수 있다.
2a, 도 2b 및 도 2c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100B)를 예시하며, 여기서 도 2a는 집적 회로(100B)의 상면도이고, 도 2b는 도 2a의 B-B 라인을 따른 단면도이다. 도 2c는 도 2a 및 도 2b에 예시된 집적 회로(100B)의 등가 회로를 예시한다. 도 2a, 도 2b 및 도 2c의 일부 요소는 도 1a, 도 1b 및 도 1c에서 설명된 것과 유사하므로, 관련 세부 사항은 간결성을 위해 반복하지 않는다.
집적 회로(100B)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T3)를 포함한다. 도 2a, 도 2b 및 도 2c에서 설명된 제1 트랜지스터(T1)는 도 1a, 도 1b 및 도 1c에서 설명된 제1 트랜지스터(T1)와 동일하다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
제2 트랜지스터(T3)는 활성 영역(214)을 가진다. 활성 영역(214)은 X-방향을 따라 연장된다. 제2 트랜지스터(T3)는 활성 영역(214) 상에 배치된 복수의 게이트 구조체(224)를 포함한다. 일부 실시예에서, 게이트 구조체(224) 각각은 게이트 길이(LG1)를 가진다. 즉, 제2 트랜지스터(T3)의 각 게이트 구조체(224)는 제1 트랜지스터(T1)의 게이트 구조체(122)와 동일한 게이트 길이를 가지며, 게이트 길이(LG1)는 해당 기술 노드에서 임계 치수이다. 일부 실시예에서, 게이트 스페이서(106)는 게이트 구조체(224) 각각의 대향 측벽 상에 배치된다.
일부 실시예에서, 게이트 구조체(224)는 전기적으로 연결되므로(예를 들어, 미도시된 후공정(BEOL) 상호 접속 구조체 내의 하나 이상의 금속 라인 및 하나 이상의 비아에 의해), 통칭으로 게이트(220)로 지칭될 수 있으며, 해당 게이트(220)는 트랜지스터(T3)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(224)는 동일한 전압 노드에 전기적으로 연결된다. 달리 말하면, 트랜지스터(T3)의 게이트(220)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(224))를 가지는 것으로 간주될 수 있으며, 여기서 각 세그먼트는 그 양 측벽에 배치된 스페이서(106)를 가진다. 전술한 바와 같이, 각각의 게이트 구조체(224)는 게이트 길이(LG1)를 가진다. 따라서, 게이트 구조체(224)의 개수가 n개이면, 트랜지스터(T3)의 게이트(220)의 유효 게이트 길이는 n*LG1이고, 여기서 n은 1보다 큰 양의 정수이다. 따라서, 제1 트랜지스터(T1)는 단채널 소자로 지칭될 수 있으며, 제2 트랜지스터(T3)는 장채널 소자로 지칭될 수 있다.
트랜지스터(T3)는 활성 영역(214)에 배치된 복수의 소스/드레인 영역(234)을 가진다. 더 구체적으로, 소스/드레인 영역(234)은 트랜지스터(T3)의 게이트(220)의 양측에 배치된다. 즉, 소스/드레인 영역(234)은 최외곽 게이트 구조체(224)에 인접하게 배치된다. 도 2a 및 도 2b의 예로서, 하나의 소스/드레인 영역(234)이 최우측 게이트 구조체(224)에 인접하게 배치되고, 다른 하나의 소스/드레인 영역(234)이 최좌측 게이트 구조체(224)에 인접하게 배치된다. 일부 실시예에서, 트랜지스터(T3)의 임의의 2개의 인접한 게이트 구조체(224) 사이에 소스/드레인 영역이 없다는 점에 유의한다. 즉, 임의의 2개의 인접한 게이트 구조체(224) 사이의 활성 영역(214)의 부분은 도핑되지 않거나 덜 도핑되며, 여기서 이들 부분의 도펀트 농도는 소스/드레인 영역(234)의 도펀트 농도보다 작다. 실제, 소스/드레인 영역(234)에 각각 제1 전압 및 제2 전압이 인가될 수 있고, 트랜지스터(T3)를 동작시키기 위해 게이트(220)에 제3 전압이 인가될 수 있다. 즉, 단일 전압(예, 여기에 설명된 제3 전압)이 게이트 구조체(224)에 인가된다.
도 3a, 도 3b 및 도 3c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100C)를 예시하고, 여기서 도 3a는 집적 회로(100C)의 상면도이고, 도 3b는 도 3a의 B-B 라인을 따른 단면도이다. 도 3c는 도 3a 및 도 3b에 예시된 집적 회로의 등가 회로를 예시한다. 도 3a, 도 3b 및 도 3c의 일부 요소는 도 1a, 도 1b 및 도 1c에서 설명된 것과 유사하므로, 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100C)는 트랜지스터(T4)를 포함한다. 도 3a 내지 도 3c에는 예시되지 않았지만, 집적 회로(100C)는 도 1a 내지 도 1c에 설명된 바와 같은 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
트랜지스터(T4)는 활성 영역(314)을 가진다. 활성 영역(314)은 X-방향을 따라 연장된다. 트랜지스터(T4)는 활성 영역(314) 상에 배치된 복수의 게이트 구조체(324), 복수의 게이트 구조체(326) 및 복수의 게이트 구조체(328)를 포함한다. 일부 실시예에서, 게이트 구조체(324)의 개수는 x개일 수 있고, 게이트 구조(326)의 개수는 y개일 수 있고, 게이트 구조체(328)의 개수는 z개일 수 있으며, 여기서 x, y, z는 양의 정수이다. 일부 실시예에서, 각각의 게이트 구조체(324)는 게이트 길이(LG1)를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다. 게이트 구조체(326) 각각은 게이트 구조체(324)의 게이트 길이(LG1)보다 큰 게이트 길이(LG2)를 가진다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 n배이고, 여기서 n은 양의 정수이다. 즉, LG2 = n*LG1이며, 여기서 n은 양의 정수이다. 일부 실시예에서, n은 양의 정수이고 1보다 크다(예, n = 2, 3, 4…). 한편, 게이트 구조체(328) 각각은 게이트 구조체(324)의 게이트 길이(LG1)보다 큰 게이트 길이(LG3)를 가진다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 m배이고, 여기서 m은 양의 정수이다. 즉, LG3 = m*LG1이며, 여기서 m은 양의 정수이다. 일부 실시예에서, m은 양의 정수이고 1보다 크다(예, n = 2, 3, 4…). 도 3a 내지 도 3c의 실시예에서, n은 m보다 크다. 예를 들어, n은 3이고, m은 2일 수 있으나, 본 개시 내용은 이것에 한정되지 않는다.
게이트 구조체(324)는 제1 그룹(GR1)을 형성하고, 게이트 구조체(326)는 제2 그룹(GR2)을 형성하고, 게이트 구조체(328)는 제3 그룹(GR3)을 형성한다. 일부 실시예에서, 그룹(GR1, GR2 및 GR3) 각각은 실질적으로 동일한 게이트 길이를 가지는 적어도 하나의 게이트 구조체를 포함하는 반면, 한 그룹의 게이트 길이는 다른 그룹의 게이트 길이와 다르다. 일부 실시예에서, 그룹(Gr1, GR2 및 GR3)은 X-방향을 따라 순차적으로 배열된다. 일부 실시예에서, 게이트 구조체(324, 326, 328)는 전기적으로 연결되므로(예, 미도시된 BEOL 상호 접속 구조체 내의 하나 이상의 금속 라인 및 하나 이상의 비아에 의해), 게이트(320)로 통칭될 수 있으며, 여기서 게이트(320)는 트랜지스터(T4)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(324, 326, 328)는 동일한 전압 노드에 전기적으로 연결된다. 다른 관점에서, 트랜지스터(T4)의 게이트(320)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(324, 326, 328))를 가지는 것으로 간주될 수 있으며, 여기서 각 세그먼트는 그 양측벽에 배치된 스페이서(106)를 가진다. 또한, 세그먼트는 여러 그룹(예, GR1, GR2, 및 GR3)으로 나눌 수 있으며, 각 그룹의 세그먼트는 실질적으로 동일한 게이트 길이를 가진다.
전술한 바와 같이, 게이트 구조체(324, 326, 328)의 개수는 각각 x, y, z이고, 여기서 x, y, z는 양의 정수이다. 따라서, 트랜지스터(T4)의 게이트(320)의 유효 게이트 길이는 x*LG1 + y*LG2 + z*LG3이다. 다른 관점에서, 게이트 구조체(326)의 게이트 길이(LG2)는 n*LG1로 표현될 수 있고, 게이트 구조체(328)의 게이트 길이(LG3)는 m*LG1로 표현될 수 있기 때문이다. 따라서, 트랜지스터(T4)의 게이트(320)의 유효 게이트 길이는 x*LG1 + y*n*LG1 + z*m*LG1, 즉 (x + y*n + z*m) * LG1로 표현될 수도 있다. x, y, z, n, m은 모두 양의 정수이기 때문에, x + y*n + z*m 항도 역시 양의 정수이다. 즉, 트랜지스터(T4)의 게이트(320)의 유효 게이트 길이는 임계 치수를 갖는 게이트 길이(LG1)의 수배(예, x + y*n + z*m 배)이다. 그 결과, 트랜지스터(T4)는 장채널 소자로 지칭될 수 있다. 도 3a 내지 도 3c의 집적 회로(100C)는 도 1a 내지 도 1c에 설명된 트랜지스터(T1)와 같은 단채널 소자를 포함할 수도 있음을 알아야 한다.
트랜지스터(T4)는 활성 영역(314)에 배치된 복수의 소스/드레인 영역(334)을 가진다. 더 구체적으로, 소스/드레인 영역(334)은 트랜지스터(T4)의 게이트(320)의 양측에 배치된다. 즉, 소스/드레인 영역(334)은 최외곽 게이트 구조체에 인접하게 배치된다. 도 3a 및 도 3b의 예로서, 하나의 소스/드레인 영역(334)이 최좌측 게이트 구조체(324)에 인접하게 배치되고, 다른 하나의 소스/드레인 영역(334)이 최우측 게이트 구조체(328)에 인접하게 배치된다. 일부 실시예에서, 트랜지스터(T4)의 임의의 2개의 인접한 게이트 구조체(324, 326, 328) 사이에 소스/드레인 영역이 없다는 것을 알아야 한다. 즉, 임의의 2개의 인접한 게이트 구조체(324, 326, 328) 사이의 활성 영역(314)의 부분은 도핑되지 않거나 덜 도핑되며, 여기서 이러한 부분의 도펀트 농도는 소스/드레인의 도펀트 농도보다 작다. 실제로, 소스/드레인 영역(334)에 제1 전압 및 제2 전압이 각각 인가되고, 트랜지스터(T4)를 동작시키기 위해 게이트(320)에 제3 전압이 인가될 수 있다. 즉, 단일 전압(예, 여기에 설명된 제3 전압)이 게이트 구조체(324, 326, 328)에 인가된다.
도 4a, 도 4b 및 도 4c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100D)를 예시하고, 여기서 도 4a는 집적 회로(100D)의 상면도이고, 도 4b는 도 4a의 B-B 라인을 따른 단면도이다. 도 4c는 도 4a 및 도 4b에 예시된 집적 회로(100D)의 등가 회로를 예시한다. 도 4a, 도 4b 및 도 4c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로, 관련 세부 사항은 간결성을 위해 반복되지 않는다.
도 4a, 도 4b 및 도 4c에 예시된 바와 같이, 집적 회로(100D)는 트랜지스터(T5)를 포함한다. 도 4a 내지 도 4c에는 예시되지 않지만, 집적 회로(100D)는 도 1a 내지 도 1c에 설명된 바와 같은 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
트랜지스터(T5)는 X-방향을 따라 연장되는 활성 영역(414)을 가진다. 트랜지스터(T5)는 게이트 길이(LG1)를 갖는 게이트 구조체(424), 게이트 길이(LG2)를 갖는 게이트 구조체(426) 및 게이트 길이(LG3)를 갖는 게이트 구조체(428)를 포함하며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 n배이고, 여기서 n은 양의 정수이다. 즉, LG2 = n*LG1이며, 여기서 n은 양의 정수이다. 일부 실시예에서, n은 양의 정수이고 1보다 크다(예, n = 2, 3, 4, …). 한편, 게이트 구조체(328) 각각은 게이트 구조체(324)의 게이트 길이(LG1)보다 긴 게이트 길이(LG3)를 가진다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 m배이고, 여기서 m은 양수이다. 즉, LG3 = m*LG1이며, 여기서 m은 양의 정수이다. 일부 실시예에서, m은 양의 정수이고 1보다 크다(예, m = 2, 3, 4, …). 예를 들어, n은 2이고 m은 3일 수 있으나, 본 개시 내용은 이것에 한정되지 않는다.
게이트 구조체(424)는 제1 그룹(GR1)을 형성하고, 게이트 구조체(426)는 제2 그룹(GR2)을 형성하고, 게이트 구조체(428)는 제3 그룹(GR3)을 형성한다. 일부 실시예에서, 그룹(GR1, GR2, GR3) 각각은 실질적으로 동일한 게이트 길이를 갖는 적어도 하나의 게이트 구조체를 포함하는 반면, 한 그룹의 게이트 길이는 다른 그룹의 게이트 길이와 다르다. 일부 실시예에서, 그룹(Gr1, GR2, GR3)은 X-방향을 따라 순차적으로 배열된다. 즉, 게이트 구조체(426) 및/또는 게이트 구조체(428)는 2개의 게이트 구조체(424) 사이에 존재하지 않을 수 있으며 그 반대의 경우도 마찬가지이다. 일부 실시예에서, 게이트 구조체(424, 426, 428)는 전기적으로 연결되고, 게이트(420)로 통칭될 수 있으며, 여기서 게이트(420)는 트랜지스터(T5)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(424, 426, 428)는 동일한 전압 노드에 전기적으로 연결된다. 다른 관점에서, 트랜지스터(T5)의 게이트(420)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(424, 426, 428))를 가지는 것으로 간주될 수 있으며, 여기서 각 세그먼트는 그 양측벽에 배치된 스페이서(106)를 가진다. 또한, 세그먼트는 여러 그룹(예, GR1, GR2, GR3)으로 나눌 수 있으며, 각 그룹의 세그먼트는 실질적으로 동일한 게이트 길이를 가진다.
트랜지스터(T5)의 게이트(420)의 유효 게이트 길이는 3*LG1 + 2*LG2 + 1*LG3이다. 다른 관점에서, 게이트 구조체(426)의 게이트 길이(LG2)는 n*LG1로 표현될 수 있고, 게이트 구조체(428)의 게이트 길이(LG3)는 m*LG1로 표현될 수 있기 때문이다. 따라서, 트랜지스터 T5의 게이트(420)의 유효 게이트 길이는 3*LG1 + 2*n*LG1 + 1*m*LG1, 즉 (3 + 2*n + 1*m)*LG1로 표현될 수도 있다. n = 2 및 m = 4인 일부 실시예에서, 트랜지스터(T5)의 게이트(420)의 유효 게이트 길이는 임계 치수를 가지는 게이트 길이(LG1)의 11배(예, 3 + 2*2 + 1*4배)이다. 그 결과, 트랜지스터(T5)는 장채널 소자로 지칭될 수 있다. 도 4a-4c의 집적 회로(100D)는 또한 도 1a-1c에 설명된 트랜지스터(T1)와 같은 단채널 장치를 소자를 포함할 수 잇음을 알아야 한다.
트랜지스터(T5)는 활성 영역(414)에 배치된 복수의 소스/드레인 영역(434)을 가진다. 더 구체적으로, 소스/드레인 영역(434)은 트랜지스터(T5)의 게이트(420)의 양측에 배치된다. 즉, 소스/드레인 영역(434)은 최외곽 게이트 구조체에 인접하게 배치된다. 도 4a 및 도 4b의 예로서, 하나의 소스/드레인 영역(434)이 최좌측 게이트 구조체(424)에 인접하게 배치되고, 또 다른 하나의 소스/드레인 영역(434)이 최우측 게이트 구조체(428)에 인접하게 배치된다. 일부 실시예에서, 트랜지스터(T5)의 임의의 2개의 인접한 게이트 구조체(424, 426, 428) 사이에 소스/드레인 영역이 없다는 것을 알아야 한다. 즉, 임의의 2개의 인접한 게이트 구조체(424, 426, 428) 사이의 활성 영역(414)의 부분은 도핑되지 않거나 덜 도핑되며, 여기서 이러한 부분의 도펀트 농도는 소스/드레인의 도펀트 농도보다 작다. 실제로, 소스/드레인 영역(434)에는 제1 전압 및 제2 전압이 각각 인가되고, 트랜지스터(T5)를 동작시키기 위해 게이트(420)에 제3 전압이 인가될 수 있다. 즉, 단일 전압(예, 여기에 설명된 제3 전압)이 게이트 구조체(424, 426, 428)에 인가된다.
도 5a, 도 5b 및 도 5c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100E)를 예시하며, 여기서 도 5a는 집적 회로(100E)의 상면도이고, 도 5b는 도 5a의 B-B 라인을 따른 단면도이다. 도 5c는 도 5a 및 도 5b에 예시된 집적 회로(100E)의 등가 회로를 예시한다. 도 5a, 도 5b 및 도 5c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로 관련 세부 사항은 간결성을 위해 반복되지 않는다.
도 5a, 도 5b 및 도 5c에 예시된 바와 같이, 집적 회로(100E)는 트랜지스터(T6)를 포함한다. 도 5a-5c에 예시되지 않았지만, 집적 회로(100E)는 도 1a-1c에 설명된 바와 같이 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
트랜지스터(T6)는 활성 영역(514) 및 활성 영역(514) 상에 배치된 복수의 게이트 구조체(524, 526, 528)를 포함한다. 게이트 길이(LG1)를 가지는 게이트 구조체(524)는 도 4a-4c의 게이트 구조체(424)와 유사하고, 게이트 길이(LG2)를 가지는 게이트 구조체(526)는 도 4a-4c의 게이트 구조체(426)와 유사하며, 게이트 길이(LG3)을 가지는 게이트 구조체(528)는 도 4a-4c의 게이트 구조체(428)와 유사하므로, 관련 구조적 세부 사항은 간결성을 위해 반복되지 않는다. 게이트 구조체(526, 526, 528)는 전기적으로 연결되고 게이트(520)로 통칭될 수 있으며, 해당 게이트(520)는 트랜지스터(T6)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(524, 526, 528)는 동일한 전압 노드에 전기적으로 연결된다.
도 5a-5c의 트랜지스터(T6)는 적어도 게이트 구조체(524, 526, 528)가 X-방향을 따라 무작위로 배열된다는 점에서 도 4a-4c의 트랜지스터(T5)와 다르다. 즉, 예를 들어, 게이트 구조체(524) 및/또는 게이트 구조체(528)는 동일한 게이트 길이(LG1)를 가지는 2개의 게이트 구조체(524) 사이에 존재할 수 있으며, 그 반대도 마찬가지이다.
트랜지스터(T6)는 활성 영역(514)에 배치된 복수의 소스/드레인 영역(534)을 가진다. 더 구체적으로, 소스/드레인 영역(534)은 트랜지스터(T5)의 게이트(520)의 양측에 배치된다. 즉, 소스/드레인 영역(534)은 최외곽 게이트 구조체에 인접하게 배치된다. 도 5a 및 도 5b의 예로서, 하나의 소스/드레인 영역(534)이 최좌측 게이트 구조체(524)에 인접하게 배치되고, 또 다른 하나의 소스/드레인 영역(534)이 최우측 게이트 구조체(524)에 인접하게 배치된다. 일부 실시예에서, 트랜지스터(T5)의 임의의 2개의 인접한 게이트 구조체(524, 526, 528) 사이에 소스/드레인 영역이 없다는 것을 알아야 한다. 즉, 임의의 2개의 인접한 게이트 구조체(524, 526, 528) 사이의 활성 영역(514)의 부분은 도핑되지 않거나 덜 도핑되며, 이 부분의 도펀트 농도는 소스/드레인의 도펀트 농도보다 작다. 실제로, 소스/드레인 영역(534)에는 제1 전압 및 제2 전압이 각각 인가되고, 트랜지스터(T6)를 동작시키기 위해 게이트(520)에 제3 전압이 인가될 수 있다. 즉, 단일 전압(예, 여기에 설명된 제3 전압)이 게이트 구조체(524, 526, 528)에 인가된다.
도 6a, 도 6b 및 도 6c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100F)를 예시하며, 여기서 도 6a는 집적 회로(100F)의 상면도이고, 도 6b는 도 6a의 B-B 라인을 따른 단면도이다. 도 6c는 도 6a 및 도 6b에 예시된 집적 회로의 등가 회로를 예시한다. 도 6a, 도 6b 및 도 6c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100F)는 트랜지스터(T7)를 포함한다. 도 6a-6c에 예시되지 않았지만, 집적 회로(100F)는 도 1a-1c에 설명된 바와 같은 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
트랜지스터(T7)는 X-방향을 따라 연장되는 활성 영역(614, 616)을 가지며, 활성 영역(614, 616)은 Y-방향을 따라 배열된다. 트랜지스터(T7)는 활성 영역(614, 616)에 각각 배치된 접촉부(640)와 해당 접촉부(640)를 전기적으로 연결하도록 접촉부 위에 배치된 금속 라인(650)을 가진다. 따라서, 활성 영역(614)은 접촉부(640)와 금속 라인(650)을 통해 활성 영역(616)에 전기적으로 연결된다. 일부 실시예에서, 접촉부(640) 및 금속 라인(650)은 구리, 알루미늄, 텅스텐 등등 또는 이들의 조합과 같은 적절한 금속으로 형성된다.
제2 트랜지스터(T7)는 활성 영역(614, 616) 상에 배치된 복수의 게이트 구조체(624)를 포함한다. 일부 실시예에서, 게이트 구조체(624) 각각은 게이트 길이(LG1)를 가진다. 즉, 제2 트랜지스터(T7)의 각 게이트 구조체(224)는 실질적으로 동일한 게이트 길이를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다. 일부 실시예에서, 게이트 스페이서(106)는 게이트 구조체(624) 각각의 대향 측벽 상에 배치된다.
일부 실시예에서, 게이트 구조체(624)는 전기적으로 연결되므로 도 6c의 등가 회로에서 게이트(620)로 통칭될 수 있으며, 해당 게이트(620)는 트랜지스터(T7)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(624)는 동일한 전압 노드에 전기적으로 연결된다. 달리 말하면, 트랜지스터(T7)의 게이트(620)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(624))를 가지는 것으로 간주될 수 있으며, 여기서 각 세그먼트는 그 양측벽에 배치된 스페이서(106)를 가진다. 전술한 바와 같이, 각각의 게이트 구조체(624)는 게이트 길이(LG1)를 가진다. 따라서, 게이트 구조체(624)의 개수가 n개이면, 트랜지스터(T7)의 게이트(620)의 유효 게이트 길이는 n*LG1이고, 여기서 n은 1보다 큰 양의 정수이다. 결국, 트랜지스터(T7) 장채널 소자로 지칭될 수 있다. 도 6a-6c의 집적 회로(100F)는 또한 도 1a-1c에 설명된 트랜지스터(T1)와 같은 단채널 소자를 포함할 수 있음을 알아야 한다.
트랜지스터(T7)는 활성 영역(614, 616)에 각각 배치된 복수의 소스/드레인 영역(634)을 가진다. 더 구체적으로, 하나의 소스/드레인 영역(634)이 활성 영역(614)의 제1 측면에 배치되고, 여기서 접촉부(640)는 활성 영역(614)의 제1 측면과 반대인 활성 영역(614)의 제2 측면에 배치된다. 한편, 다른 하나의 소스/드레인 영역(634)은 활성 영역(616)의 제1 측면에 배치되며, 여기서 접촉부(640)는 활성 영역의 제1 측면과 반대되는 활성 영역(616)의 제2 측면에 배치된다. 즉, 소스/드레인 영역(634)은 2개의 분리된 활성 영역(614, 614) 상에 배치된다. 일부 실시예에서, 트랜지스터(T7)의 임의의 2개의 인접한 게이트 구조체(624) 사이에 소스/드레인 영역이 없다는 점을 알아야 한다. 즉, 임의의 2개의 인접한 게이트 구조체(624) 사이의 활성 영역(614, 616)의 부분은 도핑되지 않거나 덜 도핑되며, 여기서 이들 부분의 도펀트 농도는 소스/드레인 영역(634)의 도펀트 농도보다 작다. 트랜지스터(T7)의 동작에 있어서, 소스/드레인 영역(634)에 각각 제1 전압 및 제2 전압이 인가되고, 트랜지스터(T7)를 동작시키기 위해 게이트(620)에 제3 전압이 인가될 수 있다. 즉, 단일 전압(예, 여기에 설명된 제3 전압)이 게이트 구조체(624)에 인가된다. 예를 들어, 접촉부(640) 및 금속 라인(650)을 통해 활성 영역(614)의 소스/드레인 영역(634)으로부터 활성 영역(16)의 소스/드레인 영역(634)으로 전류가 흐를 수 있다.
도 7a, 도 7b 및 도 7c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100G)를 예시하며, 여기서 도 7a는 집적 회로(100G)의 상면도이고, 도 7b는 도 7a의 B-B 라인을 따른 단면도이다. 도 7c는 도 7a 및 도 7b에 예시된 집적 회로(100G)의 등가 회로를 예시한다. 도 7a, 도 7b 및 도 7c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100G)는 트랜지스터(T8)를 포함한다. 도 7a-7c에 예시되지 않았지만, 집적 회로(100G)는 도 1a-1c에 설명된 바와 같은 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
도 6a-6c의 트랜지스터(T7)와 유사하게. 트랜지스터(T8)는 별도의 활성 영역(714, 716)을 가진다. 트랜지스터(T8)는 활성 영역(714, 716) 상에 각각 배치된 접촉부(740) 및 해당 접촉부(740)를 전기적으로 연결하도록 접촉부(740) 위에 배치된 금속 라인(750)을 포함한다.
트랜지스터(T8)는 각각 활성 영역(714, 716) 상에 배치된 복수의 게이트 구조체(724), 복수의 게이트 구조체(726) 및 복수의 게이트 구조체(728)를 포함한다. 게이트 구조체(724, 726, 726)는 전기적으로 연결된다. 일부 실시예에서, 게이트 구조체(724, 726, 728)는 동일한 전압 노드에 전기적으로 연결된다. 일부 실시예에서, 게이트 구조체(724)의 개수는 x개일 수 있고, 게이트 구조체(726)의 개수는 y개일 수 있으며, 게이트 구조체(728)의 개수는 z개일 수 있으며, 여기서 x, y, z는 양의 정수이다. 일부 실시예에서, 게이트 구조체(724) 각각은 게이트 길이(LG1)를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다. 게이트 구조체(726) 각각은 게이트 구조체(724)의 게이트 길이(LG1)보다 큰 게이트 길이(LG2)를 가진다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 n배이고, 여기서 n은 양의 정수이다. 즉, LG2 = n*LG1이며, 여기서 n은 양의 정수이다. 일부 실시예에서, n은 양의 정수이고 1보다 크다(예, n = 2, 3, 4, …). 한편, 게이트 구조체(728) 각각은 게이트 구조체(724)의 게이트 길이(LG1)보다 큰 게이트 길이(LG3)를 가진다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 m배이고, 여기서 m은 양의 정수이다. 즉, LG3 = m*LG1이며, 여기서 m은 양의 정수이다. 일부 실시예에서, m은 양의 정수이고 1보다 크다(예, m = 2, 3, 4, …). 도 7a-7c의 실시예에서, n은 m보다 크다. 예를 들어, n은 3이고, m은 2일 수 있으나, 본 개시 내용은 이것에 한정되지 않는다.
게이트 구조체(724)는 제1 그룹(GR1)을 형성하고, 게이트 구조체(726)는 제2 그룹(GR2)을 형성하고, 게이트 구조체(728)는 제3 그룹(GR3)을 형성한다. 일부 실시예에서, 그룹(GR1, GR2, GR3) 각각은 실질적으로 동일한 게이트 길이를 갖는 적어도 하나의 게이트 구조체를 포함하는 반면, 한 그룹의 게이트 길이는 다른 그룹의 게이트 길이와 다르다. 일부 실시예에서, 그룹(GR1, GR2, GR3)은 X-방향을 따라 순차적으로 배열된다. 일부 실시예에서, 게이트 구조체(724, 726, 726)는 전기적으로 연결되고 게이트(720)로 통칭될 수 있으며, 여기서 게이트(720)는 트랜지스터(T8)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(724, 726, 728)는 동일한 전압 노드에 전기적으로 연결된다. 다른 관점에서, 트랜지스터(T8)의 게이트(720)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(724, 726, 728))를 가지는 것으로 간주될 수 있으며, 여기서 각 세그먼트는 그 양측벽에 배치된 스페이서(106)를 포함한다. 또한, 세그먼트는 여러 그룹(예, GR1, GR2, GR3)으로 나눌 수 있으며, 각 그룹의 세그먼트는 실질적으로 동일한 게이트 길이를 가진다.
전술한 바와 같이, 게이트 구조체(724, 726, 728)의 개수는 각각 x, y, z이고, 여기서 x, y, z는 양의 정수이다. 따라서, 트랜지스터(T8)의 게이트(720)의 유효 게이트 길이는 x*LG1 + y*LG2 + z*LG3이다. 다른 관점에서, 게이트 구조체(726)의 게이트 길이(LG2)는 n*LG1로 표현될 수 있고, 게이트 구조체(728)의 게이트 길이(LG3)는 m*LG1로 표현될 수 있기 때문이다. 따라서, 트랜지스터(T8)의 게이트(720)의 유효 게이트 길이는 x*LG1 + y*n*LG1 + z*m*LG1, 즉, (x + y*n + z*m)*LG1로 표현될 수도 있다. x, y, z, n, m은 모두 정수이므로, x + y*n + z*m 항도 역시 양의 정수이다. 즉, 트랜지스터(T8)의 게이트(720)의 유효 게이트 길이는 임계 치수를 갖는 게이트 길이(LG1)의 수배(예, x + y*n + z*m배)이다. 그 결과, 트랜지스터(T8)는 장채널 소자로 지칭될 수 있다. 도 7a-7c의 집적 회로(100G)는 또한 도 1a-1c에 설명된 트랜지스터(T1)와 같은 단채널 소자를 포함할 수 있음을 알아야 한다.
일부 실시예에서, 게이트 구조체(724, 726, 728)는 X-방향을 따라 무작위로 배열된다. 즉, 예를 들어, 게이트 구조체(724) 및/또는 게이트 구조체(728)는 동일한 게이트 길이(LG1)를 갖는 2개의 게이트 구조체(724) 사이에 존재할 수 있으며 그 반대의 경우도 마찬가지이다. 일부 다른 실시예에서, 게이트 구조체(726) 및/또는 게이트 구조체(728)는 2개의 게이트 구조체(724) 사이에 존재하지 않을 수 있으며, 그 반대도 마찬가지이다.
트랜지스터(T8)는 활성 영역(714, 716)에 각각 배치된 복수의 소스/드레인 영역(734)을 가진다. 더 구체적으로, 하나의 소스/드레인 영역(734)이 활성 영역(714)의 제1 측면에 배치되고, 접촉부(740)가 활성 영역(714)의 제1 측면과 반대되는 활성 영역(714)의 제2 측면에 배치된다. 한편, 다른 하나의 소스/드레인 영역(734)이 활성 영역(716)의 제1 측면에 배치되고, 여기서 접촉부(740)가 활성 영역의 제1 측면과 반대되는 활성 영역(716)의 제2 측면에 배치된다. 즉, 소스/드레인 영역(734)은 2개의 분리된 활성 영역(714, 716) 상에 배치된다. 일부 실시예에서, 트랜지스터(T8)의 임의의 2개의 인접한 게이트 구조체(724, 726, 728) 사이에 소스/드레인 영역이 없다는 점에 유의한다. 즉, 임의의 2개의 인접한 게이트 구조체(724, 726, 728) 사이의 활성 영역(714, 716)의 부분은 도핑되지 않거나 덜 도핑되며, 이 부분의 도펀트 농도는 소스/드레인 영역(734)의 도펀트 농도보다 작다. 트랜지스터(T7)의 동작에 있어서, 소스/드레인 영역(734)에 각각 제1 전압 및 제2 전압이 인가될 수 있고, 트랜지스터(T8)를 동작시키기 위해 게이트(720)에 제3 전압이 인가될 수 있다. 즉, 단일 전압(예, 여기에 설명된 제3 전압)이 게이트 구조체(724, 726, 728)에 인가된다. 예를 들어, 접촉부(740) 및 금속 라인(750)을 통해 활성 영역(714)의 소스/드레인 영역(734)으로부터 활성 영역(716)의 소스/드레인 영역(734)으로 전류가 흐를 수 있다.
도 8a, 도 8b 및 도 8c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100H)를 예시하고, 여기서 도 8a는 집적 회로(100H)의 상면도이고, 도 8b는 도 8a의 B-B 라인을 따른 단면도이다. 도 8c는 도 8a 및 도 8b에 예시된 집적 회로(100H)의 등가 회로를 예시한다. 도 8a, 도 8b 및 도 8c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로, 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100H)는 트랜지스터(T9)를 포함한다. 도 8a-8c에 예시되지 않았지만, 집적 회로(100H)는 도 1a-1c에 설명된 바와 같은 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
트랜지스터(T9)는 X-방향을 따라 연장되는 활성 영역(814, 816, 818)을 가지며, 활성 영역(814, 816, 818)은 Y-방향을 따라 배열된다. 트랜지스터(T9)는 활성 영역(814, 816)에 각각 배치된 접촉부(842)와 해당 접촉부(842)를 전기적으로 연결하도록 접촉부(842) 위에 배치된 금속 라인(852)을 포함한다. 따라서, 활성 영역(814)은 접촉부(842)와 금속 라인(852)을 통해 활성 영역(816)에 전기적으로 연결된다. 한편, 트랜지스터(T9)는 활성 영역(816, 818)에 각각 배치된 접촉부(844)와 해당 접촉부(844)를 전기적으로 연결하도록 접촉부 위에 배치된 금속 라인(854)을 더 포함한다. 따라서, 활성 영역(816)은 접촉부(844) 및 금속 라인(854)을 통해 활성 영역(818)에 전기적으로 연결된다.
트랜지스터(T9)는 예를 들어 BEOL 상호 접속 구조체 내의 하나 이상의 금속 라인 및 비아를 사용하여 전기적으로 연결된 게이트 구조체(821, 822, 823, 824, 825, 826, 827, 828, 829)를 포함한다. 일부 실시예에서, 게이트 구조체(821-829)는 동일한 전압 노드에 전기적으로 연결된다. 게이트 구조체(821, 822, 823)는 활성 영역(814)에 배치되고, 게이트 구조체(824, 825, 826)는 활성 영역(816)에 배치되고, 게이트 구조체(827, 828, 829)는 활성 영역(818)에 배치된다.
일부 실시예에서, 각각의 게이트 구조체(821-829)는 짧은 게이트 길이 또는 긴 게이트 길이를 가질 수 있다. 도 8a 및 도 8b의 예로서, 게이트 구조체(821, 824, 825, 828)는 긴 게이트 길이를 가지는 반면, 게이트 구조체(822, 823, 826, 827, 829)는 짧은 게이트 길이를 가진다. 일부 실시예에서, 게이트 구조체(822, 823, 826, 827, 829)는 실질적으로 동일한 게이트 길이(LG1)를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다. 한편, 게이트 구조체(821, 824, 825, 828)는 실질적으로 동일한 게이트 길이(LG2)를 가진다. 게이트 길이(LG2)는 게이트 길이(LG1)보다 길다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 n배이고, 여기서 n은 양의 정수이다. 즉, LG2 = n*LG1이며, 여기서 n은 양의 정수이다. 일부 실시예에서, n은 양의 정수이고 1보다 크다(예, n = 2, 3, 4, …).
일부 실시예에서, 전기적으로 연결된 게이트 구조체(821-829)는 게이트(820)로 통칭될 수 있으며, 여기서 게이트(820)는 트랜지스터(T9)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(821-829)는 동일한 전압 노드에 전기적으로 연결된다. 달리 말하면, 트랜지스터(T9)의 게이트(820)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(821-829))를 가지는 것으로 간주될 수 있으며, 여기서 각 세그먼트는 그 양측벽에 배치된 스페이서(106)를 포함한다.
일부 실시예에서, 트랜지스터(T9)는 짧은 게이트 길이(LG1)를 가지는 x 게이트 구조체 및 긴 게이트 길이(LG2)(예, 이 경우 x=5 및 y=4)를 가지는 y 게이트 구조체를 포함할 수 있다. 따라서, 트랜지스터(T9)의 게이트(820)의 유효 게이트 길이는 x*LG1 + y*LG2이다. 다른 관점에서, 게이트 길이(LG2)는 n*LG1로 표현될 수 있기 때문에 트랜지스터(T9)의 게이트(820)의 유효 게이트 길이는 x*LG1 + y*n*LG1, 즉 (x + y*n)*LG1으로 표현될 수 있다. x, y, n은 모두 정수이므로, x + y*n 항도 역시 양의 정수이다. 즉, 트랜지스터(T9)의 게이트(820)의 유효 게이트 길이는 임계 치수를 갖는 게이트 길이(LG1)의 수배(예, x + y*n배)이다. 그 결과, 트랜지스터(T9)는 장채널 소자로 지칭될 수 있다. 도 8a-8c의 집적 회로(100H)는 도 1a-1c에 설명된 트랜지스터(T1)와 같은 단채널 소자를 포함할 수 있음을 알아야 한다.
트랜지스터(T9)는 활성 영역(814, 818)에 각각 배치된 복수의 소스/드레인 영역(834)을 포함한다. 더 구체적으로, 하나의 소스/드레인 영역(734)이 활성 영역(814)의 제1 측면에 배치되고, 접촉부(842)가 활성 영역(814)의 제1 측면과 반대되는 활성 영역(814)의 제2 측면에 배치된다. 다른 한편, 다른 하나의 소스/드레인 영역(734)이 활성 영역(818)의 제1 측면에 배치되고, 접촉부(844)가 활성 영역(818)의 제1 측면과 반대되는 활성 영역(818)의 제2 측면에 배치된다. 즉, 소스/드레인 영역(834)은 2개의 분리된 활성 영역(814, 818) 상에 배치된다. 또한, 활성 영역(814, 818) 사이의 활성 영역(816)은 소스/드레인 영역(834)을 포함하지 않는다. 달리 말하면, 전체 활성 영역(816)은 소스/드레인 영역(834)의 도펀트 농도보다 낮은 도펀트 농도를 가진다. 일부 실시예에서, 트랜지스터(T9)의 임의의 2개의 인접한 게이트 구조체(821-829) 사이에 소스/드레인 영역이 없다는 것에 유의한다. 즉, 임의의 2개의 인접한 게이트 구조체(821-829) 사이의 활성 영역(814, 816, 818)의 부분은 도핑되지 않거나 덜 도핑되며, 이러한 부분의 도펀트 농도는 소스/드레인 영역(834)의 도펀트 농도보다 낮다. 트랜지스터(T8)의 동작시, 소스/드레인 영역(834)에 각각 제1 전압 및 제2 전압이 인가되고, 트랜지스터(T9)를 동작시키기 위해 게이트(820)에 제3 전압이 인가될 수 있다. 즉, 단일 전압(예, 여기에서 설명하는 제3 전압)이 게이트 구조체(821-829)에 인가된다. 예를 들어, 활성 영역(816)을 통해 활성 영역(814)의 소스/드레인 영역(834)으로부터 활성 영역(818)의 소스/드레인 영역(834)으로 전류가 흐를 수 있다. 또한, 활성 영역(814)은 접촉부(842) 및 금속 라인(852)을 통해 활성 영역(816)에 전기적으로 연결되고, 활성 영역(816)은 접촉부(844) 및 금속 라인(854)을 통해 활성 영역(818)에 전기적으로 연결된다.
도 8d는 도 8a-8c의 집적 회로(100H)의 블록도이다. 도 8d에 예시된 바와 같이, 블록(821A, 822A, 823A, 824A, 825A, 826A, 827A, 828A, 829A)이 예시되어 있으며, 블록(821A-829A) 각각은 게이트 구조체에 대응한다. 예를 들어, 블록(821A-829A)은 각각 도 8a의 게이트 구조체(821-829)에 대응할 수 있다. 일부 실시예에서, 블록(821A-829A) 각각은 짧은 게이트 길이 또는 긴 게이트 길이를 가질 수 있다. 예를 들어, 짧은 게이트 길이는 도 8a 및 도 8b에 설명된 게이트 길이(LG1)일 수 있고, 긴 게이트 길이는 도 8a 및 도 8b에 설명된 게이트 길이(LG2)일 수 있다. 따라서, 각 블록(821A-829A)은 게이트 길이의 2가지 가능성(예, 짧은 게이트 길이 또는 긴 게이트 길이)을 포함할 수 있다. 이와 관련하여, 집적 회로(100H)의 블록들(821A-829A)의 조합은 29개의 변형을 포함할 수 있다.
도 9a, 도 9b 및 도 9c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100I)를 예시하며, 여기서 도 9a는 집적 회로(100I)의 상면도이고, 도 9b는 도 9b의 B-B 라인을 따른 단면도이다. 도 9c는 도 9a 및 도 9b에 예시된 집적 회로(100I)의 등가 회로를 예시한다. 도 9a, 도 9b 및 도 9c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100I)는 트랜지스터(T10)를 포함한다. 도 9a-9c에 예시되지 않았지만, 집적 회로(100I)는 도 1a-1c에 설명된 바와 같은 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수라는 점에 유의할 가치가 있다.
도 8a-8c의 트랜지스터(T9)와 유사하게. 트랜지스터(T10)는 별도의 활성 영역(914, 916, 918)을 가진다. 활성 영역(914)은 접촉부(942) 및 금속 라인(952)을 통해 활성 영역(916)에 전기적으로 연결된다. 한편, 활성 영역(916)은 접촉부(944) 및 금속 라인(954)을 통해 활성 영역(918)에 전기적으로 연결된다.
트랜지스터(T10)는 게이트 구조체(921, 922, 923, 924, 925, 926, 927, 928, 929)를 포함한다. 게이트 구조체(921, 922, 923)는 활성 영역(914) 상에 배치되고, 게이트 구조체(924, 925, 926)는 활성 영역(916) 상에 배치되고, 게이트 구조체(927, 928, 929)는 활성 영역(918) 상에 배치된다.
일부 실시예에서, 게이트 구조체(921-929)는 실질적으로 동일한 게이트 길이(LG1)를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다.
일부 실시예에서, 게이트 구조체(921-929)는 전기적으로 연결되고 게이트(920)로 통칭될 수 있으며, 여기서 게이트(920)는 트랜지스터(T10)의 게이트로서 기능한다. 일부 실시예에서, 게이트 구조체(921-929)는 동일한 전압 노드에 전기적으로 연결된다. 달리 말하면, 트랜지스터(T10)의 게이트(920)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(921-929))를 가지는 것으로 간주될 수 있으며, 각각의 세그먼트는 그 양측벽에 배치된 스페이서(106)를 포함한다.
일부 실시예에서, 트랜지스터(T10)는 게이트 길이(LG1)를 가지는 x개(예, 이 경우 x=9)의 게이트 구조체를 포함할 수 있다. 따라서, 트랜지스터(T10)의 게이트(920)의 유효 게이트 길이는 x*LG1이다. 그 결과, 트랜지스터(T10)는 장채널 소자로 지칭될 수 있다. 도 9a-9c의 집적 회로(100I)는 도 1a-1c에 설명된 트랜지스터(T1)와 같은 단채널 소자를 포함할 수 있음을 알아야 한다.
일부 실시예에서, 게이트 구조체(921-929)는 상이한 임계 전압을 포함할 수 있다. 각 게이트 구조체(921-929)의 임계 전압은 게이트 유전체 및 그 내부의 일함수 금속층(들)의 재료 조성 및/또는 두께에 의존할 수 있다. 그 결과, 게이트(920)의 등가 임계 전압은 게이트 구조체(921-929)의 임계 전압에 의존한다.
트랜지스터(T9)는 활성 영역(914, 918)에 각각 배치된 복수의 소스/드레인 영역(934)을 가진다. 소스/드레인 영역(934), 활성 영역(914, 916, 918), 게이트 구조체(921-929), 접촉부(942, 944) 및 금속 라인(952, 954) 간의 관계는 소스/드레인 영역(834), 활성 영역(814, 816, 818), 게이트 구조체(821-829), 접촉부(842, 844) 및 금속 라인(852, 854) 간의 관계와 유사하므로, 관련 구조적 세부 사항은 간결성을 위해 반복되지 않을 것이다.
도 9d는 도 9a-9c의 집적 회로(100I)의 블록도이다. 도 9d에 예시된 바와 같이, 블록(921A, 922A, 923A, 924A, 925A, 926A, 927A, 928A, 929A)이 예시되어 있으며, 블록(921A-929A) 각각은 게이트 구조체에 대응한다. 예를 들어, 블록(921A-929A)은 각각 도 9a의 게이트 구조체(921-929)에 대응할 수 있다. 전술한 바와 같이, 각 블록(921A-929A)은 서로 다른 임계 전압을 갖는 게이트 구조체를 의미할 수 있다. 예를 들어, N7 기술 노드의 경우, 초저 임계 전압(ULVT), 낮은 임계 전압(LVT) 및 표준 임계 전압(SVT)과 같은 3가지 범주의 임계 전압이 있다. 이와 관련하여, 각 블록(921A-929A)은 3가지 임계 전압 가능성을 포함할 수 있다. 따라서, 집적 회로(100I)의 블록(921A-929A)의 조합은 39개의 변형을 포함할 수 있다. 한편, N5 기술 노드와 관련하여, 5가지 범주의 임계 전압이 있을 수 있다. 그 결과, 집적 회로(100I)의 블록(921A-929A)의 조합은 59개의 변형을 포함할 수 있다.
도 10a, 도 10b 및 도 10c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100J)를 예시하고, 여기서 도 10a는 집적 회로(100J)의 상면도이고, 도 10b는 도 10a의 B-B 라인을 따른 단면도이다. 도 10c는 도 10a 및 도 10b의 등가 회로를 예시한다. 도 10a, 도 10b 및 도 10c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로, 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100J)는 활성 영역(1014) 및 활성 영역(1014) 상에 배치된 게이트 구조체(1022, 1024, 1026, 1028)를 포함한다. 집적 회로(100J)는 활성 영역(1014)에 배치된 소스/드레인 영역(1031, 1032, 1033, 1034, 1035)을 더 포함한다. 소스/드레인 영역(1031, 1032)은 게이트 구조체(1022)의 양측에 있으며, 게이트 구조체(1022)와 소스/드레인 영역(1031, 1032)은 트랜지스터(T111)를 형성한다. 소스/드레인 영역(1032, 1033)은 게이트 구조체(1024)의 양측에 있으며, 게이트 구조체(1024) 및 소스/드레인 영역(1032, 1033)은 트랜지스터(T112)를 형성한다. 소스/드레인 영역(1033, 1034)은 게이트 구조체(1026)의 양측에 있으며, 게이트 구조체(1026) 및 소스/드레인 영역(1033, 1034)은 트랜지스터(T113)를 형성한다. 소스/드레인 영역(1034, 1035)은 게이트 구조체(1028)의 양측에 있으며, 게이트 구조체(1028) 및 소스/드레인 영역(1034, 1035)은 트랜지스터(T114)를 형성한다.
일부 실시예에서, 게이트 구조체(1022, 1028)는 실질적으로 동일한 게이트 길이(LG1)를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다. 한편, 게이트 구조체(1024, 1026)는 실질적으로 동일한 게이트 길이(LG2)를 가진다. 게이트 길이(LG2)는 게이트 길이(LG1)보다 길다. 따라서, 트랜지스터(T111, T114)는 단채널 소자로 지칭될 수 있고, 트랜지스터(T112, T113)는 장채널 소자로 지칭될 수 있다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 n배이고, 여기서 n은 양의 정수이다. 즉, LG2 = n*LG1이며, 여기서 n은 양의 정수이다. 일부 실시예에서, n은 양의 정수이고 1보다 크다(예, n = 2, 3, 4, …).
집적 회로(100J)는 소스/드레인 영역(1031, 1035) 상에 각각 배치된 접촉부(1042) 및 해당 접촉부(1042) 위에 배치되어 접촉부(1042)를 전기적으로 연결하는 금속 라인(1052)을 더 포함한다.
도 11a, 도 11b 및 도 11c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100K)를 예시하고, 여기서 도 11a는 집적 회로(100K)의 상면도이고, 도 11b는 도 11a의 B-B 라인을 따른 단면도이다. 도 11c는 도 11a 및 도 11b에 예시된 집적 회로(100K)의 등가 회로를 예시한다. 도 11a, 도 11b 및 도 11c의 일부 요소는 도 1a, 도 1b 및 도 1c에 설명된 것과 유사하므로, 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100K)는 Y-방향을 따라 배치된 활성 영역(1114, 1116), 활성 영역(1114) 상에 배치된 게이트 구조체(1122, 1124) 및 활성 영역(1116) 상에 배치된 게이트 구조체(1126, 1128)를 포함한다. 집적 회로(100K)는 활성 영역(1114)에 배치된 소스/드레인 영역(1131, 1132, 1133) 및 활성 영역(1116)에 배치된 소스/드레인 영역(1134, 1135, 1136)을 더 포함한다. 소스/드레인 영역(1131, 1132)은 게이트 구조체(1122)의 양측에 있으며, 게이트 구조체(1122) 및 소스/드레인 영역(1131, 1132)은 트랜지스터(T121)를 형성한다. 소스/드레인 영역(1132, 1133)은 게이트 구조체(1124)의 양측에 있으며, 게이트 구조체(1124) 및 소스/드레인 영역(1132, 1133)은 트랜지스터(T122)를 형성한다. 소스/드레인 영역(1134, 1135)은 게이트 구조체(1126)의 양측에 있으며, 게이트 구조체(1126) 및 소스/드레인 영역(1134, 1135)은 트랜지스터(T123)를 형성한다. 소스/드레인 영역(1135, 1136)은 게이트 구조체(1128)의 양측에 있으며, 게이트 구조체(1128) 및 소스/드레인 영역(1135, 1136)은 트랜지스터(T124)를 형성한다.
일부 실시예에서, 게이트 구조체(1122, 1128)는 실질적으로 동일한 게이트 길이(LG1)를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다. 한편, 게이트 구조체(1124, 1126)는 실질적으로 동일한 게이트 길이(LG2)를 가진다. 게이트 길이(LG2)는 게이트 길이(LG1)보다 길다. 따라서, 트랜지스터(T121, T124)는 단채널 소자로 지칭될 수 있고, 트랜지스터(T122, T123)는 장채널 소자로 지칭될 수 있다. 일부 실시예에서, 게이트 길이(LG2)는 게이트 길이(LG1)의 n배이고, 여기서 n은 양의 정수이다. 즉, LG2 = n*LG1이며, 여기서 n은 양의 정수이다. 일부 실시예에서, n은 양의 정수이고 1보다 크다(예, n = 2, 3, 4, …).
집적 회로(100K)는 소스/드레인 영역(1033, 1034)에 각각 배치된 접촉부(1142) 및 해당 접촉부(1142) 위에 배치되어 접촉부(1142)를 전기적으로 연결하는 금속 라인(1152)을 더 포함한다.
도 12a, 도 12b 및 도 12c는 본 개시 내용의 일부 실시예에 따른 집적 회로(100L)를 예시하고, 여기서 도 12a는 집적 회로(100L)의 상면도이고, 도 12b는 도 12a의 B-B 라인을 따른 단면도이다. 도 12c는 도 12a 및 도 12b의 등가 회로를 예시한다. 도 12a, 도 12b 및 도 12c의 일부 요소는 도 1a-1c에 설명된 것과 유사하므로, 관련 세부 사항은 간결성을 위해 반복되지 않는다.
집적 회로(100L)는 Y-방향을 따라 배열된 반도체 핀(1211, 1212, 1213, 1214, 1215)을 포함한다. 일부 실시예에서, X-방향을 따라, 반도체 핀(1211, 1212, 1213)은 반도체 핀(1214, 1215)보다 길다. 집적 회로(100L)는 게이트 구조체(1220, 1221, 1222, 1223, 1224, 1225, 1226, 1227, 1228, 1229)를 더 포함하고, 여기서 게이트 구조체(1220, 1221, 1222, 1223)는 반도체 핀(1211, 1212, 1213)과 교차하고, 게이트 구조체(1224, 1225, 1226, 1227, 1228, 1229)는 반도체 핀(1211, 1212, 1213, 1214, 1215)과 교차한다. 일부 실시예에서, 게이트 구조체(1220-1229)는 실질적으로 동일한 게이트 길이(LG1)를 가지며, 여기서 게이트 길이(LG1)는 대응하는 기술 노드에서 임계 치수이다.
집적 회로(100L)는 소스/드레인 영역(1231, 1232, 1233)을 더 포함한다. 일부 실시예에서, 소스/드레인 영역(1231)은 반도체 핀(1211, 1212, 1213)에 배치되고 게이트 구조체(1220)에 인접한다. 소스/드레인 영역(1232)은 반도체 핀(1211, 1212, 1213, 1214, 1215)에 배치되고, 게이트 구조체(1223, 1225) 사이에 배치된다. 소스/드레인 영역(1233)은 반도체 핀(1211, 1212, 1213)에 배치되고, 게이트 구조체(1229)에 인접한다.
일부 실시예에서, 게이트 구조체(1220-1223)는 전기적으로 연결되고 게이트(1242)로 통칭될 수 있으며, 여기서 게이트(1242) 및 소스/드레인 영역(1231, 1232)은 트랜지스터(T131)를 형성한다. 일부 실시예에서, 게이트 구조체(1220-1223)는 동일한 전압 노드에 전기적으로 연결된다. 한편, 게이트 구조체(1224-1229)는 전기적으로 연결되어 있고 게이트(1244)로 통칭될 수 있으며, 여기서 게이트(1244) 및 소스/드레인 영역(1232, 1233)이 트랜지스터(T132)를 형성한다. 일부 실시예에서, 게이트 구조체(1224-1229)는 동일한 전압 노드에 전기적으로 연결된다. 다른 관점에서, 트랜지스터(T131)의 게이트(1242)는 X-방향을 따라 배열된 여러 세그먼트(예, 게이트 구조체(1220-1223))를 가지는 것으로 간주될 수 있으며, 각 세그먼트는 그 양측벽에 배치된 스페이서(106)를 포함한다. 전술한 바와 같이, 게이트 구조체(1220-1223) 각각은 게이트 길이(LG1)를 가진다. 따라서, 트랜지스터(T131)의 게이트(1242)의 유효 게이트 길이는 4*LG1이다. 예를 들어, 게이트 길이(LG1)가 약 5 nm이면, 게이트(1242)의 유효 게이트 길이는 약 20 nm이다. 한편, 게이트 구조체(1224-1229) 각각은 게이트 길이(LG1)를 가진다. 따라서, 트랜지스터(T132)의 게이트(1244)의 유효 게이트 길이는 6*LG1이다. 예를 들어, 게이트 길이(LG1)가 약 5 nm이면, 게이트(1244)의 유효 게이트 길이는 약 30 nm이다. 그 결과, 도 12a-12c의 실시예에서, 트랜지스터(T131)는 3개의 반도체 핀(1211, 1212, 1213)을 가지며, 트랜지스터(T131)의 게이트(1242)는 4개의 세그먼트(예, 게이트 구조체(1220-1223))를 가진다. 한편, 트랜지스터(T132)는 5개의 반도체 핀(1211, 1212, 1213, 1214, 1215)을 가지고, 트랜지스터(T132)의 게이트(1244)는 6개의 세그먼트(예, 게이트 구조체(1224-1229))를 가진다.
도 13은 일부 실시예에 따른 전자 설계 자동화(EDA) 시스템(1300)의 개략도이다. 하나 이상의 실시예에 따른 집적 회로(100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H)의 레이아웃 다이어그램과 같은 설계 레이아웃을 생성하는 여기에 설명된 방법은 일부 실시에에 따라 예를 들어 EDA 시스템(1300)을 사용하여 구현 가능하다. 일부 실시예에서, EDA 시스템(1300)은 하드웨어 프로세서(1302) 및 비일시적 컴퓨터 판독 가능 저장 매체(1304)를 포함하는 범용 컴퓨팅 장치이다. 컴퓨터 판독 가능 저장 매체(1304)는 무엇보다도 실행 가능한 명령 세트(1306), 설계 레이아웃(1307), 설계 규칙 검사(DRC) 데크(1309) 또는 상기 명령 세트를 실행하기 위한 임의의 중간 데이터로 인코딩되고, 즉 이들을 저장한다. 각각의 설계 레이아웃(1307)은 예를 들어 GSII 파일과 같은 집적 칩(예, 집적 회로(100A-100H))의 그래픽 표현을 포함한다. 각 DRC 데크(1309)는 설계 레이아웃(1307)의 제작을 위해 선택된 반도체 공정에 특정한 설계 규칙의 목록을 포함한다. 예를 들어, 하드웨어 프로세서(1302)에 의한 명령(1306), 설계 레이아웃(1307) 및 DRC 데크(1309)의 실행은 하나 이상의 실시예에 따라 여기에 설명된 방법(이하, 언급된 프로세스 및/또는 방법)의 일부 또는 전부를 구현하는 EDA 툴을 표현한다(적어도 부분적으로).
프로세서(1302)는 버스(1308)를 통해 컴퓨터 판독 가능 저장 매체(1304)에 전기적으로 연결된다. 프로세서(1302)는 또한 버스(1308)에 의해 I/O 인터페이스(1310)에 전기적으로 연결된다. 네트워크 인터페이스(1312)가 또한 버스(1308)를 통해 프로세서(1302)에 전기적으로 연결된다. 네트워크 인터페이스(1312)는 네트워크(1314)에 연결되어 있어서, 프로세서(1302) 및 컴퓨터 판독 가능 저장 매체(1304)는 네트워크(1314)를 통해 외부 요소에 접속될 수 있다. 프로세서(1302)는 EDA 시스템(1300)이 레이아웃 설계 동작을 수행하도록 사용될 수 있게 컴퓨터 판독 가능 저장 매체(1304)에 인코딩된 명령(1306)을 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1302)는 중앙 처리 장치(CPU), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 장치이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1304)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 소자)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(1304)는 반도체 또는 고체 상태 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1304)는 컴팩트 디스크 판독 전용 메모리(CD-ROM), 컴팩트 디스크 판독/쓰기(CD-R/W) 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1304)는 언급 된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 데 EDA 시스템(1300)(이러한 실행은 (적어도 부분적으로) EDA 툴을 표현함)을 사용할 수 있게 구성된 명령(1306), 설계 레이아웃(예, 이전에 논의된 집적 회로(100A-100H)의 레이아웃), DRC 데크(1309)를 저장한다.
EDA 시스템(1300)은 I/O 인터페이스(1310)를 포함한다. I/O 인터페이스(1310)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(1310)는 정보 및 명령을 프로세서(1302)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향키를 포함한다.
EDA 시스템(1300)은 또한 프로세서(1302)에 연결된 네트워크 인터페이스(1312)를 포함한다. 네트워크 인터페이스(1312)는 EDA 시스템(1300)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(1314)와 통신할 수 있게 한다. 네트워크 인터페이스(1312)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET과 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 2개 이상의 EDA 시스템(1300)에서 구현된다.
EDA 시스템(1300)은 I/O 인터페이스(1310)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1310)를 통해 수신된 정보는 명령, 데이터, 설계 규칙, 표준셀의 라이브러리 및/또는 프로세서(1302)에 의한 처리를 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1308)를 통해 프로세서(1302)로 전송된다. EDA 시스템(1300)은 I/O 인터페이스(1310)를 통해 사용자 인터페이스(UI)(1316)과 관련된 정보를 수신하도록 구성된다. 정보는 컴퓨터 판독 가능 매체(1304)에 UI(1316)로서 저장된다.
일부 실시예에서, 표준셀을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.에서 입수 가능한 VIRTUOSO®와 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예에서, 상기 과정은 비일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 기능으로 구현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는 한정되는 것은 아니지만, 외부/휴대용 및/또는 내부/내장 저장 장치 또는 메모리 장치, 예를 들어 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리를 포함한다.
또한, 예를 들어 네트워크(1314)에 의해 EDA 시스템(1300)으로부터 생성된 검증된 레이아웃을 수신하는 마스크 하우스(1330)가 도 13에 예시되어 있다. 마스크 하우스(1330)는 EDA 시스템(1300)에서 생성된 검증된 레이아웃을 기초로 하나 이상의 포토마스크(예, IC(100A-100H)를 제조하는 데 사용되는 포토마스크)를 제작하기 위한 마스크 제작 툴(1332)(예, 마스크 라이터(writer))을 포함한다. IC 제작소("Fab")(1320)가 예를 들어, 네트워크(1314)에 의해 마스크 하우스(1330) 및 EDA 시스템(1300)에 연결될 수 있다. Fab(1320)은 마스크 하우스(1330)에 의해 제조된 포토 마스크를 사용하여 IC 칩(예, IC(100A-100H))을 제조하기 위한 IC 제조 툴(1322)을 포함한다. 제한적이 아닌 예로서, IC 제조 툴(1322)은 IC 칩을 제조하기 위한 클러스터 툴일 수 있다. 클러스터 툴은 중앙에 웨이퍼 핸들링 로봇이 삽입된 다면체 이송 챔버, 다면체 이송 챔버의 각 벽면에 위치된 복수의 프로세스 챔버(예, CVD 챔버, PVD 챔버, 에칭 챔버, 어닐링 챔버 등) 및 이송 챔버의 다른 벽면에 설치된 로드락 챔버를 포함하는 다중 반응 챔버-타입 복합 장비일 수 있다.
일부 실시예에서, EDA 시스템(1300), 마스크 하우스(1330) 및 FAB(1320) 중 2개 이상이 단일 회사에 의해 소유된다. 예를 들어, EDA 시스템(1300), 마스크 하우스(1330) 및 FAB(1320) 중 둘 이상이 공용 시설에 공존하며 공용 자원을 사용한다. 일부 다른 실시예에서, EDA 시스템(1300)은 마스크 하우스(1330) 및 FAB(1320)와는 다른 엔티티인 디자인 하우스에 의해 소유된다. 이러한 실시예에서, EDA 시스템(130)을 소유하는 마스크 하우스(1330), FAB(1320) 및 디자인 하우스는 각각 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 대해 서비스를 제공 및/또는 수신한다.
전술한 바와 같은 집적 회로 구조체는 첨단 기술 노드에 적용 가능한 장채널 소자 레이아웃 패턴을 갖는 레이아웃 스타일을 설명하기 위한 일부의 예이다. 전술한 이 개념은 또한 게이트-올-어라운드(GAA) FET 및/또는 나노와이어 FET와 같은 다른 반도체 소자에 통합될 수 있으며, 10, 7, 5, 3 nm 기술 노드와 같은 여러 기술 노드에서 구현될 수 있다.
상기 논의에 기초하여, 본 개시 내용은 여러 가지 장점을 제공함을 알 수 있다. 그러나, 다른 실시예는 추가적인 장점을 제공할 수 있고, 모든 장점이 본 명세서에 반드시 개시되는 것은 아니며 모든 실시예에 대해 특별한 장점이 요구되지 않는다는 것이 이해된다. 하나의 장점은 장채널 트랜지스터의 게이트가 하나 이상의 활성 영역(들)에 배열된 여러 세그먼트로 분할될 수 있다는 것이다. 각각의 세그먼트는 대응하는 기술 노드의 임계 치수와 동일한 게이트 길이를 가지거나 임계 치수의 몇 배일 수 있다. 한편, 각 세그먼트는 서로 다른 임계 전압을 가질 수 있다. 이것은 더 유연한 회로 레이아웃 설계를 허용한다.
본 개시 내용의 일부 실시예에서, 집적 회로(IC) 구조체는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제1 활성 영역 및 제1 활성 영역 상에 배치된 제1 게이트를 포함하고, 여기서 제1 게이트는 제1 활성 영역의 길이 방향에 평행한 제1 방향을 따라 제1 유효 게이트 길이를 가진다. 제2 트랜지스터는 제2 활성 영역 및 제2 활성 영역 상에 배치된 제2 게이트를 포함하고, 제1 방향을 따라 배열되고 서로 분리된 복수의 게이트 구조체를 포함하고, 제2 게이트는 제1 방향을 따라 제2 유효 게이트 길이를 가지며, 제2 유효 게이트 길이는 제1 유효 게이트 길이의 n배이고, n은 1보다 큰 양의 정수이다.
본 개시 내용의 일부 실시예에서, IC 구조체는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제1 활성 영역, 제1 게이트, 복수의 게이트 스페이서, 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 제1 및 제2 활성 영역은 분리 구조체에 의해 분리되고 제1 방향을 따라 연장된다. 제1 게이트는 제1 및 제2 활성 영역에 각각 배치된 복수의 게이트 구조체를 가지며, 게이트의 유효 게이트 길이는 제1 방향을 따라 제1 트랜지스터의 기술 노드의 임계 치수의 n배이고, n은 양의 정수이고 1보다 크다. 게이트 스페이서는 제1 게이트의 게이트 구조체 각각에 인접하게 배치된다. 제1 소스/드레인 영역은 제1 활성 영역에 있다. 제2 소스/드레인 영역은 제2 활성 영역에 있다. 제2 트랜지스터는 제1 트랜지스터의 기술 노드의 임계 치수와 실질적으로 동일한 게이트 길이를 가진다.
본 개시 내용의 일부 실시예에서, 방법은: 기판 위에 제1 방향을 따라 연장되는 제1 활성 영역 및 제2 활성 영역을 형성하는 단계 - 제1 활성 영역 및 제2 활성 영역은 분리 구조체에 의해 분리됨 -; 제1 활성 영역 위에 제1 게이트 구조체를 형성하는 단계; 제2 활성 영역 위에 복수의 제2 게이트 구조체를 형성하는 단계 - 제2 게이트 구조체의 게이트 길이의 합은 제1 방향을 따라 제1 게이트 구조체의 게이트 길이의 n배이고, n은 1보다 큰 양의 정수임 -; 제1 활성 영역에 제1 소스/드레인 영역을 형성하는 단계; 및 제2 활성 영역에 제2 소스/드레인 영역을 형성하는 단계 - 2개의 인접한 제2 게이트 구조체 사이의 제2 활성 영역의 부분은 제2 소스/드레인 영역보다 더 낮은 도펀트 농도를 가짐 - 를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
집적 회로(IC) 구조체로서:
제1 트랜지스터 및 제2 트랜지스터를 포함하고;
상기 제1 트랜지스터는:
제1 활성 영역 및 상기 제1 활성 영역 상에 배치된 제1 게이트를 포함하고, 상기 제1 게이트는 상기 제1 활성 영역의 길이 방향에 평행한 제1 방향을 따라 제1 유효 게이트 길이를 가지며,
상기 제2 트랜지스터는:
제2 활성 영역 및 상기 제2 활성 영역 상에 배치된 제2 게이트를 포함하고, 상기 제2 게이트는 상기 제1 방향을 따라 배열되고 서로 분리된 복수의 게이트 구조체를 포함하고, 상기 제2 게이트는 상기 제1 방향을 따라 제2 유효 게이트 길이를 가지며, 상기 제2 유효 게이트 길이는 상기 제1 유효 게이트 길이의 n배이고, n은 1보다 큰 양의 정수인 것인, IC 구조체.
[실시예 2]
실시예 1에 있어서,
상기 제2 게이트의 게이트 구조체는 동일한 전압 노드에 전기적으로 연결되는 것인, IC 구조체.
[실시예 3]
실시예 1에 있어서,
각각의 상기 게이트 구조체는 상기 제1 유효 게이트 길이와 실질적으로 동일한 게이트 길이를 가지며, 상기 게이트 구조체의 개수는 n인 것인, IC 구조체.
[실시예 4]
실시예 1에 있어서,
상기 제2 트랜지스터는 상기 제2 게이트의 각 게이트 구조체의 대향 측벽에 인접하게 배치된 복수의 게이트 스페이서를 더 포함하는 것인, IC 구조체.
[실시예 5]
실시예 1에 있어서,
상기 제2 트랜지스터는 상기 제2 활성 영역에 복수의 소스/드레인 영역을 더 포함하고, 상기 소스/드레인 영역은 각각 상기 제2 게이트의 게이트 구조체 중 최외곽 2개의 게이트 구조체에 인접하고, 상기 제2 게이트의 게이트 구조체 중 최외곽 2개의 게이트 구조체 사이의 상기 제2 활성 영역의 부분은 상기 소스/드레인 영역의 도펀트 농도보다 낮은 도펀트 농도를 가지는 것인, IC 구조체.
[실시예 6]
실시예 1에 있어서,
상기 제2 게이트의 제1 세트의 게이트 구조체는 제1 게이트 길이를 가지고, 상기 제1 게이트 길이는 상기 제1 유효 게이트 길이의 m배이고, 제2 세트의 상기 게이트 구조체는 제2 게이트 길이를 가지며, 상기 제2 게이트 길이는 상기 제1 유효 게이트 길이의 o배이고, 상기 m과 o는 서로 다른 양의 정수인 것인, IC 구조체.
[실시예 7]
실시예 6에 있어서,
상기 제1 방향을 따라, 상기 제1 세트의 게이트 구조체는 상기 제2 세트의 게이트 구조체 중 인접한 2개의 게이트 구조체 사이에 있지 않은 것인, IC 구조체.
[실시예 8]
실시예 1에 있어서,
상기 제1 유효 게이트 길이는 상기 IC 구조체에서 최소 게이트 길이인 것인, IC 구조체.
[실시예 9]
실시예 1에 있어서,
상기 제1 활성 영역은 하나 이상의 반도체 핀을 포함하는 것인, IC 구조체.
[실시예 10]
실시예 1에 있어서,
상기 제2 활성 영역은 하나 이상의 반도체 핀을 포함하는 것인, IC 구조체.
[실시예 11]
집적 회로(IC) 구조체로서:
제1 트랜지스터 및 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터는:
분리 구조체에 의해 분리되고 제1 방향을 따라 연장되는 제1 및 제2 활성 영역;
상기 제1 및 제2 활성 영역에 각각 배치된 복수의 게이트 구조체를 가지는 게이트 - 상기 게이트의 유효 게이트 길이는 상기 제1 방향을 따라 상기 제1 트랜지스터의 기술 노드의 임계 치수의 n배이고, n은 1보다 큰 양의 정수임 -;
상기 게이트의 게이트 구조체 각각에 인접하게 배치된 복수의 게이트 스페이서;
상기 제1 활성 영역에 있는 제1 소스/드레인 영역;
상기 제2 활성 영역에 있는 제2 소스/드레인 영역
을 포함하고,
상기 제2 트랜지스터는 상기 제1 트랜지스터의 기술 노드의 임계 치수와 실질적으로 동일한 게이트 길이를 가진 것인, IC 구조체.
[실시예 12]
실시예 11에 있어서,
상기 제1 트랜지스터의 게이트 구조체는 상기 제1 트랜지스터의 기술 노드의 임계 치수와 실질적으로 동일한 게이트 길이를 가지는 것인, IC 구조체.
[실시예 13]
실시예 12에 있어서,
상기 제1 트랜지스터의 게이트 구조체 중 적어도 2개는 상이한 임계 전압을 가지는 것인, IC 구조체.
[실시예 14]
실시예 11에 있어서,
제1 세트의 상기 게이트 구조체는 제1 게이트 길이를 가지고, 상기 제1 게이트 길이는 상기 제1 트랜지스터의 기술 노드의 임계 치수의 m배이고, 제2 세트의 상기 게이트 구조체는 제2 게이트 길이를 가지고, 상기 제2 게이트 길이는 상기 제1 트랜지스터의 기술 노드의 임계 치수의 o배이고, 상기 m과 o는 서로 다른 양의 정수인 것인, IC 구조체.
[실시예 15]
실시예 14에 있어서,
상기 제1 세트의 게이트 구조체의 개수는 상기 제2 세트의 게이트 구조체의 개수와 상이한 것인, IC 구조체.
[실시예 16]
실시예 11에 있어서,
상기 제1 활성 영역 상에 배치된 제1 접촉부 - 상기 제1 접촉부는 상기 제1 활성 영역의 제1 측면에 있고, 상기 제1 소스/드레인 영역은 상기 제1 활성 영역의 상기 제1 측면과 반대되는 상기 제1 활성 영역의 제2 측면에 있음 -;
상기 제2 활성 영역 상에 배치된 제2 접촉부 - 상기 제2 접촉부는 상기 제2 활성 영역의 제1 측면에 있고, 상기 제2 소스/드레인 영역은 상기 제2 활성 영역의 상기 제1 측면과 반대되는 상기 제2 활성 영역의 제2 측면에 있음 -; 및
상기 제1 접촉부와 상기 제2 접촉부를 전기적으로 연결하는 금속 라인
을 더 포함하는, IC 구조체.
[실시예 17]
방법으로서,
기판 위에 제1 방향을 따라 연장되는 제1 활성 영역 및 제2 활성 영역을 형성하는 단계 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 분리 구조체에 의해 분리됨 -;
상기 제1 활성 영역 위에 제1 게이트 구조체를 형성하는 단계;
상기 제2 활성 영역 위에 복수의 제2 게이트 구조체를 형성하는 단계 - 상기 제2 게이트 구조체의 게이트 길이의 합은 상기 제1 방향을 따라 상기 제1 게이트 구조체의 게이트 길이의 n배이고, n은 1보다 큰 양의 정수임 -;
상기 제1 활성 영역에 제1 소스/드레인 영역을 형성하는 단계; 및
상기 제2 활성 영역에 제2 소스/드레인 영역을 형성하는 단계 - 2개의 인접한 제2 게이트 구조체 사이의 상기 제2 활성 영역의 부분은 상기 제2 소스/드레인 영역보다 더 낮은 도펀트 농도를 가짐 -
를 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 제2 게이트 구조체를 형성하는 단계는 상기 제2 게이트 구조체의 각각의 게이트 길이가 상기 제1 게이트 구조체의 게이트 길이와 실질적으로 동일하도록 수행되는 것인, 방법.
[실시예 19]
실시예 17에 있어서,
상기 제2 게이트 구조체를 형성하는 단계는 제1 그룹의 상기 제2 게이트 구조체의 게이트 길이가 각각 상기 제1 게이트 구조체의 게이트 길이의 m배이고, 제2 그룹의 상기 제2 게이트 구조체의 게이트 길이가 각각 상기 제1 게이트 구조체의 게이트 길이의 o배가 되도록 수행되는 것인, 방법.
[실시예 20]
실시예 17에 있어서,
상기 제2 게이트 구조체의 대향 측벽 상에 게이트 스페이서를 형성하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 집적 회로(IC) 구조체로서:
    제1 트랜지스터 및 제2 트랜지스터를 포함하고;
    상기 제1 트랜지스터는:
    제1 활성 영역 및 상기 제1 활성 영역 상에 배치된 제1 게이트를 포함하고, 상기 제1 게이트는 상기 제1 활성 영역의 길이 방향에 평행한 제1 방향을 따라 제1 유효 게이트 길이를 가지며,
    상기 제2 트랜지스터는:
    제2 활성 영역 및 상기 제2 활성 영역 상에 배치된 제2 게이트를 포함하고, 상기 제2 게이트는 상기 제1 방향을 따라 배열되고 서로 분리된 복수의 게이트 구조체를 포함하고, 상기 제2 게이트는 상기 제1 방향을 따라 제2 유효 게이트 길이를 가지며, 상기 제2 유효 게이트 길이는 상기 제1 유효 게이트 길이의 n배이고, n은 1보다 큰 양의 정수이고,
    상기 제2 트랜지스터는 상기 제2 활성 영역에 복수의 소스/드레인 영역을 더 포함하고, 상기 소스/드레인 영역은 각각 상기 제2 게이트의 게이트 구조체 중 최외곽 2개의 게이트 구조체에 인접하고,
    상기 최외곽 2개의 게이트 구조체 사이의 영역에는 소스/드레인 영역이 없는 것인, IC 구조체.
  2. 제1항에 있어서,
    상기 제2 게이트의 게이트 구조체는 동일한 전압 노드에 전기적으로 연결되는 것인, IC 구조체.
  3. 제1항에 있어서,
    각각의 상기 게이트 구조체는 상기 제1 유효 게이트 길이와 동일한 게이트 길이를 가지며, 상기 게이트 구조체의 개수는 n인 것인, IC 구조체.
  4. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 제2 게이트의 각 게이트 구조체의 대향 측벽에 인접하게 배치된 복수의 게이트 스페이서를 더 포함하는 것인, IC 구조체.
  5. 제1항에 있어서,
    상기 제2 게이트의 게이트 구조체 중 최외곽 2개의 게이트 구조체 사이의 상기 제2 활성 영역의 부분은 상기 소스/드레인 영역의 도펀트 농도보다 낮은 도펀트 농도를 가지는 것인, IC 구조체.
  6. 제1항에 있어서,
    상기 제2 게이트의 제1 세트의 게이트 구조체는 제1 게이트 길이를 가지고, 상기 제1 게이트 길이는 상기 제1 유효 게이트 길이의 m배이고, 제2 세트의 상기 게이트 구조체는 제2 게이트 길이를 가지며, 상기 제2 게이트 길이는 상기 제1 유효 게이트 길이의 o배이고, 상기 m과 o는 서로 다른 양의 정수인 것인, IC 구조체.
  7. 제6항에 있어서,
    상기 제1 방향을 따라, 상기 제1 세트의 게이트 구조체는 상기 제2 세트의 게이트 구조체 중 인접한 2개의 게이트 구조체 사이에 있지 않은 것인, IC 구조체.
  8. 제1항에 있어서,
    상기 제1 유효 게이트 길이는 상기 IC 구조체에서 최소 게이트 길이인 것인, IC 구조체.
  9. 집적 회로(IC) 구조체로서:
    제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는:
    분리 구조체에 의해 분리되고 제1 방향을 따라 연장되는 제1 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역에 각각 배치된 복수의 게이트 구조체를 가지는 게이트 - 상기 게이트의 유효 게이트 길이는 상기 제1 방향을 따라 상기 제1 트랜지스터의 기술 노드의 임계 치수의 n배이고, n은 1보다 큰 양의 정수임 -;
    상기 게이트의 게이트 구조체 각각에 인접하게 배치된 복수의 게이트 스페이서;
    상기 제1 활성 영역에 있는 제1 소스/드레인 영역;
    상기 제2 활성 영역에 있는 제2 소스/드레인 영역
    을 포함하고,
    상기 제2 트랜지스터는 상기 제1 트랜지스터의 기술 노드의 임계 치수와 동일한 게이트 길이를 갖고,
    상기 복수의 게이트 구조체 중 2개의 인접한 게이트 구조체 사이의 영역에는 소스/드레인 영역이 없는 것인, IC 구조체.
  10. 방법으로서,
    기판 위에 제1 방향을 따라 연장되는 제1 활성 영역 및 제2 활성 영역을 형성하는 단계 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 분리 구조체에 의해 분리됨 -;
    상기 제1 활성 영역 위에 제1 게이트 구조체를 형성하는 단계;
    상기 제2 활성 영역 위에 복수의 제2 게이트 구조체를 형성하는 단계 - 상기 제2 게이트 구조체의 게이트 길이의 합은 상기 제1 방향을 따라 상기 제1 게이트 구조체의 게이트 길이의 n배이고, n은 1보다 큰 양의 정수임 -;
    상기 제1 활성 영역에 제1 소스/드레인 영역을 형성하는 단계; 및
    상기 제2 활성 영역에 제2 소스/드레인 영역을 형성하는 단계 - 상기 제2 소스/드레인 영역은 각각 상기 제2 게이트 구조체 중 최외곽 2개의 제2 게이트 구조체에 인접하고, 상기 제2 게이트 구조체 중 최외곽 2개의 제2 게이트 구조체 사이의 영역에는 소스/드레인 영역이 없고, 2개의 인접한 제2 게이트 구조체 사이의 상기 제2 활성 영역의 부분은 상기 제2 소스/드레인 영역보다 더 낮은 도펀트 농도를 가짐 -
    를 포함하는, 방법.
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