DE102020125321A1 - Integriertes schaltungslayout und verfahren dafür - Google Patents

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Hau-Tai Shieh
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine integrierte Schaltungsstruktur (IC-Struktur) weist einen ersten Transistor und einen zweiten Transistor auf. Der erste Transistor weist ein erstes aktives Gebiet und ein erstes Gate, das auf dem ersten aktiven Gebiet angeordnet ist, auf, wobei das erste Gate eine erste effektive Gate-Länge entlang einer ersten Richtung parallel zu einer Längsrichtung des ersten aktiven Gebiets hat. Der zweite Transistor weist ein zweites aktives Gebiet und ein zweites Gate, das auf dem zweiten aktiven Gebiet angeordnet ist, auf und weist mehrere Gate-Strukturen auf, die entlang der ersten Richtung angeordnet und voneinander getrennt sind, wobei das zweite Gate eine zweite effektive Gate-Länge entlang der ersten Richtung hat, die zweite effektive Gate-Länge n Mal die erste effektive Gate-Länge ist und n eine positive ganze Zahl größer 1 ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Während integrierte Schaltungen kleiner werden, ändern sich Layouts für die integrierten Schaltungen, um die Gesamtfläche zu verringern, die von einer integrierten Schaltung belegt wird. Ein Verkleinern der Fläche des Layouts wird durch Ersetzen integrierter Schaltungselemente durch neue Strukturen erreicht, die kleiner als die vorherigen Versionen von integrierten Schaltungselementen sind. Eine Verkleinerung der Fläche des Layouts wird auch durch Verringern des Abstands zwischen Schaltelementen in einer Schicht einer integrierten Schaltung erreicht.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A und 1B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 1C veranschaulicht eine äquivalente Schaltung von 1A und 1B.
    • 2A und 2B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 2C veranschaulicht eine äquivalente Schaltung von 2A und 2B.
    • 3A und 3B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 3C veranschaulicht eine äquivalente Schaltung von 3A und 3B.
    • 4A und 4B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 4C veranschaulicht eine äquivalente Schaltung von 4A and 4B.
    • 5A und 5B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 5C veranschaulicht eine äquivalente Schaltung von 5A und 5B.
    • 6A und 6B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 6C veranschaulicht eine äquivalente Schaltung von 6A und 6B.
    • 7A und 7B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 7C veranschaulicht eine äquivalente Schaltung von 7A und 7B.
    • 8A und 8B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 8C veranschaulicht eine äquivalente Schaltung von 8A und 8B.
    • 8D ist ein Blockdiagramm einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 9A und 9B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 9C veranschaulicht eine äquivalente Schaltung von 9A und 9B.
    • 9D ist ein Blockdiagramm einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 10A und 10B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 10C veranschaulicht eine äquivalente Schaltung von 10A und 10B.
    • 11A und 11B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 11C veranschaulicht eine äquivalente Schaltung von 11A und 11B.
    • 12A und 12B veranschaulichen eine Draufsicht und eine Querschnittsansicht einer integrierten Schaltung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 12C veranschaulicht eine äquivalente Schaltung von 12A und 12B.
    • 13 ist ein schematisches Diagramm eines elektronischen Designautomatisierungssystems (EDA-System) 1300 gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Feldeffekttransistoren (FETs) sind Komponenten mancher integrierter Schaltungen. Ein FET weist ein Kanalgebiet und auch ein Source-Gebiet und ein Drain-Gebiet (gemeinsam als Source/Drain-Gebiet bezeichnet) auf, die durch das Kanalgebiet beabstandet sind. Eine Gate-Elektrode liegt über dem Kanalgebiet. Durch Anlegen einer Spannung an die Gate-Elektrode erhöht sich die Leitfähigkeit des Kanalgebiets, sodass Strom von dem Source-Gebiet zu dem Drain-Gebiet fließen kann. Ein FET nutzt leitfähig einen Gate-Kontakt, der elektrisch mit der Gate-Elektrode verbunden ist, um die Gate-Spannung an den FET anzulegen, und Source/Drain-Kontakte, die elektrisch mit dem Source/Drain-Gebiet verbunden sind, um Strom zu und von dem FET zu leiten.
  • 1A, 1B, und 1C veranschaulichen eine integrierte Schaltung 100A gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 1A eine Draufsicht der integrierten Schaltung 100A ist und 1B eine Querschnittsansicht entlang Linie B-B von 1A ist. 1C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100A, wie in 1A und 1B dargestellt.
  • Die integrierte Schaltung 100A weist einen ersten Transistor T1 und einen zweiten Transistor T2 auf. Der erste Transistor T1 weist ein aktives Gebiet 112 auf und der zweite Transistor T2 weist ein aktives Gebiet 114 auf. Die aktiven Gebiete 112 und 114 erstrecken sich entlang der X-Richtung. Hier ist die X-Richtung die Längsrichtung der aktiven Gebiete 112 und 114 und die Y-Richtung ist die Längsrichtung der Gate-Strukturen 122 und 124, wobei die X-Richtung vertikal zu der Y-Richtung ist. In manchen Ausführungsformen sind die aktiven Gebiete 112 und 114 entlang der X-Richtung angeordnet, während die Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt sind. In manchen Ausführungsformen können die aktiven Gebiete 112 und 114 von einem Substrat vorragen und können durch mehrere Isolationsstrukturen getrennt sein, die aus Oxid hergestellt sind, die elektrische Isolierung zwischen verschiedenen aktiven Gebieten bereitstellen können. Daher können die aktiven Gebiete 112 und 114 in manchen Ausführungsformen auch als Oxiddefinitionsgebiete (OD-Gebiete) bezeichnet werden. Zum Beispiel sind in 1B die aktiven Gebiete 112 und 114 mindestens durch eine Isolationsstruktur 105 getrennt. In manchen Ausführungsformen ist die Isolationsstruktur 105 eine flache Grabenisolationsstruktur (STI-Struktur), die zum Beispiel durch Ätzen eines Grabens oder mehrerer Gräben in das Substrat, Abscheiden eines oder mehrerer Dielektrikummaterialien (z.B. Siliziumoxid) in den einen Graben oder die mehreren Gräben, gefolgt von einem CMP-Prozess, um das eine oder die mehreren abgeschiedenen Dielektrikummaterialien mit dem Substrat bündig zu machen, gebildet werden.
  • Das aktive Gebiet 112 des ersten Transistors T1 weist ein Source-Gebiet und ein Drain-Gebiet auf, wobei das Source-Gebiet und das Drain-Gebiet gemeinsam als Source/Drain-Gebiet 132 bezeichnet werden. Ebenso weist das aktive Gebiet 114 des zweiten Transistors T2 ein Source-Gebiet und ein Drain-Gebiet auf, wobei das Source-Gebiet und das Drain-Gebiet gemeinsam als Source/Drain-Gebiet 134 bezeichnet werden.
  • Der erste Transistor T1 weist eine Gate-Struktur 122 über dem aktiven Gebiet 112 und dieses querend auf. Ebenso weist der zweite Transistor T2 eine Gate-Struktur 124 über dem aktiven Gebiet 114 und dieses querend auf. In 1B sind mehrere Gate-Abstandhalter 106 an gegenüberliegenden Seitenwänden der Gate-Struktur 122 bzw. 124 angeordnet.
  • Die Gate-Struktur 122 des ersten Transistors T1 hat eine Gate-Länge LG1 und die Gate-Struktur 124 des zweiten Transistors T2 hat eine Gate-Länge LG2. Hier bezeichnet die „Gate-Länge“ eine Länge (oder Breite, abhängig von der Perspektive) der Gate-Strukturen 122 und/oder 124, gemessen in der X-Richtung. Die Gate-Länge LG1 und LG2 unterscheiden sich voneinander. Die Gate-Länge LG2 ist größer als die Gate-Länge LG1. Ein Kanalgebiet ist als ein Überlappungsgebiet zwischen einer Gate-Struktur und einem aktiven Gebiet definiert. Da die Gate-Länge LG1 des ersten Transistors T1 kleiner ist als die Gate-Länge LG2 des zweiten Transistors T2, ist die Kanallänge des ersten Transistors T1 kleiner als die Kanallänge des zweiten Transistors T2. Daher kann der erste Transistor T1 als eine kurze Kanalvorrichtung bezeichnet werden und der zweite Transistor T2 kann als eine lange Kanalvorrichtung bezeichnet werden. In manchen Ausführungsformen ist die Gate-Länge LG2 n Mal die Gate-Länge LG1, wobei n eine positive ganze Zahl ist. Das heißt, LG2 = n*LG1, wobei n eine positive ganze Zahl ist. In manchen Ausführungsformen ist n eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...).
  • In manchen Ausführungsformen ist die Gate-Länge LG1 die kleinste Gate-Länge in der integrierten Schaltung 100A. In manchen Ausführungsformen ist die Gate-Länge LG1 der Gate-Struktur 122 die kritische Dimension (CD) in einem Technologieknoten (z.B. 10 nm Knoten, 7 nm Knoten, 5 nm Knoten, 3nm Knoten oder darüber hinaus). Hier ist der Begriff „kritische Dimension“ eine kleinste (oder minimale) Dimension eines Strukturmerkmals, wie Gate-Länge LG1 und LG2. Die kritische Dimension trägt zur Gesamtstruktur-Layoutgröße und Struktur-Layoutdichte bei. In den gezeigten Ausführungsformen hat jedes Merkmal der Struktur (wie die Gate-Strukturen 122 und/oder 124) eine Dimension oder Größe, wie eine Länge entlang der X-Richtung. Jedes Merkmal kann eine Dimension haben, die größer als oder gleich der kritischen Dimension der Struktur ist. Wie oben beschrieben, ist die Gate-Länge LG1 die kritische Dimension. Das heißt, die Gate-Länge LG1 der Gate-Struktur 122 des ersten Transistors T1 ist eine kleinste (oder minimale) Gate-Länge einer Gate-Struktur in einem entsprechenden Technologieknoten. Da die Gate-Länge LG2 größer als die Gate-Länge LG1 ist, ist die Gate-Länge LG2 größer als die kritische Dimension.
  • In manchen Ausführungsformen kann eine lange Kanalvorrichtung, wie der zweite Transistor T2, als ein Transistor in einer Header-Schaltung verwendet werden, da eine lange Kanalvorrichtung Leckverlust in der Header-Schaltung sparen kann. In manchen anderen Ausführungsformen kann eine lange Kanalvorrichtung, wie der zweite Transistor T2, als eine NMOS-Vorrichtung in einem Skew-Inverter verwendet werden. Wenn in einem Skew-Inverter eine PMOS-Vorrichtung in dem Skew-Inverter gestaltet ist, eine höhere Stärke als eine NMOS-Vorrichtung in dem Skew-Inverter zu haben, kann die NMOS-Vorrichtung eine lange Kanalvorrichtung sein und die PMOS-Vorrichtung kann eine kurze Kanalvorrichtung sein. Zum Beispiel kann die NMOS-Vorrichtung des Skew-Inverters der hier beschriebene zweite Transistor T2 sein und die PMOS-Vorrichtung des Skew-Inverters kann der erste hier beschriebene Transistor T1 sein. In manchen weiteren anderen Ausführungsformen kann eine lange Kanalvorrichtung, wie der zweite Transistor T2, als ein Transistor in einer Variationstoleranzschaltung verwendet werden, da ein langer Kanal weniger Variation bereitstellen kann. Hier kann die Variationstoleranzschaltung einen Erfassungsverstärker in einer Speichervorrichtung, einen Komparator in einem Analog/Digital-Wandler (ADC) oder dergleichen aufweisen.
  • Die aktiven Gebiete 112 und 114 können über einem Substrat gebildet sein, das ein Bulk-Siliziumsubstrat, ein Silizium-auf-Isolator-Substrat (SOI-Substrat) oder ein Silizium-Germanium-Substrat enthält, ohne aber darauf beschränkt zu sein. Andere Halbleitermaterialine, enthaltend Gruppe III-, Gruppe IV- und Gruppe V-Elemente, sind im Umfang verschiedener Ausführungsformen. Zum Beispiel können die aktiven Gebiete 112 und 114 zum Beispiel durch Strukturieren eines Substrats unter Verwendung von Fotolithografie- und Ätztechniken gebildet werden. In manchen Ausführungsformen sind die aktiven Gebiete 112 und 114 durch eine Isolationsstruktur (nicht dargestellt) elektrisch voneinander isoliert. In manchen Ausführungsformen ist die Isolationsstruktur eine flache Grabenisolationsstruktur (STI-Struktur), die einen Graben aufweist, der mit einem oder mehreren Dielektrikummaterialien gefüllt ist. In manchen Ausführungsformen enthält die STI-Struktur Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid oder andere geeignete Isoliermaterialien.
  • Die Source/Drain-Gebiete 132 und 134 sind dotierte Halbleitergebiete, die an gegenüberliegenden Seiten der entsprechenden Gate-Strukturen 122 und 124 liegen. In manchen Ausführungsformen weisen die Source/Drain-Gebiete 132 und 134 p-Dotierstoffe wie Bor zur Bildung von p-FETs auf. In anderen Ausführungsformen weisen die Source/Drain-Gebiete 132 und 134 n-Dotierstoffe wie Phosphor zur Bildung von n-FETs auf.
  • In manchen Ausführungsformen können die Source/Drain-Gebiete 132 und 134 epitaktisch gezüchtete Gebiete sein. Zum Beispiel können Gate-Abstandhalter 106 entlang Dummy-Gate-Strukturen (die durch die endgültigen Gate-Strukturen 122 und 124 ersetzt werden) durch Abscheiden eines Abstandhaltermaterials und anisotropes Ätzen des Abstandhaltermaterials gebildet werden und anschließend werden die Source/Drain-Gebiete 132 und 132 selbstausgerichtet zu den Gate-Abstandhaltern 106 durch zuerst Ätzen der aktiven Gebiete 112 und 114, um Vertiefungen zu bilden, und dann Abscheiden kristallinen Halbleitermaterials in der Vertiefung durch einen selektiven epitaktischen Wachstumsprozess (SEG-Prozess) gebildet, der die Vertiefungen in den aktiven Gebieten 112 und 114 füllen kann und sich über die ursprüngliche Oberfläche der aktiven Gebiete 112 und 114 hinaus erstrecken kann, um erhabene Source/Drain-Epitaxiestrukturen in manchen Ausführungsformen zu bilden. Das kristalline Halbleitermaterial kann elementar (z.B. Si oder Ge oder dergleichen), oder eine Legierung (z.B. S1-xCx, oder S1-xGex oder dergleichen) sein. Der SEG-Prozess kann jedes geeignete epitaktische Wachstumsverfahren verwenden, wie z.B. Dampf/Fest/Flüssigphasenepitaxie (VPE, SPE, LPE) oder metallorganische CVD (MOCVD) oder Molekularstrahlepitaxie (MBE) oder dergleichen.
  • Die Gate-Strukturen 122 und 124 erstrecken sich entlang der Y-Richtung über das aktive Gebiet 112 bzw. 114. In manchen Ausführungsformen sind die Gate-Strukturen 122 und 124 High-k Metall-Gate-Strukturen (HKMG-Gate-Strukturen), die unter Verwendung eines Gate-Last Prozessablaufs gebildet werden können (austauschbar als Gate-Ersatzablauf bezeichnet). In einem Gate-last Prozessablauf werden Dummy-Gate-Opferstrukturen (z.B. Polysilizium-Gate, nicht dargestellt) über dem aktiven Gebiet 112 bzw. 114 gebildet. Jede der Dummy-Gate-Strukturen kann ein Dummy-Gate-Dielektrikum, eine Dummy-Gate-Elektrode (z.B. Polysilizium-Gate) und eine Hartmaske aufweisen. Zuerst kann ein Dummy-Gate-Dielektrikummaterial (z.B. Siliziumoxid, Siliziumnitrid oder dergleichen) abgeschieden werden. Danach kann ein Dummy-Gate-Material (z.B. Polysilizium) über dem Dummy-Gate-Dielektrikum abgeschieden und dann planarisiert werden (z.B. durch CMP). Eine Hartmaskenschicht (z.B. Siliziumnitrid, Siliziumcarbid oder dergleichen) kann über dem Dummy-Gate-Material gebildet werden. Die Dummy-Gate-Strukturen werden dann durch Strukturieren der Hartmaskenschicht und Übertragen der Struktur auf das Dummy-Gate-Dielektrikum und Dummy-Gate-Material unter Verwendung geeigneter Fotolithografie- und Ätztechniken gebildet. Nach Bilden der Source/Drain-Gebiete 132 und 134 werden die Dummy-Gate-Strukturen durch die HKMG-Gate-Strukturen 122 und 124 ersetzt, wie hier veranschaulicht. Die Materialien, die zur Bildung der Dummy-Gate-Strukturen und Hartmaske verwendet werden, können unter Verwendung eines geeigneten Verfahrens wie CVD, plasmaverstärkte CVD (PECVD), Atomlagenabscheidung (ALD), plasmaverstärkte ALD (PEALD) oder dergleichen oder durch Wärmeoxidation der Halbleiteroberfläche oder Kombinationen davon abgeschieden werden.
  • In manchen Ausführungsformen weist jede der HKMG-Gate-Strukturen 122 und 124 ein High-k Gate-Dielektrikummaterial, eine Austrittsarbeitsmetallschicht und ein Füllmetall auf. Beispielhafte High-k Gate-Dielektrikummaterialien enthalten, ohne aber darauf beschränkt zu sein, Siliziumnitrid, Siliziumoxynitrid, Hafniumoxid (HfO2), LaHfOx, ZrO2, Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirconiumoxid (HfZrO), Metalloxide, Metallnitride, Metallsilicate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilicate, Oxynitride von Metallen, Metallaluminate, Zirconiumsilicat, Zirconiumaluminat, Zirconiumoxid, Titanoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete High-k Dielektrikummaterialien und/oder Kombinationen davon. In manchen Ausführungsformen können die HKMG-Gate-Strukturen 122 und 124 auch Grenzflächenschichten zwischen dem High-k Gate-Dielektrikummaterial und dem aktiven Gebiet 112 bzw.114 aufweisen. Die Grenzflächenschichten können SiO2, SiON oder dergleichen enthalten.
  • Beispielhafte Austrittsarbeitsmetallschicht enthält TiN (für PMOS), TiAl (für NMOS) oder dergleichen. In manchen Ausführungsformen kann die Austrittsarbeitsmetallschicht Rb, Eu, Sr, Ba, Sm, Tb, Y, Nd, La, Sc, Lu, Mg, Tl, Hf, Al, Mn, Zr, Bi, Pb, Ta, Ag, V, Zn, Ti, Nb, Sn, W, Cr, Fe, Mo, Cu, Ru, Sb, Os, TaN, TiN/TaN, Ta/Si/N, Te, Re, Rh, Be, Co, Au, Pd, Ni, Ir, Pt, Se enthalten.
  • Beispielhafte Füllmetalle enthalten zum Beispiel Kupfer (Cu), Aluminium (Al), Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN), Tantalcarbid (TaC), Tantalsiliziumnitrid (TaSiN), Wolfram (W), Wolframnitrid (WN), oder Molybdännitrid (MoN).
  • In manchen Ausführungsformen können die Gate-Abstandhalter 106 aus SiO2, Si3N4, SiOxNy, SiC, SiCN-Filme, SiOC, SiOCN-Filme und/oder Kombinationen davon enthalten oder aus diesen bestehen. Die Gate-Abstandhalter 106 können zum Beispiel durch Abscheiden einer dielektrischen Schicht über den Dummy-Gate-Strukturen (wie oben besprochen) und gefolgt von einem Ätzprozess, um horizontale Abschnitte des Dielektrikummaterials zu entfernen, gebildet werden. In manchen Ausführungsformen können die HKMG-Gate-Strukturen 122 und 124 auch eine Sperrschicht zwischen der Austrittsarbeitsmetallschicht und dem Füllmetall aufweisen. Die Sperrschicht kann TiN, TaN, Ti, Co oder dergleichen enthalten.
  • 2A, 2B und 2C veranschaulichen eine integrierte Schaltung 100B gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 2A eine Draufsicht der integrierten Schaltung 100B ist und 2B eine Querschnittsansicht entlang Linie B-B von 2A ist. 2C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100B, wie in 2A und 2B dargestellt. Manche Elemente von 2A, 2B und 2C sind ähnlich den zuvor in 1A, 1B und 1C beschriebenen und daher werden der Kürze wegen relevante Einzelheiten nicht wiederholt.
  • Die integrierte Schaltung 100B weist einen ersten Transistor T1 und einen zweiten Transistor T3 auf. Der erste Transistor T1, der in 2A, 2B und 2C beschrieben ist, ist derselbe wie der erste Transistor T1, der in 1A, 1B und 1C beschrieben ist. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Der zweite Transistor T3 hat ein aktives Gebiet 214. Das aktive Gebiet 214 erstreckt sich entlang der X-Richtung. Der zweite Transistor T3 weist mehrere Gate-Strukturen 224 auf, die auf dem aktiven Gebiet 214 angeordnet sind. In manchen Ausführungsformen hat jede der Gate-Strukturen 224 eine Gate-Länge LG1. Das heißt, jede der Gate-Strukturen 224 des zweiten Transistors T3 hat dieselbe Gate-Länge wie die Gate-Struktur 122 des ersten Transistors T1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. In manchen Ausführungsformen sind Gate-Abstandhalter 106 an gegenüberliegenden Seitenwänden jeder der Gate-Strukturen 224 angeordnet.
  • In manchen Ausführungsformen sind die Gate-Strukturen 224 z.B. durch eine oder mehrere Metallleitungen und eine oder mehrere Durchkontaktierungen in einer Backend-of-Line Interconnect-Struktur (BEOL-Interconnect Struktur, nicht dargestellt) elektrisch verbunden und können somit gemeinsam als ein Gate 220 bezeichnet werden, wobei das Gate 220 als das Gate des Transistors T3 dient. In manchen Ausführungsformen sind die Gate-Strukturen 224 elektrisch mit demselben Spannungsknoten verbunden. Anders gesagt, das Gate 220 des Transistors T3 kann so gesehen werden, dass es mehrere Segmente (z.B. Gate-Strukturen 224) aufweist, die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 hat, die an seinen gegenüberliegenden Seitenwänden angeordnet sind. Wie oben erwähnt, hat jede der Gate-Strukturen 224 eine Gate-Länge LG1. Wenn daher die Anzahl der Gate-Strukturen 224 n ist, ist die effektive Gate-Länge des Gates 220 des Transistors T3n*LG1, wobei n eine positive ganze Zahl ist, die größer als 1 ist. Daher kann der erste Transistor T1 als eine kurze Kanalvorrichtung bezeichnet werden und der zweite Transistor T3 kann als eine lange Kanalvorrichtung bezeichnet werden.
  • Der Transistor T3 hat mehrere Source/Drain-Gebiete 234, die im aktiven Gebiet 214 angeordnet sind. Genauer sind die Source/Drain-Gebiete 234 an gegenüberliegenden Seiten des Gates 220 des Transistors T3 angeordnet. Das heißt, die Source/Drain-Gebiete 234 sind neben den äußersten Gate-Strukturen 224 angeordnet. Als ein Beispiel ist in 2A und 2B ein Source/Drain-Gebiet 234 neben der ganz rechten Gate-Struktur 224 angeordnet und ein anderes Source/Drain-Gebiet 234 ist neben der ganz linken Gate-Struktur 224 angeordnet. Es wird festgehalten, dass in manchen Ausführungsformen kein Source/Drain-Gebiet zwischen zwei benachbarten Gate-Strukturen 224 von Transistor T3 vorhanden ist. Mit anderen Worten, Abschnitt des aktiven Gebiets 214 zwischen zwei benachbarten Gate-Strukturen 224 sind undotiert oder weniger dotiert, wobei die Dotierstoffkonzentration dieser Abschnitte kleiner ist als die Dotierstoffkonzentration der Source/Drain-Gebiete 234. In der Praxis werden eine erste Spannung und eine zweite Spannung jeweils an die Source/Drain-Gebiete 234 angelegt und eine dritte Spannung kann an das Gate 220 angelegt werden, um den Transistor T3 zu betreiben. Das heißt, eine einzelne Spannung (z.B. die hier beschriebene dritte Spannung) wird an die Gate-Strukturen 224 angelegt.
  • 3A, 3B und 3C veranschaulichen eine integrierte Schaltung 100C gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 3A eine Draufsicht der integrierten Schaltung 100C ist und 3B eine Querschnittsansicht entlang Linie B-B von 3A ist. 3C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung, wie in 3A und 3B dargestellt. Manche Elemente von 3A, 3B und 3C sind ähnlich jenen, die in 1A, 1B und 1C beschrieben sind, und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100C weist einen Transistor T4 auf. Obwohl in 3A bis 3C nicht dargestellt, kann die integrierte Schaltung 100C einen Transistor T1 wie in 1A bis 1C beschrieben aufweisen. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Der Transistor T4 hat ein aktives Gebiet 314. Das aktive Gebiet 314 erstreckt sich entlang der X-Richtung. Der Transistor T4 weist mehrere Gate-Strukturen 324, mehrere Gate-Strukturen 326 und mehrere Gate-Strukturen 328 auf, die auf dem aktiven Gebiet 314 angeordnet sind. In manchen Ausführungsformen kann die Anzahl der Gate-Strukturen 324 x sein, die Anzahl der Gate-Strukturen 326 kann y sein und die Anzahl der Gate-Strukturen 328 kann z sein, wobei x, y, z positive ganze Zahlen sind. In manchen Ausführungsformen hat jede der Gate-Strukturen 324 eine Gate-Länge LG1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. Jede der Gate-Strukturen 326 hat eine Gate-Länge LG2 größer als die Gate-Länge LG1 der Gate-Strukturen 324. In manchen Ausführungsformen ist die Gate-Länge LG2 n Mal die Gate-Länge LG1, wobei n eine positive ganze Zahl ist. Das heißt, LG2 = n*LG1, wobei n eine positive ganze Zahl ist. In manchen Ausführungsformen ist n eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...). Andererseits hat jede der Gate-Strukturen 328 eine Gate-Länge LG3 größer als die Gate-Länge LG1 der Gate-Strukturen 324. In manchen Ausführungsformen ist die Gate-Länge LG2 m Mal die Gate-Länge LG1, wobei m eine positive ganze Zahl ist. Das heißt, LG3 = m*LG1, wobei m eine positive ganze Zahl ist. In manchen Ausführungsformen ist m eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...). In den Ausführungsformen von 3A bis 3C ist n größer als m. Zum Beispiel kann n 3 sein und m kann 2 sein, während die vorliegende Offenbarung nicht darauf beschränkt ist.
  • Die Gate-Strukturen 324 bilden eine erste Gruppe GR1, die Gate-Strukturen 326 bilden eine zweite Gruppe GR2 und die Gate-Strukturen 328 bilden eine dritte Gruppe GR3. In manchen Ausführungsformen weist jede der Gruppen GR1, GR2 und GR3 mindestens eine Gate-Struktur mit im Wesentlichen derselben Gate-Länge auf, während die Gate-Länge einer Gruppe sich von der Gate-Länge anderer Gruppen unterscheidet. In manchen Ausführungsformen sind die Gruppen Gr1, GR2 und GR3 der Reihe nach entlang der X-Richtung angeordnet. In manchen Ausführungsformen sind die Gate-Strukturen 324, 326 und 328 (z.B. durch eine oder mehrere Metallleitungen und eine oder mehrere Durchkontaktierungen in einer BEOL Interconnect Struktur, nicht dargestellt) elektrisch verbunden und können somit gemeinsam als ein Gate 320 bezeichnet werden, wobei das Gate 320 als das Gate des Transistors T4 dient. In manchen Ausführungsformen sind die Gate-Strukturen 324, 326 und 328 mit demselben Spannungsknoten elektrisch verbunden. Von einem anderen Standpunkt aus gesehen kann das Gate 320 des Transistors T4 so betrachtet werden, dass es mehrere Segmente (z.B. Gate-Strukturen 324, 326 und 328) aufweist, die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 aufweist, die an seinen gegenüberliegenden Seitenwänden angeordnet sind. Ebenso können die Segmente in mehrere Gruppen unterteilt sein (z.B. Gruppen GR1, GR2 und GR3), wobei die Segmente in jeder Gruppe im Wesentlichen dieselbe Gate-Länge haben.
  • Wie oben erwähnt ist die Anzahl von Gate-Strukturen 324, 326 und 328 x, y bzw. z, wobei x, y, z positive ganze Zahlen sind. Daher ist die effektive Gate-Länge des Gates 320 des Transistors T4x*LG1+y*LG2+z*LG3. Von einem anderen Standpunkt aus gesehen, kann Gate-Länge LG2 von Gate-Strukturen 326 als n*LG1 ausgedrückt werden und die Gate-Länge LG3 von Gate-Strukturen 328 kann als m*LG1 ausgedrückt werden. Daher kann die effektive Gate-Länge des Gates 320 des Transistors T4 auch als x*LG1+y*n*LG1+z* m*LG1 ausgedrückt werden, nämlich (x+y*n+z*m)*LG1. Da x, y, z, n, m alle positive ganze Zahlen sind, ist der Term x+y*n+z*m auch eine positive ganze Zahl. Das heißt, die effektive Gate-Länge des Gates 320 des Transistors T4 ist ein Vielfaches (z.B. x+y*n+z*m-Faches) der Gate-Länge LG1 mit einer kritischen Dimension. Infolgedessen kann der Transistor T4 als eine lange Kanalvorrichtung bezeichnet werden. Es wird festgehalten, dass die integrierte Schaltung 100C von 3A bis 3C auch eine kurze Kanalvorrichtung aufweisen kann, wie den Transistor T1, der in 1A bis 1C beschrieben ist.
  • Der Transistor T4 hat mehrere Source/Drain-Gebiete 334, die in dem aktiven Gebiet 314 angeordnet sind. Genauer sind die Source/Drain-Gebiete 334 an gegenüberliegenden Seiten des Gates 320 des Transistors T4 angeordnet. Das heißt, die Source/Drain-Gebiete 334 sind neben den äußersten Gate-Strukturen angeordnet. Als ein Beispiel ist in 3A und 3B ein Source/Drain-Gebiet 334 neben der ganz linken Gate-Struktur 324 angeordnet und ein anderes Source/Drain-Gebiet 334 ist neben der ganz rechten Gate-Struktur 328 angeordnet. Es wird festgehalten, dass in manchen Ausführungsformen kein Source/Drain-Gebiet zwischen zwei benachbarten Gate-Strukturen 324, 326 und 328 des Transistors T4 angeordnet ist. Mit anderen Worten, Abschnitte des aktiven Gebiets 314 zwischen zwei benachbarten Gate-Strukturen 324, 326 und 328 sind undotiert oder weniger dotiert, wobei die Dotierstoffkonzentration dieser Abschnitte kleiner ist als die Dotierstoffkonzentration der Source/Drain-Gebiete 334. In der Praxis werden eine erste Spannung und eine zweite Spannung jeweils an die Source/Drain-Gebiete 334 angelegt und eine dritte Spannung kann an das Gate 320 angelegt werden, um den Transistor T4 zu betreiben. Das heißt, eine einzelne Spannung (z.B. die hier beschriebene dritte Spannung) wird an die Gate-Strukturen 324, 326 und 328 angelegt.
  • 4A, 4B und 4C veranschaulichen eine integrierte Schaltung 100D gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 4A eine Draufsicht der integrierten Schaltung 100D ist und 4B eine Querschnittsansicht entlang Linie B-B von 4A ist. 4C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100D, wie in 4A und 4B dargestellt. Manche Elemente von 4A, 4B und 4C sind ähnlich jenen, die in 1A, 1B und 1C beschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Wie in 4A, 4B und 4C dargestellt, weist die integrierte Schaltung 100D einen Transistor T5 auf. Obwohl in 4A bis 4C nicht dargestellt, kann die integrierte Schaltung 100D einen Transistor T1 aufweisen, wie in 1A bis 1C beschrieben. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Der Transistor T5 hat ein aktives Gebiet 414, das sich entlang der X-Richtung erstreckt. Der Transistor T5 weist Gate-Strukturen 424 mit einer Gate-Länge LG1, Gate-Strukturen 426 mit einer Gate-Länge LG2 und Gate-Strukturen 428 mit einer Gate-Länge LG3 auf, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. In manchen Ausführungsformen ist die Gate-Länge LG2 n Mal die Gate-Länge LG1, wobei n eine positive ganze Zahl ist. Das heißt, LG2 = n*LG1, wobei n eine positive ganze Zahl ist. In manchen Ausführungsformen ist n eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...). Andererseits hat jede der Gate-Strukturen 328 eine Gate-Länge LG3 größer als die Gate-Länge LG1 der Gate-Strukturen 324. In manchen Ausführungsformen ist die Gate-Länge LG2 m Mal die Gate-Länge LG1, wobei m eine positive ganze Zahl ist. Das heißt, LG3 = m*LG1, wobei m eine positive ganze Zahl ist. In manchen Ausführungsformen ist m eine positive ganze Zahl und ist größer als 1 (z.B. m= 2, 3, 4...). Zum Beispiel kann n 2 sein und m kann 3 sein, während die vorliegende Offenbarung nicht darauf beschränkt ist.
  • Die Gate-Strukturen 424 bilden eine erste Gruppe GR1, die Gate-Strukturen 426 bilden eine zweite Gruppe GR2 und die Gate-Struktur 428 bildet eine dritte Gruppe GR3. In manchen Ausführungsformen weist jede der Gruppen GR1, GR2 und GR3 mindestens eine Gate-Struktur mit im Wesentlichen derselben Gate-Länge auf, während sich die Gate-Länge einer Gruppe von der Gate-Länge anderer Gruppen unterscheidet. In manchen Ausführungsformen sind die Gruppen Gr1, GR2 und GR3 der Reihe nach entlang der X-Richtung angeordnet. Das heißt, eine Gate-Struktur 426 und/oder eine Gate-Struktur 428 kann nicht zwischen zwei Gate-Strukturen 424 vorhanden sein und umgekehrt. In manchen Ausführungsformen sind die Gate-Strukturen 424, 426 und 428 elektrisch verbunden und können gemeinsam als ein Gate 420 bezeichnet werden, wobei das Gate 420 als das Gate des Transistors T5 dient. In manchen Ausführungsformen sind die Gate-Strukturen 424, 426 und 428 mit demselben Spannungsknoten elektrisch verbunden. Von einem anderen Standpunkt aus gesehen, kann das Gate 420 des Transistors T5 so betrachtet werden, dass es mehrere Segmente aufweist (z.B. Gate-Strukturen 424, 426 und 428), die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 hat, die an seinen gegenüberliegenden Seitenwänden angeordnet sind. Ebenso können die Segmente in mehrere Gruppen unterteilt sein (z.B. Gruppen GR1, GR2 und GR3), wobei die Segmente in jeder Gruppe im Wesentlichen dieselbe Gate-Länge haben.
  • Die effektive Gate-Länge des Gates 420 des Transistors T5 ist 3*LG1+2*LG2+1*LG3. Von einem anderen Standpunkt aus gesehen kann die Gate-Länge LG2 von Gate-Strukturen 426 als n*LG1 ausgedrückt werden und die Gate-Länge LG3 von Gate-Struktur 428 kann als m*LG1 ausgedrückt werden. Daher kann die effektive Gate-Länge des Gates 420 des Transistors T5 auch als 3*LG1+2*n*LG1+1*m*LG1 ausgedrückt werden, nämlich (3+2*n+1*m)*LG1. In mancher Ausführungsform, wo n=2 und m=4, ist die effektive Gate-Länge des Gates 420 des Transistors T5 11 Mal (z.B. 3+2*2+1*4 Mal) die Gate-Länge LG1 mit einer kritischen Dimension. Infolgedessen kann der Transistor T5 als eine lange Kanalvorrichtung bezeichnet werden. Es wird festgehalten, dass die integrierte Schaltung 100D von 4A bis 4C auch eine kurze Kanalvorrichtung aufweisen kann, wie den Transistor T1, der in 1A bis 1C beschrieben ist.
  • Der Transistor T5 hat mehrere Source/Drain-Gebiete 434, die in dem aktiven Gebiet 414 angeordnet sind. Genauer sind die Source/Drain-Gebiete 434 an gegenüberliegenden Seiten des Gates 420 des Transistors T5 angeordnet. Das heißt, die Source/Drain-Gebiete 434 sind neben den äußersten Gate-Strukturen angeordnet. Als ein Beispiel in 4A und 4B ist ein Source/Drain-Gebiet 434 neben der ganz linken Gate-Struktur 424 angeordnet und ein anderes Source/Drain-Gebiet 434 ist neben der ganz rechten Gate-Struktur 428 angeordnet. Es wird festgehalten, dass in manchen Ausführungsformen kein Source/Drain-Gebiet zwischen zwei benachbarten Gate-Strukturen 424, 426 und 428 des Transistors T5 vorhanden ist. Mit anderen Worten, Abschnitte des aktiven Gebiets 414 zwischen zwei benachbarten Gate-Strukturen 424, 426 und 428 sind undotiert oder weniger dotiert, wobei die Dotierstoffkonzentration dieser Abschnitte kleiner ist als die Dotierstoffkonzentration der Source/Drain-Gebiete 434. In der Praxis werden eine erste Spannung und eine zweite Spannung jeweils an die Source/Drain-Gebiete 434 angelegt und eine dritte Spannung kann an das Gate 420 angelegt werden, um den Transistor T5 zu betreiben. Das heißt, eine einzelne Spannung (z.B. die hier beschriebene dritte Spannung) wird an die Gate-Strukturen 424, 426 und 428 angelegt.
  • 5A, 5B und 5C veranschaulichen eine integrierte Schaltung 100E gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 5A eine Draufsicht der integrierten Schaltung 100E ist und 5B eine Querschnittsansicht entlang Linie B-B von 5A ist. 5C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100E wie in 5A und 5B dargestellt. Manche Elemente von 5A, 5B und 5C sind ähnlich jenen, die in 1A, 1B und 1C beschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Wie in 5A, 5B und 5C dargestellt, weist die integrierte Schaltung 100D einen Transistor T6 auf. Obwohl in 5A bis 5C nicht dargestellt, kann die integrierte Schaltung 100E einen Transistor T1 aufweisen, wie in 1A bis 1C beschrieben. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Der Transistor T6 weist ein aktives Gebiet 514 und mehrere Gate-Strukturen 524, 526 und 528 auf, die auf dem aktiven Gebiet 514 angeordnet sind. Die Gate-Strukturen 524 mit einer Gate-Länge LG1 sind ähnlich den Gate-Strukturen 524 sind ähnlich den Gate-Strukturen 424 von 4A bis 4C, die Gate-Strukturen 526 mit einer Gate-Länge LG2 sind ähnlich den Gate-Strukturen 426 von 4A bis 4C und die Gate-Struktur 528 mit einer Gate-Länge LG3 ist ähnlich der Gate-Struktur 428 von 4A bis 4C und somit werden relevante strukturelle Einzelheiten der Kürze wegen nicht wiederholt. Die Gate-Strukturen 526, 526 und 528 sind elektrisch verbunden und können gemeinsam als ein Gate 520 bezeichnet werden, wobei das Gate 520 als das Gate des Transistors T6 dient. In manchen Ausführungsformen sind die Gate-Strukturen 524, 526 und 528 mit demselben Spannungsknoten elektrisch verbunden.
  • Der Transistor T6 von 5A bis 5C unterscheidet sich von dem Transistor T5 von 4A bis 4C mindestens darin, dass die Gate-Strukturen 524, 526 und 528 zufällig entlang der X-Richtung angeordnet sind. Das heißt, zum Beispiel kann eine Gate-Struktur 524 und/oder eine Gate-Struktur 528 zwischen zwei Gate-Strukturen 524 mit derselben Gate-Länge LG1 vorhanden sein und umgekehrt.
  • Der Transistor T6 hat mehrere Source/Drain-Gebiete 534, die in dem aktiven Gebiet 514 angeordnet sind. Genauer sind die Source/Drain-Gebiete 534 an gegenüberliegenden Seiten des Gates 520 des Transistors T5 angeordnet. Das heißt, die Source/Drain-Gebiete 534 sind neben den äußersten Gate-Strukturen angeordnet. Als ein Beispiel in 5A und 5B ist ein Source/Drain-Gebiet 534 neben der ganz linken Gate-Struktur 524 angeordnet und ein anderes Source/Drain-Gebiet 534 ist neben der ganz rechten Gate-Struktur 524 angeordnet. Es wird festgehalten, dass in manchen Ausführungsformen kein Source/Drain-Gebiet zwischen zwei benachbarten Gate-Strukturen 524, 526 und 528 des Transistors T5 vorhanden ist. Mit anderen Worten, Abschnitte des aktiven Gebiets 514 zwischen zwei benachbarten Gate-Strukturen 524, 526 und 528 sind undotiert oder weniger dotiert, wobei die Dotierstoffkonzentration dieser Abschnitte kleiner ist als die Dotierstoffkonzentration der Source/Drain-Gebiete 534. In der Praxis werden eine erste Spannung und eine zweite Spannung jeweils an die Source/Drain-Gebiete 534 angelegt und eine dritte Spannung kann an das Gate 520 angelegt werden, um den Transistor T6 zu betreiben. Das heißt, eine einzelne Spannung (z.B. die hier beschriebene dritte Spannung) wird an die Gate-Strukturen 524, 526 und 528 angelegt.
  • 6A, 6B und 6C veranschaulichen eine integrierte Schaltung 100F gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 6A eine Draufsicht der integrierten Schaltung 100F ist und 6B eine Querschnittsansicht entlang Linie B-B von 6A ist. 6C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung wie in 6A und 6B dargestellt. Manche Elemente von 6A, 6B und 6C sind ähnlich jenen, die in 1A, 1B und 1C beschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100F weist einen Transistor T7 auf. Obwohl in 6A bis 6C nicht dargestellt, kann die integrierte Schaltung 100F einen Transistor T1 aufweisen, wie in 1A bis 1C beschrieben. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Der Transistor T7 hat aktive Gebiete 614 und 616, die sich entlang der X-Richtung erstrecken, wobei die aktiven Gebiete 614 und 616 entlang der Y-Richtung angeordnet sind. Der Transistor T7 hat Kontakte 640, die auf dem aktiven Gebiet 614 bzw. 616 angeordnet sind, und eine Metallleitung 650 über den Kontakten und die Kontakte 640 elektrisch verbindend. Daher ist das aktive Gebiet 614 mit dem aktiven Gebiet 616 über die Kontakte 640 und die Metallleitung 650 elektrisch verbunden. In manchen Ausführungsformen sind die Kontakte 640 und Metallleitung 650 aus geeigneten Metallen gebildet, wie Kupfer, Aluminium, Wolfram, dergleichen oder Kombinationen davon.
  • Der zweite Transistor T7 weist mehrere Gate-Strukturen 624 auf, die auf den aktiven Gebieten 614 und 616 angeordnet sind. In manchen Ausführungsformen hat jede der Gate-Strukturen 624 eine Gate-Länge LG1. Das heißt, jede der Gate-Strukturen 224 des zweiten Transistors T7 hat im Wesentlichen dieselbe Gate-Länge, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. In manchen Ausführungsformen sind Gate-Abstandhalter 106 an gegenüberliegenden Seitenwänden jeder der Gate-Strukturen 624 angeordnet.
  • In manchen Ausführungsformen sind die Gate-Strukturen 624 elektrisch verbunden und können somit gemeinsam als ein Gate 620 in der äquivalenten Schaltung von 6C bezeichnet werden, wobei das Gate 620 als das Gate des Transistors T7 dient. In manchen Ausführungsformen sind die Gate-Strukturen 624 mit demselben Spannungsknoten elektrisch verbunden. Anders gesagt, das Gate 620 des Transistors T7 kann so betrachtet werden, dass es mehrere Segmente aufweist (z.B. Gate-Strukturen 624), die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 hat, die an seinen gegenüberliegenden Seitenwänden angeordnet sind. Wie oben erwähnt, hat jede der Gate-Strukturen 624 eine Gate-Länge LG1. Daher, wenn die Anzahl der Gate-Strukturen 624 n ist, ist die effektive Gate-Länge des Gates 620 des Transistors T7n*LG1, wobei n eine positive ganze Zahl ist, die größer als 1 ist. Infolgedessen kann der Transistor T7 als eine lange Kanalvorrichtung bezeichnet werden. Es wird festgehalten, dass die integrierte Schaltung 100F von 6A bis 6C auch eine kurze Kanalvorrichtung aufweisen kann, wie den Transistor Tider in 1A bis 1C beschrieben ist.
  • Der Transistor T7 hat mehrere Source/Drain-Gebiete 634, die in dem aktiven Gebiet 614 bzw. 616 angeordnet sind. Genauer ist ein Source/Drain-Gebiet 634 an einer ersten Seite des aktiven Gebiets 614 angeordnet, wobei der Kontakt 640 an einer zweiten Seite des aktiven Gebiets 614 gegenüber der ersten Seite des aktiven Gebiets 614 angeordnet ist. Andererseits ist ein anderes Source/Drain-Gebiet 634 an einer ersten Seite des aktiven Gebiets 616 angeordnet, wobei der Kontakt 640 an einer zweiten Seite des aktiven Gebiets 616 gegenüber der ersten Seite des aktiven Gebiets 616 angeordnet ist. Das heißt, die Source/Drain-Gebiete 634 sind auf zwei getrennten aktiven Gebieten 614 und 614 angeordnet. Es wird festgehalten, dass in manchen Ausführungsformen kein Source/Drain-Gebiet zwischen zwei benachbarten Gate-Strukturen 624 von Transistor T7 angeordnet ist. Mit anderen Worten, Abschnitte der aktiven Gebiete 614 und 616 zwischen zwei benachbarten Gate-Strukturen 624 sind undotiert oder weniger dotiert, wobei die Dotierstoffkonzentration dieser Abschnitte kleiner ist als die Dotierstoffkonzentration der Source/Drain-Gebiete 634. In Betrieb des Transistors T7 kann eine erste Spannung und eine zweite Spannung jeweils an die Source/Drain-Gebiete 634 angelegt werden und eine dritte Spannung kann an das Gate 620 angelegt werden, um den Transistor T7 zu betreiben. Das heißt, eine einzelne Spannung (z.B. die hier beschriebene dritte Spannung) wird an die Gate-Strukturen 624 angelegt. Zum Beispiel kann der Strom von dem Source/Drain-Gebiet 634 auf dem aktiven Gebiet 614 zu dem Source/Drain-Gebiet 634 auf dem aktiven Gebiet 616 durch die Kontakte 640 und die Metallleitung 650 fließen.
  • 7A, 7B und 7C veranschaulichen eine integrierte Schaltung 100G gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 7A eine Draufsicht der integrierten Schaltung 100G ist und 7B eine Querschnittsansicht entlang Linie B-B von 7A ist. 7C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100G wie in 7A und 7B dargestellt. Manche Elemente von 7A, 7B und 7C sind ähnlich jenen, die in 7A, 7B und 7C beschrieben sind, und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100G weist einen Transistor T8 auf. Obwohl in 7A bis 7C nicht dargestellt, kann die integrierte Schaltung 100G einen Transistor T1 wie in 1A bis 1C beschrieben aufweisen. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Ähnlich dem Transistor T7 von 6A bis 6C weist der Transistor T8 getrennte aktive Gebiete 714 und 716 auf. Der Transistor T8 hat Kontakte 740, die auf dem aktiven Gebiet 714 bzw. 716 angeordnet sind, und eine Metallleitung 750 über den Kontakten 740 und die die Kontakte 740 elektrisch verbindet.
  • Der Transistor T8 weist mehrere Gate-Strukturen 724, mehrere Gate-Strukturen 726 und mehrere Gate-Strukturen 728 auf, die auf dem aktiven Gebiet 714 bzw. 716 angeordnet sind. Die Gate-Strukturen 724, 726 und 726 sind elektrisch verbunden. In manchen Ausführungsformen sind die Gate-Strukturen 724, 726 und 728 mit demselben Spannungsknoten elektrisch verbunden. In manchen Ausführungsformen kann die Anzahl der Gate-Strukturen 724 x sein, die Anzahl der Gate-Strukturen 726 kann y sein und die Anzahl der Gate-Strukturen 728 kann z sein, wobei x, y, z positive ganze Zahlen sind. In manchen Ausführungsformen hat jede der Gate-Strukturen 724 eine Gate-Länge LG1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. Jede der Gate-Strukturen 726 hat eine Gate-Länge LG2 größer als die Gate-Länge LG1 der Gate-Strukturen 724. In manchen Ausführungsformen ist die Gate-Länge LG2 n Mal die Gate-Länge LG1, wobei n eine positive ganze Zahl ist. Das heißt, LG2 = n*LG1, wobei n eine positive ganze Zahl ist. In manchen Ausführungsformen ist n eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...). Andererseits hat jede der Gate-Strukturen 728 eine Gate-Länge LG3 größer als die Gate-Länge LG1 der Gate-Strukturen 724. In manchen Ausführungsformen ist die Gate-Länge LG2 m Mal die Gate-Länge LG1, wobei m eine positive ganze Zahl ist. Das heißt, LG3 = m*LG1, wobei m eine positive ganze Zahl ist. In manchen Ausführungsformen ist m eine positive ganze Zahl und ist größer als 1 (z.B. m= 2, 3, 4...). In den Ausführungsformen von 7A bis 7C, n ist größer als m. Zum Beispiel kann n 3 sein und m kann 2 sein, während die vorliegende Offenbarung nicht darauf beschränkt ist.
  • Die Gate-Strukturen 724 bilden eine erste Gruppe GR1, die Gate-Strukturen 726 bilden eine zweite Gruppe GR2 und die Gate-Strukturen 728 bilden eine dritte Gruppe GR3. In manchen Ausführungsformen weist jede der Gruppen GR1, GR2 und GR3 mindestens eine Gate-Struktur mit im Wesentlichen derselben Gate-Länge auf, während die Gate-Länge einer Gruppe sich von der Gate-Länge anderer Gruppen unterscheidet. In manchen Ausführungsformen sind die Gruppen GR1, GR2 und GR3 der Reihe nach entlang der X-Richtung angeordnet. In manchen Ausführungsformen sind die Gate-Strukturen 724, 726 und 726 elektrisch verbunden und können gemeinsam als ein Gate 720 bezeichnet werden, wobei das Gate 720 als das Gate des Transistors T8 dient. In manchen Ausführungsformen sind die Gate-Strukturen 724, 726 und 728 mit demselben Spannungsknoten elektrisch verbunden. Von einem anderen Standpunkt aus gesehen, kann das Gate 720 des Transistors T8 so betrachtet werden, dass es mehrere Segmente aufweist (z.B. Gate-Strukturen 724, 726 und 728), die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 hat, die an seinen gegenüberliegenden Seitenwänden angeordnet sind. Ebenso können die Segmente in mehrere Gruppen unterteilt sein (z.B. Gruppen GR1, GR2 und GR3), wobei die Segmente in jeder Gruppe im Wesentlichen dieselbe Gate-Länge haben.
  • Wie oben erwähnt, ist die Anzahl von Gate-Strukturen 724, 726 und 728 x, y bzw. z, wobei x, y, z positive ganze Zahlen sind. Daher ist die effektive Gate-Länge des Gates 720 des Transistors T8 x*LG1+y*LG2+Z*LG3. Von einem anderen Standpunkt aus gesehen kann die Gate-Länge LG2 von Gate-Strukturen 726 als n*LG1 ausgedrückt werden und die Gate-Länge LG3 von Gate-Strukturen 728 kann als m*LG1 ausgedrückt werden. Daher kann die effektive Gate-Länge des Gates 720 des Transistors T8 auch als x*LG1+y* n*LG1+z* m*LG1 ausgedrückt werden, nämlich (x+y*n+z *m) *LG1. Da x, y, z, n, m alle ganze Zahlen sind, ist der Term x+y*n+z*m auch eine positive ganze Zahl. Das heißt, die effektive Gate-Länge des Gates 720 des Transistors T8 ist ein Vielfaches (z.B. x+y*n+z*m-Faches) der Gate-Länge LG1 mit einer kritischen Dimension. Infolgedessen kann der Transistor T8 als eine lange Kanalvorrichtung bezeichnet werden. Es wird festgehalten, dass die integrierte Schaltung 100G von 7A bis 7C auch eine kurze Kanalvorrichtung aufweisen kann, wie den Transistor T1, der in 1A bis 1C beschrieben ist.
  • In manchen Ausführungsformen sind die Gate-Strukturen 724, 726 und 728 zufällig entlang der X-Richtung angeordnet. Das heißt zum Beispiel eine Gate-Struktur 724 und/oder eine Gate-Struktur 728 können zwischen zwei Gate-Strukturen 724 mit derselben Gate-Länge LG1 vorhanden sein und umgekehrt. In manchen anderen Ausführungsformen kann keine Gate-Struktur 726 und/oder keine Gate-Struktur 728 zwischen zwei Gate-Strukturen 724 vorhanden sein und umgekehrt.
  • Der Transistor T8 hat mehrere Source/Drain-Gebiete 734, die in dem aktiven Gebiet 714 bzw. 716 angeordnet sind. Genauer ist ein Source/Drain-Gebiet 734 an einer ersten Seite des aktiven Gebiets 714 angeordnet, wobei der Kontakt 740 an einer zweiten Seite des aktiven Gebiets 714 gegenüber der ersten Seite des aktiven Gebiets 714 angeordnet ist. Andererseits ist ein anderes Source/Drain-Gebiet 734 an einer ersten Seite des aktiven Gebiets 716 angeordnet, wobei der Kontakt 740 an einer zweiten Seite des aktiven Gebiets 716 gegenüber der ersten Seite des aktiven Gebiets 716 angeordnet ist. Das heißt, die Source/Drain-Gebiete 734 sind auf zwei getrennten aktiven Gebieten 714 und 716 angeordnet. Es wird festgehalten, dass in manchen Ausführungsformen kein Source/Drain-Gebiet zwischen zwei benachbarten Gate-Strukturen 724, 726 und 728 von Transistor T8 vorhanden ist. Mit anderen Worten, Abschnitte der aktiven Gebiete 714 und 716 zwischen zwei benachbarten Gate-Strukturen 724, 726 und 728 sind undotiert oder weniger dotiert, wobei die Dotierstoffkonzentration dieser Abschnitte kleiner ist als die Dotierstoffkonzentration der Source/Drain-Gebiete 734. In Betrieb des Transistors T7 werden eine erste Spannung und eine zweite Spannung jeweils an die Source/Drain-Gebiete 734 angelegt und eine dritte Spannung kann an das Gate 720 angelegt werden, um den Transistor T8 zu betreiben. Das heißt, eine einzelne Spannung (z.B. die hier beschriebene dritte Spannung) wird an die Gate-Strukturen 724, 726 und 728 angelegt. Zum Beispiel kann der Strom von dem Source/Drain-Gebiet 734 auf dem aktiven Gebiet 714 zu dem Source/Drain-Gebiet 734 auf dem aktiven Gebiet 716 durch die Kontakte 740 und die Metallleitung 750 fließen.
  • 8A, 8B und 8C veranschaulichen eine integrierte Schaltung 100H gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 8A eine Draufsicht der integrierten Schaltung 100H ist und 8B eine Querschnittsansicht entlang Linie B-B von 8A ist. 8C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100H, wie in 8A und 8B dargestellt. Manche Elemente von 8A, 8B und 8C sind ähnlich jenen, die in 1A, 1B und 1C beschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100H weist einen Transistor T9 auf. Obwohl in 8A bis 8C nicht dargestellt, kann die integrierte Schaltung 100H einen Transistor T1 wie in 1A bis 1C beschrieben aufweisen. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Der Transistor T9 hat aktive Gebiete 814, 816 und 818, die sich entlang der X-Richtung erstrecken, wobei die aktiven Gebiete 814, 816 und 818 entlang der Y-Richtung angeordnet sind. Der Transistor T9 hat Kontakte 842, die auf dem aktiven Gebiet 814 bzw. 816 angeordnet sind, und eine Metallleitung 852 über den Kontakten 842 und die Kontakte 842 elektrisch verbindend. Daher ist das aktive Gebiet 814 mit dem aktiven Gebiet 816 über die Kontakte 842 und die Metallleitung 852 elektrisch verbunden. Andererseits hat der Transistor T9 ferner Kontakte 844, die auf dem aktiven Gebiet 816 bzw. 818 angeordnet sind, und eine Metallleitung 854 über den Kontakten 844 und diese elektrisch verbindend. Daher ist das aktive Gebiet 816 mit dem aktiven Gebiet 818 über die Kontakte 844 und die Metallleitung 854 elektrisch verbunden.
  • Der Transistor T9 weist Gate-Strukturen 821, 822, 823, 824, 825, 826, 827, 828 und 829 auf, die unter Verwendung z.B. einer oder mehrerer Metallleitungen und Durchkontaktierungen in der BEOL Interconnect Struktur elektrisch verbunden sind. In manchen Ausführungsformen sind die Gate-Strukturen 821-829 mit demselben Spannungsknoten elektrisch verbunden. Die Gate-Strukturen 821, 822 und 823 sind auf dem aktiven Gebiet 814 angeordnet, die Gate-Strukturen 824, 825 und 826 sind auf dem aktiven Gebiet 816 angeordnet und die Gate-Strukturen 827, 828 und 829 sind auf dem aktiven Gebiet 818 angeordnet.
  • In manchen Ausführungsformen kann jede der Gate-Strukturen 821 bis 829 entweder eine kurze Gate-Länge oder eine lange Gate-Länge aufweisen. Als ein Beispiel von 8A und 8B haben die Gate-Strukturen 821, 824, 825 und 828 lange Gate-Länge, während die Gate-Strukturen 822, 823, 826, 827 und 829 kurze Gate-Länge haben. In manchen Ausführungsformen haben die Gate-Strukturen 822, 823, 826, 827 und 829 im Wesentlichen dieselbe Gate-Länge LG1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. Andererseits haben die Gate-Strukturen 821, 824, 825 und 828 im Wesentlichen dieselbe Gate-Länge LG2. Die Gate-Länge LG2 ist größer als die Gate-Länge LG1. In manchen Ausführungsformen ist die Gate-Länge LG2 n Mal die Gate-Länge LG1, wobei n eine positive ganze Zahl ist. Das heißt, LG2 = n*LG1, wobei n eine positive ganze Zahl ist. In manchen Ausführungsformen ist n eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...).
  • In manchen Ausführungsformen können die Gate-Strukturen 821 bis 829, die elektrisch verbunden sind, gemeinsam als ein Gate 820 bezeichnet werden, wobei das Gate 820 als das Gate des Transistors T9 dient. In manchen Ausführungsformen sind die Gate-Strukturen 821-829 mit demselben Spannungsknoten elektrisch verbunden. Anders gesagt, das Gate 820 des Transistors T9 kann so betrachtet werden, dass es mehrere Segmente aufweist (z.B. Gate-Strukturen 821 bis 829), die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 hat, die an seinen gegenüberliegenden Seitenwänden angeordnet sind.
  • In manchen Ausführungsformen kann der Transistor T9 x Gate-Strukturen mit kurzer Gate-Länge LG1 und y Gate-Strukturen mit langer Gate-Länge LG2 aufweisen (z.B. ist in diesem Fall x=5 und y=4). Daher ist die effektive Gate-Länge des Gates 820 des Transistors T9 x*LG1+y*LG2. Von einem anderen Standpunkt aus gesehen, da Gate-Länge LG2 als n*LG1 ausgedrückt werden kann, kann auch die effektive Gate-Länge des Gate 820 des Transistors T9 als x*LG1+y* n*LG1 ausgedrückt werden, nämlich (x+y*n) *LG1. Da x, y, n alle ganze Zahl sind ist der Term x+y*n auch eine positive ganze Zahl. Das heißt, die effektive Gate-Länge des Gates 820 des Transistors T9 ist ein Vielfaches (z.B. x+y*n-Faches) der Gate-Länge LG1 mit einer kritischen Dimension. Infolgedessen kann der Transistor T9 als eine lange Kanalvorrichtung bezeichnet werden. Es wird festgehalten, dass die integrierte Schaltung 100H von 8A bis 8C auch eine kurze Kanalvorrichtung aufweisen kann, wie den Transistor T1, der in 1A bis 1C beschrieben ist.
  • Der Transistor T9 hat mehrere Source/Drain-Gebiete 834, die in dem aktiven Gebiet 814 bzw. 818 angeordnet sind. Genauer ist ein Source/Drain-Gebiet 734 an einer ersten Seite des aktiven Gebiets 814 angeordnet, wobei der Kontakt 842 an einer zweiten Seite des aktiven Gebiets 814 gegenüber der ersten Seite des aktiven Gebiets 814 angeordnet ist. Andererseits ist ein anderes Source/Drain-Gebiet 734 an einer ersten Seite des aktiven Gebiets 818 angeordnet, wobei der Kontakt 844 an einer zweiten Seite des aktiven Gebiets 818 gegenüber der ersten Seite des aktiven Gebiets 818 angeordnet ist. Das heißt, die Source/Drain-Gebiete 834 sind auf zwei getrennten aktiven Gebieten 814 und 818 angeordnet. Ferner weist das aktive Gebiet 816 zwischen den aktiven Gebieten 814 und 818 kein Source/Drain-Gebiet 834 auf. Anders gesagt, das gesamte aktive Gebiet 816 hat eine niedrigere Dotierstoffkonzentration als die Dotierstoffkonzentration der Source/Drain-Gebiete 834. Es wird festgehalten, dass in manchen Ausführungsformen kein Source/Drain-Gebiet zwischen zwei benachbarten Gate-Strukturen 821 bis 829 von Transistor T9 vorhanden ist. Mit anderen Worten, Abschnitte der aktiven Gebiete 814, 816 und 818 zwischen zwei benachbarten Gate-Strukturen 821 bis 829 sind undotiert oder weniger dotiert, wobei die Dotierstoffkonzentration dieser Abschnitte kleiner ist als die Dotierstoffkonzentration der Source/Drain-Gebiete 834. In Betrieb des Transistors T8 können eine erste Spannung und eine zweite Spannung jeweils an die Source/Drain-Gebiete 834 angelegt werden und eine dritte Spannung kann an das Gate 820 angelegt werden, um den Transistor T9 zu betreiben. Das heißt, eine einzelne Spannung (z.B. die hier beschriebene dritte Spannung) wird an die Gate-Strukturen 821 bis 829 angelegt. Zum Beispiel kann der Strom von dem Source/Drain-Gebiet 834 auf dem aktiven Gebiet 814 zu dem Source/Drain-Gebiet 834 auf dem aktiven Gebiet 818 durch das aktive Gebiet 816 fließen. Ferner ist das aktive Gebiet 814 mit dem aktiven Gebiet 816 über die Kontakte 842 und die Metallleitung 852 elektrisch verbunden und das aktive Gebiet 816 ist mit dem aktiven Gebiet 818 über die Kontakte 844 und die Metallleitung 854 elektrisch verbunden.
  • 8D ist ein Blockdiagramm der integrierten Schaltung 100H von 8A und 8D. Wie in 8D dargestellt, sind Blöcke 821A, 822A, 823A, 824A, 825A, 826A, 827A, 828A und 829A dargestellt, wobei jeder der Blöcke 821A bis 829A einer Gate-Struktur entspricht. Zum Beispiel können die Blöcke 821A bis 829A jeweils den Gate-Strukturen 821 bis 829 von 8A entsprechen. In manchen Ausführungsformen kann jeder der Blöcke 821A bis 829A entweder eine kurze Gate-Länge oder eine lange Gate-Länge aufweisen. Zum Beispiel kann die kurze Gate-Länge die Gate-Länge LG1 sein, die in 8A und 8B beschrieben ist, und die lange Gate-Länge kann die Gate-Länge LG2 sein, die in 8A und 8B beschrieben ist. Daher kann jeder der Blöcke 821A bis 829A zwei Möglichkeiten von Gate-Längen aufweisen (z.B. kurze Gate-Länge oder lange Gate-Länge). In dieser Hinsicht können die Kombinationen von Blöcken 821A bis 829A der integrierten Schaltung 100H 29 Variationen aufweisen.
  • 9A, 9B und 9C veranschaulichen eine integrierte Schaltung 100I gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 9A eine Draufsicht der integrierten Schaltung 100I ist und 9B eine Querschnittsansicht entlang Linie B-B von 9A ist. 9C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100I von 9A und 9B. Manche Elemente von 9A, 9B und 9C sind ähnlich jenen, die in 1A, 1B und 1C beschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100I weist einen Transistor T10 auf. Obwohl in 9A bis 9C nicht dargestellt, kann die integrierte Schaltung 100I einen Transistor T1 aufweisen, wie in 1A bis 1C beschrieben. Es muss festgehalten werden, dass die Gate-Länge LG1 des ersten Transistors T1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Ähnlich dem Transistor T9 von 8A bis 8C hat der Transistor T10 getrennte aktive Gebiete 914, 816 und 918. Das aktive Gebiet 914 ist mit dem aktiven Gebiet 916 über die Kontakte 942 und die Metallleitung 952 elektrisch verbunden. Andererseits ist das aktive Gebiet 916 mit dem aktiven Gebiet 918 über die Kontakte 944 und die Metallleitung 954 elektrisch verbunden.
  • Der Transistor T10 weist Gate-Strukturen 921, 922, 923, 924, 925, 926, 927, 928 und 929 auf. Die Gate-Strukturen 921, 922 und 923 sind auf dem aktiven Gebiet 914 angeordnet, die Gate-Strukturen 924, 925 und 926 sind auf dem aktiven Gebiet 916 angeordnet und die Gate-Strukturen 927, 928 und 929 sind auf dem aktiven Gebiet 918 angeordnet.
  • In manchen Ausführungsformen haben die Gate-Strukturen 921 bis 929 im Wesentlichen dieselbe Gate-Länge LG1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • In manchen Ausführungsformen sind die Gate-Strukturen 921 bis 929 elektrisch verbunden und können gemeinsam als ein Gate 920 bezeichnet werden, wobei das Gate 920 als das Gate des Transistors T10 dient. In manchen Ausführungsformen sind die Gate-Strukturen 921-929 mit demselben Spannungsknoten elektrisch verbunden. Anders gesagt, das Gate 920 des Transistors T10 kann so betrachtet werden, dass es mehrere Segmente aufweist (z.B. Gate-Strukturen 921 bis 929), die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 hat, die an seinen gegenüberliegenden Seitenwänden angeordnet sind.
  • In manchen Ausführungsformen kann der Transistor T10 x Gate-Strukturen mit Gate-Länge LG1 (z.B. x=9 in diesem Fall) aufweisen. Daher ist die effektive Gate-Länge des Gates 920 des Transistors T10 x*LG1. Infolgedessen kann der Transistor T10 als eine lange Kanalvorrichtung bezeichnet werden. Es wird festgehalten, dass die integrierte Schaltung 100I von 9A bis 9C auch eine kurze Kanalvorrichtung aufweisen kann, wie den Transistor T1, der in 1A bis 1C beschrieben ist.
  • In manchen Ausführungsformen können die Gate-Strukturen 921 bis 929 verschiedene Schwellenspannungen aufweisen. Die Schwellenspannung jeder Gate-Strukturen 921 bis 929 kann von der Materialzusammensetzung und/oder Dicke des Gate-Dielektrikums und der Austrittsarbeitsmetallschicht(en) darin abhängen. Infolgedessen hängt die äquivalente Schwellenspannung des Gates 920 von den Schwellenspannungen der Gate-Strukturen 921 bis 929 ab.
  • Der Transistor T9 hat mehrere Source/Drain-Gebiete 934, die in dem aktiven Gebiet 914 bzw. 918 angeordnet sind. Das Verhältnis zwischen den Source/Drain-Gebieten 934, den aktiven Gebieten 914, 916, 918, den Gate-Strukturen 921 bis 929, den Kontakten 942, 944 und den Metallleitungen 952, 954 ist ähnlich dem Verhältnis zwischen den Source/Drain-Gebieten 834, den aktiven Gebieten 814, 816, 818, den Gate-Strukturen 821 bis 829, den Kontakten 842, 844 und den Metallleitungen 852, 854 und somit werden relevante strukturelle Details der Kürze wegen nicht wiederholt.
  • 9D ist ein Blockdiagramm der integrierten Schaltung 100I von 9A und 9D. Wie in 9D dargestellt, sind dort Blöcke 921A, 922A, 923A, 924A, 925A, 926A, 927A, 928A und 929A dargestellt, wobei jeder der Blöcke 921A bis 929A einer Gate-Struktur entspricht. Zum Beispiel können die Blöcke 921A bis 929A jeweils den Gate-Strukturen 921 bis 929 von 9A entsprechen. Wie oben beschrieben, kann jeder der Blöcke 921A bis 929A Gate-Strukturen mit verschiedenen Schwellenspannungen angeben. Als ein Beispiel gibt es für N7 Technologieknoten drei Kategorien von Schwellenspannungen, wie ultra-niedrige Schwellenspannung (ULVT), niedrige Schwellenspannung (LVT) und Standardschwellenspannung (SVT). In dieser Hinsicht kann jeder der Blöcke 921A bis 929A drei Möglichkeiten von Schwellenspannungen aufweisen. Daher können die Kombinationen von Blöcken 921A bis 929A der integrierten Schaltung 100I 39 Variationen aufweisen. Andererseits kann es in Bezug auf den N5 Technologieknoten fünf Kategorien von Schwellenspannungen geben. Infolgedessen können die Kombinationen von Blöcken 921A bis 929A der integrierten Schaltung 1001 59 Variationen aufweisen.
  • 10A, 10B und 10C veranschaulichen eine integrierte Schaltung 100J gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 10A eine Draufsicht der integrierten Schaltung 100J ist und 10B eine Querschnittsansicht entlang Linie B-B von 10A ist. 10C veranschaulicht eine äquivalente Schaltung von 10A und 10B. Manche Elemente von 10A, 10B und 10C sind ähnlich jenen, die in 1A, 1B und 1C beschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100J weist ein aktives Gebiet 1014 und Gate-Strukturen 1022, 1024, 1026 und 1028 auf, die auf dem aktiven Gebiet 1014 angeordnet sind. Die integrierte Schaltung 100J weist ferner Source/Drain-Gebiete 1031, 1032, 1033, 1034 und 1035 auf, die in dem aktiven Gebiet 114 angeordnet sind. Die Source/Drain-Gebiete 1031 und 1032 befinden sich gegenüber der Gate-Struktur 1022, wobei die Gate-Struktur 1022 und die Source/Drain-Gebiete 1031 und 1032 einen Transistor T111 bilden. Die Source/Drain-Gebiete 1032 und 1033 befinden sich gegenüber der Gate-Struktur 1024, wobei die Gate-Struktur 1024 und die Source/Drain-Gebiete 1032 und 1033 einen Transistor T112 bilden. Die Source/Drain-Gebiete 1033 und 1034 befinden sich gegenüber der Gate-Struktur 1026, wobei die Gate-Struktur 1026 und die Source/Drain-Gebiete 1033 und 1034 einen Transistor T113 bilden. Die Source/Drain-Gebiete 1034 und 1035 befinden sich gegenüber der Gate-Struktur 1028, wobei die Gate-Struktur 1028 und die Source/Drain-Gebiete 1034 und 1035 einen Transistor T114 bilden.
  • In manchen Ausführungsformen haben die Gate-Strukturen 1022 und 1028 im Wesentlichen dieselbe Gate-Länge LG1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. Andererseits haben die Gate-Strukturen 1024 und 1026 im Wesentlichen dieselbe Gate-Länge LG2. Die Gate-Länge LG2 ist größer als die Gate-Länge LG1. Daher können die Transistoren T111 und T114 als eine kurze Kanalvorrichtung bezeichnet werden und die Transistoren T112 und T113 können als eine lange Kanalvorrichtung bezeichnet werden. In manchen Ausführungsformen ist die Gate-Länge LG2 n Mal die Gate-Länge LG1, wobei n eine positive ganze Zahl ist. Das heißt, LG2 = n*LG1, wobei n eine positive ganze Zahl ist. In manchen Ausführungsformen ist n eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...).
  • Die integrierte Schaltung 100J weist ferner Kontakte 1042 auf, die auf dem Source/Drain-Gebiet 1031 bzw. 1035 angeordnet sind, und eine Metallleitung 1052 über den Kontakten 1042 und die Kontakte 1042 elektrisch verbindend.
  • 11A, 11B und 11C veranschaulichen eine integrierte Schaltung 100K gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 11A eine Draufsicht der integrierten Schaltung 100K ist und 11B eine Querschnittsansicht entlang Linie B-B von 11A ist. 11C veranschaulicht eine äquivalente Schaltung der integrierten Schaltung 100K, wie in 11A und 11B dargestellt. Manche Elemente von 11A, 11B und 11C sind ähnlich jenen, die in 1A, 1B und 1Cbeschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100K weist aktive Gebiete 1114 und 1116 auf, die entlang der Y-Richtung angeordnet sind, Gate-Strukturen 1122 und 1124, die auf dem aktiven Gebiet 1114 angeordnet sind, und Gate-Strukturen 1126 und 1128, die auf dem aktiven Gebiet 1116 angeordnet sind. Die integrierte Schaltung 100J weist ferner Source/Drain-Gebiete 1131, 1132, 1133 auf, die in dem aktiven Gebiet 1114 angeordnet sind, und Source/Drain-Gebiete 1134, 1135 und 1136, die in dem aktiven Gebiet 1116 angeordnet sind. Die Source/Drain-Gebiete 1131 und 1132 befinden sich gegenüber der Gate-Struktur 1122, wobei die Gate-Struktur 1122 und die Source/Drain-Gebiete 1131 und 1132 einen Transistor T121 bilden. Die Source/Drain-Gebiete 1132 und 1133 befinden sich gegenüber der Gate-Struktur 1124, wobei die Gate-Struktur 1124 und die Source/Drain-Gebiete 1132 und 1133 einen Transistor T122 bilden. Die Source/Drain-Gebiete 1134 und 1135 befinden sich gegenüber der Gate-Struktur 1126, wobei die Gate-Struktur 1126 und die Source/Drain-Gebiete 1134 und 1135 einen Transistor T123 bilden. Die Source/Drain-Gebiete 1135 und 1136 befinden sich gegenüber der Gate-Struktur 1128, wobei die Gate-Struktur 1128 und die Source/Drain-Gebiete 1135 und 1136 einen Transistor T124 bilden.
  • In manchen Ausführungsformen haben die Gate-Strukturen 1122 und 1128 im Wesentlichen dieselbe Gate-Länge LG1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist. Andererseits haben die Gate-Strukturen 1124 und 1126 im Wesentlichen dieselbe Gate-Länge LG2. Die Gate-Länge LG2 ist größer als die Gate-Länge LG1. Daher können die Transistoren T121 und T124 als eine kurze Kanalvorrichtung bezeichnet werden und die Transistoren T122 und T123 können als eine lange Kanalvorrichtung bezeichnet werden. In manchen Ausführungsformen ist die Gate-Länge LG2 n Mal die Gate-Länge LG1, wobei n eine positive ganze Zahl ist. Das heißt, LG2 = n*LG1, wobei n eine positive ganze Zahl ist. In manchen Ausführungsformen ist n eine positive ganze Zahl und ist größer als 1 (z.B. n= 2, 3, 4...).
  • Die integrierte Schaltung 100J weist ferner Kontakte 1142 auf, die auf dem Source/Drain-Gebiet 1033 bzw. 1034 angeordnet sind, und eine Metallleitung 1152 über den Kontakten 1142 und die Kontakte 1142 elektrisch verbindend.
  • 12A, 12B und 12C veranschaulichen eine integrierte Schaltung 100L gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wobei 12A eine Draufsicht der integrierten Schaltung 100L ist und 12B eine Querschnittsansicht entlang Linie B-B von 12A ist. 12C veranschaulicht eine äquivalente Schaltung von 12A und 12B. Manche Elemente von 12A, 12B und 12C sind ähnlich jenen, die in 1A, 1B und 1Cbeschrieben sind und daher werden relevante Einzelheiten der Kürze wegen nicht wiederholt.
  • Die integrierte Schaltung 100L weist Halbleiterfinnen 1211, 1212, 1213, 1214 und 1215 auf, die entlang der Y-Richtung angeordnet sind. In manchen Ausführungsformen sind die Halbleiterfinnen 1211, 1212 und 1213 entlang der X-Richtung länger als die Halbleiterfinnen 1214 und 1215. Die integrierte Schaltung 100L weist ferner Gate-Strukturen 1220, 1221, 1222, 1223, 1224, 1225, 1226, 1227, 1228 und 1229 auf, wobei die Gate-Strukturen 1220, 1221, 1222, 1223 die Halbleiterfinnen 1211, 1212 und 1213 queren und die Gate-Strukturen 1224, 1225, 1226, 1227, 1228 und 1229 die Halbleiterfinnen 1211, 1212, 1213, 1214 und 1215 queren. In manchen Ausführungsformen haben die Gate-Strukturen 1220 bis 1229 im Wesentlichen dieselbe Gate-Länge LG1, wobei die Gate-Länge LG1 eine kritische Dimension in einem entsprechenden Technologieknoten ist.
  • Die integrierte Schaltung 100L weist ferner Source/Drain-Gebiete 1231, 1232 und 1233 auf. In manchen Ausführungsformen sind die Source/Drain-Gebiete 1231 in den Halbleiterfinnen 1211, 1212 und 1213 angeordnet und befinden sich neben der Gate-Struktur 1220. Die Source/Drain-Gebiete 1232 sind in den Halbleiterfinnen 1211, 1212, 1213, 1214 und 1215 angeordnet und befinden sich zwischen den Gate-Strukturen 1223 und 1225. Die Source/Drain-Gebiete 1233 sind in den Halbleiterfinnen 1211, 1212 und 1213 angeordnet und befinden sich neben der Gate-Struktur 1229.
  • In manchen Ausführungsformen sind die Gate-Strukturen 1220 bis 1223 elektrisch verbunden und können gemeinsam als ein Gate 1242 bezeichnet werden, wobei das Gate 1242 und die Source/Drain-Gebiete 1231 und 1232 einen Transistor T131 bilden. In manchen Ausführungsformen sind die Gate-Strukturen 1220 bis 1223 mit demselben Spannungsknoten elektrisch verbunden. Andererseits sind die Gate-Strukturen 1224 bis 1229 elektrisch verbunden und können gemeinsam als ein Gate 1244 bezeichnet werden, wobei das Gate 1244 und die Source/Drain-Gebiete 1232 und 1233 einen Transistor T132 bilden. In manchen Ausführungsformen sind die Gate-Strukturen 1224 bis 1229 mit demselben Spannungsknoten elektrisch verbunden. Von einem anderen Standpunkt aus gesehen, kann das Gate 1242 des Transistors T131 so betrachtet werden, dass es mehrere Segmente aufweist (z.B. Gate-Strukturen 1220 bis 1223), die entlang der X-Richtung angeordnet sind, wobei jedes Segment Abstandhalter 106 hat, die an seinen gegenüberliegenden Seitenwänden angeordnet sind. Wie oben erwähnt, hat jede der Gate-Strukturen 1220 bis 1223 eine Gate-Länge LG1. Daher ist die effektive Gate-Länge des Gates 1242 des Transistors T131 4*LG1. Wenn zum Beispiel die Gate-Länge LG1 etwa 5 nm ist, ist die effektive Gate-Länge des Gates 1242 etwa 20 nm. Andererseits hat jede der Gate-Strukturen 1224 bis 1229 eine Gate-Länge LG1. Daher ist die effektive Gate-Länge des Gates 1244 des Transistors T132 6*LG1. Wenn zum Beispiel die Gate-Länge LG1 etwa 5 nm ist, ist die effektive Gate-Länge des Gates 1244 etwa 30 nm. Infolgedessen hat in den Ausführungsform von 12A bis 12C der Transistor T131 drei Halbleiterfinnen 1211, 1212, 1213 und das Gate 1242 des Transistors T131 hat vier Segmente (z.B. die Gate-Strukturen 1220 bis 1223). Andererseits hat der Transistor T132 fünf Halbleiterfinnen 1211, 1212, 1213, 1214 und 1215 und das Gate 1244 des Transistors T132 hat sechs Segmente (z.B. die Gate-Strukturen 1224 bis 1229).
  • 13 ist ein schematisches Diagramm eines elektronischen Designautomatisierungssystems (EDA-System) 1300 gemäß manchen Ausführungsformen. Hier beschriebene Verfahren zum Erzeugen von Designlayouts, z.B. Layoutdiagramme der integrierten Schaltungen 100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H, gemäß einer oder mehreren Ausführungsformen, sind zum Beispiel unter Verwendung des EDA-Systems 1300 gemäß manchen Ausführungsformen implementierbar. In manchen Ausführungsformen ist das EDA-System 1300 eine Allzweck-Rechenvorrichtung, aufweisend einen Hardware-Prozessor 1302 und ein nicht transitorisches, computerlesbares Speichermedium 1304. Das computerlesbare Speichermedium 1304 ist unter anderen mit einem Satz ausführbarer Anweisungen 1306, Designlayouts 1307, Designregelprüfungsdecks (DRC-Decks) 1309 oder beliebigen Zwischendaten zur Ausführung des Satzes von Anweisungen codiert, d.h. speichert diese. Jedes Designlayout 1307 weist eine grafische Darstellung eines integrierten Chips (z.B. integrierte Schaltung 100A-100H) auf, wie zum Beispiel eine GSII-Datei. Jedes DRC-Deck 1309 weist eine Liste von Designregeln auf, die für einen Halbleiterprozess spezifisch sind, der für Fertigung eines Designlayouts 1307 gewählt wird. Ausführung von Anweisungen 1306, Designlayouts 1307 und DRC-Decks 1309 durch Hardware-Prozessor 1302 stellt (mindestens teilweise) ein EDA-Werkzeug bereit, das einen Abschnitt oder die Gesamtheit von z.B. der hier beschriebenen Verfahren gemäß einem oder mehreren (in der Folge angegebenen Prozesse und/oder Verfahren) implementiert.
  • Prozessor 1302 ist über einen Bus 1308 elektrisch an das computerlesbare Speichermedium 1304 gekoppelt. Prozessor 1302 ist auch durch Bus 1308 elektrisch an eine I/O-Schnittstelle 1310 gekoppelt. Eine Netzwerkschnittstelle 1312 ist auch durch Bus 1308 elektrisch mit Prozessor 1302 verbunden. Netzwerkschnittstelle 1312 ist mit einem Netzwerk 1314 verbunden, sodass Prozessor 1302 und computerlesbares Speichermedium 1304 über Netzwerk 1314 mit externen Elementen verbunden werden können. Prozessor 1302 ist konfiguriert, Anweisungen 1306 auszuführen, die im computerlesbaren Speichermedium 1304 codiert sind, um EDA-System 1300 zu veranlassen, zur Durchführung von Layoutdesignbetrieben verwendbar zu sein. In einer oder mehreren Ausführungsformen ist Prozessor 1302 eine zentrale Verarbeitungseinheit (CPU), ein Multi-Prozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist computerlesbares Speichermedium 1304 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder eine Einrichtung oder Vorrichtung). Zum Beispiel weist computerlesbares Speichermedium 1304 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entfernbar Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-Lese-Speicher (ROM), eine starre Magnetplatte und/oder eine optische Platte auf. In einer oder mehreren Ausführungsformen weist bei Verwendung optischer Platten das computerlesbare Speichermedium 1304 einen Compact Disk-Nur-Lese-Speicher (CD-ROM), eine Compact Disk-Read/Write (CD-R/W) und/oder eine Digital Video Disc (DVD) auf.
  • In einer oder mehreren Ausführungsformen speichert computerlesbares Speichermedium 1304 Anweisungen 1306, Designlayouts (z.B. Layouts der integrierten Schaltungen 100A-100H, wie zuvor besprochen), DRC-Decks 1309, die konfiguriert sind, EDA-System 1300 zu veranlassen (wo eine solche Ausführung (mindestens teilweise) das EDA-Werkzeug darstellt), zur Durchführung eines Abschnitts oder der Gesamtheit der angegebenen Prozesse und/oder Verfahren verwendbar zu sein.
  • EDA-System 1300 weist I/O-Schnittstelle 1310 auf. I/O-Schnittstelle 1310 ist an externen Schaltkreis gekoppelt. In einer oder mehreren Ausführungsformen weist I/O-Schnittstelle 1310 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad, einen Berührungsbildschirm und/oder Cursor-Richtungstasten zum Kommunizieren von Informationen und Befehlen an Prozessor 1302 auf.
  • EDA-System 1300 weist auch Netzwerkschnittstelle 1312 gekoppelt an Prozessor 1302 auf. Netzwerkschnittstelle 1312 erlaubt dem EDA-System 1300 mit Netzwerk 1314 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Netzwerkschnittstelle 1312 weist drahtlose Netzwerkschnittstellen auf, wie BLUETOOTH, WIFI, WIMAX, GPRS, oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie ETHERNET. In einer oder mehreren Ausführungsformen wird ein Abschnitt oder die Gesamtheit aller angegebenen Prozesse und/oder Verfahren in zwei oder mehr EDA-Systemen 1300 implementiert.
  • EDA-System 1300 ist konfiguriert, Informationen durch I/O-Schnittstelle 1310 zu empfangen. Die Informationen, die durch I/O-Schnittstelle 1310 empfangen werden, enthalten eines oder mehrere von Anweisungen, Daten, Designregeln, Verzeichnissen von Standardzellen und/oder andere Parameter zur Verarbeitung durch Prozessor 1302. Die Informationen werden durch Bus 1308 an Prozessor 1302 übertragen. EDA-System 1300 ist konfiguriert, Informationen bezüglich einer Benutzerschnittstelle (UI) 13113 durch I/O-Schnittstelle 1310 zu empfangen. Die Informationen sind im computerlesbaren Medium 1304 als UI 1316 gespeichert.
  • In manchen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen aufweist, unter Verwendung eines Werkzeugs wie VIRTUOSO®, erhältlich von CADENCE DESIGN SYSTEMS, Inc., oder eines anderen geeigneten Layouterzeugungswerkzeugs erzeugt.
  • In manchen Ausführungsformen werden die Prozesse als Funktionen eines Programms umgesetzt, das in einem nicht transitorischen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nicht transitorisches computerlesbares Aufzeichnungsmedium enthalten, ohne aber darauf beschränkt zu sein, externe/entfernbare und/oder interne/eingebaute Datenspeicher- oder Arbeitsspeichereinheit, z.B. eines oder mehrere von einer optischen Platte, wie einer DVD, einer magnetischen Platte, wie einer Festplatte, einem Halbleiterspeichert, wie einem ROM, einem RAM, einer Speicherkarte und dergleichen.
  • Ebenso in 13 veranschaulicht ist ein Maskenhaus 1330, das ein verifiziertes Layout, das von dem EDA-System 1300 erzeugt wird, über zum Beispiel das Netzwerk 1314 empfängt. Das Maskenhaus 1330 hat ein Maskenfertigungswerkzeug 1332 (z.B. einen Maskenschreiber) zur Fertigung einer oder mehrerer Fotomasken (z.B. Fotomasken, die zur Fertigung von z.B. ICs 100A-100H verwendet werden) basierend auf dem verifizierten Layout, das von dem EDA-System 1300 erzeugt wird. Ein IC-Fabrikator („Fab“) 1320 kann mit dem Maskenhaus 1330 und dem EDA-System 1300 zum Beispiel durch das Netzwerk 1314 verbunden sein. Fab 1320 weist ein IC-Fertigungswerkzeug 1322 zur Fertigung von IC-Chips (z.B. ICs 100A-100H) unter Verwendung der Fotomasken auf, die von dem Maskenhaus 1330 gefertigt wurden. Als Beispiel und nicht zur Einschränkung kann das IC-Fertigungswerkzeug 1322 ein Cluster-Werkzeug zur Fertigung von IC-Chips sein. Das Cluster-Werkzeug kann ein Mehrfachreaktionskammertyp-Verbundgerät sein, das eine vieleckige Transferkammer mit einem Waferhandhabungsroboter, die in der Mitte platziert ist, mehrere Bearbeitungskammern (z.B. CVD-Kammer, PVD Kammer, Ätzkammer, Temperkammer oder dergleichen), die an jeder Wandfläche der vieleckigen Transferkammer positioniert sind; und eine Schleusenkammer, die an einer anderen Wandfläche als die Transferkammer installiert ist, aufweisen kann.
  • In manchen Ausführungsformen gehören zwei oder mehr von dem EDA-System 1300, dem Maskenhaus 1330 und dem FAB 1320 einer einzelnen Firma. Zum Beispiel bestehen zwei oder mehr des EDA-Systems 1300, des Maskenhauses 1330 und des FAB 1320 gemeinsam in einer gemeinsamen Anlage und verwenden gemeinsame Ressourcen. In manchen anderen Ausführungsformen gehört das EDA-System 1300 einem Designhaus, das eine andere Einheit als das Maskenhaus 1330 und der FAB 1320 ist. In solchen Ausführungsformen interagiert jedes von dem Maskenhaus 1330, dem FAB 1320 und dem Designhaus, dem das EDA-System 1300 gehört, mit einer oder mehreren der anderen Einheiten und stellt Dienste an die eine oder mehreren der anderen Einheiten bereit und/oder empfängt Dienste von diesen.
  • Die integrierte Schaltungsstrukturen, wie oben besprochen, sind einige Beispiele zur Beschreibung des Layoutstils mit langen Kanalvorrichtungslayoutstrukturen, die für hochentwickelte Technologieknoten anwendbar sind. Dieses oben beschriebene Konzept kann auch in andere Halbleitervorrichtungen integriert werden, wie Gate-all-Around-FETs (GAA-FETs) und/oder Nanodraht-FETs, und kann in einer Anzahl von Technologieknoten implementiert werden, wie 10, 7, 5, 3 nm Technologieknoten.
  • Basierend auf den vorangehenden Besprechungen ist erkennbar, dass die vorliegende Offenbarung Vorteile bietet. Es ist jedoch klar, dass andere Ausführungsformen zusätzliche Vorteile bieten können und nicht alle Vorteile unbedingt hier offenbart sind und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Ein Vorteil ist, dass ein Gate eines Transistors mit langem Kanal in mehrere Segmente unterteilt werden kann, die auf einem oder mehreren aktive(n) Gebiet(en) angeordnet sind. Jedes der Segmente kann eine Gate-Länge gleich einer kritischen Dimension eines entsprechenden Technologieknotens aufweisen oder kann ein Vielfaches der kritischen Dimension sein. Andererseits kann jedes der Segmente verschiedene Schwellenspannungen aufweisen. Dies erlaubt ein flexibleres Schaltungslayoutdesign.
  • In manchen Ausführungsformen der vorliegenden Offenbarung weist eine integrierte Schaltungsstruktur (IC-Struktur) einen ersten Transistor und einen zweiten Transistor auf. Der erste Transistor weist ein erstes aktives Gebiet und ein erstes Gate, das auf dem ersten aktiven Gebiet angeordnet ist, auf, wobei das erste Gate eine erste effektive Gate-Länge entlang einer ersten Richtung parallel zu einer Längsrichtung des ersten aktiven Gebiets hat. Der zweite Transistor weist ein zweites aktives Gebiet und ein zweites Gate, das auf dem zweiten aktiven Gebiet angeordnet ist, auf und weist mehrere Gate-Strukturen auf, die entlang der ersten Richtung angeordnet und voneinander getrennt sind, wobei das zweite Gate eine zweite effektive Gate-Länge entlang der ersten Richtung hat, die zweite effektive Gate-Länge n Mal die erste effektive Gate-Länge ist und n eine positive ganze Zahl größer 1 ist.
  • In manchen Ausführungsformen der vorliegenden Offenbarung weist eine IC-Struktur einen ersten Transistor und einen zweiten Transistor auf. Der erste Transistor weist ein erstes aktives Gebiet, ein erstes Gate, mehrere Gate-Abstandhalter, ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet auf. Das erste und zweite aktive Gebiet sind durch eine Isolationsstruktur getrennt und erstrecken sich entlang einer ersten Richtung. Das erste Gate weist mehrere Gate-Strukturen auf, die auf dem ersten bzw. zweiten aktiven Gebiet angeordnet sind, wobei entlang der ersten Richtung eine effektive Gate-Länge des Gates n Mal eine kritische Dimension eines Technologieknotens des ersten Transistors ist und n eine positive ganze Zahl ist und größer als 1 ist. Die Gate-Abstandhalter sind neben jeder der Gate-Strukturen des ersten Gates angeordnet. Das erste Source/Drain-Gebiet befindet sich in dem ersten aktiven Gebiet. Das zweite Source/Drain-Gebiet befindet sich in dem zweiten aktiven Gebiet. Der zweite Transistor hat eine Gate-Länge im Wesentlichen gleich der kritischen Dimension des Technologieknotens des ersten Transistors.
  • In manchen Ausführungsformen der vorliegenden Offenbarung, Bilden eines ersten aktiven Gebiets und eines zweiten aktiven Gebiets über einem Substrat und sich entlang einer ersten Richtung erstreckend, wobei das erste aktive Gebiet und das zweite aktive Gebiet durch eine Isolationsstruktur getrennt sind; Bilden einer ersten Gate-Struktur über dem ersten aktiven Gebiet; Bilden mehrerer zweiter Gate-Strukturen über dem zweiten aktiven Gebiet, wobei entlang der ersten Richtung eine Summe der Gate-Längen der zweiten Gate-Strukturen n Mal eine Gate-Länge der ersten Gates-Struktur ist; Bilden erster Source/Drain-Gebiete in dem ersten aktiven Gebiet und n ist eine positive ganze Zahl und ist größer als 1; und Bilden zweiter Source/Drain-Gebiete in dem ersten aktiven Gebiet, wobei Abschnitte des zweiten aktiven Gebiets zwischen zwei benachbarten zweiten Gate-Strukturen niedrigere Dotierstoffkonzentrationen aufweisen als die zweiten Source/Drain-Gebiete.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierte Schaltungsstruktur (IC-Struktur), aufweisend: einen ersten Transistor, aufweisend: ein erstes aktives Gebiet; und eine erstes Gate, das auf dem ersten aktiven Gebiet angeordnet ist, wobei das erste Gate eine erste effektive Gate-Länge entlang einer ersten Richtung parallel zu einer Längsrichtung des ersten aktiven Gebiets hat; und einen zweiten Transistor, aufweisend: ein zweites aktives Gebiet; und ein zweites Gate, das auf dem zweiten aktiven Gebiet angeordnet ist und mehrere Gate-Strukturen aufweist, die entlang der ersten Richtung angeordnet und voneinander getrennt sind, wobei das zweite Gate eine zweite effektive Gate-Länge entlang der ersten Richtung hat, die zweite effektive Gate-Länge n Mal die erste effektive Gate-Länge ist und n eine positive ganze Zahl größer 1 ist.
  2. IC Struktur nach Anspruch 1, wobei die Gate-Strukturen des zweiten Gates mit einem selben Spannungsknoten elektrisch verbunden sind.
  3. IC Struktur nach Anspruch 1 oder 2, wobei jede der Gate-Strukturen eine Gate-Länge hat, die im Wesentlichen dieselbe wie die erste effektive Gate-Länge ist, und wobei eine Anzahl der Gate-Strukturen n ist.
  4. IC-Struktur nach einem der vorangehenden Ansprüche, wobei der zweite Transistor ferner mehrere Gate-Abstandhalter aufweist, die neben gegenüberliegenden Seitenwänden jeder der Gate-Strukturen des zweiten Gates angeordnet sind.
  5. IC-Struktur nach einem der vorangehenden Ansprüche, wobei der zweite Transistor ferner mehrere Source/Drain-Gebiete in dem zweiten aktiven Gebiet aufweist, wobei die Source/Drain-Gebiet sich jeweils neben den äußersten zwei der Gate-Strukturen des zweiten Gates befinden und Abschnitte des zweiten aktiven Gebiets zwischen den äußersten zwei der Gate-Strukturen des zweiten Gates eine niedrigere Dotierstoffkonzentration als eine Dotierstoffkonzentration der Source/Drain-Gebiete haben.
  6. IC Struktur nach Anspruch 1 oder 2, wobei ein erster Satz der Gate-Strukturen des zweiten Gates eine erste Gate-Länge hat, wobei die erste Gate-Länge m Mal die erste effektive Gate-Länge ist, ein zweiter Satz der Gate-Strukturen eine zweite Gate-Länge hat, wobei die zweite Gate-Länge o Mal die erste effektive Gate-Länge ist, wobei m und o verschiedene positive ganze Zahlen sind.
  7. IC Struktur nach Anspruch 6, wobei entlang der ersten Richtung der erste Satz der Gate-Strukturen nicht zwischen benachbarten zwei des zweiten Satzes der Gate-Strukturen liegt.
  8. IC-Struktur nach einem der vorangehenden Ansprüche, wobei die erste effektive Gate-Länge eine minimale Gate-Länge in der IC Struktur ist.
  9. IC-Struktur nach einem der vorangehenden Ansprüche, wobei das erste aktive Gebiet eine oder mehrere Halbleiterfinnen aufweist.
  10. IC-Struktur nach einem der vorangehenden Ansprüche, wobei das zweite aktive Gebiet eine oder mehrere Halbleiterfinnen aufweist.
  11. IC Struktur, aufweisend: einen ersten Transistor, aufweisend: ein erstes aktives Gebiet und ein zweites aktives Gebiet, getrennt durch eine Isolationsstruktur, wobei das erste und zweite aktive Gebiet sich entlang einer ersten Richtung erstrecken; ein Gate mit mehreren Gate-Strukturen, die auf dem ersten bzw. zweiten aktiven Gebiet angeordnet sind, wobei entlang der ersten Richtung eine effektive Gate-Länge des Gates n Mal eine kritische Dimension eines Technologieknotens des ersten Transistors ist und n eine positive ganze Zahl ist und größer als 1 ist; mehrere Gate-Abstandhalter, die neben jeder der Gate-Strukturen des Gates angeordnet sind; und ein erstes Source/Drain-Gebiet in dem ersten aktiven Gebiet; und ein zweites Source/Drain-Gebiet in dem zweiten aktiven Gebiet; und einen zweiten Transistor mit einer Gate-Länge im Wesentlichen gleich der kritischen Dimension des Technologieknotens des ersten Transistors.
  12. IC Struktur nach Anspruch 11, wobei die Gate-Strukturen des ersten Transistors im Wesentlichen eine selbe Gate-Länge gleich der kritischen Dimension des Technologieknotens des ersten Transistors haben.
  13. IC Struktur nach Anspruch 11 oder 12, wobei mindestens zwei der Gate-Strukturen des ersten Transistors verschiedene Schwellenspannungen haben.
  14. IC Struktur nach Anspruch 11, wobei ein erster Satz der Gate-Strukturen eine erste Gate-Länge hat, die erste Gate-Länge m Mal die kritische Dimension des Technologieknotens des ersten Transistors ist, ein zweiter Satz der Gate-Strukturen eine zweite Gate-Länge hat und die zweite Gate-Länge o Mal die kritische Dimension des Technologieknotens des ersten Transistors ist, wobei m und o verschiedene positive ganze Zahlen sind.
  15. IC Struktur nach Anspruch 14, wobei eine Anzahl des ersten Satzes der Gate-Strukturen sich von einer Anzahl des zweiten Satzes der Gate-Strukturen unterscheidet.
  16. IC Struktur nach einem von Ansprüchen 11 bis 15, ferner aufweisend: einen ersten Kontakt, der auf dem ersten aktiven Gebiet angeordnet ist, wobei sich der erste Kontakt an einer ersten Seite des ersten aktiven Gebiets befindet und das erste Source/Drain-Gebiet sich an einer zweiten Seite des ersten aktiven Gebiets gegenüber der ersten Seite des ersten aktiven Gebiets befindet; einen zweiten Kontakt, der auf dem zweiten aktiven Gebiet angeordnet ist, wobei sich der zweite Kontakt an einer ersten Seite des zweiten aktiven Gebiets befindet und sich das zweite Source/Drain-Gebiet an einer zweiten Seite des zweiten aktiven Gebiets gegenüber der ersten Seite des zweiten aktiven Gebiets befindet; und eine Metallleitung, die den ersten Kontakt und den zweiten Kontakt elektrisch verbindet.
  17. Verfahren, umfassend: Bilden eines ersten aktiven Gebiets und eines zweiten aktiven Gebiets über einem Substrat und sich entlang einer ersten Richtung erstreckend, wobei das erste aktive Gebiet und das zweite aktive Gebiet durch eine Isolationsstruktur getrennt sind; Bilden einer ersten Gate-Struktur über dem ersten aktiven Gebiet; Bilden mehrerer zweiter Gate-Strukturen über dem zweiten aktiven Gebiet, wobei entlang der ersten Richtung eine Summe von Gate-Längen der zweiten Gate-Strukturen n Mal eine Gate-Länge der ersten Gates-Struktur ist und n eine positive ganze Zahl ist und größer als 1 ist; Bilden erster Source/Drain-Gebiete in dem ersten aktiven Gebiet; und Bilden zweiter Source/Drain-Gebiete in dem zweiten aktiven Gebiet, wobei Abschnitte des zweiten aktiven Gebiets zwischen zwei benachbarten zweiten Gate-Strukturen niedrigere Dotierstoffkonzentrationen haben als die zweiten Source/Drain-Gebiete.
  18. Verfahren nach Anspruch 17, wobei Bilden der zweiten Gate-Strukturen so durchgeführt wird, dass jede der Gate-Längen des zweiten Gates Strukturen im Wesentlichen dieselbe ist wie die Gate-Länge des ersten Gates-Struktur.
  19. Verfahren nach Anspruch 17, wobei Bilden der zweiten Gate-Strukturen so durchgeführt wird, dass die Gate-Längen einer ersten Gruppe der zweiten Gate-Strukturen jeweils m Mal die Gate-Länge des ersten Gates-Struktur sind und die Gate-Längen einer zweiten Gruppe der zweiten Gates Strukturen jeweils o Mal die Gate-Länge des ersten Gates-Struktur sind.
  20. Verfahren nach einem von Ansprüchen 17 bis 19, ferner aufweisend Bilden von Gate-Abstandhaltern an gegenüberliegenden Seitenwänden der zweiten Gates Strukturen.
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