DE102019115915A1 - Halbleitervorrichtung, welche speicherzellen aufweist, und verfahren zur herstellung derselben - Google Patents

Halbleitervorrichtung, welche speicherzellen aufweist, und verfahren zur herstellung derselben Download PDF

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Hung-Li Chiang
Yu-Sheng Chen
Chao-Ching Cheng
Tzu-Chiang CHEN
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Abstract

Eine Halbleitervorrichtung umfasst Logikschaltungen, die einen Transistor umfassen, der über einem Substrat angeordnet ist, mehrere Schichten, die jeweils Metallverdrahtungsschichten und eine Zwischenschichtdielektrikumsschicht umfassen, die jeweils über den Logikschaltungen angeordnet sind, und Speicheranordnungen. Die mehreren Schichten von Metallverdrahtung umfassen, in der Reihenfolge ihrer Nähe zum Substrat, eine erste, zweite, dritte und vierte Schicht, und die Speicheranordnungen umfassen mehrere untere Schichten, die in der dritten Schicht angeordnet sind.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der am 30. November 2018 eingereichten vorläufigen US-Patentanmeldung Nr. 62/774,144 , deren gesamter Inhalt durch Verweis hierin aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Es wurden logische Halbleitervorrichtungen, welche Speicherzellen aufweisen, untersucht und beschrieben. Insbesondere ist eine Integration der Speicherzellen in Metallverdrahtungsschichten erforderlich.
  • Figurenliste
  • Die vorliegende Offenbarung wird aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Figuren am besten verständlich. Es ist anzumerken, dass entsprechend der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zum Zwecke der Veranschaulichung verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale im Interesse der Klarheit der Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A zeigt eine Schnittansicht einer integrierten Halbleiterschaltung (Integrated Circuit, IC), welche eine Logikschaltung und Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B zeigt einen Floor Plan (Layout) einer integrierten Halbleiterschaltung (IC), welche eine Logikschaltung und Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 18A zeigt eine perspektivische Ansicht, und 18B ist eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 19A zeigt eine perspektivische Ansicht, und 19B ist eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 20A zeigt eine perspektivische Ansicht, und 20B ist eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 21 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs eines Speicherzellenabschnitts der Halbleiter-IC gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 22 zeigt eine Schnittansicht einer integrierten Halbleiterschaltung (IC), welche eine Logikschaltung und Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 23 zeigt eine Schnittansicht einer integrierten Halbleiterschaltung (IC) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 24 zeigt eine Schnittansicht einer integrierten Halbleiterschaltung (IC) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 25 zeigt eine perspektivische Ansicht einer integrierten Halbleiterschaltung (IC) gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung bereitstellt. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sind nicht als einschränkend anzusehen. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Außerdem kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Verschiedene Merkmale können im Interesse der Einfachheit und Klarheit willkürlich in unterschiedlichen Maßstäben gezeichnet sein.
  • Weiterhin können Begriffe, die räumliche Beziehungen bezeichnen, wie „unterhalb“, „unter“, „untere(r)“, „über“, „obere(r)“ und dergleichen, hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die räumliche Beziehungen bezeichnenden Begriffe sollen andere Ausrichtungen der in Verwendung oder in Betrieb befindlichen Vorrichtung, zusätzlich zu der in den Figuren abgebildeten Ausrichtung, mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in eine andere Ausrichtung bewegt) werden, und die hier verwendeten Begriffe zur Beschreibung räumlicher Beziehungen können ebenfalls entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt sein aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten. In der vorliegenden Offenbarung hat ein Ausdruck „eines von A, B und C“ die Bedeutung „A, B und/oder C“ (A, B, C, A und B, A und C, B und C sowie A, B und C) und bedeutet nicht „ein Element von A, ein Element von B und ein Element von C“, sofern nicht anders angegeben.
  • Die vorliegende Offenbarung betrifft eine Halbleiter-Logikschaltungsvorrichtung mit eingebetteten Speicheranordnungen hoher Dichte. Die Speicheranordnungen umfassen Speicherzellen. Die Speicherzellen umfassen wenigstens eine von einer resistiven Direktzugriffsspeicher (Resistive Random Access Memory, RRAM)-Zelle, einer Phasenwechsel-RAM (Phase Change RAM, PCRAM)-Zelle, einer ferroelektrischen RAM (FRAM)-Zelle, einer magnetischen RAM (MRAM)-Zelle, einer Nanotube-RAM (NRAM)-Zelle und einem Speicher beliebiger Art, der mit nanoskaligen Logikschaltungen kompatibel ist. Bei einigen Ausführungsformen weist die nanoskalige Logikschaltung einen Gate-Pitch auf, der kleiner als etwa 100 nm ist. Die Speicheranordnung für diese Architektur umfasst gestapelte Metallschichten, eine Selektorschicht und eine Speicherschicht, die unterschiedliche Zustände bereitstellen. Die Speicheranordnung umfasst Bitleitungen und Wortleitungen, und der Speicher umfasst ferner periphere Schaltungen, wie etwa Wortleitungstreiber, Bitleitungstreiber und Decoder. In der vorliegenden Offenbarung befinden sich die Speicheranordnungen in Verdrahtungsschichten relativ niedrigerer Ebenen (z. B. dritte und/oder vierte Verdrahtungsschicht), und ein Teil des Bereichs unterhalb der Speicheranordnungen wird für eine periphere Schaltung der Speicheranordnung sowie eine Logikschaltung, eine E/A (Eingangs/Ausgangs)-Schaltung, eine ESD (Electrostatic Discharge, elektrostatische Entladungs)-Schaltung und beliebige andere Schaltungen verwendet.
  • 1A zeigt eine Schnittansicht einer integrierten Halbleiterschaltung (Integrated Circuit, IC), welche eine Logikschaltung und Speicherzellen (Speicheranordnungen) aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bei einigen Ausführungsformen weist eine Halbleitervorrichtung Transistoren auf, die Logikschaltungen bilden, die auf einem Substrat angeordnet sind. Die Transistoren umfassen einen n-leitenden Feldeffekttransistor (NFET) und einen p-leitenden Feldeffekttransistor (PFET). Bei einigen Ausführungsformen sind die Transistoren Finnen-FETs (FinFETs), Gate-All-Around-FETs (GAA FETs) oder planare FETs.
  • Die Transistoren sind über einem Substrat 10 ausgebildet. Bei einigen Ausführungsformen sind die Transistoren FinFETs, die über Finnenstrukturen 20 ausgebildet sind. Die Transistoren umfassen ferner eine Gatestruktur 40 und einen Source/Drain-Bereich 50. Die Transistoren sind von anderen Transistoren durch eine isolierende Isolationsschicht 30, wie etwa eine Flachgrabenisolations (Shallow Trench Isolation, STI)-Schicht, elektrisch getrennt. Die Transistoren sind mit einer Dielektrikumsschicht 60 bedeckt, und Source/Drain-Kontakte 70 sind in der Dielektrikumsschicht 60 angeordnet.
  • Die Transistoren sind mit verschiedenen Metallverdrahtungen und Durchkontaktierungen (Kontaktsteckern), die Metallverdrahtungen vertikal verbinden, verbunden. Bei einigen Ausführungsformen umfasst die Halbleitervorrichtung mehrere Verdrahtungsschichten Mx, wobei x = 1, 2, 3, .... Obwohl 1 sieben (7) Metallverdrahtungsschichten M1, M2, M3, M4, M5, M6 und M7 zeigt, kann die Anzahl der Metallverdrahtungsschichten (x) auch kleiner als 7 oder größer als 7 sein. Bei einigen Ausführungsformen beträgt die Anzahl der Schichten bis zu 20.
  • Jede der Metallverdrahtungsschichten umfasst eine oder mehrere Zwischenschichtdielektrikums (Interlayer Dielectric, ILD)-Schichten, Durchkontaktierungen zu den unteren Verdrahtungsschichten und Metallverdrahtungen. Zum Beispiel umfasst die erste Metallverdrahtungsschicht M1 eine erste ILD-Schicht 110, eine erste Durchkontaktierung 112 und eine erste Metallverdrahtung 114; die zweite Metallverdrahtungsschicht M2 umfasst eine zweite ILD-Schicht 120, eine zweite Durchkontaktierung 122 und eine zweite Metallverdrahtung 124; die dritte Metallverdrahtungsschicht M3 umfasst eine dritte ILD-Schicht 130, eine dritte Durchkontaktierung 132 und eine dritte Metallverdrahtung 134; die vierte Metallverdrahtungsschicht M4 umfasst eine vierte ILD-Schicht 140, eine vierte Durchkontaktierung 142 und eine vierte Metallverdrahtung 144; die fünfte Metallverdrahtungsschicht M5 umfasst eine fünfte ILD-Schicht 150, eine fünfte Durchkontaktierung 152 und eine fünfte Metallverdrahtung 154; die sechste Metallverdrahtungsschicht M6 umfasst eine sechste ILD-Schicht 160, eine sechste Durchkontaktierung 162 und eine sechste Metallverdrahtung 164; und die siebente Metallverdrahtungsschicht M7 umfasst eine siebente ILD-Schicht 170, eine siebente Durchkontaktierung 172 und eine siebente Metallverdrahtung 174.
  • Bei einigen Ausführungsformen überkreuzen sich die Richtungen, in denen sich die Metallverdrahtungen benachbarter Schichten erstrecken (z. B. sind sie zueinander senkrecht). Wenn sich zum Beispiel die erste Metallverdrahtung 114 in der Richtung X erstreckt, erstreckt sich die zweite Metallverdrahtung 124 in der Richtung Y, und die dritte Metallverdrahtung 134 erstreckt sich in der Richtung X. Die Entwurfsregeln der Verdrahtungsschicht (z. B. Rastermaße der Metallverdrahtungen) sehen im Allgemeinen eine Erhöhung vor, wenn sich die Verdrahtungsebene erhöht.
  • Bei einigen Ausführungsformen sind die Speicheranordnungen 203 und 207 in den Metallverdrahtungsschichten M3 bzw. M4 angeordnet. Die Speicheranordnungen 203 und 207 umfassen bei einigen Ausführungsformen eine untere Speicherschicht 202 bzw. 206 und eine obere Speicherschicht 204 bzw. 208.
  • Bei einigen Ausführungsformen werden die Metallverdrahtungsschichten M1 und M2 für periphere Schaltungen RP der Speicheranordnungen verwendet, z. B. Zeilen-(Wortleitungs-) Decoder und Spalten- (Bitleitungs-) Decoder. Bei einigen Ausführungsformen ist die periphere Schaltung RP unterhalb der Speicheranordnung 203 und 207 angeordnet. Die periphere Schaltung RP umfasst bei einigen Ausführungsformen Durchkontaktierungen 112A, 122A und Metallverdrahtungen 114A und 124A.
  • Bei einigen Ausführungsformen werden die Transistoren in Front-End-of-Line-(FEOL-) Fertigungsvorgängen hergestellt. Die Metallverdrahtungen werden in Back-End-of-Line- (BEOL-) Fertigungsvorgängen hergestellt.
  • 1B zeigt einen Floor Plan (Layout) einer integrierten Halbleiterschaltung (IC), welche eine Logikschaltung und Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Wie oben dargelegt, ist die periphere Schaltung RP der Speicheranordnung unterhalb des Speicheranordnungsbereichs RM angeordnet, wie in 1A und 1B dargestellt. Die Fläche der peripheren Schaltung RP ist kleiner als etwa 20 % der Gesamtfläche unter dem Speicheranordnungsbereich RM. Bei einigen Ausführungsformen ist die Fläche der peripheren Schaltung RP kleiner als etwa 10 % und größer als etwa 1 % der Gesamtfläche unter dem Speicheranordnungsbereich RM.
  • 2-10 zeigen eine Arbeitsschrittfolge zur Herstellung der in 1A dargestellten Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während oder nach den durch 2-10 dargestellten Prozessen vorgesehen werden können und einige der unten beschriebenen Arbeitsschritte ersetzt oder weggelassen werden können, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Arbeitsschritte/Prozesse kann austauschbar sein.
  • 2 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung. In 2 werden Transistoren (z. B. FinFETs) über einem Substrat 10 ausgebildet.
  • Das Substrat 10 ist zum Beispiel ein p-leitendes Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Bei anderen Ausführungsformen ist das Substrat 10 ein n-leitendes Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Alternativ dazu kann das Substrat 10 einen anderen elementaren Halbleiter umfassen, wie etwa Germanium; einen Verbindungshalbleiter, darunter Verbindungshalbleiter der Gruppe IV-IV, wie etwa SiC und SiGe, Verbindungshalbleiter der Gruppe III-V, wie etwa GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI (Silicon-On-Insulator, Silizium auf Isolator) -Substrats. Auch amorphe Substrate, wie etwa amorphes Si oder amorphes SiC, oder ein isolierendes Material, wie etwa Siliziumoxid, können als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche aufweisen, welche entsprechend mit Verunreinigungen dotiert worden sind (z. B. p- oder n-Leitfähigkeit).
  • Die Finnenstrukturen 20 können mit einem beliebigen geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen 20 unter Anwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, darunter von Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstjustierende Prozesse, was die Erzeugung von Strukturen ermöglicht, welche zum Beispiel Rastermaße haben, die kleiner als diejenigen sind, die andernfalls unter Anwendung eines einzigen, direkten Photolithographieprozesses erzielbar wären. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Anwendung eines Photolithographieprozesses strukturiert. Entlang der strukturierten Opferschicht werden unter Anwendung eines selbstjustierenden Prozesses Spacer ausgebildet. Die Opferschicht wird anschließend entfernt, und die zurückbleibenden Spacer können dann verwendet werden, um die Finnenstrukturen 20 zu strukturieren.
  • Nachdem die Finnenstrukturen 20 ausgebildet worden sind, wird eine isolierende Isolationsschicht 30 ausgebildet. Die isolierende Isolationsschicht 30 umfasst eine oder mehrere Schichten von isolierendem Material, wie etwa Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid, die durch LPCVD (Low Pressure Chemical Vapor Deposition, chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder fließfähige CVD ausgebildet werden. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie schon ihr Name sagt, während der Abscheidung „fließen“, um Spalten oder Räume mit einem hohen Aspektverhältnis auszufüllen. Gewöhnlich werden verschiedene chemische Zusammensetzungen zu siliziumhaltigen Vorläufern zugegeben, damit der abgeschiedene Film fließen kann. Bei einigen Ausführungsformen werden Stickstoffhydridbindungen hinzugefügt. Zu den Beispielen fließfähiger dielektrischer Vorläufer, insbesondere fließfähiger Siliziumoxid-Vorläufer, gehören ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), eine Mischung von MSQ und HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxidmaterialien werden in einem aus mehreren Arbeitsschritten bestehenden Prozess ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann getempert, um ein oder mehrere unerwünschte Elemente zu entfernen, um Siliziumoxid zu bilden. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert werden. Die isolierende Isolationsschicht 30 kann bei einigen Ausführungsformen durch eine oder mehrere Schichten aus Spin-on-Glas (SOG), SiO, SiON, SiOCN und/oder Fluoriddotiertem Silikatglas (FSG) gebildet werden.
  • Bei einigen Ausführungsformen kommt eine Gate-Replacement-Technologie zur Anwendung. Bei der Gate-Replacement-Technologie wird eine Dummy-Gatestruktur über einem Teil der Finnenstrukturen ausgebildet. Es werden eine Dielektrikumsschicht und eine Polysiliziumschicht ausgebildet, und anschließend werden Strukturierungsvorgänge ausgeführt, um so eine Dummy-Gatestruktur zu erhalten, die eine aus Polysilizium bestehende Dummy-Gateelektrodenschicht und eine Dummy-Gate-Dielektrikumsschicht umfasst. Die Strukturierung der Polysiliziumschicht wird unter Verwendung eine Hartmaske durchgeführt, die bei einigen Ausführungsformen eine Siliziumnitridschicht und eine Oxidschicht umfasst. Bei der Dummy-Gate-Dielektrikumsschicht kann es sich um Siliziumoxid handeln, das durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet wurde. Bei einigen Ausführungsformen kann die Dummy-Gate-Dielektrikumsschicht eine oder mehrere Schichten von Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Dielektrika mit hohem k-Wert umfassen. Bei einigen Ausführungsformen kann die Dummy-Gateelektrodenschicht aus dotiertem Polysilizium mit gleichmäßiger oder ungleichmäßiger Dotierung bestehen.
  • Weiterhin werden auf einander gegenüberliegenden Seitenflächen der Dummy-Gatestrukturen Seitenwand-Spacer ausgebildet. Über der Dummy-Gatestruktur wird eine isolierende Materialschicht für Seitenwand-Spacer ausgebildet. Die isolierende Materialschicht umfasst SiN, SiON und/oder SiCN oder ein beliebiges anderes geeignetes dielektrisches Material. Die isolierende Materialschicht kann durch ALD oder CVD oder ein beliebiges anderes geeignetes Verfahren gebildet werden. Als Nächstes werden Bodenabschnitte der isolierenden Materialschicht durch anisotrope Ätzung entfernt, wodurch Seitenwand-Spacer ausgebildet werden.
  • Anschließend wird bei einigen Ausführungsformen ein Source/Drain-Bereich 50 der Finnenstruktur 20, der nicht von der Dummy-Gatestruktur bedeckt ist, heruntergeätzt (vertieft), um eine Source/Drain-Vertiefung zu bilden. Nachdem die Source/Drain-Vertiefung gebildet worden ist, werden in der Source/Drain-Vertiefung eine oder mehrere Source/Drain-Epitaxieschichten 50 ausgebildet. Bei einigen Ausführungsformen werden eine erste Epitaxieschicht, eine zweite Epitaxieschicht und eine dritte Epitaxieschicht ausgebildet. Bei anderen Ausführungsformen wird keine Vertiefung gebildet, und die Epitaxieschichten werden über der Finnenstruktur ausgebildet. Bei einigen Ausführungsformen umfasst die erste Epitaxieschicht SiP oder SiCP für einen n-leitenden FinFET, und mit B dotiertes SiGe für einen p-leitenden FinFET bei den einigen Ausführungsformen.
  • Danach wird eine Dielektrikumsschicht 60 über der S/D-Epitaxieschicht und der Dummy-Gatestruktur ausgebildet. Die Materialien für die Dielektrikumsschicht umfassen Verbindungen, welche Si, O, C und/oder H enthalten, wie etwa Siliziumoxid, SiCOH, SiOC und SiOCN, Material mit niedrigem k-Wert, organisches Material oder ein beliebiges anderes geeignetes dielektrisches Material. Nachdem die Dielektrikumsschicht 60 ausgebildet worden ist, wird ein Arbeitsschritt der Planarisierung ausgeführt, wie etwa CMP, so dass der obere Abschnitt der Dummy-Gateelektrodenschicht freigelegt wird. Bei einigen Ausführungsformen wird, bevor die Dielektrikumsschicht 60 ausgebildet wird, eine Kontakt-Ätzstoppschicht ausgebildet, wie etwa eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht. Danach werden die Dummy-Gateelektrodenschicht und die Dummy-Gate-Dielektrikumsschicht entfernt, wodurch ein Gate-Zwischenraum gebildet wird. Nachdem die Dummy-Gatestruktur entfernt worden ist, wird ein Kanalbereich der Finnenstruktur 20 in dem Gate-Zwischenraum freigelegt.
  • Danach wird eine Grenzflächenschicht auf der Finnenstruktur 20 ausgebildet, und eine Gate-Dielektrikumsschicht wird auf der Grenzflächenschicht ausgebildet. Bei einigen Ausführungsformen wird die Grenzflächenschicht unter Anwendung von chemischer Oxidation ausgebildet. Bei einigen Ausführungsformen umfasst die Gate-Dielektrikumsschicht eine oder mehrere Schichten eines dielektrischen Materials, wie etwa von Siliziumoxid, Siliziumnitrid, oder eines dielektrischen Materials mit hohem k-Wert, oder eines anderen geeigneten dielektrischen Materials, und/oder von Kombinationen davon. Zu Beispielen von dielektrischen Materialien mit hohem k-Wert gehören HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid- (HfO2-Al2O3-Legierung, La2O3, HfO2-La2O3, Y2O3 oder andere geeignete dielektrische Materialien mit hohem k-Wert und/oder von Kombinationen davon.
  • Danach werden mehrere leitende Schichten, die eine Sperrschicht, eine oder mehrere Arbeitsfunktionseinstellungsschichten und eine Body-Gate-Metallschicht umfassen, über der Gate-Dielektrikumsschicht ausgebildet. Bei einigen Ausführungsformen umfasst die Sperrschicht TaN, TiN, Ti und/oder Ta. Bei einigen Ausführungsformen wird die Arbeitsfunktionseinstellungsschicht aus einem leitenden Material hergestellt, wie etwa als eine einzige Schicht aus TiN, WN, TaAlC, TiC, TaC, Co, Al, TiAl oder TiAlC, oder als eine Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co oder TiAl als die Arbeitsfunktionseinstellungsschicht verwendet, und für den p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, WN, TiC und Co als die Arbeitsfunktionseinstellungsschicht verwendet. Die Arbeitsfunktionseinstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess ausgebildet werden. Ferner kann die Arbeitsfunktionseinstellungsschicht für den n-Kanal-FET und den p-Kanal-FET getrennt ausgebildet werden, welche unterschiedliche Metallschichten verwenden können.
  • Die Body-Gate-Metallschicht umfasst ein oder mehrere Schichten eines leitenden Materials, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Die Body-Gate-Metallschicht kann durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. Bei der Ausführungsform von 2 umfasst die Gatestruktur 40 wenigstens die Grenzflächenschicht, die Gate-Dielektrikumsschicht, die Sperrschicht, die Arbeitsfunktionseinstellungsschicht und eine Body-Metallschicht sowie die Seitenwand-Spacer.
  • Weiterhin werden Source/Drain-Kontakte 70 in der Dielektrikumsschicht 60 ausgebildet. Die Source/Drain-Kontakte werden aus leitendem Material hergestellt, wie etwa Co, Ni, W, Cu, Al, Mo, Ti, Ta und einer Legierung davon, oder aus einem beliebigen anderen geeigneten leitenden Material.
  • Die Transistoren für die Logikschaltung RL und die periphere Schaltung RP der Speicheranordnung werden bei einigen Ausführungsformen gleichzeitig ausgebildet.
  • 3 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Anschließend werden Metallverdrahtungsschichten M1 und M2 über den Transistoren ausgebildet. Die Verdrahtungsschicht M1 umfasst eine erste ILD-Schicht 110, erste Durchkontaktierungen 112 und erste Metallverdrahtungen 114. Die Verdrahtungsschicht M2 umfasst eine zweite ILD-Schicht 120, zweite Durchkontaktierungen 122 und zweite Metallverdrahtungen 124. Die erste und die zweite ILD-Schicht 110 und 120 werden aus einem Material hergestellt, das Si, O, C und/oder H enthält, wie etwa Siliziumoxid, SiCOH, SiOC und SiOCN, Material mit niedrigem k-Wert, organisches Material oder ein beliebiges anderes geeignetes dielektrisches Material. Die Materialen für die erste ILD-Schicht 110 sind dieselben wie diejenigen oder verschieden von denjenigen der Dielektrikumsschicht 60, und die Materialen für die zweite ILD-Schicht 120 sind dieselben wie diejenigen oder verschieden von denjenigen der ersten ILD-Schicht 60. Die ersten und zweiten Durchkontaktierungen 112 und 122 und/oder die ersten und zweiten Metallverdrahtungen 114 und 124 werden zum Beispiel unter Anwendung von Einzel- oder Doppel-Damaszen-Verfahren ausgebildet.
  • 4 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Anschließend werden untere Speicherschichten 200 über der zweiten ILD-Schicht 120 und den zweiten Metallverdrahtungen 124 ausgebildet. Die Arbeitsschritte zum Herstellen der unteren Speicherschichten 200 und Speicheranordnungen werden später erläutert. Bei einigen Ausführungsformen werden die unteren Speicherschichten 200 über der gesamten oberen Fläche der in 4 dargestellten Struktur ausgebildet. Bei anderen Ausführungsformen werden die unteren Speicherschichten 200 über einem begrenzten Bereich ausgebildet, während der übrige Bereich mit einer Schutzschicht bedeckt wird.
  • 5 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Nachdem die unteren Speicherschichten 200 ausgebildet worden sind, wird ein Teil der unteren Speicherschichten 200, aus dem anschließend die Speicheranordnungen werden, mit einer Maskenschicht 220 wie etwa einer Photoresiststruktur bedeckt, und der freiliegende Teil der unteren Speicherschichten 200 wird durch geeignete Ätzvorgänge entfernt. Durch diesen Ätzvorgang werden die unteren Speicheranordnungen 203 ausgebildet. Die Maskenschicht 220 wird danach entfernt.
  • 6 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Nachdem die Maskenschicht 220 entfernt worden ist, wird eine dritte ILD-Schicht 130 über den unteren Speicheranordnungen 203 und der zweiten ILD-Schicht 120 ausgebildet. Die dritte ILD-Schicht 130 wird aus einem Material hergestellt, das Si, O, C und/oder H enthält, wie etwa Siliziumoxid, SiCOH, SiOC und SiOCN, Material mit niedrigem k-Wert, organisches Material oder ein beliebiges anderes geeignetes dielektrisches Material. Die Materialen für die dritte ILD-Schicht 130 sind dieselben wie diejenigen oder verschieden von denjenigen der zweiten ILD-Schicht 120.
  • 7 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Anschließend wird ein Arbeitsschritt der Planarisierung ausgeführt, wie etwa CMP, um die dritte ILD-Schicht 130 zu glätten und die obere Fläche der unteren Speicheranordnungen 203 freizulegen. Bei einigen Ausführungsformen wird eine Ätzstoppschicht, wie etwa eine Siliziumnitridschicht, über der unteren Speicheranordnung 203 und/oder der zweiten ILD-Schicht 120 ausgebildet. In einem solchen Fall stoppt der CMP-Arbeitsschritt an der Ätzstoppschicht.
  • 8 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Nachdem der Arbeitsschritt der Planarisierung ausgeführt worden ist, werden dritte Durchkontaktierungen 132 und dritte Metallverdrahtungen 134l unter Anwendung eines Einzel- oder Doppel-Damaszen-Verfahrens ausgebildet.
  • 9 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die in Verbindung mit 4-8 erläuterten Arbeitsschritte werden wiederholt, um obere Speicheranordnungen 207 auszubilden; es werden eine vierte ILD-Schicht 140, vierte Durchkontaktierungen 142 und vierte Metallverdrahtungen 144 für die vierte Verdrahtungsschicht M4 ausgebildet.
  • Die Arbeitsschritte zum Ausbilden einer ILD-Schicht und von Durchkontaktierungen und Metallverdrahtungen werden wiederholt, um Metallverdrahtungsschichten M5-M7 auszubilden, wie in 10 dargestellt. 10 zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung, welche dieselbe wie 1A ist.
  • 11-20B zeigen eine Arbeitsschrittfolge zur Herstellung der Speicherschichten 200 gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während oder nach den durch 11-20B dargestellten Prozessen vorgesehen werden können und einige der unten beschriebenen Arbeitsschritte ersetzt oder weggelassen werden können, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Arbeitsschritte/Prozesse kann austauschbar sein.
  • 11 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Wie in 11 dargestellt, wird ein Schichtenstapel über einer ILD-Schicht, z. B. der zweiten ILD-Schicht 120, ausgebildet. Der Schichtenstapel umfasst bei einigen Ausführungsformen, von unten nach oben, eine Ätzstoppschicht 125, eine erste leitende Schicht 210, eine erste isolierende Schicht 215, eine zweite leitende Schicht 220, eine zweite isolierende Schicht 225, eine dritte isolierende Schicht 230 und eine vierte isolierende Schicht 235. Ferner wird eine Maskenschicht, die eine erste Maskenschicht 300, eine zweite Maskenschicht 305 und eine dritte Maskenschicht 310 umfasst, über der vierten isolierenden Schicht 235 ausgebildet.
  • Bei einigen Ausführungsformen enthalten die erste und zweite leitende Schicht 210 und 220 W, Co, Ni, Cu, Al, Ti, Ta, Legierungen davon, Silizid oder ein beliebiges anderes geeignetes leitendes Material. Bei gewissen Ausführungsformen sind die erste und die zweite leitende Schicht 210 und 220 aus W hergestellt. Die erste und die zweite leitende Schicht 210 und 220 werden anschließend strukturiert, um Bitleitungen auszubilden. Bei einigen Ausführungsformen liegt die Dicke der ersten und zweiten leitenden Schicht 210 und 220 in einem Bereich von etwa 20 nm bis etwa 40 nm. Die Dicken der ersten und der zweiten leitenden Schicht 210 und 220 können gleich oder voneinander verschieden sein. Die erste und die zweite leitende Schicht können durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden.
  • Die Ätzstoppschicht 125 wird aus einem Material auf der Basis von Siliziumnitrid hergestellt, wie etwa Siliziumnitrid oder Siliziumoxynitrid. Bei einigen Ausführungsformen liegt die Dicke der Ätzstoppschicht 125 in einem Bereich von etwa 5 nm bis etwa 20 nm. Die Ätzstoppschicht kann durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden.
  • Die erste isolierende Schicht 215 wird aus einem Material auf der Basis von Siliziumoxid hergestellt, wie etwa Siliziumoxid oder Siliziumoxynitrid. Bei gewissen Ausführungsformen wird Siliziumoxid verwendet. Bei einigen Ausführungsformen liegt die Dicke der ersten isolierenden Schicht 215 in einem Bereich von etwa 5 nm bis etwa 20 nm. Die erste isolierende Schicht kann durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden.
  • Die zweite isolierende Schicht 225 wird aus einem isolierenden Material hergestellt, das kein isolierendes Material auf der Basis von Silizium (z. B. Siliziumoxid und Siliziumnitrid) ist. Bei einigen Ausführungsformen umfasst die zweite isolierende Schicht 225 ein isolierendes Material auf der Basis von Aluminium, wie etwa Aluminiumoxid oder AlON oder AlN. Bei gewissen Ausführungsformen wird Aluminiumoxid verwendet. Bei einigen Ausführungsformen liegt die Dicke der zweiten isolierenden Schicht 225 in einem Bereich von etwa 1 nm bis etwa 10 nm. Die zweite isolierende Schicht kann durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden.
  • Die dritte isolierende Schicht 230 wird aus einem Material auf der Basis von Siliziumoxid hergestellt, wie etwa Siliziumoxid oder Siliziumoxynitrid. Bei gewissen Ausführungsformen wird Siliziumoxid verwendet. Bei einigen Ausführungsformen liegt die Dicke der dritten isolierenden Schicht 230 in einem Bereich von etwa 5 nm bis etwa 20 nm. Die dritte isolierende Schicht kann durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden.
  • Die vierte isolierende Schicht 235 wird aus einem Material auf der Basis von Siliziumnitrid hergestellt, wie etwa Siliziumnitrid oder Siliziumoxynitrid. Bei gewissen Ausführungsformen wird Siliziumnitrid verwendet. Bei einigen Ausführungsformen liegt die Dicke der vierten isolierenden Schicht 235 in einem Bereich von etwa 1 nm bis etwa 10 nm. Die vierte isolierende Schicht kann durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden.
  • Bei einigen Ausführungsformen enthält die erste Maskenschicht 300 Siliziumoxid, die zweite Maskenschicht 305 enthält Siliziumnitrid, und die dritte Maskenschicht enthält Siliziumoxid.
  • 12 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Wie in 12 dargestellt, wird der Schichtenstapel dann durch einen oder mehrere Lithographie- und Ätzvorgänge strukturiert, um Bitleitungen auszubilden. Bei einigen Ausführungsformen wird eine Photoresistschicht über der dritten Maskenschicht 310 ausgebildet und durch einen oder mehrere Lithographievorgänge strukturiert. Unter Verwendung der strukturierten Photoresistschicht als Ätzmaske werden eine oder mehrere Schichten der Hartmaskenschicht geätzt. Danach wird, unter Verwendung der strukturierten Hartmaske als Ätzmaske, der Schichtenstapel strukturiert, wie in 12 dargestellt. Bei einigen Ausführungsformen wird die zweite Maskenschicht 305 unter Verwendung der strukturierten dritten Maskenschicht 310 strukturiert, und unter Verwendung der strukturierten zweiten Maskenschicht 305 als Ätzmaske wird der Schichtenstapel strukturiert. Bei einigen Ausführungsformen wird ein Teil der Ätzstoppschicht 125 entfernt.
  • 13 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Nach dem Strukturieren wird die Maskenschicht, z. B. die zweite und erste Maskenschicht 305 und 300, entfernt. Wie in 13 dargestellt, werden Leitungs- und Zwischenraum-Strukturen erhalten, und die vierte isolierende Schicht 235 wird an der Oberseite von Leitungsstrukturen freigelegt. Bei einigen Ausführungsformen liegt die Breite der Leitungsstrukturen (Bitleitungsstrukturen) in einem Bereich von etwa 10 nm bis etwa 50 nm, und das Rastermaß der Leitungs- und Zwischenraum-Strukturen liegt in einem Bereich von etwa 20 nm bis etwa 200 nm.
  • 14 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Danach wird eine Isolationsschicht 314 ausgebildet, und über der Isolationsschicht 314 wird eine Hartmaskenschicht 320 ausgebildet. Die Isolationsschicht 314 wird aus einem Material auf der Basis von Siliziumoxid hergestellt, wie etwa Siliziumoxid oder Siliziumoxynitrid. Bei gewissen Ausführungsformen wird Siliziumoxid verwendet. Die Hartmaskenschicht 320 wird aus einem Material auf der Basis von Siliziumnitrid hergestellt, wie etwa Siliziumnitrid oder Siliziumoxynitrid. Bei gewissen Ausführungsformen wird Siliziumnitrid verwendet. Die Isolationsschicht 314 füllt die Zwischenräume zwischen den Bitleitungsstrukturen und bedeckt die Bitleitungsstrukturen. Danach wird ein Arbeitsschritt der Planarisierung ausgeführt, wie etwa CMP, um die vierte isolierende Schicht 235 freizulegen. Anschließend wird die Hartmaskenschicht 320 auf der Isolationsschicht 314 und der freigelegten vierten isolierenden Schicht 235 ausgebildet. Die isolierende Isolationsschicht 314 und die Hartmaskenschicht 320 können durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden. Bei einigen Ausführungsformen umfasst die Hartmaskenschicht 320 mehrere Schichten, ähnlich wie die in 11 dargestellte Hartmaskenschicht.
  • 15 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Anwendung eines oder mehrerer Lithographie- und Ätzvorgänge werden Isolationswandstrukturen ausgebildet, welche die Bitleitungsstrukturen kreuzen.
  • Bei einigen Ausführungsformen wird eine Photoresistschicht über der Hartmaskenschicht 320 ausgebildet und durch einen oder mehrere Lithographievorgänge strukturiert. Unter Verwendung der strukturierten Photoresistschicht als Ätzmaske wird die Hartmaskenschicht geätzt. Danach wird unter Verwendung der strukturierten Hartmaskenschichten als Ätzmaske die isolierende Isolationsschicht 314 strukturiert, so dass Isolationswandstrukturen 315 entstehen. Ferner wird ein Teil der vierten isolierenden Schicht 235 und der dritten isolierenden Schicht 230, der nicht von der strukturierten Hartmaskenschicht bedeckt ist, ebenfalls geätzt. Der Ätzvorgang endet an der zweiten isolierenden Schicht 225. Somit umfassen entlang der X-Richtung die Isolationswandstrukturen 315 einen Teil der Isolationsschicht 314 und die vierte und dritte isolierende Schicht 235 und 230. Bei einigen Ausführungsformen liegt die Breite der Isolationswandstrukturen 315 in einem Bereich von etwa 5 nm bis etwa 50 nm, und das Rastermaß der Isolationswandstrukturen 315 liegt in einem Bereich von etwa 15 nm bis etwa 150 nm.
  • 16 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bei einigen Ausführungsformen wird anschließend eine Speicherschicht 240 ausgebildet, und weiterhin wird eine Selektorschicht 245 über der Speicherschicht 240 ausgebildet. Bei einigen Ausführungsformen umfasst die Speicherschicht 240 ein Phasenwechselmaterial oder ein seine Resistivität änderndes Material. Bei einigen Ausführungsformen umfasst die Speicherschicht 240 nicht-stöchiometrische (zum Beispiel sauerstoffarme) Metalloxide, wie etwa HfOx, TiOx, TaOx, ZrOx, WOx, AlOx, NbOx, FeOx, GeOx oder GdOx, oder ein Metalloxid, wie etwa NiO, CeO, NiO, ZrO und CuO. Bei anderen Ausführungsformen umfasst die Speicherschicht 240 ein binäres Phasenwechselmaterial, wie etwa GeSb, InSb, InSe, SbTe, GeTe und/oder GaSb; ein ternäres System, wie etwa GeSbTe, InSbTe, GaSeTe, SnSbTe, InSbGe und/oder GaSbTe; oder ein quaternäres System, wie etwa GeSnSbTe, GeSbSeTe, TeGeSbS, GeSbTeO und/oder GeSbTeN. Bei gewissen Ausführungsformen ist das Phasenwechselmaterial eine Ge-Sb-Te-Legierung (z. B. Ge2Sb2Te5) mit oder ohne Stickstoffdotierung und/oder Siliziumoxid. Bei anderen Ausführungsformen umfasst die Speicherschicht 240 ein ferroelektrisches Material, wie etwa Pb3Ge5O11 (PGO), Blei-Zirkonat-Titanat (PZT), SrBi2Ta2O9 (SBT oder SBTO), SrB4O7 (SBO), SraBibTacNbdOx (SBTN), SrTiO3 (STO), BaTiO3 (BTO), (BixLay)Ti3O12 (BLT), LaNiO3 (LNO), YMnO3, ZrO2, Zirkonsilikat, ZrAlSiO, HfO2, HfZrO2, Hafniumsilikat, HfAlO, LaAlO, Lanthanoxid, Si-dotiertes HfO2 (HfSiOx) oder Ta2O5. Bei einigen Ausführungsformen wird PbZr0.5Ti0.5O3 oder Hf0.5Zr0.5O2 als die ferroelektrische Schicht verwendet. Bei einigen Ausführungsformen wird die Selektormaterialschicht nicht verwendet. Zum Beispiel wird für einen FRAM keine Selektormaterialschicht verwendet.
  • Die Dicke der Speicherschicht 240 liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 10 nm und bei anderen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 5 nm. Die Speicherschicht 240 kann durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden.
  • Bei einigen Ausführungsformen umfasst die Selektormaterialschicht 245 ein oder mehrere Materialien, die aus der Gruppe ausgewählt sind, welche aus Folgendem besteht: GeSe, dotiert mit einem oder mehreren Elementen, die aus der aus N, P, S, Si und Te bestehenden Gruppe ausgewählt sind; AsGeSe, dotiert mit einem oder mehreren Elementen, die aus der aus N, P, S, Si und Te bestehenden Gruppe ausgewählt sind; und AsGeSeSi, dotiert mit einem oder mehreren Elementen, die aus der aus N, P, S, Si und Te bestehenden Gruppe ausgewählt sind. Bei anderen Ausführungsformen wird die Selektormaterialschicht aus einem Material hergestellt, das SiOx, TiOx, AlOx, WOx, TixNyOz, HfOx, TaOx, NbOx oder dergleichen oder geeignete Kombinationen davon umfasst, wobei x, y und z nicht-stöchiometrische Werte sind. Bei gewissen Ausführungsformen ist die Selektormaterialschicht 240 ein Chalkogenid oder ein Festelektrolytmaterial, das Ge, Sb, S und/oder Te enthält. Die Dicke der Selektormaterialschicht 245 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 20 nm und bei anderen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 14 nm. Die Selektormaterialschicht 245 kann durch ALD, CVD oder einen anderen geeigneten Prozess gebildet werden.
  • 17 zeigt eine perspektivische Ansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Danach wird eine dritte leitende Schicht 251 über der Selektormaterialschicht 245 ausgebildet. Bei einigen Ausführungsformen umfasst die dritte leitende Schicht 251 W, Co, Ni, Cu, Al, Ti, Ta, Legierungen davon, Silizide davon oder ein beliebiges anderes geeignetes leitendes Material. Bei gewissen Ausführungsformen wird die dritte leitende Schicht 251 aus W hergestellt. Die dritte leitende Schicht 251 füllt die Zwischenräume zwischen den Selektormaterialien (Bitleitungsstrukturen und Trennwandstrukuren) und bedeckt die Selektormaterialschicht 245 vollständig. Die dritte leitende Schicht 251 wird anschließend strukturiert, um Wortleitungen zu bilden. Die dritte leitende Schicht 251 kann durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren gebildet werden.
  • 18A zeigt eine perspektivische Ansicht, und 18B zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Anschließend wird ein Planarisierungsvorgang, wie etwa CMP, auf der dritten leitenden Schicht durchgeführt, um die obere Fläche der Trennwandstrukturen 315 freizulegen, wie in 18A und 18B dargestellt. Die verbleibenden Abschnitte der dritten leitenden Schicht 251 sind Wortleitungsstrukturen 250.
  • 19A zeigt eine perspektivische Ansicht, und 19B zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bei einigen Ausführungsformen werden die Oberseite der Wortleitungsstrukturen 250, die Selektormaterialschicht 245 und die Speicherschicht 240 durch Ätzen vertieft, wie in 19A und 19B dargestellt. Bei einigen Ausführungsformen werden eine oder mehrere Ätzvorgänge durchgeführt, um einen Teil der Wortleitungsstrukturen 250, der Selektormaterialschicht 245 und der Speicherschicht 240 gegen die Trennwandstrukturen 315 selektiv zu ätzen. Der Betrag der Vertiefung D1 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 30 nm.
  • 20A zeigt eine perspektivische Ansicht, und 20B zeigt eine Schnittansicht einer der verschiedenen Stufen eines sequentiellen Fertigungsablaufs der Speicherschichten 200 der Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Danach wird in der Vertiefung eine zusätzliche leitende Schicht 255 ausgebildet, um T-förmige Wortleitungen (250+255) zu bilden. Bei einigen Ausführungsformen wird die zusätzliche leitende Schicht 255 aus demselben Material wie die dritte leitende Schicht 251 (die Wortleitungsstrukturen 250) hergestellt.
  • Bei einigen Ausführungsformen wird, wie in 21 dargestellt, die zusätzliche leitende Schicht 260 aus einem anderen Material wie die dritte leitende Schicht 251 (die Wortleitungsstrukturen 250) hergestellt. Bei einigen Ausführungsformen wird die zusätzliche leitende Schicht 260 aus Cu, Al, Ni, Co, einer Legierung davon, einem Silizid und/oder einem beliebigen anderen leitenden Material, das einen niedrigeren spezifischen Widerstand als W aufweist, hergestellt.
  • 22 zeigt eine Schnittansicht der Verdrahtungsschichten M3 und M4 einer Halbleiter-IC, welche eine Logikschaltung und Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Wie in 22 dargestellt, sind die Speicheranordnungen 203 in der Verdrahtungsschicht M3 angeordnet, und die Speicheranordnungen 207 sind in der Verdrahtungsschicht M4 angeordnet. Die Speicheranordnungen 203 umfassen erste Speicheranordnungen 202, die von der ersten leitenden Schicht ausgebildete erste Bitleitungen 210 enthalten, und zweite Speicheranordnungen 204, die von der zweiten leitenden Schicht ausgebildete zweite Bitleitungen 220 enthalten. Die Wortleitung 250 ist gewöhnlich an den ersten Speicheranordnungen 202 und den zweiten Speicheranordnungen 204 vorgesehen.
  • Bei einigen Ausführungsformen ist die Höhe H1 der dritten Durchkontaktierung 132 im Wesentlichen gleich der Höhe H2 der dritten Verdrahtung 134. Die Differenz zwischen H1 und H2 ist bei einigen Ausführungsformen kleiner als etwa 2 nm. Die Höhe H3 der Speicheranordnungen 203, welche gleich der Höhe der Trennwand ist, ist im Wesentlichen gleich H1 + H2. Die Differenz zwischen H3 und H1 + H2 ist bei einigen Ausführungsformen kleiner als etwa 2 nm. Bei einigen Ausführungsformen liegen H1 und H2 in einem Bereich von etwa 20 nm bis etwa 120 nm, und bei anderen Ausführungsformen liegen H1 und H2 in einem Bereich von etwa 40 nm bis etwa 90 nm. Bei einigen Ausführungsformen liegt H3 in einem Bereich von etwa 40 nm bis etwa 240 nm. und bei anderen Ausführungsformen liegt H3 in einem Bereich von etwa 80 nm bis etwa 180 nm. Die Speicheranordnungen 207 haben denselben oder einen ähnlichen Aufbau wie die ersten Speicheranordnungen 203.
  • Bei einigen Ausführungsformen umfasst die Verdrahtungsschicht M3 eine untere dritte ILD-Schicht 130-1 und eine obere dritte ILD-Schicht 130-2. Bei einigen Ausführungsformen wird, nachdem die Speicheranordnungen 203 ausgebildet worden sind (siehe 6), die untere dritte ILD-Schicht 130-1 ausgebildet, und es wird eine Zwischen-Ätzstoppschicht 137 auf der unteren dritten ILD-Schicht 130-1 ausgebildet. Danach wird die dritte Durchkontaktierung 132 ausgebildet. Im Anschluss daran wird die obere dritte ILD-Schicht 130-2 ausgebildet, und es wird die dritte Verdrahtung 134 ausgebildet.
  • In ähnlicher Weise umfasst bei einigen Ausführungsformen die Verdrahtungsschicht M4 eine untere vierte ILD-Schicht 140-1 und eine obere vierte ILD-Schicht 140-2. Bei einigen Ausführungsformen wird, nachdem die Speicheranordnungen 207 ausgebildet worden sind, die untere vierte ILD-Schicht 140-1 ausgebildet, und es wird eine Zwischen-Ätzstoppschicht 147 auf der unteren vierten ILD-Schicht 140-1 ausgebildet. Danach wird die vierte Durchkontaktierung 142 ausgebildet. Im Anschluss daran wird die obere vierte ILD-Schicht 140-2 ausgebildet, und es wird die vierte Verdrahtung 144 ausgebildet.
  • 23 zeigt eine Schnittansicht entlang der Y-Richtung, und 24 ist eine Schnittansicht entlang der X-Richtung, die eine Wortleitung schneidet, einer Halbleiter-IC, welche eine Logikschaltung und Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • In der dritten Verdrahtungsschicht M3 umfassen die Speicheranordnungen erste Bitleitungen 210 und zweite Bitleitungen 220, und in der vierten Verdrahtungsschicht M4 umfassen die Speicheranordnungen dritte Bitleitungen 211 und vierte Bitleitungen 221. Bei einigen Ausführungsformen ist die erste Bitleitung 210 mit der oberen Schicht (z. B. M5 oder höher) durch Durchkontaktierungen 137 und 147 gekoppelt, und die dritte Bitleitung 211 ist mit der oberen Schicht (z. B. M5 oder höher) durch eine Durchkontaktierung 146 gekoppelt. Bei einigen Ausführungsformen sind die zweiten Bitleitungen 220 mit der unteren Schicht (z. B. M2 oder niedriger) durch eine Durchkontaktierung 136 gekoppelt, und die vierten Bitleitungen 221 sind mit der unteren Schicht (z. B. M2 oder niedriger) durch Durchkontaktierungen 146 und 138 gekoppelt.
  • Ferner ist bei einigen Ausführungsformen die Wortleitung 250 in der Schicht M3 mit der unteren Schicht (z. B. M2 oder niedriger) durch eine Durchkontaktierung 127 und mit der oberen Schicht (z. B. M5 oder höher) durch eine Durchkontaktierung 149 gekoppelt. Bei einigen Ausführungsformen ist die Wortleitung 251 in der Schicht M4 mit der oberen Schicht (z. B. M5 oder höher) durch eine Durchkontaktierung 153 gekoppelt.
  • 25 zeigt eine perspektivische Ansicht einer Halbleiter-IC gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die Wortleitungen 250 erstrecken sich in der X-Richtung, und die Bitleitungen 210 und 220 erstrecken sich in der Y-Richtung. Die Enden der Wortleitungen 250 sind bei einigen Ausführungsformen mit der unteren Verdrahtungsschicht durch eine Durchkontaktierung 127 oder mit der oberen Verdrahtungsschicht gekoppelt. Die Enden der ersten Bitleitungen 210 sind mit der unteren Verdrahtungsschicht durch eine Durchkontaktierung 129 oder mit der oberen Verdrahtungsschicht gekoppelt. Die Enden der zweiten Bitleitungen 220 sind mit der unteren Verdrahtungsschicht oder der oberen Verdrahtungsschicht durch eine Durchkontaktierung 139 gekoppelt. Die Durchkontaktierungen sind an jeder zweiten Wortleitung und/oder den Bitleitungen an Enden vorgesehen, und andere Durchkontaktierungen sind an jeder zweiten Wortleitung und/oder den Bitleitungen an anderen Enden vorgesehen.
  • Bei den vorhergehenden Ausführungsformen sind die Speicheranordnungen auf der dritten und vierten Verdrahtungsschicht angeordnet. Die Orte der Speicheranordnungen sind jedoch nicht auf die Verdrahtungsschichten M3 und M4 beschränkt. Bei einigen Ausführungsformen umfasst die fünfte Verdrahtungsschicht M5 ebenfalls dieselben oder ähnliche Speicheranordnungen, wie die Speicheranordnungen 203 und 207, an einem Ort 209, der in 1A dargestellt ist. Bei einigen Ausführungsformen befinden sich die Speicheranordnungen in der vierten und fünften Verdrahtungsschicht. Bei anderen Ausführungsformen befinden sich die Speicheranordnungen in der vierten, fünften und sechsten Verdrahtungsschicht. Bei einigen Ausführungsformen befinden sich die Speicheranordnungen in der zweiten und dritten Verdrahtungsschicht. Bei anderen Ausführungsformen befinden sich die Speicheranordnungen in der zweiten, dritten und vierten Verdrahtungsschicht.
  • In der vorliegenden Offenbarung werden Speicheranordnungen hoher Dichte bereitgestellt, die in Metall-/ILD-Schichten über Logikschaltungen eingebettet sind. Die Speicherzellen der Speicheranordnungen umfassen gestapelte Schichten, die Metallpads umfassen. Das Metallpad dient als Sperre, oder dazu, ein gleichmäßiges elektrisches Feld im Speicher zu gewährleisten. Die Speicherzelle umfasst außerdem eine Selektormaterialschicht und eine Speicherschicht. Die Speicherzellen umfassen RRAM, PCRAM, FRAM, MRAM und/oder NRAM oder beliebige andere Speichertypen, die mit nanoskaligen Logikschaltungen kompatibel sind. Die horizontale Anordnung mit Nanodrähten (Bitleitungen) und orthogonalen Metallscheiben (Wortleitungen) wird im BEOL der Logikschaltung hergestellt. Die peripheren Schaltungen und PnR (Platzierung und Routing) für die Speicheranordnung kann in das FEOL/BEOL der Logikschaltung integriert werden.
  • Da sich die Speicheranordnungen im BEOL (M3 bis M4) befinden, kann die Fläche unter den Anordnungen vom Designer für Bereiche von Logikzellen, I/O, ESD und/oder periphere Schaltungen für die Speicheranordnungen verwendet werden. Mit der Konfiguration der vorliegenden Offenbarung können eine Leistungsverbesserung und hohe Flexibilität für den Schaltungsentwurf, eine bequeme Integration mit Logikschaltungen und Kosteneinsparungen aufgrund eines geringeren Flächenverbrauchs auf dem Chip erzielt werden.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hier erörtert wurden, kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung Logikschaltungen, die einen Transistor umfassen, der über einem Substrat angeordnet ist, mehrere Schichten, die jeweils Metallverdrahtungsschichten und eine Zwischenschichtdielektrikumsschicht umfassen, die jeweils über den Logikschaltungen angeordnet sind, und Speicheranordnungen. Die mehreren Schichten von Metallverdrahtung umfassen, in der Reihenfolge ihrer Nähe zum Substrat, eine erste, zweite, dritte und vierte Schicht, und die Speicheranordnungen umfassen mehrere untere Schichten, die in der dritten Schicht angeordnet sind. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die Speicheranordnungen mehrere obere Schichten, die in der vierten Schicht angeordnet sind. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst jede der mehreren unteren Schichten und der mehreren oberen Schichten der Speicheranordnungen zwei Speicherschichten. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die zwei Speicherschichten zwei Schichten von Bitleitungen, die vertikal gestapelt sind, und Wortleitungen, welche die zwei Schichten von Bitleitungen kreuzen. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen sind periphere Schaltungen zum Betreiben der Speicheranordnungen unterhalb der Speicheranordnungen angeordnet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen ist ein Teil der Logikschaltungen unterhalb der Speicheranordnungen angeordnet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die Speicheranordnungen Phasenwechsel-Speicherzellen. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst jede der Phasenwechsel-Speicherzellen eine Phasenwechsel-Speicherschicht, die aus einem oder mehreren Materialien besteht, die aus der Gruppe ausgewählt sind, die aus Ge, Ga, Sn und In besteht, und aus einem oder mehreren Materialien, die aus der Gruppe ausgewählt sind, die aus Sb und Te besteht. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst die Phasenwechsel-Speicherschicht ferner eines oder mehrere der Materialien, die aus der Gruppe ausgewählt sind, die aus Stickstoff, Wismut und Siliziumoxid besteht. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst jede der Phasenwechsel-Speicherzellen eine Selektormaterialschicht, die aus einem oder mehreren Materialien besteht, die aus der Gruppe ausgewählt sind, die aus AsGeSe, dotiert mit einem oder mehreren Elementen, die aus der aus N, P, S, Si und Te bestehenden Gruppe ausgewählt sind; und AsGeSeSi, dotiert mit einem oder mehreren Elementen, die aus der aus N, P, S, Si und Te bestehenden Gruppe ausgewählt sind, besteht. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die Speicheranordnungen Resistivitätsänderungs-Speicherzellen. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst jede der Resistivitätsänderungs-Speicherzellen eine Phasenwechsel-Speicherschicht, die aus einem oder mehreren Materialien besteht, die aus der Gruppe ausgewählt sind, die aus HfOx, TiOx, TaOx, ZrOx, WOx, AlOx, NbOx, FeOx, GeOx, GdOx, NiO, CeO, NiO, ZrO und CuO besteht. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die Speicheranordnungen magnetische Speicherzellen. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die Speicheranordnungen ferroelektrische Speicherzellen. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die mehreren Schichten von Metallverdrahtung, in der Reihenfolge ihrer Nähe zur vierten Schicht, eine fünfte, sechste und siebente Schicht oberhalb der vierten Schicht.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung Logikschaltungen, die Transistoren umfassen, die über einem Substrat angeordnet sind, mehrere Schichten, die jeweils Metallverdrahtungsschichten und eine Zwischenschichtdielektrikumsschicht umfassen, die jeweils über den Logikschaltungen angeordnet sind, und Speicheranordnungen, die in wenigstens einer der mehreren Schichten angeordnet sind. Periphere Schaltungen für die Speicheranordnungen sind unterhalb der Speicheranordnungen angeordnet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen ist in der Draufsicht eine Fläche der peripheren Schaltungen kleiner als 10 % einer Fläche der Speicherzellenanordnungen. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen ist eine Höhe der Speicherzellenanordnung, die in der wenigstens einen der mehreren Schichten angeordnet ist, im Wesentlichen gleich einer Höhe der wenigstens einen der mehreren Schichten. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die Speicheranordnungen zwei Schichten von Bitleitungen, die vertikal gestapelt sind, und Wortleitungen, welche die zwei Schichten von Bitleitungen kreuzen.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung Logikschaltungen, die Transistoren umfassen, die über einem Substrat angeordnet sind, mehrere Schichten, die jeweils Metallverdrahtungsschichten bzw. eine Zwischenschichtdielektrikumsschicht umfassen, und Speicheranordnungen, die in wenigstens einer der mehreren Schichten angeordnet sind. Die Speicheranordnungen umfassen zwei Schichten von Bitleitungen, die vertikal gestapelt sind, und Wortleitungen, welche die zwei Schichten von Bitleitungen kreuzen, und die Speicheranordnungen umfassen eine Speicherschicht und eine Selektormaterialschicht, welche zwischen den zwei Schichten von Bitleitungen und den Wortleitungen angeordnet sind.
  • Gemäß einem Aspekt der vorliegenden Offenbarung werden bei einem Verfahren zur Herstellung einer Halbleitervorrichtung Logikschaltungen, die Transistoren umfassen, über einem Substrat ausgebildet, und eine erste und eine zweite Verdrahtungsschicht werden über den Transistoren ausgebildet. Die erste und die zweite Verdrahtungsschicht umfassen jeweils Metallverdrahtungen und eine Zwischenschichtdielektrikumsschicht. Eine erste Speicheranordnungsschicht wird über der zweiten Verdrahtungsschicht ausgebildet, es wird eine dritte Verdrahtungsschicht ausgebildet, eine zweite Speicheranordnungsschicht wird über der ersten Speicheranordnungsschicht ausgebildet, und es wird eine vierte Verdrahtungsschicht ausgebildet. Die erste Speicheranordnungsschicht ist bei derselben Schicht angeordnet wie die dritte Verdrahtungsschicht, und die zweite Speicheranordnungsschicht ist bei derselben Schicht angeordnet wie die vierte Verdrahtungsschicht. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst die Halbleitervorrichtung in der Draufsicht einen Logikschaltungsbereich und einen Speicherbereich, und beim Ausbilden der ersten Speicheranordnungsschicht wird eine erste Deckspeicherschicht über dem Logikschaltungsbereich und dem Speicherbereich ausgebildet, und die erste Deckspeicherschicht auf dem Logikschaltungsbereich wird entfernt. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen werden, nachdem die erste Speicheranordnungsschicht ausgebildet ist, Verdrahtungsstrukturen der dritten Verdrahtungsschicht ausgebildet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird beim Ausbilden der zweiten Speicheranordnungsschicht eine zweite Deckspeicherschicht über dem Logikschaltungsbereich und dem Speicherbereich ausgebildet, und die zweite Deckspeicherschicht auf dem Logikschaltungsbereich wird entfernt. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen werden, nachdem die zweite Speicheranordnungsschicht ausgebildet ist, Verdrahtungsstrukturen der vierten Verdrahtungsschicht ausgebildet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird eine fünfte Verdrahtungsschicht über der vierten Verdrahtungsschicht und der zweiten Speicheranordnungsschicht ausgebildet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird die erste Speicheranordnungsschicht durch den folgenden Arbeitsprozess ausgebildet. Ein Filmstapel wird über der zweiten Verdrahtungsschicht ausgebildet. Der Filmstapel umfasst eine erste leitende Schicht, eine erste isolierende Schicht, eine zweite leitende Schicht, eine zweite isolierende Schicht, eine dritte isolierende Schicht und eine vierte isolierende Schicht, die in dieser Reihenfolge gestapelt sind. Der Filmstapel wird strukturiert, um Bitleitungsstrukturen auszubilden, die sich in einer ersten Richtung erstrecken; Trennwandstrukturen, die sich in einer zweiten Richtung erstrecken, welche die erste Richtung kreuzt, werden über den Bitleitungsstrukturen ausgebildet, eine Speicherschicht wird über den Bitleitungsstrukturen und den Trennwandstrukturen ausgebildet, und es werden Wortleitungsstrukturen ausgebildet, die sich in der zweiten Richtung erstrecken. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst der Arbeitsprozess ferner, zwischen dem Ausbilden der Speicherschicht und dem Ausbilden der Wortleitungsstrukturen, das Ausbilden einer Selektormaterialschicht. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird die zweite isolierende Schicht aus einem Material hergestellt, das kein auf Silizium basierendes isolierendes Material ist. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen werden die erste, dritte und vierte isolierende Schicht aus einem auf Silizium basierenden isolierenden Material hergestellt. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird, nachdem die Trennwandstrukturen ausgebildet sind, eine Oberseite der zweiten isolierenden Schicht freigelegt. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfassen die Trennwandstrukturen eine körperisolierende Schicht und einen Teil der dritten und vierten isolierenden Schicht. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird eine erste Ätzstoppschicht über der zweiten Verdrahtungsschicht ausgebildet, bevor die erste Speicheranordnungsschicht ausgebildet wird. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird, nachdem die erste Speicheranordnungsschicht ausgebildet ist, eine Dicke der ersten Ätzstoppschicht teilweise verringert.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung, die Speicheranordnungen umfasst, eine Ätzstoppschicht über einer unteren Metallverdrahtungsschicht ausgebildet. Eine Speicheranordnung umfasst eine gestapelte Struktur, die eine erste leitende Schicht über der Ätzstoppschicht, eine erste isolierende Schicht über der ersten leitenden Schicht, eine zweite leitende Schicht über der ersten isolierenden Schicht, eine zweite isolierende Schicht über der zweiten leitenden Schicht, eine dritte isolierende Schicht über der zweiten isolierenden Schicht und eine vierte isolierende Schicht über der dritten isolierenden Schicht umfasst. Bitleitungsstrukturen werden durch Strukturieren der gestapelten Struktur ausgebildet, eine Dielektrikumsschicht wird über den Bitleitungsstrukturen ausgebildet, die Dielektrikumsschicht wird ausgebildet, wodurch Wandstrukturen ausgebildet werden, welche die Bitleitungsstrukturen kreuzen, eine Speicherschicht wird ausgebildet, Wortleitungsstrukturen werden ausgebildet, indem eine dritte leitende Schicht ausgebildet wird, welche Zwischenräume zwischen den Bitleitungsstrukturen und den Wandstrukturen füllt, ein Teil der Speicheranordnungsschicht wird entfernt, und eine Metallverdrahtungsschicht wird über der unteren Metallverdrahtungsschicht ausgebildet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird eine Selektormaterialschicht auf der Speicherschicht ausgebildet. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst die Speicherschicht ein Phasenwechselmaterial oder ein seine Resistivität änderndes Material. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird die zweite isolierende Schicht aus Aluminiumoxid hergestellt, und die erste, dritte und vierte isolierende Schicht werden aus Siliziumoxid oder Siliziumnitrid hergestellt. Bei einer oder mehreren der vorhergehenden und folgenden Ausführungsformen werden die erste und zweite leitende Schicht aus Wolfram hergestellt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung, die Speicheranordnungen umfasst, eine Ätzstoppschicht über einer unteren Metallverdrahtungsschicht ausgebildet, und es wird eine Speicheranordnungsschicht ausgebildet. Die Speicheranordnungsschicht umfasst eine gestapelte Struktur, die eine erste leitende Schicht über der Ätzstoppschicht, eine erste isolierende Schicht über der ersten leitenden Schicht, eine zweite leitende Schicht über der ersten isolierenden Schicht, eine zweite isolierende Schicht über der zweiten leitenden Schicht, eine dritte isolierende Schicht über der zweiten isolierenden Schicht und eine vierte isolierende Schicht über der dritten isolierenden Schicht umfasst. Bitleitungsstrukturen werden durch Strukturieren der gestapelten Struktur ausgebildet, eine Dielektrikumsschicht wird über den Bitleitungsstrukturen ausgebildet, die Dielektrikumsschicht wird strukturiert, wodurch Wandstrukturen ausgebildet werden, welche die Bitleitungsstrukturen kreuzen, eine Speicherschicht wird ausgebildet, eine Selektormaterialschicht wird ausgebildet, eine dritte leitende Schicht wird ausgebildet, welche Zwischenräume zwischen den Bitleitungsstrukturen und den Wandstrukturen füllt, Vertiefungen werden entlang der Wandstrukturen ausgebildet, Wortleitungsstrukturen werden ausgebildet, indem die Vertiefungen mit einer vierten leitenden Schicht gefüllt werden, ein Teil der Speicheranordnungsschicht wird entfernt, und eine Metallverdrahtungsschicht wird über der unteren Metallverdrahtungsschicht ausgebildet.
  • In der obigen Beschreibung wurden Merkmale verschiedener Ausführungsformen oder Beispiele dargelegt, wodurch Fachleuten auf diesem Gebiet ein besseres Verständnis der Aspekte der vorliegenden Offenbarung ermöglicht wird. Fachleute werden erkennen, dass sie die vorliegende Offenbarung leicht als Grundlage für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Erfüllen derselben Zwecke und/oder zum Erreichen der gleichen Vorteile der hier beschriebenen Ausführungsformen und Beispiele verwenden können. Fachleute werden ebenfalls erkennen, dass derartige äquivalente Konstruktionen nicht von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Substitutionen und Abwandlungen hieran durchführen können, ohne von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62774144 [0001]

Claims (20)

  1. Halbleitervorrichtung, welche umfasst: Logikschaltungen, die einen Transistor umfassen, der über einem Substrat angeordnet ist; mehrere Schichten, die jeweils Metallverdrahtungsschichten und eine Zwischenschichtdielektrikumsschicht umfassen, die jeweils über den Logikschaltungen angeordnet sind; und Speicheranordnungen, wobei: die mehreren Schichten von Metallverdrahtung, in der Reihenfolge ihrer Nähe zum Substrat, eine erste, zweite, dritte und vierte Schicht umfassen, und die Speicheranordnungen mehrere untere Schichten umfassen, die in der dritten Schicht angeordnet sind.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei: die Speicheranordnungen mehrere obere Schichten umfassen, die in der vierten Schicht angeordnet sind.
  3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei jede der mehreren unteren Schichten und der mehreren oberen Schichten der Speicheranordnungen zwei Speicherschichten umfasst.
  4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die zwei Speicherschichten zwei Schichten von Bitleitungen, die vertikal gestapelt sind, und Wortleitungen, welche die zwei Schichten von Bitleitungen kreuzen, umfassen.
  5. Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche, wobei periphere Schaltungen zum Betreiben der Speicheranordnungen unterhalb der Speicheranordnungen angeordnet sind.
  6. Halbleiterspeichervorrichtung nach Anspruch 4, wobei ein Teil der Logikschaltungen unterhalb der Speicheranordnungen angeordnet ist.
  7. Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Speicheranordnungen Phasenwechsel-Speicherzellen umfassen.
  8. Halbleiterspeichervorrichtung nach Anspruch 7, wobei jede der Phasenwechsel-Speicherzellen eine Phasenwechsel-Speicherschicht umfasst, die aus einem oder mehreren Materialien besteht, die aus der Gruppe ausgewählt sind, die aus Ge, Ga, Sn und In besteht, und aus einem oder mehreren Materialien, die aus der Gruppe ausgewählt sind, die aus Sb und Te besteht.
  9. Halbleiterspeichervorrichtung nach Anspruch 8, wobei die Phasenwechsel-Speicherschicht ferner eines oder mehrere der Materialien umfasst, die aus der Gruppe ausgewählt sind, die aus Stickstoff, Wismut und Siliziumoxid besteht.
  10. Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche 7 bis 9, wobei jede der Phasenwechsel-Speicherzellen eine Selektormaterialschicht umfasst, die aus einem oder mehreren Materialien besteht, die aus der Gruppe ausgewählt sind, die aus AsGeSe, dotiert mit einem oder mehreren Elementen, die aus der aus N, P, S, Si und Te bestehenden Gruppe ausgewählt sind; und AsGeSeSi, dotiert mit einem oder mehreren Elementen, die aus der aus N, P, S, Si und Te bestehenden Gruppe ausgewählt sind, besteht.
  11. Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die die Speicheranordnungen Resistivitätsänderungs-Speicherzellen umfassen.
  12. Halbleiterspeichervorrichtung nach Anspruch 11, wobei jede der Resistivitätsänderungs-Speicherzellen eine Phasenwechsel-Speicherschicht umfasst, die aus einem oder mehreren Materialien besteht, die aus der Gruppe ausgewählt sind, die aus HfOx, TiOx, TaOx, ZrOx, WOx, AlOx, NbOx, FeOx, GeOx, GdOx, NiO, CeO, NiO, ZrO und CuO besteht.
  13. Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Speicheranordnungen magnetische Speicherzellen umfassen.
  14. Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Speicheranordnungen ferroelektrische Speicherzellen umfassen.
  15. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die mehreren Schichten von Metallverdrahtung, in der Reihenfolge ihrer Nähe zur vierten Schicht, eine fünfte, sechste und siebente Schicht oberhalb der vierten Schicht umfassen.
  16. Halbleitervorrichtung, welche umfasst: Logikschaltungen, die Transistoren umfassen, die über einem Substrat angeordnet sind; mehrere Schichten, die jeweils Metallverdrahtungsschichten und eine Zwischenschichtdielektrikumsschicht umfassen, die jeweils über den Logikschaltungen angeordnet sind; und Speicheranordnungen, die in wenigstens einer der mehreren Schichten angeordnet sind, wobei: periphere Schaltungen für die Speicheranordnungen unterhalb der Speicheranordnungen angeordnet sind.
  17. Halbleitervorrichtung nach Anspruch 16, wobei in der Draufsicht eine Fläche der peripheren Schaltungen kleiner als 10 % einer Fläche der Speicherzellenanordnungen ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei eine Höhe der Speicherzellenanordnung, die in der wenigstens einen der mehreren Schichten angeordnet ist, im Wesentlichen gleich einer Höhe der wenigstens einen der mehreren Schichten ist.
  19. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 16 bis 18, wobei die Speicheranordnungen zwei Schichten von Bitleitungen, die vertikal gestapelt sind, und Wortleitungen, welche die zwei Schichten von Bitleitungen kreuzen, umfassen.
  20. Verfahren zur Herstellung einer Halbleitervorrichtung, welches umfasst: Ausbilden von Logikschaltungen, die Transistoren umfassen, über einem Substrat; Ausbilden einer ersten und einer zweiten Verdrahtungsschicht über den Transistoren, wobei die erste und die zweite Verdrahtungsschicht jeweils Metallverdrahtungen und eine Zwischenschichtdielektrikumsschicht umfassen; Ausbilden einer ersten Speicheranordnungsschicht über der zweiten Verdrahtungsschicht; Ausbilden einer dritten Verdrahtungsschicht; Ausbilden einer zweiten Speicheranordnungsschicht über der ersten Speicheranordnungsschicht; und Ausbilden einer vierten Verdrahtungsschicht, wobei die erste Speicheranordnungsschicht bei derselben Schicht wie die dritte Verdrahtungsschicht angeordnet ist und die zweite Speicheranordnungsschicht bei derselben Schicht wie die vierte Verdrahtungsschicht angeordnet ist.
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