DE102020117550A1 - Speicherarray mit asymmetrischer bitleitungsarchitektur - Google Patents

Speicherarray mit asymmetrischer bitleitungsarchitektur Download PDF

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Chao-Ching Cheng
Jung-Piao Chiu
Tzu-Chiang CHEN
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Abstract

Diese Offenbarung bezieht sich auf eine integrierte Schaltung. Die integrierte Schaltung weist mehrere Bitleitungsstapel auf, die über einem Substrat angeordnet sind und jeweils mehrere Bitleitungen umfassen, die aufeinander gestapelt sind. Eine Datenspeicherstruktur befindet sich über den mehreren Bitleitungsstapeln und ein Selektor befindet sich über der Datenspeicherstruktur. Eine Wortleitung befindet sich über dem Selektor. Der Selektor ist konfiguriert, selektiv das Durchfließen von Strom zwischen den mehreren Bitleitungen und der Wortleitung zu erlauben. Die mehreren Bitleitungsstapel umfassen einen ersten Bitleitungsstapel, einen zweiten Bitleitungsstapel und einen dritten Bitleitungsstapel. Die ersten und dritten Bitleitungsstapel sind die Bitleitungsstapel, die gegenüberliegenden Seiten des zweiten Bitleitungsstapels am nächsten sind. Der zweite Bitleitungsstapel ist von dem ersten Bitleitungsstapel durch eine erste Distanz und ferner von dem dritten Bitleitungsstapel durch eine zweite Distanz getrennt, die größer als die erste Distanz ist.

Description

  • HINTERGRUND
  • Viele moderne elektronische Vorrichtungen umfassen elektronische Speicher, die konfiguriert sind, Daten zu speichern. Elektronischer Speicher kann flüchtiger Speicher oder nichtflüchtiger Speicher sein. Flüchtiger Speicher speichert Daten, wenn er mit Strom versorgt wird, während nichtflüchtiger Speicher in der Lage ist, Daten zu speichern, wenn die Energieversorgung getrennt wird. Resistiver Direktzugriffspeicher (RRAM) ist aufgrund seiner einfachen Struktur und Kompatibilität mit CMOS-Logikherstellungsprozessen ein vielversprechender Kandidat für nichtflüchtige Speichertechnologie der nächsten Generation.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A bis 1B illustrieren einige Ausführungsformen einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
    • 2A bis 2B illustrieren Querschnittsansichten einiger weiterer Ausführungsformen einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
    • 3A bis 3E illustrieren einige Ausführungsformen von Operationen eines Speicherarrays, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
    • 4A bis 4B illustrieren einige Ausführungsformen eines geschlossenen Speicherarrays, das bedient wird, um vier Bits parallel zu lesen.
    • 5A bis 5B illustrieren einige Ausführungsformen eines geschlossenen Speicherarrays, das bedient wird, um zwei Bits parallel zu lesen.
    • 6 bis 9 illustrieren Querschnittsansichten einiger weiterer Ausführungsformen integrierter Schaltungen, die ein Speicherarray aufweisen, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
    • 10 bis 22B illustrieren einige Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
    • 23 illustriert ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal gebildet werden können, sodass das erste und zweite Merkmal nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Resistive Direktzugriffspeichervorrichtungen (RRAM-Vorrichtungen) sind konfiguriert, Daten durch Umschalten zwischen einem hoch resistiven Zustand, der einem ersten Datenzustand entspricht (z. B. ein „0“) und einen niederresistiven Zustand, der einem zweiten Datenzustand entspricht (z. B. einem „1“). Um ein solches ‚resistives Umschalten‘ zu ermöglichen, weisen RRAM-Vorrichtungen eine untere Elektrode auf, die von einer oberen Elektrode durch eine Datenspeicherstruktur getrennt ist, die einen variablen Widerstand aufweist. Beispielsweise kann ein Widerstand einer Datenspeicherstruktur durch die Präsenz eines leitfähigen Filaments bestimmt werden, das mehrere Sauerstoffleerstellen innerhalb der Datenspeicherstruktur umfasst. Wenn kein leitfähiges Filament vorhanden ist, weist die Datenspeicherstruktur einen relativ hohen Widerstand auf, der mit dem ersten Datenzustand assoziiert ist. Wenn ein leitfähiges Filament vorhanden ist, weist die Datenspeicherstruktur einen relativ niedrigen Widerstand auf, der mit dem zweiten Datenzustand assoziiert ist. Um zwischen den Datenzuständen zu wechseln, können eine oder mehrere aufgebrachte Vorbeaufschlagungsspannungen Sauerstoffleerstellen in die oder aus der Datenspeicherstruktur bewegen, um ein leitfähiges Filament zu bilden oder zu zerstören.
  • RRAM-Vorrichtungen sind typischerweise in Array in Zeilen und/oder Spalten angeordnet. Das Array ist mit der Steuerschaltungsanordnung mittels mehrerer Bitleitungen und mehrerer Wortleitungen gekoppelt. Die mehreren Bitleitungen können in Bitleitungsstapeln angeordnet sein, die mehrere Bitleitungen umfassen, die aufeinander gestapelt sind. Die Bitleitungsstapel sind in einem periodischen und im Wesentlichen gleichmäßigen Abstand über einem Substrat angeordnet. Die Bitleitungsstapel können durch eine Datenspeicherstruktur abgedeckt sein, die sich entlang gegenüberliegenden Seiten und einer oberen Fläche der Bitleitungsstapel erstreckt, um RRAM-Vorrichtungen entlang von Seiten der Bitleitungen zu definieren. Ein Selektor ist über der Datenspeicherstruktur angeordnet und eine Wortleitung ist über dem Selektor angeordnet, sodass die Wortleitung von gegenüberliegenden Seiten eines Bitleitungsstapels sowohl durch die Datenspeicherstruktur als auch durch den Selektor getrennt ist. Der Selektor ist konfiguriert, den Zugriff auf die RRAM-Vorrichtungen durch Steuern eines Stromflusses zwischen der Wortleitung und einer Bitleitung zu steuern.
  • Im Betrieb eines solchen Speicherarrays können Daten in den RRAM-Vorrichtungen durch Anwenden einer Potenzialdifferenz zwischen einer Wortleitung und einer Bitleitung zum Bilden eines leitfähigen Filaments zwischen der Wortleitung und der Bitleitung gespeichert werden. Es wurde jedoch zu erkennen, dass sich, weil die Wortleitung entlang gegenüberliegender Seiten einer Bitleitung angeordnet ist, leitfähige Filamente innerhalb der Datenspeicherstruktur entlang einer oder beider Seiten der Bitleitung bilden können. Weil sich die leitfähigen Filamente innerhalb der Datenspeicherstruktur entlang einer oder beider Seiten einer Bitleitung bilden können, können Variationen der Anzahl, Größe und/oder Orte der leitfähigen Filamente zwischen verschiedenen RRAM-Vorrichtungen entstehen. Dies kann zu Variationen des elektrischen Widerstands in verschiedenen RRAM-Vorrichtungen führen. Die Variationen des elektrischen Widerstands können ein Lesefenster der RRAM-Vorrichtungen innerhalb des Speicherarrays verschlechtern, wodurch die Leistung des Speicherarrays negativ beeinflusst wird.
  • Diese Offenbarung bezieht sich in einigen Ausführungsformen auf eine integrierte Schaltung (z. B. einen integrierten Chip), die ein Speicherarray umfasst, das mehrere Bitleitungsstapel aufweist, die in einem asymmetrischen Abstand angeordnet sind (z. B. mehrere Bitleitungsstapel, die gegenüberliegende Seiten aufweisen, die von angrenzenden Bitleitungsstapeln durch verschiedene Abstände getrennt sind). Eine Datenspeicherstruktur ist über den mehreren Bitleitungsstapeln angeordnet, ein Selektor ist über der Datenspeicherstruktur angeordnet und eine Wortleitung ist über dem Selektor angeordnet. Die Wortleitung trennt die erste Seite eines jeweiligen der mehreren Bitleitungsstapel von einem nächsten benachbarten Bitleitungsstapel ohne Trennen einer gegenüberliegenden zweiten Seite des Bitleitungsstapels von einem nächsten benachbarten Bitleitungsstapel, sodass die mehreren Bitleitungsstapel jeweils eine Seite aufweisen, die lateral von der Wortleitung durch eine kleinere Distanz getrennt ist als eine gegenüberliegende zweite Seite. Weil die erste Seite eines Bitleitungsstapels lateral durch eine kleinere Distanz von der Wortleitung getrennt ist als die gegenüberliegende zweite Seite wird ein leitfähiges Filament konsistent entlang der ersten Seite des Bitleitungsstapels gebildet und Variationen in einer Anzahl, Größe und/oder Ort der leitfähigen Filamente zwischen verschiedenen Bitleitungen können verringert werden, was die Leistung einer RRAM-Vorrichtung innerhalb eines Speicherarrays verbessert.
  • 1A bis 1B illustrieren einige Ausführungsformen einer integrierten Schaltung (z. B. einen integrierten Chip), die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind. 1A illustriert eine Querschnittsansicht 100 der integrierten Schaltung entlang Linie A-A' einer Draufsicht 128 der integrierten Schaltung aus 1B. 1B illustriert die Draufsicht 128 der integrierten Schaltung entlang Linie B-B' der Querschnittsansicht 100 aus 1A.
  • Wie in der Querschnittsansicht 100 aus 1A gezeigt, umfasst die integrierte Schaltung mehrere Bitleitungsstapel 106a bis 106b, die über einem Substrat 102 angeordnet sind. Wie in der Draufsicht 128 aus 1B gezeigt ist, erstrecken sich die mehreren Bitleitungsstapel 106a bis 106b über dem Substrat 102 entlang einer ersten Richtung 116 und sind lateral voneinander entlang einer zweiten Richtung 118 getrennt, die rechtwinklig zur ersten Richtung 116 ist. Wie in der Querschnittsansicht 100 aus 1A gezeigt ist, können die mehreren Bitleitungsstapel 106a bis 106b jeweils zwei oder mehr Bitleitungen 104a bis 104b umfassen, die aufeinander gestapelt und durch ein Dielektrikum 108 getrennt sind. Beispielsweise kann in einigen Ausführungsformen ein erster Bitleitungsstapel 106a eine erste Bitleitung 104a umfassen, die von einer zweiten Bitleitung 104b durch das Dielektrikum 108 getrennt ist. In einigen weiteren Ausführungsformen (nicht dargestellt) kann der erste Bitleitungsstapel 106a weitere Bitleitungen (z. B. eine dritte Bitleitung, die von der zweiten Bitleitung durch ein Dielektrikum getrennt ist, usw.) umfassen.
  • Eine Datenspeicherstruktur 110 ist über den mehreren Bitleitungsstapeln 106a bis 106b angeordnet, ein Selektor 112 ist über der Datenspeicherstruktur 110 angeordnet und eine Wortleitung 114 ist über dem Selektor 112 angeordnet. Im Betrieb können Spannungen auf Bitleitungen innerhalb der mehreren Bitleitungsstapel 106a bis 106b und/oder auf die Wortleitung 114 angelegt werden. Die Spannungen bilden eine Potenzialdifferenz über den Selektor 112 und die Datenspeicherstruktur 110. Wenn die Potenzialdifferenz zwischen der Wortleitung 114 und einer Bitleitung ausreichend groß ist, kann der Selektor 112 konfiguriert sein, einem Strom zu erlauben, über die Datenspeicherstruktur 110 an einem Ort zwischen der Wortleitung 114 und der Bitleitung zu fließen. Der Strom kann verwendet werden, die Daten von der Datenspeicherstruktur 110 zu lesen oder die Daten auf die Datenspeicherstruktur 110 zu schreiben.
  • Die mehreren Bitleitungsstapel 106a bis 106d sind in einer asymmetrischen Architektur angeordnet, sodass gegenüberliegende Seiten jeweiliger der mehreren Bitleitungsstapel 106a bis 106d von nächsten benachbarten Bitleitungsstapeln an gegenüberliegenden Seiten durch unterschiedliche Distanzen getrennt sind. Beispielsweise können die mehreren Bitleitungsstapel 106a bis 106d einen ersten Bitleitungsstapel 106a, einen zweiten Bitleitungsstapel 106b und einen dritten Bitleitungsstapel 106c umfassen. Der zweite Bitleitungsstapel 106b weist eine erste Seite 106s1 auf, die von einem ersten Bitleitungsstapel 106a um eine erste Distanz 120 getrennt ist, und eine zweite Seite 106s2 , die von einem dritten Bitleitungsstapel 106c um eine zweite Distanz 122 getrennt ist, die größer als die erste Distanz 120 ist. In einigen Ausführungsformen füllen die Datenspeicherstruktur 110 und/oder der Selektor 112 vollständig einen Raum zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b, während ein Raum zwischen dem zweiten Bitleitungsstapel 106b und dem dritten Bitleitungsstapel 106c mit der Datenspeicherstruktur 110, dem Selektor 112 und der Wortleitung 114 gefüllt ist.
  • In einigen Ausführungsformen umfasst die Wortleitung 114 eine oder mehrere untere Flächen, die sich vollständig vertikal über und oberen Flächen des ersten Bitleitungsstapels 106a und des zweiten Bitleitungsstapels 106b befinden und die sich fortlaufend lateral an diesen vorbei erstrecken. Die Wortleitung 114 umfasst ferner einen Vorsprung, der sich von der einen oder den mehreren unteren Flächen auswärts bis direkt zwischen dem zweiten Bitleitungsstapel 106b und dem dritten Bitleitungsstapel 106c erstreckt. In solchen Ausführungsformen trennt die Wortleitung 114 die zweite Seite 106s2 des zweiten Bitleitungsstapels 106b von dem dritten Bitleitungsstapel 106c ohne Trennen der ersten Seite 106s1 des zweiten Bitleitungsstapels 106b von dem ersten Bitleitungsstapel 106b.
  • Die Vorsprünge definieren eine erste Seitenwand 114s1 der Wortleitung 114, die zu der ersten Seite 106s1 des zweiten Bitleitungsstapels 106b weist, und die von der ersten Seite 106s1 durch eine erste Distanz 124 getrennt ist. Die Vorsprünge definieren ferner eine zweite Seitenwand 114s2 der Wortleitung 114, die zu der zweiten Seite 106s2 des zweiten Bitleitungsstapels 106b weist, und die von der zweiten Seite 106s2 durch eine zweite Distanz 126 getrennt ist, die kleiner als die erste Distanz 124 ist. Da die Wortleitung 114 näher an der zweiten Seite 106s2 des zweiten Bitleitungsstapels 106b ist als an der ersten Seite 106s1 des zweiten Bitleitungsstapels 106b, kann ein leitfähiges Filament 111 einheitlich entlang der zweiten Seite 106s2 des zweiten Bitleitungsstapels 106b gebildet sein, ohne ein leitfähiges Filament entlang der ersten Seite 106s1 des zweiten Bitleitungsstapels 106b zu bilden. Durch einheitliches Bilden eines leitfähigen Filaments 111 entlang der einzigen Seite mehrerer Bitleitungsstapel 106a bis 106d können Variationen der Anzahl, Größe und/oder des Orts leitfähiger Filamente zwischen verschiedenen Bitleitungen verringert werden, was die Leistung von RRAM-Vorrichtungen innerhalb des Speicherarrays verbessert.
  • 2A bis 2B illustrieren Querschnittsansichten 200 und 214 einiger weiterer Ausführungsformen einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • Wie in der Querschnittsansicht 200 gezeigt, umfasst die integrierte Schaltung mehrere Bitleitungsstapel 106a bis 106d, die über einem Substrat 102 angeordnet sind. Die mehreren Bitleitungsstapel 106a bis 106d sind lateral voneinander getrennt. In einigen Ausführungsformen können die mehreren Bitleitungsstapel 106a bis 106d vertikal mittels einer niedrigeren Zwischenebenendielektrikumschicht (ILD-Schicht) 202a und mittels einer Ätzstoppschicht 204 über der unteren ILD-Schicht 202a von dem Substrat 102 getrennt sein. In einigen Ausführungsformen kann die Ätzstoppschicht 204 ein Nitrid (z. B. Siliziumnitrid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen.
  • Die mehreren Bitleitungsstapel 106a bis 106d umfassen jeweils zwei oder mehr Bitleitungen 104a bis 104b, die aufeinander gestapelt und durch ein Dielektrikum 108 getrennt sind. In einigen Ausführungsformen kann eine Maskierungsschicht 206 entlang einer Oberseite der mehreren Bitleitungsstapel 106a bis 106b angeordnet sein. In einigen Ausführungsformen können die Bitleitungen 104a bis 104b Wolfram, Aluminium, Kupfer, dotiertes Polysilizium oder dergleichen umfassen. In einigen Ausführungsformen kann das Dielektrikum 108 ein Oxid, ein Nitrid oder dergleichen umfassen. In einigen Ausführungsformen kann die Maskierungsschicht 206 ein Oxid (SRO), ein Nitrid (z. B. Siliziumnitrid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen.
  • In einigen Ausführungsformen können die mehreren Bitleitungsstapel 106a bis 106d jeweils eine Breite 209 aufweisen. In einigen Ausführungsformen kann die Breite 208 in einem Bereich zwischen ca. 5 nm und ca. 25 nm liegen. In einigen solchen Ausführungsformen erlaubt die asymmetrische Architektur der mehreren Bitleitungsstapel 106a bis 106d das Bilden der mehreren Bitleitungsstapel 106a bis 106d mit einer hohen Dichte (z. B. einer Dichte, die höher ist als die Dichte, die mit Bitleitungsstapeln mit konstantem Abstand erreicht werden kann). In anderen Ausführungsformen kann die Breite 208 in einem Bereich zwischen ca. 10 nm und ca. 30 nm liegen. In einigen solchen Ausführungsformen ermöglicht die asymmetrische Architektur der mehreren Bitleitungsstapel 106a bis 106d das Bilden der mehreren Bitleitungsstapel 106a bis 106d mit einer größeren Breite, sodass der parasitische Widerstand der mehreren Bitleitungsstapel 106a bis 106d relativ gering sein kann (z. B. weniger als der, der durch einen Bitleitungsstapel mit konstantem Abstand erreicht werden kann) und eine Leistung eines RRAM-Array kann verbessert werden. In noch anderen Ausführungsformen kann die Breite 208 Werte aufweisen, die größer als 30 nm oder geringer als 5 nm sind.
  • In einigen Ausführungsformen können die mehreren Bitleitungsstapel 106a bis 106d einen ersten Bitleitungsstapel 106a, einen zweiten Bitleitungsstapel 106b und einen dritten Bitleitungsstapel 106c umfassen. Der zweite Bitleitungsstapel 106b weist eine erste Seite 106s1 auf, die von dem ersten Bitleitungsstapel 106a um eine erste Distanz 120 getrennt ist, und eine zweite Seite 106s2 , die von einem dritten Bitleitungsstapel 106c um eine zweite Distanz 122 getrennt ist, die größer als die erste Distanz 120 ist. In einigen Ausführungsformen liegt die erste Distanz 120 zwischen ca. 200 % und ca. 400 % der Breite 208. In einigen Ausführungsformen liegt die zweite Distanz 122 zwischen ca. 150% und ca. 200% der ersten Distanz 120. In anderen Ausführungsformen kann die zweite Distanz 122 zwischen ca. 150 % oder weniger als 200 % der ersten Distanz 120 liegen. In einigen Ausführungsformen kann die erste Distanz 120 in einem Bereich zwischen ca. 20 nm und ca. 40 nm, zwischen ca. 10 nm und ca. 30 nm, zwischen ca. 5 nm und ca. 20 nm, oder bei anderen geeigneten Werten liegen. In einigen Ausführungsformen kann die zweite Distanz 122 in einem Bereich zwischen ca. 40 nm und ca. 60 nm, zwischen ca. 30 nm und ca. 50 nm, zwischen ca. 25 nm und ca. 40 nm, oder bei anderen geeigneten Werten liegen.
  • Eine oder mehrere Datenspeicherstrukturen 110a bis 110c sind über den mehreren Bitleitungsstapeln 106a bis 106d angeordnet, ein oder mehrere Selektoren 112a bis 112c sind über den einen oder mehreren Datenspeicherstrukturen 110a bis 110c angeordnet und mehrere Wortleitungen 114a bis 114c sind über den einen oder mehreren Selektoren 112a bis 112c angeordnet. Die einen oder mehreren Datenspeicherstrukturen 110a bis 110c definieren mehrere RRAM-Vorrichtungen 208a bis 208d, die konfiguriert sind, jeweils einen Datenzustand entlang der einzigen Seite einer Bitleitung zu speichern, die am nächsten an einer entsprechenden Wortleitung liegt. Beispielsweise definiert die Datenspeicherstruktur 110a zwischen der ersten Bitleitung 104a und einer ersten Wortleitung 114a eine erste RRAM-Vorrichtung 208a, die konfiguriert ist, einen ersten Datenzustand zu speichern, die Datenspeicherstruktur 110a zwischen der zweiten Bitleitung 104b und der ersten Wortleitung 114a definiert eine zweite RRAM-Vorrichtung 208b, die konfiguriert ist, einen zweiten Datenzustand zu speichern, usw.
  • In einigen Ausführungsformen erstrecken sich die mehreren Wortleitungen 114a bis 114c von über dem zweiten Bitleitungsstapel 106b bis direkt zwischen dem zweiten Bitleitungsstapel 106b und dem dritten Bitleitungsstapel 106c, aber nicht zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b. In solchen Ausführungsformen ist die Datenspeicherstruktur 110a direkt zwischen dem zweiten Bitleitungsstapel 106b und dem dritten Bitleitungsstapel 106c konfiguriert, einen Datenzustand zu speichern (z. B. kann ein leitfähiges Filament selektiv zwischen dem zweiten Bitleitungsstapel 106b und dem dritten Bitleitungsstapel 106c gebildet sein), während die Datenspeicherstruktur 110a direkt zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b nicht konfiguriert ist, einen Datenzustand zu speichern (z. B. können keine leitfähigen Filamente zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b gebildet sein).
  • In verschiedenen Ausführungsformen können die mehreren Wortleitungen 114a bis 114c dotiertes Polysilizium oder ein Metall umfassen, wie etwa Aluminium, Titan, Wolfram, Kobalt oder dergleichen. In einigen Ausführungsformen können sich die einen oder mehreren Datenspeicherstrukturen 110a bis 110c, die einen oder mehreren Selektoren 112a bis 112c, und die mehreren Wortleitungen 114a bis 114c fortlaufend über die mehreren Bitleitungsstapel 106a bis 106d erstrecken. Wie in Querschnittsansicht 214 aus 2B gezeigt ist, können in einigen Ausführungsformen die eine oder die mehreren Datenspeicherstrukturen 110a bis 110c, der eine oder die mehreren Selektoren 112a bis 112c, und mehrere Wortleitungen 114a bis 114c unterbrochen über den mehreren Bitleitungsstapeln 106a bis 106d entlang einer zweiten Richtung sein, die rechtwinklig zur ersten Richtung verläuft. In anderen Ausführungsformen (nicht dargestellt) können die mehreren Wortleitungen 114a bis 114c unterbrochen über den mehreren Bitleitungsstapeln 106a bis 106d entlang der zweiten Richtung sein, während eine Datenspeicherstruktur und ein Selektor sich fortlaufend über den mehreren Bitleitungsstapeln 106a bis 106d erstrecken können.
  • In einigen Ausführungsformen können die einen oder mehreren Datenspeicherstrukturen 110a bis 110c eine Dielektrikumschicht mit hohem k-Wert umfassen. Beispielsweise können die einen oder mehreren Datenspeicherstrukturen 110a bis 110c Hafniumdioxid (HfO2), Zirconiumdioxid (ZrO2), Aluminiumoxid (Al2O3), Tantalpentoxid (Ta2O5), Hafniumaluminiumoxid (HfAlO), Hafniumzirconiumoxide (HfZrO) oder dergleichen umfassen. In anderen Ausführungsformen können die einen oder mehreren Datenspeicherstrukturen 110a bis 110c eine Phasenwechselspeicherschicht umfassen, die ein Chalcogenidmaterial umfasst, wie etwa GST (z. B. Ge2Sb2Te5), N-dotiertes GST, Si dotiertes GST, InGeSbTe, dotiertes Arsen (As), dotierten Kohlenstoff (C) oder dergleichen. In noch anderen Ausführungsformen können die einen oder mehreren Datenspeicherstrukturen 110a bis 110c einen Magnettunnelübergang, ein ferroelektrisches Material oder dergleichen umfassen. In verschiedenen Ausführungsformen können die einen oder mehreren Datenspeicherstrukturen 110a bis 110c eine Dicke 210 zwischen ca. 5 nm und ca. 10 nm, zwischen ca. 10 nm und ca. 20 nm, zwischen ca. 20 nm und ca. 40 nm, oder mit anderen geeigneten Werten, aufweisen.
  • In einigen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c ein oder mehrere Materialien umfassen, die konfiguriert sind, eine elektrische Reaktion aufzuweisen, die ähnlich wie eine Diode (z. B. PN-Diode, PiN-Diode, Schottkydiode, Oxidhalbleiter-Oxiddiode oder dergleichen) ist. In solchen Ausführungsformen weisen der eine oder die mehreren Selektoren 112a bis 112c eine Grenzspannung auf, die bei Überschreiten Strom durch den Selektor 112 fließen lässt, während, wenn eine aufgebrachte Spannung weniger als die Grenzspannung ist, der eine oder die mehreren Selektoren 112a bis 112c den Stromfluss verhindern. Weil der eine oder die mehreren Selektoren 112a bis 112c konfiguriert sind, selektiv den Stromfluss durch eine RRAM-Vorrichtung zu blockieren, sind der eine oder die mehreren Selektoren 112a bis 112c konfiguriert, selektiv Zugriff auf eine RRAM-Vorrichtung bereitzustellen, im Gegensatz zu 1T1R- oder 1T2R-Architekturen, die einen Transistor verwenden, um selektiv Zugriff auf eine RRAM-Vorrichtung bereitzustellen.
  • In einigen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c einen Grenztypselektor (z. B. einen ovonischen Grenzschalter (OTS)) umfassen. In einigen solchen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c ein binäres Material (z. B. SiTe, GeTe, CTe, BTe, ZnTe, AlTe oder dergleichen), ein ternäres Material (z. B. GeSeAs, GeSeSb, GeSbTe, GeSiAs oder dergleichen), und/oder ein quaternäres Material (z. B. GeSeAsTe, GeSeTeSi, GeSeTeAs oder dergleichen) umfassen. In anderen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c einen Spannungsleitungsbrückenselektor (VCB-Selektor) umfassen. In einigen solchen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c jeweils Schichten aus Ag und HfO2, Schichten aus Cu und HfO2, Schichten aus Al and SiO2, Schichten aus Ag und TaO2 oder dergleichen umfassen. In anderen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c einen Exponentialtypselektor umfassen, der TiO2, Ta2O5, NiO, Schichten aus TiN und Si oder dergleichen umfasst. In einigen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c einen Grenztypselektor und einen darüberliegenden Exponentialtypselektor umfassen, die aufeinander gestapelt sind. In noch anderen Ausführungsformen können der eine oder die mehreren Selektoren 112a bis 112c einen filamentbasierten Selektor, einen Gleichrichter, einen Varistortypselektor, einen auf dotiertem Chalkogenid basierten Selektor, einen auf dem Motteffekt basierten Selektor, einen auf gemischter ionenelektronischer Leitfähigkeit (MIEC) basierten Selektor, einen Field-Assisted-Superliner-Threshold-Selektor (FAST-Selektor), einen Spannungsleitfähigkeitsbrückenselektor (VCB-Selektor), einen Exponentialtypselektor oder dergleichen umfassen. In verschiedenen Ausführungsformen der eine oder die mehreren Selektoren 112a bis 112c können eine Dicke 212 aufweisen, die zwischen ca. 10 nm und ca. 20 nm, zwischen ca. 20 nm und ca. 40 nm, oder mit anderen geeigneten Werten liegt.
  • In einigen Ausführungsformen können die Bitleitungen innerhalb der mehreren Bitleitungsstapel 106a bis 106c mit Zwischenverbindungsschichten gekoppelt sein, um Verbindungen zu ermöglichen, um Schaltungsanordnungen zu unterstützen (z. B. Decoder, Sinnverstärker usw.). Beispielsweise kann in einigen Ausführungsformen die erste Bitleitung 104a innerhalb des ersten Bitleitungsstapels 106a mit einem darunterliegenden Zwischenverbindungsdraht 216 mittels einer ersten leitfähigen Durchkontaktierung 218 gekoppelt sein, die sich durch die Ätzstoppschicht 204 erstreckt. In einigen Ausführungsformen kann die zweite Bitleitung 104b innerhalb der ersten Bitleitungsstapel 106a mit einer zweiten leitfähigen Durchkontaktierung 220 gekoppelt sein, die sich durch die Maskierungsschicht 206 erstreckt. Ähnlich können in einigen Ausführungsformen die mehreren Wortleitungen 114a bis 114c mit darüberliegenden leitfähigen Durchkontaktierungen 222 gekoppelt sein.
  • 3A bis 3E illustrieren einige Ausführungsformen von Operationen eines Speicherarrays, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • 3A bis 3B illustrieren Querschnittsansichten 300 und 302 eines Speicherarrays, das mehrere RRAM-Vorrichtungen 208a bis 208d aufweist. Das Speicherarray umfasst mehrere Wortleitungen 114a bis 114b, die von mehreren Bitleitungsstapeln 106a bis 106b durch eine Datenspeicherstruktur 110 und einen Selektor 112 getrennt sind. Um auf eine der mehreren RRAM-Vorrichtungen 208a bis 208d zuzugreifen, wird eine Bitleitungsspannung an eine entsprechende Bitleitung angelegt und eine Wortleitungsspannung wird an eine entsprechende Wortleitung angelegt.
  • 3C illustriert ein schematisches Diagramm 304 des Speicherarrays aus 3A bis 3B, das einige Ausführungsformen beispielhafter Vorbeaufschlagungsspannungen zeigt, die bei Lese-, Schreib- (z. B. Einstellen oder Zurücksetzen) und/oder Bildungsoptionen an Wortleitungen und Bitleitungen angelegt werden.
  • Das schematische Diagramm 304 umfasst mehrere RRAM-Vorrichtungen 208a bis 208h. Mehrere Wortleitungen 114a bis 114b sind mit einem Wortleitungsdecoder 306 gekoppelt und mehrere Bitleitungen 104a bis 104d sind mit einem Sinnverstärker 308 und einem Bitleitungsdecoder 310 gekoppelt. In einigen Ausführungsformen ist eine Steuerschaltung 312 mit dem Wortleitungsdecoder 306, dem Sinnverstärker 308 und/oder dem Bitleitungsdecoder 310 gekoppelt. Die mehreren Wortleitungen 114a bis 114b sind jeweils mittels eines Selektors 112 mit einem ersten Anschluss der mehreren RRAM-Vorrichtungen 208a bis 208h gekoppelt. Die mehreren Bitleitungen 104a bis 104d sind jeweils mit einem zweiten Anschluss der mehreren RRAM-Vorrichtungen 208a bis 208h gekoppelt. Eine aktivierte RRAM-Vorrichtung 208c ist mit einer ersten Wortleitung 114a und einer dritten Bitleitung 104c gekoppelt.
  • Um eine Leseoperation durchzuführen, die Daten von der aktivierten RRAM-Vorrichtung 208c liest, ist der Wortleitungsdecoder 306 konfiguriert, eine a Spannung V1 an die erste Wortleitung 114a und eine Spannung in Höhe von 1/3 der Spannung (d. h. V1/3) an eine zweite Wortleitung 114b anzulegen. Der Bitleitungsdecoder 310 ist gleichzeitig konfiguriert, eine Spannung von im Wesentlichen Null an die dritte Bitleitung 104c und eine Spannung von 2/3 der Spannung (d. h. 2V1/3) an die erste Bitleitung 104a, die zweite Bitleitung 104b und die vierte Bitleitung 104d anzulegen. In einigen Ausführungsformen kann die Spannung V1 für die Leseoperation in einem Bereich zwischen ca. 0,8 Volt und ca. 1,0 Volt liegen.
  • Der Selektor 112 weist eine Grenzspannung auf, die bei Überschreiten erlaubt, dass Strom durch den Selektor 112 fließt. In einigen Ausführungsformen kann die Grenzspannung etwa gleich 0,7 V sein. In anderen Ausführungsformen kann die Grenzspannung andere Werte (z. B. 0,5 V, 0,9 V oder andere geeignete Werte) aufweisen. Wenn eine angelegte Spannung weniger als die Grenzspannung ist, blockiert der Selektor 112 den Stromfluss durch den Selektor 112. Daher ist eine Differenz zwischen der Spannung V1 und der wesentlichen Nullspannung ausreichend hoch (z. B. größer als eine Grenzspannung des Selektors 112), um einen ersten Stromfluss von der ersten Wortleitung 114a an die dritte Bitleitung 104c und durch den Selektor 112 und die aktivierte RRAM-Vorrichtung 208c zu verursachen. Eine Differenz zwischen 1/3 der Spannung (d. h. V1/3) und der im Wesentlichen Nullspannung ist zu gering (z. B. weniger als eine Grenzspannung des Selektors 112), um einen Stromfluss von der zweiten Wortleitung 114b zu der dritten Bitleitung 104c und durch die nichtaktivierte RRAM-Vorrichtung 208g zu verursachen. Ähnlich sind Differenzen zwischen der Spannung V1 und 2/3 der Spannung (d. h. 2V2/3) und zwischen 1/3 der Spannung (d. h. V1/3) und 2/3 der Spannung (d. h. V1/3) zu gering (z. B. weniger als eine Grenzspannung des Selektors 112) um einen Stromfluss durch nicht aktivierte der mehreren RRAM-Vorrichtungen (z. B. 208a bis 208b, 208d-208f und 208h) zu verursachen.
  • Um eine Einstellungsoperation durchzuführen, die einen ersten Datenzustand (z. B. eine logische „1“) auf die aktivierte RRAM-Vorrichtung 208c schreibt, ist der Wortleitungsdecoder 306 konfiguriert, eine a Spannung V1 an die erste Wortleitung 114a und eine Spannung in Höhe von 1/3 der Spannung (d. h. V1/3) an eine zweite Wortleitung 114b anzulegen. Der Bitleitungsdecoder 310 ist konfiguriert, gleichzeitig eine Spannung von im Wesentlichen Null an die dritte Bitleitung 104c und eine Spannung von 2/3 der Spannung (d. h. 2V1/3) an die erste Bitleitung 104a, die zweite Bitleitung 104b und die vierte Bitleitung 104d anzulegen. In einigen Ausführungsformen kann die Spannung V1 für die Einstelloperation in einem Bereich zwischen ca. 1,2 Volt und ca. 1,5 Volt liegen.
  • Eine Differenz zwischen der Spannung V, und der im Wesentlichen Nullspannung ist ausreichend hoch (z. B. größer als eine Grenzspannung des Selektors 112) um einen ersten Stromfluss von der ersten Wortleitung 114a an die dritte Bitleitung 104c und durch Selektor 112 und die aktivierte RRAM-Vorrichtung 208c zu verursachen. Der erste Strom treibt Sauerstoffleerstellen in die aktivierte RRAM-Vorrichtung 208c zum Bilden eines leitfähigen Filaments innerhalb der aktivierten RRAM-Vorrichtung 208c. Bilden des leitfähigen Filaments innerhalb der aktivierten RRAM-Vorrichtung 208c schreibt den ersten Datenzustand (z. B. eine logische „1“) auf die aktivierte RRAM-Vorrichtung 208c durch Bereitstellen eines ersten Widerstands (z. B. einem niedrigen Widerstand), der dem ersten Datenzustand entspricht, an die RRAM-Vorrichtung 208c. Eine Differenz zwischen 1/3 der Spannung (d. h. V1/3) und der im Wesentlichen Nullspannung ist zu gering (z. B. weniger als eine Grenzspannung des Selektors 112), um einen Stromfluss von der zweiten Wortleitung 114b zu der dritten Bitleitung 104c und durch die nichtaktivierte RRAM-Vorrichtung 208g zu verursachen. Ähnlich sind Differenzen zwischen der Spannung V1 und 2/3 der Spannung (d. h. 2V1/3) sowie zwischen 1/3 der Spannung (d. h. V1/3) und 2/3 der Spannung (d. h. 2V1/3) zu gering (z. B. weniger als eine Grenzspannung des Selektors 112), um einen Stromfluss durch nichtaktivierte der mehreren RRAM-Vorrichtungen (z. B. 208a bis 208b, 208d-208f und 208h) zu verursachen.
  • Um eine Zurücksetzoperation durchzuführen, die einen zweiten Datenzustand (z. B. eine logische „0“) auf die aktivierte RRAM-Vorrichtung 208c schreibt, ist der Wortleitungsdecoder 306 konfiguriert, eine a Spannung von im Wesentlichen Null an die erste Wortleitung 114a und eine Spannung in Höhe von 2/3 der Spannung (d. h. 2V1/3) an eine zweite Wortleitung 114b anzulegen. Der Bitleitungsdecoder 310 ist konfiguriert, gleichzeitig die Spannung V1 an die dritte Bitleitung 104c und eine Spannung von 2/3 der Spannung (d. h. V1/3) an die erste Bitleitung 104a, die zweite Bitleitung 104b und die vierte Bitleitung 104d anzulegen. In einigen Ausführungsformen kann die Spannung V1 für die Zurücksetzoperation in einem Bereich zwischen ca. 1,2 Volt und ca. 1,5 Volt liegen.
  • Eine Differenz zwischen der Spannung V1 und der im Wesentlichen Nullspannung ist ausreichend hoch (z. B. größer als eine Grenzspannung des Selektors 112) zum Verursachen eines ersten Stromflusses von der dritten Bitleitung 104c zu der ersten Wortleitung 114a und durch Selektor 112 und die aktivierte RRAM-Vorrichtung 208c. Der erste Strom treibt Sauerstoffleerstellen aus der aktivierte RRAM-Vorrichtung 208c zum Zerstören eines leitfähigen Filaments innerhalb der aktivierten RRAM-Vorrichtung 208c. Das Zerstören des leitfähigen Filaments innerhalb der aktivierten RRAM-Vorrichtung 208c schreibt den zweiten Datenzustand (z. B. eine logische „0“) auf die aktivierte RRAM-Vorrichtung 208c durch Bereitstellen eines zweiten Widerstands, der dem zweiten Datenzustand entspricht, an die aktivierte RRAM-Vorrichtung 208c. Eine Differenz zwischen 2/3 der Spannung (d.h 2V1/3) und der Spannung ist zu gering (z. B. weniger als eine Grenzspannung des Selektors 112), um einen Stromfluss von der dritten Bitleitung 104c zu der zweiten Wortleitung 114b und durch die nichtaktivierte RRAM-Vorrichtung 208g zu verursachen. Ähnlich sind Differenzen zwischen 1/3 der Spannung (d. h. V1/3) und der Spannung V1 und zwischen 2/3 der Spannung (d. h. 2V1/3) und der Spannung V1 zu gering (z. B. weniger als eine Grenzspannung des Selektors 112), um einen Stromfluss durch nichtaktivierte der mehreren RRAM-Vorrichtungen (z. B. 208a bis 208b, 208d-208f und 208h) zu verursachen.
  • Um eine Bildungsoperation durchzuführen, ein anfängliches leitfähiges Filament innerhalb der aktivierten RRAM-Vorrichtung 208c bildet, ist der Wortleitungsdecoder 306 konfiguriert, eine a Spannung V, an die erste Wortleitung 114a und eine Spannung in Höhe von 1/3 der Spannung (d. h. V1/3) an eine zweite Wortleitung 114b anzulegen. Der Bitleitungsdecoder 310 ist konfiguriert, gleichzeitig eine Spannung von im Wesentlichen Null an die dritte Bitleitung 104c und eine Spannung von 2/3 der Spannung (d. h. 2V1/3) an die erste Bitleitung 104a, die zweite Bitleitung 104b und die vierte Bitleitung 104d anzulegen. In einigen Ausführungsformen kann die Spannung V1 in einem Bereich zwischen ca. 1,8 Volt und ca. 2,0 Volt liegen.
  • Eine Differenz zwischen der Spannung V1 und der im Wesentlichen Nullspannung ist ausreichend hoch (z. B. größer als eine Grenzspannung des Selektors 112) um einen ersten Stromfluss von der ersten Wortleitung 114a an die dritte Bitleitung 104c und durch Selektor 112 und die aktivierte RRAM-Vorrichtung 208c zu verursachen. Der erste Strom treibt Sauerstoffleerstellen in die aktivierte RRAM-Vorrichtung 208c zum Bilden eines anfänglichen leitfähigen Filaments innerhalb der aktivierten RRAM-Vorrichtung 208c. Eine Differenz zwischen 1/3 der Spannung (d. h. V1/3) und der im Wesentlichen Nullspannung ist zu gering (z. B. weniger als eine Grenzspannung des Selektors 112), um einen Stromfluss von der zweiten Wortleitung 114b zu der dritten Bitleitung 104c und durch die nichtaktivierte RRAM-Vorrichtung 208g zu verursachen. Ähnlich sind Differenzen zwischen der Spannung V1 und 2/3 der Spannung (d. h. 2V1/3) sowie zwischen 1/3 der Spannung (d. h. V1/3) und 2/3 der Spannung (d. h. 2V1/3) zu gering (z. B. weniger als eine Grenzspannung des Selektors 112), um einen Stromfluss durch nichtaktivierte der mehreren RRAM-Vorrichtungen (z. B. 208a bis 208b, 208d-208f und 208h) zu verursachen.
  • 3D illustriert eine Kurve 306, die einige Ausführungsformen beispielhafter Spannungen zeigen, die an Wortleitungen und Bitleitungen innerhalb eines offenbarten Speicherarrays angelegt werden können, um Lese-, Schreibe- (z. B. Einstellen und Zurücksetzen) und Bildungsoperationen auszuführen. Es ist zu erkennen, dass die Spannungen in Kurve 306 nicht einschränkende Beispiele von Spannungen sind, die in Lese-, Schreibe- (z. B. Einstellen und Zurücksetzen) und Bildungsoperationen verwendet werden können und dass in alternativen Ausführungsformen andere Spannungen verwendet werden können.
  • 3E illustriert ein Ablaufdiagramm eines Verfahrens 308 des Betriebs einer offenbarten RRAM-Vorrichtung. Es ist zu erkennen, dass das offenbarte Verfahren 308 auf Leseoperationen, Schreiboperationen (z. B. Einstellen oder Zurücksetzen) oder Bildungsoperationen angewendet werden kann, indem Werte der mit Verweis auf 3C und 3D verwendeten Spannungen verwendet werden.
  • In 310 wird eine erste Spannung auf eine erste Wortleitung angelegt, die mit einer ersten RRAM-Vorrichtung durch einen ersten Selektor gekoppelt ist, der eine erste Grenzspannung aufweist, und mit einer zweiten RRAM-Vorrichtung durch einen zweiten Selektor gekoppelt ist, der eine zweite Grenzspannung aufweist.
  • In 312 wird eine zweite Spannung, die sich von der ersten Spannung unterscheidet, an eine zweite Wortleitung angelegt, die mit einer dritten RRAM-Vorrichtung durch einen dritten Selektor gekoppelt ist, der eine dritte Grenzspannung aufweist, und mit einer vierten RRAM-Vorrichtung durch einen vierten Selektor gekoppelt ist, der eine vierte Grenzspannung aufweist.
  • In 314 wird eine dritte Spannung an eine erste Bitleitung angelegt, die mit der ersten RRAM-Vorrichtung und der dritten RRAM-Vorrichtung gekoppelt ist. Eine Differenz zwischen der ersten Spannung und der dritten Spannung ist größer als die ersten Grenzspannung, sodass die Anwendung der dritten Spannung einen Stromfluss durch den ersten Selektor entlang der einzigen Seite der ersten Bitleitung (z. B. entlang einer erste Seite der ersten Bitleitung und nicht entlang einer gegenüberliegenden zweiten zweite Seite der ersten Bitleitung) ausgelöst wird. Während einer Schreiboperation kann der Strom zum Bilden oder Zerstören eines Filaments entlang der einzigen Seite der ersten Bitleitung führen. Eine Differenz zwischen der zweiten Spannung und der dritten Spannung ist weniger als eine dritte Grenzspannung, sodass die Anwendung der dritten Spannung nicht zu einem Stromfluss durch den dritten Selektor führt.
  • In 316 wird eine vierte Spannung an eine zweite Bitleitung angelegt, die mit der zweiten RRAM-Vorrichtung und der vierten RRAM-Vorrichtung gekoppelt ist. Differenzen zwischen der ersten Spannung und der vierten Spannung und zwischen der zweiten Spannung und der vierten Spannung sind geringer als die zweiten und vierten Grenzspannungen, sodass die Aufbringung der vierten Spannung nicht zu einem Stromfluss durch die zweiten und vierten Selektoren führt.
  • Es ist zu erkennen, dass in einer Leseoperation das offenbarte Speicherarray zum Lesen mehrerer Datenzustände parallel bedient werden kann. 4A bis 5B illustrieren verschiedene Ausführungsformen von Leseoperationen auf einem offenbarten Speicherarray. In einigen Ausführungsformen kann die Anzahl der Datenzustände, die parallel eingelesen werden, von verfügbaren Sinnverstärkern abhängen. Es ist zu erkennen, dass die Leseoperationen aus 4A bis 5B beispielhafte Leseoperationen sind und dass die Daten von einem offenbarten Speicherarray auf andere Arten gelesen werden können, die nicht in 4A bis 5B dargestellt sind.
  • 4A bis 4B illustrieren einige Ausführungsformen eines geschlossenen Speicherarrays, das bedient wird, um vier Bits parallel zu lesen. Es ist zu erkennen, dass die Spannungswerte, die in der Operation von 4A bis 4B beschrieben sind, beispielhafte Werte sind, und dass andere Werte ebenfalls in anderen Ausführungsformen verwendet werden können.
  • 4A illustriert eine Querschnittsansicht 400 einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel 106a bis 106d umfasst, die jeweils zwei oder mehr Bitleitungen 104a bis 104h umfassen. Ein Selektor 112 ist über den mehreren Bitleitungsstapeln 106a bis 106d angeordnet, eine Datenspeicherstruktur 110 ist über dem Selektor 112 angeordnet und eine Wortleitung 114 ist über der Datenspeicherstruktur 110 angeordnet.
  • 4B illustriert ein schematisches Diagramm 402, das dem Speicherarray aus 4A entspricht. Das schematische Diagramm 402 weist mehrere RRAM-Vorrichtungen 208a bis 208h auf. Die mehreren RRAM-Vorrichtungen 208a bis 208h umfassen jeweils einen ersten Anschluss, der bedienbar mit einer Wortleitung 114 mittels eines Selektors 112 verbunden ist, und einen zweiten Anschluss, der mit einer der mehreren Bitleitungen 104a bis 104h verbunden ist. Beispielsweise ist die erste RRAM-Vorrichtung 208a bedienbar mittels Selektor 112 mit der Wortleitung 114 und mit einer ersten Bitleitung 104a verbunden, eine zweite RRAM-Vorrichtung 208b ist bedienbar mittels Selektor 112 mit der Wortleitung 114 und mit einer zweiten Bitleitung 104b verbunden, usw.
  • Zum Lesen von Daten von vier der RRAM-Vorrichtungen 208a bis 208d der mehreren RRAM-Vorrichtungen 208a bis 208h parallel ist ein Wortleitungsdecoder 306 konfiguriert, selektiv eine Lesespannung Vread an die Wortleitung 114 anzulegen. Gleichzeitig ist ein Bitleitungsdecoder 310 konfiguriert, selektiv eine im Wesentlichen Nullspannung an Bitleitungen 104a bis 104d anzulegen und eine Spannung von 2/3 der Lesespannung (2Vread/3) an Bitleitungen 104e bis 104h anzulegen. Die Spannungen, die an Bitleitungen 104a bis 104d angelegt werden, bilden Potenzialdifferenzen über den Selektor 112, die ausreichend groß sind, um Stromflüsse durch die RRAM-Vorrichtungen 208a bis 208d zu verursachen. Der Sinnverstärker 308 ist konfiguriert, die Ströme zu empfangen und einen Datenzustand innerhalb der RRAM-Vorrichtungen 208a bis 208d aus den Strömen zu bestimmen. Die Spannungen, die an Bitleitungen 104e bis 104h angelegt werden, bilden eine Potenzialdifferenz über den Selektor 112, die ausreichend groß sind, um Stromflüsse durch die RRAM-Vorrichtungen 208e bis 208h zu verursachen.
  • 5A bis 5B illustrieren einige Ausführungsformen eines geschlossenen Speicherarrays, das bedient wird, um zwei Bits parallel zu lesen. Es ist zu erkennen, dass die Spannungswerte, die in der Operation von 5A bis 5B beschrieben sind, beispielhafte Werte sind, und dass andere Werte ebenfalls in anderen Ausführungsformen verwendet werden können.
  • 5A illustriert eine Querschnittsansicht 500 einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel 106a bis 106d umfasst, die jeweils zwei oder mehr Bitleitungen 104a bis 104h umfassen. Ein Selektor 112 ist über den mehreren Bitleitungsstapeln 106a bis 106d angeordnet, eine Datenspeicherstruktur 110 ist über dem Selektor 112 angeordnet und eine Wortleitung 114 ist über der Datenspeicherstruktur 110 angeordnet.
  • 5B illustriert ein schematisches Diagramm 502, das dem Speicherarray aus 5A entspricht. Das schematische Diagramm 502 weist mehrere RRAM-Vorrichtungen 208a bis 208h auf. Die mehreren RRAM-Vorrichtungen 208a bis 208h umfassen jeweils einen ersten Anschluss, der bedienbar mit einer Wortleitung 114 mittels eines Selektors 112 verbunden ist, und einen zweiten Anschluss, der mit einer der mehreren Bitleitungen 104a bis 104h verbunden ist. Beispielsweise ist die erste RRAM-Vorrichtung 208a bedienbar mittels Selektor 112 mit der Wortleitung 114 und mit einer ersten Bitleitung 104a verbunden, eine zweite RRAM-Vorrichtung 208b ist bedienbar mittels Selektor 112 mit der Wortleitung 114 und mit einer zweiten Bitleitung 104b verbunden, usw.
  • Zum Lesen von Daten von zwei RRAM-Vorrichtungen 208a bis 208b der mehreren RRAM-Vorrichtungen 208a bis 208h parallel ist der Wortleitungsdecoder 306 konfiguriert, selektiv eine Lesespannung Vread an die Wortleitung 114 anzulegen. Gleichzeitig ist der Bitleitungsdecoder 310 konfiguriert, selektiv eine im Wesentlichen Nullspannung an Bitleitungen 104a bis 104b anzulegen und eine Spannung von 2/3 der Lesespannung (2Vread/3) an Bitleitungen 104e bis 104h anzulegen. Die Spannungen, die an Bitleitungen 104a bis 104b angelegt werden, bilden eine Potenzialdifferenz über den Selektor 112, die ausreichend groß ist, um Stromflüsse durch die RRAM-Vorrichtungen 208a bis 208b zu verursachen. Der Sinnverstärker 308 ist konfiguriert, die Ströme zu empfangen und einen Datenzustand innerhalb der RRAM-Vorrichtungen 208a bis 208b aus den Strömen zu bestimmen. Die Spannungen, die an Bitleitungen 104e bis 104h angelegt werden, bilden eine Potenzialdifferenz über den Selektor 112, die ausreichend groß ist, um Stromflüsse durch die RRAM-Vorrichtungen 208c bis 208h zu verursachen.
  • 6 illustriert einige weitere Ausführungsformen einer integrierten Schaltung 600, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • Die integrierte Schaltung 600 umfasst mehrere Bitleitungsstapel 106a bis 106d, die jeweils Bitleitungen 104a bis 104b umfassen, die durch ein Dielektrikum 108 getrennt sind. Eine Datenspeicherstruktur 110 ist über den mehreren Bitleitungsstapeln 106a bis 106d angeordnet, und ein Selektor 112 ist über der Datenspeicherstruktur 110 angeordnet. Der Selektor 112 umfasst eine oder mehrere Innenflächen, die einen Leerraum 602 definieren, der direkt zwischen einem ersten Bitleitungsstapel 106a und einem zweiten Bitleitungsstapel 106b angeordnet ist. In einigen Ausführungsformen kann der Leerraum 602 eine Breite aufweisen, die in einem Bereich zwischen ca. 10 nm und ca. 35 nm, zwischen ca. 15 nm und ca. 25 nm, oder bei anderen ähnlichen Werten liegt. In einigen Ausführungsformen kann der Leerraum 602 eine Höhe aufweisen, die sich über obere und untere Flächen der Bitleitung 104b hinaus erstreckt. In einigen weiteren Ausführungsformen kann der Leerraum 602 eine Höhe aufweisen, die sich über obere und untere Flächen der Bitleitung 104b und des Dielektrikums 108 gleichermaßen hinaus erstreckt.
  • In einigen Ausführungsformen befindet sich der Leerraum 602 direkt zwischen der ersten Bitleitung 104a und einer dritten Bitleitung 104c und/oder zwischen einer zweiten Bitleitung 104b und einer vierten Bitleitung 104d. Der Leerraum 602 kann mit einem Gas (z. B. Luft, Stickstoff, Helium usw.) gefüllt sein. In einigen Ausführungsformen kann der Leerraum 602 bei einem Druck von weniger als 1 atm gehalten werden. Weil das Gas in dem Leerraum 602 eine niedrige dielektrische Konstante aufweist, kann der Leerraum 602 die Isolierung zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b erhöhen. Durch Erhöhen der Isolierung zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b kann eine Distanz zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b kleiner gemacht werden, sodass eine Größe eines Speicherarrays, sinkt, ohne sich negativ auf die Leistung auszuwirken.
  • In einigen Ausführungsformen kann der Selektor 112 eine obere Fläche umfassen, die einen Divot 604 (d. h. einen Ausschnitt) aufweist, der lateral zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b angeordnet ist. In einigen Ausführungsformen weist der Divot 604 einen Boden auf, der sich über den Oberseiten des ersten Bitleitungsstapels 106a und des zweiten Bitleitungsstapels 106b befindet.
  • 7 illustriert einige weitere Ausführungsformen einer integrierten Schaltung 700, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • Die integrierte Schaltung 700 umfasst mehrere Bitleitungsstapel 106a bis 106d, die jeweils Bitleitungen 104a bis 104b umfassen, die durch ein Dielektrikum 108 getrennt sind. Eine Datenspeicherstruktur 110 ist über den mehreren Bitleitungsstapeln 106a bis 106d angeordnet, und ein Selektor 112 ist über der Datenspeicherstruktur 110 angeordnet. Eine obere Fläche der Datenspeicherstruktur 110 ist entlang einer gesamten Distanz zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b vollständig über Oberseiten des ersten Bitleitungsstapels 106a und des zweiten Bitleitungsstapels 106b angeordnet.
  • In einigen Ausführungsformen kann die Oberfläche der Datenspeicherstruktur 110 einen Divot 702 umfassen, der lateral zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b angeordnet ist. Der Divot 702 weist einen Boden auf, der sich über den Oberseiten des ersten Bitleitungsstapels 106a und des zweiten Bitleitungsstapels 106b befindet.
  • 8 illustriert einige weitere Ausführungsformen einer integrierten Schaltung 800, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • Die integrierte Schaltung 800 umfasst eine Datenspeicherstruktur 110, die über mehreren Bitleitungsstapeln 106a bis 106d angeordnet ist, und ein Selektor 112, der über der Datenspeicherstruktur 110 angeordnet ist. Die Datenspeicherstruktur 110 weist eine obere Fläche auf, die sich vollständig über Oberseiten des ersten Bitleitungsstapels 106a und des zweiten Bitleitungsstapels 106b befindet. Die obere Fläche erstreckt sich fortlaufend zwischen einem ersten Bitleitungsstapel 106a und einer Seitenwand eines zweiten Bitleitungsstapels 106b.
  • Die Datenspeicherstruktur 110 umfasst eine oder mehrere Innenflächen, die einen Leerraum 802 definieren, der zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b angeordnet ist. Der Leerraum 802 kann mit einem Gas (z. B. Luft, Stickstoff usw.) gefüllt sein. Weil das Gas in dem Leerraum 802 eine niedrige dielektrische Konstante aufweist, kann der Leerraum 802 die Isolierung zwischen dem ersten Bitleitungsstapel 106a und dem zweiten Bitleitungsstapel 106b erhöhen.
  • 9 illustriert einige weitere Ausführungsformen einer integrierten Schaltung 900, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • Die integrierte Schaltung 900 umfasst eine Dielektrikumstruktur 902, die über einem Substrat 102 angeordnet ist. Die Dielektrikumstruktur 902 umfasst mehrere gestapelte Zwischenebenendielektrikumschichten (ILD-Schichten) 202. In einigen Ausführungsformen können die mehreren gestapelten ILD-Schichten 202 vertikal durch Ätzstoppschichten 203 getrennt sein. In einigen Ausführungsformen können die mehreren gestapelten ILD-Schichten 202 eines oder mehrere aus Siliziumdioxid, SiCOH, einem Fluorosilikatglas, einem Phosphatglas (z. B. Borphosphatsilikatglas usw.) oder dergleichen umfassen. In einigen Ausführungsformen können die Ätzstoppschichten 203 ein Nitrid (z. B. Siliziumnitrid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen.
  • Mehrere Transistorvorrichtungen 904 sind innerhalb des Substrats 102 angeordnet. Die mehreren Transistorvorrichtungen 904 können lateral durch Isolierungsstrukturen 906 getrennt sein, die in dem Substrat 102 angeordnet sind. In einigen Ausführungsformen können die mehreren Transistorvorrichtungen 904 MOSFET-Vorrichtungen umfassen. In anderen Ausführungsformen können die mehreren Transistorvorrichtungen 904 einen bipolaren Verbindungstransistor (BJT), einen Hochelektronenmobilitätstransistor (HEMT) oder dergleichen umfassen. In einigen Ausführungsformen können die Isolierungsstrukturen 906 ein oder mehrere Dielektrika umfassen, die innerhalb von Trenches in dem Substrat 102 angeordnet sind.
  • Mehrere Zwischenverbindungsschichten 908 bis 912 sind innerhalb der Dielektrikumstruktur 902 angeordnet. Die mehreren Zwischenverbindungsschichten 908 bis 912 sind elektrisch mit den mehreren Transistorvorrichtungen 904 gekoppelt. In einigen Ausführungsformen kann die Mehrzahl Zwischenverbindungsschichten 908 bis 912 leitfähige Kontakte 908, Zwischenverbindungsdrähte 910 und Zwischenverbindungsdurchkontaktierungen 912 umfassen.
  • Eine eingebettete Speicherregion 914 ist ebenfalls innerhalb der Dielektrikumstruktur 902 angeordnet. Die eingebettete Speicherregion 914 umfasst mehrere Bitleitungsstapel 106. Eine Wortleitung 114 erstreckt sich über den mehreren Bitleitungsstapeln 106. In einigen Ausführungsformen kann eine Maskierungsschicht über der Wortleitung 114 angeordnet sein. In einigen Ausführungsformen können die mehreren Bitleitungsstapel 106 einen vertikalen Abstand von (z. B. über und/oder unter) und lateral angrenzend an eine oder mehrere der mehreren Zwischenverbindungsschichten 908 bis 912 aufweisen.
  • In einigen Ausführungsformen können die mehreren Bitleitungsstapel 106 einen lateralen Abstand von einer oder mehreren der mehreren Zwischenverbindungsschichten 908 bis 912 aufweisen. In einigen Ausführungsformen können die mehreren Bitleitungsstapel 106 jeweils abgewinkelte Seitenwände aufweisen, die eine Breite eines Bitleitungsstapels sinken lassen, wenn eine Distanz von dem Substrat 102 zunimmt. In einigen solchen Ausführungsformen können eine oder mehrere der mehreren Zwischenverbindungsschichten 908 bis 912 mit lateralem Abstand abgewinkelte Seitenwände aufweisen, die eine Breite der Zwischenverbindungsschicht ansteigen lassen, wenn eine Distanz von dem Substrat 102 zunimmt.
  • In einigen Ausführungsformen kann sich die eingebettete Speicherregion 914 bis direkt über einen oder mehreren der mehreren Transistorvorrichtungen 904 erstrecken. In einigen Ausführungsformen können die mehreren Transistorvorrichtungen 904 unter der eingebetteten Speicherregion 914 konfiguriert sein, als Unterstützungsschaltung (z. B. ein Bitleitungsdecoder, ein Wortleitungsdecoder, ein Sinnverstärker oder dergleichen) für die Speichervorrichtungen innerhalb der eingebetteten Speicherregion 914 zu dienen. In einigen Ausführungsformen können die mehreren Transistorvorrichtungen 904 unter der eingebetteten Speicherregion 914 konfiguriert sein, Logikoperationen auszuführen, die nicht mit Unterstützungsschaltungsanordnungen von Speichervorrichtungen in der eingebetteten Speicherregion 914 verbunden sind.
  • 10 bis 22B illustrieren einige Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung, die ein Speicherarray aufweist, das mehrere Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind. Wenn auch 10-22B mit Verweis auf ein Verfahren beschrieben sind, ist zu verstehen, dass die Strukturen, die in 10-22B offenbart sind, nicht auf ein solches Verfahren beschränkt sind, sondern getrennt von dem Verfahren als Strukturen eigenständig stehen können.
  • Wie in der Querschnittsansicht 1000 aus 10 gezeigt ist, wird eine Ätzstoppschicht 204 über einem Substrat 102 gebildet. In verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (z. B. Silizium, SiGe, SOI usw.) sein, wie etwa ein Halbleiterwafer und/oder einer oder mehrere Dies auf einem Wafer, sowie jede andere Art von Halbleiter- und/oder Epitaxieschichten, die damit assoziiert sind. In verschiedenen Ausführungsformen kann die Ätzstoppschicht 204 ein Oxid (z. B. siliziumreiches Oxid (SRO)), ein Nitrid (z. B. Siliziumnitrid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen. In einigen Ausführungsformen kann die Ätzstoppschicht 204 mittels eines Abscheidungsprozesses (z. B. physische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), PE-CVD, Atomlagenabscheidung (ALD) usw.) gebildet werden.
  • Wie in Querschnittsansicht 1100 aus 11 gezeigt ist, kann eine Bitleitungsstruktur 1102 über der Ätzstoppschicht 204 gebildet sein. Die Bitleitungsstruktur 1102 umfasst eine erste Bitleitungsschicht 1104, eine Dielektrikumschicht 1106, die über der ersten Bitleitungsschicht 1104 angeordnet ist, eine zweite Bitleitungsschicht 1108 über der Dielektrikumschicht 1106 und eine Maskierungsschicht 1110 über der zweiten Bitleitungsschicht 1108. In einigen Ausführungsformen können die erste Bitleitungsschicht 1104 und die zweite Bitleitungsschicht 1108 jeweils ein Metall umfassen, wie etwa Wolfram, Ruthenium, Kupfer, Aluminium oder dergleichen. In anderen Ausführungsformen können die erste Bitleitungsschicht 1104 und die zweite Bitleitungsschicht 1108 jeweils dotiertes Polysilizium umfassen. In einigen Ausführungsformen kann die Dielektrikumschicht 1106 ein Oxid (z. B. Siliziumdioxid), ein Nitrid (z. B. Siliziumnitrid) oder dergleichen umfassen. In einigen Ausführungsformen kann die Maskierungsschicht 1110 ein Nitrid (z. B. Siliziumnitrid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen. In verschiedenen Ausführungsformen kann die Bitleitungsstruktur 1102 durch mehrere Abscheidungsprozesse (z. B. PVD, CVD, PE-CVD, ALD usw.) gebildet werden.
  • Wie in der Querschnittsansicht 1200 aus 12 gezeigt ist, wird ein Dorn 1202 über der Bitleitungsstruktur 1102 gebildet. Der Dorn 1202 kann gebildet sein, vollständig eine obere Fläche der Maskierungsschicht 1110 abzudecken. In einigen Ausführungsformen kann der Dorn 1202 ein organisches Material umfassen. Beispielsweise kann der Dorn ein organisches Material oder Polymer umfassen, wie etwa ein Polyimide, ein Maleinsäureanhydridpolymer oder dergleichen. In einigen Ausführungsformen kann das organische Material oder Polymer Kohlenstoff umfassen. In anderen Ausführungsformen kann der Dorn 1202 Titanoxid, Zinnoxid oder dergleichen umfassen. In verschiedenen Ausführungsformen kann der Dorn 1202 mittels eines Spincoatingprozesses, eines Abscheidungsprozesses (z. B. PVD, CVD, PE-CVD, ALD usw.) oder dergleichen gebildet sein.
  • Wie in der Querschnittsansicht 1300 aus 13 ist der Dorn (1202 aus 12) strukturiert, um einen strukturierten Dorn 1302 über der Bitleitungsstruktur 1102 bereitzustellen. In einigen Ausführungsformen kann der Dorn (1202 aus 12) durch selektives Offenlegen des Dorns (1202 aus 12) gegen ein erstes Ätzmittel 1304 nach einer ersten Maskierungsschicht 1306 strukturiert sein. In einigen Ausführungsformen kann die erste Maskierungsschicht 1306 ein photosensitives Material (z. B. Photoresist) umfassen. In einigen Ausführungsformen kann das erste Ätzmittel 1304 ein Trockenätzmittel umfassen. Beispielsweise kann in einigen Ausführungsformen das erste Ätzmittel 1304 ein Sauerstoffplasmaätzmittel umfassen.
  • Wie in Querschnittsansicht 1400 aus 14 gezeigt ist, wird eine Abstandhalterschicht 1402 über dem strukturierten Dorn 1302 gebildet. In einigen Ausführungsformen kann die Abstandhalterschicht 1402 entlang sich horizontal erstreckender Flächen und/oder sich vertikal erstreckender Flächen des strukturierten Dorns 1302 und entlang sich horizontal erstreckender Flächen der Maskierungsschicht 1110 gebildet werden. In verschiedenen Ausführungsformen kann die Abstandhalterschicht 1402 Siliziumnitrid, Siliziumdioxid, Siliziumoxynitrid oder dergleichen umfassen. In einigen Ausführungsformen kann die Abstandhalterschicht 1402 mittels eines Abscheidungsprozesses (z. B. PVD, CVD, PE-CVD, ALD usw.) gebildet werden.
  • Wie in der Querschnittsansicht 1500 aus 15 gezeigt ist, wird die Abstandhalterschicht (1402 aus 14) geätzt, mehrere Abstandhalter 1502 an gegenüberliegenden Seiten des strukturierten Dorns 1302 zu bilden. In einigen Ausführungsformen ist eine Gesamtheit der Abstandhalterschicht (1402 aus 14) einem zweiten Ätzmittel 1504 (z. B. einem Trockenätzmittel ausgesetzt). Das zweite Ätzmittel 1504 ätzt die Abstandhalterschicht in einer im Wesentlichen einheitlichen Weise weg, sodass die Abstandhalterschicht von horizontalen Flächen entfernt wird und entlang vertikalen Flächen zurückbleibt. Das Entfernen der Abstandhalterschicht von horizontalen Flächen lässt die mehreren Abstandhalter 1502 entlang gegenüberliegender Seiten des strukturierten Dorns 1302 zurück.
  • Wie in der Querschnittsansicht 1600 aus 16 dargestellt, wird der strukturierte Dorn (1302 aus 15) entfernt. Das Entfernen des strukturierten Dorns (1302 aus 15) führt dazu, dass die mehreren Abstandhalter 1502 voneinander durch einen asymmetrischen Abstand getrennt sind. Beispielsweise können in einigen Ausführungsformen die mehreren Abstandhalter 1502 einen zweiten Abstandhalter 1502b umfassen, der eine erste Seite aufweist, die zu einem ersten Abstandhalter 1502a weist, und eine zweite Seite, die zu einem dritten Abstandhalter 1502c weist. Die erste Seite ist von dem ersten Abstandhalter 1502a durch eine erste Distanz 1602 getrennt und die zweite Seite ist von dem dritten Abstandhalter 1502c durch eine zweite Distanz 1604 getrennt, die größer als die erste Distanz 1602 ist. In verschiedenen Ausführungsformen kann der strukturierte Dorn (1302 aus 15) durch Offenlegen des strukturierten Dorns gegen ein drittes Ätzmittel 1606 entfernt werden. In einigen Ausführungsformen kann das dritte Ätzmittel 1606 ein Trockenätzmittel umfassen. Beispielsweise kann in einigen Ausführungsformen das dritte Ätzmittel 1606 ein Sauerstoffplasmaätzmittel umfassen.
  • Wie in der Querschnittsansicht 1700 aus 17 gezeigt ist, ist die Bitleitungsstruktur (1102 aus 16) selektiv den mehreren Abstandhaltern 1502 entsprechend strukturiert, um mehrere Bitleitungsstapel 106a bis 106d zu definieren. Die mehreren Bitleitungsstapel 106a bis 106d umfassen jeweils mehrere Bitleitungen 104a bis 104b aufeinander. Beispielsweise kann ein erster Bitleitungsstapel 106a eine erste Bitleitung 104a umfassen, die von einer zweiten Bitleitung 104b mittels eines Dielektrikums 108 getrennt ist. Die mehreren Bitleitungsstapel 106a bis 106d sind in einer asymmetrischen Architektur angeordnet, sodass gegenüberliegende Seiten jeweiliger der mehreren Bitleitungsstapel 106a bis 106d von angrenzenden Bitleitungsstapeln durch unterschiedliche Distanzen getrennt sind. Beispielsweise weist der zweite Bitleitungsstapel 106b eine erste Seite auf, die von einem ersten Bitleitungsstapel 106a um eine erste Distanz 120 getrennt ist, und eine zweite Seite, die von einem dritten Bitleitungsstapel 106c um eine zweite Distanz 122 getrennt ist, die größer als die erste Distanz 120 ist. In verschiedenen Ausführungsformen kann die Bitleitungsstruktur (1102 aus 16) durch Offenlegen der Bitleitungsstruktur gegen ein viertes Ätzmittel 1702 selektiv strukturiert sein. In einigen Ausführungsformen kann das vierte Ätzmittel 1702 ein Trockenätzmittel (z. B. umfassen, das eine fluorbasierte chemische Zusammensetzung aufweist, eine chlorbasierte chemische Zusammensetzung aufweist oder dergleichen).
  • Wie in der Querschnittsansicht 1800 aus 18 dargestellt, werden die Abstandhalter (1502 aus 17) entfernt. In verschiedenen Ausführungsformen können die Abstandhalter 1502 mittels eines fünften Ätzmittels 1802 entfernt werden. In einigen Ausführungsformen kann das fünfte Ätzmittel 1802 ein Nassätzmittel oder ein Trockenätzmittel umfassen.
  • Wie in der Querschnittsansicht 1900 aus 19 gezeigt ist, wird eine Datenspeicherstruktur 110 über den mehreren Bitleitungsstapeln 106a bis 106d gebildet. In einigen Ausführungsformen kann die Datenspeicherstruktur 110 entlang sich horizontal erstreckender Flächen und sich vertikal erstreckender Flächen der mehreren Bitleitungsstapel 106a bis 106d gebildet werden. In einigen Ausführungsformen kann auch die Datenspeicherstruktur 110 entlang sich horizontal erstreckender Flächen der Ätzstoppschicht 204 gebildet werden. In einigen solchen Ausführungsformen kann die Datenspeicherstruktur 110 gebildet werden, sich fortlaufend über die mehreren Bitleitungsstapel 106a bis 106d zu erstrecken. In verschiedenen Ausführungsformen kann die Datenspeicherstruktur 110 ein Dielektrikum mit hohem k-Wert umfassen, wie etwa Hafniumdioxid (HfO2), Zirconiumdioxid (ZrO2), Aluminiumoxid (Al2O3), Tantalpentoxid (Ta2O5), Hafniumaluminiumoxid (HfAlO), Hafniumzirconiumoxide (HfZrO) oder dergleichen umfassen. In einigen Ausführungsformen kann die Datenspeicherstruktur 110 mittels eines oder mehrerer Abscheidungsprozesse (z. B. PVD, CVD, PE-CVD, ALD usw.) gebildet werden.
  • Wie in der Querschnittsansicht 2000 aus 20 gezeigt ist, wird ein Selektor 112 über der Datenspeicherstruktur 110 gebildet. In einigen Ausführungsformen kann der Selektor 112 entlang sich horizontal erstreckender Flächen und/oder sich vertikal erstreckender Flächen der Datenspeicherstruktur 110 gebildet werden. In einigen Ausführungsformen kann der Selektor 112 einen ovonischen Grenzschalter (OTS) umfassen. In einigen solchen Ausführungsformen kann der Selektor 112 durch Abscheiden eines binären Materials (z. B. SiTe, GeTe, CTe, BTe, SiAS oder dergleichen), eines ternären Materials (z. B. GeSeAs, GeSeSb, GeSbTe, GeSiA oder dergleichen) oder eines quaternären Materials (z. B. GeSeAsTe, GeSeTeSi, GeSeTeAs oder dergleichen) über der Datenspeicherstruktur 110 unter Verwendung mehrerer Abscheidungsprozesse (z. B. CVD, PVE, PE-CVD usw.) gebildet werden. In anderen Ausführungsformen kann der Selektor 112 eine spannungsleitfähige Brücke (VCB) umfassen, die durch Abscheidung von Schichten (z. B. Ag/HfO2, Cu/HfO2 oder dergleichen) über der Datenspeicherstruktur 110 unter Verwendung mehrerer Abscheidungsprozesse (z. B. CVD, PVE, PE-CVD usw.) gebildet wird. In noch anderen Ausführungsformen kann der Selektor 112 einen auf dotiertem Chalkogenid basierenden Selektor, einen auf dem Motteffekt basierenden Selektor, einen auf gemischter ionenelektronischer Leitfähigkeit (MIEC) basierten Selektor, einen Field-Assisted-Superliner-Threshold-Selektor (FAST-Selektor) oder dergleichen umfassen.
  • Wie in Querschnittsansicht 2100 aus 21A und Querschnittsansicht 2102 aus 21B gezeigt ist, sind mehrere Wortleitungen 114a bis 114c über den mehreren Bitleitungsstapeln 106a bis 106d gebildet. In einigen Ausführungsformen können die mehreren Wortleitungen 114a bis 114c durch Abscheiden einer Wortleitungsschicht über dem Selektor 112 und nachfolgende Strukturierung der Wortleitungsschicht zum Definieren mehrerer Wortleitungen 114a bis 114c gebildet werden, die sich jeweils über die mehreren Bitleitungsstapel 106a bis 106d erstrecken. In einigen Ausführungsformen kann das Ätzen, das verwendet wird, um die Wortleitungsschicht zu strukturieren, auch den Selektor 112 und die Datenspeicherstruktur 110 strukturieren. In anderen Ausführungsformen ätzt das Ätzen, das verwendet wird, um die Wortleitungsschicht zu strukturieren, nicht durch den Selektor 112 und/oder die Datenspeicherstruktur 110.
  • Wie in Querschnittsansicht 2200 aus 22A und Querschnittsansicht 2202 aus 22B gezeigt, wird eine obere Zwischenebenendielektrikumschicht (ILD-Schicht) 202b über den mehreren Wortleitungen 114a bis 114c gebildet. In verschiedenen Ausführungsformen kann die obere ILD-Schicht 202b mittels eines Abscheidungsprozesses (z. B. PVD, CVD, PE-CVD oder dergleichen) gebildet sein.
  • 23 illustriert ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 2300 zum Bilden einer integrierten Schaltung, die ein Speicherarray aufweist, das Bitleitungsstapel umfasst, die in einem asymmetrischen Abstand angeordnet sind.
  • Während das Verfahren 2300 nachfolgend als eine Reihe von Handlungen oder Ereignissen beschrieben ist, ist zu verstehen, dass die illustrierte Anordnung solcher Handlungen oder Ereignisse nicht einschränkend ausgelegt werden soll. Beispielsweise können einige Handlungen in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Abhandlungen oder Ereignissen auftreten, die sich von denen unterscheiden, die hierin illustriert und/oder beschrieben sind. Weiterhin sind möglicherweise nicht alle illustrierten Handlungen erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung hierin umzusetzen. Ferner können eine oder mehrere der hierin dargestellten Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen ausgeführt werden.
  • In 2302 wird eine Ätzstoppschicht über einem Substrat gebildet. 10 illustriert eine Querschnittsansicht 1000 einiger Ausführungsformen, die Handlung 2302 entsprechen.
  • In 2304 wird eine Bitleitungsstruktur über der Ätzstoppschicht gebildet. In einigen Ausführungsformen kann die Bitleitungsstruktur mehrere Bitleitungsschichten umfassen, die voneinander durch Dielektrikumschichten getrennt sind. 11 illustriert eine Querschnittsansicht 1100 einiger Ausführungsformen, die der Handlung 2304 entsprechen.
  • In 2306 wird ein Dorn über der Bitleitungsstruktur gebildet. 12 illustriert eine Querschnittsansicht 1200 einiger Ausführungsformen, die Handlung 2306 entsprechen.
  • In 2308 wird der Dorn strukturiert, um einen strukturierten Dorn zu definieren. 13 illustriert eine Querschnittsansicht 1300 einiger Ausführungsformen, die Handlung 2308 entsprechen.
  • In 2310 wird eine Abstandhalterschicht über dem strukturierten Dorn gebildet. 14 illustriert eine Querschnittsansicht 1400 einiger Ausführungsformen, die Handlung 2310 entsprechen.
  • In 2312 wird die Abstandhalterschicht geätzt, um Abstandhalter über der Bitleitungsstruktur zu definieren. 15 illustriert eine Querschnittsansicht 1500 einiger Ausführungsformen, die Handlung 2312 entsprechen.
  • In 2314 wird der strukturierte Dorn entfernt. 16 illustriert eine Querschnittsansicht 1600 einiger Ausführungsformen, die Handlung 2314 entsprechen.
  • In 2316 wird die Bitleitungsstruktur den Abstandhaltern entsprechend strukturiert, um mehrere Bitleitungsstapel zu definieren, die asymmetrisch angeordnet sind. In einigen Ausführungsformen weisen die mehreren Bitleitungsstapel jeweils zwei oder mehr Bitleitungen auf, die aufeinander gestapelt sind. 17 illustriert eine Querschnittsansicht 1700 einiger Ausführungsformen, die Handlung 2316 entsprechen.
  • In 2318 werden die Abstandhalter entfernt. 18 illustriert eine Querschnittsansicht 1800 einiger Ausführungsformen, die Handlung 2318 entsprechen.
  • In 2320 wird eine Datenspeicherstruktur über dem Bitleitungsstapel gebildet. 19 illustriert eine Querschnittsansicht 1900 einiger Ausführungsformen, die Handlung 2320 entsprechen.
  • In 2322 wird ein Selektor über der Datenspeicherstruktur gebildet. 20 illustriert eine Querschnittsansicht 2000 einiger Ausführungsformen, die Handlung 2322 entsprechen.
  • In 2324 wird eine Wortleitungsschicht über dem Selektor gebildet. 21A bis 21B illustrieren Querschnittsansichten 2100 und 2102 einiger Ausführungsformen, die Handlung 2324 entsprechen.
  • In 2326 wird die Wortleitungsschicht strukturiert, um mehrere Wortleitungen zu definieren, die sich über die mehreren Bitleitungsstapel erstrecken. 21A bis 21B illustrieren Querschnittsansichten 2100 und 2102 einiger Ausführungsformen, die Handlung 2326 entsprechen.
  • In 2328 wird eine Zwischenebenendielektrikumschicht (ILD-Schicht) über den mehreren Wortleitungen gebildet. 22A bis 22B illustrieren Querschnittsansichten 2200 und 2202 einiger Ausführungsformen, die Handlung 2328 entsprechen.
  • Dementsprechend bezieht sich diese Offenbarung in einigen Ausführungsformen auf eine integrierte Schaltung, die ein Speicherarray umfasst, das mehrere Bitleitungsstapel aufweist, die in einem asymmetrischen Abstand angeordnet sind (z. B. mehrere Bitleitungsstapel, die gegenüberliegende Seiten aufweisen, die von angrenzenden Bitleitungsstapeln durch verschiedene Abstände getrennt sind). Durch Aufweisen der mehreren Bitleitungsstapel, die in einem asymmetrischen Abstand angeordnet sind, können Variationen zwischen RRAM-Vorrichtungen, die mit dem Bitleitungsstapel assoziiert sind, verringert werden.
  • In einigen Ausführungsformen bezieht sich diese Offenbarung auf eine integrierte Schaltung. Die integrierte Schaltung umfasst mehrere Bitleitungsstapel, die über einem Substrat angeordnet sind und jeweils mehrere Bitleitungen, die aufeinander gestapelt sind, umfassen; eine Datenspeicherstruktur befindet sich über den mehreren Bitleitungsstapeln; ein Selektor befindet sich über der Datenspeicherstruktur; eine Wortleitung befindet sich über dem Selektor, wobei der Selektor konfiguriert ist, selektiv das Durchfließen von Strom zwischen den mehreren Bitleitungen und der Wortleitung zu erlauben; die mehreren Bitleitungsstapel umfassen einen ersten Bitleitungsstapel, einen zweiten Bitleitungsstapel und einen dritten Bitleitungsstapel, der erste Bitleitungsstapel und der dritte Bitleitungsstapel sind die nächsten Bitleitungsstapel an gegenüberliegenden Seiten des zweiten Bitleitungsstapels; und der zweite Bitleitungsstapel ist von dem ersten Bitleitungsstapel durch eine erste Distanz getrennt und ferner von dem dritten Bitleitungsstapel durch eine zweite Distanz getrennt, die größer als die erste Distanz ist. In einigen Ausführungsformen erstreckt sich die Datenspeicherstruktur fortlaufend direkt über den ersten Bitleitungsstapel bis direkt über dem zweiten Bitleitungsstapel. In einigen Ausführungsformen erstreckt sich der Selektor fortlaufend direkt über den ersten Bitleitungsstapel bis direkt über dem zweiten Bitleitungsstapel. In einigen Ausführungsformen umfassen die mehreren Bitleitungsstapel jeweils eine erste Bitleitung, die vertikal von einer zweiten Bitleitung durch ein Dielektrikum getrennt ist, das eine obere Fläche der ersten Bitleitung abdeckt. In einigen Ausführungsformen ist das Dielektrikum vollständig über der oberen Fläche der ersten Bitleitung eingeschlossen und die zweite Bitleitung ist vollständig über einer oberen Fläche des Dielektrikums eingeschlossen. In einigen Ausführungsformen ist eine obere Fläche des Selektors vollständig über Oberseiten des ersten Bitleitungsstapels und des zweiten Bitleitungsstapels entlang einer gesamten Distanz zwischen dem ersten Bitleitungsstapel und dem zweiten Bitleitungstapel angeordnet. In einigen Ausführungsformen umfasst der Selektor eine oder mehrere Innenflächen, die einen Leerraum definieren, der direkt zwischen dem ersten Bitleitungsstapel und dem zweiten Bitleitungsstapel angeordnet ist. In einigen Ausführungsformen definiert die Datenspeicherstruktur mehrere resistive Direktzugriffspeichervorrichtungen (RRAM-Vorrichtungen), die jeweils konfiguriert sind, einen Datenzustand zu speichern. In einigen Ausführungsformen ist eine obere Fläche der Speicherstruktur vollständig über Oberseiten des ersten Bitleitungsstapels und des zweiten Bitleitungsstapels entlang einer gesamten Distanz zwischen dem ersten Bitleitungstapel und dem zweiten Bitleitungstapel angeordnet. In einigen Ausführungsformen umfasst die Speicherstruktur eine oder mehrere Innenflächen, die einen Leerraum definieren, der direkt zwischen dem ersten Bitleitungsstapel und dem zweiten Bitleitungsstapel angeordnet ist.
  • In anderen Ausführungsformen bezieht sich diese Offenbarung auf eine integrierte Schaltung. Die integrierte Schaltung umfasst einen ersten Bitleitungsstapel, der über einem Substrat angeordnet ist; einen zweiten Bitleitungsstapel, der über dem Substrat angeordnet ist, wobei der zweite Bitleitungsstapel eine erste Seite aufweist, die zu dem ersten Bitleitungsstapel weist und eine zweite Seite, die von dem ersten Bitleitungsstapel weg weist; eine Datenspeicherstruktur, die über und entlang von Seitenwänden des ersten Bitleitungsstapels und des zweiten Bitleitungsstapels angeordnet ist; einen Selektor, der über der Datenspeicherstruktur angeordnet ist; und eine Wortleitung, die über dem Selektor angeordnet ist und eine erste Seitenwand aufweist, die zu der ersten Seite des zweiten Bitleitungsstapels weist, und eine zweite Seitenwand, die zu der zweiten Seite des zweiten Bitleitungsstapels weist, wobei die erste Seitenwand die zu dem zweiten Bitleitungsstapel entlang der ersten Seite des zweiten Bitleitungsstapels nächste Seitenwand der Wortleitung ist und die zweite Seitenwand eine dem zweiten Bitleitungsstapel entlang der zweiten Seite des zweiten Bitleitungsstapels nächste Seitenwand der Wortleitung ist, und die erste Seitenwand von der ersten Seite durch eine erste Distanz getrennt ist, die größer als eine zweite Distanz zwischen der zweiten Seitenwand und der zweiten Seite ist. In einigen Ausführungsformen umfasst der erste Bitleitungsstapel eine erste Bitleitung, die von einer zweiten Bitleitung durch ein Dielektrikum getrennt ist. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner einen dritten Bitleitungsstapel, der über dem Substrat angeordnet ist, wobei der erste Bitleitungsstapel ein der ersten Seite des zweiten Bitleitungsstapels nächster Bitleitungsstapel ist und der dritte Bitleitungsstapel ein der zweiten Seite des zweiten Bitleitungsstapels nächster Bitleitungsstapel ist; und der zweite Bitleitungsstapel von dem ersten Bitleitungsstapel durch eine dritte Distanz getrennt ist und von dem dritten Bitleitungsstapel durch eine vierte Distanz getrennt ist, die größer als die dritte Distanz ist. In einigen Ausführungsformen liegt die vierte Distanz zwischen ca. 150% und 200% der dritten Distanz. In einigen Ausführungsformen weist der erste Bitleitungsstapel eine Breite auf, die weniger als die dritte Distanz beträgt. In einigen Ausführungsformen liegt die dritte Distanz zwischen ca. 200 % und ca. 400 % der Breite. In einigen Ausführungsformen ist die Datenspeicherstruktur konfiguriert, Daten entlang der ersten Seite des zweiten Bitleitungsstapels und nicht entlang der zweiten Seite des zweiten Bitleitungsstapels zu speichern.
  • In noch einer anderen Ausführungsformen bezieht sich diese Offenbarung auf ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren umfasst das Bilden einer Bitleitungsstruktur über einem Substrat, wobei die Bitleitungsstruktur eine erste Bitleitungsschicht aufweist; das Bilden eines strukturierten Dorns über der Bitleitungsstruktur; das Bilden eines oder mehrerer Abstandhalter entlang gegenüberliegender Seiten des strukturierten Dorns; das Entfernen des strukturierten Dorns nach dem Bilden des einen oder der mehreren Abstandhalter; das Strukturieren der Bitleitungsstruktur nach dem einen oder den mehreren Abstandhaltern nach dem Entfernen des strukturierten Dorns zum Definieren mehrerer Bitleitungsstapel; das Bilden einer Datenspeicherstruktur über den mehreren Bitleitungsstapeln; das Bilden eines Selektors über der Datenspeicherstruktur; und das Bilden einer Wortleitung über dem Selektor, wobei sich die Wortleitung über die mehreren Bitleitungsstapel erstreckt. In einigen Ausführungsformen umfassen die mehreren Bitleitungsstapel einen ersten Bitleitungsstapel, einen zweiten Bitleitungsstapel und einen dritten Bitleitungsstapel, wobei der erste Bitleitungsstapel ein einer ersten Seite des zweiten Bitleitungsstapels nächster Bitleitungsstapel ist und der dritte Bitleitungsstapel ein einer zweiten Seite des zweiten Bitleitungsstapels nächster Bitleitungsstapel ist; und der zweite Bitleitungsstapel von dem ersten Bitleitungsstapel durch eine erste Distanz getrennt ist und von dem dritten Bitleitungsstapel durch eine zweite Distanz getrennt ist, die größer als die erste Distanz ist. In einigen Ausführungsformen umfassen die mehreren Bitleitungsstapel ferner ein Dielektrikum, das über einer oberen Fläche der ersten Bitleitungsschicht angeordnet ist; und eine zweite Bitleitungsschicht, die über einer oberen Fläche des Dielektrikums angeordnet ist.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.

Claims (20)

  1. Integrierte Schaltung, umfassend: mehrere Bitleitungsstapel, die über einem Substrat angeordnet sind und jeweils mehrere Bitleitungen, die aufeinander gestapelt sind, umfassen; eine Datenspeicherstruktur über den mehreren Bitleitungsstapeln; einen Selektor über der Datenspeicherstruktur; eine Wortleitung über dem Selektor, wobei der Selektor konfiguriert ist, selektiv das Durchfließen von Strom zwischen den mehreren Bitleitungen und der Wortleitung zu erlauben; wobei die mehreren Bitleitungsstapel einen ersten Bitleitungsstapel, einen zweiten Bitleitungsstapel und einen dritten Bitleitungsstapel umfassen, und der erste Bitleitungsstapel und der dritte Bitleitungsstapel die nächsten Bitleitungsstapel an gegenüberliegenden Seiten des zweiten Bitleitungsstapels sind; und wobei der zweite Bitleitungsstapel von dem ersten Bitleitungsstapel durch eine erste Distanz und ferner von dem dritten Bitleitungsstapel durch eine zweite Distanz getrennt ist, die größer als die erste Distanz ist.
  2. Integrierte Schaltung aus Anspruch 1, wobei sich die Datenspeicherstruktur fortlaufend direkt über den ersten Bitleitungsstapel bis direkt über dem zweiten Bitleitungsstapel erstreckt.
  3. Integrierte Schaltung aus Anspruch 1 oder 2, wobei sich der Selektor fortlaufend direkt über den ersten Bitleitungsstapel bis direkt über dem zweiten Bitleitungsstapel erstreckt.
  4. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die mehreren Bitleitungsstapel jeweils eine erste Bitleitung umfassen, die vertikal von einer zweiten Bitleitung durch ein Dielektrikum getrennt ist, das eine obere Fläche der ersten Bitleitung abdeckt.
  5. Integrierte Schaltung aus Anspruch 4, wobei das Dielektrikum vollständig über der oberen Fläche der ersten Bitleitung eingeschlossen ist und die zweite Bitleitung vollständig über einer oberen Fläche des Dielektrikums eingeschlossen ist.
  6. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei eine obere Fläche des Selektors vollständig über Oberseiten des ersten Bitleitungsstapels und des zweiten Bitleitungsstapels entlang einer gesamten Distanz zwischen dem ersten Bitleitungstapel und dem zweiten Bitleitungstapel angeordnet ist.
  7. Integrierte Schaltung aus Anspruch 6, wobei der Selektor eine oder mehrere Innenflächen umfasst, die einen Leerraum definieren, der direkt zwischen dem ersten Bitleitungsstapel und dem zweiten Bitleitungsstapel angeordnet ist.
  8. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die Datenspeicherstruktur mehrere resistive Direktzugriffspeichervorrichtungen (RRAM-Vorrichtungen) definiert, die jeweils konfiguriert sind, einen Datenzustand zu speichern.
  9. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei eine obere Fläche der Datenspeicherstruktur vollständig über Oberseiten des ersten Bitleitungsstapels und des zweiten Bitleitungsstapels entlang einer gesamten Distanz zwischen dem ersten Bitleitungstapel und dem zweiten Bitleitungstapel angeordnet ist.
  10. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die Datenspeicherstruktur eine oder mehrere Innenflächen umfasst, die einen Leerraum definieren, der direkt zwischen dem ersten Bitleitungsstapel und dem zweiten Bitleitungsstapel angeordnet ist.
  11. Integrierte Schaltung, umfassend: einen ersten Bitleitungsstapel, der über einem Substrat angeordnet ist; einen zweiten Bitleitungsstapel, der über dem Substrat angeordnet ist, wobei der zweite Bitleitungsstapel eine erste Seite aufweist, die zu dem ersten Bitleitungsstapel weist und eine zweite Seite, die von dem ersten Bitleitungsstapel weg weist; eine Datenspeicherstruktur, die über und entlang von Seitenwänden des ersten Bitleitungsstapels und des zweiten Bitleitungsstapels angeordnet ist; einen Selektor, der über der Datenspeicherstruktur angeordnet ist; und eine Wortleitung, die über dem Selektor angeordnet ist und eine erste Seitenwand aufweist, die zu der ersten Seite des zweiten Bitleitungsstapels weist, und eine zweite Seitenwand, die zu der zweiten Seite des zweiten Bitleitungsstapels weist, wobei die erste Seitenwand die zu dem zweiten Bitleitungsstapel entlang der ersten Seite des zweiten Bitleitungsstapels nächste Seitenwand der Wortleitung ist und die zweite Seitenwand eine dem zweiten Bitleitungsstapel entlang der zweiten Seite des zweiten Bitleitungsstapels nächste Seitenwand der Wortleitung ist, und die erste Seitenwand von der ersten Seite durch eine erste Distanz getrennt ist, die größer als eine zweite Distanz zwischen der zweiten Seitenwand und der zweiten Seite ist.
  12. Integrierte Schaltung aus Anspruch 11, wobei der erste Bitleitungsstapel eine erste Bitleitung umfasst, die von einer zweiten Bitleitung durch ein Dielektrikum getrennt ist.
  13. Integrierte Schaltung aus Anspruch 11 oder 12, ferner umfassend: einen dritten Bitleitungsstapel, der über dem Substrat angeordnet ist, wobei der erste Bitleitungsstapel ein Bitleitungsstapel ist, der der ersten Seite des zweiten Bitleitungsstapels am nächsten ist, und der dritte Bitleitungsstapel ein Bitleitungsstapel ist, der der zweiten Seite des zweiten Bitleitungsstapels am nächsten ist; und wobei der zweite Bitleitungsstapel von dem ersten Bitleitungsstapel durch eine dritte Distanz und von dem dritten Bitleitungsstapel durch eine vierte Distanz getrennt ist, die größer als die dritte Distanz ist.
  14. Integrierte Schaltung aus Anspruch 13, wobei die vierte Distanz zwischen ca. 150% und 200% der dritten Distanz liegt.
  15. Integrierte Schaltung aus Anspruch 13 oder 14, wobei der erste Bitleitungsstapel eine Breite aufweist, die weniger als die dritte Distanz beträgt.
  16. Integrierte Schaltung aus Anspruch 15, wobei die dritte Distanz zwischen ca. 200 % und ca. 400 % der Breite liegt.
  17. Integrierte Schaltung eines der vorhergehenden Ansprüche 11 bis 16, wobei die Datenspeicherstruktur konfiguriert ist, Daten entlang der ersten Seite des zweiten Bitleitungsstapels und nicht entlang der zweiten Seite des zweiten Bitleitungsstapels zu speichern.
  18. Verfahren zum Bilden einer integrierten Schaltung, umfassend: Bilden einer Bitleitungsstruktur über einem Substrat, wobei die Bitleitungsstruktur eine erste Bitleitungsschicht umfasst; Bilden eines strukturierten Dorns über der Bitleitungsstruktur; Bilden eines oder mehrerer Abstandhalter entlang gegenüberliegender Seiten des strukturierten Dorns; Entfernen des strukturierten Dorns nach dem Bilden des einen oder der mehreren Abstandhalter; Strukturieren der Bitleitungsstruktur nach dem einen oder den mehreren Abstandhalter nach dem Entfernen des strukturierten Dorns zum Definieren mehrerer Bitleitungsstapel; Bilden einer Datenspeicherstruktur über den mehreren Bitleitungsstapeln; Bilden eines Selektors über der Datenspeicherstruktur; und Bilden einer Wortleitung über dem Selektor, wobei sich die Wortleitung über den mehreren Bitleitungsstapeln erstreckt.
  19. Verfahren aus Anspruch 18, wobei die mehreren Bitleitungsstapel einen ersten Bitleitungsstapel, einen zweiten Bitleitungsstapel und einen dritten Bitleitungsstapel umfassen, der erste Bitleitungstapel ein Bitleitungsstapel ist, der einer ersten Seite des zweiten Bitleitungsstapels am nächsten ist und der dritte Bitleitungsstapel ein Bitleitungsstapel ist, der einer zweiten Seite des zweiten Bitleitungsstapels am nächsten ist; und wobei der zweite Bitleitungsstapel von dem ersten Bitleitungsstapel durch eine erste Distanz und von dem dritten Bitleitungsstapel durch eine zweite Distanz getrennt ist, die größer als die erste Distanz ist.
  20. Verfahren aus Anspruch 18 oder 19, wobei die mehreren Bitleitungsstapel ferner umfassen: ein Dielektrikum, das über einer oberen Fläche der ersten Bitleitungsschicht angeordnet ist; und eine zweite Bitleitungsschicht, die über einer oberen Fläche des Dielektrikums angeordnet ist.
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