DE102020130395A1 - Angesteuerte ferroelektrische speicherzellen für speicherzellen-array und deren herstellungsverfahren - Google Patents

Angesteuerte ferroelektrische speicherzellen für speicherzellen-array und deren herstellungsverfahren Download PDF

Info

Publication number
DE102020130395A1
DE102020130395A1 DE102020130395.5A DE102020130395A DE102020130395A1 DE 102020130395 A1 DE102020130395 A1 DE 102020130395A1 DE 102020130395 A DE102020130395 A DE 102020130395A DE 102020130395 A1 DE102020130395 A1 DE 102020130395A1
Authority
DE
Germany
Prior art keywords
ferroelectric
pillar
dielectric
dielectric layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020130395.5A
Other languages
English (en)
Inventor
Bo-Feng YOUNG
Sai-Hooi Yeong
Han-Jong Chia
Sheng-Chen Wang
Yu-Ming Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020130395A1 publication Critical patent/DE102020130395A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Abstract

Eine angesteuerte ferroelektrische Speicherzelle umfasst eine dielektrische Materialschicht, die über einem Substrat angeordnet ist, eine metallische untere Elektrode, eine ferroelektrische Dielektrikumschicht, die eine Oberseite der untere Elektrode kontaktiert, einen Pfeiler-Halbleiterkanal, der über der ferroelektrischen Dielektrikumschicht liegt und durch die ferroelektrische Dielektrikumschicht kapazitiv mit der metallischen unteren Elektrode gekoppelt ist, eine Gate-Dielektrikumschicht, die einen horizontalen Gate-Dielektrikum-Abschnitt, der über der ferroelektrischen Dielektrikumschicht liegt, und einen röhrenförmigen Gate-Dielektrikum-Abschnitt, der die Pfeiler-Halbleiterkanäle seitlich umgibt, aufweist, einen Gate-Elektrodenstreifen, der über dem horizontalen Gate-Dielektrikum-Abschnitt liegt und den röhrenförmigen Gate-Dielektrikum-Abschnitt seitlich umgibt, und eine metallische obere Elektrode, die eine Oberseite des Pfeiler-Halbleiterkanals kontaktiert.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/042,025 mit dem Titel „Semiconductor Structure and Method of Forming the Same“, eingereicht am 22. Juni 2000, deren gesamter Inhalt hiermit durch Bezugnahme für alle Zwecke hierin aufgenommen wird.
  • HINTERGRUND
  • Ein ferroelektrisches Material bezieht sich auf ein Material, das eine elektrische Polarisation in Abwesenheit eines externen elektrischen Feldes beibehalten kann. Die elektrische Polarisation in einem ferroelektrischen Material hat einen Hysterese-Effekt, der die Codierung eines Datenbits als eine Polarisationsrichtung innerhalb des ferroelektrischen Materials ermöglicht. In einer ferroelektrischen Tunnelübergangsvorrichtung bewirkt eine Änderung der Polarisationsrichtung eine Änderung des Tunnelwiderstands, der zur Messung der Richtung der elektrischen Polarisation und zur Extraktion des Werts des Datenbits verwendet werden kann, das in dem ferroelektrischen Tunnelübergang gespeichert ist.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Zeichnungen gelesen wird. Es ist anzumerken, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine vertikale Querschnittsansicht einer beispielhaften Struktur nach der Bildung von CMOS-Transistoren (komplementären Metall-Oxid-Halbleiter-Transistoren), metallischen Interconnect-Strukturen, die in dielektrische Materialschichten eingebettet sind, und einer dielektrischen Materialschicht auf Verbindungs-Durchkontaktierungs-Ebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während der Bildung des Arrays aus Fin-Back-Gate-Feldeffekttransistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung von Metall-Interconnect-Strukturen der oberen Ebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A ist eine horizontale Querschnittsansicht der beispielhaften Struktur nach dem Ätzen und Strukturieren erster Metallleitungsgräben in der ersten dielektrischen Materialschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene B - B' von 2A.
    • 2C ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene A - A' von 2A.
    • 3A ist eine horizontale Querschnittsansicht der beispielhaften Struktur nach dem Abscheiden und Planarisieren eines leitfähigen Metallmaterials in dem ersten Metallleitungsgraben zum Bilden erster Metallleitungen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene B - B' von 3A.
    • 3C ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene A - A' von 3A.
    • 4A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht und einer Halbleiterkanalmaterialschicht, über den ersten Metallleitungen und dem Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht und einer Halbleiterkanalmaterialschicht, über den ersten Metallleitungen und dem Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Gate-Dielektrikumschicht über den gebildeten Pfeiler-Halbleiterkanälen der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer Gate-Dielektrikumschicht über den gebildeten Pfeiler-Halbleiterkanälen der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer leitfähigen Metallmaterialschicht über den gebildeten Pfeiler-Halbleiterkanälen und der Gate-Dielektrikumschicht der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer leitfähigen Metallmaterialschicht über den gebildeten Pfeiler-Halbleiterkanälen und der Gate-Dielektrikumschicht der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Strukturieren der leitfähigen Metallmaterialschicht zum Bilden von Wortleitungen und Gate-Elektroden der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Strukturieren der leitfähigen Metallmaterialschicht zum Bilden von Wortleitungen und Gate-Elektroden der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer ersten dielektrischen Materialschicht über dem feldgesteuerten vertikalen Stromschalter gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer ersten dielektrischen Materialschicht über dem feldgesteuerten vertikalen Stromschalter gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Planarisieren der leitfähigen Metallmaterialschicht, der Gate-Dielektrikumschicht und der Pfeiler-Halbleiterkanäle der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Planarisieren der leitfähigen Metallmaterialschicht, der Gate-Dielektrikumschicht und der Pfeiler-Halbleiterkanäle der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach einem selektiven Ätzprozess zum vertikalen Aussparen eines oberen ringförmigen Abschnitts des Gate-Elektrodenstreifens des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd1 (das heißt, der Ebene A-A') nach einem selektiven Ätzprozess zum vertikalen Aussparen eines oberen ringförmigen Abschnitts des Gate-Elektrodenstreifens des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd1 (das heißt, der Ebene A-A') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13A ist eine vertikale Querschnittsansicht einer zweiten alternativen Ausführungsform-Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht, einer oberen Metallelektrodenschicht und einer Halbleiterkanalmaterialschicht, über den ersten Metallleitungen und dem Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13B ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht, einer oberen Metallelektrodenschicht und einer Halbleiterkanalmaterialschicht, über den ersten Metallleitungen und dem Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14A ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14B ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15A ist eine vertikale Querschnittsansicht der Struktur der zweiten alternativen Ausführungsform entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15B ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer zweiten horizontalen Richtung hd1 (das heißt, der Ebene A-A') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16A ist eine perspektivische Teilansicht der beispielhaften Halbleiterspeichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 16B ist eine schematische Draufsicht der beispielhaften Halbleiterspeichervorrichtung von 16A.
    • 16C ist eine perspektivische Teilquerschnittsansicht der beispielhaften Halbleiterspeichervorrichtung von 16A entlang der Speicherstrukturen der Halbleiterspeichervorrichtung.
    • 16D ist eine vergrößerte Querschnittsansicht eines Abschnitts P von 16C.
    • 17A ist eine vertikale perspektivische Teilquerschnittsansicht einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung.
    • 17B ist eine vergrößerte Querschnittsansicht eines Abschnitts P von 17A.
    • 18 ist eine perspektivische Teilquerschnittsansicht einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 19 ist ein Flussdiagramm mit den Schritten zum Bilden einer Halbleiterspeichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Sofern nicht ausdrücklich anders angegeben, wird davon ausgegangen, dass jedes Element mit der gleichen Bezugszahl die gleiche Materialzusammensetzung und eine Dicke innerhalb eines selben Dickenbereichs aufweist.
  • Die vorliegende Offenbarung betrifft Halbleitervorrichtungen, und betrifft insbesondere einen vertikalen feldgesteuerten Stromwahlschalter, der in Verbindung mit einer Speicherzellenvorrichtung als eine Speicherzellenwählvorrichtung arbeiten kann. Verschiedene Ausführungsformen der vorliegenden Offenbarung können eine angesteuerte ferroelektrische Speichervorrichtung und Verfahren zu ihrer Herstellung betreffen.
  • Speichervorrichtungen weisen ein Gitter aus unabhängig funktionierenden Speicherzellen auf, die auf einem Substrat gebildet sind. Speichervorrichtungen können flüchtige Speicherzellen oder nicht-flüchtige (nonvolatile, NV) Speicherzellen umfassen. Aufkommende Speichertechnologien versuchen, mehr Daten zu geringeren Kosten zu speichern als die teuer herzustellenden Siliziumchips, die in der gängigen Unterhaltungselektronik verwendet werden. Solche aufkommenden Speichervorrichtungen könnten in naher Zukunft dafür verwendet werden, derzeitige Speichertechnologien wie zum Beispiel Flash-Speicher zu ersetzen. Obgleich die heutigen resistiven Direktzugriffsspeicher allgemein für ihre Zwecke ausreichend sind, sind sie vor dem Hintergrund einer fortschreitenden Verkleinerung der Vorrichtungen nicht mehr in jeder Hinsicht zufriedenstellend. Zu den aufkommenden nicht-flüchtigen Speichertechnologien zählen zum Beispiel resistiver Direktzugriffsspeicher (RRAM oder ReRAM), magnetoresistiver Direktzugriffsspeicher (MRAM), ferroelektrischer Direktzugriffsspeicher (FeRAM) und Phasenwechselspeicher (PCM).
  • RRAM ist eine Art von NV-RAM, der durch Änderung des Widerstands am einem dielektrischen Festkörpermaterial funktioniert, das oft als ein Memristor bezeichnet wird. MRAM ist eine Art von NV-RAM, der Daten in magnetischen Domänen speichert. Im Gegensatz zu herkömmlichen RAM-Chip-Technologien werden die Daten in MRAM nicht als elektrische Ladung oder Stromflüsse gespeichert, sondern durch magnetische Speicherelemente. Die Elemente werden aus zwei ferromagnetischen Platten gebildet, die jeweils eine Magnetisierung aufnehmen können und die durch eine dünne Isolierschicht getrennt sind. Eine der beiden Platten ist ein Permanentmagnet, der auf eine bestimmte Polarität eingestellt ist; die Magnetisierung der anderen Platte kann so verändert werden, dass sie mit der eines externen Feldes übereinstimmt, um den Speicher zu speichern. Wenn die Isolierschicht dünn genug ist (in der Regel ein paar Nanometer), so können Elektronen von einem Ferromagneten in den anderen tunneln. Diese Konfiguration wird als ein magnetischer Tunnelübergang (Magnetic Tunnel Junction, MTJ) bezeichnet und ist die einfachste Struktur für ein MRAM-Bit.
  • Ferroelektrischer RAM (FeRAM, F-RAM oder FRAM) ist ein Direktzugriffsspeicher, der ähnlich aufgebaut ist wie dynamischer RAM (DRAM), aber eine ferroelektrische Dielektrikumschicht anstelle einer Schicht aus dielektrischem Material verwendet, um Nichtflüchtigkeit zu erreichen. Phasenwechselspeicher (auch als PCM, PCME, PRAM, PCRAM, OUM (Ovonic Unified Memory) und C-RAM oder CRAM (Chalcogenide RAM) bekannt) ist eine Art von NV-RAM. PRAMs machen sich das einzigartige Verhalten von Chalkogenidglas zunutze. In der älteren Generation von PCM wurde die Wärme, die durch den Durchgang eines elektrischen Stroms durch ein Heizelement, das in der Regel aus Titannitrid (TiN) hergestellt war, erzeugt wurde, verwendet, um das Glas entweder schnell zu erhitzen und abzuschrecken, wodurch es amorph wird, oder um es für einige Zeit in seinem Kristallisationstemperaturbereich zu halten, wodurch es in einen kristallinen Zustand übergeht. PCM hat auch die Fähigkeit, eine Reihe eigenständiger Zwischenzustände zu erreichen, wodurch er die Fähigkeit bekommt, mehrere Bits in einer einzigen Zelle zu speichern. In jeder dieser Speichertechnologien kann ein Auswahltransistor erforderlich sein, um eine bestimmte Speicherzelle mit Energie zu beaufschlagen und auszuwählen, um einen Lese- oder Schreibvorgang durchzuführen.
  • In einigen Speichervorrichtungen können CMOS-Transistoren als der Auswahltransistor verwendet werden. Die Größenbeschränkung der CMOS-Transistortechnologie kann jedoch der begrenzende Faktor bei der Verbesserung der Größe und der Speicherzellendichte von Speichervorrichtungen sein. Die verschiedenen hier beschriebenen Ausführungsformen verbessern die Größe und die Speicherzellendichte durch Bilden angesteuerter ferroelektrischer Speichervorrichtungen im BEOL.
  • 1A ist eine vertikale Querschnittsansicht einer beispielhaften Struktur nach dem Bilden von komplementären Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), in dielektrische Materialschichten eingebetteten Metall-Interconnect-Strukturen, und einer dielektrischen Materialschicht auf Verbindungs-Durchkontaktierungs-Ebene vor dem Bilden eines Arrays von Speicherstrukturen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. In 1 ist eine beispielhafte Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. Die beispielhafte Struktur enthält komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren) und Metall-Interconnect-Strukturen, die in dielektrischen Materialschichten ausgebildet sind. Genauer gesagt, enthält die erste beispielhafte Struktur ein Substrat 8, das eine Halbleitermaterialschicht 10 enthält. Das Substrat 8 kann ein Volumenhalbleitersubstrat, wie zum Beispiel ein Siliziumsubstrat, umfassen, in dem sich die Halbleitermaterialschicht kontinuierlich von einer Oberseite des Substrats 8 zu einer Unterseite des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht, die die Halbleitermaterialschicht 10 als eine obere Halbleiterschicht umfasst, die über einer vergrabenen Isolatorschicht (wie zum Beispiel einer Siliziumoxidschicht) liegt. Flachgrabenisolationsstrukturen 12, die ein dielektrisches Material wie zum Beispiel Siliziumoxid enthalten, können in einem oberen Abschnitt des Substrats 8 gebildet werden. Geeignete dotierte Halbleitermulden, wie zum Beispiel p-Mulden und n-Mulden, können innerhalb jedes Bereichs gebildet werden, der seitlich von einem Abschnitt der Flachgrabenisolationsstrukturen 12 umschlossen sein kann. Feldeffekttransistoren können über der Oberseite des Substrats 8 gebildet werden. Zum Beispiel kann jeder Feldeffekttransistor aktive Source/Drain-Regionen 14, einen Halbleiterkanal 15, der einen Oberflächenabschnitt des Substrats 8 aufweist, der sich zwischen den aktiven Source/Drain-Regionen 14 erstreckt, und eine Gate-Struktur 20 aufweisen. Jede Gate-Struktur 20 kann ein Gate-Dielektrikum 22, einen Gate-Elektrodenstreifen 24, ein Gate-Kappendielektrikum 28 und einen dielektrischen Gate-Abstandshalter 26 enthalten. Eine aktive Source/Drain-Region 18 aus einer Metall-Halbleiter-Legierung kann auf jeder aktiven Source/Drain-Region 14 gebildet werden. Obgleich in den Zeichnungen planare Feldeffekttransistoren veranschaulicht sind, werden hier ausdrücklich Ausführungsformen in Betracht gezogen, bei denen die Feldeffekttransistoren zusätzlich oder alternativ Finnen-Feldeffekttransistoren (FinFET-Transistoren), Gate-All-Around-Feldeffekttransistoren (GAA-FET-Transistoren) oder jede sonstige Art von Feldeffekttransistoren (FETs) umfassen können.
  • Die beispielhafte Struktur kann eine Speicherarrayregion 50 aufweisen, in der anschließend ein Array aus Speicherelementen gebildet werden kann, und kann eine periphere Region 52 aufweisen, in der Logikvorrichtungen, die den Betrieb des Arrays von Speicherelementen unterstützen, gebildet werden können. In einer Ausführungsform können Vorrichtungen (wie zum Beispiel Feldeffekttransistoren) in der Speicherarrayregion 50 Zugangstransistoren für untere Elektroden aufweisen, die den Zugang zu unteren Elektroden der anschließend zu bildenden Speicherzellen ermöglichen. Zugangstransistoren für obere Elektroden, die den Zugang zu oberen Elektroden der anschließend zu bildenden Speicherzellen ermöglichen, können in diesem Verarbeitungsschritt in der peripheren Region 52 gebildet werden. Vorrichtungen (wie zum Beispiel Feldeffekttransistoren) in der peripheren Region 52 können Funktionen bereitstellen, die für den Betrieb des Arrays der anschließend zu bildenden Speicherzellen möglicherweise erforderlich sind. Genauer gesagt, können Vorrichtungen in der peripheren Region so konfiguriert sein, dass sie den Programmiervorgang, den Löschvorgang und den Abfühlvorgang (Lesevorgang) des Arrays von Speicherzellen steuern. Zum Beispiel können die Vorrichtungen in der peripheren Region eine Abfühlschaltung und/oder eine Vorspannschaltung für obere Elektroden enthalten. Die auf der Oberseite des Substrats 8 gebildeten Vorrichtungen können komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren)) und optional zusätzliche Halbleitervorrichtungen (wie zum Beispiel Widerstände, Dioden, Kondensatoren usw.) aufweisen und werden gemeinsam als CMOS-Schaltung 75 bezeichnet.
  • Anschließend können verschiedene Strukturen auf Interconnect-Ebene gebildet werden, die vor dem Bilden eines Arrays von Fin-Back-Gate-Feldeffekttransistoren gebildet werden und hier als Strukturen (L0, L1, L2) auf unterer Interconnect-Ebene bezeichnet werden. Für den Fall, dass ein zweidimensionales Array aus TFTs anschließend über zwei Ebenen von Metallleitungen auf Interconnect-Ebene gebildet werden soll, können die Strukturen (L0, L1, L2) auf unterer Interconnect-Ebene eine Struktur L0 auf Interconnect-Ebene, eine erste Struktur L1 auf Interconnect-Ebene und eine zweite Struktur L2 auf Interconnect-Ebene aufweisen. Die dielektrischen Materialschichten können zum Beispiel eine dielektrische Materialschicht 31A auf Kontaktebene, eine erste dielektrische Materialschicht 31B auf Metallleitungsebene und eine zweite dielektrische Materialschicht 32 auf Leitungs- und Durchkontaktierungsebene aufweisen. Verschiedene metallische Interconnect-Strukturen, die in dielektrische Materialschichten eingebettet sind, können anschließend über dem Substrat 8 und den Vorrichtungen (wie zum Beispiel Feldeffekttransistoren) gebildet werden. Die metallischen Interconnect-Strukturen können aufweisen: Vorrichtungskontakt-Durchkontaktierungsstrukturen 41V, die in der dielektrischen Materialschicht 31A auf Kontaktebene (Struktur L0 auf Interconnect-Ebene) gebildet sind und eine jeweilige Komponente der CMOS-Schaltung 75 kontaktieren, erste Metallleitungsstrukturen 41L, die in der ersten dielektrischen Materialschicht 31B auf Metallleitungsebene gebildet sind (Struktur L1 auf Interconnect-Ebene), erste Metall-Durchkontaktierungsstrukturen 42V, die in einem unteren Abschnitt der zweiten dielektrischen Materialschicht 32 auf Leitungs- und Durchkontaktierungsebene gebildet sind, zweite Metallleitungsstrukturen 42L, die in einem oberen Abschnitt der zweiten dielektrischen Materialschicht 32 auf Leitungs- und Durchkontaktierungsebene gebildet sind (Struktur L2 auf Interconnect-Ebene).
  • Jede der dielektrischen Materialschichten (31A, 31B und 32) kann ein dielektrisches Material wie zum Beispiel undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas, amorphen fluorierten Kohlenstoff, porenhaltige Varianten davon, oder Kombinationen davon enthalten. Jede der metallischen Interconnect-Strukturen (41V, 41L, 42V und 42L) kann mindestens ein leitfähiges Material enthalten, das eine Kombination aus einer metallischen Auskleidungsschicht (wie zum Beispiel ein metallisches Nitrid oder ein metallisches Carbid) und einem metallischen Füllmaterial sein kann. Jede metallische Auskleidungsschicht kann TiN, TaN, WN, TiC, TaC und WC enthalten, und jeder metallische Füllmaterialanteil kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon, und/oder Kombinationen davon enthalten. Es können auch andere geeignete Materialien innerhalb des in Betracht gezogenen Geltungsbereichs der Offenbarung verwendet werden. In einer Ausführungsform können die ersten Metall-Durchkontaktierungsstrukturen 42V und die zweiten Metall-Leitungsstrukturen 42L als integrierte Leitungs- und Durchkontaktierungsstrukturen durch einen Dualdamaszenprozess gebildet werden, und die zweiten Metall-Durchkontaktierungsstrukturen 43V und die dritten Metall-Leitungsstrukturen 43L können als integrierte Leitungs- und Durchkontaktierungsstrukturen gebildet werden.
  • Die dielektrischen Materialschichten (31A, 31B und 32) können sich auf einer niedrigeren Ebene relativ zu einem Array aus Speicherzellen befinden, die anschließend gebildet werden sollen. Daher werden die dielektrischen Materialschichten (31A, 31B und 32) hier als dielektrischen Materialschichten einer unteren Ebene bezeichnet, das heißt dielektrischen Materialschichten, die sich auf einer niedrigeren Ebene in Bezug auf das Array aus Speicherzellen befinden, das anschließend gebildet werden soll. Die Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) werden hier als Metall-Interconnect-Strukturen einer unteren Ebene bezeichnet. Eine Teilmenge der Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) umfasst Metallleitungen einer unteren Ebene (wie zum Beispiel die dritten Metallleitungsstrukturen 42L), die in die dielektrischen Materialschichten einer unteren Ebene eingebettet sind und Oberseiten innerhalb einer horizontalen Ebene aufweisen, die eine oberste Fläche der dielektrischen Materialschichten einer unteren Ebene aufweist. Allgemein kann die Gesamtzahl der Metallleitungsebenen innerhalb der dielektrischen Materialschichten (31A, 31B und 32) einer unteren Ebene in einem Bereich von 1 bis 3 liegen.
  • Die beispielhafte Struktur kann verschiedene Vorrichtungsregionen umfassen, die eine Speicherarrayregion 50 aufweisen können, in der anschließend mindestens ein Array nichtflüchtiger Speicherzellen gebildet werden kann. Zum Beispiel kann das mindestens eine Array aus nicht-flüchtigen Speicherzellen resistiven Direktzugriffsspeicher (RRAM oder ReRAM), magnetischen/magnetoresistiven Direktzugriffsspeicher (MRAM), ferroelektrischen Direktzugriffsspeicher (FeRAM) und Phasenwechselspeicher (PCM) umfassen. Die beispielhafte Struktur kann außerdem eine periphere Logikregion 52 aufweisen, in der anschließend elektrische Verbindungen zwischen jedem Array aus nicht-flüchtigen Speicherzellen und einer peripheren Schaltung, die Feldeffekttransistoren aufweist, gebildet werden können. Bereiche der Speicherarrayregion 50 und der Logikregion 52 können zum Bilden verschiedener Elemente der peripheren Schaltung verwendet werden.
  • Mit Bezug auf 1B kann ein Array 95 aus nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen in der Speicherarrayregion 50 über der zweiten Struktur L2 auf Interconnect-Ebene gebildet werden. Die Details für die Struktur und die Verarbeitungsschritte für das Array 95 aus angesteuerten nicht-flüchtigen ferroelektrischen Speicherzellen werden anschließend im Detail beschrieben. Eine dritte dielektrische Materialschicht 33 auf Interconnect-Ebene kann während des Bildens des Arrays 95 aus nicht-flüchtigen angesteuerten ferroelektrischen Speicherzellen gebildet werden. Der Satz aller Strukturen, die auf der Ebene des Arrays 95 aus nicht-flüchtigen Speicherzellen und angesteuerten ferroelektrischen Speicherzellenvorrichtungen gebildet werden, wird hier als eine dritte Struktur L3 auf Interconnect-Ebene bezeichnet.
  • Mit Bezug auf 1C können in der dritten dielektrischen Materialschicht 33 auf Interconnect-Ebene dritte metallische Interconnect-Strukturen (43V, 43L) auf Interconnect-Ebene gebildet werden. Die dritten metallischen Interconnect-Strukturen (43V, 43L) auf Interconnect-Ebene können zweite metallische Durchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L aufweisen. Anschließend können weitere Strukturen auf Interconnect-Ebene gebildet werden, die hier als Strukturen (L4, L5, L6, L7) auf einer oberen Interconnect-Ebene bezeichnet werden. Zum Beispiel können die Strukturen (L4, L5, L6, L7) auf einer oberen Interconnect-Ebene eine vierte Struktur L4 auf Interconnect-Ebene, eine fünfte Struktur L5 auf Interconnect-Ebene, eine sechste Struktur L6 auf Interconnect-Ebene und eine siebente Struktur L7 auf Interconnect-Ebene aufweisen. Die vierte Struktur L4 auf Interconnect-Ebene kann eine vierte dielektrische Materialschicht 34 auf Interconnect-Ebene aufweisen, in der vierte Metall-Interconnect-Strukturen (44V, 44L) auf Interconnect-Ebene gebildet sind, die dritte Metall-Durchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L aufweisen können. Die fünfte Struktur L5 auf Interconnect-Ebene kann eine fünfte dielektrische Materialschicht 35 auf Interconnect-Ebene aufweisen, in der fünfte Metall-Interconnect-Strukturen (45V, 45L) auf Interconnect-Ebene gebildet sind, die vierte Metall-Durchkontaktierungsstrukturen 45V und fünfte Metallleitungen 45L aufweisen können. Die sechste Struktur L6 auf Interconnect-Ebene kann eine sechste dielektrische Materialschicht 36 auf Interconnect-Ebene aufweisen, in der sechste Metall-Interconnect-Strukturen (46V, 46L) auf Interconnect-Ebene gebildet sind, die fünfte Metall-Durchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L aufweisen können. Die siebente Struktur L7 auf Interconnect-Ebene kann eine siebente dielektrische Materialschicht 37 auf Interconnect-Ebene aufweisen, in der sechste Metall-Durchkontaktierungsstrukturen 47V (die siebente Metall-Interconnect-Strukturen auf Interconnect-Ebene sind) und Metallbondungspads 47B gebildet sind. Die Metallbondungspads 47B können für ein Lötbonden konfiguriert sein (wofür C4-Perlenbonden oder Drahtbonden verwendet werden kann), oder können für das Metall-auf-Metall-Bonden konfiguriert sein (wie zum Beispiel Kupfer-auf-Kupfer-Bonden).
  • Jede dielektrische Materialschicht auf Interconnect-Ebene kann als eine Dielektrikumschicht auf Interconnect-Ebene (Interconnect Level Dielectric, ILD) 30 bezeichnet werden (das heißt 31A, 31B, 32, 33, 34, 35, 36 und 37). Jede Metall-Interconnect-Struktur auf Interconnect-Ebene kann als eine Metall-Interconnect-Struktur 40 bezeichnet werden. Jede aneinandergrenzende Kombination aus einer Metall-Durchkontaktierungsstruktur und einer darüberliegenden Metallleitung, die sich innerhalb derselben Struktur (L2 - L7) auf Interconnect-Ebene befindet, kann nacheinander als zwei eigenständige Strukturen unter Verwendung zweier Einzeldamaszenprozesse gebildet werden, oder kann gleichzeitig als eine unitäre Struktur unter Verwendung eines Dualdamaszenprozesses gebildet werden. Jede der Metall-Interconnect-Strukturen 40 (das heißt, 41V, 41L, 42V, 42L, 43V, 43L, 44V, 44L, 45V, 45L, 46V, 46L, 47V, 47B) kann eine jeweilige metallische Auskleidung (wie zum Beispiel eine Schicht aus TiN, TaN oder WN mit einer Dicke im Bereich von 2 nm bis 20 nm) und ein jeweiliges metallisches Füllmaterial (wie zum Beispiel W, Cu, Co, Mo, Ru, andere elementare Metalle oder eine Legierung oder eine Kombination davon) aufweisen. Auch andere geeignete Materialien für die Verwendung als ein metallisches Auskleidungsmaterial und metallisches Füllmaterial liegen innerhalb des in Betracht gezogenen Schutzumfangs der Offenbarung. Verschiedene Ätzstoppschichten aus dielektrischem Material und dielektrische Kappschichten können zwischen vertikal benachbarte Paaren von ILD-Schichten 30 eingefügt werden oder können in eine oder mehrere der ILD-Schichten 30 integriert werden.
  • Obgleich die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, in der das Array 95 aus nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als eine Komponente einer dritten Struktur L3 auf Interconnect-Ebene gebildet werden kann, werden hier auch ausdrücklich Ausführungsformen in Betracht gezogen, in denen das Array 95 aus nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als Komponenten einer beliebigen anderen Struktur (zum Beispiel L1-L7) auf Interconnect-Ebene gebildet werden kann. Des Weiteren wird die vorliegende Offenbarung zwar anhand einer Ausführungsform beschrieben, bei der ein Satz von acht Strukturen auf Interconnect-Ebene gebildet wird, doch werden hier auch ausdrücklich Ausführungsformen in Betracht gezogen, bei denen eine andere Anzahl von Strukturen auf Interconnect-Ebene verwendet wird. Darüber hinaus werden hier ausdrücklich Ausführungsformen in Betracht gezogen, bei denen zwei oder mehr Arrays 95 aus nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen innerhalb mehrerer Strukturen auf Interconnect-Ebene in der Speicherarrayregion 50 angeordnet werden können. Obgleich die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, bei der ein Array 95 aus nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen in einer einzigen Struktur auf Interconnect-Ebene gebildet werden kann, werden hier auch ausdrücklich Ausführungsformen in Betracht gezogen, bei denen ein Array 95 aus nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen über zwei vertikal benachbarte Strukturen auf Interconnect-Ebene gebildet werden kann.
  • 2A ist eine horizontale Querschnittsansicht der beispielhaften Struktur nach dem Ätzen und Strukturieren erster Metallleitungsgräben in der ersten dielektrischen Materialschicht gemäß einer Ausführungsform der vorliegenden Offenbarung. 2B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene B - B' von 2A. 2C ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene A - A' von 2A. Mit Bezug auf die 2A-2C kann eine erste dielektrische Materialschicht 120 auf einem Substrat 110 abgeschieden werden. Das Substrat 110 kann ein beliebiges geeignetes Substrat sein, wie zum Beispiel ein Halbleitervorrichtungssubstrat. In anderen Ausführungsformen kann das Substrat 110 die dritte dielektrische Materialschicht 33 auf Interconnect-Ebene sein, wie in 1C gezeigt. Die erste dielektrische Materialschicht 120 kann ein dielektrisches Material wie zum Beispiel Siliziumoxid (SiO2), undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas, amorphen fluorierten Kohlenstoff, porenhaltige Varianten davon, oder Kombinationen davon aufweisen. Die erste dielektrische Materialschicht 120 kann durch einen beliebigen aus einer Reihe geeigneter Abscheidungsprozesse abgeschieden werden oder über der ILD-Schicht 30 gezüchtet werden. Eine Photoresistschicht (nicht gezeigt) kann über der ersten dielektrischen Materialschicht 120 aufgebracht werden und kann strukturiert werden, um Gräben 121 innerhalb von Bereichen der ersten dielektrischen Materialschicht 120 zu bilden, in denen anschließend erste Metallleitungen gebildet werden können. Zum Beispiel kann die Photoresiststruktur durch Abscheiden eines Photoresistmaterials und anschließendes Strukturieren des abgeschiedenen Photoresistmaterials mittels phototolithografie gebildet werden. Der strukturierte Photoresist kann Abschnitte der ersten dielektrischen Materialschicht 120 maskieren, um diese Abschnitte in einem anschließenden Ätzprozess zu schützen. Ein Ätzprozess kann durchgeführt werden, um erste Metallleitungsgräben 121 in der ersten dielektrischen Materialschicht 120 zu bilden. Zum Beispiel kann die erste dielektrische Materialschicht 120 mittels eines beliebigen geeigneten Ätzprozesses geätzt werden, wie zum Beispiel eines Nass- oder Trockenätzprozesses. In einer Ausführungsform kann jeder erste Metallleitungsgraben 121 innerhalb eines oberen Abschnitts der ersten dielektrischen Materialschicht 120 angeordnet sein. Die ersten Metallleitungsgräben 121 können sich seitlich entlang einer ersten horizontalen Richtung hd1 erstrecken und können seitlich entlang einer zweiten horizontalen Richtung hd2, die senkrecht zu der ersten horizontalen Richtung hd1 verläuft, voneinander beabstandet sein. Der Photoresist kann dann zum Beispiel durch Ashing oder einen chemischen Prozess entfernt werden.
  • 3A ist eine horizontale Querschnittsansicht der beispielhaften Struktur nach dem Abscheiden und Planarisieren eines leitfähigen Metallmaterials in dem ersten Metallleitungsgraben zum Bilden erster Metallleitungen gemäß einer Ausführungsform der vorliegenden Offenbarung. 3B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene B - B' von 3A. 3C ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang der Ebene A - A' von 3A. Mit Bezug auf die 3A-3C können in den ersten Metallleitungsgräben 121 erste Metallleitungen 122 gebildet werden. Ein elektrisch leitfähiges Material kann über der ersten dielektrischen Materialschicht 120 abgeschieden werden, um die ersten Metallleitungsgräben 121 zu füllen. Die ersten Metallleitungen 122 können aus einem elektrisch leitfähigen Metallmaterial wie zum Beispiel Kupfer, Aluminium, Zirkonium, Titan, Titannitrid, Wolfram, Tantal, Tantalnitrid, Ruthenium, Palladium, Platin, Kobalt, Nickel, Iridium, Legierungen davon oder dergleichen gebildet werden. Es werden auch andere geeignete elektrisch leitfähige Materialien für die ersten Metallleitungen 122 innerhalb des Schutzumfangs der Offenbarung in Betracht gezogen. Die ersten Metallleitungen 122 (auch als Plattenleitungen oder Source-Leitungen 122 bezeichnet) können durch Abscheiden einer Schicht aus leitfähigem Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden. Zu „geeigneten Abscheidungsprozessen“ können im Sinne des vorliegenden Textes ein chemischer Aufdampfungsprozess (Chemical Vapor Deposition, CVD), ein physikalischer Aufdampfungsprozess (Physical Vapor Deposition, PVD), ein Atomschichtabscheidungsprozess (Atomic Layer Deposition, ALD), ein CVD-Prozess mit hochdichtem Plasma (High Density Plasma CVD, HDPCVD), ein metallorganischer CVD-Prozess (Metal Organic CVD, MOCVD), ein plasmaverstärkter CVD-Prozess (Plasma Enhanced CVD, PECVD), ein Sputterprozess, Laserablation oder dergleichen gehören.
  • Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanischer Polierprozess (CMP) oder dergleichen, kann dann durchgeführt werden, um überschüssiges elektrisch leitfähiges Metallmaterial von der Oberfläche der ersten dielektrischen Materialschicht 120 zu entfernen und die Oberseite der ersten Metallleitungen 122 koplanar mit der Oberseite der ersten dielektrischen Materialschicht 120 zu machen. In einer Ausführungsform kann jede erste Metallleitung 122 innerhalb eines oberen Abschnitts der ersten dielektrischen Materialschicht 120 angeordnet sein. Die ersten Metallleitungen 222 können sich seitlich entlang einer ersten horizontalen Richtung hd1 erstrecken und können seitlich entlang der zweiten horizontalen Richtung hd2, die senkrecht zu der ersten horizontalen Richtung hd1 verläuft, voneinander beabstandet sein.
  • 4A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht 130 und einer Halbleiterkanalmaterialschicht 140L, über den ersten Metallleitungen 122 und dem Substrat 110 gemäß einer Ausführungsform der vorliegenden Offenbarung. 4B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht 130 und einer Halbleiterkanalmaterialschicht 140L, über den ersten Metallleitungen 122 und dem Substrat 110 gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 4A und 4B kann eine flächendeckende Schicht aus ferroelektrischem (FE) Material 130 über der ersten dielektrischen Materialschicht 120 und den ersten Metallleitungen 122 abgeschieden werden. Die ferroelektrische Dielektrikumschicht (FE) 130 kann aus einem beliebigen geeigneten ferroelektrischen Material gebildet werden, zum Beispiel HfO2, ZrO2, HfZrO2, AlScN, PbZrO3, Pb[ZrxTi1-x]O3, (0 ≤ x ≤) (PZT), Ba-TiO3, PbTiO3, PbNb2O6, LiNbO3, LiTaO3, Polyvinylidenfluorid (PVDF), Kaliumdihydrogenphosphat (KDP), PbMg1/3Nb2/3O3 (PMN), PbSc1/2Ta1/2O3PbSc1/2Ta1/2O3 (PST), SrBi2Ta2O9 (SBT), Bi1/2Na1/2TiO3Bi1/2Na1/2TiO3, Kombinationen davon, oder dergleichen. Insbesondere kann die ferroelektrische Dielektrikumschicht 130 auf der ersten dielektrischen Materialschicht 120 so abgeschieden werden, dass sie die ersten Metallleitungen 122 bedeckt.
  • Auf die ferroelektrische Dielektrikumschicht 130 kann eine Halbleitermaterialschicht 140L abgeschieden werden. Die Halbleitermaterialschicht 140L kann Polysilizium, amorphes Silizium oder ein halbleitendes Oxid enthalten, wie zum Beispiel InGaZnO (IGZO), Indium-Zinn-Oxid (ITO), InWO, InZnO, InSnO, GaOx, InOx oder dergleichen. Andere geeignete Halbleitermaterialien liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Offenbarung. In einigen Ausführungsformen können die Pfeiler-Halbleiterkanäle 140 bevorzugt aus IGZO gebildet sein. Das IGZO kann „intrinsisch“ sein oder kann erforderlichenfalls Dotanden enthalten. Der Leitfähigkeitsbereich der Halbleitermaterialschicht 140L kann mindestens von 1 × 10-5 S/m bis 1 S/m reichen und kann von 1 × 10-10 S/m bis 1 × 120 S/m reichen, obgleich größere oder geringere Leitfähigkeiten ebenfalls innerhalb des in Betracht gezogenen Schutzumfangs der Offenbarung liegen können. Die Halbleitermaterialschicht 140L kann es ermöglichen, dass anschließend eine ferroelektrische angesteuerte Speicherzelle gebildet wird, um eine aus der darunterliegenden ferroelektrischen Dielektrikumschicht 130 gebildete Speicherzelle zu steuern und auszuwählen. Die Halbleitermaterialschicht 140L kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Zu „geeigneten Abscheidungsprozessen“ können im Sinne des vorliegenden Textes ein chemischer Aufdampfungsprozess (Chemical Vapor Deposition, CVD), ein physikalischer Aufdampfungsprozess (Physical Vapor Deposition, PVD), ein Atomschichtabscheidungsprozess (Atomic Layer Deposition, ALD), ein CVD-Prozess mit hochdichtem Plasma (High Density Plasma CVD, HDPCVD), ein metallorganischer CVD-Prozess (Metal Organic CVD, MOCVD), ein plasmaverstärkter CVD-Prozess (Plasma Enhanced CVD, PECVD), ein Sputterprozess, Laserablation oder dergleichen gehören.
  • 5A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. 5B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 5A und 5B kann die Halbleitermaterialschicht 140L strukturiert werden, um Pfeiler-Halbleiterkanäle 140 zu bilden. Zum Beispiel kann eine zweidimensionale Anordnung von Ätzmaskenmaterial, wie zum Beispiel eines Photoresistmaterials (nicht gezeigt), über die Halbleitermaterialschicht 140L aufgebracht werden. Ein Photolithografieprozess kann eine Struktur über das Photoresistmaterial übertragen. Durch anisotropes Ätzen unmaskierter Abschnitte der Halbleiterkanalmaterialschicht 140 selektiv zu der ferroelektrischen Dielektrikumschicht 130 unter Verwendung des zweidimensionalen Arrays von Ätzmaskenmaterialabschnitten als eine Ätzmaske können die verbleibenden Abschnitte der Halbleiterkanalmaterialschicht 140 so strukturiert werden, dass sie das zweidimensionale Array aus Pfeiler-Halbleiterkanälen umfassen. Allgemein kann ein zweidimensionales Array aus Pfeiler-Halbleiterkanälen 140 über der ferroelektrischen Dielektrikumschicht 130 gebildet werden. Jede Reihe von Pfeiler-Halbleiterkanälen 140 wird über einer jeweiligen der ersten Metallleitungen 122 gebildet und ist mit dieser kapazitiv gekoppelt.
  • Der resultierende Pfeiler-Halbleiterkanal 140 kann die Form einer Säule, eines Pfeilers oder eines Nanodrahtes haben. Die Pfeiler-Halbleiterkanäle 140 sind jedoch nicht auf eine bestimmte Form beschränkt. Der Pfeiler-Halbleiterkanal 140 kann vertikal in Bezug auf die erste dielektrische Materialschicht 120 ausgerichtet sein. Mit anderen Worten: Eine Längsachse jedes Pfeiler-Halbleiterkanals 140 kann sich senkrecht zu einer Ebene der ersten dielektrischen Materialschicht 120 und/oder eines darunterliegenden Halbleitersubstrats erstrecken. Nachdem der Pfeiler-Halbleiterkanal 140 gebildet wurde, kann das Photoresistmaterial (nicht gezeigt) zum Beispiel durch Ashing oder einen chemischen Prozess entfernt werden.
  • Nachdem die Pfeiler-Halbleiterkanalstrukturen 140 gebildet wurden, kann ein zweidimensionales Array aus Speicherzellen 100 bereitgestellt werden. Jede Speicherzelle 100 kann einen unteren Abschnitt eines Pfeiler-Halbleiterkanals 140, einen Abschnitt der ferroelektrischen Dielektrikumschicht 130 mit einer flächigen Überlappung mit dem Pfeiler-Halbleiterkanal 140, und einen Abschnitt einer ersten Metallleitung 122 mit einer flächigen Überlappung mit dem Pfeiler-Halbleiterkanal 140 aufweisen. Somit kann die Speicherzelle 100 ein Metall-Ferroelektrikum-Halbleiter-Kondensator (Metal-Ferroelectric-Semiconductor, MFS) sein. Wie unten noch besprochen wird, kann die Speicherzelle 100 auch einen Metall-Ferroelektrikum-Metall-Kondensator aufweisen. Darüber hinaus können auch andere Speicherzellenstrukturen 100 in den in Betracht gezogenen Schutzumfang der Offenbarung fallen. Zum Beispiel kann die Speicherzelle 100 als ein PCM, ReRAM, MRAM oder eine andere geeignete Speicherzellenstruktur gebildet werden.
  • 6A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Gate-Dielektrikumschicht über den gebildeten Pfeiler-Halbleiterkanälen der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. 6B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer Gate-Dielektrikumschicht über den gebildeten Pfeiler-Halbleiterkanälen der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 6A und 6B kann eine Gate-Dielektrikumschicht konform über der ferroelektrischen Dielektrikumschicht 130 und dem zweidimensionalen Array aus Pfeiler-Halbleiterkanälen 140 abgeschieden werden. Die Gate-Dielektrikumschicht 150 kann auf der ferroelektrischen Dielektrikumschicht 130 so abgeschieden werden, dass sie die Pfeiler-Halbleiterkanäle 140 bedeckt. Die Gate-Dielektrikumschicht 150 kann aus einem beliebigen geeigneten dielektrischen Material, wie zum Beispiel Siliziumoxid oder einem dielektrischen Material mit hohem k-Wert, gebildet werden. Im vorliegenden Text haben „dielektrische Materialien mit hohem k-Wert“ eine Dielektrizitätskonstante von mehr als 3,9; zu ihnen können beispielsweise Siliziumnitrid, Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkoniumoxid (Hf0.5Zr0,5O2) (HZO)), Tantaloxid (Ta2O5), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3), Zirkoniumoxid (ZrO2) gehören. Andere geeignete dielektrische Materialien liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • Die Gate-Dielektrikumschicht 150 kann durch ein beliebiges geeignetes Abscheidungsverfahren gebildet werden. Zu „geeigneten Abscheidungsprozessen“ können im Sinne des vorliegenden Textes ein chemischer Aufdampfungsprozess (Chemical Vapor Deposition, CVD), ein physikalischer Aufdampfungsprozess (Physical Vapor Deposition, PVD), ein Atomschichtabscheidungsprozess (Atomic Layer Deposition, ALD), ein CVD-Prozess mit hochdichtem Plasma (High Density Plasma CVD, HDPCVD), ein metallorganischer CVD-Prozess (Metal Organic CVD, MOCVD), ein plasmaverstärkter CVD-Prozess (Plasma Enhanced CVD, PECVD), ein Sputterprozess, Laserablation oder dergleichen gehören.
  • In verschiedenen Ausführungsformen kann die Gate-Dielektrikumschicht 150 eine Dicke thk im Bereich von 0,5-5,0 nm, wie zum Beispiel 1-4 nm, aufweisen, wobei auch größere oder geringere Dicken verwendet werden können. In verschiedenen Ausführungsformen kann der Pfeiler-Halbleiterkanal 140 eine Dicke tc im Bereich von 1-20 nm, zum Beispiel 3-15 nm, aufweisen, wobei auch größere oder geringere Dicken verwendet werden können.
  • Abschnitte der Gate-Dielektrikumschicht 150 können sich vertikal (zum Beispiel senkrecht zu einer Ebene der ersten dielektrischen Materialschicht 120) von der ersten dielektrischen Materialschicht 120 erstrecken und umgebende Gate-Isolatoren (Surrounding Gate Insulators, SGIs) 150A bilden (siehe 16D und 17B), die jeweils den Pfeiler-Halbleiterkanal 140 umgeben.
  • 7A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer leitfähigen Metallmaterialschicht als eine Gate-Elektrode und Wortleitung über den gebildeten Pfeiler-Halbleiterkanälen und der Gate-Dielektrikumschicht der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. 7B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer leitfähigen Metallmaterialschicht als eine Gate-Elektrode und Wortleitung über den gebildeten Pfeiler-Halbleiterkanälen und der Gate-Dielektrikumschicht der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 7A und 7B kann eine Gate-Elektroden-Materialschicht 160L auf der Gate-Dielektrikumschicht 150 durch einen konformen oder nicht-konformen Abscheidungsprozess abgeschieden werden. Die Gate-Elektrodenmaterialschicht 160L kann aus einem elektrisch leitfähigen Metallmaterial wie zum Beispiel Kupfer, Aluminium, Zirkonium, Titan, Titannitrid, Wolfram, Tantal, Tantalnitrid, Ruthenium, Palladium, Platin, Kobalt, Nickel, Iridium, Legierungen davon oder dergleichen gebildet werden. Es werden auch andere geeignete elektrisch leitfähige Materialien für die Gate-Elektrodenmaterialschicht 160L innerhalb des Schutzumfangs der Offenbarung in Betracht gezogen. Das Gate-Elektrodenmaterial 160L kann unter Verwendung eines beliebigen geeigneten elektrisch leitfähigen Materials, wie zum Beispiel eines Gate-Metalls, unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Zu „geeigneten Abscheidungsprozessen“ können im Sinne des vorliegenden Textes ein chemischer Aufdampfungsprozess (Chemical Vapor Deposition, CVD), ein physikalischer Aufdampfungsprozess (Physical Vapor Deposition, PVD), ein Atomschichtabscheidungsprozess (Atomic Layer Deposition, ALD), ein CVD-Prozess mit hochdichtem Plasma (High Density Plasma CVD, HDPCVD), ein metallorganischer CVD-Prozess (Metal Organic CVD, MOCVD), ein plasmaverstärkter CVD-Prozess (Plasma Enhanced CVD, PECVD), ein Sputterprozess, Laserablation oder dergleichen gehören.
  • 8A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Strukturieren der leitfähigen Metallmaterialschicht zum Bilden von Wortleitungen und Gate-Elektroden der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. 8B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Strukturieren der leitfähigen Metallmaterialschicht zum Bilden von Wortleitungen und Gate-Elektroden der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Mit Bezug auf die 8A und 8B kann die Gate-Elektrodenmaterialschicht 160L strukturiert werden, um Gate-Elektroden 160 sowie einen Gate-Elektrodenstreifen zu bilden. Zum Beispiel kann ein zweidimensionales Array aus Ätzmaskenmaterial, wie zum Beispiel ein Photoresistmaterial 177, auf die Halbleitermaterialschicht 160L aufgebracht werden, die über der jeweiligen Spalte von Pfeiler-Halbleiterkanälen 140 liegt. Ein Photolithografieprozess kann eine Struktur über das Photoresistmaterial 177 übertragen. Durch anisotropes Ätzen unmaskierter Abschnitte der Gate-Elektrodenmaterialschicht 160 unter Verwendung des zweidimensionalen Arrays des Photoresistmaterials 177 als eine Ätzmaske können die verbleibenden Abschnitte der Gate-Elektrodenmaterialschicht 140 so strukturiert werden, dass sie die Gate-Elektrode 160, die die jeweiligen Pfeiler-Halbleiterkanäle 140 und die Gate-Dielektrikumschicht 150 umgeben kann, sowie Gate-Elektrodenstreifen 160, die als Wortleitungen fungieren können, umfassen. Der Gate-Elektrodenstreifen 160 kann als ein Gate-All-Around-Gate (GAA-Gate) gebildet werden, um den Pfeiler-Halbleiterkanal 140 seitlich zu umgeben und dadurch eine bessere Gate-Steuerung zu ermöglichen. Das Photoresistschichtmaterial 177 kann anschließend zum Beispiel durch Ashing entfernt werden.
  • 9A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer ersten dielektrischen Materialschicht über dem feldgesteuerten vertikalen Stromschalter gemäß einer Ausführungsform der vorliegenden Offenbarung. 9B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Abscheiden einer ersten dielektrischen Materialschicht über dem feldgesteuerten vertikalen Stromschalter gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 9A und 9B kann eine dielektrische Matrixschicht 170 so abgeschieden werden, dass sie den Pfeiler-Halbleiterkanal 140, die Gate-Dielektrikumschichten 150 und die Gate-Elektrodenstreifen 160 einbettet.
  • Die dielektrische Matrixschicht 170 kann aus Siliziumoxid oder einem anderen geeigneten dielektrischen Material mit hohem k-Wert gebildet werden. Die dielektrische Matrixschicht 170 kann aus dem gleichen Material wie die erste dielektrische Materialschicht 120 gebildet werden oder kann anders sein. Die dielektrische Matrixschicht 170 kann durch einen beliebigen geeigneten Abscheidungsprozess gebildet werden.
  • 10A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Planarisieren der leitfähigen Metallmaterialschicht, der Gate-Dielektrikumschicht und der Pfeiler-Halbleiterkanäle der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. 10B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Planarisieren der leitfähigen Metallmaterialschicht, der Gate-Dielektrikumschicht und der Pfeiler-Halbleiterkanäle der angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 10A und 10B kann ein Planarisierungsprozess, wie zum Beispiel CMP, durchgeführt werden, um die Oberseiten des Pfeiler-Halbleiterkanals 140, der Gate-Dielektrikumschicht 150 und der Gate-Elektrodenstreifen 160 so zu planarisieren, dass die Oberseiten des Pfeiler-Halbleiterkanals 140, der Gate-Dielektrikumschicht 150 und der Gate-Elektrodenstreifen 160 koplanar sind. Insbesondere können Abschnitte der dielektrischen Matrixschicht 170, der Gate-Elektrodenstreifen 160 und der Gate-Dielektrikumschicht 150 von oberhalb der horizontalen Ebene, einschließlich der Oberseiten der Pfeiler-Halbleiterkanäle 140, entfernt werden. Nach dem Planarisierungsvorgang kann jeder Pfeiler-Halbleiterkanal 140 innerhalb des zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen 140 eine jeweilige Oberseite aufweisen, die sich innerhalb einer horizontalen Ebene befindet, die eine planarisierte Oberseite der dielektrischen Matrixschicht 170 umfasst. Darüber hinaus kann jeder Gate-Elektrodenstreifen 160 eine ringförmige Oberseite 161 aufweisen, die sich innerhalb der horizontalen Ebene befindet, die die planarisierte Oberseite der dielektrischen Matrixschicht 170 umfasst.
  • 11A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach einem selektiven Ätzprozess zum vertikalen Aussparen eines oberen ringförmigen Abschnitts des Gate-Elektrodenstreifens des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung. 11B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd1 (das heißt, der Ebene A-A') nach einem selektiven Ätzprozess zum vertikalen Aussparen eines oberen ringförmigen Abschnitts des Gate-Elektrodenstreifens des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 11A und 11B kann ein selektiver Ätzprozess durchgeführt werden, um jede ringförmige Oberseite der Gate-Elektrodenstreifen 160 relativ zu der planarisierten Oberseite der dielektrischen Matrixschicht 170 und den Oberseiten des zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen 140 vertikal auszusparen. Der Ätzprozess ätzt das Gate-Elektrodenmaterial selektiv sowohl zu dem Material der Gate-Elektrodenstreifen 160 als auch zu der dielektrischen Matrixschicht 170. Der Ätzprozess kann einen isotropen Ätzprozess, wie zum Beispiel einen Nassätzprozess, oder einen anisotropen Ätzprozess, wie zum Beispiel einen reaktiven Ionenätzprozess, umfassen. Die Aussparungstiefe der Gate-Elektrodenstreifen 160 kann zu einer Gate-Elektrode 160 führen, die den Pfeiler-Halbleiterkanal 140 bis zu einer Höhe von 60 %-90 % der Höhe jedes Pfeiler-Halbleiterkanals 140 umgibt. Anders ausgedrückt, kann die Aussparungstiefe des Ätzprozesses in einem Bereich von 10 % bis 40 % der Höhe jedes Pfeiler-Halbleiterkanals 140 liegen. Als ein Ergebnis des Ätzprozesses, der die Gate-Elektrode 160 vertikal ausspart, können ringförmige Hohlräume 171 gebildet werden.
  • 12A ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung. 12B ist eine vertikale Querschnittsansicht der beispielhaften Struktur entlang einer zweiten horizontalen Richtung hd1 (das heißt, der Ebene A-A') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 12 und 12B können ringförmige Hohlräume 171 mit dem dielektrischen Material einer zweiten dielektrischen Materialschicht 180 nach dem Abscheiden der zweiten dielektrischen Materialschicht 180 gefüllt werden. Zum Beispiel kann ein konformer Abscheidungsprozesse (wie zum Beispiel ein chemischer Aufdampfungsprozess) verwendet werden, um die zweite dielektrische Materialschicht 180 abzuscheiden. In einem solchen Ausführungsformfall kann die zweite dielektrische Materialschicht 180 ein zweidimensionales Array aus röhrenförmigen Abschnitten 172 aus dielektrischem Material aufweisen, die die zylindrischen Hohlräume 171 ausfüllen und eine ringförmige Oberseite eines jeweiligen röhrenförmigen Abschnitts der Gate-Elektrodenstreifen 160T kontaktieren.
  • Auf die zweite dielektrische Materialschicht 180 kann ein Photoresistmaterial (nicht gezeigt) abgebracht werden. Das Photoresistmaterial kann durch photolithographische Techniken strukturiert werden, um die zweite dielektrische Materialschicht 180 zu maskieren, um Leitungsgräben (nicht gezeigt) zu bilden, die sich nach einem Ätzprozess seitlich entlang der ersten horizontalen Richtung hd1 in der zweiten dielektrischen Materialschicht 180 erstrecken. Die Leitungsgräben können mit mindestens einem metallischen Füllmaterial gefüllt werden. Jeder metallische Füllmaterialabschnitt kann ein beliebiges geeignetes elektrisch leitfähiges Elektrodenmaterial sein, wie zum Beispiel Kupfer, Aluminium, Zirkonium, Titan, Titannitrid, Wolfram, Tantal, Tantalnitrid, Ruthenium, Palladium, Platin, Kobalt, Nickel, Iridium, Legierungen davon, oder dergleichen. Andere geeignete Materialien für die zweiten Metallleitungen liegen ebenfalls innerhalb des Schutzumfangs der Offenbarung. Die zweiten Metallleitungen 182 können durch Abscheiden einer Schicht aus leitfähigem Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden. Zu „geeigneten Abscheidungsprozessen“ können im Sinne des vorliegenden Textes ein chemischer Aufdampfungsprozess (Chemical Vapor Deposition, CVD), ein physikalischer Aufdampfungsprozess (Physical Vapor Deposition, PVD), ein Atomschichtabscheidungsprozess (Atomic Layer Deposition, ALD), ein CVD-Prozess mit hochdichtem Plasma (High Density Plasma CVD, HDPCVD), ein metallorganischer CVD-Prozess (Metal Organic CVD, MOCVD), ein plasmaverstärkter CVD-Prozess (Plasma Enhanced CVD, PECVD), ein Sputterprozess, Laserablation oder dergleichen gehören. In einigen Ausführungsformen kann ein optionales metallisches Auskleidungsmaterial vor dem metallischen Füllabschnitt abgeschieden werden. Jede metallische Auskleidungsschicht kann TiN, TaN, WN, TiC, TaC und WC enthalten. Es können auch andere geeignete Materialien innerhalb des in Betracht gezogenen Geltungsbereichs der Offenbarung verwendet werden. Überschüssige Abschnitte des mindestens einen metallischen Materials können von oberhalb der horizontalen Ebene, einschließlich der Oberseite der zweiten dielektrischen Materialschicht 180, durch ein Planarisierungsprozess, wie zum Beispiel einen chemisch-mechanischen Polierprozess, entfernt werden. Jeder verbleibende Abschnitt des mindestens einen metallischen Materials, das einen jeweiligen Leitungsgraben in der zweiten dielektrischen Materialschicht 180 füllt, umfasst eine zweite Metallleitung 182, die als eine effektive Bitleitung fungieren kann. Jede der zweiten Metallleitungen 182 kann direkt auf einer jeweiligen Reihe von Oberseiten der Pfeiler-Halbleiterkanäle 140 gebildet werden. Somit können die zweiten Metallleitungen 182 über dem zweidimensionalen Array aus Pfeiler-Halbleiterkanälen 140 gebildet werden, wobei jede der zweiten Metallleitungen 182 direkt auf Oberseiten einer jeweiligen Reihe von Pfeiler-Halbleiterkanälen 140 gebildet wird. Wie oben erwähnt, kann in anderen Ausführungsformen eine metallische Auskleidung (nicht gezeigt) verwendet werden, um die elektrische Kopplung zwischen den zweiten Metallleitungen 182 und den Pfeiler-Halbleiterkanälen 140 zu verbessern.
  • Auf diese Weise kann eine angesteuerte ferroelektrische Speicherzelle 200 über jeder Speicherzelle 100 angeordnet werden. Die angesteuerte ferroelektrische Speicherzelle 200 kann einen Pfeiler-Halbleiterkanal 140 und einen Abschnitt eines Gate-Elektrodenstreifens 160, der den Pfeiler-Halbleiterkanal 140 seitlich umgibt, aufweisen. Es wird ein zweidimensionales Array aus angesteuerten ferroelektrischen Speicherzellen 200 bereitgestellt. Jede angesteuerte ferroelektrische Speicherzelle 200 weist eine Reihenschaltung aus einem Speicherelement 100, einem feldgesteuerten vertikalen Stromschalter 600 und einer metallischen oberen Elektrode, die ein Abschnitt einer zweiten Metallleitung 182 ist, auf. Somit umfasst jede angesteuerte ferroelektrische Speicherzelle 200 eine metallische untere Elektrode, die ein Abschnitt einer ersten Metallleitung 122 sein kann, einen Abschnitt einer ferroelektrischen Dielektrikumschicht 130, einen Pfeiler-Halbleiterkanal 140, einen Abschnitt einer Gate-Dielektrikumschicht 150, einen Abschnitt eines Gate-Elektrodenstreifens 160, und eine metallische obere Elektrode, die ein Abschnitt einer zweiten Metallleitung 182 ist.
  • 13A ist eine vertikale Querschnittsansicht einer zweiten alternativen Ausführungsform-Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht, einer oberen Metallelektrodenschicht und einer Halbleiterkanalmaterialschicht, über den ersten Metallleitungen und dem Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung. 13B ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden einer Anzahl von Schichten, einschließlich einer ferroelektrischen Dielektrikumschicht, einer oberen Metallelektrodenschicht und einer Halbleiterkanalmaterialschicht, über den ersten Metallleitungen und dem Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 13A und 13B kann eine Zwischenstruktur, wie in den 3A-3C gezeigt, bereitgestellt werden. Wie oben beschrieben, kann eine flächendeckende Schicht aus ferroelektrischem (FE) Material 130 über der ersten dielektrischen Materialschicht 120 und den ersten Metallleitungen 122 abgeschieden werden. Die ferroelektrische Dielektrikumschicht (FE) 130 kann aus einem beliebigen geeigneten ferroelektrischen Material gebildet werden, zum Beispiel HfO2, ZrO2, HfZrO2, AlScN, PbZrO3, Pb[ZrxTi1-x]O3, (0 ≤ × ≤) (PZT), BaTiO3, PbTiO3, PbNb2O6, LiNbO3, LiTaO3, Polyvinylidenfluorid (PVDF), Kaliumdihydrogenphosphat (KDP), PbMg1/3Nb2/3O3 (PMN), PbSc1/2Ta1/2O3PbSc1/2Ta1/2O3 (PST), SrBi2Ta2O9 (SBT), Bi1/2Na1/2TiO3Bi1/2Na1/2TiO3, Kombinationen davon, oder dergleichen. Insbesondere kann die ferroelektrische Dielektrikumschicht 130 auf der ersten dielektrischen Materialschicht 120 so abgeschieden werden, dass sie die ersten Metallleitungen 122 bedeckt.
  • Auf die ferroelektrische Dielektrikumschicht 130 kann eine Halbleitermaterialschicht 140L abgeschieden werden. Die Halbleitermaterialschicht 140L kann Polysilizium, amorphes Silizium oder ein halbleitendes Oxid enthalten, wie zum Beispiel InGaZnO (IGZO), Indium-Zinn-Oxid (ITO), InWO, InZnO, InSnO, GaOx, InOx oder dergleichen. Andere geeignete Halbleitermaterialien liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Offenbarung. In einigen Ausführungsformen können die Pfeiler-Halbleiterkanäle 140 bevorzugt aus IGZO gebildet sein. Das IGZO kann „intrinsisch“ sein oder kann erforderlichenfalls Dotanden enthalten. Der Leitfähigkeitsbereich der Halbleitermaterialschicht 140L kann mindestens von 1 × 10 -5 S/m bis 1 S/m reichen und kann von 1 × 10-10 S/m bis 1 × 120 S/m reichen, obgleich größere oder geringere Leitfähigkeiten ebenfalls innerhalb des in Betracht gezogenen Schutzumfangs der Offenbarung liegen können. Die Halbleitermaterialschicht 140L kann es ermöglichen, dass anschließend eine ferroelektrische angesteuerte Speicherzelle gebildet wird, um eine aus der darunterliegenden ferroelektrischen Dielektrikumschicht 130 gebildete Speicherzelle zu steuern und auszuwählen. Die Halbleitermaterialschicht 140L kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Darüber hinaus kann eine Zwischenmetallelektrode 142L zwischen der Halbleitermaterialschicht 140L und der ferroelektrischen Dielektrikumschicht 130 abgeschieden werden. Die Zwischenmetallelektrode 142L kann aus Materialien wie zum Beispiel Kupfer, Aluminium, Zirkonium, Titan, Titannitrid, Wolfram, Tantal, Tantalnitrid, Ruthenium, Palladium, Platin, Kobalt, Nickel, Iridium, deren Legierungen, oder dergleichen gebildet werden. Es werden auch andere geeignete elektrisch leitfähige Materialien für die Zwischenmetallelektrode 142L innerhalb des Schutzumfangs der Offenbarung in Betracht gezogen. In solchen alternativen Ausführungsformen kann die Zwischenmetallelektrode 142L anschließend zu einem zweidimensionalen Array aus Zwischenmetallelektroden strukturiert werden, wobei das zweidimensionale Array aus Ätzmaskenmaterialabschnitten als eine Ätzmaske verwendet wird. Die Zwischenmetallelektrode 142L kann strukturiert werden, um eine obere Metallplatte 142 über der ferroelektrischen Dielektrikumschicht 130 in einer Metall-Ferroelektrikum-Metall-Kondensator-Speicherzelle zu bilden.
  • 14A ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. 14B ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer zweiten horizontalen Richtung hd2 (das heißt, der Ebene A-A') nach dem Ätzen und Strukturieren von Pfeiler-Halbleiterkanälen einer angesteuerten ferroelektrischen Speicherzelle gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 14A und 14B, und ähnlich den Schritten, die oben in Bezug auf die 5A und 5B beschrieben sind, kann die Halbleitermaterialschicht 140L strukturiert werden, um Pfeiler-Halbleiterkanäle 140 zu bilden. Durch anisotropes Ätzen unmaskierter Abschnitte der Halbleiterkanalmaterialschicht 140 selektiv zu der ferroelektrischen Dielektrikumschicht 130 unter Verwendung des zweidimensionalen Arrays von Ätzmaskenmaterialabschnitten als eine Ätzmaske können die verbleibenden Abschnitte der Halbleiterkanalmaterialschicht 140 so strukturiert werden, dass sie das zweidimensionale Array aus Pfeiler-Halbleiterkanälen umfassen. Allgemein kann ein zweidimensionales Array aus Pfeiler-Halbleiterkanälen 140 über der ferroelektrischen Dielektrikumschicht 130 gebildet werden. Jede Reihe von Pfeiler-Halbleiterkanälen 140 wird über einer jeweiligen der ersten Metallleitungen 122 gebildet und ist mit dieser kapazitiv gekoppelt. Zusätzlich, wie in den 14A und 14B gezeigt, kann der Ätzprozess, der den Pfeiler-Halbleiterkanal 140 strukturiert, auch die Zwischenmetallelektrode 142L ätzen und strukturieren, um die obere Metallplatte 142 zwischen dem Pfeiler-Halbleiterkanal 140 und der ferroelektrischen Dielektrikumschicht 130 zu bilden, wie in 4B gezeigt. Insofern können die obere Metallplatte 142, die ferroelektrische Dielektrikumschicht 130 und die erste Metallleitung 122 verwendet werden, um eine Metall-Ferro-Metall-Übergangs-Speicherzellenvorrichtung zu bilden. Solche Speicherzellenvorrichtungen können eine verbesserte Speicherlebensdauer und - datenhaltedauer aufweisen. Nachdem der Pfeiler-Halbleiterkanal 140 gebildet wurde, kann das Photoresistmaterial (nicht gezeigt) zum Beispiel durch Ashing oder einen chemischen Prozess entfernt werden.
  • 15A ist eine vertikale Querschnittsansicht der Struktur der zweiten alternativen Ausführungsform entlang einer ersten horizontalen Richtung hd1 (das heißt, der Ebene B-B') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung. 15B ist eine vertikale Querschnittsansicht der zweiten alternativen Ausführungsform-Struktur entlang einer zweiten horizontalen Richtung hd1 (das heißt, der Ebene A-A') nach dem Abscheiden eines leitfähigen Metallmaterials zum Bilden einer Bitleitung des feldgesteuerten vertikalen Stromschalters gemäß einer Ausführungsform der vorliegenden Offenbarung. Mit Bezug auf die 15A und 15B können die Prozessschritte, wie oben in Bezug auf die 6A-12B beschrieben, durchgeführt werden. Auf diese Weise kann über jeder Speicherzelle 101 eine alternative angesteuerte ferroelektrische Speicherzelle 601 angeordnet werden. Es kann ein zweidimensionales Array aus Speicherzellen 101 bereitgestellt werden. Jede Speicherzelle 101 kann einen unteren Abschnitt eines Pfeiler-Halbleiterkanals 140, einen Abschnitt der ferroelektrischen Dielektrikumschicht 130, der eine flächige Überlappung mit dem Pfeiler-Halbleiterkanal 140 aufweist, und eine Zwischenmetallschicht, die eine obere Elektrode 142 bildet, aufweisen.
  • Die angesteuerte ferroelektrische Speicherzelle 601 kann einen Pfeiler-Halbleiterkanal 140 und einen Abschnitt eines Gate-Elektrodenstreifens 160, der den Pfeiler-Halbleiterkanal 140 seitlich umgibt, aufweisen. Es wird ein zweidimensionales Array aus angesteuerten ferroelektrischen Speicherzellen 201 bereitgestellt. Jede angesteuerte ferroelektrische Speicherzelle 201 enthält eine Reihenschaltung aus einem Speicherelement 101, einer angesteuerten ferroelektrischen Speicherzelle 601 und einer metallischen oberen Elektrode, die ein Abschnitt einer zweiten Metallleitung 182 ist. Somit umfasst jede angesteuerte ferroelektrische Speicherzelle 201 eine metallische untere Elektrode, die ein Abschnitt einer ersten Metallleitung 122 sein kann, einen Abschnitt einer ferroelektrischen Dielektrikumschicht 130, eine obere Elektrode 142, einen Pfeiler-Halbleiterkanal 140, einen Abschnitt einer Gate-Dielektrikumschicht 150, einen Abschnitt eines Gate-Elektrodenstreifens 160, und eine metallische obere Elektrode, die ein Abschnitt einer zweiten Metallleitung 182 ist.
  • 16A ist eine perspektivische Teilansicht einer Halbleiterspeichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 16B ist eine schematische Draufsicht der Halbleiterspeichervorrichtung von 16A. 16C ist eine perspektivische Teilquerschnittsansicht der Halbleiterspeichervorrichtung von 16A entlang der Speicherstrukturen der Halbleiterspeichervorrichtung. 16D ist eine vergrößerte Querschnittsansicht eines Abschnitts P von 16C. 17A ist eine vertikale perspektivische Teilquerschnittsansicht einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 17B ist eine vergrößerte Querschnittsansicht eines Abschnitts P von 17A.
  • Zum Beispiel kann 16A eine perspektivische Ansicht eines fertigen zweidimensionalen Arrays 300 aus angesteuerten ferroelektrischen Speicherzellen 200, wie in den 12A und 12B gezeigt, veranschaulichen. Das zweidimensionale Array 300 aus angesteuerten ferroelektrischen Speicherzellen 200 weist ein zweidimensionales Array aus feldgesteuerten vertikalen Stromschaltern 600 auf. Jede angesteuerte ferroelektrische Speicherzelle 200 kann einen feldgesteuerten vertikalen Stromschalter 600 aufweisen, der über, und in Kopplung mit, einem Speicherelement (100, 101) gebildet ist (siehe 12A, 12B, 15A, 15B, 16D und 17B). Der feldgesteuerte vertikale Stromschalter 600 umfasst einen Gate-Elektrodenstreifen 160 und eine Gate-Dielektrikumschicht 150, die einen Pfeiler-Halbleiterkanal 140 umgibt. Ein distales Ende 140S des Pfeiler-Halbleiterkanals 140 kann elektrisch mit einer zweiten Metallleitung 182 gekoppelt sein. Ein proximales Ende 140D des Pfeiler-Halbleiterkanals 140 kann mit einem Speicherelement 100, 101 elektrisch in Reihe geschaltet sein.
  • Das Speicherelement 100, 101 kann ein Metall-Ferroelektrikum-Metall-Kondensator-Speicherelement (MFM-Kondensator-Speicherelement) 100 oder ein Metall-Ferroelektrikum-Halbleiter-Kondensator-Speicherelement (MFS-Kondensator-Speicherelement) 100 umfassen. Zum Beispiel kann, Mit Bezug auf die 12A, 12B und 16D, in einer Ausführungsform das Speicherelement 100 einen ferroelektrischen Tunnelübergang eines Metall-Ferroelektrikum-Halbleiter-Kondensators (MFS-Kondensators) aufweisen, der als eine Kondensator- oder Ferroelektrische-Tunnelübergangs-Speicherzelle arbeitet. Wie in den 12A, 12B und16D gezeigt, kann eine ferroelektrische Dielektrikumschicht 130 zwischen einer ersten Metallleitung 122 aus elektrisch leitfähigem Metall und einem Pfeiler-Halbleiterkanal 140 angeordnet werden. In einer solchen Ausführungsform kann ein unterer Abschnitt des Pfeiler-Halbleiterkanals 140 als eine obere Elektrode der Kondensator- oder FTJ-Speichervorrichtung fungieren. Ein oberer Abschnitt der ersten Metallleitung 122 kann als eine untere Elektrode der Kondensator- oder der FTJ-Speichervorrichtung fungieren. Die erste Metallleitung 122 kann mit einer ersten Metallleitungs-Durchkontaktierung 128 gekoppelt sein, die sich vertikal durch die dielektrischen Interconnect-Schichten erstrecken kann.
  • In einer anderen Ausführungsform, wie in den 15A, 15B, 17A und 17B veranschaulicht, kann ein fertiggestelltes zweidimensionales Array 301 aus angesteuerten ferroelektrischen Speicherzellen 201 bereitgestellt werden. Das zweidimensionale Array 301 aus angesteuerten ferroelektrischen Speicherzellen 201 ähnelt dem in 16A gezeigten zweidimensionalen Array 300 aus angesteuerten ferroelektrischen Speicherzellen 200. In dem zweidimensionalen Array 301 aus angesteuerten ferroelektrischen Speicherzellen 201 kann jedoch eine Zwischenmetallelektrode 142 zwischen der ferroelektrischen Dielektrikumschicht 130 und dem Pfeiler-Halbleiterkanal 140 gebildet werden. In einer solchen Ausführungsform kann ein Metall-Ferroelektrikum-Metall-Kondensator (MFM-Kondensator) unter Verwendung eines oberen Abschnitts der ersten Metallleitung 122 als eine untere Metallplatte, der ferroelektrischen Dielektrikumschicht 130 als ein Zwischenknotendielektrikum und der Zwischenmetallelektrode 142 als eine obere Metallplatte gebildet werden. Die Zwischenmetallelektrode 142 kann mit dem Pfeiler-Halbleiterkanal 140 elektrisch in Reihe geschaltet sein.
  • Mit Bezug auf die 1A - 12B und 16A - 16D, zusammen und gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung, kann eine Halbleitervorrichtung 300 bereitgestellt werden, die mindestens eine angesteuerte ferroelektrische Speicherzelle 200, 201 aufweist, wobei jede der angesteuerten ferroelektrischen Speicherzellen 200, 201 eine dielektrische Materialschicht 120 aufweist, die über einem Substrat 110 angeordnet ist. Die Speicherzelle 200, 201 umfasst des Weiteren eine metallische untere Elektrode 122 und eine ferroelektrische Dielektrikumschicht 130, die eine Oberseite der metallischen untere Elektrode 122 kontaktiert. Die angesteuerte ferroelektrische Speicherzelle 200, 201 enthält des Weiteren einen Pfeiler-Halbleiterkanal 140, der über der ferroelektrischen Dielektrikumschicht 130 liegt und durch die ferroelektrische Dielektrikumschicht 130 kapazitiv mit der metallischen unteren Elektrode 122 gekoppelt ist. Wie in den 12A, 12B, 15A und 15B gezeigt, weist die ferroelektrische Speicherzelle 200, 201 des Weiteren eine Gate-Dielektrikumschicht 150 auf, die einen horizontalen Gate-Dielektrikum-Abschnitt 150H, der über der ferroelektrischen Dielektrikumschicht 130 liegt, und einen röhrenförmigen Gate-Dielektrikum-Abschnitt 150T, der den Pfeiler-Halbleiterkanal 140 seitlich umgibt, umfasst. Die angesteuerte ferroelektrische Speicherzelle 200 weist außerdem einen Gate-Elektrodenstreifen 160 auf, der über dem horizontalen Gate-Dielektrikum 150H liegt und den röhrenförmigen Gate-Dielektrikum 150T seitlich umgibt. Wie in den 12A, 12B, 15A und 15B gezeigt, weist die ferroelektrische Speicherzelle 200, 201 des Weiteren einen Gate-Elektrodenstreifen 160 auf, der einen horizontalen Gate-Elektrodenstreifenabschnitt 160H, der über dem horizontalen Gate-Dielektrikum-Abschnitt 150H liegt, und einen röhrenförmigen Gate-Elektrodenstreifenabschnitt 160T, der den röhrenförmigen Gate-Dielektrikum-Abschnitt 150T seitlich umgibt, umfasst. Der horizontale Abschnitt des Gate-Elektrodenstreifens 160H kann mit einer Gate-Elektroden-Durchkontaktierung 168 gekoppelt sein, die sich vertikal durch die dielektrischen Interconnect-Schichten erstrecken kann. Die angesteuerte ferroelektrische Speicherzelle 200, 201 weist des Weiteren eine metallische obere Elektrode 182 auf, die eine Oberseite des Pfeiler-Halbleiterkanals 140 kontaktiert. Die metallische obere Elektrode 182 kann mit einer metallischen oberen Elektroden-Durchkontaktierung 188 gekoppelt sein, die sich vertikal durch die dielektrischen Interconnect-Schichten erstrecken kann.
  • In verschiedenen Ausführungsformen kann der Pfeiler-Halbleiterkanal 140 der Speicherzelle 200 eine Unterseite aufweisen, die in Kontakt mit einer Oberseite der ferroelektrischen Dielektrikumschicht 130 steht; und die angesteuerte ferroelektrische Speicherzelle 200 umfasst einen Metall-Ferroelektrikum-Halbleiter-Kondensator (MFS-Kondensator) 100.
  • In einer Ausführungsform der Halbleitervorrichtung 301 kontaktiert eine Zwischenmetallelektrode 142 eine Unterseite des Pfeiler-Halbleiterkanals 140 und eine Oberseite der ferroelektrischen Dielektrikumschicht 130; und die angesteuerte ferroelektrische Speicherzelle 201 umfasst einen Metall-Ferroelektrikum-Metall-Kondensator (MFM-Kondensator) 101.
  • In einer Ausführungsform der Halbleitervorrichtung 301 stimmt ein Umfangsrand einer Oberseite der Zwischenmetallelektrode 142 mit einem Umfangsrand der Unterseite des Pfeiler-Halbleiterkanals 140 zusammen.
  • In einer Ausführungsform der Halbleitervorrichtung 300 können der horizontale Gate-Dielektrikum-Abschnitt 150H und der röhrenförmige Gate-Dielektrikum-Abschnitt 150T verbundene Abschnitte einer sich kontinuierlich erstreckenden dielektrischen Materialschicht 150 sein und die gleiche Dicke und die gleiche Materialzusammensetzung aufweisen.
  • In einer Ausführungsform der Halbleitervorrichtung 300 umfasst der Gate-Elektrodenstreifen 160 einen horizontalen Gate-Elektrodenstreifenabschnitt 160H und einen röhrenförmigen Gate-Elektrodenstreifenabschnitt 160T, die miteinander verbundene Abschnitte eines sich kontinuierlich erstreckenden Gate-Elektrodenstreifenmaterials und von einer gleichen Materialzusammensetzung sein können.
  • In einer Ausführungsform der Halbleitervorrichtung 300 befindet sich eine ringförmige Oberseite des röhrenförmigen Gate-Dielektrikum-Abschnitts 150T in derselben horizontalen Ebene wie die Oberseite des Pfeiler-Halbleiterkanals 140.
  • In einer Ausführungsform der Halbleitervorrichtung 300 umfasst der rohrförmige Gate-Elektrodenstreifenabschnitt 160T eine ringförmige Oberseite 161, die vertikal von der oberen Elektrode 182 um einen gleichmäßigen vertikalen Abstand beabstandet ist.
  • In einer Ausführungsform der Halbleitervorrichtung 300 kann die Halbleitervorrichtung 300 mindestens eine Reihe angesteuerter ferroelektrischer Speicherzellen 200 umfassen, wobei jede der angesteuerten ferroelektrischen Speicherzellen 200 innerhalb jeder Reihe angesteuerter ferroelektrischer Speicherzellen entlang einer ersten horizontalen Richtung angeordnet sein kann. Darüber hinaus umfassen metallische untere Elektroden 122 jeder Reihe angesteuerter ferroelektrischer Speicherzellen 200 Abschnitte einer jeweiligen ersten Metallleitung 122, die sich seitlich entlang der ersten horizontalen Richtung erstrecken; und metallische obere Elektroden jeder Reihe angesteuerter ferroelektrischer Speicherzellen umfassen Abschnitte einer jeweiligen zweiten Metallleitung 182, die sich seitlich entlang der zweiten horizontalen Richtung erstrecken.
  • In einer Ausführungsform kann die Halbleitervorrichtung 300 ein zweidimensionales Array aus angesteuerten ferroelektrischen Speicherzellen aufweisen, wobei das zweidimensionale Array aus angesteuerten ferroelektrischen Speicherzellen mehrere Spalten aus angesteuerten ferroelektrischen Speicherzellen 200 und mehrere Reihen aus angesteuerten ferroelektrischen Speicherzellen 200 umfasst. Jede Reihe angesteuerter ferroelektrischer Speicherzellen 200 kann einen jeweiligen Satz aus angesteuerten ferroelektrischen Speicherzellen umfassen, die entlang der ersten horizontalen Richtung mit einer ersten Periodizität angeordnet sind. Jede Spalte aus angesteuerten ferroelektrischen Speicherzellen 200 kann einen jeweiligen Satz aus angesteuerten ferroelektrischen Speicherzellen umfassen, die entlang der zweiten horizontalen Richtung mit einer zweiten Periodizität angeordnet sind. Darüber hinaus kann jede Spalte aus angesteuerten ferroelektrischen Speicherzellen 200 einen Gate-Elektrodenstreifen 160 umfassen, wobei der Gate-Elektrodenstreifen 160 einen jeweiligen Abschnitt eines sich kontinuierlich erstreckenden Streifens aus Gate-Elektrodenmaterial 160 umfassen kann, der jeden Pfeiler-Halbleiterkanal 140 innerhalb der Spalte aus angesteuerten ferroelektrischen Speicherzellen 200 seitlich umgibt.
  • Auf diese Weise können die verschiedenen Ausführungsformen eine FeRAM-Vorrichtung (200, 300) bereitstellen, die im BEOL mit einem feldgesteuerten vertikalen Stromschalter 600 hergestellt werden kann, der ein Speicherelement 100 auswählen kann. Das Speicherelement 100 kann einen MFM- oder einen MFS-Kondensator aufweisen. Durch Ausbilden sowohl des Speicherelements 100 als auch des feldgesteuerten vertikalen Stromschalters 600, der ein Speicherelement 100 auswählen kann, im BEOL kann die Speicherdichte erhöht werden, indem die kleinere Fläche, die zum Bilden des feldgesteuerten vertikalen Stromschalters 600, der ein Speicherelement 100 auswählen kann, erforderlich ist, synergistisch genutzt wird. Darüber hinaus kann der feldgesteuerte vertikale Stromschalter 600 direkt mit dem Speicherelement 100 gekoppelt sein. Insofern hat die angesteuerte ferroelektrische Speicherzelle 200, die den feldgesteuerten vertikalen Stromschalter 600 in direktem Kontakt mit einem Speicherelement 100 aufweist, eine kompaktere Konfiguration als anderen Konfigurationen. Andere Konfigurationen können zum Beispiel Transistoren aufweisen, die unterhalb von Wortleitungen oder seitlich von Speicherzellen angeordnet sind. Insofern kann die angesteuerte ferroelektrische Speicherzelle 200 eine höhere Speicherzellendichte als herkömmliche Speicherstrukturen ermöglichen.
  • Darüber hinaus erlaubt der GAA-Gate-Elektrodenstreifen 160, der den Pfeiler-Halbleiterkanal 140 seitlich umgibt, eine bessere Gate-Steuerung. Das Anlegen einer Spannung an den GAA-Gate-Elektrodenstreifen 160 kann den Stromfluss zu dem Speicherelement 100 selektiv steuern. Die Gate-Elektrodenstreifen 160 können eine Gate-Spannung für den feldgesteuerten vertikalen Stromschalter 600 bereitstellen, um den Stromfluss durch den Pfeiler-Halbleiterkanal 140 und zu dem Speicherelement 100 zu steuern.
  • Jedes Speicherelement 100 kann eine ferroelektrische Dielektrikumschicht 130 aufweisen, die eine Tunnelsperre bildet. Dementsprechend können die Speicherelemente 100 als FE-Speicherzellen bezeichnet werden. In verschiedenen Ausführungsformen kontaktiert ein Abschnitt des Pfeiler-Halbleiterkanals 140 (zum Beispiel die Drain-Seite des Kanals) die ferroelektrische Dielektrikumschicht 130 direkt und kann als eine obere Elektrode arbeiten, ein Abschnitt der ersten Metallleitung 122 kann als die untere Elektrode arbeiten, und ein Abschnitt der ferroelektrischen Dielektrikumschicht 130 kann als die FE-Tunnelsperre arbeiten.
  • In verschiedenen Ausführungsformen kann das Speicherelement 100 als ein ferroelektrischer Tunnelübergang (Ferroelectric Tunneling Junction, FTJ) arbeiten. Genauer gesagt, kann die FE-Tunnelsperre ein ferroelektrischer Film sein, der dünn genug ist, damit das Tunneln von Elektronen durch ihn hindurch möglich wird. Zum Beispiel kann die FE-Tunnelsperre 130 etwa 1 Nanometer (nm) bis etwa 50 nm dick sein, wie zum Beispiel etwa 5 nm bis etwa 25 nm oder etwa 10 nm dick.
  • Gemäß einer anderen Ausführungsform der vorliegenden Offenbarung wird eine Halbleitervorrichtung 300 bereitgestellt, die umfasst: mindestens ein zweidimensionales Array aus angesteuerten ferroelektrischen Speicherzellen 200, wobei jedes des mindestens einen zweidimensionalen Arrays aus angesteuerten ferroelektrischen Speicherzellen 200 umfasst: erste Metallleitungen 122, die in eine erste dielektrische Materialschicht 120 eingebettet sind und sich seitlich entlang einer ersten horizontalen Richtung erstrecken; eine ferroelektrische Dielektrikumschicht 130, die sich kontinuierlich über die ersten Metallleitungen 122 erstreckt; ein zweidimensionales Array aus Pfeiler-Halbleiterkanälen 140, die über der ferroelektrischen Dielektrikumschicht 130 liegen, wobei jede Reihe von Pfeiler-Halbleiterkanälen 140 entlang der ersten horizontalen Richtung angeordnet ist und kapazitiv mit einer jeweiligen der ersten Metallleitungen 122 gekoppelt ist; eine Gate-Dielektrikumschicht 150, die einen horizontalen Gate-Dielektrikum-Abschnitt, der über der ferroelektrischen Dielektrikumschicht 130 liegt, und einen röhrenförmigen Gate-Dielektrikum-Abschnitt, der die Pfeiler-Halbleiterkanäle 140 seitlich umgibt, umfasst; Gate-Elektrodenstreifen 160, die seitlich eine jeweilige Spalte von Pfeiler-Halbleiterkanälen 140 umgeben, die entlang der zweiten horizontalen Richtung angeordnet und entlang der ersten horizontalen Richtung seitlich voneinander beabstandet sind; und zweite Metallleitungen 182, die in eine zweite dielektrische Materialschicht 180 eingebettet sind, sich seitlich entlang der ersten horizontalen Richtung erstrecken, und Oberseiten einer jeweiligen Reihe von Pfeiler-Halbleiterkanälen 140 kontaktieren.
  • In einer Ausführungsform kontaktiert der Pfeiler-Halbleiterkanal 140 der Halbleitervorrichtung 300 eine Oberseite der ferroelektrischen Dielektrikumschicht 130. In einer anderen Ausführungsform umfasst jedes des mindestens einen zweidimensionalen Arrays aus angesteuerten ferroelektrischen Speicherzellen 201 ein zweidimensionales Array aus Zwischenmetallelektroden 142 in Kontakt mit der ferroelektrischen Dielektrikumschicht 130 und mit einem jeweiligen Pfeiler-Halbleiterkanal 140 innerhalb des zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen 140.
  • 18 ist eine perspektivische Teilquerschnittsansicht einer Halbleiterspeichervorrichtung 400 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Mit Bezug auf 18 umfasst die Speichervorrichtung 400 ein erstes zweidimensionales Array 300A aus angesteuerten ferroelektrischen Speicherzellen und ein zweites zweidimensionales Array 300B aus angesteuerten ferroelektrischen Speicherzellen, die vertikal gestapelt sind. Jedes des ersten und des zweiten zweidimensionalen Arrays (300A, 300B) aus angesteuerten ferroelektrischen Speicherzellen kann das gleiche sein wie jedes des oben beschriebenen zweidimensionalen Arrays 300 aus angesteuerten ferroelektrischen Speicherzellen. Somit umfasst in einer Ausführungsform der Halbleitervorrichtung 300 mindestens ein zweidimensionales Array aus angesteuerten ferroelektrischen Speicherzellen mehrere zweidimensionale Arrays aus angesteuerten ferroelektrischen Speicherzellen 300A, 300B, die über einem gemeinsamen Substrat angeordnet und vertikal entlang einer vertikalen Richtung gestapelt sind, die senkrecht zu einer Oberseite des gemeinsamen Substrats 110 verläuft.
  • Die Halbleiterspeichervorrichtung 400 kann mehrere zweidimensionale Arrays aus angesteuerten ferroelektrischen Speicherzellen aufweisen, wie zum Beispiel jene, die in den 1A-17B gezeigt sind. Insofern kann die Halbleiterspeichervorrichtung 400 eine erhöhte Speicherdichte bieten als eine Speichervorrichtung, die nur eine einzige Speichervorrichtungsschicht aufweist. Obgleich in 18 zwei zweidimensionale Arrays 300 aus angesteuerten ferroelektrischen Speicherzellen (200 oder 201) gezeigt sind, kann die Speichervorrichtung 400 zusätzliche zweidimensionale Arrays 300 aus angesteuerten ferroelektrischen Speicherzellen (200 oder 201) aufweisen, wie zum Beispiel 3 bis 20 Interconnect-Speicherschichten. Die kompakte Konfiguration jeder einzelnen Speicherschicht erlaubt eine weitere Erhöhung der Speicherdichte.
  • 19 ist ein Flussdiagramm mit den Schritten zum Bilden einer Halbleiterspeichervorrichtung 300, 301, 400 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Mit Bezug auf die 2A-2C und 19 können in Operation 501 erste Metallleitungen 122, die sich entlang einer ersten horizontalen Richtung erstrecken, innerhalb eines oberen Abschnitts einer dielektrischen Materialschicht 120 gebildet werden. Mit Bezug auf die 3A-3C und 19 kann in Operation 502 eine ferroelektrische Dielektrikumschicht 130 über Oberseiten der ersten Metallleitungen 122 abgeschieden werden. Mit Bezug auf die 4A-5B und 19 kann in Operation 503 ein zweidimensionales Array aus Pfeiler-Halbleiterkanälen 140 über der ferroelektrischen Dielektrikumschicht 130 gebildet werden, wobei jede Reihe von Pfeiler-Halbleiterkanälen 140 über einer jeweiligen der ersten Metallleitungen 122 gebildet und kapazitiv mit dieser gekoppelt ist. Mit Bezug auf die 6A, 6B und 19 kann in Operation 504 eine Gate-Dielektrikumschicht 150 über dem zweidimensionalen Array aus Pfeiler-Halbleiterkanälen 140 abgeschieden werden. Mit Bezug auf die 7A-11A und 19 können in Operation 505 Gate-Elektrodenstreifen 160 über der Gate-Dielektrikumschicht 150 gebildet werden, wobei jeder der Gate-Elektrodenstreifen 160 seitlich eine entsprechende Spalte von Pfeiler-Halbleiterkanälen 140 umgibt. Mit Bezug auf die 12A, 12B und 19 können in Operation 506 zweite Metallleitungen 182 über dem zweidimensionalen Array aus Pfeiler-Halbleiterkanälen 140 gebildet werden, wobei jede der zweiten Metallleitungen 182 direkt auf Oberseiten einer jeweiligen Reihe von Pfeiler-Halbleiterkanälen 140 gebildet werden kann.
  • Gemäß verschiedenen Ausführungsformen werden Speicherstrukturen und - vorrichtungen bereitgestellt, die eine höhere Speicherzellendichte als frühere Speicherkonfigurationen bieten.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63042025 [0001]

Claims (20)

  1. Halbleitervorrichtung aufweisend: mindestens eine angesteuerte ferroelektrische Speicherzelle aufweisend: - eine dielektrische Materialschicht, die über einem Substrat angeordnet ist; - eine metallische untere Elektrode; und - eine ferroelektrische Dielektrikumschicht, die eine Oberseite der metallischen untere Elektrode kontaktiert; einen Pfeiler-Halbleiterkanal, der über der ferroelektrischen Dielektrikumschicht liegt und durch die ferroelektrische Dielektrikumschicht kapazitiv mit der metallischen unteren Elektrode gekoppelt ist; eine Gate-Dielektrikumschicht, die einen horizontalen Gate-Dielektrikum-Abschnitt, der über der ferroelektrischen Dielektrikumschicht liegt, und einen röhrenförmigen Gate-Dielektrikum-Abschnitt aufweist, der den Pfeiler-Halbleiterkanal seitlich umgibt; einen Gate-Elektrodenstreifen, der einen horizontalen Gate-Elektrodenabschnitt, der über dem horizontalen Gate-Dielektrikum-Abschnitt liegt, und einen röhrenförmigen Gate-Elektrodenabschnitt aufweist, der den röhrenförmigen Gate-Dielektrikum-Abschnitt seitlich umgibt; und eine metallische obere Elektrode, die eine Oberseite des Pfeiler-Halbleiterkanals kontaktiert.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Pfeiler-Halbleiterkanal eine Unterseite in Kontakt mit einer Oberseite der ferroelektrischen Dielektrikumschicht aufweist; und wobei die angesteuerte ferroelektrische Speicherzelle einen Metall-Ferroelektrikum-Halbleiter-Kondensator, MFS-Kondensator, aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Zwischenmetallelektrode eine Unterseite des Pfeiler-Halbleiterkanals und eine Oberseite der ferroelektrischen Dielektrikumschicht kontaktiert; und wobei die angesteuerte ferroelektrische Speicherzelle einen Metall-Ferroelektrikum-Metall-Kondensator, MFM-Kondensator, aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei ein Umfangsrand einer Oberseite der Zwischenmetallelektrode mit einem Umfangsrand der Unterseite des Pfeiler-Halbleiterkanals übereinstimmt.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der horizontale Gate-Dielektrikum-Abschnitt und der röhrenförmige Gate-Dielektrikum-Abschnitt verbundene Abschnitte einer dielektrischen Materialschicht sind, die sich kontinuierlich erstreckt, und eine gleiche Dicke und eine gleiche Materialzusammensetzung aufweisen.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der horizontale Gate-Elektrodenstreifen-Abschnitt und der rohrförmige Gate-Elektrodenstreifen-Abschnitt verbundene Abschnitte eines Gate-Elektrodenstreifenmaterials sind, das sich kontinuierlich erstreckt, und die gleiche Materialzusammensetzung aufweisen.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der röhrenförmige Gate-Elektrodenstreifen-Abschnitt eine ringförmige Oberseite aufweist, die um einen gleichmäßigen vertikalen Abstand vertikal von der oberen Elektrode beabstandet ist.
  8. Halbleitervorrichtung nach Anspruch 1, wobei eine ringförmige Oberseite des röhrenförmigen Gate-Dielektrikum-Abschnitts innerhalb einer gleichen horizontalen Ebene liegt wie die Oberseite des Pfeiler-Halbleiterkanals.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: mindestens eine Reihe angesteuerter ferroelektrischer Speicherzellen, die die mindestens eine angesteuerten ferroelektrische Speicherzelle aufweist, wobei angesteuerte ferroelektrische Speicherzellen innerhalb jeder Reihe angesteuerter ferroelektrischer Speicherzellen entlang einer ersten horizontalen Richtung angeordnet sind, wobei metallische untere Elektroden jeder Reihe angesteuerter ferroelektrischer Speicherzellen Abschnitte einer jeweiligen ersten Metallleitung umfassen, die sich seitlich entlang der ersten horizontalen Richtung erstrecken, wobei metallische obere Elektroden jeder Reihe angesteuerter ferroelektrischer Speicherzellen Abschnitte einer jeweiligen zweiten Metallleitung aufweisen, die sich seitlich entlang der zweiten horizontalen Richtung erstrecken.
  10. Halbleitervorrichtung nach Anspruch 9, ferner aufweisend: ein zweidimensionales Array von angesteuerten ferroelektrischen Speicherzellen, das aufweist: - die mindestens eine Reihe angesteuerter ferroelektrischer Speicherzellen, die mit einer ersten Periodizität entlang einer ersten horizontalen Richtung angeordnet ist; und - mindestens eine Spalte angesteuerter ferroelektrischer Speicherzellen, die mit einer zweiten Periodizität entlang einer zweiten horizontalen Richtung angeordnet ist, wobei die mindestens eine Spalte angesteuerter ferroelektrischer Speicherzellen einen jeweiligen Satz angesteuerter ferroelektrischer Speicherzellen umfasst, wobei die mindestens eine Spalte angesteuerter ferroelektrischer Speicherzellen einen Gate-Elektrodenstreifen aufweist, wobei die Gate-Streifenelektrode einen jeweiligen Abschnitt eines sich kontinuierlich erstreckenden Gate-Elektrodenstreifen-Materialstreifens umfasst, der jeden Pfeiler-Halbleiterkanal innerhalb der mindestens einen Spalte angesteuerter ferroelektrischer Speicherzellen seitlich umgibt.
  11. Halbleitervorrichtung aufweisend: mindestens ein zweidimensionales Array angesteuerter ferroelektrischer Speicherzellen, wobei jedes von dem mindestens einen zweidimensionalen Array angesteuerter ferroelektrischer Speicherzellen aufweist: - erste Metallleitungen, die in eine erste dielektrische Materialschicht eingebettet sind und sich seitlich entlang einer ersten horizontalen Richtung erstrecken; und - eine ferroelektrische Dielektrikumschicht, die sich kontinuierlich über die ersten Metallleitungen erstreckt; ein zweidimensionales Array von Pfeiler-Halbleiterkanälen, die über der ferroelektrischen Dielektrikumschicht liegen, wobei jede Reihe von Pfeiler-Halbleiterkanälen entlang der ersten horizontalen Richtung angeordnet ist und kapazitiv mit einer jeweiligen ersten Metallleitung gekoppelt ist; eine Gate-Dielektrikumschicht, die einen horizontalen Gate-Dielektrikum-Abschnitt, der über der ferroelektrischen Dielektrikumschicht liegt, und einen röhrenförmigen Gate-Dielektrikum-Abschnitt aufweist, der die Pfeiler-Halbleiterkanäle seitlich umgibt; Gate-Elektrodenstreifen, die eine jeweilige Spalte von Pfeiler-Halbleiterkanälen seitlich umgeben, welche entlang der zweiten horizontalen Richtung angeordnet sind und entlang der ersten horizontalen Richtung seitlich voneinander beabstandet sind; und zweite Metallleitungen, die in eine zweite dielektrische Materialschicht eingebettet sind, sich seitlich entlang der ersten horizontalen Richtung erstrecken und Oberseiten einer jeweiligen Reihe von Pfeiler-Halbleiterkanälen kontaktieren.
  12. Halbleitervorrichtung nach Anspruch 11, wobei jeder Pfeiler-Halbleiterkanal in dem zweidimensionalen Array von Pfeiler-Halbleiterkanälen eine Oberseite der ferroelektrischen Dielektrikumschicht kontaktiert.
  13. Halbleitervorrichtung nach Anspruch 12, wobei jedes von dem mindestens einen zweidimensionalen Array angesteuerter ferroelektrischer Speicherzellen ein zweidimensionales Array von Zwischenmetallelektroden aufweist, das in Kontakt mit der ferroelektrischen Dielektrikumschicht und mit einem jeweiligen Pfeiler-Halbleiterkanal innerhalb des zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen steht.
  14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, wobei das mindestens eine zweidimensionale Array angesteuerter ferroelektrischer Speicherzellen mehrere zweidimensionale Arrays angesteuerter ferroelektrischer Speicherzellen aufweist, die über einem gemeinsamen Substrat angeordnet sind und entlang einer vertikalen Richtung vertikal gestapelt sind, die senkrecht zu einer Oberseite des gemeinsamen Substrats steht.
  15. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden erster Metallleitungen, die sich entlang einer ersten horizontalen Richtung erstrecken, innerhalb eines oberen Abschnitts einer dielektrischen Materialschicht; Abscheiden einer ferroelektrischen Dielektrikumschicht über Oberseiten der ersten Metallleitungen; Bilden eines zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen über der ferroelektrischen Dielektrikumschicht, wobei jede Reihe von Pfeiler-Halbleiterkanälen über einer jeweiligen ersten Metallleitung gebildet wird und mit dieser kapazitiv gekoppelt ist; Abscheiden einer Gate-Dielektrikumschicht über dem zweidimensionalen Array von Pfeiler-Halbleiterkanälen; Bilden von Gate-Elektrodenstreifen über der Gate-Dielektrikumschicht, wobei jeder der Gate-Elektrodenstreifen eine jeweilige Spalte von Pfeiler-Halbleiterkanälen seitlich umgibt; und Bilden zweiter Metallleitungen über dem zweidimensionalen Array von Pfeiler-Halbleiterkanälen, wobei jede der zweiten Metallleitungen direkt auf Oberseiten einer jeweiligen Reihe von Pfeiler-Halbleiterkanälen gebildet wird.
  16. Verfahren nach Anspruch 15, ferner umfassend: Abscheiden einer dielektrischen Matrixschicht über den Gate-Elektrodenstreifen; und Planarisieren der dielektrischen Matrixschicht, der Gate-Elektrodenstreifen und der Gate-Dielektrikumschicht, wobei jeder Pfeiler-Halbleiterkanal innerhalb des zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen eine jeweilige Oberseite aufweist, die innerhalb einer horizontalen Ebene liegt, welche eine planarisierte Oberseite der dielektrischen Matrixschicht enthält, wobei jeder Gate-Elektrodenstreifen eine Spalte von ringförmigen Oberseiten hat, die innerhalb der horizontalen Ebene liegen, welche die planarisierte Oberseite der dielektrischen Matrixschicht enthält.
  17. Verfahren nach Anspruch 16, ferner umfassend: vertikales Aussparen jeder ringförmigen Oberseite der Gate-Elektrodenstreifen relativ zu der planarisierten Oberseite der dielektrischen Matrixschicht und der Oberseiten des zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen; und Abscheiden eines dielektrischen Füllmaterialrings innerhalb jedes Hohlraums, der durch vertikales Aussparen der ringförmigen Oberseiten der Gate-Elektrodenstreifen gebildet wird.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Bilden des zweidimensionalen Arrays von Pfeiler-Halbleiterkanälen umfasst: Abscheiden einer Halbleiter-Kanalmaterialschicht über der ferroelektrischen Dielektrikumschicht; Bilden eines zweidimensionalen Arrays von Ätzmaskenmaterial-Abschnitten über der Halbleiterkanalmaterialschicht; und anisotropes Ätzen unmaskierter Abschnitte der Halbleiterkanalmaterialschicht selektiv gegenüber der ferroelektrischen Dielektrikumschicht unter Verwendung des zweidimensionalen Arrays von Ätzmaskenmaterialabschnitten als eine Ätzmaske, wobei verbleibende Abschnitte der Halbleiterkanalmaterialschicht das zweidimensionale Array von Pfeiler-Halbleiterkanälen enthalten.
  19. Verfahren nach Anspruch 18, ferner umfassend: Abscheiden einer Zwischenmetallelektrodenmaterialschicht über der ferroelektrischen Dielektrikumschicht, wobei die Halbleiterkanalmaterialschicht auf der Zwischenmetallelektrodenmaterialschicht abgeschieden wird; und Strukturieren der Zwischenmetallelektrodenmaterialschicht zu einem zweidimensionalen Array von Zwischenmetallelektroden unter Verwendung des zweidimensionalen Arrays von Ätzmaskenmaterial-Abschnitten als eine Ätzmaske.
  20. Verfahren nach einem der Ansprüche 15 bis 19, ferner umfassend: Abscheiden einer Gate-Elektrodenmaterialschicht über der Gate-Dielektrikumschicht; Aufbringen und Strukturieren einer Photoresistschicht über der Gate-Elektrodenmaterialschicht, um mehrere strukturierte Photoresiststreifen bereitzustellen, die über einer jeweiligen Spalte von Pfeiler-Halbleiterkanälen liegen; und Ätzen unmaskierter Abschnitte der Gate-Elektrodenmaterialschicht, wobei verbleibende Abschnitte der Gate-Elektrodenmaterialschicht die Gate-Elektrodenstreifen enthalten.
DE102020130395.5A 2020-06-22 2020-11-18 Angesteuerte ferroelektrische speicherzellen für speicherzellen-array und deren herstellungsverfahren Pending DE102020130395A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063042025P 2020-06-22 2020-06-22
US63/042,025 2020-06-22
US17/096,993 2020-11-13
US17/096,993 US11515313B2 (en) 2020-06-22 2020-11-13 Gated ferroelectric memory cells for memory cell array and methods of forming the same

Publications (1)

Publication Number Publication Date
DE102020130395A1 true DE102020130395A1 (de) 2021-12-23

Family

ID=78061901

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020130395.5A Pending DE102020130395A1 (de) 2020-06-22 2020-11-18 Angesteuerte ferroelektrische speicherzellen für speicherzellen-array und deren herstellungsverfahren

Country Status (5)

Country Link
US (2) US11515313B2 (de)
KR (1) KR20210157841A (de)
CN (1) CN113517294A (de)
DE (1) DE102020130395A1 (de)
TW (1) TWI769750B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764304B2 (en) * 2021-07-28 2023-09-19 Powerchip Semiconductor Manufacturing Corporation Semiconductor device and method of manufacturing the same
KR102633513B1 (ko) * 2022-02-21 2024-02-06 한국과학기술원 강유전체 기반 메모리 소자 및 그 제조 방법
TWI833296B (zh) * 2022-05-25 2024-02-21 南亞科技股份有限公司 具有突出字元線的記憶體元件
US11978500B2 (en) 2022-05-25 2024-05-07 Nanya Technology Corporation Memory device having protrusion of word line

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8213226B2 (en) * 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US11355381B2 (en) * 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
WO2012121265A1 (en) * 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
KR20140058278A (ko) * 2012-11-06 2014-05-14 삼성전자주식회사 저항성 메모리 소자, 저항성 메모리 어레이 및 저항성 메모리 소자의 제조 방법
US9780100B1 (en) * 2016-09-23 2017-10-03 International Business Machines Corporation Vertical floating gate memory with variable channel doping profile
US10608085B2 (en) * 2016-12-23 2020-03-31 Imec Vzw Two dimensional field effect transistors
DE102018100114B4 (de) 2017-11-15 2020-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu ihrer herstellung
US11114564B2 (en) 2018-08-21 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric MFM inductor and related circuits
WO2020044560A1 (ja) * 2018-08-31 2020-03-05 株式会社ソシオネクスト 半導体装置及びその製造方法
CN109768087B (zh) * 2018-12-20 2021-04-27 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
US20210375990A1 (en) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Back-end-of-line selector for memory device

Also Published As

Publication number Publication date
US20230090306A1 (en) 2023-03-23
TWI769750B (zh) 2022-07-01
US11515313B2 (en) 2022-11-29
CN113517294A (zh) 2021-10-19
US20210398994A1 (en) 2021-12-23
TW202201741A (zh) 2022-01-01
KR20210157841A (ko) 2021-12-29

Similar Documents

Publication Publication Date Title
DE102020130395A1 (de) Angesteuerte ferroelektrische speicherzellen für speicherzellen-array und deren herstellungsverfahren
DE102020134613A1 (de) Speichervorrichtung und verfahren zur herstellung derselben
DE202019005959U1 (de) Dreidimensionale ferroelektrische Speichervorrichtungen
DE102020128421A1 (de) Durch Abstandhalter definierter Backendtransistor als Speicherauswahl
DE102013103503A1 (de) Resistiver Direktzugriffsspeicher (RRAM) und Verfahren zu seiner Herstellung
DE102021100089B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102018110980B4 (de) Halbleitervorrichtungen
DE102008024519A1 (de) Integrierte Schaltung mit einer ferroelektrischen Speicherzelle und Herstellungsverfahren
DE102021110427A1 (de) Multigate-Auswahlschalter für Speicherzellen und deren Herstellungsverfahren
DE102021110683A1 (de) Speicherzellenbauelement mit dünnschichttransistor-auswahleinrichtung und verfahren zum bilden desselben
DE102020124212B4 (de) Dreidimensionale Speichervorrichtung und Verfahren
DE102020133183A1 (de) Back-end-of-line-selektor für speichervorrichtung
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE102020126631B4 (de) Speicheranordnungen enthaltend Dummy-Bereiche und Verfahren zu ihrer Herstellung
DE102020112783A1 (de) Nichtflüchtige speicheranordnung und herstellungstechnologie
DE102021110748A1 (de) Transistor, der einen wasserstoffdiffusionsbarrierefilm aufweist undverfahren zu dessen ausbildung
DE102021112578A1 (de) Speicherbauelement und verfahren zum bilden davon
DE102021110537A1 (de) Stapelbarer 3D-Speicher und Verfahren zum Herstellen
DE102018107724A1 (de) RRAM-Speicherzelle mit mehreren Filamenten
DE112022003125T5 (de) Magnetoresistives spin-orbit-torque-direktzugriffsspeicher-array
DE102020104126A1 (de) Erzeugung selbstausgerichteter heizelemente für pcram
DE102020122380B3 (de) Datenspeicherelement und herstellungsverfahren dafür
DE102021120227A1 (de) Dotierter seitenwand-abstandshalter / dotierte ätzstoppschicht für speicher
DE102021105045A1 (de) Speichermatrix und verfahren zu deren herstellung
US20230209836A1 (en) Memory device and method for fabricating the same

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115850

Ipc: H10B0051000000