WO2020044560A1 - 半導体装置及びその製造方法 - Google Patents

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英俊 田中
祖父江　功弥
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • VNWs using vertical nanowires (Vertical Nanowires: VNWs) having a semiconductor material vertically erected on a semiconductor substrate.
  • VNW element includes a VNW diode, a VNW transistor, a VNW resistance element, and the like.
  • VNW elements resistance elements have been proposed in addition to diodes and transistors. However, at present, only the idea of applying the technology of the VNW element to the resistance element is present, and the specific structure and arrangement of the resistance element have not yet been studied.
  • the present invention has been made in view of the above problems, and provides a specific structure and arrangement of resistance elements in a semiconductor device including a functional element having a projection of a semiconductor material, and a method of manufacturing the semiconductor device.
  • the purpose is to do.
  • One embodiment of a semiconductor device includes a semiconductor substrate, a first protrusion including a semiconductor material, the first protrusion provided to protrude from the semiconductor substrate, a first insulating film provided on a side surface of the first protrusion, and a gate insulating film.
  • the semiconductor device includes a first conductive pattern provided on the film, and a resistance element provided above the semiconductor substrate and having a second conductive pattern having the same material as the first conductive pattern.
  • One embodiment of a method for manufacturing a semiconductor device includes a step of forming a first projection having a semiconductor material on a semiconductor substrate and projecting from the semiconductor substrate, and forming an insulating film on a side surface of the first projection and on the semiconductor substrate. Forming a conductive film on the insulating film; patterning the insulating film and the conductive film to form a gate insulating film and a gate electrode on a side surface of the first protrusion; Forming a conductive pattern of a resistive element above the resistive element.
  • the specific structure and arrangement of the resistive element in the semiconductor device including the functional element having the protrusion of the semiconductor material and the method of manufacturing the semiconductor device are realized.
  • FIG. 1 is a sectional view illustrating a schematic configuration of the semiconductor device according to the first embodiment.
  • FIG. 2A is a schematic cross-sectional view showing a method of forming a gate electrode in the order of steps.
  • FIG. 2B is a schematic cross-sectional view showing the method of forming the gate electrode in the order of steps, following FIG. 2A.
  • FIG. 2C is a schematic cross-sectional view showing the method of forming the gate electrode in the order of steps, following FIG. 2B.
  • FIG. 2D is a schematic cross-sectional view showing the method of forming the gate electrode in the order of steps, following FIG. 2C.
  • FIG. 3A is a plan view illustrating a schematic configuration of the semiconductor device according to the second embodiment.
  • FIG. 3A is a plan view illustrating a schematic configuration of the semiconductor device according to the second embodiment.
  • FIG. 3B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 3A.
  • FIG. 3C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 3A.
  • FIG. 4A is a cross-sectional view showing a cross-section along II of FIG. 3A.
  • FIG. 4B is a simplified sectional view corresponding to FIG. 4A.
  • FIG. 5A is a plan view illustrating a schematic configuration of a semiconductor device according to a modification of the second embodiment.
  • FIG. 5B is a simplified cross-sectional view showing a cross-section along II of FIG. 5A.
  • FIG. 6A is a plan view illustrating a schematic configuration of the semiconductor device according to the third embodiment.
  • FIG. 6B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 6A.
  • FIG. 6C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 6A.
  • FIG. 7A is a cross-sectional view showing a cross-section along II of FIG. 6A.
  • FIG. 7B is a simplified sectional view corresponding to FIG. 7A.
  • FIG. 7C is a cross-sectional view showing a cross-section along II-II in FIG. 6A.
  • FIG. 8 is an equivalent circuit diagram showing a connection state of the semiconductor device according to the third embodiment.
  • FIG. 9A is a plan view illustrating a schematic configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 9A is a plan view illustrating a schematic configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 9B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 9A.
  • FIG. 9C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 9A.
  • FIG. 10A is a cross-sectional view showing a cross-section along II of FIG. 9A.
  • FIG. 10B is a simplified sectional view corresponding to FIG. 10A.
  • FIG. 11 is an equivalent circuit diagram showing how capacitive coupling is formed between the resistance element and the power supply line Vss.
  • FIG. 12A is a plan view illustrating a schematic configuration of the semiconductor device according to the fifth embodiment.
  • FIG. 12B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG.
  • FIG. 12A is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 12A.
  • FIG. 13 is an equivalent circuit diagram showing a connection state of the semiconductor device according to the fifth embodiment.
  • FIG. 14A is a plan view illustrating a schematic configuration of the semiconductor device according to the sixth embodiment.
  • FIG. 14B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 14A.
  • FIG. 14C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 14A.
  • FIG. 15 is an equivalent circuit diagram showing a connection state of the semiconductor device according to the sixth embodiment.
  • FIG. 14A is a plan view illustrating a schematic configuration of the semiconductor device according to the sixth embodiment.
  • FIG. 14B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 14A.
  • FIG. 14C is a plan
  • FIG. 16A is a plan view illustrating a schematic configuration of a semiconductor device according to Modification Example 1 of the sixth embodiment.
  • FIG. 16B is a plan view showing a schematic configuration excluding the configuration above the VNW element from FIG. 16A.
  • FIG. 16C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 16A.
  • FIG. 17 is a simplified cross-sectional view showing a cross-section along II of FIG. 16A.
  • FIG. 18 is an equivalent circuit diagram of a semiconductor device according to a first modification of the sixth embodiment.
  • FIG. 19A is a plan view illustrating a schematic configuration of a semiconductor device according to Modification 2 of the sixth embodiment.
  • FIG. 19B is a plan view showing a schematic configuration excluding the configuration above the VNW element from FIG. 19A.
  • FIG. 19C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 19A.
  • FIG. 20 is a simplified sectional view showing a section taken along the line II of FIG. 19A.
  • FIG. 21 is an equivalent circuit diagram of a semiconductor device according to a second modification of the sixth embodiment.
  • FIG. 22 is a simplified cross-sectional view of Modification 3 of the sixth embodiment, corresponding to a cross-section along II of FIG. 19A of Modification 2.
  • FIG. 23A is a simplified cross-sectional view of a semiconductor device according to a first aspect of the seventh embodiment, and corresponds to FIG.
  • FIG. 23B is an equivalent circuit diagram of the resistance element according to the first mode of the seventh embodiment.
  • FIG. 24A is a simplified cross-sectional view of a semiconductor device according to a second aspect of the seventh embodiment, and corresponds to FIG. 4B of the second embodiment.
  • FIG. 24B is an equivalent circuit diagram of the resistance element according to the second mode of the seventh embodiment.
  • FIG. 25A is a plan view illustrating a schematic configuration of the semiconductor device according to the eighth embodiment.
  • FIG. 25B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 25A.
  • FIG. 25C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 25A.
  • FIG. 25A is a plan view illustrating a schematic configuration of the semiconductor device according to the eighth embodiment.
  • FIG. 25B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 25A.
  • FIG. 26 is a simplified sectional view showing a section taken along the line II of FIG. 25A.
  • FIG. 27 is an equivalent circuit diagram of the CR timer circuit according to the eighth embodiment.
  • FIG. 28A is a plan view illustrating a schematic configuration of a semiconductor device according to a modification of the eighth embodiment.
  • FIG. 28B is a plan view showing a schematic configuration of FIG. 28A excluding the configuration above the VNW structure.
  • FIG. 28C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 28A.
  • FIG. 29 is a simplified cross-sectional view showing a cross-section along II of FIG. 28A.
  • FIG. 30 is an equivalent circuit diagram of a CR timer circuit according to a modification of the eighth embodiment.
  • FIG. 31A is a plan view illustrating a schematic configuration of the semiconductor device according to the ninth embodiment.
  • FIG. 31B is a plan view showing a schematic configuration of FIG. 31A excluding the configuration above the VNW structure.
  • FIG. 31C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 31A.
  • FIG. 32 is a simplified cross-sectional view showing a cross-section along II of FIG. 31A.
  • FIG. 33 is an equivalent circuit diagram of the semiconductor device according to the ninth embodiment.
  • FIG. 1 is a sectional view illustrating a schematic configuration of the semiconductor device according to the first embodiment.
  • This semiconductor device has a VNW transistor 1A and a resistance element 1B.
  • VNW transistor 1A is arranged in VNW transistor arrangement region 10A.
  • the resistance element 1B is arranged in the resistance element arrangement region 10B.
  • the VNW may be a VNW diode instead of the VNW transistor.
  • the substrate 11 is, for example, a substrate of a compound or an alloy of bulk Si, germanium (Ge), Si or Ge, and further, SiC, SiP, SiPC, GaAs, GaP, InP, InAs, In, Sb, SiGe, GaAcP, AlInAs,
  • the substrate is made of one or a combination of GaInAs, GaInP, and GaInAsP.
  • An SOI substrate can also be used.
  • the VNW transistor arrangement region 10A is defined by the STI element isolation region 16.
  • the resistance element arrangement region 10B is defined by the STI element isolation region 16.
  • the STI element isolation region 16 is formed by filling an opening formed in the substrate 11 with an insulating material.
  • the insulating material may be, for example, SiO, PSG (phosphosilicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), USG (undoped silicate glass), or a combination thereof.
  • a well 12A having, for example, N-type conductivity is formed in the substrate 11.
  • a well 12B having, for example, an N-type conductivity is formed in the resistance element arrangement region 10B.
  • the wells 12A and 12B are formed by ion-implanting N-type impurities into the substrate 11.
  • As the N-type impurity one or more selected from As, P, Sb, and N are used.
  • an impurity region 13A having a conductivity type opposite to that of the well 12A, for example, a P-type conductivity is formed above the well 12A in the substrate 11.
  • a silicide layer 15A is formed on the surface of the substrate 11 above the impurity region 13A.
  • an impurity region 13B having a conductivity type opposite to that of the well 12B, for example, a P-type conductivity type is formed above the well 12B in the substrate 11.
  • an impurity region 13B having a conductivity type opposite to that of the well 12B, for example, a P-type conductivity type is formed above the well 12B.
  • the impurity regions 13A and 13B are formed by ion-implanting a P-type impurity into the substrate 11.
  • a P-type impurity one or more kinds selected from B, BF 2 , In, and N are used.
  • the silicide layers 15A and 15B are formed by forming a metal film on the surfaces of the impurity regions 13A and 13B and performing a heat treatment to silicide the surfaces of the impurity regions 13A and 13B.
  • a material of the metal film for example, Ni, Co, Mo, W, Pt, Ti, or the like is used.
  • a plurality of protruding semiconductor nanowires 17 are formed on the substrate 11 vertically from the surface of the substrate 11.
  • the semiconductor nanowire 17 has a lower end portion 17a, an upper end portion 17b, and a central portion 17c between the lower end portion 17a and the upper end portion 17b.
  • Lower end portion 17a has a P-type conductivity type and is electrically connected to impurity region 13A.
  • Upper end portion 17b has a P-type conductivity.
  • the central portion 17c has N-type conductivity or is non-doped and serves as a channel region of the transistor.
  • One of the lower end portion 17a and the upper end portion 17b is a source electrode and the other is a drain electrode.
  • a sidewall 18 of an insulating film is formed on a side surface of the upper end portion 17b.
  • the lower end portion 17a and the upper end portion 17b may be N-type, and the central portion 17c may be P-type or non-doped.
  • the formation of the N-type wells 12A and 12B may be omitted.
  • the planar shape of the semiconductor nanowire 17 may be, for example, a circle, an ellipse, a square, or a shape extending in one direction. Note that the term “non-doped” in the present application means a portion of the semiconductor nanowire 17 where the impurity implantation step is not performed.
  • an interlayer insulating film 19 that covers the side surface of the lower end portion 17a of the semiconductor nanowire 17 is formed.
  • the semiconductor nanowire 17 has a lower end portion 17a and an upper end portion 17b formed by ion implantation of a P-type impurity, and a central portion 17c formed by ion implantation of an N-type impurity.
  • a P-type impurity one or more kinds selected from B, BF 2 , In, and N are used.
  • the N-type impurity one or more selected from As, P, Sb, and N are used.
  • the sidewall 18 is formed using an insulator such as SiO 2 , SiN, SiON, SiC, SiCN, or SiOCN.
  • the interlayer insulating film 19 is formed using, for example, an insulator such as SiO 2 , TEOS, PSG, BPSG, FSG, SiOC, SOG, SOP (Spin on Polymers) SiC, or the like.
  • a gate electrode 22A is formed on a side surface of the semiconductor nanowire 17 with a gate insulating film 21 interposed therebetween.
  • a conductive pattern 22B is formed on the gate insulating film 21.
  • the conductive pattern 22B of the resistance element 1B is formed by using the process of forming the gate electrode 22A of the VNW transistor 1A.
  • the gate electrode 22A of the VNW transistor 1A and the conductive pattern 22B of the resistance element 1B are formed by processing a single-layer conductor film in the same step. Therefore, the gate electrode 22A and the conductive pattern 22B are made of the same material. However, each may have a different material.
  • the gate insulating film 21 is formed of, for example, an insulator having a dielectric constant k of 7 or more, such as SiN, Ta 2 O 5 , Al 2 O 3 , HfO 2, or the like.
  • the gate electrode 22A and the conductive pattern 22B are formed using TiN, TaN, TiAl, TaAl, a Ti-containing metal, an Al-containing metal, a W-containing metal, TiSi, NiSi, PtSi, polycrystalline silicon having silicide, or the like as a material.
  • the gate electrode 22A and the conductive pattern 22B are formed, for example, as follows.
  • 2A to 2D are schematic sectional views showing a method of forming the gate electrode 22A and the conductive pattern 22B in the order of steps.
  • an interlayer insulating film 19 is formed above the substrate 11.
  • a projection 23 serving as a semiconductor nanowire is formed in the VNW transistor arrangement region 10A.
  • the projection 23 has a lower end portion 17a and a central portion 17c. Lower end portion 17a is electrically connected to impurity region 13A.
  • the hard mask 24 used for forming the projection 23 remains on the projection 23.
  • a gate insulating film 21 and a conductor film 25 are sequentially formed on the interlayer insulating film 19 so as to cover the protrusions 23 and the hard mask 24, as shown in FIG. 2B.
  • a resist is applied to the entire surface of the conductor film 25, and the resist is patterned by lithography to form resist masks 20A and 20B.
  • the resist mask 20A the resist remains on a portion including the protrusions 23 and the hard mask 24 on the conductor film 25 in the VNW transistor arrangement region 10A.
  • the resist mask 20B the resist remains in a portion on the conductor film 25 in the resistance element arrangement region 10B.
  • the conductor film 25 and the gate insulating film 21 are etched (dry-etched or wet-etched) using the resist masks 20A and 20B, and the gate insulating film 21 and the conductor film 25 are left on the interlayer insulating film 19. Subsequently, as shown in FIG. 2D, the resist masks 20A and 20B are removed by ashing or wet processing. As described above, in the VNW transistor arrangement region 10A, the gate electrode 22A is formed on the interlayer insulating film 19 via the gate insulating film 21 so as to cover the protrusion 23 and the hard mask 24.
  • the gate electrode 22A is a conductive pattern formed by etching the conductive film 25.
  • a conductive pattern 22B is formed on the interlayer insulating film 19 via the gate insulating film 21.
  • the conductive pattern 22B is a conductive pattern formed by etching the conductor film 25.
  • the gate insulation 21 and the conductive pattern 22B may have the same shape in plan view. Thereafter, various steps such as formation of an interlayer insulating film, partial removal of the gate insulating film 21 and the gate electrode 22A, exposure and removal of the hard mask 24, formation of the upper end portion 17b, and the like are performed.
  • a plurality of contact plugs for example, contact plugs 26 and 27 are arranged in the @VNW transistor arrangement region 10A.
  • a plurality of contact plugs, for example, contact plugs 28 and 29 are arranged in the resistance element arrangement region 10B.
  • the contact plug 26 is electrically connected to the silicide layer 15A.
  • Contact plug 27 is electrically connected to gate electrode 22A.
  • the contact plug 28 is electrically connected to one end of the conductive pattern 22B.
  • the contact plug 29 is electrically connected to the other end of the conductive pattern 22B.
  • the contact plugs 26 to 29 are formed of a base film formed so as to cover the inner wall surface of each opening, and a conductive material that fills each opening via the base film.
  • a material for the underlayer for example, Ti, TiN, Ta, TaN, or the like is used.
  • the conductive material for example, Cu, Cu alloy, W, Ag, Au, Ni, Al, Co, Ru or the like is used. When the conductive material is Co or Ru, the formation of the base film may be omitted.
  • a silicide layer 31 is formed on the VNW transistor 1A.
  • the silicide layer 31 is electrically connected to the upper end portion 17b of the semiconductor nanowire 17.
  • the silicide layer 31 is formed by forming a semiconductor material and a metal film on the VNW transistor 1A and performing heat treatment to silicide the semiconductor material.
  • a material of the metal film for example, Ni, Co, Mo, W, Pt, Ti, or the like is used.
  • a plurality of local wirings, for example, local wirings 32 to 34 are arranged in the VNW transistor arrangement area 10A.
  • a plurality of local wirings, for example, local wirings 35 and 36 are arranged in the resistance element arrangement region 10B.
  • the local wiring 32 is electrically connected to the upper surface of the contact plug 26.
  • the local wiring 33 is electrically connected to the upper surface of the contact plug 27.
  • Local wiring 34 is electrically connected to the upper surface of silicide layer 31.
  • the local wiring 35 is electrically connected to the upper surface of the contact plug 28.
  • the local wiring 36 is electrically connected to the upper surface of the contact plug 29.
  • the local wirings 32 to 36 are formed from a base film formed so as to cover the inner wall surface of each opening, and a conductive material that fills each opening via the base film.
  • a material for the underlayer for example, Ti, TiN, Ta, TaN, or the like is used.
  • the conductive material for example, Cu, Cu alloy, W, Ag, Au, Ni, Al, Co, Ru or the like is used. When the conductive material is Co or Ru, the formation of the base film may be omitted.
  • a plurality of wirings, for example, wirings 41 to 43 of the M1 layer are arranged in the VNW transistor arrangement area 10A.
  • the wiring of each M1 layer is arranged above each local wiring.
  • a plurality of wirings, for example, wirings 44 and 45 of the M1 layer are arranged in the resistance element arrangement region 10B.
  • the wiring 41 is electrically connected to the upper surface of the local wiring 32.
  • the wiring 42 is electrically connected to the upper surface of the local wiring 33.
  • the wiring 43 is electrically connected to the upper surface of the local wiring 34.
  • the wiring 44 is electrically connected to the upper surface of the local wiring 35.
  • the wiring 45 is electrically connected to the upper surface of the local wiring 36.
  • the wirings 41 to 45 have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 41 to 45 are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material Cu, Cu alloy, Co, Ru or the like is used.
  • Ti, TiN, Ta, TaN, or the like is used as the base film of the conductive material.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials. These are not limited to this embodiment, and the wiring may be formed in a single damascene structure in other embodiments and modifications.
  • the conductive material of the wirings 41 to 45 is Co or Ru, the formation of a base film of the conductive material may be omitted.
  • interlayer insulating films 46 to 49 are formed by lamination.
  • the VNW transistor 1A, the resistor 1B, and the contact plugs 27 to 29 are formed in the interlayer insulating films 46 and 47.
  • the contact plug 26 is formed in the interlayer insulating films 19, 46, 47.
  • the silicide layer 31 and the local wirings 32 to 36 are formed in the interlayer insulating film 48.
  • the wirings 41 to 45 are formed in the interlayer insulating film 49. Note that the formation of the silicide layer 31 may be omitted, and the local wiring 34 and the upper surface of the semiconductor nanowire 17 may be connected.
  • the interlayer insulating films 46 to 49 are formed using an insulator such as SiO 2 , TEOS, PSG, BPSG, FSG, SiOC, SOG, SOP (Spin on Polymers) SiC, or the like.
  • the gate electrode 22A of the VNW transistor 1A and the conductive pattern 22B of the resistance element 1B are formed by processing a single-layer conductor film 25.
  • the conductive pattern 22B is used as an electric resistor.
  • a conductor film 25 is used as the gate electrode 22A.
  • the conductor film 25 is thinner than the local wirings 32 to 36, for example.
  • the film thickness in the Z direction of the conductor film 25 formed at a position different from the side surface of the semiconductor nanowire 17 (for example, the resistance element arrangement region 10B) is the film thickness of the local wirings 32 to 36 in the Z direction. Smaller than the thickness.
  • the conductor film 25 has a higher resistance value than the local wirings 32 to 36 and the like.
  • This conductor film 25 is applied to the gate electrode 22A of the VNW transistor 1A as well as the conductive pattern 22B that is the conductive pattern of the resistance element 1B.
  • the conductive pattern 22B of the resistance element 1B may also serve as the gate electrode of the transistor.
  • FIG. 3A is a plan view illustrating a schematic configuration of the semiconductor device according to the second embodiment.
  • FIG. 3B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 3A.
  • FIG. 3C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 3A.
  • FIG. 4A is a cross-sectional view showing a cross-section along II of FIG. 3A.
  • FIG. 4B is a simplified sectional view corresponding to FIG. 4A.
  • the illustrated layout is an example.
  • the VNW elements, gate electrodes, various wirings, and the like illustrated to be arranged on adjacent grids may be arranged to be separated by a plurality of grids.
  • a dummy structure STI or the like in the case of an impurity region
  • a VNW element, a gate electrode, or various wirings may be provided in a remote region. This is the same in various embodiments and modified examples described later.
  • This semiconductor device has a resistance element 100 above a substrate 101.
  • the resistance element 100 has, for example, a VNW structure 110 arranged in a matrix in a plan view.
  • a first group 110A and a second group 110B each having a total of 16 VNW structures 110, two in the X direction and eight in the Y direction, are arranged at predetermined intervals.
  • the number and arrangement of the VNW structures 110 are not limited to those shown in FIG. 3B, and the number and arrangement of the VNW structures 110 may be different from those shown in FIG. 3B.
  • the substrate 101 is, for example, a substrate of a compound or an alloy of bulk Si, germanium (Ge), Si or Ge, and further, SiC, SiP, SiPC, GaAs, GaP, InP, InAs, In, Sb, SiGe, GaAcP, AlInAs,
  • the substrate is made of one or a combination of GaInAs, GaInP, and GaInAsP.
  • An SOI substrate can also be used.
  • the arrangement region of the resistance element 100 is defined by the STI element isolation region 106.
  • the STI element isolation region 106 is formed by filling an opening formed in the substrate 101 with an insulating material.
  • the insulating material may be, for example, SiO, PSG (phosphosilicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), USG (undoped silicate glass), or a combination thereof.
  • a well 102 having, for example, a P-type conductivity is formed in a substrate 101.
  • the well 102 is formed by ion-implanting a P-type impurity into the substrate 101.
  • the P-type impurity one or more kinds selected from B, BF 2 , In, and N are used.
  • an impurity region 103 having a conductivity type opposite to that of the well 102, for example, N-type conductivity is formed above the well 102 in the substrate 101.
  • a silicide layer 105 is formed above the impurity region 103 and on the surface of the substrate 101.
  • the impurity region 103 is formed by ion-implanting an N-type impurity into the substrate 101.
  • As the N-type impurity one or more selected from As, P, Sb, and N are used.
  • the silicide layer 105 is formed by forming a metal film on the surface of the impurity region 103 and performing heat treatment to silicide the surface of the impurity region 103.
  • a material of the metal film for example, Ni, Co, Mo, W, Pt, Ti, or the like is used.
  • the semiconductor nanowire 107 has a lower end portion 107a, an upper end portion 107b, and a central portion 107c between the lower end portion 107a and the upper end portion 107b.
  • Lower end portion 107 a has N-type conductivity and is electrically connected to impurity region 103.
  • Upper end portion 107b has N-type conductivity.
  • Central portion 107c has N-type conductivity or is non-doped.
  • a sidewall 108 of an insulating film is formed on the side surface of the upper end portion 107b.
  • the lower end portion 107a and the upper end portion 107b may be N-type, and the central portion 107c may be of N-type conductivity and have a lower impurity concentration than the lower end portion 107a and the upper end portion 107b.
  • the lower end portion 107a and the upper end portion 107b may be P-type, and the central portion 107c may be N-type or non-doped.
  • the substrate 101 is a P-type semiconductor substrate, the formation of the P-type well 102 may be omitted.
  • the planar shape of the semiconductor nanowire 107 may be, for example, a circle, an ellipse, a square, or a shape extending in one direction.
  • an interlayer insulating film 109 covering the side surface of the lower end portion 107a of the semiconductor nanowire 107 is formed.
  • the lower end portion 107a and the upper end portion 107b are formed by ion implantation of an N-type impurity
  • the central portion 107c is formed by ion implantation of a lower impurity concentration than the lower end portion 107a and the upper end portion 107b of the N-type impurity.
  • the N-type impurity one or more selected from As, P, Sb, and N are used.
  • the sidewalls 108 are formed using an insulator such as SiO 2 , SiN, SiON, SiC, SiCN, or SiOCN.
  • the interlayer insulating film 109 is formed using an insulator such as, for example, SiO 2 , TEOS, PSG, BPSG, FSG, SiOC, SOG, SOP (Spin on Polymers) SiC, or the like.
  • the resistance element 100 has a conductive pattern 120 using a gate electrode 112 disposed on a side surface of the semiconductor nanowire 107 of the VNW structure 110.
  • the four VNW structures 110 arranged in the X direction are commonly used.
  • a gate electrode 112 extending in the X direction As described later, these gate electrodes 112 are electrically connected to form substantially one conductive pattern 120.
  • the conductive pattern 120 is used as an electric resistor of the resistance element 100.
  • the gate insulating film 111 for example a dielectric constant k is 7 or more of the insulator, for example SiN, Ta 2 O 5, Al 2 O 3, is formed a HfO 2 or the like as a material.
  • the gate electrode 112 is formed using TiN, TaN, TiAl, TaAl, a Ti-containing metal, an Al-containing metal, a W-containing metal, TiSi, NiSi, PtSi, polycrystalline silicon having silicide, or the like as a material.
  • a plurality of contact plugs for example, contact plugs 113 and 114 are arranged in the resistance element 100. As shown in FIGS. 3B and 4A, a contact plug 113 is electrically connected to one end of each gate electrode 112, and a contact plug 114 is electrically connected to the other end.
  • the contact plugs 113 and 114 are formed of a base film formed so as to cover the inner wall surface of each opening, and a conductive material that fills each opening via the base film.
  • a material for the underlayer for example, Ti, TiN, Ta, TaN, or the like is used.
  • the conductive material for example, Cu, Cu alloy, W, Ag, Au, Ni, Al, Co, Ru or the like is used. When the conductive material is Co or Ru, the formation of the base film may be omitted.
  • a silicide layer 115 is formed on the VNW structure 110.
  • a silicide layer 115 is provided in common for each of the two VNW structures 110 arranged in the X direction.
  • the silicide layer 115 is electrically connected to the upper end portion 107b of the semiconductor nanowire 107.
  • the silicide layer 115 is formed by forming a semiconductor material and a metal film on the VNW structure 110 and performing a heat treatment to silicide the semiconductor material.
  • a material of the metal film for example, Ni, Co, Mo, W, Pt, Ti, or the like is used.
  • a plurality of local wirings for example, local wirings 116, 117, 118, 119, 121 are arranged in the arrangement region of the resistance element 100.
  • Local wiring 116 is electrically connected to the upper surface of contact plug 113.
  • Local wiring 117 is electrically connected to the upper surface of contact plug 114.
  • Local wiring 118 is electrically connected to the upper surface of one silicide layer 115.
  • the local wiring 119 is electrically connected to the upper surface of the other silicide layer 115.
  • the local wirings 116, 117, 118, 119, and 121 are arranged above the gate electrodes 112 along the X direction.
  • the local wirings 116 and 118, the local wirings 118 and 121, the local wirings 121 and 119, and the local wirings 119 and 117 are separated from each other.
  • local wirings 118 and 119 are electrically separated from each other, and there is no electrical connection with another conductor above.
  • each semiconductor nanowire 107 is in an electrically floating state.
  • the local wirings 116, 117, 118, 119 and 121 are formed of a base film formed so as to cover the inner wall surface of each opening and a conductive material filling each opening through the base film.
  • a material for the underlayer for example, Ti, TiN, Ta, TaN, or the like is used.
  • the conductive material for example, Cu, Cu alloy, W, Ag, Au, Ni, Al, Co, Ru or the like is used. When the conductive material is Co or Ru, the formation of the base film may be omitted.
  • a plurality of wirings, for example, wirings 122 and 123 of the M1 layer are disposed in a region where the resistance element 100 is disposed.
  • the wiring of each M1 layer is arranged above each local wiring.
  • the wiring 122 is electrically connected to the upper surface of the local wiring 116.
  • the wiring 123 is electrically connected to the upper surface of the local wiring 117.
  • the arrangement of the wirings 122 and 123 will be described with reference to FIGS. 3B and 3C.
  • Each wiring 122 is arranged so as to extend in the Y direction in plan view so as to correspond to two adjacent gate electrodes 112.
  • Each wiring 123 extends in the Y direction in plan view so as to correspond to two adjacent gate electrodes 112.
  • the wirings 122 and 123 are alternately shifted by one gate electrode 112 with respect to the plurality of gate electrodes 112 arranged in the Y direction in plan view.
  • the wirings 122 and 123 are arranged as described above, and are electrically connected to the respective gate electrodes 112 through the local wirings 116 and 117 and the contact plugs 113 and 114.
  • Each gate electrode 112 extending in the X direction is electrically connected in a zigzag manner by wirings 122 and 123 extending in the Y direction.
  • the plurality of gate electrodes 112 are arranged in a zigzag manner together with the wirings 122 and 123, and substantially one conductive pattern 120 serving as an electric resistor of the resistance element 100 is configured.
  • substantially one conductive pattern 120 can be realized with excellent area efficiency.
  • the connection of the gate electrode 112 forming the conductive pattern 120 is not limited to the wirings 122 and 123, and for example, local wirings 116 and 117 may be used.
  • wirings 124a, 124b, 124c, 124d, 124e and 124f of the M2 layer functioning as the power supply line Vss are arranged in the arrangement region of the resistance element 100.
  • the M2 layer wiring is formed above the M1 layer wiring.
  • the wirings 124a and 124b, the wirings 124b and 124c, the wirings 124c and 124d, the wirings 124d and 124e, and the wirings 124e and 124f are electrically connected.
  • One end of the wiring 124a becomes one terminal IN1 of the conductive pattern 120.
  • One end of the wiring 124f becomes the other terminal IN2 of the conductive pattern 120.
  • the terminals IN1 and IN2 of the conductive pattern 120 may be disposed on another wiring, for example, the power supply line Vdd, instead of being disposed on the wirings 124a and 124f.
  • the wiring 122, the wiring 123, and the wirings 124a to 124f have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed, respectively.
  • the via portion is in contact with the local wiring.
  • the wiring 122, the wiring 123, and the wirings 124a to 124f are formed by filling wiring grooves and via holes with a conductive material by plating, respectively.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • interlayer insulating films 125 to 129 are stacked.
  • the VNW element 110 and the contact plugs 113 and 114 are formed in the interlayer insulating films 125 and 126.
  • the silicide layer 115 and the local wirings 116, 117, 118, 119, 121 are formed in the interlayer insulating film 127.
  • the wirings 122 and 123 are formed in the interlayer insulating film 128.
  • the wirings 124a to 124f are formed in the interlayer insulating film 129.
  • the interlayer insulating films 125 to 129 are formed using an insulator such as SiO 2 , TEOS, PSG, BPSG, FSG, SiOC, SOG, SOP (Spin on Polymers) SiC, or the like.
  • the conductive pattern 120 using the gate electrode 112 of the VNW structure 110 is used as an electric resistor of the resistance element 100.
  • a thin gate electrode 112 is used in the VNW structure 110.
  • the thin gate electrode 112 has a high resistance value.
  • This gate electrode 112 is applied to the conductive pattern 120 of the resistance element 100. Thereby, the conductive pattern 120 can be obtained in the resistance element 100.
  • the local wirings 116, 117, 118, 119, and 121 arranged in the X direction are separated from each other and electrically separated. There is no electrical connection above the local wirings 118 and 119 with other conductors.
  • Two semiconductor nanowires 107 are electrically connected to the local wirings 118 and 119, respectively. These semiconductor nanowires 107 are in an electrically floating state due to the electrical separation of the local wirings 118 and 119. Thereby, in the conductive pattern 120 that becomes the electric resistor in the resistance element 100, the influence of the parasitic resistance generated in the substrate 101 and the semiconductor nanowire 107 is suppressed.
  • each semiconductor nanowire 107 is electrically connected by the impurity region 103, but may be electrically separated by the lower portion 107a.
  • the impurity region 103 below the adjacent semiconductor nanowire 107 is divided, and the adjacent conductor nanowire 107 is electrically separated.
  • the portions indicated by the circle C in FIG. 4B, that is, the local wirings 116 and 118 and the local wirings 119 and 117 are connected because the local wirings 118 and 119 are electrically separated. You may do it.
  • FIG. 5A is a plan view illustrating a schematic configuration of a semiconductor device according to a modification of the second embodiment.
  • FIG. 5B is a simplified cross-sectional view showing a cross-section along II of FIG. 5A. Note that the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • This semiconductor device has a resistance element 100 above a substrate 101.
  • the resistance element 100 has, for example, a VNW structure 110 arranged in a matrix in a plan view. 5A and 5B, unlike FIG. 3B and the like of the second embodiment, the resistance element 100 does not have the second group 110B on the left side in FIG. 3B and has only the first group 110A on the right side. I have.
  • the first group 110A similarly to FIG. 3B and the like, for example, two VNW structures 110 in the X direction and eight VNW structures 110 in the Y direction are arranged, that is, a total of 16 VNW structures 110.
  • the left side of the first group 110A does not have the semiconductor nanowire 107 having the VNW structure, and the gate electrode 112 is provided as in the first embodiment.
  • the number and arrangement of the VNW structures 110 are not limited to those shown in FIGS. 5A and 5B, and the number and arrangement of the VNW structures 110 may be different from those shown in FIGS. 5A and 5B.
  • the aspect such as the thickness and width of the gate electrode changes depending on the presence or absence of the semiconductor nanowire having the VNW structure. Therefore, the resistance value per unit area in the resistance element is different.
  • the gate electrode when the semiconductor nanowire protrudes sufficiently from the interlayer insulating film, the gate electrode also extends along the vertical direction (Z direction) on the side surface of the semiconductor nanowire, so that the gate electrode has a higher resistance than when the semiconductor nanowire does not exist. The value decreases.
  • the resistance value of the resistance element can be appropriately adjusted.
  • the resistance value of the resistance element 200 is adjusted by disposing the VNW structure 110 not on the left side but on the right side only, for example.
  • FIG. 6A is a plan view illustrating a schematic configuration of the semiconductor device according to the third embodiment.
  • FIG. 6B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 6A.
  • FIG. 6C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 6A.
  • FIG. 7A is a cross-sectional view showing a cross-section along II of FIG. 6A.
  • FIG. 7B is a simplified sectional view corresponding to FIG. 7A.
  • FIG. 7C is a cross-sectional view showing a cross-section along II-II in FIG. 6A.
  • FIG. 8 is an equivalent circuit diagram showing a connection state of the semiconductor device according to the third embodiment.
  • This semiconductor device has a VNW transistor arrangement area 220A and a resistance element arrangement area 220B.
  • a plurality of VNW elements are arranged, for example, in a matrix.
  • the plurality of VNW elements in the VNW transistor arrangement region 220A are the VNW transistors 210A.
  • the plurality of VNW elements in the resistance element arrangement region 220B have a VNW structure 210B and become a part of the resistance element 230.
  • the number and arrangement of the VNW transistors 210A in the VNW transistor arrangement region 220A and the VNW structure 210B in the resistance element arrangement region 220B are the same in plan view.
  • the number and arrangement of the VNW transistors 210A and the VNW structure 210B are not limited to those shown in FIG. 6B, and the number and arrangement of the VNW transistors 210A and the VNW structure 210B may be different from those shown in FIG. 6B. .
  • a VNW diode may be used instead of the VNW transistor.
  • the substrate 201 is, for example, a substrate made of bulk Si, germanium (Ge), a compound or an alloy of Si or Ge, furthermore, SiC, SiP, SiPC, GaAs, GaP, InP, InAs, In, Sb, SiGe, GaAcP, AlInAs,
  • the substrate is made of one or a combination of GaInAs, GaInP, and GaInAsP.
  • An SOI substrate can also be used.
  • the VNW transistor arrangement region 220A is defined by the STI element isolation region 206.
  • the resistance element arrangement region 220B is defined by the STI element isolation region 206.
  • the STI element isolation region 206 is formed by filling an opening formed in the substrate 201 with an insulating material.
  • the insulating material may be, for example, SiO, PSG (phosphosilicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), USG (undoped silicate glass), or a combination thereof.
  • a well 202A having a P-type conductivity is formed in the VNW transistor arrangement region 220A.
  • a well 202B having, for example, a P-type conductivity is formed in the resistance element arrangement region 220B.
  • the wells 202A and 202B are formed by ion-implanting a P-type impurity into the substrate 201.
  • the P-type impurity one or more kinds selected from B, BF 2 , In, and N are used.
  • an impurity region 203A having a conductivity type opposite to that of the well 202A, for example, an N-type conductivity type is formed above impurity region 203A and on the surface of substrate 201.
  • an impurity region 203B having a conductivity type opposite to that of the well 202B, for example, an N-type conductivity is formed above the well 202B.
  • an impurity region 203B having a conductivity type opposite to that of the well 202B, for example, an N-type conductivity is formed.
  • a silicide layer 205B is formed over the impurity region 203B and on the surface of the substrate 201.
  • the impurity regions 203A and 203B are formed by ion-implanting an N-type impurity into the substrate 201.
  • the N-type impurity one or more selected from As, P, Sb, and N are used.
  • the silicide layers 205A and 205B are formed by forming a metal film on the surfaces of the impurity regions 203A and 203B and performing heat treatment to silicide the surfaces of the impurity regions 203A and 203B.
  • a material of the metal film for example, Ni, Co, Mo, W, Pt, Ti, or the like is used.
  • a plurality of protruding semiconductor nanowires 207A are formed on the substrate 201 vertically from the surface of the substrate 201.
  • the semiconductor nanowire 207A has a lower end 207Aa, an upper end 207Ab, and a central part 207Ac between the lower end 207Aa and the upper end 207Ab.
  • Lower end portion 207Aa has an N-type conductivity and is electrically connected to impurity region 203A.
  • Upper end portion 207Ab has N-type conductivity.
  • the central portion 207Ac has a P-type conductivity or is non-doped and serves as a channel region of the transistor.
  • One of the lower end portion 207Aa and the upper end portion 207Ab is a source electrode, and the other is a drain electrode.
  • a sidewall 208 of an insulating film is formed on the side surface of the upper end portion 207Ab.
  • the lower end portion 207Aa and the upper end portion 207Ab may be P-type, and the central portion 207Ac may be N-type or non-doped.
  • a plurality of protruding semiconductor nanowires 207B are formed on the substrate 201 perpendicularly from the surface of the substrate 201.
  • the semiconductor nanowire 207B has a lower end portion 207Ba, an upper end portion 207Bb, and a central portion 207Bc between the lower end portion 207Ba and the upper end portion 207Bb.
  • Lower end portion 207Ba has N-type conductivity, and is electrically connected to impurity region 203B.
  • Upper end portion 207Bb has N-type conductivity.
  • Central portion 207Bc has N-type conductivity or is undoped.
  • An insulating film sidewall 208 is formed on the side surface of the upper end portion 207Bb. Note that the lower end portion 207Ba and the upper end portion 207Bb may be P-type, and the central portion 207Bc may be P-type or non-doped.
  • the formation of the P-type wells 202A and 202B may be omitted.
  • the planar shape of the semiconductor nanowires 207A and 207B may be, for example, a circle, an ellipse, a square, or a shape extending in one direction.
  • an interlayer insulating film 209 that covers the side surface of the lower end portion 207Aa of the semiconductor nanowire 207A is formed.
  • the lower end portion 207Aa and the upper end portion 207Ab are formed by ion implantation of N-type impurities, and the central portion 207Ac is formed by ion implantation of P-type impurities.
  • the semiconductor nanowire 207B is ion-implanted with N-type impurities so that the lower end portion 207Ba and the upper end portion 207Bb have a lower impurity concentration than the lower end portion 207Ba and the upper end portion 207Bb by ion implantation of N-type impurities. ,It is formed.
  • the P-type impurity one or more kinds selected from B, BF 2 , In, and N are used.
  • the sidewall 208 is formed using an insulator such as SiO 2 , SiN, SiON, SiC, SiCN, or SiOCN.
  • the interlayer insulating film 209 is formed using an insulator such as SiO 2 , TEOS, PSG, BPSG, FSG, SiOC, SOG, SOP (Spin on Polymers) SiC, or the like.
  • a gate electrode 212A is formed on a side surface of the semiconductor nanowire 207A via a gate insulating film 211.
  • the VNW transistor 210A includes a semiconductor nanowire 207A, a gate insulating film 211, and a gate electrode 212A.
  • the gate electrode 212A partially formed on each side surface of a plurality of, for example, two semiconductor nanowires 207A arranged in the X direction is formed as a single-layer conductive film as a whole.
  • a conductive pattern 212B is formed on the side surface of the semiconductor nanowire 207B via the gate insulating film 211.
  • the VNW structure 210B includes a semiconductor nanowire 207B, a gate insulating film 211, and a conductive pattern 212B.
  • the conductive pattern 212B partially formed on the side surface of each of a plurality of, for example, four semiconductor nanowires 207B arranged in the X direction is formed as a single-layer conductive film as a whole.
  • the conductive pattern 212B of the VNW structure 210B is formed using the gate electrode 212A of the VNW transistor 210A.
  • the gate electrode 212A of the VNW transistor 210A and the conductive pattern 212B of the VNW structure 210B are formed by processing a single conductive film in the same step.
  • the gate insulating film 211 is formed of, for example, an insulator having a dielectric constant k of 7 or more, for example, SiN, Ta 2 O 5 , Al 2 O 3 , HfO 2, or the like.
  • the gate electrode 212A and the conductive pattern 212B are formed using TiN, TaN, TiAl, TaAl, a Ti-containing metal, an Al-containing metal, a W-containing metal, TiSi, NiSi, PtSi, polycrystalline silicon having silicide, or the like as a material.
  • a plurality of contact plugs for example, contact plugs 213, 214, and 215 are arranged in the VNW transistor arrangement region 220A. As shown in FIGS. 6B and 7A, a contact plug 213 is electrically connected to one end of the right gate electrode 212A, and a contact plug 214 is electrically connected to one end of the left gate electrode 212A. A contact plug 215 is electrically connected to the surface of the silicide layer 205A between the adjacent gate electrodes 212A along the X direction. A plurality of contact plugs, for example, contact plugs 216 and 217 are arranged in the resistance element arrangement region 220B. As shown in FIGS. 6B and 7C, a contact plug 216 is electrically connected to one end of each conductive pattern 212B, and a contact plug 217 is electrically connected to the other end.
  • the contact plugs 213 to 217 are formed from a base film formed to cover the inner wall surface of each opening, and a conductive material that fills each opening via the base film.
  • a material for the underlayer for example, Ti, TiN, Ta, TaN, or the like is used.
  • the conductive material for example, Cu, Cu alloy, W, Ag, Au, Ni, Al, Co, Ru or the like is used. When the conductive material is Co or Ru, the formation of the base film may be omitted.
  • a silicide layer 218A is formed on the VNW transistor 210A.
  • a silicide layer 218A is provided in common for each of the two VNW transistors 210A arranged in the X direction.
  • the silicide layer 218A is electrically connected to the upper end portion 207Ab of the semiconductor nanowire 207A.
  • a silicide layer 218B is formed on the VNW structure 210B.
  • a silicide layer 218B is provided in common for each of the two VNW structures 210B arranged in the X direction.
  • the silicide layer 218B is electrically connected to the upper end portion 207Bb of the semiconductor nanowire 207b.
  • the silicide layers 218A and 218B are formed by forming a semiconductor material and a metal film on the VNW transistor 210A and the VNW structure 210B, and performing a heat treatment to silicide the semiconductor material.
  • a material of the metal film for example, Ni, Co, Mo, W, Pt, Ti, or the like is used.
  • a plurality of local wirings for example, local wirings 219, 221, 222, 223, and 224 are arranged in the @VNW transistor arrangement area 220A.
  • Local wiring 219 is electrically connected to the upper surface of contact plug 213.
  • the local wiring 221 is electrically connected to the upper surface of the contact plug 214.
  • Local wiring 222 is electrically connected to the upper surface of one silicide layer 218A.
  • Local wiring 223 is electrically connected to the upper surface of the other silicide layer 218A.
  • the local wiring 224 is electrically connected to the upper surface of the contact plug 215.
  • a plurality of local wirings for example, local wirings 225, 226, 227, 228, and 229 are arranged on the VNW structure 210B.
  • Local wiring 225 is electrically connected to the upper surface of contact plug 216.
  • the local wiring 226 is electrically connected to the upper surface of the contact plug 217.
  • Local wiring 227 is electrically connected to the upper surface of one silicide layer 218B.
  • Local interconnection 228 is electrically connected to the upper surface of the other silicide layer 218B.
  • the local wirings 225 to 229 are arranged along the X direction above each conductive pattern 212B.
  • the local wirings 225 and 227, the local wirings 227 and 229, the local wirings 229 and 228, and the local wirings 228 and 226 are separated from each other. Local wires 227 and 228 are electrically isolated from each other, and have no electrical connection with another conductor above. Thus, each semiconductor nanowire 207B is electrically floating.
  • the local wirings 219, 221, 222, 223, 224, 225, 226, 227, 228, and 229 fill the inside of each opening with the base film formed so as to cover the inner wall surface of each opening and the base film.
  • a conductive material As a material for the underlayer, for example, Ti, TiN, Ta, TaN, or the like is used.
  • the conductive material for example, Cu, Cu alloy, W, Ag, Au, Ni, Al, Co, Ru or the like is used. When the conductive material is Co or Ru, the formation of the base film may be omitted.
  • a plurality of wirings, for example, wirings 231 to 237 of the M1 layer are disposed in the VNW transistor placement area 220A.
  • the wiring of each M1 layer is arranged above each local wiring.
  • the wiring 231 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here four, local wirings 219 arranged in the Y direction.
  • the wiring 232 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here four, local wirings 221 arranged in the Y direction.
  • the wiring 233 extends in the Y direction, and is electrically connected to one end of the upper surface of a plurality of, here four, local wirings 222 arranged in the Y direction.
  • the wiring 234 extends in the Y direction, and is electrically connected to the other ends of the upper surfaces of the plurality, here, four local wirings 222 arranged in the Y direction.
  • the wiring 235 is electrically connected to one end of the upper surface of a plurality of, in this case, four local wirings 223 arranged in the Y direction.
  • the wirings 236 are electrically connected to the other ends of the upper surfaces of the plurality of local wirings 223 arranged in the Y direction, here, four.
  • the wirings 237 are electrically connected to upper surfaces of a plurality of, here, four local wirings 224 arranged in the Y direction.
  • a plurality of wirings, for example, wirings 238 and 239 of the M1 layer are arranged in the resistance element arrangement area 220B.
  • the wiring 238 is electrically connected to the upper surface of the local wiring 225.
  • the wiring 239 is electrically connected to the upper surface of the local wiring 226.
  • the arrangement of the wirings 238 and 239 will be described with reference to FIGS. 6B and 6C.
  • Each wiring 238 extends in the Y direction in plan view so as to correspond to two adjacent conductive patterns 212B.
  • Each wiring 239 extends in the Y direction in plan view so as to correspond to two adjacent conductive patterns 212B.
  • the wirings 238 and 239 are alternately shifted by one conductive pattern 212B with respect to the plurality of conductive patterns 212B arranged in the Y direction in plan view.
  • the wirings 238 and 239 are arranged as described above, and are electrically connected to the respective conductive patterns 212B through the local wirings 225 and 226 and the contact plugs 216 and 217.
  • Each conductive pattern 212B extending in the X direction is electrically connected in a zigzag manner by wirings 238 and 239 extending in the Y direction.
  • the plurality of conductive patterns 212B are arranged in a zigzag manner together with the wirings 238 and 239, and substantially one conductive pattern 230 serving as an electric resistor of the resistance element 200 is configured.
  • substantially one conductive pattern 230 can be realized with excellent area efficiency.
  • the connection of the conductive pattern 212B constituting the conductive pattern 230 is not limited to the wirings 238 and 239, and for example, local wirings 235 and 236 may be used.
  • ⁇ M2 layer wirings 241a, 241b, 241c, 241d, 241e, 241f, 241g functioning as, for example, power supply lines Vss are arranged above the substrate 201.
  • the wiring 241a is arranged side by side with the VNW transistor arrangement region 220A.
  • the wirings 241b and 241c are arranged side by side in the VNW transistor arrangement region 220A.
  • the wiring 241d is arranged between the VNW transistor arrangement area 220A and the resistance element arrangement area 220B.
  • the wirings 241e and 241f are arranged side by side in the resistance element arrangement region 220B.
  • the wiring 241g is arranged side by side with the resistance element arrangement region 220B.
  • the wirings 241a, 241b, 241c, 241d are electrically connected.
  • the wiring 241d and the wiring 241e, the wiring 241e and the wiring 241f, and the wiring 241f and the wiring 241g are electrically connected.
  • one end of the wiring 241a becomes the input terminal INN, and one end of the wiring 241g becomes the output terminal OUT.
  • interlayer insulating films 242 to 246 are formed by lamination.
  • the VNW transistor 210A, VNW structure 210B, and contact plugs 213, 214, 216, 217 are formed in the interlayer insulating films 242, 243.
  • the silicide layers 218A, 218B and the local wirings 219, 221, 222, 223, 224, 225, 226, 227, 228, 229 are formed in the interlayer insulating film 244.
  • the wirings 231 to 239 are formed in the interlayer insulating film 245.
  • the wirings 241a to 241g are formed in the interlayer insulating film 246.
  • the interlayer insulating films 242 to 246 are formed using an insulator such as SiO 2 , TEOS, PSG, BPSG, FSG, SiOC, SOG, SOP (Spin on Polymers) SiC, or the like.
  • the gate electrode 212A of the VNW transistor 210A and the conductive pattern 212B of the resistance element 210B are formed by processing a single conductive film.
  • the conductive pattern 212B is used as an electric resistor.
  • the VNW transistor 210A uses a thin conductor film as the gate electrode 212A.
  • a thin conductor film has a high resistance value. This conductor film is applied to the conductive pattern 212B of the resistance element 200 together with the gate electrode 212A of the VNW transistor 210A. Accordingly, the number of manufacturing steps can be reduced, and the conductive pattern 212B can be obtained in the resistance element 200 together with the gate electrode 212A.
  • the semiconductor nanowire 207B in an electrically floating state. Accordingly, in the conductive pattern 230 that becomes the electric resistor in the resistance element 200, the influence of the parasitic resistance generated in the substrate 201 and the semiconductor nanowire 207B is suppressed.
  • the VNW transistor 210A in the VNW transistor arrangement region 220A and the VNW structure 210B are provided in the resistance element arrangement region 220B.
  • manufacturing uniformity can be ensured.
  • the number and arrangement of the VNW transistors 210A and the VNW structure 210B are adjusted, for example, the number and arrangement are the same. As a result, dimensional variations due to process variations during the formation of these VNW elements can be suppressed.
  • FIG. 9A is a plan view illustrating a schematic configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 9B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 9A.
  • FIG. 9C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 9A.
  • FIG. 10A is a cross-sectional view showing a cross-section along II of FIG. 9A.
  • FIG. 10B is a simplified sectional view corresponding to FIG.
  • FIG. 11 is an equivalent circuit diagram showing how capacitive coupling is formed between the resistance element and the power supply line Vss.
  • the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the resistance element 100 having the VNW structure 110 arranged in a matrix in a plan view is provided.
  • the VNW structure 110 has a semiconductor nanowire 107 that stands vertically from the surface of, for example, a P-type impurity region 103 formed on the substrate 101, and a gate electrode 112 on a side surface of the semiconductor nanowire 107 via a gate insulating film 111.
  • the lower end portion 107a, the upper end portion 107b, and the central portion 107c of the semiconductor nanowire 107 are all of the same conductivity type, for example, P-type.
  • the impurity region 103, the lower end portion 107a, the upper end portion 107b, and the central portion 107c may all be N-type.
  • the central portion 107c may have a lower impurity concentration than the lower end portion 107a and the upper end portion 107b.
  • the configuration below the local wirings 116, 117, 118, 119 and 121 is the same as that of the second embodiment.
  • a plurality of wirings, for example, wirings 301 to 306 of the M1 layer are disposed in the area where the resistance element 100 is disposed.
  • the wiring of each M1 layer is arranged above each local wiring.
  • the wiring 301 is electrically connected to the upper surface of the local wiring 116.
  • the wiring 302 is electrically connected to the upper surface of the local wiring 117.
  • the wirings 301 are arranged so as to extend in the Y direction in plan view so as to correspond to two adjacent gate electrodes 112.
  • Each wiring 302 extends in the Y direction in plan view so as to correspond to two adjacent gate electrodes 112.
  • the wirings 301 and 302 are alternately shifted by one gate electrode 112 with respect to the plurality of gate electrodes 112 arranged in the Y direction in plan view.
  • the wirings 301 and 302 are arranged as described above, and are electrically connected to the respective gate electrodes 112 through the local wirings 116 and 117 and the contact plugs 113 and 114.
  • Each gate electrode 112 extending in the X direction is electrically connected in a zigzag manner by wirings 301 and 302 extending in the Y direction.
  • the plurality of gate electrodes 112 are arranged in a zigzag manner together with the wirings 301 and 302, and substantially one conductive pattern 120 serving as an electric resistor of the resistance element 100 is configured.
  • the wiring 303 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here eight, local wirings 118 arranged in the Y direction.
  • the wiring 304 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here, eight local wirings 118 arranged in the Y direction.
  • the wiring 305 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here, eight local wirings 119 arranged in the Y direction.
  • the wiring 306 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here, eight local wirings 119 arranged in the Y direction.
  • wirings 307a, 307b, 307c, 307d, 307e, and 307f of the M2 layer functioning as the power supply line Vss are arranged in the arrangement region of the resistance element 100.
  • the wirings 307a and 307b, the wiring 307b and the wiring 307c, the wiring 307c and the wiring 307d, the wiring 307d and the wiring 307e, and the wiring 307e and the wiring 307f are respectively electrically connected.
  • One end of the wiring 307a becomes one terminal IN1 of the conductive pattern 120.
  • One end of the wiring 307f becomes the other terminal IN2 of the conductive pattern 120.
  • the wiring 307b Under the wiring 307b, under the wiring 307b, the wiring 307b is electrically connected to the wirings 303, 304, 305, and 306. Under the wiring 307c, the wiring 307c is electrically connected to the wirings 303, 304, 305, and 306. Under the wiring 307d, the wiring 307d is electrically connected to the wirings 303, 304, 305, and 306. Under the wiring 307e, the wiring 307e is electrically connected to the wirings 303, 304, 305, and 306. Note that the wirings 303 to 306 may be connected to wirings that function as power supply lines Vdd instead of the wirings 307b to 307e that function as power supply lines Vss.
  • the wirings 301 to 306 and 307a to 307f have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 301 to 306 and 307a to 307f are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • the conductive pattern 120 using the gate electrode 112 of the VNW structure 110 is used as an electric resistor of the resistance element 100.
  • a thin gate electrode 112 is used in the VNW structure 110.
  • the thin gate electrode 112 has a high resistance value.
  • This gate electrode 112 is applied to the conductive pattern 120 of the resistance element 100. Thereby, the conductive pattern 120 can be obtained in the resistance element 100.
  • the wirings 307b to 307e functioning as the power supply line Vss are electrically connected to the well 103 of the substrate 101 via the semiconductor nanowires 107 of the VNW structure 110 and the like. ing.
  • a gate insulating film 111 is interposed between the gate electrode 112 and the semiconductor nanowire 107.
  • the gate insulating film 111 becomes a capacitive insulating film, and capacitive coupling is formed between the gate electrode 112 and the semiconductor nanowire 107 as shown in FIG.
  • a gate insulating film 111 and an interlayer insulating film 109 are interposed between the gate electrode 112 and the silicide layer 105.
  • the gate insulating film 111 and the interlayer insulating film 109 become a capacitive insulating film, and as shown in FIG. 11, capacitive coupling is formed between the gate electrode 112 (power supply line Vss) and the silicide layer 105 (well 103).
  • the well 103 and the VNW structure 110 can obtain predetermined electric resistance and electric capacitance with excellent area efficiency in the same region in plan view. Note that the presence of the silicide layer 105 can reduce the resistance value of the above-described capacitive coupling on the power supply line Vss side.
  • FIG. 12A is a plan view illustrating a schematic configuration of the semiconductor device according to the fifth embodiment.
  • FIG. 12B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 12A.
  • FIG. 12C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 12A.
  • FIG. 13 is an equivalent circuit diagram showing a connection state of the semiconductor device according to the fifth embodiment.
  • the same components as those of the semiconductor device according to the third embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • a plurality of VNW transistors 210A are arranged in a VNW transistor arrangement region 220A, and a plurality of VNW structures 210B are arranged in a matrix in a resistance element arrangement region 220B.
  • the components in the VNW transistor arrangement region 220A are the same as those in the third embodiment.
  • the VNW structure 210B includes a semiconductor nanowire 207B that stands vertically from the surface of the substrate 201 and a conductive layer formed on the side surface of the semiconductor nanowire 207B via the gate insulating film 211.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc of the semiconductor nanowire 207B are all of the same conductivity type, for example, P-type.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc may all be N-type.
  • the central portion 207Bc may have a lower impurity concentration than the lower end portion 207Ba and the upper end portion 207Bb.
  • the configuration below the local wires 225, 226, 227, 228, and 229 in the resistance element arrangement region 220B is the same as that of the third embodiment.
  • a plurality of wirings, for example, wirings 401 to 406 of the M1 layer are arranged in the resistance element arrangement area 220B.
  • the wiring of each M1 layer is arranged above each local wiring.
  • the wiring 401 is electrically connected to the upper surface of the local wiring 225.
  • the wiring 402 is electrically connected to the upper surface of the local wiring 226.
  • the wirings 401 extend in the Y direction in plan view so as to correspond to two adjacent conductive patterns 212B.
  • Each wiring 402 is arranged so as to extend in the Y direction in plan view so as to correspond to two adjacent conductive patterns 212B.
  • the wirings 401 and 402 are alternately shifted by one conductive pattern 212B for a plurality of conductive patterns 212B arranged in the Y direction in plan view.
  • the wirings 401 and 402 are arranged as described above, and are electrically connected to the respective conductive patterns 212B through the local wirings 225 and 226 and the contact plugs 216 and 217.
  • Each conductive pattern 212B extending in the X direction is electrically connected in a zigzag manner by wirings 401 and 402 extending in the Y direction. In this manner, the plurality of conductive patterns 212B are arranged in a zigzag manner along with the wirings 401 and 402, and substantially one conductive pattern 230 serving as an electric resistor of the resistance element 200 is configured.
  • the wiring 403 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here four, local wirings 227 arranged in the Y direction.
  • the wiring 404 extends in the Y direction, and is electrically connected to the upper surfaces of a plurality of, here four, local wirings 227 arranged in the Y direction.
  • the wiring 405 extends in the Y direction, and is electrically connected to upper surfaces of a plurality of, here, eight local wirings 228 arranged in the Y direction.
  • the wiring 406 extends in the Y direction, and is electrically connected to upper surfaces of a plurality of, here, eight local wirings 228 arranged in the Y direction.
  • wirings 241a, 407a, 407b, 241d, 241e, 241f, 241g of the M2 layer functioning as the power supply line Vss are arranged.
  • the wiring of each M2 layer is arranged above the wiring of each M1 layer.
  • the wiring 241a and the wiring 407a, the wiring 407a and the wiring 407b, the wiring 407b and the wiring 241d, the wiring 241d and the wiring 241e, the wiring 241e and the wiring 241f, and the wiring 241f and the wiring 241g are respectively electrically connected.
  • One end of the wiring 241a becomes one terminal IN1 of the conductive pattern 230.
  • one end of the wiring 241a becomes the input terminal INN, and one end of the wiring 241g becomes the output terminal OUT.
  • the wiring 407a is electrically connected to the wirings 403, 404, 405, and 406.
  • the wiring 407b is electrically connected to the wirings 403, 404, 405, and 406. Note that the wirings 403 to 406 may be connected to a wiring functioning as the power supply line Vdd instead of the wirings 407a and 407b functioning as the power supply line Vss.
  • the wirings 407a and 407b have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 407a and 407b are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • the gate electrode 212A of the VNW transistor 210A and the conductive pattern 212B of the resistance element 210B are formed by processing a single conductive film.
  • the conductive pattern 212B is used as an electric resistor.
  • the VNW transistor 210A uses a thin conductor film as the gate electrode 212A.
  • a thin conductor film has a high resistance value. This conductor film is applied to the conductive pattern 212B of the resistance element 200 together with the gate electrode 212A of the VNW transistor 210A. Accordingly, the number of manufacturing steps can be reduced, and the conductive pattern 212B can be obtained in the resistance element 200 together with the gate electrode 212A.
  • the wirings 407a and 407b functioning as the power supply line Vss are electrically connected to the 202B of the substrate 201 via the semiconductor nanowires 207B of the VNW structure 210B in the resistance element arrangement region 220B.
  • a gate insulating film 211 is interposed between the conductive pattern 212B and the semiconductor nanowire 207B.
  • the gate insulating film 211 serves as a capacitor insulating film, and a capacitor is formed between the conductive pattern 212B and the semiconductor nanowire 207B as shown in FIG.
  • a gate insulating film 211 and an interlayer insulating film 209 are interposed between the conductive pattern 212B and the silicide layer 205B.
  • the gate insulating film 211 and the interlayer insulating film 209 serve as a capacitive insulating film. As shown in FIG. 13, a capacitive element is formed between the conductive pattern 212B (power supply line Vss) and the silicide layer 205 (well 202B). Note that the presence of the silicide layer 205B makes it possible to reduce the resistance value of the above capacitor element on the power supply line Vss side.
  • FIG. 14A is a plan view illustrating a schematic configuration of the semiconductor device according to the sixth embodiment.
  • FIG. 14B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 14A.
  • FIG. 14C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 14A.
  • FIG. 15 is an equivalent circuit diagram showing a connection state of the semiconductor device according to the sixth embodiment.
  • the same components as those of the semiconductor device according to the third embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • a P-type VNW transistor arrangement area 220A (P), an N-type VNW transistor arrangement area 220A (N), and a resistance element arrangement area 220B are provided side by side.
  • a plurality of P-type VNW transistors 210A (P) are provided in the P-type VNW transistor placement area 220A (P)
  • a plurality of N-type VNW transistors 210A (N) are provided in the N-type VNW transistor placement area 220A (N).
  • a plurality of VNW structures 210B are arranged in a matrix in the arrangement area 220B.
  • the P-type VNW transistor 210A (P) and the N-type VNW transistor arrangement region 220A (N) are electrically connected to form an inverter circuit.
  • a plurality of protruding semiconductor nanowires 207A (P) are formed vertically on the substrate 201 from the impurity region 203A (P). Have been.
  • the impurity region 203A (P) is formed in the substrate 201 above the N-type well 202A (N).
  • the semiconductor nanowire 207A (P) has a lower end portion 207Aa, an upper end portion 207Ab, and a central portion 207Ac between the lower end portion 207Aa and the upper end portion 207Ab.
  • Lower end portion 207Aa has a P-type conductivity type and is electrically connected to impurity region 203A (P).
  • Upper end portion 207Ab has a P-type conductivity.
  • Central portion 207Ac has N-type conductivity or is non-doped, and serves as a channel region of the transistor.
  • One of the lower end portion 207Aa and the upper end portion 207Ab is a source electrode, and the other is a drain electrode.
  • a plurality of protruding semiconductor nanowires 207A (N) are formed on the substrate 201 from the N-type impurity region 203A (N). It is formed vertically.
  • the semiconductor nanowire 207A (N) has a lower end portion 207Aa, an upper end portion 207Ab, and a central portion 207Ac between the lower end portion 207Aa and the upper end portion 207Ab.
  • Lower end portion 207Aa has N-type conductivity and is electrically connected to impurity region 203A (N).
  • Upper end portion 207Ab has N-type conductivity.
  • the central portion 207Ac has a P-type conductivity or is non-doped and serves as a channel region of the transistor.
  • One of the lower end portion 207Aa and the upper end portion 207Ab is a source electrode, and the other is a drain electrode.
  • a plurality of projecting semiconductor nanowires 207B are formed vertically on the substrate 201 from the N-type impurity region 203B.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc of the semiconductor nanowire 207B are all of the same conductivity type, for example, P-type.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc may all be N-type.
  • the central portion 207Bc may have a lower impurity concentration than the lower end portion 207Ba and the upper end portion 207Bb.
  • a gate electrode 212A is formed on the side surface of the semiconductor nanowire 207A via a gate insulating film 211.
  • the gate electrodes 212A of a plurality of, for example, two, semiconductor nanowires 207A arranged in the X direction are formed as a single-layer conductive film as a whole.
  • a conductive pattern 212B is formed on the side surface of the semiconductor nanowire 207B via the gate insulating film 211.
  • the conductive patterns 212B of a plurality of, for example, four, semiconductor nanowires 207B arranged in the X direction are formed as a single conductive film as a whole.
  • the conductive pattern 212B of the VNW structure 210B is formed using the gate electrode 212A of the P-type VNW transistor 210A (P) and the N-type VNW transistor arrangement region 220A (N). .
  • the gate electrode 212A of the P-type VNW transistor 210A (P) and the N-type VNW transistor 210A (N) and the conductive pattern 212B of the VNW structure 210B are obtained by processing one conductive film in the same step. Is formed.
  • the wiring 231 includes a plurality of local wirings 219 in the P-type VNW transistor placement area 220A (P), a plurality of local wirings 219 in the N-type VNW transistor placement area 220A (N), and a local wiring 225 at one end of the resistance element placement area 220B. Is electrically connected to The wirings 233 and 234 are electrically connected to the local wirings 222 in the P-type VNW transistor placement area 220A (P) and the local wirings 222 in the N-type VNW transistor placement area 220A (N).
  • the wirings 235 and 236 are electrically connected to a plurality of local wirings 223 in the P-type VNW transistor placement area 220A (P) and a plurality of local wirings 223 in the N-type VNW transistor placement area 220A (N).
  • the wiring 237 is electrically connected to the plurality of local wirings 224 in each of the P-type VNW transistor placement area 220A (P) and the N-type VNW transistor placement area 220A (N).
  • the wiring 238 is electrically connected to the upper surface of the local wiring 225.
  • the wiring 239 is electrically connected to the upper surface of the local wiring 226.
  • Each wiring 238 extends in the Y direction in plan view so as to correspond to two adjacent conductive patterns 212B.
  • Each wiring 239 extends in the Y direction in plan view so as to correspond to two adjacent conductive patterns 212B.
  • the wirings 238 and 239 are alternately shifted by one conductive pattern 212B with respect to the plurality of conductive patterns 212B arranged in the Y direction in plan view.
  • the wirings 238 and 239 are arranged as described above, and are electrically connected to the respective conductive patterns 212B through the local wirings 225 and 226 and the contact plugs 216 and 217.
  • Each conductive pattern 212B extending in the X direction is electrically connected in a zigzag manner by wirings 238 and 239 extending in the Y direction.
  • the plurality of conductive patterns 212B are arranged in a zigzag manner together with the wirings 238 and 239, and substantially one conductive pattern 230 serving as an electric resistor of the resistance element 200 is configured.
  • the wirings 501a, 501b, 501c, 501d, 501e, and 501f of the M2 layer are arranged above the wiring of each M1 layer.
  • the wiring 501a is electrically connected to a pad such as an external connection terminal, and is electrically connected to one end of the wiring 239 in the resistor element arrangement region 220B.
  • the wirings 501b and 501c function as power supply lines Vss, and are electrically connected to the wiring 237 in the N-type VNW transistor arrangement region 220A (N).
  • the wirings 501d and 501e function as power supply lines Vdd, and are electrically connected to the wiring 237 in the P-type VNW transistor arrangement region 220A (P).
  • the wiring 501f functions as an output terminal, and is electrically connected to the wirings 233, 234, 235, and 236 in the P-type VNW transistor arrangement region 220A (P).
  • the wirings 501a to 501f have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 501a to 501f are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • a resistor Rin is provided to each gate electrode 212A serving as an input portion of the P-type VNW transistor 210A (P) and the N-type VNW transistor 210A (N) of the inverter circuit.
  • the element 200 is electrically connected.
  • the gate electrode 212A of the P-type VNW transistor 210A (P) and the N-type VNW transistor 210A (N) and the conductive pattern 212B of the resistance element 210B are formed by processing a single conductive film. ing. In the resistance element 200, the conductive pattern 212B is used as an electric resistor. For the P-type VNW transistor 210A (P) and the N-type VNW transistor 210A (N), a thin conductor film is used as the gate electrode 212A. A thin conductor film has a high resistance value.
  • This conductor film is applied to the conductive pattern 212B of the resistance element 200 together with the gate electrodes 212A of the P-type VNW transistor 210A (P) and the N-type VNW transistor 210A (N). Accordingly, the number of manufacturing steps can be reduced, and the conductive pattern 212B can be obtained in the resistance element 200 together with the gate electrode 212A.
  • FIG. 16A is a plan view illustrating a schematic configuration of a semiconductor device according to Modification Example 1 of the sixth embodiment.
  • FIG. 16B is a plan view showing a schematic configuration excluding the configuration above the VNW element from FIG. 16A.
  • FIG. 16C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 16A.
  • FIG. 17 is a simplified cross-sectional view showing a cross-section along II of FIG. 16A.
  • FIG. 18 is an equivalent circuit diagram of a semiconductor device according to a first modification of the sixth embodiment.
  • the same components as those of the semiconductor device according to the third embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • a P-type VNW transistor arrangement area 220A (P), an N-type VNW transistor arrangement area 220A (N), a resistance element arrangement area 220Ba, and a resistance element arrangement area 220Bb are provided.
  • a plurality of P-type VNW transistors 210A (P) are provided in the P-type VNW transistor placement area 220A (P)
  • a plurality of N-type VNW transistors 210A (N) are provided in the N-type VNW transistor placement area 220A (N).
  • a plurality of VNW structures 210B are arranged in the arrangement region 220Ba and a plurality of VNW structures 210B are arranged in the matrix in the resistance element arrangement region 220Bb.
  • the P-type VNW transistor 210A (P) and the N-type VNW transistor arrangement region 220A (N) are electrically connected to form an inverter circuit.
  • a plurality of protruding semiconductor nanowires 207A (P) are formed on the substrate 201 vertically from the impurity region 203A (P).
  • the impurity region 203A (P) is formed on an N-type well 202A (N) in the substrate 201.
  • the semiconductor nanowire 207A (P) has a lower end portion 207Aa, an upper end portion 207Ab, and a central portion 207Ac between the lower end portion 207Aa and the upper end portion 207Ab.
  • Lower end portion 207Aa has a P-type conductivity type and is electrically connected to impurity region 203A (P).
  • Upper end portion 207Ab has a P-type conductivity.
  • Central portion 207Ac has N-type conductivity or is non-doped, and serves as a channel region of the transistor.
  • One of the lower end portion 207Aa and the upper end portion 207Ab is a source electrode, and the other is a drain electrode.
  • a plurality of protruding semiconductor nanowires 207A (N) are formed on the substrate 201 from the N-type impurity region 203A (N). It is formed vertically.
  • the semiconductor nanowire 207A (N) has a lower end portion 207Aa, an upper end portion 207Ab, and a central portion 207Ac between the lower end portion 207Aa and the upper end portion 207Ab.
  • Lower end portion 207Aa has N-type conductivity and is electrically connected to impurity region 203A (N).
  • Upper end portion 207Ab has N-type conductivity.
  • the central portion 207Ac has a P-type conductivity or is non-doped and serves as a channel region of the transistor.
  • One of the lower end portion 207Aa and the upper end portion 207Ab is a source electrode, and the other is a drain electrode.
  • a plurality of protruding semiconductor nanowires 207B are formed on the substrate 201 vertically from the N-type impurity region 203B.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc of the semiconductor nanowire 207B are all of the same conductivity type, for example, P-type.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc may all be N-type.
  • the central portion 207Bc may have a lower impurity concentration than the lower end portion 207Ba and the upper end portion 207Bb.
  • the gate electrodes 212 are formed on the side surfaces of the semiconductor nanowires 207A (N) and 207B via the gate insulating film 211.
  • the gate electrodes 212 of a plurality of, for example, three semiconductor nanowires 207A (N) and 207B arranged in the X direction are formed as a single conductive film as a whole.
  • the gate electrodes 212 are formed on the side surfaces of the semiconductor nanowires 207A (P) and 207B via the gate insulating film 211.
  • the gate electrode 212 partially formed on the side surface of a plurality of, for example, three semiconductor nanowires 207A (N) and 207B, respectively, arranged in the X direction is formed as a single conductive film as a whole.
  • a gate electrode 212 common to the N-type VNW transistor arrangement area 220A (N) and the resistance element arrangement area 220Ba, and a gate electrode 212 common to the P-type VNW transistor arrangement area 220A (P) and the resistance element arrangement area 220Bb. Is formed by processing one conductive film in the same step.
  • connection plug 502 is electrically connected to one end of the gate electrode 212 in the N-type VNW transistor arrangement region 220A (N).
  • connection plug 502 is electrically connected to one end of the gate electrode 212 in the P-type VNW transistor arrangement region 220A (P).
  • local wirings 504 and 505 are provided in the N-type VNW transistor arrangement region 220A (N).
  • the local wiring 504 is electrically connected to the semiconductor nanowires 207A (N) of the two N-type VNW transistors 210A (N) arranged in the X direction.
  • the local wiring 505 is electrically connected to the connection plug 503.
  • Local wirings 506 and 507 are provided in the resistance element arrangement region 220Bb.
  • the local wiring 506 is electrically connected to the connection plug 502.
  • the local wiring 507 is electrically connected to the three semiconductor nanowires 207B of the VNW structure 210B arranged in the X direction.
  • local wirings 504 and 505 are provided in the P-type VNW transistor arrangement area 220A (P).
  • the local wiring 504 is electrically connected to the semiconductor nanowires 207A (P) of the two P-type VNW transistors 210A (P) arranged in the X direction.
  • the local wiring 505 is electrically connected to the connection plug 503.
  • Local wirings 506 and 507 are provided in the resistance element arrangement region 220Ba.
  • the local wiring 506 is electrically connected to the connection plug 502.
  • the local wiring 507 is electrically connected to the three semiconductor nanowires 207B of the VNW structure 210B arranged in the X direction.
  • wirings 508, 509, 511, and 512 of the M1 layer are arranged above each local wiring.
  • the wirings 508 and 509 are electrically connected to a plurality of local wirings 504 in the N-type VNW transistor placement area 220A (N) and a plurality of local wirings 504 in the P-type VNW transistor placement area 220A (P).
  • the wiring 511 in the N-type VNW transistor placement area 220A (N) is electrically connected to the local wirings 505 in the N-type VNW transistor placement area 220A (N).
  • the wiring 511 in the P-type VNW transistor placement area 220A (P) is electrically connected to the plurality of local wirings 505 in the P-type VNW transistor placement area 220A (P).
  • the wiring 512 is electrically connected to the plurality of local wirings 506 in the resistance element placement area 220Ba and the plurality of local wirings 506 in the resistance element placement area 220Bb.
  • wirings 513a, 513b, 513c, 513d, 513e, and 513f of the M2 layer are arranged.
  • the wiring 513 a is electrically connected to a pad such as an external connection terminal, and is electrically connected to one end of the wiring 512.
  • the wirings 513b and 513c function as the power supply line Vss, and are electrically connected to the wiring 211 in the N-type VNW transistor arrangement region 220A (N).
  • the wirings 513d and 513e function as power supply lines Vdd, and are electrically connected to the wiring 511 in the P-type VNW transistor arrangement region 220A (P).
  • the wiring 513f functions as an output terminal, and is electrically connected to the wirings 508 and 509.
  • the wirings 508 to 513f have a dual damascene structure in which an upper wiring part and a lower via part are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 508 to 513f are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • a resistor 200a serving as Rin1 and a resistor 200b serving as Rin2 are connected in parallel between the pad and the inverter circuit.
  • a resistance element 200a is connected to each gate electrode 212 serving as an input section of the N-type VNW transistor 210A (N) of the inverter circuit, and each gate electrode 212 serving as an input section of the P-type VNW transistor 210A (P) of the inverter circuit is provided.
  • Each of the resistance elements 200b is electrically connected to 212.
  • the gate electrodes 212 of the P-type VNW transistor 210A (P), the N-type VNW transistor 210A (N), and the VNW structure 210B are formed by processing a single conductive film.
  • the gate electrode 212 is used as an electric resistor.
  • the gate electrode 212 of the resistance element arrangement region 220Ba is used as the resistance element 200a
  • the gate electrode 212 of the resistance element arrangement area 220Bb is used as the resistance element 200b.
  • the number of manufacturing steps can be reduced, and the gate electrodes 212 of the resistance elements 200a and 200b can be obtained together with the gate electrodes 212 of the P-type VNW transistor 210A (P) and the N-type VNW transistor 210A (N).
  • FIG. 19A is a plan view illustrating a schematic configuration of a semiconductor device according to Modification 2 of the sixth embodiment.
  • FIG. 19B is a plan view showing a schematic configuration excluding the configuration above the VNW element from FIG. 19A.
  • FIG. 19C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 19A.
  • FIG. 20 is a simplified sectional view showing a section taken along the line II of FIG. 19A.
  • FIG. 21 is an equivalent circuit diagram of a semiconductor device according to a second modification of the sixth embodiment. The same components as those of the semiconductor device according to the third embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • a PFET-IN P-type VNW transistor placement area a PFET-PULL P-type VNW transistor placement area, an NFET-IN N-type VNW transistor placement area, a resistance element placement area of Rin1, and a resistance element of Rin2
  • An R-PULL resistance element arrangement area overlapping the arrangement area, Rin1 and Rin2 is provided.
  • a plurality of P-type VNW transistors 210A (P) are provided in the PFET-IN and PFET-PULL P-type VNW transistor placement areas, and a plurality of N-type VNW transistors 210A (N) are provided in the NFET-IN N-type VNW transistor placement areas.
  • a plurality of VNW structures 210B are respectively arranged in a matrix in the resistor element arrangement regions of Rin1 and Rin2.
  • PFET-IN and NFET-IN are electrically connected to form an inverter circuit.
  • Rin may be only one of Rin1 and Rin2.
  • the R-PULL is formed so as to overlap with both Rin1 and Rin2, but may be formed so as to overlap only one of Rin1 and Rin2.
  • a plurality of protruding semiconductor nanowires 207A (P) are formed in the impurity regions 203A (P) formed on the surface of the N-type well 202A (N). From the vertical.
  • the semiconductor nanowire 207A (P) has a lower end portion 207Aa, an upper end portion 207Ab, and a central portion 207Ac between the lower end portion 207Aa and the upper end portion 207Ab.
  • Lower end portion 207Aa has a P-type conductivity type and is electrically connected to impurity region 203A (P).
  • Upper end portion 207Ab has a P-type conductivity.
  • Central portion 207Ac has N-type conductivity or is non-doped, and serves as a channel region of the transistor.
  • One of the lower end portion 207Aa and the upper end portion 207Ab is a source electrode, and the other is a drain electrode.
  • a plurality of protruding semiconductor nanowires 207A (N) are formed vertically from the N-type impurity region 203A (N).
  • the semiconductor nanowire 207A (N) has a lower end portion 207Aa, an upper end portion 207Ab, and a central portion 207Ac between the lower end portion 207Aa and the upper end portion 207Ab.
  • Lower end portion 207Aa has N-type conductivity and is electrically connected to impurity region 203A (N).
  • Upper end portion 207Ab has N-type conductivity.
  • the central portion 207Ac has a P-type conductivity or is non-doped and serves as a channel region of the transistor.
  • One of the lower end portion 207Aa and the upper end portion 207Ab is a source electrode, and the other is a drain electrode.
  • a plurality of protruding semiconductor nanowires 207B are formed vertically from the N-type impurity region 203B.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc of the semiconductor nanowire 207B are all of the same conductivity type, for example, P-type.
  • the lower end portion 207Ba, the upper end portion 207Bb, and the central portion 207Bc may all be N-type.
  • the central portion 207Bc may have a lower impurity concentration than the lower end portion 207Ba and the upper end portion 207Bb.
  • the R-PULL has semiconductor nanowires 207B of Rin1 and Rin2 and an impurity region 203B of the substrate 201.
  • a gate electrode 212 is formed on the side surface of the semiconductor nanowires 207A (N) and 207B via a gate insulating film 211. ing.
  • the gate electrodes 212 of a plurality of, for example, two semiconductor nanowires 207A (N) and six semiconductor nanowires 207B arranged in the X direction are formed as a single conductive film as a whole.
  • four layers extending in the X direction are illustrated as the gate electrode 212 common to the NFET-IN and Rin1, but may be one to three layers, or five or more layers.
  • a gate electrode 212 is formed on a side surface of the semiconductor nanowires 207A (P) and 207B via a gate insulating film 211 in the PFET-IN P-type VNW transistor arrangement region and Rin2 resistance element arrangement region, which are arranged in the X direction. ing.
  • the gate electrodes 212 of a plurality of, for example, two semiconductor nanowires 207A (P) and six semiconductor nanowires 207B arranged in the X direction are formed as a single conductive film as a whole.
  • four layers extending in the X direction are illustrated as the gate electrode 212 common to the PFET-IN and Rin2, but may be one to three layers, or five or more layers.
  • a gate electrode 212 is formed on the side surface of the semiconductor nanowire 207A (P) via a gate insulating film 211.
  • the gate electrodes 212 of a plurality of, for example, two, semiconductor nanowires 207A (P) arranged in the X direction are formed as a single-layer conductive film as a whole.
  • the gate electrode 212 common to the NFET-IN and Rin1 the gate electrode 212 common to the PFET-IN and Rin2, and the gate electrode 212 of the PFET-PULL have the same conductive film in the same process. It is formed by processing.
  • connection plug 601 is electrically connected to the impurity region 203A (P).
  • connection plug 602 is electrically connected to the impurity region 203A (P).
  • connection plug 627 is electrically connected to one end of the gate electrode 212.
  • the connection plug 603 is electrically connected to one end of the gate electrode 212.
  • the connection plug 604 is electrically connected to the other end of the gate electrode 212.
  • connection plug 602 is electrically connected to the impurity region 203A (N).
  • connection plug 603 is electrically connected to one end of the gate electrode 212.
  • connection plug 604 is electrically connected to the other end of the gate electrode 212.
  • local wirings 605, 606, and 628 are provided in the PFET-PULL P-type VNW transistor arrangement region.
  • the local wiring 605 is electrically connected to the connection plug 601.
  • the local wiring 628 is electrically connected to the connection plug 627.
  • the local wiring 606 is electrically connected to two semiconductor nanowires 207A (P) arranged in the X direction.
  • Local wirings 607 and 608 are provided in the PFET-IN P-type VNW transistor arrangement region.
  • the local wiring 607 is electrically connected to the connection plug 602.
  • the local wiring 608 is electrically connected to the semiconductor nanowires 207A (P) of the two P-type VNW transistors 210A (P) arranged in the X direction.
  • Local wirings 609, 610, 611, 612 are provided in the resistance element arrangement region of Rin2.
  • the local wiring 609 is electrically connected to the connection plug 603.
  • the local wiring 610 is electrically connected to the connection plug 604.
  • the local wiring 611 is electrically connected to the semiconductor nanowires 207B of the three VNW structures 210B arranged in the X direction.
  • the local wiring 612 is electrically connected to the semiconductor nanowires 207B of the three VNW structures 210B arranged in the X direction.
  • local wirings 607 and 608 are provided in an NFET-IN N-type VNW transistor arrangement region.
  • the local wiring 607 is electrically connected to the connection plug 602.
  • the local wiring 608 is electrically connected to the semiconductor nanowires 207A (N) of the two N-type VNW transistors 210A (N) arranged in the X direction.
  • Local wirings 609, 610, 611, 612 are provided in the resistance element arrangement region of the R-PULL. It is electrically connected to the semiconductor nanowires 207B of the three VNW structures 210B arranged in the X direction.
  • the local wiring 612 is electrically connected to the semiconductor nanowires 207B of the three VNW structures 210B arranged in the X direction.
  • ⁇ M1 layer wirings 613 to 626 and 629 are arranged above each local wiring.
  • the wiring 613 is electrically connected to the local wirings 605 of the PFET-PULL.
  • the wiring 629 is electrically connected to the local wirings 628 of the PFET-PULL.
  • the wirings 614 and 615 are electrically connected to the local wirings 606 of the PFET-PULL.
  • the wirings 616 are electrically connected to the local wirings 607 in the number of PFET-INs.
  • the wirings 617 and 618 are electrically connected to the local wirings 608 of the PFET-IN.
  • the wiring 619 is electrically connected to the local wirings 609 of Rin1 and the local wirings 609 of Rin2.
  • the wiring 620 is electrically connected to the local wirings 610 of Rin1 and the local wirings 610 of Rin2.
  • the wirings 621, 622, and 623 are electrically connected to the local wirings 611 of Rin1 and the local wirings 611 of Rin2.
  • the wirings 624, 625, and 626 are electrically connected to the local wirings 612 of Rin1 and the local wirings 612 of Rin2.
  • each M1 layer for example, wirings 631a, 631b, 631c, 631d, 631e, 631f, 631g, 631h, 631i, 631j of the M2 layer are arranged.
  • the wiring 631 a is electrically connected to a pad such as an external connection terminal, and is electrically connected to one end of the wiring 619.
  • the wirings 631b and 631c function as the power supply line Vss, and are electrically connected to the wiring 616 on the NFET-IN side.
  • the wiring 631d functions as the power supply line Vdd, and is electrically connected to the wiring 613 on the PFET-PULL side.
  • the wirings 631e and 631h function as power supply lines Vdd, and are electrically connected to the wiring 616 on the PFET-IN side.
  • the wiring 631f is electrically connected to the wirings 614 and 615 of PFET-PULL and the wirings 621 to 623 of Rin2.
  • the wiring 631g is electrically connected to the wirings 620, 624 to 626 of Rin2.
  • the wiring 631i is electrically connected to the wiring 629.
  • the wiring 631j functions as an output terminal, and is electrically connected to the wirings 617 and 618.
  • the wirings 613 to 626, 627, 628, 631a to 631j have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 613 to 626, 627, 628, 631a to 631j are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • Rin1 and Rin2 whose gate electrodes 212 function as electric resistances are connected in parallel between the pad and the inverter circuit.
  • Rin1 and Rin2 are input protection resistors of the inverter circuit, similarly to the first modification of the sixth embodiment.
  • an R-PULL in which the semiconductor nanowires 207B of the Rin1 and Rin2 and the impurity region 203B of the substrate 201 function as an electric resistance is connected between Rin1 and Rin2 and the PFET-PULL.
  • the common gate electrode 212 for the NFET-IN and Rin1 the common gate electrode 212 for the PFET-IN and Rin2, and the gate electrode 212 for the PFET-PULL are formed by processing a single conductive film. Is formed.
  • the gate electrode 212 is used as an electric resistor. Accordingly, the number of manufacturing steps can be reduced, and the gate electrodes 212 of Rin1 and Rin2 can be obtained together with the gate electrodes 212 of NFET-IN, PFET-IN, and PFET-PULL.
  • an N-type VNW transistor may be provided instead of the PFET-PULL, a power supply line Vss may be provided instead of the power supply line Vdd, and a pull-down circuit may be provided.
  • Rin1 and Rin2 are formed in the same region where PFET-PULL overlaps, the circuit area can be reduced. Further, as shown by an arrow a in FIG. 20, a leading portion of the gate electrode 212 is provided in a boundary region between the impurity region 203A (P) and the impurity region 203B. Thereby, the efficiency of the circuit area can be improved.
  • FIG. 22 is a simplified cross-sectional view of Modification 3 of the sixth embodiment, corresponding to a cross-section along II of FIG. 19A of Modification 2. Note that the same components as those of the semiconductor device according to Modification 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the arrangement of Rin1 and Rin2 in the X direction matches the arrangement of R-PULL.
  • Rin1 and ⁇ Rin2 extend in the X direction, and R-PULL is arranged so as to overlap a part of Rin1 and ⁇ Rin2.
  • no wiring is connected on the local wiring 611.
  • the connection plug 632 is electrically connected to the impurity region 203B.
  • the local wiring 633 is electrically connected to the connection plug 632.
  • the wiring 634 is electrically connected to the local wiring 633.
  • the wiring 634 is electrically connected to the wiring 631f through a via.
  • This modification is different from the second modification in that the terminal A of the resistance element R-PULL is electrically connected to the impurity region 203B via the connection plug 633 without passing through the VNW structure 210B.
  • the VNW structure 210B not used as the electrical resistance of the R-PULL may be a dummy, and may be omitted.
  • the wiring 631f is electrically connected to the wiring 634 together with the wirings 614 and 615, unlike the second modification. Note that the terminal IN of the resistance element R-PULL and the impurity region 203B may be electrically connected by a connection plug without passing through the VNW structure 210B.
  • FIG. 23A is a simplified cross-sectional view of a semiconductor device according to a first aspect of the seventh embodiment, and corresponds to FIG. 4B of the second embodiment.
  • FIG. 23B is an equivalent circuit diagram of the resistance element according to the first embodiment.
  • the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the resistance element 100 having the VNW structure 110 arranged in a matrix in a plan view is provided.
  • the VNW structure 110 has a semiconductor nanowire 107 that stands vertically from the surface of the impurity region 103 formed in the substrate 101, and a gate electrode 112 on a side surface of the semiconductor nanowire 107 via a gate insulating film 111.
  • the impurity region 103, the lower end portion 107a, the upper end portion 107b, and the central portion 107c of the semiconductor nanowire 107 are all of the same conductivity type, for example, N-type.
  • the impurity region 103, the lower end portion 107a, the upper end portion 107b, and the central portion 107c may all be P-type.
  • the central portion 107c may have a lower impurity concentration than the lower end portion 107a and the upper end portion 107b.
  • the configuration below the local wirings 116, 117, 118, 119, 121 is the same as in the second embodiment.
  • a plurality of wirings, for example, wirings 701 to 706 of the M1 layer are disposed in the arrangement region of the resistance element 100.
  • the wiring of each M1 layer is arranged above each local wiring.
  • the wiring 701 is electrically connected to the upper surface of the local wiring 116.
  • the wiring 702 is electrically connected to the upper surface of the local wiring 117.
  • the wiring 703 extends in the Y direction, and is electrically connected to the upper surfaces of the plurality of local wirings 118 arranged in the Y direction.
  • the wiring 704 extends in the Y direction, and is electrically connected to upper surfaces of the plurality of local wirings 118 arranged in the Y direction.
  • the wiring 705 extends in the Y direction, and is electrically connected to upper surfaces of the plurality of local wirings 119 arranged in the Y direction.
  • the wiring 706 extends in the Y direction, and is electrically connected to the upper surfaces of the plurality of local wirings 119 arranged in the Y direction.
  • wirings 707, 708, and 709 of the M2 layer are arranged in the arrangement region of the resistance element 100.
  • the wiring of each M2 layer is arranged above the wiring of each M1 layer.
  • the wiring 707 is electrically connected to upper surfaces of the wirings 701, 703, and 704.
  • the wiring 708 is electrically connected to upper surfaces of the wirings 705 and 706.
  • the wiring 709 is electrically connected to the upper surface of the wiring 702.
  • Each of the wirings 707 to 709 has a dual damascene structure in which an upper wiring part and a lower via part are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 707 to 709 are formed by filling wiring grooves and via holes with a conductive material by plating.
  • the conductive material Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different
  • the semiconductor nanowire 107 of the VNW structure 110 connected to the local wiring 119 functions as the electric resistance R1.
  • the semiconductor nanowire 107 of the VNW structure 110 connected to the local wiring 118 functions as the electric resistance R2.
  • the plurality of gate electrodes 112 function as the electric resistance R3.
  • the electric resistances R1 to R3 of the resistance element 100 are connected in series with the wiring 708 as the A end and the wiring 709 as the B end.
  • the conductive pattern 120 using the gate electrode 112 of the VNW structure 110 is used as a part (R3) of the electric resistance of the resistance element 100.
  • a thin gate electrode 112 is used in the VNW structure 110.
  • the thin gate electrode 112 has a high resistance value.
  • This gate electrode 112 is applied to the resistance element 100.
  • the electric resistances R1 and R2 of the resistance element 100 realize the semiconductor nanowire 107
  • the electric resistance R3 of the resistance element 100 realizes the gate electrode 112. Therefore, the electric resistances R1 to R3 are formed at the same position in plan view, and the circuit area can be reduced.
  • FIG. 24A is a simplified cross-sectional view of a semiconductor device according to a second aspect of the seventh embodiment, and corresponds to FIG. 4B of the second embodiment.
  • FIG. 24B is an equivalent circuit diagram of the resistance element according to the second embodiment.
  • the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the resistance element 100 having the VNW structure 110 arranged in a matrix in a plan view is provided.
  • the VNW structure 110 has a semiconductor nanowire 107 that stands vertically from the surface of the substrate 101, and a gate electrode 112 on a side surface of the semiconductor nanowire 107 via a gate insulating film 111.
  • the configuration below the wirings 701 to 706 is the same as in the first embodiment.
  • wirings 711 and 712 are arranged in the arrangement region of the resistance element 100.
  • the wiring 711 is electrically connected to upper surfaces of the wirings 702, 705, and 706.
  • the wiring 712 is electrically connected to upper surfaces of the wirings 701, 703, and 704.
  • the wirings 711 and 712 have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 707 to 709 are formed by filling wiring grooves and via holes with a conductive material by plating.
  • the conductive material Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • the semiconductor nanowire 107 of the VNW structure 110 connected to the local wiring 119 functions as the electric resistance R1 of the resistance element 100.
  • the semiconductor nanowire 107 of the VNW structure 110 connected to the local wiring 118 functions as the electric resistance R2 of the resistance element 100.
  • the plurality of gate electrodes 112 function as the electric resistance R3 of the resistance element 100.
  • FIG. 24B with the wiring 708 as the A end and the wiring 709 as the B end, the electric resistors R1 and R2 are connected in series, and the electric resistors R1 and R2 and the electric resistor R3 are connected in parallel.
  • the conductive pattern 120 using the gate electrode 112 of the VNW structure 110 is used as a part (R3) of the electric resistance of the resistance element 100.
  • a thin gate electrode 112 is used in the VNW structure 110.
  • the thin gate electrode 112 has a high resistance value.
  • This gate electrode 112 is applied to the resistance element 100.
  • the electric resistances R1 and R2 realize the semiconductor nanowire 107, and the electric resistance R3 realizes the gate electrode 112. Therefore, the electric resistances R1 to R3 of the resistance element 100 are formed at the same position in plan view, and the circuit area can be reduced.
  • FIG. 25A is a plan view illustrating a schematic configuration of the semiconductor device according to the eighth embodiment.
  • FIG. 25B is a plan view showing a schematic configuration excluding the configuration above the VNW structure from FIG. 25A.
  • FIG. 25C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 25A.
  • FIG. 26 is a simplified sectional view showing a section taken along the line II of FIG. 25A.
  • FIG. 27 is an equivalent circuit diagram of the CR timer circuit according to the eighth embodiment.
  • the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • a resistance element 100A having a VNW structure 110 arranged in a matrix in a plan view is provided.
  • a capacitive element 100B having a VNW structure 110 arranged adjacent to the resistive element 100A, for example, in a matrix in a plan view is provided.
  • the VNW structure 110 has a semiconductor nanowire 107 that stands vertically from the surface of, for example, an N-type impurity region 103 formed on the substrate 101, and a gate electrode 112 on a side surface of the semiconductor nanowire 107 via a gate insulating film 111. ing.
  • each of the gate electrodes 112 is formed in a shape extending in the X direction in common with a plurality of, here six, semiconductor nanowires 107 arranged in the X direction.
  • each gate electrode 112 is formed in a shape extending in the X direction in common with a plurality of, here four, semiconductor nanowires 107 arranged in the X direction.
  • connection plug 801 is provided alongside each VNW structure 110.
  • the connection plug 801 is electrically connected to one end of the gate electrode 112 of the capacitor 100B.
  • Local wirings 802 to 806 are provided above the semiconductor substrate 101.
  • the local wiring 802 is electrically connected to the connection plug 801.
  • the local wiring 803 extends in the X direction adjacent to the local wiring 802 in the X direction, and is electrically connected to the four semiconductor nanowires 107 arranged in the X direction in the arrangement region of the capacitor 100B.
  • the local wiring 804 is adjacent to the local wiring 803 in the X direction and extends in the X direction, and is electrically connected to two semiconductor nanowires 107 arranged in the X direction in the arrangement region of the resistance element 100A.
  • the local wiring 805 extends in the X direction adjacent to the local wiring 804 in the X direction, and is electrically connected to the two semiconductor nanowires 107 arranged in the X direction in the arrangement region of the resistance element 100A.
  • the local wiring 806 is adjacent to the local wiring 805 in the X direction and extends in the X direction, and is electrically connected to two semiconductor nanowires 107 arranged in the X direction in the arrangement region of the resistance element 100A.
  • ⁇ M1 layer wirings 807 to 813 are provided above the local wirings, for example.
  • the wiring 807 extends in the Y direction and is electrically connected to the four local wirings 802.
  • the wiring 808 extends in the Y direction and is electrically connected to the four local wirings 804.
  • the wiring 809 extends in the Y direction along with the wiring 808, and is electrically connected to the four local wirings 804.
  • the wiring 810 extends in the Y direction along with the wiring 809, and is electrically connected to the four local wirings 805.
  • the wiring 811 extends in the Y direction along with the wiring 810, and is electrically connected to the four local wirings 805.
  • the wiring 812 extends in the Y direction along with the wiring 811, and is electrically connected to the four local wirings 806.
  • the wiring 813 extends in the Y direction along with the wiring 812, and is electrically connected to the four local wirings 806.
  • wirings 814a, 814b, and 814c of the M2 layer are arranged above the wiring of each M1 layer.
  • the wiring 814a extends in the X direction and is electrically connected to the wiring 807.
  • the wiring 814b extends in the X direction and is electrically connected to the wirings 808, 809, 810, 811.
  • the wiring 814c extends in the X direction and is electrically connected to the wirings 812 and 813.
  • the wiring 814c is, for example, a terminal A.
  • the terminal A is electrically connected to, for example, a power supply line (VDD) or a signal line.
  • the wiring 814a is, for example, a terminal GND.
  • the terminal GND is electrically connected to, for example, a ground line (VSS).
  • VSS ground line
  • the electrical connection between the local wiring 804 and the local wiring 805 may be realized by connecting (unifying) the local wirings 804 and 805 instead of realizing the wiring 14b.
  • the wirings 807 to 813 and 814a to 814c have a dual damascene structure in which an upper wiring part and a lower via part are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 807 to 813 and 814a to 814c are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • the semiconductor nanowire 107 of the VNW structure 110 has electric resistance between the impurity region 103 and the local wirings 804 to 806.
  • the semiconductor nanowire 107 of the VNW structure 110 and the gate electrode 112 are capacitively coupled via the gate insulating film 111.
  • the capacitor 100B is arranged at a position overlapping with the impurity region 103 which is a part of the resistor 100A in a plan view, an increase in circuit area can be suppressed.
  • FIG. 27 a CR timer circuit in which a resistance element 100A (shown by R in the figure) and a capacitance element 100B (shown by C in the figure) are realized.
  • the resistance element 100A and the capacitance element 100B can be efficiently realized by using a plurality of VNW structures 110 having the same configuration. Further, by disposing the VNW structures 110 having the same configuration, uniformity in manufacturing can be ensured.
  • FIG. 28A is a plan view illustrating a schematic configuration of a semiconductor device according to a modification of the eighth embodiment.
  • FIG. 28B is a plan view showing a schematic configuration of FIG. 28A excluding the configuration above the VNW structure.
  • FIG. 28C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 28A.
  • FIG. 29 is a simplified cross-sectional view showing a cross-section along II of FIG. 28A.
  • FIG. 30 is an equivalent circuit diagram of a CR timer circuit according to a modification of the eighth embodiment.
  • the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • a resistance element 100A having a VNW structure 110 arranged in a matrix in a plan view is provided.
  • a capacitive element 100B having a VNW structure 110 arranged adjacent to the resistive element 100A, for example, in a matrix in a plan view is provided.
  • the VNW structure 110 has a semiconductor nanowire 107 that stands vertically from the surface of, for example, an N-type impurity region 103 formed on the substrate 101, and a gate electrode 112 on a side surface of the semiconductor nanowire 107 via a gate insulating film 111. ing.
  • the lower end portion 107a, the upper end portion 107b, and the central portion 107c of the semiconductor nanowire 107 are all of the same conductivity type, for example, N-type.
  • the impurity region 103, the lower end portion 107a, the upper end portion 107b, and the central portion 107c may all be P-type.
  • the central portion 107c may have a lower impurity concentration than the lower end portion 107a and the upper end portion 107b.
  • Each gate electrode 112 has a plurality of, here four, semiconductor nanowires 107 arranged in the X direction in the arrangement region of the resistive element 100A, and a plurality of, here four semiconductor nanowires 107 arranged in the X direction in the arrangement region of the capacitive element 100B. Are formed in a shape extending in the X direction.
  • connection plug 841 is provided at the right end of the resistance element 100A along with each VNW structure 110.
  • the connection plug 841 is electrically connected to one end of the gate electrode 112 of the resistance element 100A.
  • a connection plug 842 is provided side by side with each VNW structure 110.
  • the connection plug 842 is electrically connected to one end of the gate electrode 112 of the capacitor 100B.
  • the local wiring 843 to 846 are provided above the semiconductor substrate 101.
  • the local wiring 843 is electrically connected to the connection plug 841.
  • the local wiring 844 is adjacent to the local wiring 843 in the X direction and extends in the X direction, and is electrically connected to two semiconductor nanowires 107 arranged in the X direction in the arrangement region of the resistance element 100A.
  • the local wiring 845 extends in the X direction adjacent to the local wiring 844 in the X direction, and is electrically connected to the two semiconductor nanowires 107 arranged in the X direction in the arrangement region of the resistance element 100A.
  • the local wiring 846 extends in the X direction adjacent to the local wiring 845 in the X direction, and is electrically connected to the two semiconductor nanowires 107 and the connection plug 842 arranged in the X direction in the arrangement region of the capacitor 100B. ing.
  • the wiring 847 extends in the Y direction and is electrically connected to the four local wirings 843.
  • the wiring 848 extends in the Y direction and is electrically connected to the four local wirings 844.
  • the wiring 849 extends in the Y direction along with the wiring 848, and is electrically connected to the four local wirings 844.
  • the wiring 850 extends in the Y direction along with the wiring 849, and is electrically connected to the four local wirings 845.
  • the wiring 851 extends in the Y direction along with the wiring 850, and is electrically connected to the four local wirings 845.
  • the wiring 852 extends in the Y direction and is electrically connected to the four local wirings 846.
  • the wiring 853 extends in the Y direction along with the wiring 852, and is electrically connected to the four local wirings 846.
  • wirings 854a, 854b, 854c of the M2 layer are arranged above the wiring of each M1 layer.
  • the wiring 854a extends in the X direction and is electrically connected to the wirings 847, 848, and 849.
  • the wiring 854b extends in the X direction and is electrically connected to the wirings 850 and 851.
  • the wiring 854c extends in the X direction, and is electrically connected to the wirings 852 and 853.
  • the wiring 854b becomes the terminal A, for example.
  • the terminal A is electrically connected to a power supply line (VDD) or a signal line.
  • the wiring 854c is, for example, a terminal GND.
  • the terminal GND is electrically connected to a ground line (VSS).
  • the wirings 847 to 853 and 854a to 854c have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 847 to 853 and 854a to 854c are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • the gate electrode 112 of the VNW structure 110 has electric resistance, and the semiconductor nanowire 107 of the VNW structure 110 is between the impurity region 103 and the local wirings 804 to 806. With different electrical resistance.
  • the VNW structure 110, which is a part of the resistor 100A, and the impurity region 103, which is a part of the resistor 100A are overlapped in a plan view, so that an increase in circuit area can be suppressed.
  • the semiconductor nanowire 107 of the VNW structure 110 and the gate electrode 112 are capacitively coupled via the gate insulating film 111.
  • a CR timer circuit in which a resistance element 100A (shown by R in the figure) and a capacitance element 100B (shown by C in the figure) are realized.
  • the resistance element 100A and the capacitance element 100B can be efficiently realized by using a plurality of VNW structures 110 having the same configuration. Further, by disposing the VNW structures 110 having the same configuration, uniformity in manufacturing can be ensured.
  • FIG. 31A is a plan view illustrating a schematic configuration of the semiconductor device according to the ninth embodiment.
  • FIG. 31B is a plan view showing a schematic configuration of FIG. 31A excluding the configuration above the VNW structure.
  • FIG. 31C is a plan view showing a schematic configuration of a local wiring and a wiring thereabove in a partial region of FIG. 31A.
  • FIG. 32 is a simplified cross-sectional view showing a cross-section along II of FIG. 31A.
  • FIG. 33 is an equivalent circuit diagram of the semiconductor device according to the ninth embodiment.
  • the same components as those of the semiconductor device according to the second embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • a resistance element 100a having a VNW structure 110 arranged in a matrix in a plan view is provided.
  • the resistance element 100b using the well 102 is provided so as to overlap the resistance element 100a in a plan view.
  • the VNW structure 110 is provided with a capacitor 100c.
  • the VNW structure 110 has a semiconductor nanowire 107 that stands vertically from the surface of, for example, an N-type impurity region 103 formed on the substrate 101, and a gate electrode 112 on a side surface of the semiconductor nanowire 107 via a gate insulating film 111. ing.
  • the lower end portion 107a, the upper end portion 107b, and the central portion 107c of the semiconductor nanowire 107 are all of the same conductivity type, for example, N-type.
  • the impurity region 103, the lower end portion 107a, the upper end portion 107b, and the central portion 107c may all be P-type.
  • the central portion 107c may have a lower impurity concentration than the lower end portion 107a and the upper end portion 107b.
  • each gate electrode 112 is formed in a shape extending in the X direction in common with a plurality of, here six, semiconductor nanowires 107 arranged in the X direction.
  • a plurality of N-type impurity regions 103 are formed on the surface of the N-type well 102.
  • the impurity concentration of impurity region 103 is higher than the impurity concentration of well 102.
  • the resistance element 100b is formed in the N-type well 102. Both the well 102 and the impurity region 103 may be P-type.
  • the capacitive element 100c is formed by capacitively coupling the semiconductor nanowire 107 and the gate electrode 112 with the gate insulating film 111 interposed therebetween.
  • connection plug 901 is electrically connected alongside the VNW structure 110 of the resistance element 100a.
  • connection plug 904 is electrically connected alongside the VNW structure 110 of the resistance element 100a.
  • a connection plug 902 is electrically connected to one end of the gate electrode 112 in the VNW structure 110 of the resistance element 100a.
  • a connection plug 903 is electrically connected.
  • Local wirings 905 to 909 are provided above the semiconductor substrate 101.
  • Local wiring 905 is electrically connected to connection plug 901.
  • the local wiring 906 is adjacent to the local wiring 905 in the X direction and extends in the X direction, and is electrically connected to the four semiconductor nanowires 107 arranged in the X direction.
  • the local wiring 908 is adjacent to the local wiring 907 in the X direction, and is electrically connected to the connection plug 903.
  • the local wiring 909 is adjacent to the local wiring 908 in the X direction, and is electrically connected to the connection plug 904.
  • ⁇ M1 layer wirings 910 to 917 are provided above each local wiring.
  • the wiring 910 extends in the Y direction and is electrically connected to the four local wirings 905.
  • the wiring 911 extends in the Y direction along with the wiring 910, and is electrically connected to the four local wirings 906.
  • the wiring 912 extends in the Y direction along with the wiring 911, and is electrically connected to the four local wirings 804.
  • the wiring 913 extends in the Y direction along with the wiring 912, and is electrically connected to the four local wirings 907.
  • the wiring 914 extends in the Y direction along with the wiring 913, and is electrically connected to the four local wirings 907.
  • the wiring 915 extends in the Y direction along with the wiring 914, and is electrically connected to the four local wirings 907.
  • the wiring 916 extends in the Y direction along with the wiring 915, and is electrically connected to the four local wirings 908.
  • the wiring 917 extends in the Y direction along with the wiring 916, and is electrically connected to the four local wirings 909.
  • wirings 918a, 918b, and 918c of the M2 layer are arranged above the wiring of each M1 layer.
  • the wiring 918a extends in the X direction and is electrically connected to the wiring 917.
  • the wiring 918b extends in the X direction and is electrically connected to the wiring 910.
  • the wiring 918c extends in the X direction between the wiring 918a and the wiring 918b, and is electrically connected to the wirings 912 to 915.
  • the wirings 910 to 917 and 918a to 918c have a dual damascene structure in which an upper wiring portion and a lower via portion are integrally formed.
  • the via portion is in contact with the local wiring.
  • the wirings 910 to 917 and 918a to 918c are formed by filling wiring grooves and via holes with a conductive material by plating.
  • a conductive material As the conductive material, Cu, Cu alloy, Co, Ru or the like is used.
  • the wiring portion and the via portion may be separately formed to have a single damascene structure. In this case, the wiring portion and the via portion may be formed of different materials.
  • the electric resistance R1 of the resistance element 100b is connected between the terminal of the wiring 918a (indicated by A in the figure) and the terminal of the wiring 918b (indicated by B in the figure).
  • R2 are formed.
  • Electric resistances R3, R4 and electric capacities C1, C2 are connected between the electric resistances R1 and R2.
  • the electric resistances R3 and R4 are connected in parallel, an electric capacitance C1 is connected between one ends of the electric resistances R3 and R4, and an electric capacitance C2 is connected between the other ends of the electric resistances R3 and R4.
  • the terminal of the wiring 918c corresponds to C in FIG. 33
  • the terminal of the wiring 912 corresponds to D in FIG.
  • the electric resistance R1 is a part of the resistance element 100b and is formed between the impurity region 103 to which the lower end of the semiconductor nanowire 107 of the VNW structure 110 is connected and the impurity region 103 to which the lower end of the connection plug 904 is connected.
  • the electric resistance R2 is a part of the resistance element 100b and is formed between the impurity region 103 to which the lower end of the semiconductor nanowire 107 of the VNW structure 110 is connected and the impurity region 103 to which the lower end of the connection plug 901 is connected. .
  • the electric resistance R3 is a part of the resistance element 100a and is formed on the semiconductor nanowire 107 connected between the impurity region 103 and the local wiring 907.
  • the electric resistance R4 is a part of the resistance element 100a and is formed on the gate electrode 112 of the VNW structure 110.
  • a region where a resistance element 100a and a capacitance element 100c using a plurality of VNW structures 110 having the same configuration and a resistance element 100b using a well 102 and an impurity region 113 of the same conductivity type are overlapped in a plan view. Formed. Therefore, the area occupied by the resistance elements 100a and 100b and the capacitance element 100c can be reduced. Further, by disposing the VNW structures 110 having the same configuration, uniformity in manufacturing can be ensured.

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Abstract

半導体装置は、半導体基板（１１）と、半導体基板（１１）の上方に設けられた抵抗素子（１Ｂ）とを有し、抵抗素子（１Ｂ）は、ＶＮＷトランジスタ１Ａの半導体ナノワイヤ（１７）の側面に配されたゲート電極膜（２２Ａ）と同時形成されたゲート電極膜（２２Ｂ）を利用した導電パターンを有しており、半導体ナノワイヤ（１７）を備えたＶＮＷトランジスタ１Ａと共に十分な電気抵抗を有する抵抗素子１Ｂを備えた半導体装置が実現する。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関するものである。
　近時では、益々高まる半導体装置の微細化や小型化の要請に応えるべく、半導体基板上に縦方向に立設された半導体材料を有する突起状のナノワイヤ（Vertical Nano Wire：ＶＮＷ）を用いたＶＮＷ素子が案出されている。ＶＮＷ素子には、ＶＮＷダイオードやＶＮＷトランジスタ、ＶＮＷ抵抗素子等がある。
米国特許第９１７７９２４号明細書 米国特許第９５５９０９５号明細書 米国特許第９６４６９７３号明細書
　ＶＮＷ素子としては、ダイオードやトランジスタの他、抵抗素子が提案されている。
　しかしながら現在のところ、ＶＮＷ素子の技術を抵抗素子に適用するというアイデアのみに留まっており、抵抗素子の具体的な構造や配置等については、未だ検討されていない現況にある。
　本発明は、上記の課題に鑑みてなされたものであり、半導体材料の突起を備えた機能素子を含む半導体装置における、抵抗素子の具体的な構造や配置及び、当該半導体装置の製造方法を提供することを目的とする。
　半導体装置の一態様は、半導体基板と、半導体材料を有し、前記半導体基板から突出して設けられた第１突起と、前記第１突起の側面に設けられた第１絶縁膜と、前記ゲート絶縁膜上に設けられた第１導電パターンと、前記半導体基板の上方に設けられ、前記第１導電パターンと同じ材料を有する第２導電パターンを有する抵抗素子と、を有する。
　半導体装置の製造方法の一態様は、半導体基板上に、半導体材料を有し、前記半導体基板から突出する第１突起を形成する工程と、前記第１突起の側面及び半導体基板上に、絶縁膜と、前記絶縁膜上の導電体膜とを形成する工程と、前記絶縁膜及び前記導電体膜をパターニングして、前記第１突起の側面にゲート絶縁膜及びゲート電極を形成し、前記半導体基板の上方に抵抗素子の導電パターンを形成する工程と、を有する。
　上記の態様によれば、半導体材料の突起を備えた機能素子を備えた半導体装置における抵抗素子の具体的な構造や配置及び、当該半導体装置の製造方法が実現する。
図１は、第１の実施形態による半導体装置の概略構成を示す断面図である。 図２Ａは、ゲート電極の形成方法を工程順に示す概略断面図である。 図２Ｂは、図２Ａに引き続き、ゲート電極の形成方法を工程順に示す概略断面図である。 図２Ｃは、図２Ｂに引き続き、ゲート電極の形成方法を工程順に示す概略断面図である。 図２Ｄは、図２Ｃに引き続き、ゲート電極の形成方法を工程順に示す概略断面図である。 図３Ａは、第２の実施形態による半導体装置の概略構成を示す平面図である。 図３Ｂは、図３ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図３Ｃは、図３Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図４Ａは、図３ＡのＩ－Ｉに沿った断面を示す断面図である。 図４Ｂは、図４Ａに対応する簡易断面図である。 図５Ａは、第２の実施形態の変形例による半導体装置の概略構成を示す平面図である。 図５Ｂは、図５ＡのＩ－Ｉに沿った断面を示す簡易断面図である。 図６Ａは、第３の実施形態による半導体装置の概略構成を示す平面図である。 図６Ｂは、図６ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図６Ｃは、図６Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図７Ａは、図６ＡのＩ－Ｉに沿った断面を示す断面図である。 図７Ｂは、図７Ａに対応する簡易断面図である。 図７Ｃは、図６ＡのＩＩ－ＩＩに沿った断面を示す断面図である。 図８は、第３の実施形態による半導体装置の結線状態を示す等価回路図である。 図９Ａは、第４の実施形態による半導体装置の概略構成を示す平面図である。 図９Ｂは、図９ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図９Ｃは、図９Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図１０Ａは、図９ＡのＩ－Ｉに沿った断面を示す断面図である。 図１０Ｂは、図１０Ａに対応する簡易断面図である。 図１１は、抵抗素子と電源線Ｖｓｓとの間に容量結合が形成される様子を示す等価回路図である。 図１２Ａは、第５の実施形態による半導体装置の概略構成を示す平面図である。 図１２Ｂは、図１２ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図１２Ｃは、図１２Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図１３は、第５の実施形態による半導体装置の結線状態を示す等価回路図である。 図１４Ａは、第６の実施形態による半導体装置の概略構成を示す平面図である。 図１４Ｂは、図１４ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図１４Ｃは、図１４Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図１５は、第６の実施形態による半導体装置の結線状態を示す等価回路図である。 図１６Ａは、第６の実施形態の変形例１による半導体装置の概略構成を示す平面図である。 図１６Ｂは、図１６ＡからＶＮＷ素子の上方の構成を除いた概略構成を示す平面図である。 図１６Ｃは、図１６Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図１７は、図１６ＡのＩ－Ｉに沿った断面を示す簡易断面図である。 図１８は、第６の実施形態の変形例１による半導体装置の等価回路図である。 図１９Ａは、第６の実施形態の変形例２による半導体装置の概略構成を示す平面図である。 図１９Ｂは、図１９ＡからＶＮＷ素子の上方の構成を除いた概略構成を示す平面図である。 図１９Ｃは、図１９Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図２０は、図１９ＡのＩ－Ｉに沿った断面を示す簡易断面図である。 図２１は、第６の実施形態の変形例２による半導体装置の等価回路図である。 図２２は、第６の実施形態の変形例３について、変形例２の図１９ＡのＩ－Ｉに沿った断面に対応する簡易断面図である。 図２３Ａは、第７の実施形態の第１態様による半導体装置の簡易断面図であり、第２の実施形態の図４Ｂに対応している。 図２３Ｂは、第７の実施形態の第１態様の抵抗素子の等価回路図である。 図２４Ａは、第７の実施形態の第２態様による半導体装置の簡易断面図であり、第２の実施形態の図４Ｂに対応している。 図２４Ｂは、第７の実施形態の第２態様の抵抗素子の等価回路図である。 図２５Ａは、第８の実施形態による半導体装置の概略構成を示す平面図である。 図２５Ｂは、図２５ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図２５Ｃは、図２５Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図２６は、図２５ＡのＩ－Ｉに沿った断面を示す簡易断面図である。 図２７は、第８の実施形態によるＣＲタイマー回路の等価回路図である。 図２８Ａは、第８の実施形態の変形例による半導体装置の概略構成を示す平面図である。 図２８Ｂは、図２８ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図２８Ｃは、図２８Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図２９は、図２８ＡのＩ－Ｉに沿った断面を示す簡易断面図である。 図３０は、第８の実施形態の変形例によるＣＲタイマー回路の等価回路図である。 図３１Ａは、第９の実施形態による半導体装置の概略構成を示す平面図である。 図３１Ｂは、図３１ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。 図３１Ｃは、図３１Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。 図３２は、図３１ＡのＩ－Ｉに沿った断面を示す簡易断面図である。 図３３は、第９の実施形態による半導体装置の等価回路図である。
　以下、抵抗素子を備えた半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。
　［第１の実施形態］
　本実施形態では、ＶＮＷ技術を適用した、抵抗素子を有する半導体装置の基本構成を開示する。図１は、第１の実施形態による半導体装置の概略構成を示す断面図である。
　この半導体装置は、ＶＮＷトランジスタ１Ａ及び抵抗素子１Ｂを有する。ＶＮＷトランジスタ１Ａは、ＶＮＷトランジスタ配置領域１０Ａに配置されている。抵抗素子１Ｂは、抵抗素子配置領域１０Ｂに配置されている。なお、ＶＮＷとしては、ＶＮＷトランジスタの代わりにＶＮＷダイオードとしても良い。
　基板１１は、例えば、バルクＳｉ、ゲルマニウム（Ｇｅ）、Ｓｉ又はＧｅの化合物や合金の基板、更にはＳｉＣ、ＳｉＰ、ＳｉＰＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、Ｉｎ、Ｓｂ、ＳｉＧｅ、ＧａＡｃＰ、ＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及びＧaＩｎＡｓＰから選ばれた１種またはこれらの組み合わせ等の基板である。ＳＯＩ基板を用いることもできる。
　ＶＮＷトランジスタ配置領域１０Ａは、ＳＴＩ素子分離領域１６により画定されている。抵抗素子配置領域１０Ｂは、ＳＴＩ素子分離領域１６により画定されている。
　ＳＴＩ素子分離領域１６は、基板１１に形成された開口中に絶縁材料が充填されてなる。絶縁材料としては、例えばＳｉＯ，ＰＳＧ（リンシリケイトガラス），ＢＳＧ（ボロンシリケイトガラス），ＢＰＳＧ（ボロンリンシリケイトガラス），ＵＳＧ（非ドープシリケイトガラス）またはこれらの組み合わせであっても良い。
　ＶＮＷトランジスタ配置領域１０Ａには、基板１１中に例えばＮ型の導電型を有するウェル１２Ａが形成されている。抵抗素子配置領域１０Ｂには、例えばＮ型の導電型を有するウェル１２Ｂが形成されている。
　ウェル１２Ａ，１２Ｂは、基板１１にＮ型不純物がイオン注入されて形成される。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
　基板１１中におけるウェル１２Ａの上部には、ウェル１２Ａとは逆導電型、例えばＰ型の導電型を有する不純物領域１３Ａが形成されている。不純物領域１３Ａの上部であって基板１１の表面には、シリサイド層１５Ａが形成されている。
　基板１１中におけるウェル１２Ｂの上部には、ウェル１２Ｂとは逆導電型、例えばＰ型の導電型を有する不純物領域１３Ｂが形成されている。不純物領域１３Ｂの上部であって基板１１の表面には、シリサイド層１５Ｂが形成されている。
　不純物領域１３Ａ，１３Ｂは、基板１１にＰ型不純物がイオン注入されて形成される。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。
　シリサイド層１５Ａ，１５Ｂは、不純物領域１３Ａ，１３Ｂの表面に金属膜を形成し、熱処理を施して不純物領域１３Ａ，１３Ｂの表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等が用いられる。
　ＶＮＷトランジスタ配置領域１０Ａにおいて、基板１１上には、複数の突起状の半導体ナノワイヤ１７が、基板１１の表面から垂直に形成されている。半導体ナノワイヤ１７は、下端部分１７ａ、上端部分１７ｂ及び、下端部分１７ａと上端部分１７ｂとの間の中央部分１７ｃを有している。下端部分１７ａはＰ型の導電型を有し、不純物領域１３Ａと電気的に接続されている。上端部分１７ｂはＰ型の導電型を有する。中央部分１７ｃはＮ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分１７ａ及び上端部分１７ｂは、一方がソース電極で他方がドレイン電極となる。上端部分１７ｂの側面には、絶縁膜のサイドウォール１８が形成されている。なお、下端部分１７ａ及び上端部分１７ｂをＮ型とし、中央部分１７ｃをＰ型又はノンドープとしても良い。また、基板１１がＮ型半導体基板である場合、Ｎ型のウェル１２Ａ，１２Ｂの形成を省略しても良い。半導体ナノワイヤ１７の平面形状は、例えば円形、楕円形、四角形または一方向に延在した形状であっても良い。なお、本願における「ノンドープ」とは、半導体ナノワイヤ１７における不純物注入の工程を行わない部分を意味する。
　シリサイド層１５Ａ，１５Ｂ及びＳＴＩ素子分離領域１６の表面には、半導体ナノワイヤ１７の下端部分１７ａの側面を覆う層間絶縁膜１９が形成されている。
　半導体ナノワイヤ１７は、下端部分１７ａ及び上端部分１７ｂがＰ型不純物のイオン注入により、中央部分１７ｃがＮ型不純物のイオン注入により、形成される。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
　サイドウォール１８は、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を材料として形成される。
　層間絶縁膜１９は、例えば、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を材料として形成される。
　ＶＮＷトランジスタ配置領域１０Ａにおいて、半導体ナノワイヤ１７の側面には、ゲート絶縁膜２１を介してゲート電極２２Ａが形成されている。抵抗素子配置領域１０Ｂにおいて、ゲート絶縁膜２１上に導電パターン２２Ｂが形成されている。本実施形態において、抵抗素子１Ｂの導電パターン２２Ｂは、ＶＮＷトランジスタ１Ａのゲート電極２２Ａの形成工程を利用して形成されている。具体的には、ＶＮＷトランジスタ１Ａのゲート電極２２Ａと、抵抗素子１Ｂの導電パターン２２Ｂとは、１層の導電体膜が同一工程で加工されて形成されている。そのため、ゲート電極２２Ａと導電パターン２２Ｂは同じ材料からなる。但し、それぞれが異なる材料を有しても良い。
　ゲート絶縁膜２１は、例えば誘電率ｋが７以上の絶縁物、例えばＳｉＮ，Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＨｆＯ２等を材料として形成される。ゲート電極２２Ａ及び導電パターン２２Ｂは、ＴｉＮ，ＴａＮ，ＴｉＡｌ，ＴａＡｌ，Ｔｉ含有金属、Ａｌ含有金属、Ｗ含有金属、ＴｉＳｉ，ＮｉＳｉ，ＰｔＳｉ，シリサイドを持つ多結晶シリコン等を材料として形成される。
　ゲート電極２２Ａ及び導電パターン２２Ｂは、例えば以下のように形成される。図２Ａ～図２Ｄは、ゲート電極２２Ａ及び導電パターン２２Ｂの形成方法を工程順に示す概略断面図である。
　図２Ａに示すように、基板１１の上方に層間絶縁膜１９が形成されている。ＶＮＷトランジスタ配置領域１０Ａには、半導体ナノワイヤとなる突起２３が形成されている。突起２３には、下端部分１７ａ及び中央部分１７ｃが形成されている。下端部分１７ａは不純物領域１３Ａと電気的に接続されている。突起２３上には、当該突起２３を形成するために用いられたハードマスク２４が残存している。
　図２Ａの状態に続いて、図２Ｂに示すように、突起２３及びハードマスク２４を覆うように、層間絶縁膜１９上にゲート絶縁膜２１及び導電体膜２５を順次形成する。
　続いて、図２Ｃに示すように、導電体膜２５の全面にレジストを塗布し、リソグラフィーによりレジストをパターニングしてレジストマスク２０Ａ，２０Ｂを形成する。レジストマスク２０Ａは、ＶＮＷトランジスタ配置領域１０Ａにおける導電体膜２５上で、突起２３及びハードマスク２４を包含する部分にレジストが残存してなる。レジストマスク２０Ｂは、抵抗素子配置領域１０Ｂにおける導電体膜２５上の部分にレジストが残存してなる。
　レジストマスク２０Ａ，２０Ｂを用いて導電体膜２５及びゲート絶縁膜２１をエッチング（ドライエッチング又はウェットエッチング）し、層間絶縁膜１９上にゲート絶縁膜２１及び導電体膜２５を残す。
　続いて、図２Ｄに示すように、アッシング処理又はウェット処理によりレジストマスク２０Ａ，２０Ｂを除去する。以上により、ＶＮＷトランジスタ配置領域１０Ａには、突起２３及びハードマスク２４を覆うように、層間絶縁膜１９上にゲート絶縁膜２１を介してゲート電極２２Ａが形成される。ゲート電極２２Ａは、導電体膜２５がエッチングされて形成された導電パターンである。抵抗素子配置領域１０Ｂには、層間絶縁膜１９上にゲート絶縁膜２１を介して導電パターン２２Ｂが形成される。導電パターン２２Ｂは、導電体膜２５がエッチングされて形成された導電パターンである。このとき、ゲート絶縁２１と導電パターン２２Ｂとは、平面視で同じ形状となっていても良い。
　その後、層間絶縁膜の形成、ゲート絶縁膜２１及びゲート電極２２Ａの一部除去、ハードマスク２４の露出及び除去、上端部分１７ｂの形成等の諸工程が行われる。
　ＶＮＷトランジスタ配置領域１０Ａには、複数のコンタクトプラグ、例えばコンタクトプラグ２６，２７が配置される。抵抗素子配置領域１０Ｂには、複数のコンタクトプラグ、例えばコンタクトプラグ２８，２９が配置される。コンタクトプラグ２６は、シリサイド層１５Ａと電気的に接続されている。コンタクトプラグ２７は、ゲート電極２２Ａと電気的に接続されている。コンタクトプラグ２８は、導電パターン２２Ｂの一端と電気的に接続されている。コンタクトプラグ２９は、導電パターン２２Ｂの他端と電気的に接続されている。
　コンタクトプラグ２６～２９は、各開口の内壁面を覆うように形成された下地膜と、下地膜を介して各開口内を充填する導電材料とから形成される。下地膜の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕの場合、下地膜の形成を省略しても良い。
　ＶＮＷトランジスタ１Ａ上には、シリサイド層３１が形成されている。シリサイド層３１は、半導体ナノワイヤ１７の上端部分１７ｂと電気的に接続されている。シリサイド層３１は、ＶＮＷトランジスタ１Ａ上に半導体材料及び金属膜を形成し、熱処理を施して半導体材料をシリサイド化することにより形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等が用いられる。
　ＶＮＷトランジスタ配置領域１０Ａには、複数のローカル配線、例えばローカル配線３２～３４が配置される。抵抗素子配置領域１０Ｂには、複数のローカル配線、例えばローカル配線３５，３６が配置される。ローカル配線３２は、コンタクトプラグ２６の上面と電気的に接続されている。ローカル配線３３は、コンタクトプラグ２７の上面と電気的に接続されている。ローカル配線３４は、シリサイド層３１の上面と電気的に接続されている。ローカル配線３５は、コンタクトプラグ２８の上面と電気的に接続されている。ローカル配線３６は、コンタクトプラグ２９の上面と電気的に接続されている。
　ローカル配線３２～３６は、各開口の内壁面を覆うように形成された下地膜と、下地膜を介して各開口内を充填する導電材料とから形成される。下地膜の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕの場合、下地膜の形成を省略しても良い。
　ＶＮＷトランジスタ配置領域１０Ａには、複数の配線、例えばＭ１層の配線４１～４３が配置される。各Ｍ１層の配線は、各ローカル配線の上方に配置される。抵抗素子配置領域１０Ｂには、複数の配線、例えばＭ１層の配線４４，４５が配置される。配線４１は、ローカル配線３２の上面と電気的に接続されている。配線４２は、ローカル配線３３の上面と電気的に接続されている。配線４３は、ローカル配線３４の上面と電気的に接続されている。配線４４は、ローカル配線３５の上面と電気的に接続されている。配線４５は、ローカル配線３６の上面と電気的に接続されている。
　配線４１～４５は、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線４１～４５は、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。また、導電材料の下地膜として、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。これらは本実施形態だけに限られず、他の実施形態や変形例においても、配線をシングルダマシン構造で形成しても良い。また、配線４１～４５の導電材料がＣｏ又はＲｕの場合、当該導電材料の下地膜の形成を省略しても良い。
　層間絶縁膜１９上には、層間絶縁膜４６～４９が積層形成されている。
　ＶＮＷトランジスタ１Ａ、抵抗素子１Ｂ、及びコンタクトプラグ２７～２９は、層間絶縁膜４６，４７中に形成されている。コンタクトプラグ２６は、層間絶縁膜１９，４６，４７中に形成されている。シリサイド層３１及びローカル配線３２～３６は、層間絶縁膜４８中に形成されている。配線４１～４５は、層間絶縁膜４９中に形成されている。なお、シリサイド層３１の形成を省略し、ローカル配線３４と半導体ナノワイヤ１７の上面とが接続されていても良い。
　層間絶縁膜４６～４９は、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を材料として形成される。
　本実施形態では、ＶＮＷトランジスタ１Ａのゲート電極２２Ａと、抵抗素子１Ｂの導電パターン２２Ｂとは、１層の導電体膜２５が加工されて形成されている。抵抗素子１Ｂでは、導電パターン２２Ｂが電気抵抗体として用いられる。ＶＮＷトランジスタ１Ａには、ゲート電極２２Ａとして導電体膜２５が用いられる。導電体膜２５は、例えばローカル配線３２～３６等と比較して薄い。具体的には、例えば、半導体ナノワイヤ１７の側面とは異なる位置（例えば抵抗素子配置領域１０Ｂ）に形成された導電体膜２５のＺ方向における膜厚は、ローカル配線３２～３６のＺ方向における膜厚よりも小さい。そのため、ローカル配線３２～３６等と比較して、導電体膜２５は抵抗値が高い。この導電体膜２５を、ＶＮＷトランジスタ１Ａのゲート電極２２Ａと共に抵抗素子１Ｂの導電パターンである導電パターン２２Ｂにも適用する。これにより、製造工程を削減し、ゲート電極２２Ａと共に抵抗素子１Ｂにおいて導電パターン２２Ｂを得ることができる。なお、抵抗素子１Ｂの導電パターン２２Ｂを、トランジスタのゲート電極を兼ねたものとしても良い。本実施形態で説明した各構成やそれらの材料等については、他の実施形態や変形例等に適用しても良い。
　［第２の実施形態］
　本実施形態では、第１の実施形態と同様に、ＶＮＷ技術を適用した、抵抗素子を有する半導体装置を開示するが、抵抗素子にＶＮＷ構造が設けられている点で第１の実施形態と相違する。
　図３Ａは、第２の実施形態による半導体装置の概略構成を示す平面図である。図３Ｂは、図３ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図３Ｃは、図３Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図４Ａは、図３ＡのＩ－Ｉに沿った断面を示す断面図である。図４Ｂは、図４Ａに対応する簡易断面図である。なお、図示のレイアウトは一例である。例えば、隣り合うグリッドに配置されるように図示されたＶＮＷ素子やゲート電極、各種の配線等が、複数のグリッド分だけ離れて配置されるようにしても良い。その場合、例えば離れた領域に、ＶＮＷ素子やゲート電極、各種の配線等のダミー構造（不純物領域の場合にはＳＴＩ等）を設けるようにしても良い。このことは、後述する諸実施形態及び諸変形例においても同様である。
　この半導体装置は、基板１０１の上方に、抵抗素子１００を有する。抵抗素子１００は、図３Ｂに示すように、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する。図３Ｂでは、それぞれ、例えばＸ方向に２個、Ｙ方向に８個の計１６個のＶＮＷ構造１１０が配置された第１群１１０Ａ及び第２群１１０Ｂが所定間隔で並んで配置されている。なお、ＶＮＷ構造１１０の個数及び配置形態は図３Ｂのものに限定されるものではなく、図３Ｂとは異なる個数及び配置形態にＶＮＷ構造１１０を配置する場合もある。
　基板１０１は、例えば、バルクＳｉ、ゲルマニウム（Ｇｅ）、Ｓｉ又はＧｅの化合物や合金の基板、更にはＳｉＣ、ＳｉＰ、ＳｉＰＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、Ｉｎ、Ｓｂ、ＳｉＧｅ、ＧａＡｃＰ、ＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及びＧaＩｎＡｓＰから選ばれた１種またはこれらの組み合わせ等の基板である。ＳＯＩ基板を用いることもできる。
　抵抗素子１００の配置領域は、ＳＴＩ素子分離領域１０６により画定されている。
　ＳＴＩ素子分離領域１０６は、基板１０１に形成された開口中に絶縁材料が充填されてなる。絶縁材料としては、例えばＳｉＯ，ＰＳＧ（リンシリケイトガラス），ＢＳＧ（ボロンシリケイトガラス），ＢＰＳＧ（ボロンリンシリケイトガラス），ＵＳＧ（非ドープシリケイトガラス）またはこれらの組み合わせであっても良い。
　抵抗素子１００の配置領域には、基板１０１中に例えばＰ型の導電型を有するウェル１０２が形成されている。
　ウェル１０２は、基板１０１にＰ型不純物がイオン注入されて形成される。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。
　基板１０１中におけるウェル１０２の上部には、ウェル１０２とは逆導電型、例えばＮ型の導電型を有する不純物領域１０３が形成されている。不純物領域１０３の上部であって基板１０１の表面には、シリサイド層１０５が形成されている。
　不純物領域１０３は、基板１０１にＮ型不純物がイオン注入されて形成される。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
　シリサイド層１０５は、不純物領域１０３の表面に金属膜を形成し、熱処理を施して不純物領域１０３の表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等が用いられる。
　基板１０１のウェル１０２の上方には、複数の突起状の半導体ナノワイヤ１０７が、基板１０１の表面から垂直に形成されている。半導体ナノワイヤ１０７は、下端部分１０７ａ、上端部分１０７ｂ及び、下端部分１０７ａと上端部分１０７ｂとの間の中央部分１０７ｃを有している。下端部分１０７ａはＮ型の導電型を有し、不純物領域１０３と電気的に接続されている。上端部分１０７ｂはＮ型の導電型を有する。中央部分１０７ｃはＮ型の導電型を有するか、又はノンドープとされている。上端部分１０７ｂの側面には、絶縁膜のサイドウォール１０８が形成されている。なお、下端部分１０７ａ及び上端部分１０７ｂをＮ型とし、中央部分１０７ｃをＮ型の導電型で下端部分１０７ａ及び上端部分１０７ｂよりも低い不純物濃度としても良い。また、ＶＮＷトランジスタのように、下端部分１０７ａ及び上端部分１０７ｂをＰ型とし、中央部分１０７ｃをＮ型又はノンドープとしても良い。また、基板１０１がＰ型半導体基板である場合Ｐ型のウェル１０２の形成を省略しても良い。半導体ナノワイヤ１０７の平面形状は、例えば円形、楕円形、四角形または一方向に延在した形状であっても良い。
　シリサイド層１０５及びＳＴＩ素子分離領域１０６の表面には、半導体ナノワイヤ１０７の下端部分１０７ａの側面を覆う層間絶縁膜１０９が形成されている。
　半導体ナノワイヤ１０７は、下端部分１０７ａ及び上端部分１０７ｂがＮ型不純物のイオン注入により、中央部分１０７ｃがＮ型不純物の下端部分１０７ａ及び上端部分１０７ｂよりも低不純物濃度のイオン注入により、形成される。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
　サイドウォール１０８は、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を材料として形成される。
　層間絶縁膜１０９は、例えば、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を材料として形成される。
　半導体ナノワイヤ１０７の側面には、ゲート絶縁膜１１１を介してゲート電極１１２が形成されている。本実施形態では、抵抗素子１００は、ＶＮＷ構造１１０の半導体ナノワイヤ１０７の側面に配されたゲート電極１１２を利用した導電パターン１２０を有している。具体的には、図３Ｂに示すように、第１群１１０Ａ及び第２群１１０Ｂを構成する例えば３２個のＶＮＷ構造１１０のうち、Ｘ方向に沿って並ぶ４個のＶＮＷ構造１１０ごとに共通に、Ｘ方向に延在するゲート電極１１２が設けられている。後述するように、これらのゲート電極１１２が電気的に接続されて実質的に１本の導電パターン１２０となる。この導電パターン１２０が抵抗素子１００の電気抵抗体として用いられる。
　ゲート絶縁膜１１１は、例えば誘電率ｋが７以上の絶縁物、例えばＳｉＮ，Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＨｆＯ２等を材料として形成される。ゲート電極１１２は、ＴｉＮ，ＴａＮ，ＴｉＡｌ，ＴａＡｌ，Ｔｉ含有金属、Ａｌ含有金属、Ｗ含有金属、ＴｉＳｉ，ＮｉＳｉ，ＰｔＳｉ，シリサイドを持つ多結晶シリコン等を材料として形成される。
　抵抗素子１００には、複数のコンタクトプラグ、例えばコンタクトプラグ１１３，１１４が配置される。図３Ｂ及び図４Ａに示すように、各ゲート電極１１２の一端にコンタクトプラグ１１３が、他端にコンタクトプラグ１１４がそれぞれ電気的に接続されている。
　コンタクトプラグ１１３，１１４は、各開口の内壁面を覆うように形成された下地膜と、下地膜を介して各開口内を充填する導電材料とから形成される。下地膜の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕの場合、下地膜の形成を省略しても良い。
　ＶＮＷ構造１１０上には、シリサイド層１１５が形成されている。本実施形態では、Ｘ方向に沿って並ぶ２つのＶＮＷ構造１１０ごとに共通に、シリサイド層１１５が設けられている。シリサイド層１１５は、半導体ナノワイヤ１０７の上端部分１０７ｂと電気的に接続されている。シリサイド層１１５は、ＶＮＷ構造１１０上に半導体材料及び金属膜を形成し、熱処理を施して半導体材料をシリサイド化することにより形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等が用いられる。
　抵抗素子１００の配置領域には、複数のローカル配線、例えばローカル配線１１６，１１７，１１８，１１９，１２１が配置される。ローカル配線１１６は、コンタクトプラグ１１３の上面と電気的に接続されている。ローカル配線１１７は、コンタクトプラグ１１４の上面と電気的に接続されている。ローカル配線１１８は、一方のシリサイド層１１５の上面と電気的に接続されている。ローカル配線１１９は、他方のシリサイド層１１５の上面と電気的に接続されている。
　図３Ｃに示すように、ローカル配線１１６，１１７，１１８，１１９，１２１は、各ゲート電極１１２の上方でＸ方向に沿って並んで配置されている。ローカル配線１１６，１１８間、ローカル配線１１８，１２１間、ローカル配線１２１，１１９間、及びローカル配線１１９，１１７間は、それぞれ離間している。これにより、ローカル配線１１８，１１９は夫々電気的に分離され、上方に他の導電体との電気的接続はない。これにより、各半導体ナノワイヤ１０７は電気的にフローティング状態とされている。
　ローカル配線１１６，１１７，１１８，１１９，１２１は、各開口の内壁面を覆うように形成された下地膜と、下地膜を介して各開口内を充填する導電材料とから形成される。下地膜の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕの場合、下地膜の形成を省略しても良い。
　抵抗素子１００の配置領域には、複数の配線、例えばＭ１層の配線１２２，１２３が配置される。各Ｍ１層の配線は、各ローカル配線の上方に配置される。配線１２２は、ローカル配線１１６の上面と電気的に接続されている。配線１２３は、ローカル配線１１７の上面と電気的に接続されている。
　配線１２２，１２３の配置について、図３Ｂ及び図３Ｃを用いて説明する。各配線１２２は、隣り合う２本のゲート電極１１２に対応するように、平面視でＹ方向に延在して並んでいる。各配線１２３は、隣り合う２本のゲート電極１１２に対応するように、平面視でＹ方向に延在して並んでいる。配線１２２，１２３は、平面視において、Ｙ方向に沿って並ぶ複数のゲート電極１１２について、互い違いに１本のゲート電極１１２ずつずれて配置されている。配線１２２，１２３は、上記のように配置され、ローカル配線１１６，１１７及びコンタクトプラグ１１３，１１４を通じて各ゲート電極１１２と電気的に接続される。Ｘ方向に延在する各ゲート電極１１２は、Ｙ方向に延在する配線１２２，１２３により、つづら折り状に電気的に接続される。このように、複数のゲート電極１１２が配線１２２，１２３と共につづら折り状に配置され、抵抗素子１００の電気抵抗体となる実質的に１本の導電パターン１２０が構成される。このようにゲート電極１１２及び配線１２２，１２３を接続することにより、優れた面積効率で実質的に１本の導電パターン１２０を実現することができる。
　導電パターン１２０を構成するゲート電極１１２の接続は、配線１２２，１２３に限定されるものではなく、例えばローカル配線１１６，１１７を用いても良い。
　抵抗素子１００の配置領域には、例えば電源線Ｖｓｓとして機能するＭ２層の配線１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅ，１２４ｆが配置されている。これらのＭ２層の配線は、Ｍ１層の配線の上方に形成される。図３Ａに示すように、配線１２４ａと配線１２４ｂ、配線１２４ｂと配線１２４ｃ、配線１２４ｃと配線１２４ｄ、配線１２４ｄと配線１２４ｅ、配線１２４ｅと配線１２４ｆは、それぞれ電気的に接続されている。配線１２４ａの一端が導電パターン１２０の一方の端子ＩＮ１となる。配線１２４ｆの一端が導電パターン１２０の他方の端子ＩＮ２となる。
　なお、導電パターン１２０の各端子ＩＮ１，ＩＮ２は、配線１２４ａ，１２４ｆに配置する代わりに、他の配線、例えば電源線Ｖｄｄに配置するようにしても良い。
　配線１２２、配線１２３及び配線１２４ａ～１２４ｆは、それぞれ上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線１２２、配線１２３及び配線１２４ａ～１２４ｆは、それぞれメッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　層間絶縁膜１０９上には、層間絶縁膜１２５～１２９が積層形成されている。
　ＶＮＷ素子１１０及びコンタクトプラグ１１３，１１４は、層間絶縁膜１２５，１２６中に形成されている。シリサイド層１１５及びローカル配線１１６，１１７，１１８，１１９，１２１は、層間絶縁膜１２７中に形成されている。配線１２２，１２３は、層間絶縁膜１２８中に形成されている。配線１２４ａ～１２４ｆは、層間絶縁膜１２９中に形成されている。
　層間絶縁膜１２５～１２９は、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を材料として形成される。
　本実施形態では、ＶＮＷ構造１１０のゲート電極１１２を利用した導電パターン１２０が抵抗素子１００の電気抵抗体として用いられる。ＶＮＷ構造１１０では、薄いゲート電極１１２が用いられる。薄いゲート電極１１２は抵抗値が高い。このゲート電極１１２を抵抗素子１００の導電パターン１２０に適用する。これにより、抵抗素子１００において導電パターン１２０を得ることができる。
　また本実施形態では、図４Ａ及び図４Ｂに示すように、Ｘ方向に沿って並ぶローカル配線１１６，１１７，１１８，１１９，１２１は、それぞれ離間して電気的に分離されている。ローカル配線１１８，１１９については、上方に他の導電体との電気的接続はない。ローカル配線１１８，１１９には、それぞれ２本ずつ半導体ナノワイヤ１０７が電気的に接続されている。これらの半導体ナノワイヤ１０７は、ローカル配線１１８，１１９の電気的分離により、電気的にフローティング状態となる。これにより、抵抗素子１００で電気抵抗体となる導電パターン１２０は、基板１０１や半導体ナノワイヤ１０７において生じる寄生抵抗の影響が抑制される。
　なお、各半導体ナノワイヤ１０７の下方部分１０７ａは、不純物領域１０３により電気的に接続されているが、下方部分１０７ａで電気的に分離するようにしても良い。例えば、隣り合う半導体ナノワイヤ１０７下部の不純物領域１０３を分断し、隣り合う導体ナノワイヤ１０７間を電気的に分離する。この場合には、図４Ｂにおいて円Ｃで示す部分、即ちローカル配線１１６，１１８間及びローカル配線１１９，１１７間は、ローカル配線１１８，１１９間が電気的に分離していることから、接続するようにしても良い。
　［変形例］
　以下、第２の実施形態の半導体装置の変形例について説明する。本例では、第２の実施形態と同様に、ＶＮＷ技術を適用した、抵抗素子を有する半導体装置を開示するが、ＶＮＷ構造の配置態様が第２の実施形態と異なる。
　図５Ａは、第２の実施形態の変形例による半導体装置の概略構成を示す平面図である。図５Ｂは、図５ＡのＩ－Ｉに沿った断面を示す簡易断面図である。なお、第２の実施形態による半導体装置と同様の構成部材等については、同一の符号を付して詳しい説明を省略する。
　この半導体装置は、基板１０１の上方に、抵抗素子１００を有する。抵抗素子１００は、図５Ａに示すように、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する。図５Ａ及び図５Ｂでは、第２の実施形態の図３Ｂ等とは異なり、抵抗素子１００は、図３Ｂで左側の第２群１１０Ｂを有さず、右側の第１群１１０Ａのみを有している。第１群１１０Ａは、図３Ｂ等と同様に、例えばＸ方向に２個、Ｙ方向に８個の計１６個のＶＮＷ構造１１０が配置されている。この場合、第１群１１０Ａの左側では、ＶＮＷ構造の半導体ナノワイヤ１０７を有さず、第１の実施形態のようにゲート電極１１２が設けられている。なお、ＶＮＷ構造１１０の個数及び配置形態は図５Ａ及び図５Ｂのものに限定されるものではなく、図５Ａ及び図５Ｂとは異なる個数及び配置形態にＶＮＷ構造１１０を配置する場合もある。
　本例では、第２の実施形態による半導体装置の持つ諸効果に加え、以下の効果を奏する。抵抗素子においては、ゲート電極の厚みや幅等の態様がＶＮＷ構造の半導体ナノワイヤの有無に起因して変化する。そのため、抵抗素子における単位面積当たりの抵抗値が異なるものとなる。例えば、半導体ナノワイヤが層間絶縁膜から十分に突出している場合、ゲート電極は、半導体ナノワイヤの側面に垂直方法（Ｚ方向）に沿っても延在するため、半導体ナノワイヤが存しない場合と比べて抵抗値が低くなる。このことを利用すれば、抵抗素子の抵抗値を適宜調節することができる。本例では、ＶＮＷ構造１１０を一様に配置するのではなく、例えば左側には配置せず右側のみに配置することにより、抵抗素子２００の抵抗値を調節する。
　［第３の実施形態］
　本実施形態では、第１及び第２の実施形態と同様に、ＶＮＷ技術を適用した、抵抗素子を有する半導体装置の基本構成を開示するが、抵抗素子にＶＮＷ構造が設けられると共に、複数のＶＮＷトランジスタが設けられる点で第１及び第２の実施形態と相違する。
　図６Ａは、第３の実施形態による半導体装置の概略構成を示す平面図である。図６Ｂは、図６ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図６Ｃは、図６Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図７Ａは、図６ＡのＩ－Ｉに沿った断面を示す断面図である。図７Ｂは、図７Ａに対応する簡易断面図である。図７Ｃは、図６ＡのＩＩ－ＩＩに沿った断面を示す断面図である。図８は、第３の実施形態による半導体装置の結線状態を示す等価回路図である。
　この半導体装置は、ＶＮＷトランジスタ配置領域２２０Ａ及び抵抗素子配置領域２２０Ｂを有している。ＶＮＷトランジスタ配置領域２２０Ａ及び抵抗素子配置領域２２０Ｂには、それぞれ複数のＶＮＷ素子が例えばマトリクス状に配置されている。ＶＮＷトランジスタ配置領域２２０Ａの複数のＶＮＷ素子は、ＶＮＷトランジスタ２１０Ａである。抵抗素子配置領域２２０Ｂの複数のＶＮＷ素子はＶＮＷ構造２１０Ｂであって、抵抗素子２３０の一部となる。本実施形態では、ＶＮＷトランジスタ配置領域２２０ＡのＶＮＷトランジスタ２１０Ａと、抵抗素子配置領域２２０ＢのＶＮＷ構造２１０Ｂとでは、平面視でそれぞれ配置数及び配列が同一とされている。例えば、ＶＮＷトランジスタ配置領域２２０Ａには、Ｘ方向に２個、Ｙ方向に４個の計８個のＶＮＷトランジスタ２１０Ａが配置された第１群２１０Ａ１及び第２群２１０Ａ２が所定間隔で並んで配置されている。同様に、抵抗素子配置領域２２０Ｂには、Ｘ方向に２個、Ｙ方向に４個の計８個のＶＮＷ構造２１０Ｂが配置された第１群２１０Ｂ１及び第２群２１０Ｂ２が所定間隔で並んで配置されている。なお、ＶＮＷトランジスタ２１０Ａ及びＶＮＷ構造２１０Ｂの個数及び配置形態は図６Ｂのものに限定されるものではなく、図６Ｂとは異なる個数及び配置形態にＶＮＷトランジスタ２１０Ａ及びＶＮＷ構造２１０Ｂを配置する場合もある。また、ＶＮＷトランジスタの代わりにＶＮＷダイオードとしても良い。
　基板２０１は、例えば、バルクＳｉ、ゲルマニウム（Ｇｅ）、Ｓｉ又はＧｅの化合物や合金の基板、更にはＳｉＣ、ＳｉＰ、ＳｉＰＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、Ｉｎ、Ｓｂ、ＳｉＧｅ、ＧａＡｃＰ、ＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及びＧaＩｎＡｓＰから選ばれた１種またはこれらの組み合わせ等の基板である。ＳＯＩ基板を用いることもできる。
　ＶＮＷトランジスタ配置領域２２０Ａは、ＳＴＩ素子分離領域２０６により画定されている。抵抗素子配置領域２２０Ｂは、ＳＴＩ素子分離領域２０６により画定されている。
　ＳＴＩ素子分離領域２０６は、基板２０１に形成された開口中に絶縁材料が充填されてなる。絶縁材料としては、例えばＳｉＯ，ＰＳＧ（リンシリケイトガラス），ＢＳＧ（ボロンシリケイトガラス），ＢＰＳＧ（ボロンリンシリケイトガラス），ＵＳＧ（非ドープシリケイトガラス）またはこれらの組み合わせであっても良い。
　ＶＮＷトランジスタ配置領域２２０Ａには、例えばＰ型の導電型を有するウェル２０２Ａが形成されている。抵抗素子配置領域２２０Ｂには、例えばＰ型の導電型を有するウェル２０２Ｂが形成されている。
　ウェル２０２Ａ，２０２Ｂは、基板２０１にＰ型不純物がイオン注入されて形成される。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。
　ウェル２０２Ａの上部には、ウェル２０２Ａとは逆導電型、例えばＮ型の導電型を有する不純物領域２０３Ａが形成されている。不純物領域２０３Ａの上部であって基板２０１の表面には、シリサイド層２０５Ａが形成されている。
　ウェル２０２Ｂの上部には、ウェル２０２Ｂとは逆導電型、例えばＮ型の導電型を有する不純物領域２０３Ｂが形成されている。不純物領域２０３Ｂの上部であって基板２０１の表面には、シリサイド層２０５Ｂが形成されている。
　不純物領域２０３Ａ，２０３Ｂは、基板２０１にＮ型不純物がイオン注入されて形成される。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
　シリサイド層２０５Ａ，２０５Ｂは、不純物領域２０３Ａ，２０３Ｂの表面に金属膜を形成し、熱処理を施して不純物領域２０３Ａ，２０３Ｂの表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等が用いられる。
　ＶＮＷトランジスタ配置領域２２０Ａにおいて、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ａが、基板２０１の表面から垂直に形成されている。半導体ナノワイヤ２０７Ａは、下端部分２０７Ａａ、上端部分２０７Ａｂ及び、下端部分２０７Ａａと上端部分２０７Ａｂとの間の中央部分２０７Ａｃを有している。下端部分２０７ＡａはＮ型の導電型を有し、不純物領域２０３Ａと電気的に接続されている。上端部分２０７ＡｂはＮ型の導電型を有する。中央部分２０７ＡｃはＰ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分２０７Ａａ及び上端部分２０７Ａｂは、一方がソース電極で他方がドレイン電極となる。上端部分２０７Ａｂの側面には、絶縁膜のサイドウォール２０８が形成されている。なお、下端部分２０７Ａａ及び上端部分２０７ＡｂをＰ型とし、中央部分２０７ＡｃをＮ型又はノンドープとしても良い。
　抵抗素子配置領域２２０Ｂにおいて、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ｂが、基板２０１の表面から垂直に形成されている。半導体ナノワイヤ２０７Ｂは、下端部分２０７Ｂａ、上端部分２０７Ｂｂ及び、下端部分２０７Ｂａと上端部分２０７Ｂｂとの間の中央部分２０７Ｂｃを有している。下端部分２０７ＢａはＮ型の導電型を有し、不純物領域２０３Ｂと電気的に接続されている。上端部分２０７ＢｂはＮ型の導電型を有する。中央部分２０７ＢｃはＮ型の導電型を有するか、又はノンドープとされる。上端部分２０７Ｂｂの側面には、絶縁膜のサイドウォール２０８が形成されている。なお、下端部分２０７Ｂａ及び上端部分２０７ＢｂをＰ型とし、中央部分２０７ＢｃをＰ型又はノンドープとしても良い。
　基板２０１がＰ型半導体基板である場合、Ｐ型のウェル２０２Ａ，２０２Ｂの形成を省略しても良い。半導体ナノワイヤ２０７Ａ，２０７Ｂの平面形状は、例えば円形、楕円形、四角形又は一方向に延在した形状であっても良い。シリサイド層２０５Ａ，２０５Ｂ及びＳＴＩ素子分離領域２０６の表面には、半導体ナノワイヤ２０７Ａの下端部分２０７Ａａの側面を覆う層間絶縁膜２０９が形成されている。
　半導体ナノワイヤ２０７Ａは、下端部分２０７Ａａ及び上端部分２０７ＡｂがＮ型不純物のイオン注入により、中央部分２０７ＡｃがＰ型不純物のイオン注入により、形成される。半導体ナノワイヤ２０７Ｂは、下端部分２０７Ｂａ及び上端部分２０７ＢｂがＮ型不純物のイオン注入により、中央部分２０７Ｂｃが、下端部分２０７Ｂａ及び上端部分２０７Ｂｂよりも低不純物濃度となるように、Ｎ型不純物のイオン注入により、形成される。Ｐ型不純物としては、Ｂ，ＢＦ２，Ｉｎ，Ｎから選ばれた１種又は複数種が用いられる。Ｎ型不純物としては、Ａｓ，Ｐ，Ｓｂ，Ｎから選ばれた１種又は複数種が用いられる。
　サイドウォール２０８は、ＳｉＯ２，ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＮ等の絶縁物を材料として形成される。
　層間絶縁膜２０９は、例えば、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を材料として形成される。
　ＶＮＷトランジスタ配置領域２２０Ａでは、半導体ナノワイヤ２０７Ａの側面に、ゲート絶縁膜２１１を介してゲート電極２１２Ａが形成されている。ＶＮＷトランジスタ２１０Ａは、半導体ナノワイヤ２０７Ａ及びゲート絶縁膜２１１、ゲート電極２１２Ａを含む。本実施形態では、Ｘ方向に並ぶ複数、例えば２個の半導体ナノワイヤ２０７Ａそれぞれの側面に一部が形成されたゲート電極２１２Ａは、全体で１層の導電膜として形成されている。
　抵抗素子配置領域２２０Ｂでは、半導体ナノワイヤ２０７Ｂの側面に、ゲート絶縁膜２１１を介して導電パターン２１２Ｂが形成されている。ＶＮＷ構造２１０Ｂは、半導体ナノワイヤ２０７Ｂ及びゲート絶縁膜２１１、導電パターン２１２Ｂを含む。本実施形態では、Ｘ方向に並ぶ複数、例えば４個の半導体ナノワイヤ２０７Ｂそれぞれの側面に一部が形成された導電パターン２１２Ｂは、全体で１層の導電膜として形成されている。
　本実施形態では、抵抗素子２００において、ＶＮＷ構造２１０Ｂの導電パターン２１２Ｂは、ＶＮＷトランジスタ２１０Ａのゲート電極２１２Ａを利用して形成されている。具体的には、ＶＮＷトランジスタ２１０Ａのゲート電極２１２Ａと、ＶＮＷ構造２１０Ｂの導電パターン２１２Ｂとは、１層の導電体膜が同一工程で加工されて形成されている。
　ゲート絶縁膜２１１は、例えば誘電率ｋが７以上の絶縁物、例えばＳｉＮ，Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＨｆＯ２等を材料として形成される。ゲート電極２１２Ａ及び導電パターン２１２Ｂは、ＴｉＮ，ＴａＮ，ＴｉＡｌ，ＴａＡｌ，Ｔｉ含有金属、Ａｌ含有金属、Ｗ含有金属、ＴｉＳｉ，ＮｉＳｉ，ＰｔＳｉ，シリサイドを持つ多結晶シリコン等を材料として形成される。
　ＶＮＷトランジスタ配置領域２２０Ａには、複数のコンタクトプラグ、例えばコンタクトプラグ２１３，２１４，２１５が配置される。図６Ｂ及び図７Ａに示すように、右側のゲート電極２１２Ａの一端にコンタクトプラグ２１３が、左側のゲート電極２１２Ａの一端にコンタクトプラグ２１４がそれぞれ電気的に接続されている。Ｘ方向に沿って隣り合うゲート電極２１２Ａ間において、シリサイド層２０５Ａの表面にコンタクトプラグ２１５が電気的に接続されている。
　抵抗素子配置領域２２０Ｂには、複数のコンタクトプラグ、例えばコンタクトプラグ２１６，２１７が配置される。図６Ｂ及び図７Ｃに示すように、各導電パターン２１２Ｂの一端にコンタクトプラグ２１６が、他端にコンタクトプラグ２１７がそれぞれ電気的に接続されている。
　コンタクトプラグ２１３～２１７は、各開口の内壁面を覆うように形成された下地膜と、下地膜を介して各開口内を充填する導電材料とから形成される。下地膜の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕの場合、下地膜の形成を省略しても良い。
　ＶＮＷトランジスタ２１０Ａ上には、シリサイド層２１８Ａが形成されている。本実施形態では、Ｘ方向に沿って並ぶ２つのＶＮＷトランジスタ２１０Ａごとに共通に、シリサイド層２１８Ａが設けられている。シリサイド層２１８Ａは、半導体ナノワイヤ２０７Ａの上端部分２０７Ａｂと電気的に接続されている。
　ＶＮＷ構造２１０Ｂ上には、シリサイド層２１８Ｂが形成されている。本実施形態では、Ｘ方向に沿って並ぶ２つのＶＮＷ構造２１０Ｂごとに共通に、シリサイド層２１８Ｂが設けられている。シリサイド層２１８Ｂは、半導体ナノワイヤ２０７ｂの上端部分２０７Ｂｂと電気的に接続されている。
　シリサイド層２１８Ａ，２１８Ｂは、ＶＮＷトランジスタ２１０Ａ及びＶＮＷ構造２１０Ｂ上に半導体材料及び金属膜を形成し、熱処理を施して半導体材料をシリサイド化することにより形成される。金属膜の材料としては、例えばＮｉ，Ｃｏ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ等が用いられる。
　ＶＮＷトランジスタ配置領域２２０Ａには、複数のローカル配線、例えばローカル配線２１９，２２１，２２２，２２３，２２４が配置される。ローカル配線２１９は、コンタクトプラグ２１３の上面と電気的に接続されている。ローカル配線２２１は、コンタクトプラグ２１４の上面と電気的に接続されている。ローカル配線２２２は、一方のシリサイド層２１８Ａの上面と電気的に接続されている。ローカル配線２２３は、他方のシリサイド層２１８Ａの上面と電気的に接続されている。ローカル配線２２４は、コンタクトプラグ２１５の上面と電気的に接続されている。
　ＶＮＷ構造２１０Ｂ上には、複数のローカル配線、例えばローカル配線２２５，２２６，２２７，２２８，２２９が配置される。ローカル配線２２５は、コンタクトプラグ２１６の上面と電気的に接続されている。ローカル配線２２６は、コンタクトプラグ２１７の上面と電気的に接続されている。ローカル配線２２７は、一方のシリサイド層２１８Ｂの上面と電気的に接続されている。ローカル配線２２８は、他方のシリサイド層２１８Ｂの上面と電気的に接続されている。
　図６Ｃに示すように、ローカル配線２２５～２２９は、各導電パターン２１２Ｂの上方でＸ方向に沿って並んで配置されている。ローカル配線２２５，２２７間、ローカル配線２２７，２２９間、ローカル配線２２９，２２８間、及びローカル配線２２８，２２６間は、それぞれ離間している。ローカル配線２２７，２２８は、夫々電気的に分離され、上方に他の導電体との電気的接続はない。これにより、各半導体ナノワイヤ２０７Ｂは電気的にフローティング状態とされている。
　ローカル配線２１９，２２１，２２２，２２３，２２４，２２５，２２６，２２７，２２８，２２９は、各開口の内壁面を覆うように形成された下地膜と、下地膜を介して各開口内を充填する導電材料とから形成される。下地膜の材料としては、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等が用いられる。導電材料としては、例えばＣｕ，Ｃｕ合金，Ｗ，Ａｇ，Ａｕ，Ｎｉ，Ａｌ，Ｃｏ，Ｒｕ等が用いられる。なお、導電材料がＣｏ又はＲｕの場合、下地膜の形成を省略しても良い。
　ＶＮＷトランジスタ配置領域２２０Ａには、複数の配線、例えばＭ１層の配線２３１～２３７が配置される。各Ｍ１層の配線は、各ローカル配線の上方に配置される。配線２３１は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２１９の上面と電気的に接続されている。配線２３２は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２１の各上面と電気的に接続されている。配線２３３は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２２の上面の一端と電気的に接続されている。配線２３４は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２２の上面の他端と電気的に接続されている。配線２３５は、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２３の上面の一端と電気的に接続されている。配線２３６は、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２３の上面の他端と電気的に接続されている。配線２３７は、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２４の上面と電気的に接続されている。
　抵抗素子配置領域２２０Ｂには、複数の配線、例えばＭ１層の配線２３８，２３９が配置される。配線２３８は、ローカル配線２２５の上面と電気的に接続されている。配線２３９は、ローカル配線２２６の上面と電気的に接続されている。
　配線２３８，２３９の配置について、図６Ｂ及び図６Ｃを用いて説明する。各配線２３８は、隣り合う２本の導電パターン２１２Ｂに対応するように、平面視でＹ方向に延在して並んでいる。各配線２３９は、隣り合う２本の導電パターン２１２Ｂに対応するように、平面視でＹ方向に延在して並んでいる。配線２３８，２３９は、平面視において、Ｙ方向に沿って並ぶ複数の導電パターン２１２Ｂについて、互い違いに１本の導電パターン２１２Ｂずつずれて配置されている。配線２３８，２３９は、上記のように配置され、ローカル配線２２５，２２６及びコンタクトプラグ２１６，２１７を通じて各導電パターン２１２Ｂと電気的に接続される。Ｘ方向に延在する各導電パターン２１２Ｂは、Ｙ方向に延在する配線２３８，２３９により、つづら折り状に電気的に接続される。このように、複数の導電パターン２１２Ｂが配線２３８，２３９と共につづら折り状に配置され、抵抗素子２００の電気抵抗体となる実質的に１本の導電パターン２３０が構成される。このように導電パターン２１２Ｂ及び配線２３８，２３９を接続することにより、優れた面積効率で実質的に１本の導電パターン２３０を実現することができる。
　導電パターン２３０を構成する導電パターン２１２Ｂの接続は、配線２３８，２３９に限定されるものではなく、例えばローカル配線２３５，２３６を用いても良い。
　基板２０１の上方には、例えば電源線Ｖｓｓとして機能するＭ２層の配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ，２４１ｅ，２４１ｆ，２４１ｇが配置されている。配線２４１ａは、ＶＮＷトランジスタ配置領域２２０Ａと並んで配置されている。配線２４１ｂ，２４１ｃは、ＶＮＷトランジスタ配置領域２２０Ａに並んで配置されている。配線２４１ｄは、ＶＮＷトランジスタ配置領域２２０Ａと抵抗素子配置領域２２０Ｂとの間に配置されている。配線２４１ｅ，２４１ｆは、抵抗素子配置領域２２０Ｂに並んで配置されている。配線２４１ｇは、抵抗素子配置領域２２０Ｂと並んで配置されている。配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｄは、それぞれ電気的に接続されている。配線２４１ｄと配線２４１ｅ、配線２４１ｅと配線２４１ｆ、配線２４１ｆと配線２４１ｇは、それぞれ電気的に接続されている。図６Ａ及び図８に示すように、本実施形態による半導体装置において、配線２４１ａの一端が入力端子ＩＮＮとなり、配線２４１ｇの一端が出力端子ＯＵＴとなる。
　層間絶縁膜２０９上には、層間絶縁膜２４２～２４６が積層形成されている。
　ＶＮＷトランジスタ２１０Ａ、ＶＮＷ構造２１０Ｂ、及びコンタクトプラグ２１３，２１４，２１６，２１７は、層間絶縁膜２４２，２４３中に形成されている。シリサイド層２１８Ａ，２１８Ｂ及びローカル配線２１９，２２１，２２２，２２３，２２４，２２５，２２６，２２７，２２８，２２９は、層間絶縁膜２４４中に形成されている。配線２３１～２３９は、層間絶縁膜２４５中に形成されている。配線２４１ａ～２４１ｇは、層間絶縁膜２４６中に形成されている。
　層間絶縁膜２４２～２４６は、ＳｉＯ２，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧ，ＦＳＧ，ＳｉＯＣ，ＳＯＧ，ＳＯＰ（Spin on Polymers）ＳｉＣ等の絶縁物を材料として形成される。
　本実施形態では、ＶＮＷトランジスタ２１０Ａのゲート電極２１２Ａと、抵抗素子２１０Ｂの導電パターン２１２Ｂとは、１層の導電体膜が加工されて形成されている。抵抗素子２００では、導電パターン２１２Ｂが電気抵抗体として用いられる。ＶＮＷトランジスタ２１０Ａには、ゲート電極２１２Ａとして薄い導電体膜が用いられる。薄い導電体膜は抵抗値が高い。この導電体膜を、ＶＮＷトランジスタ２１０Ａのゲート電極２１２Ａと共に抵抗素子２００の導電パターン２１２Ｂにも適用する。これにより、製造工程を削減し、ゲート電極２１２Ａと共に抵抗素子２００において導電パターン２１２Ｂを得ることができる。
　また本実施形態では、抵抗素子２００において、半導体ナノワイヤ２０７Ｂが電気的にフローティング状態とされている。これにより、抵抗素子２００で電気抵抗体となる導電パターン２３０は、基板２０１や半導体ナノワイヤ２０７Ｂにおいて生じる寄生抵抗の影響が抑制される。
　また本実施形態では、ＶＮＷトランジスタ配置領域２２０ＡにおけるＶＮＷトランジスタ２１０Ａと共に、抵抗素子配置領域２２０ＢにもＶＮＷ構造２１０Ｂを設けている。ＶＮＷトランジスタ２１０Ａと共にＶＮＷ構造２１０Ｂを設けることにより、製造上の均一性を確保することができる。また本実施形態では、ＶＮＷトランジスタ２１０ＡとＶＮＷ構造２１０Ｂとについて配置数及び配列が調整され、例えば配置数及び配列が同一とされている。これにより、これらのＶＮＷ素子の形成時におけるプロセス変動による寸法ばらつきを抑制することができる。
　［第４の実施形態］
　本実施形態では、第２の実施形態と同様に、抵抗素子にＶＮＷ構造が設けられた半導体装置を開示するが、ＶＮＷ構造が電気容量を有する点で第２の実施形態と相違する。
　図９Ａは、第４の実施形態による半導体装置の概略構成を示す平面図である。図９Ｂは、図９ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図９Ｃは、図９Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図１０Ａは、図９ＡのＩ－Ｉに沿った断面を示す断面図である。図１０Ｂは、図１０Ａに対応する簡易断面図である。図１１は、抵抗素子と電源線Ｖｓｓとの間に容量結合が形成される様子を示す等価回路図である。なお、第２の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、第２の実施形態と同様に、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する抵抗素子１００が設けられている。ＶＮＷ構造１１０は、基板１０１に形成された例えばＰ型の不純物領域１０３の表面から垂直に起立する半導体ナノワイヤ１０７と、半導体ナノワイヤ１０７の側面にゲート絶縁膜１１１を介したゲート電極１１２とを有している。本実施形態では、半導体ナノワイヤ１０７の下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃは、全て同じ導電型、例えばＰ型とされている。なお、不純物領域１０３、下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃを全てＮ型としても良い。中央部分１０７ｃは、下端部分１０７ａ及び上端部分１０７ｂよりも低不純物濃度とされても良い。
　本実施形態では、ローカル配線１１６，１１７，１１８，１１９，１２１の下方の構成については、第２の実施形態と同様とされている。
　抵抗素子１００の配置領域には、複数の配線、例えばＭ１層の配線３０１～３０６が配置される。各Ｍ１層の配線は、各ローカル配線の上方に配置される。配線３０１は、ローカル配線１１６の上面と電気的に接続されている。配線３０２は、ローカル配線１１７の上面と電気的に接続されている。配線３０１は、隣り合う２本のゲート電極１１２に対応するように、平面視でＹ方向に延在して並んでいる。各配線３０２は、隣り合う２本のゲート電極１１２に対応するように、平面視でＹ方向に延在して並んでいる。配線３０１，３０２は、平面視において、Ｙ方向に沿って並ぶ複数のゲート電極１１２について、互い違いに１本のゲート電極１１２ずつずれて配置されている。配線３０１，３０２は、上記のように配置され、ローカル配線１１６，１１７及びコンタクトプラグ１１３，１１４を通じて各ゲート電極１１２と電気的に接続される。Ｘ方向に延在する各ゲート電極１１２は、Ｙ方向に延在する配線３０１，３０２により、つづら折り状に電気的に接続される。このように、複数のゲート電極１１２が配線３０１，３０２と共につづら折り状に配置され、抵抗素子１００の電気抵抗体となる実質的に１本の導電パターン１２０が構成される。
　配線３０３は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは８つのローカル配線１１８の上面と電気的に接続されている。配線３０４は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは８つのローカル配線１１８の上面と電気的に接続されている。配線３０５は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは８つのローカル配線１１９の上面と電気的に接続されている。配線３０６は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは８つのローカル配線１１９の上面と電気的に接続されている。
　抵抗素子１００の配置領域には、例えば電源線Ｖｓｓとして機能するＭ２層の配線３０７ａ，３０７ｂ，３０７ｃ，３０７ｄ，３０７ｅ，３０７ｆが配置されている。図９Ａに示すように、配線３０７ａと配線３０７ｂ、配線３０７ｂと配線３０７ｃ、配線３０７ｃと配線３０７ｄ、配線３０７ｄと配線３０７ｅ、配線３０７ｅと配線３０７ｆは、それぞれ電気的に接続されている。配線３０７ａの一端が導電パターン１２０の一方の端子ＩＮ１となる。配線３０７ｆの一端が導電パターン１２０の他方の端子ＩＮ２となる。配線３０７ｂ下では、配線３０７ｂ下では、配線３０７ｂは配線３０３，３０４，３０５，３０６と電気的に接続されている。配線３０７ｃ下では、配線３０７ｃは配線３０３，３０４，３０５，３０６と電気的に接続されている。配線３０７ｄ下では、配線３０７ｄは配線３０３，３０４，３０５，３０６と電気的に接続されている。配線３０７ｅ下では、配線３０７ｅは配線３０３，３０４，３０５，３０６と電気的に接続されている。
　なお、配線３０３～３０６は、電源線Ｖｓｓとして機能する配線３０７ｂ～３０７ｅの代わりに、電源線Ｖｄｄとして機能する配線と接続するようにしても良い。
　配線３０１～３０６，３０７ａ～３０７ｆは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線３０１～３０６，３０７ａ～３０７ｆは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本実施形態では、ＶＮＷ構造１１０のゲート電極１１２を利用した導電パターン１２０が抵抗素子１００の電気抵抗体として用いられる。ＶＮＷ構造１１０では、薄いゲート電極１１２が用いられる。薄いゲート電極１１２は抵抗値が高い。このゲート電極１１２を抵抗素子１００の導電パターン１２０に適用する。これにより、抵抗素子１００において導電パターン１２０を得ることができる。
　また本実施形態では、図１０Ａ及び図１０Ｂに示すように、電源線Ｖｓｓとして機能する配線３０７ｂ～３０７ｅは、ＶＮＷ構造１１０の半導体ナノワイヤ１０７等を介して基板１０１のウェル１０３と電気的に接続されている。ゲート電極１１２と半導体ナノワイヤ１０７との間には、ゲート絶縁膜１１１が介在している。ゲート絶縁膜１１１が容量絶縁膜となり、図１１に示すように、ゲート電極１１２と半導体ナノワイヤ１０７との間に容量結合が形成される。ゲート電極１１２とシリサイド層１０５との間には、ゲート絶縁膜１１１及び層間絶縁膜１０９が介在している。ゲート絶縁膜１１１及び層間絶縁膜１０９が容量絶縁膜となり、図１１に示すように、ゲート電極１１２（電源線Ｖｓｓ）とシリサイド層１０５（ウェル１０３）との間に容量結合が形成される。本実施形態では、ウェル１０３及びＶＮＷ構造１１０により、平面視で同一領域において、優れた面積効率で所定の電気抵抗及び電気容量を得ることができる。なお、シリサイド層１０５の存在により、上記の容量結合のうち電源線Ｖｓｓ側の抵抗値を低くすることができる。
　［第５の実施形態］
　本実施形態では、第３の実施形態と同様に、抵抗素子にＶＮＷ構造が設けられると共に、複数のＶＮＷトランジスタが設けられた半導体装置を開示するが、ＶＮＷ構造が電気容量を有する点で第３の実施形態と相違する。
　図１２Ａは、第５の実施形態による半導体装置の概略構成を示す平面図である。図１２Ｂは、図１２ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図１２Ｃは、図１２Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図１３は、第５の実施形態による半導体装置の結線状態を示す等価回路図である。なお、第３の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、ＶＮＷトランジスタ配置領域２２０Ａには複数のＶＮＷトランジスタ２１０Ａが、抵抗素子配置領域２２０Ｂには複数のＶＮＷ構造２１０Ｂが、それぞれマトリクス状に配置されている。ＶＮＷトランジスタ配置領域２２０Ａにおける構成要素は、第３の実施形態と同様である。
　抵抗素子配置領域２２０Ｂにおいては、第３の実施形態と同様に、ＶＮＷ構造２１０Ｂは、基板２０１の表面から垂直に起立する半導体ナノワイヤ２０７Ｂと、半導体ナノワイヤ２０７Ｂの側面にゲート絶縁膜２１１を介した導電パターン２１２Ｂとを有している。本実施形態では、半導体ナノワイヤ２０７Ｂの下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃは、全て同じ導電型、例えばＰ型とされている。なお、下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃを全てＮ型としても良い。中央部分２０７Ｂｃは、下端部分２０７Ｂａ及び上端部分２０７Ｂｂよりも低不純物濃度とされても良い。
　本実施形態では、抵抗素子配置領域２２０Ｂにおいて、ローカル配線２２５，２２６，２２７，２２８，２２９の下方の構成については、第３の実施形態と同様とされている。
　抵抗素子配置領域２２０Ｂには、複数の配線、例えばＭ１層の配線４０１～４０６が配置される。各Ｍ１層の配線は、各ローカル配線の上方に配置される。配線４０１は、ローカル配線２２５の上面と電気的に接続されている。配線４０２は、ローカル配線２２６の上面と電気的に接続されている。配線４０１は、隣り合う２本の導電パターン２１２Ｂに対応するように、平面視でＹ方向に延在して並んでいる。各配線４０２は、隣り合う２本の導電パターン２１２Ｂに対応するように、平面視でＹ方向に延在して並んでいる。配線４０１，４０２は、平面視において、Ｙ方向に沿って並ぶ複数の導電パターン２１２Ｂについて、互い違いに１本の導電パターン２１２Ｂずつずれて配置されている。配線４０１，４０２は、上記のように配置され、ローカル配線２２５，２２６及びコンタクトプラグ２１６，２１７を通じて各導電パターン２１２Ｂと電気的に接続される。Ｘ方向に延在する各導電パターン２１２Ｂは、Ｙ方向に延在する配線４０１，４０２により、つづら折り状に電気的に接続される。このように、複数の導電パターン２１２Ｂが配線４０１，４０２と共につづら折り状に配置され、抵抗素子２００の電気抵抗体となる実質的に１本の導電パターン２３０が構成される。
　配線４０３は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２７の上面と電気的に接続されている。配線４０４は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは４つのローカル配線２２７の上面と電気的に接続されている。配線４０５は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは８つのローカル配線２２８の上面と電気的に接続されている。配線４０６は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数、ここでは８つのローカル配線２２８の上面と電気的に接続されている。
　抵抗素子配置領域２２０Ｂには、例えば電源線Ｖｓｓとして機能するＭ２層の配線２４１ａ，４０７ａ，４０７ｂ，２４１ｄ，２４１ｅ，２４１ｆ，２４１ｇが配置されている。各Ｍ２層の配線は、各Ｍ１層の配線の上方に配置される。図１２Ａに示すように、配線２４１ａと配線４０７ａ、配線４０７ａと配線４０７ｂ、配線４０７ｂと配線２４１ｄ、配線２４１ｄと配線２４１ｅ、配線２４１ｅと配線２４１ｆ、配線２４１ｆと配線２４１ｇは、それぞれ電気的に接続されている。配線２４１ａの一端が導電パターン２３０の一方の端子ＩＮ１となる。図１２Ａ及び図１３に示すように、本実施形態による半導体装置において、配線２４１ａの一端が入力端子ＩＮＮとなり、配線２４１ｇの一端が出力端子ＯＵＴとなる。
　配線４０７ａ下では、配線４０７ａは配線４０３，４０４，４０５，４０６と電気的に接続されている。配線４０７ｂ下では、配線４０７ｂは配線４０３，４０４，４０５，４０６と電気的に接続されている。
　なお、配線４０３～４０６は、電源線Ｖｓｓとして機能する配線４０７ａ，４０７ｂの代わりに、電源線Ｖｄｄとして機能する配線と接続するようにしても良い。
　配線４０７ａ，４０７ｂは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線４０７ａ，４０７ｂは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本実施形態では、ＶＮＷトランジスタ２１０Ａのゲート電極２１２Ａと、抵抗素子２１０Ｂの導電パターン２１２Ｂとは、１層の導電体膜が加工されて形成されている。抵抗素子２００では、導電パターン２１２Ｂが電気抵抗体として用いられる。ＶＮＷトランジスタ２１０Ａには、ゲート電極２１２Ａとして薄い導電体膜が用いられる。薄い導電体膜は抵抗値が高い。この導電体膜を、ＶＮＷトランジスタ２１０Ａのゲート電極２１２Ａと共に抵抗素子２００の導電パターン２１２Ｂにも適用する。これにより、製造工程を削減し、ゲート電極２１２Ａと共に抵抗素子２００において導電パターン２１２Ｂを得ることができる。
　また本実施形態では、抵抗素子配置領域２２０Ｂにおいて、電源線Ｖｓｓとして機能する配線４０７ａ，４０７ｂは、ＶＮＷ構造２１０Ｂの半導体ナノワイヤ２０７Ｂ等を介して基板２０１の２０２Ｂと電気的に接続されている。導電パターン２１２Ｂと半導体ナノワイヤ２０７Ｂとの間には、ゲート絶縁膜２１１が介在している。ゲート絶縁膜２１１が容量絶縁膜となり、図１３に示すように、導電パターン２１２Ｂと半導体ナノワイヤ２０７Ｂとの間に容量素子が形成される。導電パターン２１２Ｂとシリサイド層２０５Ｂとの間には、ゲート絶縁膜２１１及び層間絶縁膜２０９が介在している。ゲート絶縁膜２１１及び層間絶縁膜２０９が容量絶縁膜となり、図１３に示すように、導電パターン２１２Ｂ（電源線Ｖｓｓ）とシリサイド層２０５（ウェル２０２Ｂ）との間に容量素子が形成される。なお、シリサイド層２０５Ｂの存在により、上記の容量素子のうち電源線Ｖｓｓ側の抵抗値を低くすることができる。
　［第６の実施形態］
　本実施形態では、第３の実施形態と同様に、抵抗素子にＶＮＷ構造が設けられると共に、複数のＶＮＷトランジスタが設けられた半導体装置を開示する。本実施形態による半導体装置では、抵抗素子がＶＮＷトランジスタの入力保護抵抗とされている。
　図１４Ａは、第６の実施形態による半導体装置の概略構成を示す平面図である。図１４Ｂは、図１４ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図１４Ｃは、図１４Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図１５は、第６の実施形態による半導体装置の結線状態を示す等価回路図である。なお、第３の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）、及び抵抗素子配置領域２２０Ｂが並んで設けられている。Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）には複数のＰ型ＶＮＷトランジスタ２１０Ａ（Ｐ）が、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）には複数のＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）が、抵抗素子配置領域２２０Ｂには複数のＶＮＷ構造２１０Ｂが、それぞれマトリクス状に配置されている。Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）とＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）とが電気的に接続され、インバータ回路とされている。
　第３の実施形態と同様に、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）において、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ａ（Ｐ）が、不純物領域２０３Ａ（Ｐ）から垂直に形成されている。不純物領域２０３Ａ（Ｐ）は、基板２０１中においてＮ型のウェル２０２Ａ（Ｎ）の上方に形成されている。半導体ナノワイヤ２０７Ａ（Ｐ）は、下端部分２０７Ａａ、上端部分２０７Ａｂ及び、下端部分２０７Ａａと上端部分２０７Ａｂとの間の中央部分２０７Ａｃを有している。下端部分２０７ＡａはＰ型の導電型を有し、不純物領域２０３Ａ（Ｐ）と電気的に接続されている。上端部分２０７ＡｂはＰ型の導電型を有する。中央部分２０７ＡｃはＮ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分２０７Ａａ及び上端部分２０７Ａｂは、一方がソース電極で他方がドレイン電極となる。
　第３の実施形態と同様に、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）において、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ａ（Ｎ）が、Ｎ型の不純物領域２０３Ａ（Ｎ）から垂直に形成されている。半導体ナノワイヤ２０７Ａ（Ｎ）は、下端部分２０７Ａａ、上端部分２０７Ａｂ及び、下端部分２０７Ａａと上端部分２０７Ａｂとの間の中央部分２０７Ａｃを有している。下端部分２０７ＡａはＮ型の導電型を有し、不純物領域２０３Ａ（Ｎ）と電気的に接続されている。上端部分２０７ＡｂはＮ型の導電型を有する。中央部分２０７ＡｃはＰ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分２０７Ａａ及び上端部分２０７Ａｂは、一方がソース電極で他方がドレイン電極となる。
　第３の実施形態と同様に、抵抗素子配置領域２２０Ｂにおいて、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ｂが、Ｎ型の不純物領域２０３Ｂから垂直に形成されている。半導体ナノワイヤ２０７Ｂの下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃは、全て同じ導電型、例えばＰ型とされている。なお、下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃを全てＮ型としても良い。中央部分２０７Ｂｃは、下端部分２０７Ｂａ及び上端部分２０７Ｂｂよりも低不純物濃度とされても良い。
　Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）では、それぞれ、半導体ナノワイヤ２０７Ａの側面に、ゲート絶縁膜２１１を介してゲート電極２１２Ａが形成されている。本実施形態では、Ｘ方向に並ぶ複数、例えば２個の半導体ナノワイヤ２０７Ａのゲート電極２１２Ａは、全体で１層の導電膜として形成されている。
　抵抗素子配置領域２２０Ｂでは、半導体ナノワイヤ２０７Ｂの側面に、ゲート絶縁膜２１１を介して導電パターン２１２Ｂが形成されている。本実施形態では、Ｘ方向に並ぶ複数、例えば４個の半導体ナノワイヤ２０７Ｂの導電パターン２１２Ｂは、全体で１層の導電膜として形成されている。
　本実施形態では、抵抗素子２００において、ＶＮＷ構造２１０Ｂの導電パターン２１２Ｂは、Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）のゲート電極２１２Ａを利用して形成されている。具体的には、Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）のゲート電極２１２Ａと、ＶＮＷ構造２１０Ｂの導電パターン２１２Ｂは、１層の導電体膜が同一工程で加工されて形成されている。
　配線２３１は、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）の複数のローカル配線２１９、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）の複数のローカル配線２１９、及び抵抗素子配置領域２２０Ｂの一端のローカル配線２２５と電気的に接続されている。配線２３３，２３４は、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）の複数のローカル配線２２２、及びＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）の複数のローカル配線２２２と電気的に接続されている。配線２３５，２３６は、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）の複数のローカル配線２２３、及びＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）の複数のローカル配線２２３と電気的に接続されている。配線２３７は、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）の夫々において、複数のローカル配線２２４と電気的に接続されている。
　抵抗素子配置領域２２０Ｂにおいて、配線２３８は、ローカル配線２２５の上面と電気的に接続されている。配線２３９は、ローカル配線２２６の上面と電気的に接続されている。各配線２３８は、隣り合う２本の導電パターン２１２Ｂに対応するように、平面視でＹ方向に延在して並んでいる。各配線２３９は、隣り合う２本の導電パターン２１２Ｂに対応するように、平面視でＹ方向に延在して並んでいる。配線２３８，２３９は、平面視において、Ｙ方向に沿って並ぶ複数の導電パターン２１２Ｂについて、互い違いに１本の導電パターン２１２Ｂずつずれて配置されている。配線２３８，２３９は、上記のように配置され、ローカル配線２２５，２２６及びコンタクトプラグ２１６，２１７を通じて各導電パターン２１２Ｂと電気的に接続される。Ｘ方向に延在する各導電パターン２１２Ｂは、Ｙ方向に延在する配線２３８，２３９により、つづら折り状に電気的に接続される。このように、複数の導電パターン２１２Ｂが配線２３８，２３９と共につづら折り状に配置され、抵抗素子２００の電気抵抗体となる実質的に１本の導電パターン２３０が構成される。
　各Ｍ１層の配線の上方には、例えばＭ２層の配線５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆが配置されている。配線５０１ａは、外部接続端子等のパッドに電気的に接続するものであり、抵抗素子配置領域２２０Ｂにおいて配線２３９の一端に電気的に接続されている。配線５０１ｂ，５０１ｃは、電源線Ｖｓｓとして機能するものであり、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）において配線２３７と電気的に接続されている。配線５０１ｄ，５０１ｅは、電源線Ｖｄｄとして機能するものであり、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）において配線２３７と電気的に接続されている。配線５０１ｆは、出力端子として機能するものであり、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）において配線２３３，２３４，２３５，２３６と電気的に接続されている。
　配線５０１ａ～５０１ｆは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線５０１ａ～５０１ｆは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本実施形態による半導体装置では、図１５に示すように、インバータ回路のＰ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）の入力部となる各ゲート電極２１２Ａに、Ｒｉｎとなる抵抗素子２００が電気的に接続されている。パッドとインバータ回路との間にＲｉｎを接続することにより、パッドにＥＳＤ（Electro Static Discharge）電流が生じた場合に、インバータ回路の破壊が抑止される。
　本実施形態では、Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）のゲート電極２１２Ａと、抵抗素子２１０Ｂの導電パターン２１２Ｂとは、１層の導電体膜が加工されて形成されている。抵抗素子２００では、導電パターン２１２Ｂが電気抵抗体として用いられる。Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）には、ゲート電極２１２Ａとして薄い導電体膜が用いられる。薄い導電体膜は抵抗値が高い。この導電体膜を、Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）のゲート電極２１２Ａと共に抵抗素子２００の導電パターン２１２Ｂにも適用する。これにより、製造工程を削減し、ゲート電極２１２Ａと共に抵抗素子２００において導電パターン２１２Ｂを得ることができる。
　［変形例］
　以下、第６の実施形態の半導体装置の諸変形例について説明する。
　（変形例１）
　本例では、第６の実施形態と同様に、抵抗素子がＶＮＷトランジスタの入力保護抵抗とされた半導体装置を開示するが、抵抗素子の接続態様が第６の実施形態と異なる。
　図１６Ａは、第６の実施形態の変形例１による半導体装置の概略構成を示す平面図である。図１６Ｂは、図１６ＡからＶＮＷ素子の上方の構成を除いた概略構成を示す平面図である。図１６Ｃは、図１６Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図１７は、図１６ＡのＩ－Ｉに沿った断面を示す簡易断面図である。図１８は、第６の実施形態の変形例１による半導体装置の等価回路図である。なお、第３の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）、抵抗素子配置領域２２０Ｂａ、及び抵抗素子配置領域２２０Ｂｂが設けられている。Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）には複数のＰ型ＶＮＷトランジスタ２１０Ａ（Ｐ）が、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）には複数のＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）が、抵抗素子配置領域２２０Ｂａには複数のＶＮＷ構造２１０Ｂが、抵抗素子配置領域２２０Ｂｂには複数のＶＮＷ構造２１０Ｂが、それぞれマトリクス状に配置されている。Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）とＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）とが電気的に接続され、インバータ回路とされている。
　Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）において、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ａ（Ｐ）が、不純物領域２０３Ａ（Ｐ）から垂直に形成されている。不純物領域２０３Ａ（Ｐ）は、基板２０１中のＮ型のウェル２０２Ａ（Ｎ）上に形成されている。半導体ナノワイヤ２０７Ａ（Ｐ）は、下端部分２０７Ａａ、上端部分２０７Ａｂ及び、下端部分２０７Ａａと上端部分２０７Ａｂとの間の中央部分２０７Ａｃを有している。下端部分２０７ＡａはＰ型の導電型を有し、不純物領域２０３Ａ（Ｐ）と電気的に接続されている。上端部分２０７ＡｂはＰ型の導電型を有する。中央部分２０７ＡｃはＮ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分２０７Ａａ及び上端部分２０７Ａｂは、一方がソース電極で他方がドレイン電極となる。
　第６の実施形態と同様に、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）において、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ａ（Ｎ）が、Ｎ型の不純物領域２０３Ａ（Ｎ）から垂直に形成されている。半導体ナノワイヤ２０７Ａ（Ｎ）は、下端部分２０７Ａａ、上端部分２０７Ａｂ及び、下端部分２０７Ａａと上端部分２０７Ａｂとの間の中央部分２０７Ａｃを有している。下端部分２０７ＡａはＮ型の導電型を有し、不純物領域２０３Ａ（Ｎ）と電気的に接続されている。上端部分２０７ＡｂはＮ型の導電型を有する。中央部分２０７ＡｃはＰ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分２０７Ａａ及び上端部分２０７Ａｂは、一方がソース電極で他方がドレイン電極となる。
　抵抗素子配置領域２２０Ｂａ，２２０Ｂｂにおいて、基板２０１上には、複数の突起状の半導体ナノワイヤ２０７Ｂが、Ｎ型の不純物領域２０３Ｂから垂直に形成されている。半導体ナノワイヤ２０７Ｂの下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃは、全て同じ導電型、例えばＰ型とされている。なお、下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃを全てＮ型としても良い。中央部分２０７Ｂｃは、下端部分２０７Ｂａ及び上端部分２０７Ｂｂよりも低不純物濃度とされても良い。
　Ｘ方向に並ぶＮ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）及び抵抗素子配置領域２２０Ｂａでは、半導体ナノワイヤ２０７Ａ（Ｎ），２０７Ｂの側面に、ゲート絶縁膜２１１を介してゲート電極２１２が形成されている。本例では、Ｘ方向に並ぶ複数、例えばそれぞれ３個の半導体ナノワイヤ２０７Ａ（Ｎ），２０７Ｂのゲート電極２１２は、全体で１層の導電膜として形成されている。
　Ｘ方向に並ぶＰ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）及び抵抗素子配置領域２２０Ｂｂでは、半導体ナノワイヤ２０７Ａ（Ｐ），２０７Ｂの側面に、ゲート絶縁膜２１１を介してゲート電極２１２が形成されている。本例では、Ｘ方向に並ぶ複数、例えばそれぞれ３個の半導体ナノワイヤ２０７Ａ（Ｎ），２０７Ｂの側面に一部が形成されたゲート電極２１２は、全体で１層の導電膜として形成されている。
　本例では、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）及び抵抗素子配置領域２２０Ｂａに共通のゲート電極２１２と、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）及び抵抗素子配置領域２２０Ｂｂに共通のゲート電極２１２とは、１層の導電体膜が同一工程で加工されて形成されている。
　図１７に示すように、抵抗素子配置領域２２０Ｂｂにおいて、接続プラグ５０２は、ゲート電極２１２の一端上に電気的に接続されている。接続プラグ５０３は、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）において、ゲート電極２１２の一端上に電気的に接続されている。同様に、抵抗素子配置領域２２０Ｂａにおいて、接続プラグ５０２は、ゲート電極２１２の一端上に電気的に接続されている。接続プラグ５０３は、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）において、ゲート電極２１２の一端上に電気的に接続されている。
　図１７に示すように、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）には、ローカル配線５０４，５０５が設けられている。ローカル配線５０４は、Ｘ方向に並ぶ２個のＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）の半導体ナノワイヤ２０７Ａ（Ｎ）と電気的に接続されている。ローカル配線５０５は、接続プラグ５０３と電気的に接続されている。抵抗素子配置領域２２０Ｂｂには、ローカル配線５０６，５０７が設けられている。ローカル配線５０６は、接続プラグ５０２と電気的に接続されている。ローカル配線５０７は、Ｘ方向に並ぶ３個のＶＮＷ構造２１０Ｂの半導体ナノワイヤ２０７Ｂと電気的に接続されている。同様に、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）には、ローカル配線５０４，５０５が設けられている。ローカル配線５０４は、Ｘ方向に並ぶ２個のＰ型ＶＮＷトランジスタ２１０Ａ（Ｐ）の半導体ナノワイヤ２０７Ａ（Ｐ）と電気的に接続されている。ローカル配線５０５は、接続プラグ５０３と電気的に接続されている。抵抗素子配置領域２２０Ｂａには、ローカル配線５０６，５０７が設けられている。ローカル配線５０６は、接続プラグ５０２と電気的に接続されている。ローカル配線５０７は、Ｘ方向に並ぶ３個のＶＮＷ構造２１０Ｂの半導体ナノワイヤ２０７Ｂと電気的に接続されている。
　各ローカル配線の上方には、例えばＭ１層の配線５０８，５０９，５１１，５１２が配置されている。配線５０８，５０９は、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）の複数のローカル配線５０４、及びＰ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）の複数のローカル配線５０４と電気的に接続されている。Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）における配線５１１は、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）の複数のローカル配線５０５と電気的に接続されている。Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）における配線５１１は、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）の複数のローカル配線５０５と電気的に接続されている。配線５１２は、抵抗素子配置領域２２０Ｂａの複数のローカル配線５０６、及び抵抗素子配置領域２２０Ｂｂの複数のローカル配線５０６と電気的に接続されている。
　各Ｍ１層の配線の上方には、例えばＭ２層の配線５１３ａ，５１３ｂ，５１３ｃ，５１３ｄ，５１３ｅ，５１３ｆが配置されている。配線５１３ａは、外部接続端子等のパッドに電気的に接続するものであり、配線５１２の一端に電気的に接続されている。配線５１３ｂ，５１３ｃは、電源線Ｖｓｓとして機能するものであり、Ｎ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｎ）において配線２１１と電気的に接続されている。配線５１３ｄ，５１３ｅは、電源線Ｖｄｄとして機能するものであり、Ｐ型ＶＮＷトランジスタ配置領域２２０Ａ（Ｐ）において配線５１１と電気的に接続されている。配線５１３ｆは、出力端子として機能するものであり、配線５０８，５０９と電気的に接続されている。
　配線５０８～５１３ｆは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線５０８～５１３ｆは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本例による半導体装置では、図１８に示すように、パッドとインバータ回路との間に、Ｒｉｎ１となる抵抗素子２００ａとＲｉｎ２となる抵抗素子２００ｂとが並列に接続されている。具体的には、インバータ回路のＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）の入力部となる各ゲート電極２１２に抵抗素子２００ａが、インバータ回路のＰ型ＶＮＷトランジスタ２１０Ａ（Ｐ）の入力部となる各ゲート電極２１２に抵抗素子２００ｂがそれぞれ電気的に接続されている。パッドとインバータ回路との間にＲｉｎ１，Ｒｉｎ２を接続することにより、パッドにＥＳＤ電流が生じた場合に、インバータ回路の破壊が抑止される。
　本例では、Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）、ＶＮＷ構造２１０Ｂのそれぞれのゲート電極２１２は、１層の導電体膜が加工されて形成されている。抵抗素子配置領域２２０Ｂａ，２２０Ｂｂでは、ゲート電極２１２が電気抵抗体として用いられる。具体的には、抵抗素子配置領域２２０Ｂａのゲート電極２１２が抵抗素子２００ａとして用いられ、抵抗素子配置領域２２０Ｂｂのゲート電極２１２が抵抗素子２００ｂとして用いられる。これにより、製造工程を削減し、Ｐ型ＶＮＷトランジスタ２１０Ａ（Ｐ）及びＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）のゲート電極２１２と共に、抵抗素子２００ａ及び２００ｂのゲート電極２１２を得ることができる。
　（変形例２）
　本例では、ＶＮＷトランジスタを用いた入力保護抵抗に加え、ＶＮＷトランジスタ及びプル抵抗を有する回路（プルアップ回路）を備えた半導体装置を開示する。
　図１９Ａは、第６の実施形態の変形例２による半導体装置の概略構成を示す平面図である。図１９Ｂは、図１９ＡからＶＮＷ素子の上方の構成を除いた概略構成を示す平面図である。図１９Ｃは、図１９Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図２０は、図１９ＡのＩ－Ｉに沿った断面を示す簡易断面図である。図２１は、第６の実施形態の変形例２による半導体装置の等価回路図である。なお、第３の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、ＰＦＥＴ－ＩＮのＰ型ＶＮＷトランジスタ配置領域、ＰＦＥＴ－ＰＵＬＬのＰ型ＶＮＷトランジスタ配置領域、ＮＦＥＴ－ＩＮのＮ型ＶＮＷトランジスタ配置領域、Ｒｉｎ１の抵抗素子配置領域、Ｒｉｎ２の抵抗素子配置領域、Ｒｉｎ１，Ｒｉｎ２と重なるＲ－ＰＵＬＬの抵抗素子配置領域が設けられている。ＰＦＥＴ－ＩＮ及びＰＦＥＴ－ＰＵＬＬのＰ型ＶＮＷトランジスタ配置領域には複数のＰ型ＶＮＷトランジスタ２１０Ａ（Ｐ）が、ＮＦＥＴ－ＩＮのＮ型ＶＮＷトランジスタ配置領域には複数のＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）が、Ｒｉｎ１，Ｒｉｎ２の抵抗素子配置領域には複数のＶＮＷ構造２１０Ｂが、それぞれマトリクス状に配置されている。ＰＦＥＴ－ＩＮとＮＦＥＴ－ＩＮとが電気的に接続され、インバータ回路とされている。なお、Ｒｉｎについては、Ｒｉｎ１，Ｒｉｎ２の一方のみとしても良い。Ｒ－ＰＵＬＬは、Ｒｉｎ１，Ｒｉｎ２の両方と重なるように形成されているが、Ｒｉｎ１，Ｒｉｎ２の一方のみと重なるように形成しても良い。
　ＰＦＥＴ－ＩＮ及びＰＦＥＴ－ＰＵＬＬのＰ型ＶＮＷトランジスタ配置領域には、複数の突起状の半導体ナノワイヤ２０７Ａ（Ｐ）が、Ｎ型のウェル２０２Ａ（Ｎ）の表面に形成された不純物領域２０３Ａ（Ｐ）から垂直に形成されている。半導体ナノワイヤ２０７Ａ（Ｐ）は、下端部分２０７Ａａ、上端部分２０７Ａｂ及び、下端部分２０７Ａａと上端部分２０７Ａｂとの間の中央部分２０７Ａｃを有している。下端部分２０７ＡａはＰ型の導電型を有し、不純物領域２０３Ａ（Ｐ）と電気的に接続されている。上端部分２０７ＡｂはＰ型の導電型を有する。中央部分２０７ＡｃはＮ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分２０７Ａａ及び上端部分２０７Ａｂは、一方がソース電極で他方がドレイン電極となる。
　ＮＦＥＴ－ＩＮのＮ型ＶＮＷトランジスタ配置領域には、複数の突起状の半導体ナノワイヤ２０７Ａ（Ｎ）が、Ｎ型の不純物領域２０３Ａ（Ｎ）から垂直に形成されている。半導体ナノワイヤ２０７Ａ（Ｎ）は、下端部分２０７Ａａ、上端部分２０７Ａｂ及び、下端部分２０７Ａａと上端部分２０７Ａｂとの間の中央部分２０７Ａｃを有している。下端部分２０７ＡａはＮ型の導電型を有し、不純物領域２０３Ａ（Ｎ）と電気的に接続されている。上端部分２０７ＡｂはＮ型の導電型を有する。中央部分２０７ＡｃはＰ型の導電型を有するか、又はノンドープとされ、トランジスタのチャネル領域となる。下端部分２０７Ａａ及び上端部分２０７Ａｂは、一方がソース電極で他方がドレイン電極となる。
　Ｒｉｎ１，Ｒｉｎ２の抵抗素子配置領域には、複数の突起状の半導体ナノワイヤ２０７Ｂが、Ｎ型の不純物領域２０３Ｂから垂直に形成されている。半導体ナノワイヤ２０７Ｂの下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃは、全て同じ導電型、例えばＰ型とされている。なお、下端部分２０７Ｂａ、上端部分２０７Ｂｂ、及び中央部分２０７Ｂｃを全てＮ型としても良い。中央部分２０７Ｂｃは、下端部分２０７Ｂａ及び上端部分２０７Ｂｂよりも低不純物濃度とされても良い。
　Ｒ－ＰＵＬＬは、Ｒｉｎ１，Ｒｉｎ２の半導体ナノワイヤ２０７Ｂ及び基板２０１の不純物領域２０３Ｂを有している。
　Ｘ方向に並ぶ、ＮＦＥＴ－ＩＮのＮ型ＶＮＷトランジスタ配置領域及びＲｉｎ１の抵抗素子配置領域には、半導体ナノワイヤ２０７Ａ（Ｎ），２０７Ｂの側面に、ゲート絶縁膜２１１を介してゲート電極２１２が形成されている。本例では、Ｘ方向に並ぶ複数、例えば２個の半導体ナノワイヤ２０７Ａ（Ｎ）及び６個の半導体ナノワイヤ２０７Ｂのゲート電極２１２は、全体で１層の導電膜として形成されている。本例では、ＮＦＥＴ－ＩＮ及びＲｉｎ１に共通のゲート電極２１２として、Ｘ方向に延在する４層を例示するが、１層～３層でも良く、５層以上でも良い。
　Ｘ方向に並ぶ、ＰＦＥＴ－ＩＮのＰ型ＶＮＷトランジスタ配置領域及びＲｉｎ２の抵抗素子配置領域には、半導体ナノワイヤ２０７Ａ（Ｐ），２０７Ｂの側面に、ゲート絶縁膜２１１を介してゲート電極２１２が形成されている。本例では、Ｘ方向に並ぶ複数、例えば２個の半導体ナノワイヤ２０７Ａ（Ｐ）及び６個の半導体ナノワイヤ２０７Ｂのゲート電極２１２は、全体で１層の導電膜として形成されている。本例では、ＰＦＥＴ－ＩＮ及びＲｉｎ２に共通のゲート電極２１２として、Ｘ方向に延在する４層を例示するが、１層～３層でも良く、５層以上でも良い。
　Ｘ方向に並ぶ、ＰＦＥＴ－ＰＵＬＬのＰ型ＶＮＷトランジスタ配置領域には、半導体ナノワイヤ２０７Ａ（Ｐ）の側面に、ゲート絶縁膜２１１を介してゲート電極２１２が形成されている。本例では、Ｘ方向に並ぶ複数、例えば２個の半導体ナノワイヤ２０７Ａ（Ｐ）のゲート電極２１２は、全体で１層の導電膜として形成されている。
　本例では、ＮＦＥＴ－ＩＮ及びＲｉｎ１に共通のゲート電極２１２と、ＰＦＥＴ－ＩＮ及びＲｉｎ２に共通のゲート電極２１２と、ＰＦＥＴ－ＰＵＬＬのゲート電極２１２とは、１層の導電体膜が同一工程で加工されて形成されている。
　図２０に示すように、ＰＦＥＴ－ＰＵＬＬのＰ型ＶＮＷトランジスタ配置領域において、接続プラグ６０１は、不純物領域２０３Ａ（Ｐ）に電気的に接続されている。ＰＦＥＴ－ＩＮのＰ型ＶＮＷトランジスタ配置領域において、接続プラグ６０２は、不純物領域２０３Ａ（Ｐ）に電気的に接続されている。ＰＦＥＴ－ＰＵＬＬのＰ型ＶＮＷトランジスタ配置領域において、接続プラグ６２７は、ゲート電極２１２の一端上に電気的に接続されている。Ｒｉｎ２の抵抗素子配置領域において、接続プラグ６０３は、ゲート電極２１２の一端上に電気的に接続されている。接続プラグ６０４は、ゲート電極２１２の他端上に電気的に接続されている。同様に、ＮＦＥＴ－ＩＮのＮ型ＶＮＷトランジスタ配置領域において、接続プラグ６０２は、不純物領域２０３Ａ（Ｎ）に電気的に接続されている。Ｒｉｎ１の抵抗素子配置領域において、接続プラグ６０３は、ゲート電極２１２の一端上に電気的に接続されている。接続プラグ６０４は、ゲート電極２１２の他端上に電気的に接続されている。
　図２０に示すように、ＰＦＥＴ－ＰＵＬＬのＰ型ＶＮＷトランジスタ配置領域には、ローカル配線６０５，６０６，６２８が設けられている。ローカル配線６０５は、接続プラグ６０１と電気的に接続されている。ローカル配線６２８は、接続プラグ６２７と電気的に接続されている。ローカル配線６０６は、Ｘ方向に並ぶ２個の半導体ナノワイヤ２０７Ａ（Ｐ）と電気的に接続されている。ＰＦＥＴ－ＩＮのＰ型ＶＮＷトランジスタ配置領域には、ローカル配線６０７，６０８が設けられている。ローカル配線６０７は、接続プラグ６０２と電気的に接続されている。ローカル配線６０８は、Ｘ方向に並ぶ２個のＰ型ＶＮＷトランジスタ２１０Ａ（Ｐ）の半導体ナノワイヤ２０７Ａ（Ｐ）と電気的に接続されている。Ｒｉｎ２の抵抗素子配置領域には、ローカル配線６０９，６１０，６１１，６１２が設けられている。ローカル配線６０９は、接続プラグ６０３と電気的に接続されている。ローカル配線６１０は、接続プラグ６０４と電気的に接続されている。ローカル配線６１１は、Ｘ方向に並ぶ３個のＶＮＷ構造２１０Ｂの半導体ナノワイヤ２０７Ｂと電気的に接続されている。ローカル配線６１２は、Ｘ方向に並ぶ３個のＶＮＷ構造２１０Ｂの半導体ナノワイヤ２０７Ｂと電気的に接続されている。同様に、ＮＦＥＴ－ＩＮのＮ型ＶＮＷトランジスタ配置領域には、ローカル配線６０７，６０８が設けられている。ローカル配線６０７は、接続プラグ６０２と電気的に接続されている。ローカル配線６０８は、Ｘ方向に並ぶ２個のＮ型ＶＮＷトランジスタ２１０Ａ（Ｎ）の半導体ナノワイヤ２０７Ａ（Ｎ）と電気的に接続されている。Ｒ－ＰＵＬＬの抵抗素子配置領域には、ローカル配線６０９，６１０，６１１，６１２が設けられている。Ｘ方向に並ぶ３個のＶＮＷ構造２１０Ｂの半導体ナノワイヤ２０７Ｂと電気的に接続されている。ローカル配線６１２は、Ｘ方向に並ぶ３個のＶＮＷ構造２１０Ｂの半導体ナノワイヤ２０７Ｂと電気的に接続されている。
　各ローカル配線の上方には、例えばＭ１層の配線６１３～６２６，６２９が配置されている。配線６１３は、ＰＦＥＴ－ＰＵＬＬの複数のローカル配線６０５と電気的に接続されている。配線６２９は、ＰＦＥＴ－ＰＵＬＬの複数のローカル配線６２８と電気的に接続されている。配線６１４，６１５は、ＰＦＥＴ－ＰＵＬＬの複数のローカル配線６０６と電気的に接続されている。配線６１６は、ＰＦＥＴ－ＩＮの数のローカル配線６０７と電気的に接続されている。配線６１７，６１８は、ＰＦＥＴ－ＩＮの複数のローカル配線６０８と電気的に接続されている。配線６１９は、Ｒｉｎ１の複数のローカル配線６０９及びＲｉｎ２の複数のローカル配線６０９と電気的に接続されている。配線６２０は、Ｒｉｎ１の複数のローカル配線６１０及びＲｉｎ２の複数のローカル配線６１０と電気的に接続されている。配線６２１，６２２，６２３は、Ｒｉｎ１の複数のローカル配線６１１及びＲｉｎ２の複数のローカル配線６１１と電気的に接続されている。配線６２４，６２５，６２６は、Ｒｉｎ１の複数のローカル配線６１２及びＲｉｎ２の複数のローカル配線６１２と電気的に接続されている。
　各Ｍ１層の配線の上方には、例えばＭ２層の配線６３１ａ，６３１ｂ，６３１ｃ，６３１ｄ，６３１ｅ，６３１ｆ，６３１ｇ，６３１ｈ，６３１ｉ，６３１ｊが配置されている。配線６３１ａは、外部接続端子等のパッドに電気的に接続するものであり、配線６１９の一端に電気的に接続されている。配線６３１ｂ，６３１ｃは、電源線Ｖｓｓとして機能するものであり、ＮＦＥＴ－ＩＮ側の配線６１６と電気的に接続されている。配線６３１ｄは、電源線Ｖｄｄとして機能するものであり、ＰＦＥＴ－ＰＵＬＬ側の配線６１３と電気的に接続されている。配線６３１ｅ，６３１ｈは、電源線Ｖｄｄとして機能するものであり、ＰＦＥＴ－ＩＮ側の配線６１６と電気的に接続されている。配線６３１ｆは、ＰＦＥＴ－ＰＵＬＬの配線６１４，６１５及びＲｉｎ２の配線６２１～６２３と電気的に接続されている。配線６３１ｇは、Ｒｉｎ２の配線６２０，６２４～６２６と電気的に接続されている。配線６３１ｉは、配線６２９と電気的に接続されている。配線６３１ｊは、出力端子として機能するものであり、配線６１７，６１８と電気的に接続されている。
　配線６１３～６２６，６２７，６２８，６３１ａ～６３１ｊは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線６１３～６２６，６２７，６２８，６３１ａ～６３１ｊは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本例による半導体装置では、図２１に示すように、パッドとインバータ回路との間に、それぞれゲート電極２１２が電気抵抗として機能するＲｉｎ１，Ｒｉｎ２が並列に接続されている。Ｒｉｎ１，Ｒｉｎ２は、第６の実施形態の変形例１と同様に、インバータ回路の入力保護抵抗となる。また、Ｒｉｎ１，Ｒｉｎ２とＰＦＥＴ－ＰＵＬＬとの間には、Ｒｉｎ１，Ｒｉｎ２の半導体ナノワイヤ２０７Ｂ及び基板２０１の不純物領域２０３Ｂが電気抵抗として機能するＲ－ＰＵＬＬが接続されている。
　本例では、ＮＦＥＴ－ＩＮ及びＲｉｎ１において共通のゲート電極２１２と、ＰＦＥＴ－ＩＮ及びＲｉｎ２において共通のゲート電極２１２と、ＰＦＥＴ－ＰＵＬＬのゲート電極２１２とは、１層の導電体膜が加工されて形成されている。Ｒｉｎ１，Ｒｉｎ２では、それぞれゲート電極２１２が電気抵抗体として用いられる。これにより、製造工程を削減し、ＮＦＥＴ－ＩＮ、ＰＦＥＴ－ＩＮ、及びＰＦＥＴ－ＰＵＬＬのゲート電極２１２と共にＲｉｎ１，Ｒｉｎ２のゲート電極２１２を得ることができる。なお、本例においてＰＦＥＴ－ＰＵＬＬの代わりにＮ型ＶＮＷトランジスタを設け、電源線Ｖｄｄの代わりに電源線Ｖｓｓを設け、プルダウン回路を配置しても良い。
　本例では、Ｒｉｎ１，Ｒｉｎ２とＰＦＥＴ－ＰＵＬＬとが重なった同じ領域に形成されるため、回路面積の縮小が可能となる。また、図２０の矢印ａで示すように、不純物領域２０３Ａ（Ｐ）と不純物領域２０３Ｂとの境界領域に、ゲート電極２１２の引き出し部分を設けている。これにより、回路面積の効率を向上させることができる。
　（変形例３）
　本例では、第６の実施形態の変形例２と同様に、ＶＮＷトランジスタを用いた入力保護抵抗に加え、ＶＮＷトランジスタを用いたプル抵抗を有する半導体装置を開示するが、そのレイアウトが一部異なる点で変形例２と相違する。図２２は、第６の実施形態の変形例３について、変形例２の図１９ＡのＩ－Ｉに沿った断面に対応する簡易断面図である。なお、変形例２による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　変形例２では、Ｘ方向におけるＲｉｎ１, Ｒｉｎ２の配置とＲ－ＰＵＬＬの配置とが一致していた。これに対して本例では、変形例２においてＲｉｎ１, Ｒｉｎ２がＸ方向に伸び、Ｒ－ＰＵＬＬがＲｉｎ１, Ｒｉｎ２の一部と重なるように配置される。
　具体的に、図２２に示すように、ローカル配線６１１上に配線が接続されていない。本例では、Ｒ－ＰＵＬＬにおいて、接続プラグ６３２は、不純物領域２０３Ｂに電気的に接続されている。ローカル配線６３３は、接続プラグ６３２と電気的に接続されている。配線６３４は、ローカル配線６３３と電気的に接続されている。配線６３４は、ビアを介して配線６３１ｆと電気的に接続される。本変形例では、抵抗素子Ｒ－ＰＵＬＬの端子Ａが、ＶＮＷ構造２１０Ｂを介さず、接続プラグ６３３を介して不純物領域２０３Ｂに電気的に接続されている点で、変形例２と相違する。ここで、Ｒ－ＰＵＬＬの電気抵抗として使用しないＶＮＷ構造２１０Ｂはダミーとしても良く、配置を省略しても良い。配線６３１ｆは、変形例２とは異なり、配線６１４，６１５と共に配線６３４とも電気的に接続されている。なお、抵抗素子Ｒ－ＰＵＬＬの端子ＩＮと不純物領域２０３Ｂとが、ＶＮＷ構造２１０Ｂを介さず、接続プラグにより電気的に接続されていても良い。
　［第７の実施形態］
　本実施形態では、第２の実施形態と同様に、抵抗素子にＶＮＷ構造が設けられた半導体装置を開示するが、ＶＮＷ構造のゲート電極のみならず半導体ナノワイヤも電気抵抗として機能する点で第２の実施形態と相違する。
　（第１態様）
　以下、本実施形態の第１態様について説明する。図２３Ａは、第７の実施形態の第１態様による半導体装置の簡易断面図であり、第２の実施形態の図４Ｂに対応している。図２３Ｂは、第１態様の抵抗素子の等価回路図である。なお、第２の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、第２の実施形態と同様に、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する抵抗素子１００が設けられている。ＶＮＷ構造１１０は、基板１０１に形成された不純物領域１０３の表面から垂直に起立する半導体ナノワイヤ１０７と、半導体ナノワイヤ１０７の側面にゲート絶縁膜１１１を介したゲート電極１１２とを有している。本実施形態では、不純物領域１０３、半導体ナノワイヤ１０７の下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃは、全て同じ導電型、例えばＮ型とされている。なお、不純物領域１０３、下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃを全てＰ型としても良い。中央部分１０７ｃは、下端部分１０７ａ及び上端部分１０７ｂよりも低不純物濃度とされても良い。
　本態様では、ローカル配線１１６，１１７，１１８，１１９，１２１から下方の構成については、第２の実施形態と同様とされている。
　抵抗素子１００の配置領域には、複数の配線、例えばＭ１層の配線７０１～７０６が配置される。各Ｍ１層の配線は、各ローカル配線の上方に配置される。配線７０１は、ローカル配線１１６の上面と電気的に接続されている。配線７０２は、ローカル配線１１７の上面と電気的に接続されている。
　配線７０３は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数のローカル配線１１８の上面と電気的に接続されている。配線７０４は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数のローカル配線１１８の上面と電気的に接続されている。配線７０５は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数のローカル配線１１９の上面と電気的に接続されている。配線７０６は、Ｙ方向に延在しており、Ｙ方向に沿って並ぶ複数のローカル配線１１９の上面と電気的に接続されている。
　抵抗素子１００の配置領域には、例えばＭ２層の配線７０７，７０８，７０９が配置されている。各Ｍ２層の配線は、各Ｍ１層の配線の上方に配置される。配線７０７は、配線７０１，７０３，７０４の上面と電気的に接続されている。配線７０８は、配線７０５，７０６の上面と電気的に接続されている。配線７０９は、配線７０２の上面と電気的に接続されている。
　配線７０７～７０９は、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線７０７～７０９は、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本態様による半導体装置の抵抗素子１００では、図２３Ａに示すように、ローカル配線１１９と接続されたＶＮＷ構造１１０の半導体ナノワイヤ１０７が電気抵抗Ｒ１として機能する。ローカル配線１１８と接続されたＶＮＷ構造１１０の半導体ナノワイヤ１０７が電気抵抗Ｒ２として機能する。複数のゲート電極１１２が電気抵抗Ｒ３として機能する。図２３Ｂに示すように、配線７０８をＡ端、配線７０９をＢ端として、抵抗素子１００の電気抵抗Ｒ１～Ｒ３が直列に接続される。
　本態様では、ＶＮＷ構造１１０のゲート電極１１２を利用した導電パターン１２０が抵抗素子１００の電気抵抗の一部（Ｒ３）として用いられる。ＶＮＷ構造１１０では、薄いゲート電極１１２が用いられる。薄いゲート電極１１２は抵抗値が高い。このゲート電極１１２を抵抗素子１００に適用する。また態様では、抵抗素子１００の電気抵抗Ｒ１，Ｒ２が半導体ナノワイヤ１０７により、抵抗素子１００の電気抵抗Ｒ３がゲート電極１１２を実現する。そのため、電気抵抗Ｒ１～Ｒ３は平面視で同じ位置に形成され、回路面積の縮小化が可能となる。
　（第２態様）
　以下、本実施形態の第２態様について説明する。図２４Ａは、第７の実施形態の第２態様による半導体装置の簡易断面図であり、第２の実施形態の図４Ｂに対応している。図２４Ｂは、第２態様の抵抗素子の等価回路図である。なお、第２の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、第１態様と同様に、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する抵抗素子１００が設けられている。ＶＮＷ構造１１０は、基板１０１の表面から垂直に起立する半導体ナノワイヤ１０７と、半導体ナノワイヤ１０７の側面にゲート絶縁膜１１１を介したゲート電極１１２とを有している。
　本態様では、配線７０１～７０６から下方の構成については、第１態様と同様とされている。
　抵抗素子１００の配置領域には、例えば配線７１１，７１２が配置されている。配線７１１は、配線７０２，７０５，７０６の上面と電気的に接続されている。配線７１２は、配線７０１，７０３，７０４の上面と電気的に接続されている。
　配線７１１，７１２は、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線７０７～７０９は、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本態様による半導体装置の抵抗素子１００では、図２４Ａに示すように、ローカル配線１１９と接続されたＶＮＷ構造１１０の半導体ナノワイヤ１０７が抵抗素子１００の電気抵抗Ｒ１として機能する。ローカル配線１１８と接続されたＶＮＷ構造１１０の半導体ナノワイヤ１０７が抵抗素子１００の電気抵抗Ｒ２として機能する。複数のゲート電極１１２が抵抗素子１００の電気抵抗Ｒ３として機能する。図２４Ｂに示すように、配線７０８をＡ端、配線７０９をＢ端として、電気抵抗Ｒ１，Ｒ２が直列に接続され、電気抵抗Ｒ１，Ｒ２と電気抵抗Ｒ３とが並列に接続される。
　本態様では、ＶＮＷ構造１１０のゲート電極１１２を利用した導電パターン１２０が抵抗素子１００の電気抵抗の一部（Ｒ３）として用いられる。ＶＮＷ構造１１０では、薄いゲート電極１１２が用いられる。薄いゲート電極１１２は抵抗値が高い。このゲート電極１１２を抵抗素子１００に適用する。また態様では、電気抵抗Ｒ１，Ｒ２が半導体ナノワイヤ１０７により、電気抵抗Ｒ３がゲート電極１１２を実現する。そのため、抵抗素子１００の電気抵抗Ｒ１～Ｒ３は平面視で同じ位置に形成され、回路面積の縮小化が可能となる。
　［第８の実施形態］
　本実施形態では、第２の実施形態と同様に、抵抗素子にＶＮＷ構造が設けられた半導体装置を開示する。本実施形態による半導体装置は、ＶＮＷ構造の電気抵抗及び電気容量を利用したＣＲタイマー回路である。
　図２５Ａは、第８の実施形態による半導体装置の概略構成を示す平面図である。図２５Ｂは、図２５ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図２５Ｃは、図２５Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図２６は、図２５ＡのＩ－Ｉに沿った断面を示す簡易断面図である。図２７は、第８の実施形態によるＣＲタイマー回路の等価回路図である。なお、第２の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、第２の実施形態と同様に、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する抵抗素子１００Ａが設けられている。本実施形態では更に、抵抗素子１００Ａと隣接して、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する容量素子１００Ｂが設けられている。ＶＮＷ構造１１０は、基板１０１に形成された例えばＮ型の不純物領域１０３の表面から垂直に起立する半導体ナノワイヤ１０７と、半導体ナノワイヤ１０７の側面にゲート絶縁膜１１１を介したゲート電極１１２とを有している。本実施形態では、半導体ナノワイヤ１０７の下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃは、全て同じ導電型、例えばＮ型とされている。なお、不純物領域１０３、下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃを全てＰ型としても良い。中央部分１０７ｃは、下端部分１０７ａ及び上端部分１０７ｂよりも低不純物濃度とされても良い。
　抵抗素子１００Ａでは、各ゲート電極１１２は、Ｘ方向に並ぶ複数、ここでは６個の半導体ナノワイヤ１０７に共通に、Ｘ方向に延在する形状に形成されている。容量素子１００Ｂでは、各ゲート電極１１２は、Ｘ方向に並ぶ複数、ここでは４個の半導体ナノワイヤ１０７に共通に、Ｘ方向に延在する形状に形成されている。
　容量素子１００Ｂの右端には、各ＶＮＷ構造１１０と並んで接続プラグ８０１が設けられている。接続プラグ８０１は、容量素子１００Ｂのゲート電極１１２の一端上に電気的に接続されている。
　半導体基板１０１の上方には、ローカル配線８０２～８０６が設けられている。ローカル配線８０２は、接続プラグ８０１と電気的に接続されている。ローカル配線８０３は、ローカル配線８０２とＸ方向で隣接してＸ方向に延在しており、容量素子１００Ｂの配置領域においてＸ方向に並ぶ４つの半導体ナノワイヤ１０７と電気的に接続されている。ローカル配線８０４は、ローカル配線８０３とＸ方向で隣接してＸ方向に延在しており、抵抗素子１００Ａの配置領域においてＸ方向に並ぶ２つの半導体ナノワイヤ１０７と電気的に接続されている。ローカル配線８０５は、ローカル配線８０４とＸ方向で隣接してＸ方向に延在しており、抵抗素子１００Ａの配置領域においてＸ方向に並ぶ２つの半導体ナノワイヤ１０７と電気的に接続されている。ローカル配線８０６は、ローカル配線８０５とＸ方向で隣接してＸ方向に延在しており、抵抗素子１００Ａの配置領域においてＸ方向に並ぶ２つの半導体ナノワイヤ１０７と電気的に接続されている。
　各ローカル配線の上方には、例えばＭ１層の配線８０７～８１３が設けられている。配線８０７は、Ｙ方向に延在し、４つのローカル配線８０２と電気的に接続されている。配線８０８は、Ｙ方向に延在し、４つのローカル配線８０４と電気的に接続されている。配線８０９は、配線８０８と並んでＹ方向に延在し、４つのローカル配線８０４と電気的に接続されている。配線８１０は、配線８０９と並んでＹ方向に延在し、４つのローカル配線８０５と電気的に接続されている。配線８１１は、配線８１０と並んでＹ方向に延在し、４つのローカル配線８０５と電気的に接続されている。配線８１２は、配線８１１と並んでＹ方向に延在し、４つのローカル配線８０６と電気的に接続されている。配線８１３は、配線８１２と並んでＹ方向に延在し、４つのローカル配線８０６と電気的に接続されている。
　各Ｍ１層の配線の上方には、例えばＭ２層の配線８１４ａ，８１４ｂ，８１４ｃが配置されている。配線８１４ａは、Ｘ方向に延在し、配線８０７と電気的に接続されている。配線８１４ｂは、Ｘ方向に延在し、配線８０８，８０９，８１０，８１１と電気的に接続されている。配線８１４ｃは、Ｘ方向に延在し、配線８１２，８１３と電気的に接続されている。配線８１４ｃは、例えば端子Ａとなる。端子Ａは、例えば電源線（ＶＤＤ）又は信号線に電気的に接続される。配線８１４ａは、例えば端子ＧＮＤとなる。端子ＧＮＤは、例えば接地線（ＶＳＳ）に電気的に接続される。なお、ローカル配線８０４とローカル配線８０５との電気的接続を、配線１４ｂで実現する代わりに、ローカル配線８０４，８０５を接続する（一体化する）ことで実現するようにしても良い。
　配線８０７～８１３，８１４ａ～８１４ｃは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線８０７～８１３，８１４ａ～８１４ｃは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本実施形態では、図２６に示すように、抵抗素子１００Ａにおいて、ＶＮＷ構造１１０の半導体ナノワイヤ１０７が不純物領域１０３とローカル配線８０４～８０６との間で電気抵抗を有する。容量素子１００Ｂにおいて、ＶＮＷ構造１１０の半導体ナノワイヤ１０７とゲート電極１１２とがゲート絶縁膜１１１を介して容量結合する。このとき、容量素子１００Ｂは、抵抗素子１００Ａの一部である不純物領域１０３と平面視で重なる位置に配置されるため、回路面積の増大を抑制することが出来る。図２７に示すように、抵抗素子１００Ａ（図中、Ｒで示す）と容量素子１００Ｂ（図中、Ｃで示す）とが接続されたＣＲタイマー回路が実現する。
　本実施形態では、同一構成の複数のＶＮＷ構造１１０を用いて、抵抗素子１００Ａ及び容量素子１００Ｂを効率良く実現することができる。また、同一構成のＶＮＷ構造１１０を配置することにより、製造上の均一性を確保することができる。
　［変形例］
　以下、第８の実施形態の半導体装置の変形例について説明する。本例では、第８の実施形態と同様にＶＮＷ構造の電気抵抗及び電気容量を利用したＣＲタイマー回路を開示するが、電気抵抗が一部異なる点で第８の実施形態と相違する。
　図２８Ａは、第８の実施形態の変形例による半導体装置の概略構成を示す平面図である。図２８Ｂは、図２８ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図２８Ｃは、図２８Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図２９は、図２８ＡのＩ－Ｉに沿った断面を示す簡易断面図である。図３０は、第８の実施形態の変形例によるＣＲタイマー回路の等価回路図である。なお、第２の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、第２の実施形態と同様に、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する抵抗素子１００Ａが設けられている。本例では更に、抵抗素子１００Ａと隣接して、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する容量素子１００Ｂが設けられている。ＶＮＷ構造１１０は、基板１０１に形成された例えばＮ型の不純物領域１０３の表面から垂直に起立する半導体ナノワイヤ１０７と、半導体ナノワイヤ１０７の側面にゲート絶縁膜１１１を介したゲート電極１１２とを有している。本実施形態では、半導体ナノワイヤ１０７の下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃは、全て同じ導電型、例えばＮ型とされている。なお、不純物領域１０３、下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃを全てＰ型としても良い。中央部分１０７ｃは、下端部分１０７ａ及び上端部分１０７ｂよりも低不純物濃度とされても良い。
　各ゲート電極１１２は、抵抗素子１００Ａの配置領域でＸ方向に並ぶ複数、ここでは４個の半導体ナノワイヤ１０７と、容量素子１００Ｂの配置領域でＸ方向に並ぶ複数、ここでは４個の半導体ナノワイヤ１０７とに共通に、Ｘ方向に延在する形状に形成されている。
　抵抗素子１００Ａの右端には、各ＶＮＷ構造１１０と並んで接続プラグ８４１が設けられている。接続プラグ８４１は、抵抗素子１００Ａのゲート電極１１２の一端上に電気的に接続されている。容量素子１００Ｂの左端には、各ＶＮＷ構造１１０と並んで接続プラグ８４２が設けられている。接続プラグ８４２は、容量素子１００Ｂのゲート電極１１２の一端上に電気的に接続されている。
　半導体基板１０１の上方には、ローカル配線８４３～８４６が設けられている。ローカル配線８４３は、接続プラグ８４１と電気的に接続されている。ローカル配線８４４は、ローカル配線８４３とＸ方向で隣接してＸ方向に延在しており、抵抗素子１００Ａの配置領域においてＸ方向に並ぶ２つの半導体ナノワイヤ１０７と電気的に接続されている。ローカル配線８４５は、ローカル配線８４４とＸ方向で隣接してＸ方向に延在しており、抵抗素子１００Ａの配置領域においてＸ方向に並ぶ２つの半導体ナノワイヤ１０７と電気的に接続されている。ローカル配線８４６は、ローカル配線８４５とＸ方向で隣接してＸ方向に延在しており、容量素子１００Ｂの配置領域においてＸ方向に並ぶ２つの半導体ナノワイヤ１０７及び接続プラグ８４２と電気的に接続されている。
　各ローカル配線の上方には、例えばＭ１層の配線８４７～８５３が設けられている。配線８４７は、Ｙ方向に延在し、４つのローカル配線８４３と電気的に接続されている。配線８４８は、Ｙ方向に延在し、４つのローカル配線８４４と電気的に接続されている。配線８４９は、配線８４８と並んでＹ方向に延在し、４つのローカル配線８４４と電気的に接続されている。配線８５０は、配線８４９と並んでＹ方向に延在し、４つのローカル配線８４５と電気的に接続されている。配線８５１は、配線８５０と並んでＹ方向に延在し、４つのローカル配線８４５と電気的に接続されている。配線８５２は、Ｙ方向に延在し、４つのローカル配線８４６と電気的に接続されている。配線８５３は、配線８５２と並んでＹ方向に延在し、４つのローカル配線８４６と電気的に接続されている。
　各Ｍ１層の配線の上方には、例えばＭ２層の配線８５４ａ，８５４ｂ，８５４ｃが配置されている。配線８５４ａは、Ｘ方向に延在し、配線８４７，８４８，８４９と電気的に接続されている。配線８５４ｂは、Ｘ方向に延在し、配線８５０，８５１と電気的に接続されている。配線８５４ｃは、Ｘ方向に延在し、配線８５２，８５３と電気的に接続されている。配線８５４ｂは例えば端子Ａとなる。端子Ａは、電源線（ＶＤＤ）又は信号線に電気的に接続される。配線８５４ｃは、例えば端子ＧＮＤとされる。端子ＧＮＤは、接地線（ＶＳＳ）に電気的に接続される。
　配線８４７～８５３，８５４ａ～８５４ｃは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線８４７～８５３，８５４ａ～８５４ｃは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本例では、図２９に示すように、抵抗素子１００Ａにおいて、ＶＮＷ構造１１０のゲート電極１１２が電気抵抗を有すると共に、ＶＮＷ構造１１０の半導体ナノワイヤ１０７が不純物領域１０３とローカル配線８０４～８０６との間で別の電気抵抗を有する。このとき、抵抗素子１００Ａの一部であるＶＮＷ構造１１０と、抵抗素子１００Ａの一部である不純物領域１０３とは、平面視で重なって配置されるため、回路面積の増大を抑制することが出来る。容量素子１００Ｂにおいて、ＶＮＷ構造１１０の半導体ナノワイヤ１０７とゲート電極１１２とがゲート絶縁膜１１１を介して容量結合する。図３０に示すように、抵抗素子１００Ａ（図中、Ｒで示す）と容量素子１００Ｂ（図中、Ｃで示す）とが接続されたＣＲタイマー回路が実現する。
　本例では、同一構成の複数のＶＮＷ構造１１０を用いて、抵抗素子１００Ａ及び容量素子１００Ｂを効率良く実現することができる。また、同一構成のＶＮＷ構造１１０を配置することにより、製造上の均一性を確保することができる。
　［第９の実施形態］
　本実施形態では、第２の実施形態と同様に、抵抗素子にＶＮＷ構造が設けられた半導体装置を開示する。本実施形態による半導体装置は、ＶＮＷ構造の電気抵抗及び電気容量、並びにウェルの電気抵抗を利用している。
　図３１Ａは、第９の実施形態による半導体装置の概略構成を示す平面図である。図３１Ｂは、図３１ＡからＶＮＷ構造の上方の構成を除いた概略構成を示す平面図である。図３１Ｃは、図３１Ａの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図３２は、図３１ＡのＩ－Ｉに沿った断面を示す簡易断面図である。図３３は、第９の実施形態による半導体装置の等価回路図である。なお、第２の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
　この半導体装置においては、第２の実施形態と同様に、例えば平面視でマトリクス状に集合して配置されたＶＮＷ構造１１０を有する抵抗素子１００ａが設けられている。本実施形態では、抵抗素子１００ａと平面視で重なるように、ウェル１０２を利用した抵抗素子１００ｂが設けられている。更に、ＶＮＷ構造１１０には、容量素子１００ｃが設けられている。ＶＮＷ構造１１０は、基板１０１に形成された例えばＮ型の不純物領域１０３の表面から垂直に起立する半導体ナノワイヤ１０７と、半導体ナノワイヤ１０７の側面にゲート絶縁膜１１１を介したゲート電極１１２とを有している。本実施形態では、半導体ナノワイヤ１０７の下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃは、全て同じ導電型、例えばＮ型とされている。なお、不純物領域１０３、下端部分１０７ａ、上端部分１０７ｂ、及び中央部分１０７ｃを全てＰ型としても良い。中央部分１０７ｃは、下端部分１０７ａ及び上端部分１０７ｂよりも低不純物濃度とされても良い。
　抵抗素子１００ａでは、各ゲート電極１１２は、Ｘ方向に並ぶ複数、ここでは６個の半導体ナノワイヤ１０７に共通に、Ｘ方向に延在する形状に形成されている。Ｎ型のウェル１０２の表面部分に、Ｎ型の複数の不純物領域１０３が形成されている。不純物領域１０３の不純物濃度はウェル１０２の不純物濃度よりも高い。抵抗素子１００ｂは、Ｎ型のウェル１０２内に形成される。ウェル１０２及び不純物領域１０３をいずれもＰ型としても良い。容量素子１００ｃは、半導体ナノワイヤ１０７とゲート電極１１２とがゲート絶縁膜１１１を挟んで容量結合することにより形成される。
　抵抗素子１００ｂの一端の不純物領域１０３上には、抵抗素子１００ａのＶＮＷ構造１１０と並んで接続プラグ９０１が電気的に接続されている。抵抗素子１００ｂの他端の不純物領域１０３上には、抵抗素子１００ａのＶＮＷ構造１１０と並んで接続プラグ９０４が電気的に接続されている。
　抵抗素子１００ａのＶＮＷ構造１１０におけるゲート電極１１２の一端上には、接続プラグ９０２が電気的に接続されている。当該ゲート電極１１２の他端上には、接続プラグ９０３が電気的に接続されている。
　半導体基板１０１の上方には、ローカル配線９０５～９０９が設けられている。ローカル配線９０５は、接続プラグ９０１と電気的に接続されている。ローカル配線９０６は、ローカル配線９０５とＸ方向で隣接してＸ方向に延在しており、Ｘ方向に並ぶ４つの半導体ナノワイヤ１０７と電気的に接続されている。ローカル配線９０８は、ローカル配線９０７とＸ方向で隣接し、接続プラグ９０３と電気的に接続されている。ローカル配線９０９は、ローカル配線９０８とＸ方向で隣接し、接続プラグ９０４と電気的に接続されている。
　各ローカル配線の上方には、例えばＭ１層の配線９１０～９１７が設けられている。配線９１０は、Ｙ方向に延在し、４つのローカル配線９０５と電気的に接続されている。配線９１１は、配線９１０と並んでＹ方向に延在し、４つのローカル配線９０６と電気的に接続されている。配線９１２は、配線９１１と並んでＹ方向に延在し、４つのローカル配線８０４と電気的に接続されている。配線９１３は、配線９１２と並んでＹ方向に延在し、４つのローカル配線９０７と電気的に接続されている。配線９１４は、配線９１３と並んでＹ方向に延在し、４つのローカル配線９０７と電気的に接続されている。配線９１５は、配線９１４と並んでＹ方向に延在し、４つのローカル配線９０７と電気的に接続されている。配線９１６は、配線９１５と並んでＹ方向に延在し、４つのローカル配線９０８と電気的に接続されている。配線９１７は、配線９１６と並んでＹ方向に延在し、４つのローカル配線９０９と電気的に接続されている。
　各Ｍ１層の配線の上方には、例えばＭ２層の配線９１８ａ，９１８ｂ，９１８ｃが配置されている。配線９１８ａは、Ｘ方向に延在し、配線９１７と電気的に接続されている。配線９１８ｂは、Ｘ方向に延在し、配線９１０と電気的に接続されている。配線９１８ｃは、配線９１８ａと配線９１８ｂとの間でＸ方向に延在し、配線９１２～９１５と電気的に接続されている。
　配線９１０～９１７，９１８ａ～９１８ｃは、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線９１０～９１７，９１８ａ～９１８ｃは、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Ｃｕ，Ｃｕ合金，Ｃｏ，Ｒｕ等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
　本実施形態では、図３３に示すように、配線９１８ａの端子（図中、Ａで示す）と、配線９１８ｂの端子（図中、Ｂで示す）との間に、抵抗素子１００ｂの電気抵抗Ｒ１，Ｒ２が形成される。電気抵抗Ｒ１と電気抵抗Ｒ２との間には、電気抵抗Ｒ３，Ｒ４及び電気容量Ｃ１，Ｃ２が接続される。電気抵抗Ｒ３，Ｒ４は並列に接続され、電気抵抗Ｒ３，Ｒ４の一端同士間には電気容量Ｃ１が、電気抵抗Ｒ３，Ｒ４の他端同士間には電気容量Ｃ２が接続される。配線９１８ｃの端子が図３３中のＣに、配線９１２の端子が図３３中のＤに、配線９１６の端子が図３３中のＥに相当する。端子Ｄ，Ｅは、用途に合わせて適宜接続することができる。電気抵抗Ｒ１は、抵抗素子１００ｂの一部であり、ＶＮＷ構造１１０の半導体ナノワイヤ１０７の下端が接続された不純物領域１０３と接続プラグ９０４の下端が接続された不純物領域１０３との間に形成される。電気抵抗Ｒ２は、抵抗素子１００ｂの一部であり、ＶＮＷ構造１１０の半導体ナノワイヤ１０７の下端が接続された不純物領域１０３と接続プラグ９０１の下端が接続された不純物領域１０３との間に形成される。電気抵抗Ｒ３は、抵抗素子１００ａの一部であり、不純物領域１０３とローカル配線９０７との間に接続された半導体ナノワイヤ１０７に形成される。電気抵抗Ｒ４は、抵抗素子１００ａの一部であり、ＶＮＷ構造１１０のゲート電極１１２に形成される。
　本実施形態では、同一構成の複数のＶＮＷ構造１１０を用いた抵抗素子１００ａ及び容量素子１００ｃと、同一導電型のウェル１０２及び不純物領域１１３を用いた抵抗素子１００ｂとが、平面視で重なった領域に形成される。そのため、抵抗素子１００ａ，ｂ及び容量素子１００ｃの占有面積を小さく抑えることができる。また、同一構成のＶＮＷ構造１１０を配置することにより、製造上の均一性を確保することができる。
　なお、第１～第９の実施形態及びこれらの諸変形例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。即ち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
 

Claims (18)

  1. 　半導体基板と、
    　半導体材料を有し、前記半導体基板から突出して設けられた第１突起と、
    　前記第１突起の側面に設けられた第１絶縁膜と、
    　前記ゲート絶縁膜上に設けられた第１導電パターンと、
    　前記半導体基板の上方に設けられ、前記第１導電パターンと同じ材料を有する第２導電パターンを有する抵抗素子と、
    　を有することを特徴とする半導体装置。
  2. 　前記第２導電パターンは、平面視でつづら折り状に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記半導体基板の上方に設けられた機能素子を有し、
    　前記機能素子は、前記第１突起と、前記第１の絶縁膜と、前記第１導電パターンとを有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記第１導電パターンと前記第２導電パターンとが一体に形成されており、
    　前記抵抗素子は、前記第１導電パターンを有することを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記抵抗素子は、第１抵抗部と第２抵抗部とを有し、
    　少なくとも前記第２導電パターンが前記第１抵抗部であり、
    　前記第１突起が第２抵抗部であることを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記半導体基板と前記第２導電パターンとの間に第２絶縁膜が設けられ、
    　前記第２導電パターンの下の前記半導体基板と、前記第２導電パターンとの間で第１容量が形成されていることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記抵抗素子の前記第１突起と前記第１導電パターンとの間に第２容量が形成されていることを特徴とする請求項１～６のいずれか１項に記載の半導体装置。
  8. 　半導体材料を有し、前記半導体基板から突出して設けられた第２突起を有し、
    　前記抵抗素子は、前記第２突起を有し、
    　前記第２導電パターンの一部が前記第２突起の側面に設けられていることを特徴とする請求項３に記載の半導体装置。
  9. 　前記第１突起及び前記第２突起は、平面視で配置数及び配列が同一であることを特徴とする請求項８に記載の半導体装置。
  10. 　前記機能素子は第１トランジスタを有し、
    　前記第１トランジスタは、前記抵抗素子と電気的に接続されていることを特徴とする請求項３、８、９のいずれか１項に記載の半導体装置。
  11. 　半導体材料を有し、前記半導体基板から突出して設けられた第３突起と、
    　前記第３突起の側面に設けられた第３絶縁膜と、
    　前記第３絶縁膜上に設けられた第３導電パターンと、
    　を有し、
    　前記機能素子は、第１トランジスタ及び第２トランジスタを有し、
    　前記第１トランジスタは、前記第１突起及び前記第１絶縁膜、前記第１導電パターンを有し、
    　前記第２トランジスタは、前記第３突起及び前記第３絶縁膜、前記第３導電パターンを有し、
    　前記抵抗素子は、前記第１導電パターン及び前記第３導電パターンと電気的に接続されていることを特徴とする請求項３、８、９のいずれか１項に記載の半導体装置。
  12. 　半導体材料を有し、前記半導体基板から突出して設けられた第３突起と、
    　前記第３突起の側面に設けられた第３絶縁膜と、
    　前記第３絶縁膜上に設けられた第３導電パターンと、
    　前記半導体基板上に設けられた第４導電パターンと、
    　を有し、
    　前記機能素子は、第１トランジスタ及び第２トランジスタを有し、
    　前記第１トランジスタは、前記第１突起及び前記第１絶縁膜、前記第１導電パターンを有し、
    　前記第２トランジスタは、前記第３突起及び前記第３絶縁膜、前記第３導電パターンを有し、
    　前記抵抗素子は、前記第２導電パターンを有する第１抵抗部と、前記第４導電パターンを有する第２抵抗部と、を有し、
    　前記第１抵抗部は前記第１導電パターンと電気的に接続し、前記第２抵抗部は前記第３導電パターンと電気的に接続することを特徴とする請求項３、８、９のいずれか１項に記載の半導体装置。
  13. 　半導体材料を有し、前記半導体基板から突出して設けられた第３突起と、
    　前記第３突起の側面に設けられた第３絶縁膜と、
    　前記第３絶縁膜上に設けられた第３導電パターンと、
    　前記半導体基板上に設けられた第４導電パターンと、
    　を有し、
    　前記機能素子は、第１トランジスタ及び第２トランジスタ、第３トランジスタを有しており、
    　前記第１トランジスタは、前記第１突起及び前記第１絶縁膜、前記第１導電パターンを有し、
    　前記第２トランジスタは、前記第３突起及び前記第３絶縁膜、前記第３導電パターンを有し、
    　前記抵抗素子は、前記第２導電パターンを有する第１抵抗部と、前記第４導電パターンを有する第２抵抗部と、前記第２突起を有する第３抵抗部と、を有し、
    　前記第１抵抗部は前記第１導電パターンと電気的に接続し、
    　前記第２抵抗部は前記第３導電パターンと電気的に接続し、
    　前記第１トランジスタ及び前記第２トランジスタと前記第３トランジスタとの間に、前記第３抵抗部が接続されていることを特徴とする請求項８に記載の半導体装置。
  14. 　半導体材料を有し、前記半導体基板から突出して設けられた第２突起を有し、
    　前記抵抗素子は、抵抗部として前記第２突起を有し、
    　前記第２導電パターンの一部が前記第２突起の側面に設けられており、
    　前記第１突起と前記第１導電パターンとの間に容量が形成されている容量素子を有し、
    　前記容量素子の一端と前記抵抗素子とが電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
  15. 　半導体材料を有し、前記半導体基板から突出して設けられた第２突起を有し、
    　前記抵抗素子は、抵抗部として前記第２突起及び第２導電パターンを有し、
    　前記第２導電パターンの一部が前記第２突起の側面に設けられており、
    　前記第１突起と前記第１導電パターンとの間に容量が形成されている容量素子を有し、
    　前記抵抗素子は、前記第２導電パターン及び前記第２突起がそれぞれ抵抗部とされており、
    　前記容量素子の一端と前記抵抗素子とが電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  16. 　前記抵抗素子は、突起と、前記突起の側面に配された前記ゲート電極膜とを有しており、
    　前記半導体基板は、第１ウェルと、第２ウェルと前記第１ウェル、前記第１ウェル及び前記第２ウェルを包含する第３ウェルとを有しており、
    　前記突起が前記第２ウェルと接続されており、
    　前記第３ウェルは、前記第１ウェルと前記第２ウェルとの間に第１抵抗部を有しており、
    　前記ゲート電極膜は、第２抵抗部を有しており、
    　前記突起は、第３抵抗部を有しており、
    　前記半導体基板と前記導電パターンとの間に、容量絶縁膜が設けられて容量が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  17. 　半導体基板上に、半導体材料を有し、前記半導体基板から突出する第１突起を形成する工程と、
    　前記第１突起の側面及び半導体基板上に、絶縁膜と、前記絶縁膜上の導電体膜とを形成する工程と、
    　前記絶縁膜及び前記導電体膜をパターニングして、前記第１突起の側面にゲート絶縁膜及びゲート電極を形成し、前記半導体基板の上方に抵抗素子の導電パターンを形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  18. 　前記第１突起を形成する工程では、半導体材料を有し、前記半導体基板から突出する第２突起を形成する工程を有し、
    　前記抵抗素子は前記第２突起を有し、
    　前記導電パターンが前記絶縁膜を介して前記第２突起の側面を覆うことを特徴とする請求項１７に記載の半導体装置の製造方法。
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