WO2017212644A1 - 半導体装置 - Google Patents

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大久保　和哉
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株式会社ソシオネクスト
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Definitions

  • the present invention relates to a semiconductor device.
  • a large surge current may occur during assembly or handling of the semiconductor package, and electrostatic breakdown (ESD) may occur in a transistor or the like.
  • ESD electrostatic breakdown
  • an ESD protection diode is added to the circuit configuration. The generated surge current does not flow to the transistor or the like, but flows to the ESD protection diode, thereby suppressing the ESD of the transistor or the like.
  • Diodes used as ESD protection diodes are roughly classified into two types, so-called gated diodes and STI type diodes.
  • a gated diode a gate is provided on a semiconductor layer (semiconductor substrate), a p-type region is formed on one side of the gate of the semiconductor layer, an n-type region is formed on the other side, and a portion under the gate of the semiconductor layer is It is a diode which becomes a current path.
  • STI type diode a p-type region and an n-type region are formed in the semiconductor layer (semiconductor substrate), and an STI element isolation structure is formed between the p-type region and the n-type region of the semiconductor layer. A portion under the STI element isolation structure is a diode serving as a current path.
  • the ESD protection diode In the ESD protection diode, a large surge current flows instantaneously. Therefore, it is desirable for the voltage applied to the ESD protection diode to be low, and for the ESD protection diode to have a low resistance. With the demand for miniaturization of semiconductor devices, it is also necessary to reduce the area of the active region. However, in the case of a gated diode having a three-dimensional structure, in particular, the discharge path in the active region under the gate is limited by the cross-sectional area of the active region. There is a problem of
  • the ESD protection diode requires a relatively large area to handle a large surge current.
  • design technology DFM: Design For Manufacturing
  • dummy gates are also arranged in the ESD protection diode. Is required.
  • the active region is covered by the dummy gate, there is a problem that the effective region as the diode is reduced and a sufficient occupied area can not be secured.
  • the present invention has been made to solve the above problems, and is a highly reliable semiconductor device having a diode that can sufficiently cope with a large surge current while achieving a reduction in resistance and a reduction in occupied area. Aims to achieve
  • One embodiment of a semiconductor device includes a semiconductor layer, a gate, a first insulator in contact with the gate and the semiconductor layer, a second insulator formed in the semiconductor layer, and the first insulator.
  • a first diode having a portion of the semiconductor layer in a current path, and a second diode having a portion of the semiconductor layer in contact with the second insulator in a current path, and the first diode The second diode is connected in parallel.
  • FIG. 1A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 1B is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 1A.
  • 1C is a schematic view showing a method of manufacturing the semiconductor device according to the first embodiment following that of FIG. 1B.
  • FIG. 2A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 1C.
  • FIG. 2B is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 1C.
  • FIG. 2C is a schematic diagram showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 1C.
  • FIG. 1A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 1B is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 1A.
  • FIG. 2C is
  • FIG. 3A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 2A.
  • FIG. 3B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 2B.
  • FIG. 3C is a schematic diagram showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 2C.
  • FIG. 4A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 3A.
  • FIG. 4B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 3B.
  • FIG. 4C is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 3C.
  • FIG. 4A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 3A.
  • FIG. 4B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 3B.
  • FIG. 5A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 4A.
  • FIG. 5B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 4B.
  • FIG. 5C is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 4C.
  • 6A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 5A.
  • FIG. 6B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 5B.
  • FIG. FIG. 6C is a schematic diagram showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 5C.
  • FIG. 5A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 4A.
  • FIG. 5B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 4B.
  • FIG. 7A is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 6A.
  • FIG. 7B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 6B.
  • FIG. 7C is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 6C.
  • FIG. 8 is a schematic view showing a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 7C.
  • FIG. 9A is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 8;
  • FIG. 9B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 8;
  • FIG. 9A is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 8;
  • FIG. 9B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 8;
  • FIG. 9A is a
  • FIG. 9C is a schematic diagram showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 8.
  • FIG. 10A is a schematic view showing the case where the wiring of the other aspect is formed in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 10B is a schematic view showing the case where the wiring of the other aspect is formed in the method of manufacturing a semiconductor device according to the first embodiment.
  • 11A is a schematic view showing a method of manufacturing the semiconductor device according to the first embodiment, following FIG. 9B;
  • FIG. 11B is a schematic view showing the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 9A.
  • FIG. FIG. 12 is a schematic plan view showing a layout configuration of a diode formation region of the semiconductor device according to the first embodiment.
  • FIG. 13 is a schematic view showing a circuit configuration of the semiconductor device according to the first embodiment.
  • FIG. 14A is a schematic view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 14B is a schematic view showing the semiconductor device manufacturing method according to the second embodiment, following FIG. 14A.
  • FIG. 15A is a schematic view showing a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 14B.
  • FIG. 15B is a schematic diagram showing the method of manufacturing the semiconductor device according to the second embodiment, following FIG. 15A.
  • FIG. 16A is a schematic diagram that follows on FIG. 15B, showing a method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 16B is a schematic diagram showing the method of manufacturing the semiconductor device according to the second embodiment, following FIG.
  • FIG. 17A is a schematic diagram that follows on FIG. 16B, showing a method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 17B is a schematic diagram showing the method of manufacturing the semiconductor device according to the second embodiment, following FIG. 17A.
  • 18A is a schematic view showing a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 17B;
  • FIG. 18B is a schematic view showing the method of manufacturing the semiconductor device according to the second embodiment, following FIG. 18A.
  • FIG. 19A is a schematic diagram that follows on FIG. 18B, showing a method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 19B is a schematic view showing the semiconductor device manufacturing method according to the second embodiment, following FIG. 19A.
  • FIG. 19A is a schematic diagram that follows on FIG. 18B, showing a method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 19B is a schematic view showing the semiconductor device manufacturing method according to the second embodiment, following FIG. 19A.
  • FIG. 20A is a schematic diagram that follows on FIG. 19B, showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 20B is a schematic diagram showing the method of manufacturing the semiconductor device according to the second embodiment, following FIG. 20A.
  • FIG. 21 is a schematic plan view showing the layout configuration of the diode formation region of the semiconductor device according to the second embodiment.
  • FIG. 22 is a schematic view showing a case where a wire of another aspect is formed in the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 23A is a schematic view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 23B is a schematic diagram that follows on FIG. 23A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 23A is a schematic view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 23B is a schematic diagram that follows on FIG. 23A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 23C is a schematic diagram that follows on FIG. 23B, showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 24A is a schematic diagram that follows on FIG. 23C, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 24B is a schematic diagram that follows on FIG. 24A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 24C is a schematic diagram that follows on FIG. 24A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 24D is a schematic diagram showing the semiconductor device manufacturing method according to the third embodiment following FIG. 24A.
  • FIG. 25A is a schematic diagram that follows on FIG. 24B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 25B is a schematic diagram that follows on FIG. 24C, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 25C is a schematic diagram that follows on FIG. 24D, showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 26A is a schematic diagram that follows on FIG. 25A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 26B is a schematic diagram that follows on FIG. 25B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 26C is a schematic diagram that follows on FIG. 25C, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 27A is a schematic diagram that follows on FIG.
  • FIG. 26A showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 27B is a schematic diagram that follows on FIG. 26B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 27C is a schematic diagram that follows on FIG. 26C, showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 28A is a schematic diagram that follows on FIG. 27A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 28B is a schematic diagram that follows on FIG. 27B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 28C is a schematic diagram that follows on FIG. 27C, showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 28A is a schematic diagram that follows on FIG. 27A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 28B is a schematic diagram that follows on FIG. 27B, showing a method for manufacturing a semiconductor
  • FIG. 29A is a schematic diagram that follows on FIG. 28A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 29B is a schematic diagram that follows on FIG. 28B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 29C is a schematic diagram that follows on FIG. 28C, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 30A is a schematic diagram that follows on FIG. 29A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 30B is a schematic diagram that follows on FIG. 29B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 30C is a schematic diagram that follows on FIG.
  • FIG. 31A is a schematic diagram that follows on FIG. 30A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • 31B is a schematic view showing the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 30B;
  • FIG. 31C is a schematic view showing the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 30C;
  • FIG. 32A is a schematic diagram that follows on FIG. 31A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 32B is a schematic diagram that follows on FIG. 31B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • 32C is, following FIG.
  • FIG. 31C a schematic view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. FIG. 33A is a schematic diagram that follows on FIG. 32A, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 33B is a schematic diagram that follows on FIG. 32B, showing a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 33C is a schematic diagram that follows on FIG. 32C, showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 34 is a schematic view showing the semiconductor device manufacturing method according to the third embodiment, following FIG. 33A.
  • FIG. 35 is a schematic view showing a method of manufacturing the semiconductor device according to the third embodiment following that of FIG. FIG.
  • FIG. 36A is a schematic plan view showing the layout configuration of the diode formation region of the semiconductor device according to the third embodiment.
  • FIG. 36B is a schematic cross-sectional view showing the layout configuration of the diode formation region of the semiconductor device according to the third embodiment.
  • FIG. 37 is a schematic plan view showing another example of the layout configuration of the diode formation region of the semiconductor device according to the third embodiment.
  • FIG. 38 is a schematic plan view showing another example of the layout configuration of the diode formation region of the semiconductor device according to the third embodiment.
  • 1A to 11 are schematic views showing a method of manufacturing a semiconductor device according to the present embodiment.
  • a silicon substrate 11 is prepared as a semiconductor substrate.
  • the left side shows a diode forming area
  • the right side shows a transistor forming area.
  • a p-type well 12 is formed. Specifically, p-type impurities are ion-implanted on the surface of the silicon substrate 11 to form the p-type well 12 in the surface layer of the silicon substrate 11.
  • an n-type well 14 is formed.
  • a resist is applied to the surface of the silicon substrate 11, and the resist is processed by lithography.
  • the resist mask 13 having the opening 13 a exposing the n-type well formation region on the surface of the silicon substrate 11 is formed.
  • n-type impurities are ion-implanted into the portion of the silicon substrate 11 exposed from the opening 13a.
  • an n-type well 14 adjacent to the p-type well 12 is formed in the surface layer of the silicon substrate 11.
  • the resist mask 13 is removed by a wet process or an ashing process.
  • FIGS. 2A to 2C after the silicon substrate 11 is processed into a fin shape, the STI element isolation structure 15 is formed.
  • 2C is a plan view
  • FIG. 2A is a cross-sectional view taken along a broken line II (horizontal direction (X direction)) in FIG. 2C
  • FIG. 2B is a broken line II-II in FIG. 2C (longitudinal direction (Y direction FIG.
  • the portions of the p-type well 12 and the n-type well 14 of the silicon substrate 11 are processed into fins arranged in stripes by lithography and dry etching.
  • the fin-like portion of the p-type well 12 is a fin 12 a
  • the fin-like portion of the n-type well 14 is a fin 14 a.
  • the fins 12a are arranged in groups of three on the upper side of the drawing and three on the lower side of the drawing, but the number is not limited to three.
  • the number of groups of fins 12a may be one or two, or may be a number larger than three, such as seven.
  • the number of fins 12a and 14a in the transistor region of FIG. 2C is not limited to three, and is arbitrary.
  • an insulating film for example, a silicon oxide film
  • a silicon oxide film is deposited on the silicon substrate 11 by the CVD method or the like so as to fill the space between the fins 12a and 14a.
  • an STI isolation structure 15 is formed on the silicon substrate 11 in which the space between the fins 12a and 14a is filled with the silicon oxide film having a predetermined thickness.
  • FIG. 3C is a plan view
  • FIG. 3A is a cross-sectional view along dashed line II in FIG. 3C
  • FIG. 3B is a cross-sectional view along dashed line II-II in FIG. 3C.
  • the surface of the silicon substrate 11 is thermally oxidized to form a thermal oxide film.
  • a polycrystalline silicon film is deposited on the entire surface of the silicon substrate 11 by the CVD method or the like.
  • the thermal oxide film and the polycrystalline silicon film are processed into a gate shape by lithography and dry etching.
  • the dummy gate insulating film 16 and the dummy gate electrode 17 are formed in a gate shape orthogonal to the longitudinal direction of the fins 12a and 14a.
  • FIGS. 4A to 4C an n-type region 19a is formed in the diode formation region, and an n-type source / drain region 19b is formed in the transistor formation region.
  • FIG. 4C is a plan view
  • FIG. 4A is a cross-sectional view along dashed line II in FIG. 4C
  • FIG. 4B is a cross-sectional view along dashed line II-II in FIG. 4C.
  • a resist is applied to the surface of the silicon substrate 11, and the resist is processed by lithography.
  • the resist mask 18 has the opening 18a for exposing the formation portion of the n-type region in the fin 12a in the diode formation region and the opening 18a for exposing the formation portion of the n-type source / drain region in the fin 12a in the transistor formation region. It is formed. Next, using the resist mask 18, n-type impurities are ion-implanted in the portion of the fin 12a exposed from the opening 18a. The ion implantation is performed under the condition that the concentration is higher than the n-type impurity concentration of the n-type well 14.
  • the n-type region 19a is formed in the fin 12a, and in the transistor formation region, the n-type source / drain region 19b is formed in the fin 12a.
  • the resist mask 18 is removed by a wet process or an ashing process.
  • n-type region 19a and the n-type source / drain region 19b may be removed to epitaxially grow an n-type semiconductor layer.
  • FIGS. 5A to 5C a p-type region 22a is formed in the diode formation region, and a p-type source / drain region 22b is formed in the transistor formation region.
  • 5C is a plan view
  • FIG. 5A is a cross-sectional view along a broken line II in FIG. 5C
  • FIG. 5B is a cross-sectional view along a broken line II-II in FIG. 5C.
  • a resist is applied to the surface of the silicon substrate 11, and the resist is processed by lithography.
  • the resist mask 21 has the opening 21a for exposing the formation portion of the p-type region in the fin 12a in the diode formation region and the opening 21a for exposing the formation portion of the p-type source / drain region in the fin 14a in the transistor formation region. It is formed. Next, p-type impurities are ion-implanted into the portions of the fins 12 a and 14 a exposed from the openings 21 a using the resist mask 21. The ion implantation is performed under the condition that the concentration is higher than the p-type impurity concentration of the p-type well 12.
  • the n-type region 22a is formed in the fin 12a in the diode formation region, and the p-type source / drain region 22b is formed in the fin 14a in the transistor formation region.
  • the resist mask 21 is removed by a wet process or an ashing process.
  • a part of the fins 12a and 14a may be removed and the p-type semiconductor layer may be epitaxially grown.
  • FIGS. 6A to 6C the gate insulating film 24 and the gate electrode 25 are formed.
  • 6C is a plan view
  • FIG. 6A is a cross-sectional view taken along a broken line II in FIG. 6C
  • FIG. 6B is a cross-sectional view taken along a broken line II-II in FIG. 6C.
  • illustration of the interlayer insulating film 23 is omitted.
  • an insulating film covering the entire surface of the silicon 11, for example, a silicon oxide film is deposited by a CVD method or the like to form an interlayer insulating film 23.
  • the interlayer insulating film 23 is planarized by chemical mechanical polishing (CMP) until the upper surface of the dummy gate electrode 17 is exposed. Thereafter, the dummy gate insulating film 16 and the dummy gate electrode 17 are selectively removed by wet etching, for example. Next, the gate insulating film 24 and the gate electrode 25 are formed in the opening formed in the interlayer insulating film 23 by removing the dummy gate insulating film 16 and the dummy gate electrode 17.
  • the gate insulating film 24 is formed using a high dielectric constant material, and the gate electrode 25 is formed using a metal material.
  • FIGS. 7A to 7C a local interconnect 27 is formed.
  • 7C is a plan view
  • FIG. 7A is a cross-sectional view along a broken line II in FIG. 7C
  • FIG. 7B is a cross-sectional view along a broken line II-II in FIG. 7C.
  • the interlayer insulating films 23 and 26 are not shown. Specifically, first, an insulating film such as a silicon oxide film is deposited on the interlayer insulating film 23 by the CVD method or the like to form the interlayer insulating film 26. Next, the interlayer insulating films 23 and 26 are processed by lithography and dry etching.
  • an opening is formed in interlayer insulating films 23 and 26 to expose a part of the surface of n-type regions 19a and 22a.
  • an opening exposing a part of the surface of n-type source / drain regions 19 b and 22 b in interlayer insulating films 23 and 26 and an opening exposing a part of the surface of gate electrode 25 in interlayer insulating film 26 Is formed.
  • tungsten 27b is deposited on the interlayer insulating film 26 with a metal material such as titanium or titanium nitride 27a as a base so as to fill the respective openings.
  • the deposited titanium or titanium nitride 27a and tungsten 27b are planarized by CMP until the upper surface of the interlayer insulating film 26 is exposed.
  • the local interconnect 27 connected to the n-type region 19a or 22a is formed in the diode formation region.
  • a local interconnect 27 connected to the n-type source / drain region 19 b or 22 b and the gate electrode 25 is formed, respectively.
  • FIG. 9A is a plan view of a diode formation region
  • FIG. 8 is a plan view of a transistor formation region
  • 9B is a cross-sectional view along a broken line II in FIG. 9A
  • FIG. 9C is a cross-sectional view along a broken line II-II in FIG. 9A.
  • illustration of the interlayer insulating films 23, 26, 28 and the like is omitted.
  • the first wiring layer 10a is formed using a so-called dual damascene method.
  • the interlayer insulating film 28 of a silicon oxide film is processed by lithography and dry etching to form a wiring groove and a composite groove in which a via hole and a wiring groove are integrated in the interlayer insulating film 28.
  • a metal material for example, copper based on tantalum nitride, is deposited on the interlayer insulating film 28 so as to fill the wiring groove and the composite groove.
  • the tantalum nitride and copper to be formed are tantalum nitride 32a (or tantalum nitride 33a) and copper 32b (or copper 33b) for the wiring trench.
  • tantalum nitride 32a and tantalum nitride 29a integrally formed
  • copper 32b and copper 29b integrally formed or copper 33b and copper 29b
  • the deposited tantalum nitride and copper are planarized by CMP until the top surface of the interlayer insulating film 28 is exposed.
  • the first wiring structure (or the wiring structure in which the wiring 33 and the via 29 are integrally formed) in which the wiring 32 (or the wiring 33) and the wiring 32 and the via 29 are integrally formed in the interlayer insulating film 28 is provided.
  • Wiring layer 10a is formed.
  • the wiring 29A is formed simultaneously with the via 29 in the interlayer insulating film 28, and the surface of the wiring 29A is exposed on the surface of the interlayer insulating film 28.
  • the interconnection 32 and the interconnection structure described above are contact plugs on the local interconnect 27 in which the portions extending above the plurality of gate electrodes 25 aligned in the vertical direction and the n-type region 19a are disposed on both sides. A portion connected to 29 and a portion connecting the above-described two portions are integrally formed.
  • the wiring 33 and the above-described wiring structure are a portion extending above the plurality of gate electrodes 25 aligned in the vertical direction and a portion connected to the contact plug 29 on the local interconnect 27 having the p-type regions 22a disposed on both sides. And a portion connecting the above two portions are integrally formed.
  • the layout shown in FIG. 10A may be used instead of the layout shown in FIG. 9A.
  • the dual damascene method is used as described above.
  • the layout is such that the gate electrodes 25 and the local interconnects 27 in one row in the lateral direction are shifted by half pitch every other row.
  • a part of n-type region 19a and a part of p-type region 22a are alternately arranged along the vertical direction.
  • the wires 34 and 35 can be formed to extend in only one direction (here, the vertical direction).
  • the interconnections 34 and 35 are connected to and extend above the plurality of gate electrodes 25 alternately arranged in the vertical direction and the local interconnect 27. In this configuration, the light exposure at the time of patterning the wiring becomes easy (double patterning can be easily applied).
  • the horizontal wires 34 and 35 connecting the vertical wires 34 and 35 on the diode are illustrated.
  • the vertical wires 34 and 35 may be used as the first layer of the multilayer wiring structure
  • horizontal The directional wirings 34 and 35 may be disposed in the second layer.
  • the wires 34 and 35 in the first layer and the wires 34 and 35 in the second layer may be connected by vias.
  • the vias 29 are arranged shifted in the vertical direction (Y direction) for each of the p-type and n-type conductivity types, and the vias 29 for each conductivity type are connected by the wirings 34 and 35 extending in the lateral direction.
  • the wires 34, 35 extend in the longitudinal direction. Also in this configuration, exposure at the time of patterning of the wiring becomes easy (double patterning can be easily applied).
  • the extending portions in the lateral direction and the extending portions in the longitudinal direction of the wires 34 and 35 may be formed as different layers.
  • connection pad 36 is formed on the uppermost layer. More specifically, a plurality of layers, for example, four layers (the second wiring layer 10b, the third wiring layer 10c, the fourth wiring layer 10d, and the fifth wiring layer 10e) are stacked on the first wiring layer 10a to form a multilayer wiring structure Be done. In the uppermost layer, connection pads 36 made of aluminum or the like and connected to the multilayer wiring structure are formed.
  • the connection pad 36 is disposed above the diode formation region and the transistor formation region so as to include the diode formation region and the transistor formation region in plan view.
  • the outer peripheral portion of the semiconductor chip is indicated by 37.
  • the number of wiring layers is not limited to four, and may be ten or more, for example.
  • the first diode Da and the second diode Db in the diode formation region may be electrically connected to the upper connection pad 36 as shown in the circuit configuration diagram of FIG.
  • the semiconductor device according to the present embodiment is formed.
  • the diode forming region as shown in FIG. 9A, the ESD protection diodes, the first diode D A and a second diode D B are formed, they are connected in parallel.
  • the transistor formation region a PMOS transistor and an NMOS transistor are formed.
  • the first diode D A, a gate electrode 25, a gate-type diode current path fin 12a is formed in the vicinity of the gate electrode 25.
  • the second diode D B has a STI device isolation structure 15, a STI type diode current path to the fin 12a in the vicinity of the STI element isolation structure 15 is formed.
  • FIG. 12 is a schematic plan view showing the layout configuration of the diode formation region of the semiconductor device in the present embodiment.
  • a plurality of gate electrodes 25 are arranged in a matrix, and p-type regions 22a and n-type regions 19a are alternately arranged in a so-called checkered pattern in each of the horizontal direction and the vertical direction.
  • a region having the gate electrode 25 and the p-type region 22a is referred to as a p-type region 1
  • a region having the gate electrode 25 and the n-type region 19a is referred to as an n-type region 2.
  • the p-type areas 1 and 2 are alternately arranged in the lateral direction and the longitudinal direction, the number of boundaries between p-type and n-type ion implantation increases, but all the boundaries are located in the STI isolation structure 15 The tolerance of mask deviation at the time of manufacture is large.
  • a first diode D A in the second diode D B share a p-type region 22a and the n-type region 19a.
  • the first diode D A is arranged in the horizontal direction, and a gate electrode 25 and the p-type region 22a and the n-type region 19a on both sides.
  • the second diode D B is arranged in the longitudinal direction, and comprises a p-type region 22a and the n-type region 19a, and a STI device isolation structure 15 between them.
  • the circuit configuration of the semiconductor device according to the present embodiment is shown in FIG.
  • the diodes An and Bn are connected in parallel. Therefore, when a surge current flows from the I / O terminal, the surge current is suppressed from passing through the CMOS transistor (p-type MOS transistor and n-type MOS transistor), and passes through two types of current paths P1 and P2. Become.
  • the current path P1 is a path passing through the diode An, the power rail clamp, and the VSS terminal.
  • the current path P2 is a path passing through the diode Bn, the power rail clamp, and the VSS terminal.
  • a highly reliable semiconductor device including an ESD protection diode capable of sufficiently dealing with a large surge current is realized although the resistance is reduced and the occupied area is reduced. Do.
  • Second Embodiment The second embodiment will be described below.
  • a semiconductor device provided with an ESD protection diode to which a so-called vertical transistor structure is applied is disclosed.
  • 14A to 22 are schematic views showing a method of manufacturing a semiconductor device according to the present embodiment.
  • a silicon substrate 41 is prepared as a semiconductor substrate.
  • the left side shows a diode forming area
  • the right side shows a transistor forming area.
  • a p-type well 42 is formed. Specifically, a p-type impurity is ion-implanted on the surface of the silicon substrate 41 to form a p-type well 42 in the surface layer of the silicon substrate 41.
  • an n-type well 44 is formed.
  • a resist is applied to the surface of the silicon substrate 41, and the resist is processed by lithography.
  • the resist mask 43 having the opening 43 a exposing the n-type well formation region on the surface of the silicon substrate 41 is formed.
  • n-type impurities are ion-implanted in the portion of the silicon substrate 41 exposed from the opening 43a.
  • an n-type well 44 adjacent to the p-type well 42 is formed in the surface layer of the silicon substrate 41 in the transistor formation region.
  • the resist mask 43 is removed by a wet process or an ashing process.
  • the STI isolation structure 45 is formed. Specifically, the element isolation region of the silicon substrate 41 is processed by lithography and dry etching to form a trench in the element isolation region. An insulating film, for example, a silicon oxide film is deposited on the silicon substrate 41 by the CVD method or the like so as to fill the inside of the trench. By planarizing the deposited silicon oxide film by etch back, an STI element isolation structure 45 in which the inside of the trench of the element isolation region is embedded with the silicon oxide film is formed in the surface layer of the silicon substrate 41.
  • An insulating film for example, a silicon oxide film is deposited on the silicon substrate 41 by the CVD method or the like so as to fill the inside of the trench.
  • the silicon substrate 41 is processed into a columnar shape.
  • a hard mask 46 made of, for example, a silicon nitride film is formed on the silicon substrate 41, and the hard mask 46 is used to dry etch the portions of the p well 42 and the n well 44 of the silicon substrate 41.
  • the silicon substrate 41 is processed into a columnar shape.
  • a columnar portion of the p-type well 42 is referred to as a columnar projection 42 a
  • a columnar portion of the n-type well 44 is referred to as a columnar projection 44 a.
  • a p-type region 48a is formed in the diode formation region, and a p-type source / drain region 48b is formed in the transistor formation region.
  • a resist is applied to the surface of the silicon substrate 41, and the resist is processed by lithography.
  • the opening 47a exposing the formation portion of the p-type region around the columnar protrusion 42a in the diode formation region and the opening 47a exposing the formation portion of the p-type source / drain region around the columnar protrusion 44a in the transistor formation region
  • a resist mask 47 is formed.
  • p-type impurities are ion-implanted in the peripheral portion of the columnar protrusion 42a exposed from the opening 47a.
  • the ion implantation is performed under the condition that the concentration is higher than the p-type impurity concentration of the p-type well 42.
  • the p-type region 48a is formed around the columnar protrusion 42a in the diode formation region, and the p-type source / drain region 48b is formed around the columnar protrusion 44a in the transistor formation region.
  • the resist mask 47 is removed by a wet process or an ashing process.
  • an n-type region 51a is formed in the diode formation region, and an n-type source / drain region 51b is formed in the transistor formation region.
  • a resist is applied to the surface of the silicon substrate 41, and the resist is processed by lithography.
  • the opening 49a exposing the formation portion of the n-type region around the columnar protrusion 42a in the diode formation region and the opening 49a exposing the formation portion of the n-type source / drain region around the columnar protrusion 42a in the transistor formation region
  • a resist mask 49 is formed.
  • n-type impurities are ion-implanted in the peripheral portion of the columnar protrusion 42a exposed from the opening 49a.
  • the ion implantation is performed under the condition that the concentration is higher than the n-type impurity concentration of the n-type well 44.
  • the n-type region 51a is formed around the columnar protrusion 42a in the diode formation region, and the n-type source / drain region 51b is formed around the columnar protrusion 42a in the transistor formation region.
  • the resist mask 49 is removed by a wet process or an ashing process.
  • a gate insulating film 52 is formed. Specifically, the surface of the silicon substrate 41 is thermally oxidized. At this time, in the diode formation region, the gate insulating film 52 is formed to extend from the side surface of the columnar protrusion 42 a to the surface of the p-type region 48 a or the surface of the n-type region 51 a. In the transistor formation region, the gate insulating film 52 extends from the side surface of the columnar protrusion 44a to the surface of the p-type source / drain region 48b and from the side surface of the columnar protrusion 42a to the surface of the n-type source / drain region 51b. It is formed.
  • the gate electrode 53 is formed. Specifically, for example, a polycrystalline silicon film is deposited on the entire surface of the silicon substrate 41 by the CVD method, and the entire surface is etched back. The polycrystalline silicon film remains only on the side surfaces of the columnar projections 42 a and 44 a via the gate insulating film 52, and the gate electrode 53 is formed. At this time, in the transistor formation region, the polycrystalline silicon film 53a thicker than the gate electrode 53 is left so as to bury the space between the side surfaces of the columnar projections 42a and 44a and the STI isolation structure 45.
  • an interlayer insulating film 54 is formed.
  • an insulating film for example, a silicon oxide film is deposited on the entire surface of the silicon substrate 41 by the CVD method or the like.
  • the silicon oxide film is planarized by the CMP method until the upper surface of the hard mask 46 is exposed.
  • the interlayer insulating film 54 in which the upper surface of the hard mask 46 is exposed from the surface is formed.
  • a Si layer 55 is formed. Specifically, first, the hard mask 46 is selectively removed by, for example, wet etching. Thereafter, the semiconductor layer, here, the Si layer 55 is epitaxially grown from the upper surfaces of the columnar protrusions 42 a and 44 a exposed below the surface of the interlayer insulating film 54.
  • a p-type region 57a is formed in the diode formation region, and a p-type source / drain region 57b is formed in the transistor formation region.
  • a resist is applied to the surface of the interlayer insulating film 54, and the resist is processed by lithography.
  • the resist mask 56 having the opening 56a exposing the upper surface of the Si layer 55 on the columnar protrusion 42a in the diode forming region and the opening 56a exposing the upper surface of the Si layer 55 on the columnar protrusion 44a in the transistor forming region Be done.
  • the resist mask 56 uses the resist mask 56 to p-type impurities into the upper surface portions of the columnar protrusions 42a and 44a exposed from the openings 56a.
  • the p-type region 57a is formed in the Si layer 55 in the diode formation region
  • the p-type source / drain region 57b is formed in the Si layer 55 in the transistor formation region.
  • the resist mask 56 is removed by a wet process or an ashing process.
  • an n-type region 59a is formed in the diode formation region, and an n-type source / drain region 59b is formed in the transistor formation region.
  • a resist is applied to the surface of the interlayer insulating film 54, and the resist is processed by lithography.
  • the resist mask 58 having the opening 58a exposing the upper surface of the Si layer 55 on the columnar protrusion 42a is formed.
  • n-type impurities are ion-implanted into the upper surface portion of the columnar protrusion 42a exposed from the opening 58a.
  • the n-type region 59a is formed in the Si layer 55 in the diode formation region, and the n-type source / drain region 59b is formed in the Si layer 55 in the transistor formation region.
  • the resist mask 58 is removed by a wet process or an ashing process.
  • contact plugs 62a to 62c are formed.
  • an insulating film such as a silicon oxide film is deposited on the interlayer insulating film 54 by the CVD method or the like to form the interlayer insulating film 61.
  • the gate insulating film 52 and the interlayer insulating films 54 and 61 are processed by lithography and dry etching.
  • the interlayer insulating film 61 has an opening for exposing a part of the surface of the p-type region 57a and the n-type region 59a, and the gate insulating film 52 and the interlayer insulating film 54, 61 have the p-type region 48a and An opening that exposes part of the surface of n-type region 51a is formed.
  • interlayer insulating film 61 has an opening exposing a part of the surface of p-type source / drain region 57b and n-type source / drain region 59b, and gate insulating film 52 and interlayer insulating film 54, 61 p-type.
  • An opening exposing a portion of the surface of source / drain region 48b and n-type source / drain region 51b and an opening exposing a portion of the surface of polycrystalline silicon film 53a are formed in interlayer insulating films 54 and 61.
  • a metal material such as titanium or tungsten based on titanium nitride is deposited on the interlayer insulating film 61 so as to fill the respective openings.
  • the deposited titanium or titanium nitride and tungsten is planarized by the CMP method until the upper surface of the interlayer insulating film 61 is exposed.
  • FIG. 21 is a schematic plan view showing the layout configuration of the diode formation region of the semiconductor device according to the present embodiment. In FIG. 21, the interlayer insulating films 54 and 61 and the contact plugs 62a to 62c are not shown.
  • connection pad is disposed above the diode formation region and the transistor formation region so as to include the diode formation region and the transistor formation region in plan view.
  • the first wiring layer of the multilayer wiring structure may be formed as shown in FIG.
  • the layout is such that the p-type regions 57a and the n-type regions 59a for one row in the lateral direction are shifted by half pitch every other row.
  • the wires 63 and 64 of the first wiring layer can be formed to extend in only one direction (here, the vertical direction).
  • interconnections 63 and 64 are connected to plural (two in the illustrated example) p-type regions 57 a and plural (two in the illustrated example) contact plugs 65 alternately arranged in the vertical direction, Alternatively, it extends in connection with a plurality (two in the illustrated example) of n-type regions 59a and a plurality (two in the illustrated example) of contact plugs 65 alternately arranged in the longitudinal direction. In this configuration, the light exposure at the time of patterning the wiring becomes easy (double patterning can be easily applied).
  • the diode forming region as shown in FIGS. 20B and FIG. 21, as an ESD protection diodes, the first diode D A and a second diode D B are formed, it is connected in parallel .
  • PMOS transistors and NMOS transistors are formed in the transistor formation region.
  • the first diode D A, a gate electrode 53, a gate-type diode current path in a columnar protrusion 42a is formed in the vicinity of the gate electrode 25.
  • the second diode D B has a STI element isolation structure 45, a STI type diode current path to the p-type well 42 in the vicinity of the STI element isolation structure 45 is formed.
  • p-type regions 48a and n-type regions 51a are alternately arranged in a so-called checkered pattern in each of the horizontal direction and the vertical direction.
  • a predetermined number of, for example, four columnar protrusions 42a each having the n-type region 59a formed on the top surface and the gate electrode 53 formed on the side surface via the gate insulating film 52 are formed.
  • a predetermined number of, for example, four columnar protrusions 42a each having a p-type region 57a formed on the upper surface and a gate electrode 53 formed on the side through the gate insulating film 52 are formed.
  • a first diode D A in the second diode D B share a p-type region 48a or n-type region 51a.
  • the first diode D A which are arranged in the horizontal and vertical directions, around the gate electrode 53 and the pillar projection 42a p-type region 48a (or n-type region 51a) and the upper surface of the n-type region 59a (or p It is configured to have a mold area 57a).
  • the second diode D B is arranged in the horizontal and vertical directions, and a p-type region 48a and n-type regions 51a, configured to have an STI element isolation structure 45 between them.
  • the diode forming region as shown in FIG. 21, for both the horizontal and vertical directions, a plurality of first a plurality of first diodes D A and STI diode is gated diode second diode D B is disposed.
  • the first diode D A and a second diode D B are connected in parallel.
  • a highly reliable semiconductor device including an ESD protection diode capable of sufficiently dealing with a large surge current is realized although the resistance is reduced and the occupied area is reduced. Do.
  • a semiconductor device provided with an ESD protection diode to which a so-called nanowire structure is applied is disclosed.
  • 23A to 38 are schematic views showing a method of manufacturing a semiconductor device according to the present embodiment.
  • a silicon substrate 71 is prepared as a semiconductor substrate.
  • the left side shows a diode forming area
  • the right side shows a transistor forming area.
  • a p-type well 72 is formed. Specifically, a p-type impurity is ion-implanted on the surface of the silicon substrate 71 to form a p-type well 72 in the surface layer of the silicon substrate 71.
  • an n-type well 74 is formed. Specifically, first, a resist is applied to the surface of the silicon substrate 71, and the resist is processed by lithography. As described above, in the transistor formation region, the resist mask 73 having the opening 73 a exposing the n-type well formation region on the surface of the silicon substrate 71 is formed. Next, using the resist mask 73, n-type impurities are ion-implanted into the portion of the silicon substrate 71 exposed from the opening 73a. Thus, an n-type well 74 adjacent to the p-type well 72 is formed in the surface layer of the silicon substrate 71 in the transistor formation region. The resist mask 73 is removed by a wet process or an ashing process.
  • the SiGe layers 75 and the Si layers 76 are alternately stacked.
  • the SiGe layer 75 and the Si layer 76 are alternately laminated in a plurality of layers, for example, two layers each.
  • the number of layers to be stacked is not limited to two.
  • the SiGe layer 75 and the Si layer 76 may be stacked one by one, or may be stacked by more than two layers.
  • the Si layer 76 and the SiGe layer 75 may be stacked in this order.
  • FIGS. 24B to 24D after the silicon substrate 71 is processed into a fin shape, an STI element isolation structure 77 is formed.
  • FIG. 24D is a plan view
  • FIG. 4B is a cross-sectional view along dashed line II in FIG. 24D
  • FIG. 24C is a cross-sectional view along dashed line II-II in FIG. 24D.
  • fins arranged laterally and longitudinally by lithography and dry etching of a part of the p-type well 12 and the n-type well 14 of the silicon substrate 71 and the laminated structure of the SiGe layer 75 and the Si layer 76 Process into a shape.
  • an insulating film for example, a silicon oxide film
  • a CVD method or the like is deposited on the silicon substrate 71 by a CVD method or the like so as to bury the stacked structure.
  • an STI element isolation structure 77 is formed on the silicon substrate 71 in which the space between stacked structures is embedded with a silicon oxide film having a predetermined thickness.
  • FIGS. 25B to 25C p-type impurities and n-type impurities are ion-implanted into the stacked structure of the SiGe layer 75 and the Si layer 76.
  • 25C is a plan view
  • FIG. 25A is a cross-sectional view along dashed line II in FIG. 25C
  • FIG. 25B is a cross-sectional view along dashed line II-II in FIG. 25C.
  • a predetermined resist mask is formed, and in the diode formation region, a p-type impurity is ion-implanted into the stacked structure on the p-type well 72.
  • the p-type impurity is ion-implanted into the laminated structure on the p-type well 72
  • the n-type impurity is ion-implanted into the laminated structure on the n-type well 74.
  • the resist mask is removed by a wet process or an ashing process.
  • FIG. 26C is a plan view
  • FIG. 26A is a cross-sectional view along dashed line II in FIG. 26C
  • FIG. 26B is a cross-sectional view along dashed line II-II in FIG. 26C.
  • a polycrystalline silicon film is deposited on the entire surface of the silicon substrate 71 by the CVD method or the like to a thickness in which the laminated structure is embedded.
  • the polycrystalline silicon film is processed by lithography and dry etching to leave the polycrystalline silicon film in a shape straddling two stacked structures aligned in the longitudinal direction.
  • the sacrificial gate electrode 78 is formed.
  • an insulating film such as a silicon oxide film is deposited on the entire surface of the silicon substrate 71 by the CVD method or the like, and the entire surface of the silicon oxide film is etched back.
  • the silicon oxide film is left only on the side surface of the sacrificial gate electrode 78, and a sidewall 79 is formed.
  • an insulating film such as a silicon oxide film may be formed on the surface of the laminated structure of the SiGe layer 75 and the Si layer 76. By forming this insulating film, it is possible to suppress the removal of the laminated structure in the step of removing the sacrificial gate electrode 78 described later.
  • FIGS. 27A to 27C an n-type region 82a is formed in the diode formation region, and an n-type source / drain region 82b is formed in the transistor formation region.
  • FIG. 27C is a plan view
  • FIG. 27A is a cross-sectional view along a broken line II in FIG. 27C
  • FIG. 27B is a cross-sectional view along a broken line II-II in FIG.
  • a resist is applied to the surface of the silicon substrate 71, and the resist is processed by lithography.
  • the resist mask 81 has the opening 81a exposing the formation portion of the n-type region in the laminated structure in the diode formation region and the opening 81a exposing the formation portion of the n-type source / drain region in the laminated structure in the transistor formation region. It is formed.
  • n-type impurities are ion implanted into the portion of the laminated structure exposed from the opening 81a. The ion implantation is performed under the condition that the concentration is higher than the n-type well 74 and the n-type impurity concentration of the stacked structure.
  • the n-type region 82a is formed in the stacked structure in the diode formation region, and the n-type source / drain region 82b is formed in the stacked structure in the transistor formation region.
  • the resist mask 82 is removed by a wet process or an ashing process.
  • FIGS. 28A to 28C a p-type region 84a is formed in the diode formation region, and a p-type source / drain region 84b is formed in the transistor formation region.
  • FIG. 28C is a plan view
  • FIG. 28A is a cross-sectional view along dashed line II in FIG. 28C
  • FIG. 28B is a cross-sectional view along dashed line II-II in FIG. 28C.
  • a resist is applied to the surface of the silicon substrate 71, and the resist is processed by lithography.
  • the resist mask 83 has the opening 83a exposing the formation portion of the p-type region in the laminated structure in the diode formation region, and the opening 83a exposing the formation portion of the p-type source / drain region in the laminated structure in the transistor formation region. It is formed.
  • p-type impurities are ion-implanted in the portion of the laminated structure exposed from the opening 83a. The ion implantation is performed under the condition that the concentration is higher than the p-type well 72 and the p-type impurity concentration of the stacked structure.
  • the p-type region 84a is formed in the stacked structure in the diode formation region, and the p-type source / drain regions 84b are formed in the stacked structure in the transistor formation region.
  • the resist mask 83 is removed by a wet process or an ashing process.
  • an interlayer insulating film 85 is formed.
  • 29C is a plan view
  • FIG. 29A is a cross-sectional view along dashed line II in FIG. 29C
  • FIG. 29B is a cross-sectional view along dashed line II-II in FIG. 29C.
  • an insulating film for example, a silicon oxide film is deposited on the entire surface of the silicon substrate 71 by the CVD method or the like. The silicon oxide film is planarized by the CMP method until the upper surface of the sacrificial gate electrode 78 is exposed.
  • an interlayer insulating film 85 is formed in which the upper surface of the sacrificial gate electrode 78 is exposed from the surface.
  • FIGS. 30A to 30C the sacrificial gate electrode 78 is removed.
  • FIG. 30C is a plan view
  • FIG. 30A is a cross-sectional view along dashed line II in FIG. 30C
  • FIG. 30B is a cross-sectional view along dashed line II-II in FIG. 30C.
  • the sacrificial gate electrode 78 is selectively removed by, for example, wet etching.
  • an air gap 86 is formed in the portion where the sacrificial gate electrode 78 was formed, and the laminated structure of the SiGe layer 75 and the Si layer 76 is exposed from the air gap 86.
  • FIGS. 31A to 31C the SiGe layer 75 or the Si layer 76 of the laminated structure is removed.
  • 31C is a plan view
  • FIG. 31A is a cross-sectional view along a broken line II in FIG. 31C
  • FIG. 31B is a cross-sectional view along a broken line II-II in FIG. 31C.
  • the SiGe layer 75 or the Si layer 76 of the stacked structure for example, the SiGe layer 75 is selectively removed by wet etching, for example.
  • an air gap is formed between the Si layers 76 and communicates with the air gap 86.
  • the communicating air gap 87 is illustrated.
  • FIGS. 32A to 32C a gate insulating film 88 is formed.
  • 32C is a plan view
  • FIG. 32A is a cross-sectional view along a broken line II in FIG. 32C
  • FIG. 32B is a cross-sectional view along a broken line II-II in FIG. 32C.
  • the surface of the Si layer 76 exposed in the air gap 87 is thermally oxidized.
  • the gate insulating film 88 is formed on the surface of the Si layer 76.
  • a high dielectric film may be formed as the gate insulating film.
  • FIGS. 33A to 33C a gate electrode 89 is formed.
  • 33C is a plan view
  • FIG. 33A is a cross-sectional view taken along a broken line II in FIG. 33C
  • FIG. 33B is a cross-sectional view taken along a broken line II-II in FIG. 33C.
  • a polycrystalline silicon film is deposited on the interlayer insulating film 85 as an electrode material so as to fill the air gap 87.
  • the polycrystalline silicon film is planarized by CMP until the surface of interlayer insulating film 85 is exposed.
  • the gap 87 is filled, and the gate electrode 89 facing the Si layer 76 via the gate insulating film 88 is formed.
  • titanium nitride, tantalum nitride, or the like may be formed as a material of the gate electrode.
  • contact plugs 92a and 92b are formed. Specifically, first, an insulating film, for example, a silicon oxide film is deposited on the interlayer insulating film 85 by the CVD method or the like to form the interlayer insulating film 91. Next, the interlayer insulating films 85 and 91 are processed by lithography and dry etching. Thereby, in the diode formation region, an opening is formed in interlayer insulating films 85 and 91 to expose a part of the surface of p type region 84 a and n type region 82 a.
  • an insulating film for example, a silicon oxide film is deposited on the interlayer insulating film 85 by the CVD method or the like to form the interlayer insulating film 91.
  • the interlayer insulating films 85 and 91 are processed by lithography and dry etching. Thereby, in the diode formation region, an opening is formed in interlayer insulating films 85 and 91 to expose a part of the surface of p type region
  • An opening that exposes the portion is formed.
  • a metal material such as titanium or tungsten based on titanium nitride is deposited on the interlayer insulating film 91 so as to fill the respective openings.
  • the deposited titanium or titanium nitride and tungsten is planarized by CMP until the upper surface of the interlayer insulating film 91 is exposed.
  • contact plugs 92a connected to the p-type region 84a and the n-type region 82a are formed.
  • a contact plug 92 a connected to p-type source / drain region 84 b and n-type source / drain region 82 b and a contact plug 92 b connected to gate electrode 89 are formed.
  • the first wiring layer is formed.
  • Wirings 93 and 94 forming the first wiring layer are shown in FIG. 35 in the diode formation region. In FIG. 35, the interlayer insulating films 85 and 91 and the like are not shown.
  • a portion extending above the plurality of gate electrodes 89 aligned in the vertical direction and a portion connected to the contact plug 92a on the p-type region 84a or the contact plug 92a on the n-type region 82a are integrated It is formed and configured.
  • connection pad is disposed above the diode formation region and the transistor formation region so as to include the diode formation region and the transistor formation region in plan view.
  • the diode forming region as shown in FIG. 34, as an ESD protection diodes, the first diode D A and a second diode D B are formed, they are connected in parallel. As shown in FIG. 34, PMOS and NMOS transistors are formed in the transistor formation region.
  • the first diode D A, a gate electrode 89, a gate-type diode current path Si layer 76 in the vicinity of the gate electrode 98 is formed.
  • the second diode D B has a STI device isolation structure 77, a STI type diode current path in the p-type well 72 in the vicinity of the STI element isolation structure 77 is formed.
  • FIG. 36A is a schematic plan view showing the layout configuration of the diode formation region of the semiconductor device in this embodiment.
  • 36B is a schematic cross-sectional view along dashed line II in FIG. 36A.
  • a plurality of gate electrodes 89 are arranged in a matrix, and two p-type regions 84 a and two n-type regions 82 a are alternately arranged in a so-called checkerboard pattern in each of the horizontal and vertical directions. It is arranged.
  • a first diode D A in the second diode D B share a p-type region 84a and the n-type region 82a.
  • the first diode D A is arranged in the horizontal direction, and a gate electrode 89 and the p-type region 84a and the n-type region 82a on both sides.
  • the second diode D B is arranged in the horizontal and vertical directions, and comprises a p-type region 84a and the n-type region 82a, and a STI device isolation structure 77 between them.
  • the diode forming region in the horizontal direction first diode D A plurality is gated diode, the transverse and longitudinal directions are STI type diode plurality the second diode D B is formed.
  • the first diode D A and a second diode D B are connected in parallel.
  • the diode formation area of the semiconductor device in this embodiment for example, as shown in FIG. 37, it may be configured instead of the layout of FIG. 36A.
  • two adjacent p-type regions 84a and two adjacent n-type regions 82a are respectively connected and integrally formed.
  • the area of the second diode which is an STI type diode, is increased, and the resistance can be further reduced.
  • the areas of the p-type region 84a and the n-type region 82a are increased, the connection of the contact plug is facilitated.
  • the layout of the diode formation region of the semiconductor device in the present embodiment may be configured as shown in FIG. 38, for example.
  • Lateral first diode D A plurality is gated diode in the, in the longitudinal direction is formed with a plurality of the second diode D B is a STI type diode.
  • the plurality of gate electrodes 89 can be disposed at equal intervals and at high density.
  • a highly reliable semiconductor device including an ESD protection diode capable of sufficiently dealing with a large surge current is realized although the resistance is reduced and the occupied area is reduced. Do.
  • One aspect of the semiconductor device is a highly reliable semiconductor device provided with an ESD protection diode. Even though the resistance of the ESD protection diode is reduced and the occupied area is reduced, electrostatic breakdown is ensured even if a large surge current occurs. Can be prevented.

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Abstract

ゲート型ダイオードである第１のダイオード（ＤＡ）は、横方向に配列しており、ゲート電極（２５）とその両側のｐ型領域（２２ａ）及びｎ型領域（１９ａ）とを有して構成される。ＳＴＩ型ダイオードである第２のダイオード（ＤＢ）は、縦方向に配列しており、ｐ型領域（２２ａ）及びｎ型領域（１９ａ）と、これらの間のＳＴＩ素子分離構造（１５）とを有して構成される。この構成により、ＥＳＤ保護ダイオードの低抵抗化及び占有面積の低減を図るも、大きなサージ電流が生じても静電破壊を確実に防止することができる。

Description

半導体装置
　本発明は、半導体装置に関するものである。
　半導体デバイスでは、その半導体パッケージへの組み立て時やハンドリング時に大きなサージ電流が発生し、トランジスタ等に静電破壊（ＥＳＤ）が生じることがある。このＥＳＤを防止すべく、回路構成にＥＳＤ保護ダイオードが付加されている。発生したサージ電流は、トランジスタ等には流れることなく、ＥＳＤ保護ダイオードに流れ、トランジスタ等のＥＳＤが抑止される。
　ＥＳＤ保護ダイオードとして用いられるダイオードには、大きく分けて、いわゆるゲート型ダイオード及びＳＴＩ型ダイオードの２種類がある。
　ゲート型ダイオードは、半導体層（半導体基板）上にゲートが設けられ、半導体層のゲートの一方側にｐ型領域、他方側にｎ型領域が形成されており、半導体層のゲート下の部分が電流経路となるダイオードである。
　ＳＴＩ型ダイオードは、半導体層（半導体基板）にｐ型領域及びｎ型領域が形成され、半導体層のｐ型領域とｎ型領域との間にＳＴＩ素子分離構造が形成されており、半導体層のＳＴＩ素子分離構造下の部分が電流経路となるダイオードである。
米国公開特許第２００５／０２７５０２９号 米国特許第９０９３４９２号 米国公開特許第２０１５／０２１４２１２号 米国公開特許第２０１５／００９１０５６号 米国公開特許第２０１４／０２１７４６１号
　ＥＳＤ保護ダイオードにおいては、瞬間的に大きなサージ電流が流れる。そのため、ＥＳＤ保護ダイオードに印加される電圧は低い方が良く、ＥＳＤ保護ダイオードは低抵抗であることが望まれる。半導体デバイスの微細化の要請に伴い、活性領域の面積も縮小化する必要がある。しかしながら、特に三次元構造のゲート型ダイオードでは、ゲート下の活性領域における放電経路は活性領域の断面積で制限されるため、半導体デバイスの微細化に伴って当該断面積が小さくなることで高抵抗化するという問題がある。
　ＥＳＤ保護ダイオードにおいては、大きなサージ電流に対応すべく、ＥＳＤ保護ダイオードは比較的大きな占有面積が必要となる。半導体デバイスの微細化の要請に伴い、製造性を考慮した設計技術（ＤＦＭ：Design For Manufacturing）が重要になっており、均一な素子形成の観点から、ＥＳＤ保護ダイオードにもダミーのゲートを配置することが要求されている。しかしながら、ＳＴＩ型ダイオードでは、ダミーのゲートにより活性領域が覆われるため、ダイオードとしての実効的な領域が低減し、十分な占有面積を確保することができないという問題がある。
　上記のように、ＥＳＤ保護ダイオードとして、ゲート型ダイオード及びＳＴＩ型ダイオードのいずれを使用しても、高抵抗化やレイアウト面における無駄といった問題が生じる。
　本発明は、上記の問題を解決すべくなされたものであり、低抵抗化及び占有面積の低減を図るも、大きなサージ電流に十分に対処することができるダイオードを備えた信頼性の高い半導体装置を実現することを目的とする。
　半導体装置の一態様は、半導体層と、ゲートと、前記ゲート及び半導体層に接する第１の絶縁体と、前記半導体層に形成された第２の絶縁体と、前記第１の絶縁体に接する前記半導体層の部分を電流経路に有する第１のダイオードと、前記第２の絶縁体に接する前記半導体層の部分を電流経路に有する第２のダイオードとを備えており、前記第１のダイオードと前記第２のダイオードとが並列に接続されている。
　上記の態様によれば、低抵抗化及び占有面積の低減を図るも、大きなサージ電流に十分に対処することができるダイオードを備えた信頼性の高い半導体装置が実現する。
図１Ａは、第１の実施形態による半導体装置の製造方法を示す模式図である。 図１Ｂは、図１Ａに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図１Ｃは、図１Ｂに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図２Ａは、図１Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図２Ｂは、図１Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図２Ｃは、図１Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図３Ａは、図２Ａに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図３Ｂは、図２Ｂに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図３Ｃは、図２Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図４Ａは、図３Ａに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図４Ｂは、図３Ｂに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図４Ｃは、図３Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図５Ａは、図４Ａに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図５Ｂは、図４Ｂに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図５Ｃは、図４Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図６Ａは、図５Ａに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図６Ｂは、図５Ｂに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図６Ｃは、図５Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図７Ａは、図６Ａに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図７Ｂは、図６Ｂに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図７Ｃは、図６Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図８は、図７Ｃに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図９Ａは、図８に引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図９Ｂは、図８に引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図９Ｃは、図８に引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図１０Ａは、第１の実施形態による半導体装置の製造方法において、他の態様の配線が形成された場合を示す模式図である。 図１０Ｂは、第１の実施形態による半導体装置の製造方法において、他の態様の配線が形成された場合を示す模式図である。 図１１Ａは、図９Ｂに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図１１Ｂは、図９Ａに引き続き、第１の実施形態による半導体装置の製造方法を示す模式図である。 図１２は、第１の実施形態による半導体装置のダイオード形成領域のレイアウト構成を示す概略平面図である。 図１３は、第１の実施形態による半導体装置の回路構成を示す模式図である。 図１４Ａは、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１４Ｂは、図１４Ａに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１５Ａは、図１４Ｂに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１５Ｂは、図１５Ａに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１６Ａは、図１５Ｂに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１６Ｂは、図１６Ａに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１７Ａは、図１６Ｂに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１７Ｂは、図１７Ａに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１８Ａは、図１７Ｂに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１８Ｂは、図１８Ａに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１９Ａは、図１８Ｂに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図１９Ｂは、図１９Ａに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図２０Ａは、図１９Ｂに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図２０Ｂは、図２０Ａに引き続き、第２の実施形態による半導体装置の製造方法を示す模式図である。 図２１は、第２の実施形態による半導体装置のダイオード形成領域のレイアウト構成を示す概略平面図である。 図２２は、第２の実施形態による半導体装置の製造方法において、他の態様の配線が形成された場合を示す模式図である。 図２３Ａは、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２３Ｂは、図２３Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２３Ｃは、図２３Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２４Ａは、図２３Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２４Ｂは、図２４Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２４Ｃは、図２４Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２４Ｄは、図２４Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２５Ａは、図２４Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２５Ｂは、図２４Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２５Ｃは、図２４Ｄに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２６Ａは、図２５Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２６Ｂは、図２５Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２６Ｃは、図２５Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２７Ａは、図２６Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２７Ｂは、図２６Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２７Ｃは、図２６Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２８Ａは、図２７Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２８Ｂは、図２７Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２８Ｃは、図２７Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２９Ａは、図２８Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２９Ｂは、図２８Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図２９Ｃは、図２８Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３０Ａは、図２９Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３０Ｂは、図２９Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３０Ｃは、図２９Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３１Ａは、図３０Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３１Ｂは、図３０Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３１Ｃは、図３０Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３２Ａは、図３１Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３２Ｂは、図３１Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３２Ｃは、図３１Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３３Ａは、図３２Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３３Ｂは、図３２Ｂに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３３Ｃは、図３２Ｃに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３４は、図３３Ａに引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３５は、図３４に引き続き、第３の実施形態による半導体装置の製造方法を示す模式図である。 図３６Ａは、第３の実施形態による半導体装置のダイオード形成領域のレイアウト構成を示す概略平面図である。 図３６Ｂは、第３の実施形態による半導体装置のダイオード形成領域のレイアウト構成を示す概略断面図である。 図３７は、第３の実施形態による半導体装置のダイオード形成領域のレイアウト構成の他の例を示す概略平面図である。 図３８は、第３の実施形態による半導体装置のダイオード形成領域のレイアウト構成の他の例を示す概略平面図である。
　以下、ＥＳＤ保護ダイオードを備えた半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。
　（第１の実施形態）
　以下、第１の実施形態について説明する。図１Ａ～図１１は、本実施形態による半導体装置の製造方法を示す模式図である。
　先ず、図１Ａに示すように、半導体基板として、例えばシリコン基板１１を用意する。以下の各図において、左側がダイオード形成領域、右側がトランジスタ形成領域をそれぞれ示している。
　続いて、図１Ｂに示すように、ｐ型ウェル１２を形成する。
　詳細には、シリコン基板１１の表面にｐ型不純物をイオン注入し、シリコン基板１１の表層にｐ型ウェル１２を形成する。
　続いて、図１Ｃに示すように、ｎ型ウェル１４を形成する。
　詳細には、先ず、シリコン基板１１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、トランジスタ形成領域において、シリコン基板１１の表面のｎ型ウェル形成領域を露出する開口１３ａを有するレジストマスク１３が形成される。
　次に、レジストマスク１３を用いて、開口１３ａから露出するシリコン基板１１の部分にｎ型不純物をイオン注入する。これにより、トランジスタ形成領域には、シリコン基板１１の表層に、ｐ型ウェル１２と隣接するｎ型ウェル１４が形成される。レジストマスク１３は、ウェット処理又はアッシング処理により除去される。
　続いて、図２Ａ～図２Ｃに示すように、シリコン基板１１をフィン状に加工した後、ＳＴＩ素子分離構造１５を形成する。図２Ｃが平面図であり、図２Ａが図２Ｃ中の破線Ｉ－Ｉ（横方向（Ｘ方向））に沿った断面図、図２Ｂが図２Ｃ中の破線ＩＩ－ＩＩ（縦方向（Ｙ方向））に沿った断面図である。
　詳細には、先ず、シリコン基板１１のｐ型ウェル１２及びｎ型ウェル１４の部分をリソグラフィー及びドライエッチングにより、ストライプ状に並ぶフィン状に加工する。ｐ型ウェル１２のフィン状部分をフィン１２ａ、ｎ型ウェル１４のフィン状部分をフィン１４ａとする。図２Ｃのダイオード形成領域では、フィン１２ａが図面上側で３本、図面下側で３本の群として配置されているが、その本数は３本に限られない。例えばフィン１２ａの群の本数が、１本や２本であってもよいし、例えば７本のような、３本より大きい数の本数であってもよい。また、ダイオード形成領域と同様に、図２Ｃのトランジスタ領域のフィン１２ａ及び１４ａのそれぞれの本数も３本に限られず任意である。
　次に、フィン１２ａ，１４ａ間を埋め込むように、シリコン基板１１上に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積する。堆積したシリコン酸化膜をエッチバックで平坦化することにより、シリコン基板１１上でフィン１２ａ，１４ａ間を所定厚のシリコン酸化膜で埋め込むＳＴＩ素子分離構造１５が形成される。
　続いて、図３Ａ～図３Ｃに示すように、ダミーゲート絶縁膜１６及びダミーゲート電極１７を形成する。図３Ｃが平面図であり、図３Ａが図３Ｃ中の破線Ｉ－Ｉに沿った断面図、図３Ｂが図３Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、先ず、シリコン基板１１の表面を熱酸化し、熱酸化膜を形成する。
　次に、シリコン基板１１の全面にＣＶＤ法等により多結晶シリコン膜を堆積する。リソグラフィー及びドライエッチングにより熱酸化膜及び多結晶シリコン膜をゲート形状に加工する。以上により、フィン１２ａ，１４ａの長手方向に直交するゲート形状に、ダミーゲート絶縁膜１６及びダミーゲート電極１７が形成される。
　続いて、図４Ａ～図４Ｃに示すように、ダイオード形成領域にはｎ型領域１９ａを、トランジスタ形成領域にはｎ型ソース／ドレイン領域１９ｂをそれぞれ形成する。図４Ｃが平面図であり、図４Ａが図４Ｃ中の破線Ｉ－Ｉに沿った断面図、図４Ｂが図４Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、先ず、シリコン基板１１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域ではフィン１２ａにおけるｎ型領域の形成部位を露出する開口１８ａを、トランジスタ形成領域ではフィン１２ａにおけるｎ型ソース／ドレイン領域の形成部位を露出する開口１８ａを有するレジストマスク１８が形成される。
　次に、レジストマスク１８を用いて、開口１８ａから露出するフィン１２ａの部分にｎ型不純物をイオン注入する。イオン注入は、ｎ型ウェル１４のｎ型不純物濃度よりも高濃度となる条件で行われる。これにより、ダイオード形成領域ではフィン１２ａにｎ型領域１９ａが、トランジスタ形成領域ではフィン１２ａにｎ型ソース／ドレイン領域１９ｂがそれぞれ形成される。レジストマスク１８は、ウェット処理又はアッシング処理により除去される。
　なお、ｎ型領域１９ａ及びｎ型ソース／ドレイン領域１９ｂを形成する代わりに、フィン１２ａの一部を除去し、ｎ型半導体層をエピタキシャル成長するようにしても良い。
　続いて、図５Ａ～図５Ｃに示すように、ダイオード形成領域にはｐ型領域２２ａを、トランジスタ形成領域にはｐ型ソース／ドレイン領域２２ｂをそれぞれ形成する。図５Ｃが平面図であり、図５Ａが図５Ｃ中の破線Ｉ－Ｉに沿った断面図、図５Ｂが図５Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、先ず、シリコン基板１１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域ではフィン１２ａにおけるｐ型領域の形成部位を露出する開口２１ａを、トランジスタ形成領域ではフィン１４ａにおけるｐ型ソース／ドレイン領域の形成部位を露出する開口２１ａを有するレジストマスク２１が形成される。
　次に、レジストマスク２１を用いて、開口２１ａから露出するフィン１２ａ，１４ａの部分にｐ型不純物をイオン注入する。イオン注入は、ｐ型ウェル１２のｐ型不純物濃度よりも高濃度となる条件で行われる。以上により、ダイオード形成領域ではフィン１２ａにｎ型領域２２ａが、トランジスタ形成領域ではフィン１４ａにｐ型ソース／ドレイン領域２２ｂがそれぞれ形成される。レジストマスク２１は、ウェット処理又はアッシング処理により除去される。
　なお、ｐ型領域２２ａ及びｐ型ソース／ドレイン領域２２ｂを形成する代わりに、フィン１２ａ，１４ａの一部を除去し、ｐ型半導体層をエピタキシャル成長するようにしても良い。
　続いて、図６Ａ～図６Ｃに示すように、ゲート絶縁膜２４及びゲート電極２５を形成する。図６Ｃが平面図であり、図６Ａが図６Ｃ中の破線Ｉ－Ｉに沿った断面図、図６Ｂが図６Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。図６Ｃでは、層間絶縁膜２３の図示を省略する。
　詳細には、先ず、シリコン１１の全面を覆う絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、層間絶縁膜２３を形成する。化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、層間絶縁膜２３を、ダミーゲート電極１７の上面が露出するまで平坦化する。その後、例えばウェットエッチングによりダミーゲート絶縁膜１６及びダミーゲート電極１７を選択的に除去する。
　次に、ダミーゲート絶縁膜１６及びダミーゲート電極１７を除去したことにより層間絶縁膜２３に形成された開口内に、ゲート絶縁膜２４及びゲート電極２５を形成する。ゲート絶縁膜２４は高誘電率材料を用いて、ゲート電極２５は金属材料を用いて形成される。
　続いて、図７Ａ～図７Ｃに示すように、ローカルインターコネクト２７を形成する。図７Ｃが平面図であり、図７Ａが図７Ｃ中の破線Ｉ－Ｉに沿った断面図、図７Ｂが図７Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。図７Ｃでは、層間絶縁膜２３，２６の図示を省略する。
　詳細には、先ず、層間絶縁膜２３上に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、層間絶縁膜２６を形成する。
　次に、リソグラフィー及びドライエッチングにより層間絶縁膜２３，２６を加工する。ダイオード形成領域では、層間絶縁膜２３，２６にｎ型領域１９ａ，２２ａの表面の一部を露出する開口が形成される。トランジスタ形成領域では、層間絶縁膜２３，２６にｎ型ソース／ドレイン領域１９ｂ，２２ｂの表面の一部を露出する開口と、層間絶縁膜２６にゲート電極２５の表面の一部を露出する開口とが形成される。
　次に、各開口を埋め込むように、層間絶縁膜２６上に金属材料、例えばチタン又は窒化チタン２７ａを下地としてタングステン２７ｂを堆積する。ＣＭＰ法により、堆積されたチタン又は窒化チタン２７ａ及びタングステン２７ｂを層間絶縁膜２６の上面が露出するまで平坦化する。以上により、ダイオード形成領域では、ｎ型領域１９ａ又は２２ａと接続されたローカルインターコネクト２７が形成される。トランジスタ形成領域では、ｎ型ソース／ドレイン領域１９ｂ又は２２ｂ、ゲート電極２５と接続されたローカルインターコネクト２７がそれぞれ形成される。
　続いて、図８、図９Ａ～図９Ｃに示すように、第１配線層１０ａを形成する。図９Ａがダイオード形成領域の平面図であり、図８がトランジスタ形成領域の平面図である。図９Ｂが図９Ａ中の破線Ｉ－Ｉに沿った断面図、図９Ｃが図９Ａ中の破線ＩＩ－ＩＩに沿った断面図である。図９Ａでは、層間絶縁膜２３，２６，２８等の図示を省略する。
　本実施形態では、ダイオード形成領域では、いわゆるデュアルダマシン法を用いて第１配線層１０ａを形成する。詳細には、先ず、例えばシリコン酸化膜の層間絶縁膜２８をリソグラフィー及びドライエッチングにより加工し、層間絶縁膜２８に配線溝と、ビア孔及び配線溝が一体となった複合溝とを形成する。
　次に、配線溝及び複合溝を埋め込むように、層間絶縁膜２８上に金属材料、例えば窒化タンタルを下地とする銅を堆積する。形成される窒化タンタル及び銅は、配線溝については、窒化タンタル３２ａ（又は窒化タンタル３３ａ）、銅３２ｂ（又は銅３３ｂ）とする。複合溝については、一体形成された窒化タンタル３２ａ及び窒化タンタル２９ａ（又は窒化タンタル３３ａ及び窒化タンタル２９ａ）、一体形成された銅３２ｂ及び銅２９ｂ（又は銅３３ｂ及び銅２９ｂ）とする。ＣＭＰ法により、堆積された窒化タンタル及び銅を層間絶縁膜２８の上面が露出するまで平坦化する。以上により、層間絶縁膜２８内に配線３２（又は配線３３）と、配線３２とビア２９が一体形成された配線構造（又は配線３３とビア２９が一体形成された配線構造）を備えた第１配線層１０ａが形成される。
　トランジスタ形成領域では、図８のように、層間絶縁膜２８内にビア２９と同時に配線２９Ａが形成され、層間絶縁膜２８の表面に配線２９Ａの表面が露出する。
　図９Ａのように、配線３２及び上記の配線構造は、縦方向に並ぶ複数のゲート電極２５の上方で延在する部分と、両側にｎ型領域１９ａが配されたローカルインターコネクト２７上のコンタクトプラグ２９と接続された部分と、上記の双方の部分を接続する部分とが一体形成されて構成されている。配線３３及び上記の配線構造は、縦方向に並ぶ複数のゲート電極２５の上方で延在する部分と、両側にｐ型領域２２ａが配されたローカルインターコネクト２７上のコンタクトプラグ２９と接続された部分と、上記の双方の部分を接続する部分とが一体形成されて構成されている。
　本実施形態では、図９Ａのようなレイアウトに替わって、例えば図１０Ａのようなレイアウトに構成しても良い。この場合にも、上記と同様に、デュアルダマシン法が用いられる。図１０Ａでは、横方向の一行分のゲート電極２５及びローカルインターコネクト２７が一行置きに半ピッチずれたレイアウトとされている。この場合、縦方向に沿って、ｎ型領域１９ａの一部とｐ型領域２２ａの一部とが交互に配置されている。このようなレイアウトに構成することにより、配線３４，３５をそれぞれ一方向（ここでは縦方向）のみに延在する形状に形成することができる。具体的には、配線３４，３５は、縦方向に交互に並ぶ複数のゲート電極２５の上方及びローカルインターコネクト２７と接続されて延在している。この構成では、配線のパターニング時の露光が容易となる（ダブルパターニングを適用し易い。）。
　図１０Ａでは、ダイオード上の縦方向の配線３４，３５それぞれを接続する横方向の配線３４，３５が図示されているが、例えば縦方向の配線３４，３５を多層配線構造の１層目、横方向の配線３４，３５を２層目に配置しても良い。１層目の配線３４，３５と２層目の配線３４，３５は、それぞれビアにより接続しても良い。このように配線を形成することにより、例えば横方向に延在する配線を持つ配線層と、縦方向に延在する配線を持つ配線層とを例えば交互に積層する多層配線構造とすることが容易となる。そのため、各配線層で配線のパターニング時にダブルパターニングを適用し易いものとなる。
　また、図１０Ｂのようなレイアウトに構成することも考えられる。この場合、ビア２９をｐ型、ｎ型の導電型ごとに縦方向（Ｙ方向）へシフトして配置し、横方向に延在する配線３４，３５で導電型ごとのビア２９を接続し、配線３４，３５を縦方向に延在させる。この構成でも、配線のパターニング時の露光が容易となる（ダブルパターニングを適用し易い。）。この場合、配線３４，３５の横方向の延在部分と縦方向の延在部分とを異なる層として形成しても良い。
　しかる後、図１１Ａに示すように、複数の配線層が積層形成され、最上層に接続パッド３６が形成される。
　詳細には、第１配線層１０ａ上に複数層、例えば４層（第２配線層１０ｂ、第３配線層１０ｃ、第４配線層１０ｄ、第５配線層１０ｅ）が積層されて多層配線構造とされる。最上層には、多層配線構造と接続された、アルミニウム等を材料とする接続パッド３６が形成される。ここで、接続パッド３６は、図１１Ｂに示すように、ダイオード形成領域及びトランジスタ形成領域の上方に、平面視でダイオード形成領域及びトランジスタ形成領域を内包するように配されている。図１１Ｂでは、半導体チップの外周部分を３７で示している。なお、配線層の数は４層に限られず、それ以上、例えば１０層以上あっても良い。また、ダイオード形成領域の第1のダイオードＤａ及び第２のダイオードＤｂを、上方の接続パッド３６と電気的に接続させ、図１３の回路構成図のようにしても良い。
　以上により、本実施形態による半導体装置が形成される。
　本実施形態では、ダイオード形成領域には、図９Ａのように、ＥＳＤ保護ダイオードとして、第１のダイオードＤＡ及び第２のダイオードＤＢが形成され、両者が並列に接続されている。トランジスタ形成領域には、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成されている。
　第１のダイオードＤＡは、ゲート電極２５を有し、ゲート電極２５の近傍におけるフィン１２ａに電流経路が形成されるゲート型ダイオードである。第２のダイオードＤＢは、ＳＴＩ素子分離構造１５を有し、ＳＴＩ素子分離構造１５の近傍におけるフィン１２ａに電流経路が形成されるＳＴＩ型ダイオードである。
　図１２は、本実施形態における半導体装置のダイオード形成領域のレイアウト構成を示す概略平面図である。
　ダイオード形成領域では、複数のゲート電極２５が行列状に配列しており、横方向及び縦方向の各々について、ｐ型領域２２ａ及びｎ型領域１９ａが交互に、言わば市松模様状に配置されている。図１２では便宜上、ゲート電極２５及びｐ型領域２２ａを有する領域をｐ型区域１、ゲート電極２５及びｎ型領域１９ａを有する領域をｎ型区域２と記す。横方向及び縦方向についてｐ型区域１，２が交互に配置されるため、ｐ型とｎ型のイオン注入の境界部位が多くなるが、当該境界部位は全てＳＴＩ素子分離構造１５に位置しており、製造時のマスクずれの許容範囲が大きい。
　第１のダイオードＤＡと第２のダイオードＤＢとでは、ｐ型領域２２ａ及びｎ型領域１９ａを共有している。第１のダイオードＤＡは、横方向に配列しており、ゲート電極２５とその両側のｐ型領域２２ａ及びｎ型領域１９ａとを有して構成される。第２のダイオードＤＢは、縦方向に配列しており、ｐ型領域２２ａ及びｎ型領域１９ａと、これらの間のＳＴＩ素子分離構造１５とを有して構成される。
本実施形態による半導体装置の回路構成を図１３に示す。図１３では、横方向に並ぶ複数の第１のダイオードＤＡを代表してダイオードＡｎ（ｎ＝１，２，・・・）と記す。縦方向に並ぶ複数の第２のダイオードＤＢを代表してダイオードＢｎ（ｎ＝１，２，・・・）と記す。本実施形態では、ダイオードＡｎ，Ｂｎが並列に接続されている。そのため、Ｉ／Ｏ端子からサージ電流が流れた場合、サージ電流は、ＣＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタ）を通ることが抑制され、２種類の電流経路Ｐ１，Ｐ２を通ることになる。電流経路Ｐ１は、ダイオードＡｎ、パワーレールクランプ、ＶＳＳ端子を通る経路である。電流経路Ｐ２は、ダイオードＢｎ、パワーレールクランプ、ＶＳＳ端子を通る経路である。この構成により、従来技術のように、ＥＳＤ保護ダイオードがゲート型ダイオードのみ又はＳＴＩ型ダイオードのみの場合と比較して電流経路が増加し、ＥＳＤ保護ダイオードの低抵抗化が実現する。また、本実施形態のように、ｐ型区域１及びｎ型区域２を交互に配置することにより、従来技術の場合と比較して、ＥＳＤ保護ダイオードの占有面積を低減させることができる。
　以上説明したように、本実施形態によれば、低抵抗化及び占有面積の低減を図るも、大きなサージ電流に十分に対処することができるＥＳＤ保護ダイオードを備えた信頼性の高い半導体装置が実現する。
　（第２の実施形態）
　以下、第２の実施形態について説明する。本実施形態では、いわゆる縦型トランジスタ構造を適用したＥＳＤ保護ダイオードを備えた半導体装置を開示する。図１４Ａ～図２２は、本実施形態による半導体装置の製造方法を示す模式図である。
　先ず、図１４Ａに示すように、半導体基板として、例えばシリコン基板４１を用意する。以下の各図において、左側がダイオード形成領域、右側がトランジスタ形成領域をそれぞれ示している。
　続いて、図１４Ｂに示すように、ｐ型ウェル４２を形成する。
　詳細には、シリコン基板４１の表面にｐ型不純物をイオン注入し、シリコン基板４１の表層にｐ型ウェル４２を形成する。
　続いて、図１５Ａに示すように、ｎ型ウェル４４を形成する。
　詳細には、先ず、シリコン基板４１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、トランジスタ形成領域において、シリコン基板４１の表面のｎ型ウェル形成領域を露出する開口４３ａを有するレジストマスク４３が形成される。
　次に、レジストマスク４３を用いて、開口４３ａから露出するシリコン基板４１の部分にｎ型不純物をイオン注入する。これにより、トランジスタ形成領域には、シリコン基板４１の表層に、ｐ型ウェル４２と隣接するｎ型ウェル４４が形成される。レジストマスク４３は、ウェット処理又はアッシング処理により除去される。
　続いて、図１５Ｂに示すように、ＳＴＩ素子分離構造４５を形成する。
　詳細には、シリコン基板４１の素子分離領域をリソグラフィー及びドライエッチングにより加工し、素子分離領域に溝を形成する。溝内を埋め込むように、シリコン基板４１上に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積する。堆積したシリコン酸化膜をエッチバックで平坦化することにより、シリコン基板４１の表層に、素子分離領域の溝内をシリコン酸化膜で埋め込むＳＴＩ素子分離構造４５が形成される。
　続いて、図１６Ａに示すように、シリコン基板４１を柱状に加工する。
　詳細には、シリコン基板４１上に例えばシリコン窒化膜からなるハードマスク４６を形成し、このハードマスク４６を用いて、シリコン基板４１のｐ型ウェル４２及びｎ型ウェル４４の部分をドライエッチングする。これにより、シリコン基板４１を柱状に加工する。ｐ型ウェル４２の柱状部分を柱状突起４２ａ、ｎ型ウェル４４の柱状部分を柱状突起４４ａとする。
　続いて、図１６Ｂに示すように、ダイオード形成領域にはｐ型領域４８ａを、トランジスタ形成領域にはｐ型ソース／ドレイン領域４８ｂをそれぞれ形成する。
　詳細には、先ず、シリコン基板４１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では柱状突起４２ａの周辺におけるｐ型領域の形成部位を露出する開口４７ａを、トランジスタ形成領域では柱状突起４４ａの周辺におけるｐ型ソース／ドレイン領域の形成部位を露出する開口４７ａを有するレジストマスク４７が形成される。
　次に、レジストマスク４７を用いて、開口４７ａから露出する柱状突起４２ａの周辺部分にｐ型不純物をイオン注入する。イオン注入は、ｐ型ウェル４２のｐ型不純物濃度よりも高濃度となる条件で行われる。これにより、ダイオード形成領域では柱状突起４２ａの周辺にｐ型領域４８ａが、トランジスタ形成領域では柱状突起４４ａの周辺にｐ型ソース／ドレイン領域４８ｂがそれぞれ形成される。レジストマスク４７は、ウェット処理又はアッシング処理により除去される。
　続いて、図１７Ａに示すように、ダイオード形成領域にはｎ型領域５１ａを、トランジスタ形成領域にはｎ型ソース／ドレイン領域５１ｂをそれぞれ形成する。
　詳細には、先ず、シリコン基板４１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では柱状突起４２ａの周辺におけるｎ型領域の形成部位を露出する開口４９ａを、トランジスタ形成領域では柱状突起４２ａの周辺におけるｎ型ソース／ドレイン領域の形成部位を露出する開口４９ａを有するレジストマスク４９が形成される。
　次に、レジストマスク４９を用いて、開口４９ａから露出する柱状突起４２ａの周辺部分にｎ型不純物をイオン注入する。イオン注入は、ｎ型ウェル４４のｎ型不純物濃度よりも高濃度となる条件で行われる。これにより、ダイオード形成領域では柱状突起４２ａの周辺にｎ型領域５１ａが、トランジスタ形成領域では柱状突起４２ａの周辺にｎ型ソース／ドレイン領域５１ｂがそれぞれ形成される。レジストマスク４９は、ウェット処理又はアッシング処理により除去される。
　続いて、図１７Ｂに示すように、ゲート絶縁膜５２を形成する。
　詳細には、シリコン基板４１の表面を熱酸化する。このとき、ダイオード形成領域では、柱状突起４２ａの側面からｐ型領域４８ａの表面又はｎ型領域５１ａの表面に架けてゲート絶縁膜５２が形成される。トランジスタ形成領域では、柱状突起４４ａの側面からｐ型ソース／ドレイン領域４８ｂの表面に架けて、及び柱状突起４２ａの側面からｎ型ソース／ドレイン領域５１ｂの表面に架けて、それぞれゲート絶縁膜５２が形成される。
　続いて、図１８Ａに示すように、ゲート電極５３を形成する。
　詳細には、シリコン基板４１の全面に、ＣＶＤ法により例えば多結晶シリコン膜を堆積し、その全面をエッチバックする。多結晶シリコン膜は、ゲート絶縁膜５２を介した柱状突起４２ａ，４４ａの側面のみに残存し、ゲート電極５３が形成される。このとき、トランジスタ形成領域では、柱状突起４２ａ，４４ａの側面とＳＴＩ素子分離構造４５との間を埋め込むように、ゲート電極５３よりも厚い多結晶シリコン膜５３ａを残存させる。
　続いて、図１８Ｂに示すように、層間絶縁膜５４を形成する。
　詳細には、シリコン基板４１の全面に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積する。ＣＭＰ法により、このシリコン酸化膜をハードマスク４６の上面が露出するまで平坦化する。以上により、表面からハードマスク４６の上面が露出する層間絶縁膜５４が形成される。
　続いて、図１９Ａに示すように、Ｓｉ層５５を形成する。
　詳細には、先ず、例えばウェットエッチングによりハードマスク４６を選択的に除去する。その後、層間絶縁膜５４の表面下で露出する柱状突起４２ａ，４４ａの上面から半導体層、ここではＳｉ層５５をエピタキシャル成長する。
　続いて、図１９Ｂに示すように、ダイオード形成領域にはｐ型領域５７ａを、トランジスタ形成領域にはｐ型ソース／ドレイン領域５７ｂをそれぞれ形成する。
　詳細には、先ず、層間絶縁膜５４の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では柱状突起４２ａ上のＳｉ層５５の上面を露出する開口５６ａを、トランジスタ形成領域では柱状突起４４ａ上のＳｉ層５５の上面を露出する開口５６ａを有するレジストマスク５６が形成される。
　次に、レジストマスク５６を用いて、開口５６ａから露出する柱状突起４２ａ，４４ａの上面部分にｐ型不純物をイオン注入する。以上により、ダイオード形成領域ではＳｉ層５５にｐ型領域５７ａが、トランジスタ形成領域ではＳｉ層５５にｐ型ソース／ドレイン領域５７ｂがそれぞれ形成される。レジストマスク５６は、ウェット処理又はアッシング処理により除去される。
　続いて、図２０Ａに示すように、ダイオード形成領域にはｎ型領域５９ａを、トランジスタ形成領域にはｎ型ソース／ドレイン領域５９ｂをそれぞれ形成する。
　詳細には、先ず、層間絶縁膜５４の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域及びトランジスタ形成領域の各々において、柱状突起４２ａ上のＳｉ層５５の上面を露出する開口５８ａを有するレジストマスク５８が形成される。
　次に、レジストマスク５８を用いて、開口５８ａから露出する柱状突起４２ａの上面部分にｎ型不純物をイオン注入する。以上により、ダイオード形成領域ではＳｉ層５５にｎ型領域５９ａが、トランジスタ形成領域ではＳｉ層５５にｎ型ソース／ドレイン領域５９ｂがそれぞれ形成される。レジストマスク５８は、ウェット処理又はアッシング処理により除去される。
　続いて、図２０Ｂに示すように、コンタクトプラグ６２ａ～６２ｃを形成する。
　詳細には、先ず、層間絶縁膜５４上に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、層間絶縁膜６１を形成する。
　次に、リソグラフィー及びドライエッチングにより、ゲート絶縁膜５２及び層間絶縁膜５４，６１を加工する。これにより、ダイオード形成領域では、層間絶縁膜６１にｐ型領域５７ａ及びｎ型領域５９ａの表面の一部を露出する開口と、ゲート絶縁膜５２及び層間絶縁膜５４，６１にｐ型領域４８ａ及びｎ型領域５１ａの表面の一部を露出する開口とが形成される。トランジスタ形成領域では、層間絶縁膜６１にｐ型ソース／ドレイン領域５７ｂ及びｎ型ソース／ドレイン領域５９ｂの表面の一部を露出する開口と、ゲート絶縁膜５２及び層間絶縁膜５４，６１にｐ型ソース／ドレイン領域４８ｂ及びｎ型ソース／ドレイン領域５１ｂの表面の一部を露出する開口と、層間絶縁膜５４，６１に多結晶シリコン膜５３ａの表面の一部を露出する開口とが形成される。
　次に、各開口を埋め込むように、層間絶縁膜６１上に金属材料、例えばチタン又は窒化チタンを下地とするタングステンを堆積する。ＣＭＰ法により、堆積されたチタン又は窒化チタン及びタングステンを層間絶縁膜６１の上面が露出するまで平坦化する。以上により、ダイオード形成領域では、ｐ型領域５７ａ及びｎ型領域５９ａとそれぞれ接続されたコンタクトプラグ６２ａと、ｐ型領域４８ａ及びｎ型領域５１ａとそれぞれ接続されたコンタクトプラグ６２ｂとが形成される。トランジスタ形成領域では、ｐ型ソース／ドレイ領域５７ｂ及びｎ型ソース／ドレイン領域５９ｂとそれぞれ接続されたコンタクトプラグ６２ａと、ｐ型ソース／ドレイン領域４８ｂ及びｎ型ソース／ドレイン領域５１ｂとそれぞれ接続されたコンタクトプラグ６２ｂと、多結晶シリコン膜５３ａと接続されたコンタクトプラグ６２ｃとが形成される。図２１は、本実施形態による半導体装置のダイオード形成領域のレイアウト構成を示す概略平面図である。図２１では、層間絶縁膜５４，６１及びコンタクトプラグ６２ａ～６２ｃの図示を省略する。
　しかる後、第１の実施形態と同様に、多層配線構造及び接続パッドを形成し、本実施形態による半導体装置とされる。接続パッドは、ダイオード形成領域及びトランジスタ形成領域の上方に、平面視でダイオード形成領域及びトランジスタ形成領域を内包するように配される。
　本実施形態においても、第１の実施形態と同様に、多層配線構造の第１配線層を図２２のように形成しても良い。この場合、横方向の一行分のｐ型領域５７ａ及びｎ型領域５９ａが一行置きに半ピッチずれたレイアウトとされている。このようなレイアウトに構成することにより、第１配線層の配線６３，６４をそれぞれ一方向（ここでは縦方向）のみに延在する形状に形成することができる。具体的には、配線６３，６４は、縦方向に交互に並ぶ複数（図示の例では２つ）のｐ型領域５７ａ及び複数（図示の例では２つ）のコンタクトプラグ６５と接続されて、又は縦方向に交互に並ぶ複数（図示の例では２つ）のｎ型領域５９ａ及び複数（図示の例では２つ）のコンタクトプラグ６５と接続されて延在している。この構成では、配線のパターニング時の露光が容易となる（ダブルパターニングを適用し易い。）。
　本実施形態では、ダイオード形成領域には、図２０Ｂ及び図２１のように、ＥＳＤ保護ダイオードとして、第１のダイオードＤＡ及び第２のダイオードＤＢが形成され、両者が並列に接続されている。トランジスタ形成領域には、図２０Ｂのように、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成されている。
　第１のダイオードＤＡは、ゲート電極５３を有し、ゲート電極２５の近傍における柱状突起４２ａに電流経路が形成されるゲート型ダイオードである。第２のダイオードＤＢは、ＳＴＩ素子分離構造４５を有し、ＳＴＩ素子分離構造４５の近傍におけるｐ型ウェル４２に電流経路が形成されるＳＴＩ型ダイオードである。
　図２１のように、ダイオード形成領域では、横方向及び縦方向の各々について、ｐ型領域４８ａ及びｎ型領域５１ａが交互に、言わば市松模様状に配置されている。１つのｐ型領域４８ａでは、上面にｎ型領域５９ａが、側面にゲート絶縁膜５２を介したゲート電極５３が形成された柱状突起４２ａが所定数、例えば４本形成されている。１つのｎ型領域５１ａでは、上面にｐ型領域５７ａが、側面にゲート絶縁膜５２を介したゲート電極５３が形成された柱状突起４２ａが所定数、例えば４本形成されている。
　第１のダイオードＤＡと第２のダイオードＤＢとでは、ｐ型領域４８ａ又はｎ型領域５１ａを共有している。第１のダイオードＤＡは、横方向及び縦方向に配列しており、ゲート電極５３と柱状突起４２ａの周囲のｐ型領域４８ａ（又はｎ型領域５１ａ）及び上面のｎ型領域５９ａ（又はｐ型領域５７ａ）を有して構成される。第２のダイオードＤＢは、横方向及び縦方向に配列しており、ｐ型領域４８ａ及びｎ型領域５１ａと、これらの間のＳＴＩ素子分離構造４５を有して構成される。
　本実施形態の半導体装置では、ダイオード形成領域において、図２１のように、横方向及び縦方向の双方について、ゲート型ダイオードである複数の第１のダイオードＤＡ及びＳＴＩ型ダイオードである複数の第２のダイオードＤＢが配設されている。第１のダイオードＤＡ及び第２のダイオードＤＢは並列に接続されている。この構成により、サージ電流が生じた場合には、第１の実施形態の図１３と同様に、２種類の電流経路が形成される。そのため、従来技術のように、ＥＳＤ保護ダイオードがゲート型ダイオードのみ又はＳＴＩ型ダイオードのみの場合と比較して電流経路が増加し、ＥＳＤ保護ダイオードの低抵抗化が実現する。また、本実施形態のように、ｐ型領域４８ａ及びｎ型領域５１ａを交互に配置することにより、従来技術の場合と比較して、ＥＳＤ保護ダイオードの占有面積を低減させることができる。
　以上説明したように、本実施形態によれば、低抵抗化及び占有面積の低減を図るも、大きなサージ電流に十分に対処することができるＥＳＤ保護ダイオードを備えた信頼性の高い半導体装置が実現する。
　（第３の実施形態）
　以下、第３の実施形態について説明する。本実施形態では、いわゆるナノワイヤ構造を適用したＥＳＤ保護ダイオードを備えた半導体装置を開示する。図２３Ａ～図３８は、本実施形態による半導体装置の製造方法を示す模式図である。
　先ず、図２３Ａに示すように、半導体基板として、例えばシリコン基板７１を用意する。以下の各図において、左側がダイオード形成領域、右側がトランジスタ形成領域をそれぞれ示している。
　続いて、図２３Ｂに示すように、ｐ型ウェル７２を形成する。
　詳細には、シリコン基板７１の表面にｐ型不純物をイオン注入し、シリコン基板７１の表層にｐ型ウェル７２を形成する。
　続いて、図２３Ｃに示すように、ｎ型ウェル７４を形成する。
　詳細には、先ず、シリコン基板７１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、トランジスタ形成領域において、シリコン基板７１の表面のｎ型ウェル形成領域を露出する開口７３ａを有するレジストマスク７３が形成される。
　次に、レジストマスク７３を用いて、開口７３ａから露出するシリコン基板７１の部分にｎ型不純物をイオン注入する。これにより、トランジスタ形成領域には、シリコン基板７１の表層に、ｐ型ウェル７２と隣接するｎ型ウェル７４が形成される。レジストマスク７３は、ウェット処理又はアッシング処理により除去される。
　続いて、図２４Ａに示すように、ＳｉＧｅ層７５及びＳｉ層７６を交互に積層する。
　詳細には、シリコン基板７１上に、２種の半導体層、ここではＳｉＧｅ層７５及びＳｉ層７６を交互に複数層、例えば２層ずつ積層する。なお、積層する層数は２層ずつに限られない。例えばＳｉＧｅ層７５とＳｉ層７６とを１層ずつ積層しても良いし、２層よりも多い層数ずつ積層しても良い。また、Ｓｉ層７６、ＳｉＧｅ層７５の順に積層しても良い。
　続いて、図２４Ｂ～図２４Ｄに示すように、シリコン基板７１をフィン状に加工した後、ＳＴＩ素子分離構造７７を形成する。図２４Ｄが平面図であり、図４Ｂが図２４Ｄ中の破線Ｉ－Ｉに沿った断面図、図２４Ｃが図２４Ｄ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、先ず、シリコン基板７１のｐ型ウェル１２及びｎ型ウェル１４の一部と、ＳｉＧｅ層７５及びＳｉ層７６の積層構造とをリソグラフィー及びドライエッチングにより、横方向及び縦方向に並ぶフィン状に加工する。
　次に、積層構造間を埋め込むように、シリコン基板７１上に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積する。堆積したシリコン酸化膜をエッチバックで平坦化することにより、シリコン基板７１上で積層構造間を所定厚のシリコン酸化膜で埋め込むＳＴＩ素子分離構造７７が形成される。
　続いて、図２５Ｂ～図２５Ｃに示すように、ＳｉＧｅ層７５及びＳｉ層７６の積層構造にｐ型不純物、ｎ型不純物をイオン注入する。図２５Ｃが平面図であり、図２５Ａが図２５Ｃ中の破線Ｉ－Ｉに沿った断面図、図２５Ｂが図２５Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、所定のレジストマスクを形成し、ダイオード形成領域では、ｐ型ウェル７２上の積層構造にｐ型不純物をイオン注入する。トランジスタ形成領域では、ｐ型ウェル７２上の積層構造にｐ型不純物を、ｎ型ウェル７４上の積層構造にｎ型不純物をそれぞれイオン注入する。レジストマスクは、ウェット処理又はアッシング処理により除去される。
　続いて、図２６Ｂ～図２６Ｃに示すように、犠牲ゲート電極７８及びその側面にサイドウォール７９を形成する。図２６Ｃが平面図であり、図２６Ａが図２６Ｃ中の破線Ｉ－Ｉに沿った断面図、図２６Ｂが図２６Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、先ずＣＶＤ法等により、シリコン基板７１の全面に、積層構造が埋め込まれる厚みに多結晶シリコン膜を堆積する。多結晶シリコン膜をリソグラフィー及びドライエッチングにより加工し、縦方向に並ぶ２本の積層構造に跨る形状に多結晶シリコン膜を残す。以上により、犠牲ゲート電極７８が形成される。
　次に、ＣＶＤ法等により、シリコン基板７１の全面に絶縁膜、例えばシリコン酸化膜を堆積し、シリコン酸化膜の全面をエッチバックする。シリコン酸化膜は、犠牲ゲート電極７８の側面のみに残存し、サイドウォール７９が形成される。
　なお、犠牲ゲート電極７８を形成する前に、ＳｉＧｅ層７５及びＳｉ層７６の積層構造の表面にシリコン酸化膜等の絶縁膜を形成するようにしても良い。この絶縁膜を形成することにより、後述する犠牲ゲート電極７８を除去する工程で積層構造まで除去されることが抑制される。
　続いて、図２７Ａ～図２７Ｃに示すように、ダイオード形成領域にはｎ型領域８２ａを、トランジスタ形成領域にはｎ型ソース／ドレイン領域８２ｂをそれぞれ形成する。図２７Ｃが平面図であり、図２７Ａが図２７Ｃ中の破線Ｉ－Ｉに沿った断面図、図２７Ｂが図２７Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、先ず、シリコン基板７１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では積層構造におけるｎ型領域の形成部位を露出する開口８１ａを、トランジスタ形成領域では積層構造におけるｎ型ソース／ドレイン領域の形成部位を露出する開口８１ａを有するレジストマスク８１が形成される。
　次に、レジストマスク８１を用いて、開口８１ａから露出する積層構造の部分にｎ型不純物をイオン注入する。イオン注入は、ｎ型ウェル７４及び積層構造のｎ型不純物濃度よりも高濃度となる条件で行われる。以上により、ダイオード形成領域では積層構造にｎ型領域８２ａが、トランジスタ形成領域では積層構造にｎ型ソース／ドレイン領域８２ｂがそれぞれ形成される。レジストマスク８２は、ウェット処理又はアッシング処理により除去される。
　続いて、図２８Ａ～図２８Ｃに示すように、ダイオード形成領域にはｐ型領域８４ａを、トランジスタ形成領域にはｐ型ソース／ドレイン領域８４ｂをそれぞれ形成する。図２８Ｃが平面図であり、図２８Ａが図２８Ｃ中の破線Ｉ－Ｉに沿った断面図、図２８Ｂが図２８Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、先ず、シリコン基板７１の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では積層構造におけるｐ型領域の形成部位を露出する開口８３ａを、トランジスタ形成領域では積層構造におけるｐ型ソース／ドレイン領域の形成部位を露出する開口８３ａを有するレジストマスク８３が形成される。
　次に、レジストマスク８３を用いて、開口８３ａから露出する積層構造の部分にｐ型不純物をイオン注入する。イオン注入は、ｐ型ウェル７２及び積層構造のｐ型不純物濃度よりも高濃度となる条件で行われる。以上により、ダイオード形成領域では積層構造にｐ型領域８４ａが、トランジスタ形成領域では積層構造にｐ型ソース／ドレイン領域８４ｂがそれぞれ形成される。レジストマスク８３は、ウェット処理又はアッシング処理により除去される。
　続いて、図２９Ａ～図２９Ｃに示すように、層間絶縁膜８５を形成する。図２９Ｃが平面図であり、図２９Ａが図２９Ｃ中の破線Ｉ－Ｉに沿った断面図、図２９Ｂが図２９Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、シリコン基板７１の全面に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積する。ＣＭＰ法により、このシリコン酸化膜を犠牲ゲート電極７８の上面が露出するまで平坦化する。以上により、表面から犠牲ゲート電極７８の上面が露出する層間絶縁膜８５が形成される。
　続いて、図３０Ａ～図３０Ｃに示すように、犠牲ゲート電極７８を除去する。図３０Ｃが平面図であり、図３０Ａが図３０Ｃ中の破線Ｉ－Ｉに沿った断面図、図３０Ｂが図３０Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、例えばウェットエッチングにより、犠牲ゲート電極７８を選択的に除去する。このとき、犠牲ゲート電極７８が形成されていた部分に空隙８６が形成され、空隙８６からＳｉＧｅ層７５及びＳｉ層７６の積層構造が露出する。
　続いて、図３１Ａ～図３１Ｃに示すように、積層構造のＳｉＧｅ層７５又はＳｉ層７６を除去する。図３１Ｃが平面図であり、図３１Ａが図３１Ｃ中の破線Ｉ－Ｉに沿った断面図、図３１Ｂが図３１Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、例えばウェットエッチングにより、積層構造のＳｉＧｅ層７５又はＳｉ層７６、例えばＳｉＧｅ層７５を選択的に除去する。このとき、Ｓｉ層７６間には空隙が形成され、空隙８６と連通する。連通した空隙８７を図示する。なお、図２６Ａ～図２６Ｃの工程において、犠牲ゲート電極７８を形成する前に、ＳｉＧｅ層７５及びＳｉ層７６の積層構造の表面にシリコン酸化膜等の絶縁膜を形成した場合には、ＳｉＧｅ層７５の除去工程の前に当該絶縁膜を除去する。
　続いて、図３２Ａ～図３２Ｃに示すように、ゲート絶縁膜８８を形成する。図３２Ｃが平面図であり、図３２Ａが図３２Ｃ中の破線Ｉ－Ｉに沿った断面図、図３２Ｂが図３２Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、空隙８７内で露出するＳｉ層７６の表面を熱酸化する。これにより、Ｓｉ層７６の表面にゲート絶縁膜８８が形成される。なお、熱酸化でゲート絶縁膜８８を形成する代わりに、ゲート絶縁膜として高誘電体膜を形成するようにしても良い。
　続いて、図３３Ａ～図３３Ｃに示すように、ゲート電極８９を形成する。図３３Ｃが平面図であり、図３３Ａが図３３Ｃ中の破線Ｉ－Ｉに沿った断面図、図３３Ｂが図３３Ｃ中の破線ＩＩ－ＩＩに沿った断面図である。
　詳細には、空隙８７を埋め込むように、層間絶縁膜８５上に電極材料として例えば多結晶シリコン膜を堆積する。ＣＭＰ法により、多結晶シリコン膜を、層間絶縁膜８５の表面が露出するまで平坦化する。以上により、空隙８７を充填してＳｉ層７６とゲート絶縁膜８８を介して対向するゲート電極８９が形成される。なお、多結晶シリコン膜でゲート電極８９を形成する代わりに、ゲート電極の材料として窒化チタンや窒化タンタル等を形成するようにしても良い。
　続いて、図３４に示すように、コンタクトプラグ９２ａ，９２ｂを形成する。
　詳細には、先ず、層間絶縁膜８５上に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、層間絶縁膜９１を形成する。
　次に、リソグラフィー及びドライエッチングにより、層間絶縁膜８５，９１を加工する。これにより、ダイオード形成領域では、層間絶縁膜８５，９１にｐ型領域８４ａ及びｎ型領域８２ａの表面の一部を露出する開口が形成される。トランジスタ形成領域では、層間絶縁膜８５，９１にｐ型ソース／ドレイン領域８４ｂ及びｎ型ソース／ドレイン領域８２ｂの表面の一部を露出する開口と、層間絶縁膜９１にゲート電極８９の表面の一部を露出する開口とが形成される。
　次に、各開口を埋め込むように、層間絶縁膜９１上に金属材料、例えばチタン又は窒化チタンを下地とするタングステンを堆積する。ＣＭＰ法により、堆積されたチタン又は窒化チタン及びタングステンを層間絶縁膜９１の上面が露出するまで平坦化する。以上により、ダイオード形成領域では、ｐ型領域８４ａ及びｎ型領域８２ａとそれぞれ接続されたコンタクトプラグ９２ａが形成される。トランジスタ形成領域では、ｐ型ソース／ドレイ領域８４ｂ及びｎ型ソース／ドレイン領域８２ｂとそれぞれ接続されたコンタクトプラグ９２ａと、ゲート電極８９と接続されたコンタクトプラグ９２ｂとが形成される。
　続いて、第１の実施形態と同様に、第１配線層を形成する。ダイオード形成領域において、第１配線層を構成する配線９３，９４を図３５に示す。図３５では、層間絶縁膜８５，９１等の図示を省略する。
配線９３，９４は、縦方向に並ぶ複数のゲート電極８９の上方で延在する部分と、ｐ型領域８４ａ上のコンタクトプラグ９２ａ又はｎ型領域８２ａ上のコンタクトプラグ９２ａと接続する部分とが一体形成されて構成されている。
　しかる後、第１の実施形態と同様に、第１配線層を含む多層配線構造及び接続パッドを形成し、本実施形態による半導体装置とされる。接続パッドは、ダイオード形成領域及びトランジスタ形成領域の上方に、平面視でダイオード形成領域及びトランジスタ形成領域を内包するように配される。
　本実施形態では、ダイオード形成領域には、図３４のように、ＥＳＤ保護ダイオードとして、第１のダイオードＤＡ及び第２のダイオードＤＢが形成され、両者が並列に接続されている。トランジスタ形成領域には、図３４のように、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成されている。
　第１のダイオードＤＡは、ゲート電極８９を有し、ゲート電極９８の近傍におけるＳｉ層７６に電流経路が形成されるゲート型ダイオードである。第２のダイオードＤＢは、ＳＴＩ素子分離構造７７を有し、ＳＴＩ素子分離構造７７の近傍におけるｐ型ウェル７２に電流経路が形成されるＳＴＩ型ダイオードである。
　図３６Ａは、本実施形態における半導体装置のダイオード形成領域のレイアウト構成を示す概略平面図である。図３６Ｂは、図３６Ａ中の破線Ｉ－Ｉに沿った概略断面図である。
　ダイオード形成領域では、複数のゲート電極８９が行列状に配列しており、横方向及び縦方向の各々について、２つのｐ型領域８４ａ及び２つのｎ型領域８２ａが交互に、言わば市松模様状に配置されている。
　第１のダイオードＤＡと第２のダイオードＤＢとでは、ｐ型領域８４ａ及びｎ型領域８２ａを共有している。第１のダイオードＤＡは、横方向に配列しており、ゲート電極８９とその両側のｐ型領域８４ａ及びｎ型領域８２ａとを有して構成される。第２のダイオードＤＢは、横方向及び縦方向に配列しており、ｐ型領域８４ａ及びｎ型領域８２ａと、これらの間のＳＴＩ素子分離構造７７とを有して構成される。
　本実施形態の半導体装置では、ダイオード形成領域において、上記のように、横方向にはゲート型ダイオードである複数の第１のダイオードＤＡが、横方向及び縦方向にはＳＴＩ型ダイオードである複数の第２のダイオードＤＢが形成されている。第１のダイオードＤＡ及び第２のダイオードＤＢは並列に接続されている。この構成により、第１の実施形態の図１３と同様に、サージ電流が生じた場合には、２種類の電流経路が形成される。そのため、従来技術のように、ＥＳＤ保護ダイオードがゲート型ダイオードのみ又はＳＴＩ型ダイオードのみの場合と比較して電流経路が増加し、ＥＳＤ保護ダイオードの低抵抗化が実現する。また、本実施形態のように、ｐ型領域８４ａ及びｎ型領域８２ａを交互に配置することにより、従来技術の場合と比較して、ＥＳＤ保護ダイオードの占有面積を低減させることができる。
　本実施形態における半導体装置のダイオード形成領域のレイアウトとしては、図３６Ａのレイアウトに代えて、例えば図３７のように構成しても良い。図３７では、隣接する２つのｐ型領域８４ａ及び隣接する２つのｎ型領域８２ａをそれぞれ接続して一体形成している。この構成により、ＳＴＩ型ダイオードである第２のダイオードの領域が増加し、更なる低抵抗化が実現する。また、ｐ型領域８４ａ及びｎ型領域８２ａの面積が増加するため、コンタクトプラグの接続が容易となる。
　また、本実施形態における半導体装置のダイオード形成領域のレイアウトとしては、例えば図３８のように構成しても良い。図３８では、横方向について、・・・ｐ型領域８４ａ、ゲート電極８９、ｎ型領域８２ａ、ゲート電極８９・・・のように隣接して形成されている。横方向にはゲート型ダイオードである複数の第１のダイオードＤＡが、縦方向にはＳＴＩ型ダイオードである複数の第２のダイオードＤＢが形成されている。この構成により、複数のゲート電極８９を等間隔且つ高密度で配設することができる。
　以上説明したように、本実施形態によれば、低抵抗化及び占有面積の低減を図るも、大きなサージ電流に十分に対処することができるＥＳＤ保護ダイオードを備えた信頼性の高い半導体装置が実現する。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　半導体装置の一態様は、ＥＳＤ保護ダイオードを備えた信頼性の高い半導体装置であり、ＥＳＤ保護ダイオードの低抵抗化及び占有面積の低減を図るも、大きなサージ電流が生じても静電破壊を確実に防止することができる。

Claims (15)

  1. 　半導体層と、
    　ゲートと、
    　前記ゲート及び半導体層に接する第１の絶縁体と、
    　前記半導体層に形成された第２の絶縁体と、
    　前記第１の絶縁体に接する前記半導体層の部分を電流経路に有する第１のダイオードと、
    　前記第２の絶縁体に接する前記半導体層の部分を電流経路に有する第２のダイオードと、
    　を備えており、
    　前記第１のダイオードと前記第２のダイオードとが並列に接続されていることを特徴とする半導体装置。
  2. 　複数の前記第１のダイオードが第１の方向に配列し、複数の前記第２のダイオードが前記第１の方向と異なる第２の方向に配列していることを特徴とする請求項１に記載の半導体装置。
  3. 　複数の前記第１のダイオードが第１の方向に配列し、複数の前記第２のダイオードが前記第１の方向及び前記第１の方向と異なる第２の方向に配列していることを特徴とする請求項１に記載の半導体装置。
  4. 　前記半導体層は、前記第１の方向に延在し、前記第２の方向に並んで位置する第１のフィン及び第２のフィンを有し、
    　前記第１のフィンに形成された第１導電型の第１領域と、
    　前記第１のフィンに形成された前記第１導電型とは異なる第２導電型の第２領域と、
    　前記第２のフィンに形成された前記第２導電型の第３領域と、
    を有し、
    　前記複数の第１のダイオードの一は、前記第１領域及び前記第２領域を有し、
    　前記複数の第２のダイオードの一は、前記第１領域及び前記第３領域を有することを特徴とする請求項２に記載の半導体装置。
  5. 　前記第２のフィンに形成された前記第１導電型の第４領域を有し、
    　前記複数の第１のダイオードの一は、前記第３領域及び前記第４領域を有し、
    　前記複数の第２のダイオードの一は、前記第２領域及び前記第４領域を有することを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１のフィンに形成された複数の前記第１領域及び複数の前記第２領域と、
    　前記第２のフィンに形成された複数の前記第３領域及び複数の前記第４領域と、を有し、
    　前記第１のフィンでは、前記第１領域と前記第２領域とが前記第１の方向に交互に配置され、
    　前記第２のフィンでは、前記第３領域と前記第４領域とが前記第１の方向に交互に配置されることを特徴とする請求項５に記載の半導体装置。
  7. 　複数の前記第１のフィンを有する第１の群と、
    　複数の前記第２のフィンを有し、前記第２の方向で前記第１の群と並んで配置される第２の群と、
    　を有することを特徴とする請求項４～６のいずれか１項に記載の半導体装置。
  8. 　前記半導体層に形成され、一部が前記第２絶縁体の下に位置し、前記第１導電型及び前記第２導電型の何れかの導電型を有するウェルを有し、
    　前記ウェルが前記第２ダイオードの電流経路の一部であることを特徴とする請求項４～７のいずれか１項に記載の半導体装置。
  9. 　前記第１のダイオード及び前記第２のダイオード上に形成され、前記第１領域及び前記第４領域を電気的に接続し、それぞれ前記第２の方向に延在する複数の第１の配線と、
    　前記第１のダイオード及び前記第２のダイオード上に形成され、前記第２領域及び前記第３領域を電気的に接続し、それぞれ前記第２の方向に延在する複数の第２の配線と、
    　を有することを特徴とする請求項４～８のいずれか１項に記載の半導体装置。
  10. 　前記半導体層はワイヤ状部分を有し、
    　前記第１のダイオードは、前記ワイヤ状部分を電流経路として有することを特徴とする請求項２又は３に記載の半導体装置。
  11. 　前記第１のダイオード及び前記第２のダイオードは、第１導電型の領域及び前記第１導電型とは異なる第２導電型の領域を共有しており、
    　前記第１の方向及び前記第２の方向の各々について、前記第１導電型の領域及び前記第２導電型の領域が交互に配置されていることを特徴とする請求項２，３，１０のいずれか１項に記載の半導体装置。
  12. 　前記第２の方向について、前記第１導電型の領域の一部と前記第２導電型の領域の一部とが交互に配置されていることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記第１の方向又は前記第２の方向に延在する配線のみにより、前記第１導電型の領域及び前記第２導電型の領域が接続されていることを特徴とする請求項１２に記載の半導体装置。
  14. 　第１導電型の第１領域と、
    　前記第１領域の上方に位置し、前記第１導電型とは異なる第２導電型の第２領域と、
    　前記第２導電型の第３領域と、
    　前記第３領域の上方に位置し、前記第１導電型の第４領域と、を有し、
    　複数の前記第１ダイオードの一は、前記第１領域及び前記第２領域を有し、
    　複数の前記第１ダイオードの別の一は、前記第３領域及び前記第４領域を有し、
    　前記第２のダイオードは、前記第１領域及び前記第３領域を有することを特徴とする請求項１に記載の半導体装置。
  15. 　前記第１のダイオード及び前記第２のダイオードが形成されたダイオード形成領域と、トランジスタが形成されたトランジスタ形成領域とを備えており、
    　前記ダイオード形成領域及び前記トランジスタ形成領域の上方に接続パッドが設けられており、前記ダイオード形成領域及び前記トランジスタ形成領域は、平面視で前記接続パッドに内包されていることを特徴とする請求項１～１４のいずれか１項に記載の半導体装置。
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