CN109219874A - 半导体装置 - Google Patents

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Abstract

作为栅型二极管的第1二极管(DA)沿横向排列，具有栅电极(25)及其两侧的p型区域(22a)以及n型区域(19a)而构成。作为STI型二极管的第2二极管(DB)沿纵向排列，具有p型区域(22a)以及n型区域(19a)、和它们之间的STI元件分离结构(15)而构成。通过该结构，实现ESD保护二极管的低电阻化以及占有面积的减少，且即使发生大浪涌电流也能够可靠地防止静电破坏。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在半导体器件中，存在在向该半导体封装的组装时、处理时产生大浪涌电流，且晶体管等中发生静电破坏(ESD)的情况。为了防止该ESD，在电路结构中附加有ESD保护二极管。产生的浪涌电流不会流过晶体管等，而流过ESD保护二极管，抑制晶体管等的ESD。
被用作ESD保护二极管的二极管大致分为所谓的栅型二极管以及STI型二极管这两种。
栅型二极管是在半导体层(半导体基板)上设置有栅极，且在半导体层的栅极的一侧形成有p型区域，在另一侧形成有n型区域，半导体层的栅极下的部分成为电流路径的二极管。
STI型二极管是在半导体层(半导体基板)形成有p型区域以及n型区域，且在半导体层的p型区域与n型区域之间形成有STI元件分离结构，半导体层的STI元件分离结构下的部分成为电流路径的二极管。
专利文献1:美国公开专利第2005/0275029号
专利文献2:美国专利第9093492号
专利文献3:美国公开专利第2015/0214212号
专利文献4:美国公开专利第2015/0091056号
专利文献5:美国公开专利第2014/0217461号
在ESD保护二极管中，大浪涌电流瞬间流动。因此，对ESD保护二极管施加的电压越低越好，希望ESD保护二极管为低电阻。随着半导体器件的微细化的要求，活性区域的面积也需要缩小。然而，特别是在三维结构的栅型二极管中，由于栅极下的活性区域中的放电路径被活性区域的剖面积限制，所以存在随着半导体器件的微细化而该剖面积变小从而高电阻化的问题。
在ESD保护二极管中，为了应对大浪涌电流，ESD保护二极管需要相对较大的占有面积。随着半导体器件的微细化的要求，考虑到制造性的设计技术(DFM：Design ForManufacturing)变得很重要，从均匀的元件形成的观点来考虑，还需要在ESD保护二极管中配置伪栅极。然而，在STI型二极管中，由于活性区域被伪栅极覆盖，所以存在作为二极管的有效区域减少，而无法确保充分的占有面积的问题。
如上述那样，不管作为ESD保护二极管，使用栅型二极管以及STI型二极管的哪一个，都会发生高电阻化、布局面中的浪费的问题。
发明内容
本发明是为了解决上述的问题而完成的，其目的在于实现具备能够实现低电阻化以及占有面积的减少，且充分应对大浪涌电流的二极管的可靠性较高的半导体装置。
半导体装置的一个方式具备：半导体层；栅极；第1绝缘体，与上述栅极和半导体层相接；第2绝缘体，形成于上述半导体层；第1二极管，在与上述第1绝缘体相接的上述半导体层的部分具有电流路径；以及第2二极管，在与上述第2绝缘体相接的上述半导体层的部分具有电流路径，上述第1二极管和上述第2二极管并联连接。
根据上述的方式，实现具备能够实现低电阻化以及占有面积的减少，且充分应对大浪涌电流的二极管的可靠性较高的半导体装置。
附图说明
图1A是表示第1实施方式的半导体装置的制造方法的示意图。
图1B是接着图1A，表示第1实施方式的半导体装置的制造方法的示意图。
图1C是接着图1B，表示第1实施方式的半导体装置的制造方法的示意图。
图2A是接着图1C，表示第1实施方式的半导体装置的制造方法的示意图。
图2B是接着图1C，表示第1实施方式的半导体装置的制造方法的示意图。
图2C是接着图1C，表示第1实施方式的半导体装置的制造方法的示意图。
图3A是接着图2A，表示第1实施方式的半导体装置的制造方法的示意图。
图3B是接着图2B，表示第1实施方式的半导体装置的制造方法的示意图。
图3C是接着图2C，表示第1实施方式的半导体装置的制造方法的示意图。
图4A是接着图3A，表示第1实施方式的半导体装置的制造方法的示意图。
图4B是接着图3B，表示第1实施方式的半导体装置的制造方法的示意图。
图4C是接着图3C，表示第1实施方式的半导体装置的制造方法的示意图。
图5A是接着图4A，表示第1实施方式的半导体装置的制造方法的示意图。
图5B是接着图4B，表示第1实施方式的半导体装置的制造方法的示意图。
图5C是接着图4C，表示第1实施方式的半导体装置的制造方法的示意图。
图6A是接着图5A，表示第1实施方式的半导体装置的制造方法的示意图。
图6B是接着图5B，表示第1实施方式的半导体装置的制造方法的示意图。
图6C是接着图5C，表示第1实施方式的半导体装置的制造方法的示意图。
图7A是接着图6A，表示第1实施方式的半导体装置的制造方法的示意图。
图7B是接着图6B，表示第1实施方式的半导体装置的制造方法的示意图。
图7C是接着图6C，表示第1实施方式的半导体装置的制造方法的示意图。
图8是接着图7C，表示第1实施方式的半导体装置的制造方法的示意图。
图9A是接着图8，表示第1实施方式的半导体装置的制造方法的示意图。
图9B是接着图8，表示第1实施方式的半导体装置的制造方法的示意图。
图9C是接着图8，表示第1实施方式的半导体装置的制造方法的示意图。
图10A是表示在第1实施方式的半导体装置的制造方法中，形成有其他方式的布线的情况的示意图。
图10B是表示在第1实施方式的半导体装置的制造方法中，形成有其他方式的布线的情况的示意图。
图11A是接着图9B，表示第1实施方式的半导体装置的制造方法的示意图。
图11B是接着图9A，表示第1实施方式的半导体装置的制造方法的示意图。
图12是表示第1实施方式的半导体装置的二极管形成区域的布局结构的简要俯视图。
图13是表示第1实施方式的半导体装置的电路结构的示意图。
图14A是表示第2实施方式的半导体装置的制造方法的示意图。
图14B是接着图14A，表示第2实施方式的半导体装置的制造方法的示意图。
图15A是接着图14B，表示第2实施方式的半导体装置的制造方法的示意图。
图15B是接着图15A，表示第2实施方式的半导体装置的制造方法的示意图。
图16A是接着图15B，表示第2实施方式的半导体装置的制造方法的示意图。
图16B是接着图16A，表示第2实施方式的半导体装置的制造方法的示意图。
图17A是接着图16B，表示第2实施方式的半导体装置的制造方法的示意图。
图17B是接着图17A，表示第2实施方式的半导体装置的制造方法的示意图。
图18A是接着图17B，表示第2实施方式的半导体装置的制造方法的示意图。
图18B是接着图18A，表示第2实施方式的半导体装置的制造方法的示意图。
图19A是接着图18B，表示第2实施方式的半导体装置的制造方法的示意图。
图19B是接着图19A，表示第2实施方式的半导体装置的制造方法的示意图。
图20A是接着图19B，表示第2实施方式的半导体装置的制造方法的示意图。
图20B是接着图20A，表示第2实施方式的半导体装置的制造方法的示意图。
图21是表示第2实施方式的半导体装置的二极管形成区域的布局结构的简要俯视图。
图22是表示在第2实施方式的半导体装置的制造方法中，形成有其它方式的布线的情况的示意图。
图23A是表示第3实施方式的半导体装置的制造方法的示意图。
图23B是接着图23A，表示第3实施方式的半导体装置的制造方法的示意图。
图23C是接着图23B，表示第3实施方式的半导体装置的制造方法的示意图。
图24A是接着图23C，表示第3实施方式的半导体装置的制造方法的示意图。
图24B是接着图24A，表示第3实施方式的半导体装置的制造方法的示意图。
图24C是接着图24A，表示第3实施方式的半导体装置的制造方法的示意图。
图24D是接着图24A，表示第3实施方式的半导体装置的制造方法的示意图。
图25A是接着图24B，表示第3实施方式的半导体装置的制造方法的示意图。
图25B是接着图24C，表示第3实施方式的半导体装置的制造方法的示意图。
图25C是接着图24D，表示第3实施方式的半导体装置的制造方法的示意图。
图26A是接着图25A，表示第3实施方式的半导体装置的制造方法的示意图。
图26B是接着图25B，表示第3实施方式的半导体装置的制造方法的示意图。
图26C是接着图25C，表示第3实施方式的半导体装置的制造方法的示意图。
图27A是接着图26A，表示第3实施方式的半导体装置的制造方法的示意图。
图27B是接着图26B，表示第3实施方式的半导体装置的制造方法的示意图。
图27C是接着图26C，表示第3实施方式的半导体装置的制造方法的示意图。
图28A是接着图27A，表示第3实施方式的半导体装置的制造方法的示意图。
图28B是接着图27B，表示第3实施方式的半导体装置的制造方法的示意图。
图28C是接着图27C，表示第3实施方式的半导体装置的制造方法的示意图。
图29A是接着图28A，表示第3实施方式的半导体装置的制造方法的示意图。
图29B是接着图28B，表示第3实施方式的半导体装置的制造方法的示意图。
图29C是接着图28C，表示第3实施方式的半导体装置的制造方法的示意图。
图30A是接着图29A，表示第3实施方式的半导体装置的制造方法的示意图。
图30B是接着图29B，表示第3实施方式的半导体装置的制造方法的示意图。
图30C是接着图29C，表示第3实施方式的半导体装置的制造方法的示意图。
图31A是接着图30A，表示第3实施方式的半导体装置的制造方法的示意图。
图31B是接着图30B，表示第3实施方式的半导体装置的制造方法的示意图。
图31C是接着图30C，表示第3实施方式的半导体装置的制造方法的示意图。
图32A是接着图31A，表示第3实施方式的半导体装置的制造方法的示意图。
图32B是接着图31B，表示第3实施方式的半导体装置的制造方法的示意图。
图32C是接着图31C，表示第3实施方式的半导体装置的制造方法的示意图。
图33A是接着图32A，表示第3实施方式的半导体装置的制造方法的示意图。
图33B是接着图32B，表示第3实施方式的半导体装置的制造方法的示意图。
图33C是接着图32C，表示第3实施方式的半导体装置的制造方法的示意图。
图34是接着图33A，表示第3实施方式的半导体装置的制造方法的示意图。
图35是接着图34，表示第3实施方式的半导体装置的制造方法的示意图。
图36A是表示第3实施方式的半导体装置的二极管形成区域的布局结构的简要俯视图。
图36B是表示第3实施方式的半导体装置的二极管形成区域的布局结构的简要剖视图。
图37是表示第3实施方式的半导体装置的二极管形成区域的布局结构的其它例子的简要俯视图。
图38是表示第3实施方式的半导体装置的二极管形成区域的布局结构的其它例子的简要俯视图。
具体实施方式
以下，参照附图对具备ESD保护二极管的半导体装置的各实施方式进行详细说明。
(第1实施方式)
以下，对第1实施方式进行说明。图1A～图11是表示本实施方式的半导体装置的制造方法的示意图。
首先，如图1A所示，作为半导体基板，例如准备硅基板11。在以下的各图中，左侧表示二极管形成区域，右侧表示晶体管形成区域。
接着，如图1B所示，形成p型阱12。
详细而言，向硅基板11的表面离子注入p型杂质，而在硅基板11的表层形成p型阱12。
接着，如图1C所示，形成n型阱14。
详细而言，首先，在硅基板11的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，在晶体管形成区域形成具有将硅基板11的表面的n型阱形成区域露出的开口13a的抗蚀剂掩模13。
接下来，使用抗蚀剂掩模13，向从开口13a露出的硅基板11的部分离子注入n型杂质。由此，在晶体管形成区域，在硅基板11的表层，形成与p型阱12邻接的n型阱14。抗蚀剂掩模13通过湿式处理或者灰化处理除去。
接着，如图2A～图2C所示，在将硅基板11加工成肋片(fin)状之后，形成STI元件分离结构15。图2C是俯视图，图2A是沿着图2C中的虚线I－I(横向(X方向))的剖视图，图2B是沿着图2C中的虚线II－II(纵向(Y方向))的剖视图。
详细而言，首先，通过光刻以及干式蚀刻，将硅基板11的p型阱12以及n型阱14的部分加工成以条纹状排列的肋片状。将p型阱12的肋片状部分作为肋片12a，将n型阱14的肋片状部分作为肋片14a。在图2C的二极管形成区域，在附图上侧配置有3根肋片12a，在附图下侧作为3根的组来配置，但其根数并不限于3根。例如肋片12a的组的根数也可以是1根、2根，也可以是例如7根那样的大于3根的数量的根数。另外，与二极管形成区域相同，图2C的晶体管区域的肋片12a以及14a的各自的根数也不限于3根，是任意的。
接下来，通过CVD法等在硅基板11上堆积绝缘膜，例如硅氧化膜，以填充肋片12a、14a间。通过回蚀对所堆积的硅氧化膜进行平坦化，从而在硅基板11上形成以规定厚度的硅氧化膜填充肋片12a、14a间的STI元件分离结构15。
接着，如图3A～图3C所示，形成伪栅极绝缘膜16以及伪栅电极17。图3C是俯视图，图3A是沿着图3C中的虚线I－I的剖视图，图3B是沿着图3C中的虚线II－II的剖视图。
详细而言，首先，对硅基板11的表面进行热氧化，形成热氧化膜。
接下来，通过CVD法等在硅基板11的整个面上堆积多晶硅膜。通过光刻以及干式蚀刻将热氧化膜以及多晶硅膜加工成栅形。通过以上，伪栅极绝缘膜16以及伪栅电极17形成为与肋片12a、14a的长边方向正交的栅形。
接着，如图4A～图4C所示，在二极管形成区域形成n型区域19a，在晶体管形成区域形成n型源极/漏极区域19b。图4C是俯视图，图4A是沿着图4C中的虚线I－I的剖视图，图4B是沿着图4C中的虚线II－II的剖视图。
详细而言，首先，在硅基板11的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，形成具有在二极管形成区域将肋片12a中的n型区域的形成部位露出的开口18a、在晶体管形成区域将肋片12a中的n型源极/漏极区域的形成部位露出的开口18a的抗蚀剂掩模18。
接下来，使用抗蚀剂掩模18，向从开口18a露出的肋片12a的部分离子注入n型杂质。离子注入在成为比n型阱14的n型杂质浓度高浓度的条件下进行。由此，在二极管形成区域在肋片12a形成n型区域19a，在晶体管形成区域在肋片12a形成n型源极/漏极区域19b。抗蚀剂掩模18通过湿式处理或者灰化处理除去。
此外，也可以代替形成n型区域19a以及n型源极/漏极区域19b，除去肋片12a的一部分，外延生长n型半导体层。
接着，如图5A～图5C所示，在二极管形成区域形成p型区域22a，在晶体管形成区域形成p型源极/漏极区域22b。图5C是俯视图，图5A是沿着图5C中的虚线I－I的剖视图，图5B是沿着图5C中的虚线II－II的剖视图。
详细而言，首先，在硅基板11的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，形成具有在二极管形成区域将肋片12a中的p型区域的形成部位露出的开口21a、在晶体管形成区域将肋片14a中的p型源极/漏极区域的形成部位露出的开口21a的抗蚀剂掩模21。
接下来，使用抗蚀剂掩模21，向从开口21a露出的肋片12a、14a的部分离子注入p型杂质。离子注入在成为比p型阱12的p型杂质浓度高浓度的条件下进行。通过以上，在二极管形成区域在肋片12a形成n型区域22a，在晶体管形成区域在肋片14a形成p型源极/漏极区域22b。抗蚀剂掩模21通过湿式处理或者灰化处理除去。
此外，也可以代替形成p型区域22a以及p型源极/漏极区域22b，除去肋片12a、14a的一部分，外延生长p型半导体层。
接着，如图6A～图6C所示，形成栅极绝缘膜24以及栅电极25。图6C是俯视图，图6A是沿着图6C中的虚线I－I的剖视图，图6B是沿着图6C中的虚线II－II的剖视图。在图6C中，省略层间绝缘膜23的图示。
详细而言，首先，通过CVD法等堆积覆盖硅11的整个面的绝缘膜，例如硅氧化膜，形成层间绝缘膜23。通过化学机械研磨(Chemical Mechanical Polishing：CMP)法，对层间绝缘膜23进行平坦化，直到伪栅电极17的上表面露出。之后，例如通过湿式蚀刻选择性地除去伪栅极绝缘膜16以及伪栅电极17。
接下来，通过除去伪栅极绝缘膜16以及伪栅电极17，在形成于层间绝缘膜23的开口内，形成栅极绝缘膜24以及栅电极25。栅极绝缘膜24使用高介电常数材料，栅电极25使用金属材料来形成。
接着，如图7A～图7C所示，形成局部互连(Local interconnect)27。图7C是俯视图，图7A是沿着图7C中的虚线I－I的剖视图，图7B是沿着图7C中的虚线II－II的剖视图。在图7C中，省略层间绝缘膜23、26的图示。
详细而言，首先，通过CVD法等在层间绝缘膜23上堆积绝缘膜，例如硅氧化膜，形成层间绝缘膜26。
接下来，通过光刻以及干式蚀刻对层间绝缘膜23、26进行加工。在二极管形成区域，在层间绝缘膜23、26形成将n型区域19a、22a的表面的一部分露出的开口。在晶体管形成区域，在层间绝缘膜23、26形成将n型源极/漏极区域19b、22b的表面的一部分露出的开口、以及在层间绝缘膜26形成将栅电极25的表面的一部分露出的开口。
接下来，在层间绝缘膜26上以金属材料，例如钛或者氮化钛27a为基底堆积钨27b，以填充各开口。通过CMP法，对所堆积的钛或者氮化钛27a以及钨27b进行平坦化，直至层间绝缘膜26的上表面露出。通过以上，在二极管形成区域，形成与n型区域19a或者22a连接的局部互连27。在晶体管形成区域，分别形成与n型源极/漏极区域19b或者22b、栅电极25连接的局部互连27。
接着，如图8、图9A～图9C所示，形成第1布线层10a。图9A是二极管形成区域的俯视图，图8是晶体管形成区域的俯视图。图9B是沿着图9A中的虚线I－I的剖视图，图9C是沿着图9A中的虚线II－II的剖视图。在图9A中，省略层间绝缘膜23、26、28等的图示。
在本实施方式中，在二极管形成区域，使用所谓的双金属镶嵌法形成第1布线层10a。详细而言，首先，例如通过光刻以及干式蚀刻对硅氧化膜的层间绝缘膜28进行加工，并在层间绝缘膜28形成布线槽、导通孔以及布线槽成为一体的复合槽。
接下来，在层间绝缘膜28上堆积以金属材料，例如氮化钽为基底的铜，以填充布线槽以及复合槽。对于布线槽，所形成的氮化钽以及铜为氮化钽32a(或者氮化钽33a)、铜32b(或者铜33b)。对于复合槽，为一体形成的氮化钽32a以及氮化钽29a(或者氮化钽33a以及氮化钽29a)、一体形成的铜32b以及铜29b(或者铜33b以及铜29b)。通过CMP法，对所堆积的氮化钽以及铜进行平坦化，直至层间绝缘膜28的上表面露出。通过以上，形成在层间绝缘膜28内具备布线32(或者布线33)、以及布线32和导通孔29一体形成的布线结构(或者布线33和导通孔29一体形成的布线结构)的第1布线层10a。
在晶体管形成区域，如图8所示，在层间绝缘膜28内与导通孔29一起形成布线29A，在层间绝缘膜28的表面露出布线29A的表面。
如图9A所示，布线32以及上述的布线结构由在纵向排列的多个栅电极25的上方延伸的部分、与在两侧配置有n型区域19a的局部互连27上的接触插件29连接的部分、以及连接上述的双方的部分的部分一体形成而构成。布线33以及上述的布线结构由在纵向排列的多个栅电极25的上方延伸的部分、与在两侧配置有p型区域22a的局部互连27上的接触插件29连接的部分、以及连接上述的双方的部分的部分一体形成而构成。
在本实施方式中，也可以代替图9A所示的布局，构成为例如图10A的布局。在这种情况下，也与上述相同，使用双金属镶嵌法。在图10A中，为横向的一行的量的栅电极25以及局部互连27每隔一行错开半间距的布局。在该情况下，沿着纵向，交替地配置有n型区域19a的一部分和p型区域22a的一部分。通过构成为这样的布局，能够将布线34、35分别形成为仅沿一个方向(这里是纵向)延伸的形状。具体而言，布线34、35与沿纵向交替地排列的多个栅电极25的上方以及局部互连27连接并延伸。在该结构中，布线的图案化时的曝光变得容易(容易应用双图案化。)。
在图10A中，图示出了对二极管上的纵向的布线34、35分别进行连接的横向的布线34、35，但例如也可以将纵向的布线34、35配置于多层布线结构的第1层，将横向的布线34、35配置于第2层。第1层的布线34、35和第2层的布线34、35也可以分别通过导通孔连接。通过形成这样布线，例如容易形成例如交替地层叠具有沿横向延伸的布线的布线层和具有沿纵向延伸的布线的布线层的多层布线结构。因此，在各布线层对布线进行图案化时容易应用双图案化。
另外，也考虑了构成为如图10B那样的布局。在该情况下，将导通孔29按照每个p型、n型的导电型向纵向(Y方向)移位来配置，通过沿横向延伸的布线34、35连接每个导电型的导通孔29，并使布线34、35沿纵向延伸。在该结构中，布线的图案化时的曝光变得容易(容易应用双图案化。)。在该情况下，也可以将布线34、35的横向的延伸部分和纵向的延伸部分形成为不同的层。
在此之后，如图11A所示，层叠形成多个布线层，并在最上层形成连接焊盘36。
详细而言，在第1布线层10a上层叠多层，例如4层(第2布线层10b、第3布线层10c、第4布线层10d、第5布线层10e)成为多层布线结构。在最上层，形成与多层布线结构连接的以铝等为材料的连接焊盘36。在这里，如图11B所示，连接焊盘36配置为在二极管形成区域以及晶体管形成区域的上方，在俯视时内含二极管形成区域以及晶体管形成区域。在图11B中，用37表示半导体芯片的外周部分。此外，布线层的数量并不限于4层，也可以为4层以上，例如10层以上。另外，也可以如图13的电路结构图那样，使二极管形成区域的第1二极管Da以及第2二极管Db与上方的连接焊盘36电连接。
通过以上，形成本实施方式的半导体装置。
在本实施方式中，如图9A那样，在二极管形成区域，作为ESD保护二极管，形成第1二极管DA以及第2二极管DB，两者并联连接。在晶体管形成区域，形成有PMOS晶体管以及NMOS晶体管。
第1二极管DA是具有栅电极25，且在栅电极25的附近的肋片12a形成电流路径的栅型二极管。第2二极管DB是具有STI元件分离结构15，且在STI元件分离结构15的附近的肋片12a形成电流路径的STI型二极管。
图12是表示本实施方式中的半导体装置的二极管形成区域的布局结构的简要俯视图。
在二极管形成区域，多个栅电极25排列成矩阵状，在横向以及纵向各方向，p型区域22a以及n型区域19a交替地配置成所谓的棋盘格状。在图12中，为了方便，将具有栅电极25以及p型区域22a的区域记作p型区域1，将具有栅电极25以及n型区域19a的区域记作n型区域2。由于在横向以及纵向，p型区域1、2交替地配置，所以p型和n型的离子注入的边界部位增多，但该边界部位全部位于STI元件分离结构15，制造时的掩模偏差的允许范围较大。
在第1二极管DA和第2二极管DB中，共享p型区域22a以及n型区域19a。第1二极管DA沿横向排列，具有栅电极25及其两侧的p型区域22a以及n型区域19a而构成。第2二极管DB沿纵向排列，具有p型区域22a以及n型区域19a、和它们之间的STI元件分离结构15而构成。
将本实施方式的半导体装置的电路结构示于图13所示。在图13中，以沿横向排列的多个第1二极管DA为代表记作二极管An(n＝1，2，…)。以沿纵向排列的多个第2二极管DB为代表记作二极管Bn(n＝1，2，…)。在本实施方式中，二极管An、Bn并联连接。因此，在从I/O端子流过浪涌电流的情况下，抑制浪涌电流通过CMOS晶体管(p型MOS晶体管以及n型MOS晶体管)，而使其通过两种电流路径P1、P2。电流路径P1是通过二极管An、电源轨夹、VSS端子的路径。电流路径P2是通过二极管Bn、电源轨夹、VSS端子的路径。通过该结构，与如以往技术那样，ESD保护二极管仅是栅型二极管或者仅是STI型二极管的情况相比较，电流路径增加，实现ESD保护二极管的低电阻化。另外，如本实施方式这样，通过交替地配置p型区域1以及n型区域2，与以往技术的情况相比较，能够减少ESD保护二极管的占有面积。
如以上说明的那样，根据本实施方式，实现具备能够实现低电阻化以及占有面积的减少，且充分应对大浪涌电流的ESD保护二极管的可靠性较高的半导体装置。
(第2实施方式)
以下，对第2实施方式进行说明。在本实施方式中，公开具备应用了所谓的纵型晶体管结构的ESD保护二极管的半导体装置。图14A～图22是表示本实施方式的半导体装置的制造方法的示意图。
首先，如图14A所示，作为半导体基板，例如准备硅基板41。在以下的各图中，左侧表示二极管形成区域，右侧表示晶体管形成区域。
接着，如图14B所示，形成p型阱42。
详细而言，向硅基板41的表面离子注入p型杂质，并在硅基板41的表层形成p型阱42。
接着，如图15A所示，形成n型阱44。
详细而言，首先，在硅基板41的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，在晶体管形成区域，形成具有将硅基板41的表面的n型阱形成区域露出的开口43a的抗蚀剂掩模43。
接下来，使用抗蚀剂掩模43，向从开口43a露出的硅基板41的部分离子注入n型杂质。由此，在晶体管形成区域，在硅基板41的表层，形成与p型阱42邻接的n型阱44。抗蚀剂掩模43通过湿式处理或者灰化处理除去。
接着，如图15B所示，形成STI元件分离结构45。
详细而言，通过光刻以及干式蚀刻对硅基板41的元件分离区域进行加工，在元件分离区域形成槽。通过CVD法等在硅基板41上堆积绝缘膜，例如硅氧化膜，以填充槽内。通过回蚀对所堆积的硅氧化膜进行平坦化，在硅基板41的表层形成利用硅氧化膜填充元件分离区域的槽内的STI元件分离结构45。
接着，如图16A所示，将硅基板41加工成柱状。
详细而言，在硅基板41上形成例如由硅氮化膜构成的硬掩模46，并使用该硬掩模46，对硅基板41的p型阱42以及n型阱44的部分进行干式蚀刻。由此，将硅基板41加工成柱状。将p型阱42的柱状部分作为柱状突起42a，将n型阱44的柱状部分作为柱状突起44a。
接着，如图16B所示，在二极管形成区域形成p型区域48a，在晶体管形成区域形成p型源极/漏极区域48b。
详细而言，首先，在硅基板41的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，形成具有在二极管形成区域将柱状突起42a的周边的p型区域的形成部位露出的开口47a、在晶体管形成区域将柱状突起44a的周边的p型源极/漏极区域的形成部位露出的开口47a的抗蚀剂掩模47。
接下来，使用抗蚀剂掩模47，向从开口47a露出的柱状突起42a的周边部分离子注入p型杂质。离子注入在成为比p型阱42的p型杂质浓度高浓度的条件下进行。由此，在二极管形成区域在柱状突起42a的周边形成p型区域48a，在晶体管形成区域在柱状突起44a的周边形成p型源极/漏极区域48b。抗蚀剂掩模47通过湿式处理或者灰化处理除去。
接着，如图17A所示，在二极管形成区域形成n型区域51a，在晶体管形成区域形成n型源极/漏极区域51b。
详细而言，首先，在硅基板41的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，形成具有在二极管形成区域将柱状突起42a的周边的n型区域的形成部位露出的开口49a、在晶体管形成区域将柱状突起42a的周边的n型源极/漏极区域的形成部位露出的开口49a的抗蚀剂掩模49。
接下来，使用抗蚀剂掩模49，向从开口49a露出的柱状突起42a的周边部分离子注入n型杂质。离子注入在成为比n型阱44的n型杂质浓度高浓度的条件下进行。由此，在二极管形成区域在柱状突起42a的周边形成n型区域51a，在晶体管形成区域在柱状突起42a的周边形成n型源极/漏极区域51b形成。抗蚀剂掩模49通过湿式处理或者灰化处理除去。
接着，如图17B所示，形成栅极绝缘膜52。
详细而言，对硅基板41的表面进行热氧化。此时，在二极管形成区域，从柱状突起42a的侧面到p型区域48a的表面或者n型区域51a的表面形成栅极绝缘膜52。在晶体管形成区域，从柱状突起44a的侧面到p型源极/漏极区域48b的表面以及从柱状突起42a的侧面到n型源极/漏极区域51b的表面，分别形成栅极绝缘膜52。
接着，如图18A所示，形成栅电极53。
详细而言，在硅基板41的整个面，通过CVD法例如堆积多晶硅膜，并对其整个面进行回蚀。多晶硅膜仅残存于经由栅极绝缘膜52的柱状突起42a、44a的侧面，形成栅电极53。此时，在晶体管形成区域，残存比栅电极53厚的多晶硅膜53a，以填充柱状突起42a、44a的侧面与STI元件分离结构45之间。
接着，如图18B所示，形成层间绝缘膜54。
详细而言，通过CVD法等在硅基板41的整个面堆积绝缘膜，例如硅氧化膜。通过CMP法，对该硅氧化膜进行平坦化，直至硬掩模46的上表面露出。通过以上，形成从表面硬掩模46的上表面露出的层间绝缘膜54。
接着，如图19A所示，形成Si层55。
详细而言，首先，例如通过湿式蚀刻选择性地除去硬掩模46。之后，半导体层在这里是Si层55从在层间绝缘膜54的表面下露出的柱状突起42a、44a的上表面外延生长。
接着，如图19B所示，在二极管形成区域形成p型区域57a，在晶体管形成区域形成p型源极/漏极区域57b。
详细而言，首先，在层间绝缘膜54的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，形成具有在二极管形成区域将柱状突起42a上的Si层55的上表面露出的开口56a、在晶体管形成区域将柱状突起44a上的Si层55的上表面露出的开口56a的抗蚀剂掩模56。
接下来，使用抗蚀剂掩模56，向从开口56a露出的柱状突起42a、44a的上表面部分离子注入p型杂质。通过以上，在二极管形成区域在Si层55形成p型区域57a，在晶体管形成区域在Si层55形成p型源极/漏极区域57b。抗蚀剂掩模56通过湿式处理或者灰化处理除去。
接着，如图20A所示，在二极管形成区域形成n型区域59a，在晶体管形成区域形成n型源极/漏极区域59b。
详细而言，首先，在层间绝缘膜54的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，在二极管形成区域以及晶体管形成区域，分别形成具有将柱状突起42a上的Si层55的上表面露出的开口58a的抗蚀剂掩模58。
接下来，使用抗蚀剂掩模58，向从开口58a露出的柱状突起42a的上表面部分离子注入n型杂质。通过以上，在二极管形成区域在Si层55形成n型区域59a，在晶体管形成区域在Si层55形成n型源极/漏极区域59b。抗蚀剂掩模58通过湿式处理或者灰化处理除去。
接着，如图20B所示，形成接触插件62a～62c。
详细而言，首先，通过CVD法等在层间绝缘膜54上堆积绝缘膜，例如硅氧化膜，形成层间绝缘膜61。
接下来，通过光刻以及干式蚀刻，对栅极绝缘膜52以及层间绝缘膜54、61进行加工。由此，在二极管形成区域，形成在层间绝缘膜61将p型区域57a以及n型区域59a的表面的一部分露出的开口、和在栅极绝缘膜52以及层间绝缘膜54、61将p型区域48a以及n型区域51a的表面的一部分露出的开口。在晶体管形成区域，形成在层间绝缘膜61将p型源极/漏极区域57b以及n型源极/漏极区域59b的表面的一部分露出的开口、在栅极绝缘膜52以及层间绝缘膜54、61将p型源极/漏极区域48b以及n型源极/漏极区域51b的表面的一部分露出的开口、以及在层间绝缘膜54、61将多晶硅膜53a的表面的一部分露出的开口。
接下来，在层间绝缘膜61上堆积以金属材料，例如钛或者氮化钛为基底的钨，以填充各开口。通过CMP法，对所堆积的钛或者氮化钛以及钨进行平坦化，直至层间绝缘膜61的上表面露出。通过以上，在二极管形成区域，形成分别与p型区域57a以及n型区域59a连接的接触插件62a、以及分别与p型区域48a以及n型区域51a连接的接触插件62b。在晶体管形成区域，形成分别与p型源极/漏极区域57b以及n型源极/漏极区域59b连接的接触插件62a、分别与p型源极/漏极区域48b以及n型源极/漏极区域51b连接的接触插件62b、以及与多晶硅膜53a连接的接触插件62c。图21是表示本实施方式的半导体装置的二极管形成区域的布局结构的简要俯视图。在图21中，省略层间绝缘膜54、61以及接触插件62a～62c的图示。
在此之后，与第1实施方式相同，形成多层布线结构以及连接焊盘，作成本实施方式的半导体装置。连接焊盘配置为在二极管形成区域以及晶体管形成区域的上方，在俯视时内含二极管形成区域以及晶体管形成区域。
在本实施方式中，也与第1实施方式相同，也可以将多层布线结构的第1布线层形成为图22那样。在该情况下，为横向的一行的量的p型区域57a以及n型区域59a每隔一行错开半间距的布局。通过构成这样的布局，能够将第1布线层的布线63、64分别形成为仅沿一个方向(在这里为纵向)延伸的形状。具体而言，布线63、64与沿纵向交替地排列的多个(在图示的例子中为2个)p型区域57a以及多个(在图示的例子中为2个)接触插件65连接，或者与沿纵向交替地排列的多个(在图示的例子中为2个)n型区域59a以及多个(在图示的例子中为2个)接触插件65连接并延伸。在该结构中，布线的图案化时的曝光变得容易(容易应用双图案化。)。
在本实施方式中，如图20B和图21所示，在二极管形成区域作为ESD保护二极管，形成第1二极管DA以及第2二极管DB，两者以并联的方式连接。如图20B那样，在晶体管形成区域形成有PMOS晶体管以及NMOS晶体管。
第1二极管DA为具有栅电极53，且在栅电极25的附近的柱状突起42a形成电流路径的栅型二极管。第2二极管DB为具有STI元件分离结构45，且在STI元件分离结构45的附近的p型阱42形成电流路径的STI型二极管。
如图21所示，在二极管形成区域，在横向以及纵向的各方向，p型区域48a以及n型区域51a交替地配置成所谓的棋盘格状。在一个p型区域48a，形成有规定量例如4根柱状突起42a，该柱状突起42a的上表面形成有n型区域59a，在侧面经由栅极绝缘膜52形成有栅电极53。在一个n型区域51a，形成有规定量例如4根柱状突起42a，该柱状突起42a的上表面形成有p型区域57a，在侧面经由栅极绝缘膜52形成有栅电极53。
在第1二极管DA和第2二极管DB，共享p型区域48a或者n型区域51a。第1二极管DA沿横向以及纵向排列，具有栅电极53和柱状突起42a的周围的p型区域48a(或者n型区域51a)以及上表面的n型区域59a(或者p型区域57a)而构成。第2二极管DB沿横向以及纵向排列，具有p型区域48a以及n型区域51a、它们之间的STI元件分离结构45而构成。
在本实施方式的半导体装置中，在二极管形成区域，如图21那样，在横向以及纵向双方，配设有作为栅型二极管的多个第1二极管DA以及作为STI型二极管的多个第2二极管DB。第1二极管DA以及第2二极管DB并联连接。通过该结构，在产生浪涌电流的情况下，与第1实施方式的图13相同，形成两种电流路径。因此，与如以往技术那样，ESD保护二极管仅为栅型二极管或者仅为STI型二极管的情况相比较，电流路径增加，实现ESD保护二极管的低电阻化。另外，如本实施方式这样，通过交替地配置p型区域48a以及n型区域51a，与以往技术的情况相比较，能够减少ESD保护二极管的占有面积。
如以上说明的那样，根据本实施方式，实现具备能够实现低电阻化以及占有面积的减少，且充分应对大浪涌电流的ESD保护二极管的可靠性较高的半导体装置。
(第3实施方式)
以下，对第3实施方式进行说明。在本实施方式中，公开具备应用了所谓的纳米线结构的ESD保护二极管的半导体装置。图23A～图38是表示本实施方式的半导体装置的制造方法的示意图。
首先，如图23A所示，作为半导体基板，例如准备硅基板71。在以下的各图中，左侧表示二极管形成区域，右侧表示晶体管形成区域。
接着，如图23B所示，形成p型阱72。
详细而言，向硅基板71的表面离子注入p型杂质，在硅基板71的表层形成p型阱72。
接着，如图23C所示，形成n型阱74。
详细而言，首先，在硅基板71的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，在晶体管形成区域，形成具有将硅基板71的表面的n型阱形成区域露出的开口73a的抗蚀剂掩模73。
接下来，使用抗蚀剂掩模73，向从开口73a露出的硅基板71的部分离子注入n型杂质。由此，在晶体管形成区域，在硅基板71的表层，形成与p型阱72邻接的n型阱74。抗蚀剂掩模73通过湿式处理或者灰化处理除去。
接着，如图24A所示，交替地层叠SiGe层75以及Si层76。
详细而言，在硅基板71上，交替地层叠各多层例如两层2种半导体层，在这里是SiGe层75以及Si层76。此外，层叠的层数并不限于各两层。例如也可以各层叠一层SiGe层75和Si层76，也可以各层叠比两层多的层数。另外，也可以按照Si层76、SiGe层75的顺序层叠。
接着，如图24B～图24D所示，在将硅基板71加工成肋片状之后，形成STI元件分离结构77。图24D是俯视图，图4B是沿着图24D中的虚线I－I的剖视图，图24C是沿着图24D中的虚线II－II的剖视图。
详细而言，首先，通过光刻以及干式蚀刻，将硅基板71的p型阱12以及n型阱14的一部分和SiGe层75以及Si层76的层叠结构加工成沿横向以及纵向排列的肋片状。
接下来，通过CVD法等在硅基板71上堆积绝缘膜，例如硅氧化膜，以填充层叠结构间。通过回蚀对所堆积的硅氧化膜进行平坦化，从而在硅基板71上形成以规定厚度的硅氧化膜填充层叠结构间的STI元件分离结构77。
接着，如图25B～图25C所示，向SiGe层75以及Si层76的层叠结构离子注入p型杂质、n型杂质。图25C是俯视图，图25A是沿着图25C中的虚线I－I的剖视图，图25B是沿着图25C中的虚线II－II的剖视图。
详细而言，形成规定的抗蚀剂掩模，并在二极管形成区域，向p型阱72上的层叠结构离子注入p型杂质。在晶体管形成区域，向p型阱72上的层叠结构离子注入p型杂质，向n型阱74上的层叠结构离子注入n型杂质。抗蚀剂掩模通过湿式处理或者灰化处理除去。
接着，如图26B～图26C所示，在牺牲栅电极78及其侧面形成侧壁79。图26C是俯视图，图26A是沿着图26C中的虚线I－I的剖视图，图26B是沿着图26C中的虚线II－II的剖视图。
详细而言，首先通过CVD法等，在硅基板71的整个面，将多晶硅膜堆积填充层叠结构的厚度。通过光刻以及干式蚀刻对多晶硅膜进行加工，多晶硅膜剩为横跨沿纵向排列的2根层叠结构的形状。通过以上，形成牺牲栅电极78。
接下来，通过CVD法等，在硅基板71的整个面堆积绝缘膜，例如硅氧化膜，并对硅氧化膜的整个面进行回蚀。硅氧化膜仅残存于牺牲栅电极78的侧面，形成侧壁79。
此外，也可以在形成牺牲栅电极78之前，在SiGe层75以及Si层76的层叠结构的表面形成硅氧化膜等绝缘膜。通过形成该绝缘膜，抑制通过除去后述的牺牲栅电极78的工序除去层叠结构。
接着，如图27A～图27C所示，在二极管形成区域形成n型区域82a，在晶体管形成区域形成n型源极/漏极区域82b。图27C是俯视图，图27A是沿着图27C中的虚线I－I的剖视图，图27B是沿着图27C中的虚线II－II的剖视图。
详细而言，首先，在硅基板71的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，形成具有在二极管形成区域将层叠结构中的n型区域的形成部位露出的开口81a、在晶体管形成区域将层叠结构中的n型源极/漏极区域的形成部位露出的开口81a的抗蚀剂掩模81。
接下来，使用抗蚀剂掩模81，向从开口81a露出的层叠结构的部分离子注入n型杂质。离子注入在成为比n型阱74以及层叠结构的n型杂质浓度高浓度的条件下进行。通过以上，在二极管形成区域在层叠结构形成n型区域82a，在晶体管形成区域在层叠结构形成n型源极/漏极区域82b。抗蚀剂掩模82通过湿式处理或者灰化处理除去。
接着，如图28A～图28C所示，在二极管形成区域形成p型区域84a，在晶体管形成区域形成p型源极/漏极区域84b。图28C是俯视图，图28A是沿着图28C中的虚线I－I的剖视图，图28B是沿着图28C中的虚线II－II的剖视图。
详细而言，首先，在硅基板71的表面涂覆抗蚀剂，并通过光刻对抗蚀剂进行加工。通过以上，形成具有在二极管形成区域将层叠结构中的p型区域的形成部位露出的开口83a、在晶体管形成区域将层叠结构中的p型源极/漏极区域的形成部位露出的开口83a的抗蚀剂掩模83。
接下来，使用抗蚀剂掩模83，向从开口83a露出的层叠结构的部分离子注入p型杂质。离子注入在成为比p型阱72以及层叠结构的p型杂质浓度高浓度的条件下进行。通过以上，在二极管形成区域在层叠结构形成p型区域84a，在晶体管形成区域在层叠结构形成p型源极/漏极区域84b。抗蚀剂掩模83通过湿式处理或者灰化处理除去。
接着，如图29A～图29C所示，形成层间绝缘膜85。图29C是俯视图，图29A是沿着图29C中的虚线I－I的剖视图，图29B是沿着图29C中的虚线II－II的剖视图。
详细而言，通过CVD法等在硅基板71的整个面堆积绝缘膜，例如硅氧化膜。通过CMP法，对该硅氧化膜进行平坦化，直至牺牲栅电极78的上表面露出。通过以上，形成从表面露出牺牲栅电极78的上表面的层间绝缘膜85。
接着，如图30A～图30C所示，除去牺牲栅电极78。图30C是俯视图，图30A是沿着图30C中的虚线I－I的剖视图，图30B是沿着图30C中的虚线II－II的剖视图。
详细而言，例如通过湿式蚀刻，选择性地除去牺牲栅电极78。此时，在形成有牺牲栅电极78的部分形成空隙86，SiGe层75以及Si层76的层叠结构从空隙86露出。
接着，如图31A～图31C所示，除去层叠结构的SiGe层75或者Si层76。图31C是俯视图，图31A是沿着图31C中的虚线I－I的剖视图，图31B是沿着图31C中的虚线II－II的剖视图。
详细而言，例如通过湿式蚀刻，选择性地除去层叠结构的SiGe层75或者Si层76，例如SiGe层75。此时，在Si层76间形成空隙，与空隙86连通。图示连通的空隙87。此外，在图26A～图26C的工序中，在形成牺牲栅电极78之前，在SiGe层75以及Si层76的层叠结构的表面形成有硅氧化膜等绝缘膜的情况下，在SiGe层75的除去工序之前除去该绝缘膜。
接着，如图32A～图32C所示，形成栅极绝缘膜88。图32C是俯视图，图32A是沿着图32C中的虚线I－I的剖视图，图32B是沿着图32C中的虚线II－II的剖视图。
详细而言，对在空隙87内露出的Si层76的表面进行热氧化。由此，在Si层76的表面形成栅极绝缘膜88。此外，也可以代替通过热氧化形成栅极绝缘膜88，作为栅极绝缘膜形成高介电膜。
接着，如图33A～图33C所示，形成栅电极89。图33C是俯视图，图33A是沿着图33C中的虚线I－I的剖视图，图33B是沿着图33C中的虚线II－II的剖视图。
详细而言，在层间绝缘膜85上作为电极材料堆积例如多晶硅膜，以填充空隙87。通过CMP法，对多晶硅膜进行平坦化，直至层间绝缘膜85的表面露出。通过以上，填充空隙87来形成经由Si层76和栅极绝缘膜88对置的栅电极89。此外，也可以代替通过多晶硅膜形成栅电极89，作为栅电极的材料形成氮化钛、氮化钽等。
接着，如图34所示，形成接触插件92a、92b。
详细而言，首先，通过CVD法等在层间绝缘膜85上堆积绝缘膜，例如硅氧化膜，形成层间绝缘膜91。
接下来，通过光刻以及干式蚀刻，对层间绝缘膜85、91进行加工。由此，在二极管形成区域，在层间绝缘膜85、91形成将p型区域84a以及n型区域82a的表面的一部分露出的开口。在晶体管形成区域，形成在层间绝缘膜85、91将p型源极/漏极区域84b以及n型源极/漏极区域82b的表面的一部分露出的开口、和在层间绝缘膜91将栅电极89的表面的一部分露出的开口。
接下来，在层间绝缘膜91上堆积以金属材料，例如钛或者氮化钛为基底的钨，以填充各开口。通过CMP法，对所堆积的钛或者氮化钛以及钨进行平坦化，直至层间绝缘膜91的上表面露出。通过以上，在二极管形成区域，形成分别与p型区域84a以及n型区域82a连接的接触插件92a。在晶体管形成区域，形成分别与p型源极/漏极区域84b以及n型源极/漏极区域82b连接的接触插件92a、以及与栅电极89连接的接触插件92b。
接着，与第1实施方式相同，形成第1布线层。将在二极管形成区域构成第1布线层的布线93、94示于图35。在图35中，省略层间绝缘膜85、91等的图示。
布线93、94是在沿纵向排列的多个栅电极89的上方延伸的部分、和与p型区域84a上的接触插件92a或者n型区域82a上的接触插件92a连接的部分一体形成而构成。
在此之后，与第1实施方式相同，形成包含第1布线层的多层布线结构以及连接焊盘，构成本实施方式的半导体装置。连接焊盘配置为在二极管形成区域以及晶体管形成区域的上方，在俯视时内含二极管形成区域以及晶体管形成区域。
在本实施方式中，如图34所示，在二极管形成区域作为ESD保护二极管，形成第1二极管DA以及第2二极管DB，且两者并联连接。如图34所示，在晶体管形成区域形成有PMOS晶体管以及NMOS晶体管。
第1二极管DA是具有栅电极89，在栅电极98的附近的Si层76形成电流路径的栅型二极管。第2二极管DB是具有STI元件分离结构77，在STI元件分离结构77的附近的p型阱72形成电流路径的STI型二极管。
图36A是表示本实施方式中的半导体装置的二极管形成区域的布局结构的简要俯视图。图36B是沿着图36A中的虚线I－I的简要剖视图。
在二极管形成区域，多个栅电极89排列成矩阵状，在横向以及纵向的各方向，2个p型区域84a以及2个n型区域82a交替地配置成所谓的棋盘格状。
在第1二极管DA和第2二极管DB，共享p型区域84a以及n型区域82a。第1二极管DA沿横向排列，具有栅电极89及其两侧的p型区域84a以及n型区域82a而构成。第2二极管DB沿横向以及纵向排列，具有p型区域84a以及n型区域82a、和它们之间的STI元件分离结构77而构成。
在本实施方式的半导体装置中，在二极管形成区域，如上述那样，在横向形成有作为栅型二极管的多个第1二极管DA，在横向以及纵向形成有作为STI型二极管的多个第2二极管DB。第1二极管DA以及第2二极管DB并联连接。通过该结构，与第1实施方式的图13相同，在产生浪涌电流的情况下，形成两种电流路径。因此，与如以往技术那样，ESD保护二极管仅是栅型二极管或者仅是STI型二极管的情况相比较，电流路径增加，实现ESD保护二极管的低电阻化。另外，如本实施方式这样，通过交替地配置p型区域84a以及n型区域82a，与以往技术的情况相比较，能够减小ESD保护二极管的占有面积。
作为本实施方式中的半导体装置的二极管形成区域的布局，也可以代替图36A的布局，例如图37那样构成。在图37中，将邻接的2个p型区域84a以及邻接的2个n型区域82a分别连接而一体形成。通过该结构，作为STI型二极管的第2二极管的区域增加，进一步实现低电阻化。另外，由于p型区域84a以及n型区域82a的面积增加，所以接触插件的连接变得容易。
另外，作为本实施方式中的半导体装置的二极管形成区域的布局，也可以例如图38那样构成。在图38中，在横向，邻接地形成有…p型区域84a、栅电极89、n型区域82a、栅电极89…。在横向形成有作为栅型二极管的多个第1二极管DA，在纵向形成有作为STI型二极管的多个第2二极管DB。通过该结构，能够等间隔并且高密度地配设多个栅电极89。
如以上说明的那样，根据本实施方式，实现具备能够实现低电阻化以及占有面积的减少，且充分应对大浪涌电流的ESD保护二极管的可靠性较高的半导体装置。
此外，上述实施方式均仅表示在实施本发明时的具体化的例子，不能通过这些限定性地解释本发明的技术范围。即，本发明能够不脱离其技术思想、或者其主要的特征地以各种方式来实施。
半导体装置的一个方式是具备ESD保护二极管的可靠性较高的半导体装置，实现ESD保护二极管的低电阻化以及占有面积的减少，且即使产生大浪涌电流也能够可靠地防止静电破坏。
权利要求书(按照条约第19条的修改)
1.[修正后]一种半导体装置，其特征在于，具备：
半导体层；
栅极；
第1绝缘体，与上述栅极和半导体层相接；
第2绝缘体，形成于上述半导体层；
作为电流路径具有与上述第1绝缘体相接的上述半导体层的部分的多个第1二极管；以及
作为电流路径具有与上述第2绝缘体相接的上述半导体层的部分的多个第2二极管，
多个上述第1二极管排列于第1方向，
多个上述第2二极管排列于与上述第1方向不同的第2方向，
上述第1二极管和上述第2二极管并联连接。
2.[修正后]一种半导体装置，其特征在于，具备：
半导体层；
栅极；
第1绝缘体，与上述栅极和半导体层相接；
第2绝缘体，形成于上述半导体层；
作为电流路径具有与上述第1绝缘体相接的上述半导体层的部分的多个第1二极管；以及
作为电流路径具有与上述第2绝缘体相接的上述半导体层的部分的多个第2二极管，
多个上述第1二极管排列于第1方向，
多个上述第2二极管排列于上述第1方向以及与上述第1方向不同的第2方向，
上述第1二极管和上述第2二极管并联连接。
3.[修正后]根据权利要求1所述的半导体装置，其特征在于，
上述半导体层具有沿上述第1方向延伸，且并排位于上述第2方向的第1肋片以及第2肋片，
并具有：
第1导电型的第1区域，形成于上述第1肋片；
第2导电型的第2区域，形成于上述第1肋片，且与上述第1导电型不同；以及
上述第2导电型的第3区域，形成于上述第2肋片，
上述多个第1二极管之一具有上述第1区域和上述第2区域，
上述多个第2二极管之一具有上述第1区域和上述第3区域。
4.[修正后]根据权利要求3所述的半导体装置，其特征在于，
具有上述第1导电型的第4区域，形成于上述第2肋片，
上述多个第1二极管之一具有上述第3区域和上述第4区域，
上述多个第2二极管之一具有上述第2区域和上述第4区域。
5.[修正后]根据权利要求4所述的半导体装置，其特征在于，具有：
形成于上述第1肋片的多个上述第1区域和多个上述第2区域；以及
形成于上述第2肋片的多个上述第3区域和多个上述第4区域，
在上述第1肋片，上述第1区域和上述第2区域在上述第1方向交替地配置，
在上述第2肋片，上述第3区域和上述第4区域在上述第1方向交替地配置。
6.[修正后]根据权利要求3～5中任一项所述的半导体装置，其特征在于，具有：
第1组，具有多个上述第1肋片；以及
第2组，具有多个上述第2肋片，在上述第2方向上与上述第1组并排配置。
7.[修正后]根据权利要求3～6中任一项所述的半导体装置，其特征在于，
具有形成于上述半导体层，一部分位于上述第2绝缘体的下方，具有上述第1导电型以及上述第2导电型的任意一种导电型的阱，
上述阱是上述第2二极管的电流路径的一部分。
8.[修正后]根据权利要求3～7中任一项所述的半导体装置，其特征在于，具有：
形成在上述第1二极管和上述第2二极管上，将上述第1区域和上述第4区域电连接，且分别沿上述第2方向延伸的多个第1布线；以及
形成在上述第1二极管和上述第2二极管上，将上述第2区域和上述第3区域电连接，且分别沿上述第2方向延伸的多个第2布线。
9.[修正后]根据权利要求1或2所述的半导体装置，其特征在于，
上述半导体层具有线状部分，
上述第1二极管作为电流路径具有上述线状部分。
10.[修正后]根据权利要求1、2、9中任一项所述的半导体装置，其特征在于，
上述第1二极管和上述第2二极管共享第1导电型的区域以及与上述第1导电型不同的第2导电型的区域，
在上述第1方向和上述第2方向，分别交替地配置有上述第1导电型的区域和上述第2导电型的区域。
11.[修正后]根据权利要求10所述的半导体装置，其特征在于，
在上述第2方向，交替地配置有上述第1导电型的区域的一部分和上述第2导电型的区域的一部分。
12.[修正后]根据权利要求11所述的半导体装置，其特征在于，
仅通过沿上述第1方向或者上述第2方向延伸的布线，连接上述第1导电型的区域和上述第2导电型的区域。
13.[修正后]一种半导体装置，其特征在于，具备：
半导体层；
栅极；
第1绝缘体，与上述栅极和半导体层相接；
第2绝缘体，形成于上述半导体层；
作为电流路径具有与上述第1绝缘体相接的上述半导体层的部分的多个第1二极管；
作为电流路径具有与上述第2绝缘体相接的上述半导体层的部分的多个第2二极管；
第1导电型的第1区域；
第2导电型的第2区域，位于上述第1区域的上方，且与上述第1导电型不同；
上述第2导电型的第3区域；以及
上述第1导电型的第4区域，位于上述第3区域的上方，
多个上述第1二极管之一具有上述第1区域和上述第2区域，
多个上述第1二极管的另一个具有上述第3区域和上述第4区域，
上述第2二极管具有上述第1区域和上述第3区域，
上述第1二极管和上述第2二极管并联连接。
14.[修正后]根据权利要求1～13中任一项所述的半导体装置，其特征在于，
具备形成有上述第1二极管和上述第2二极管的二极管形成区域和形成有晶体管的晶体管形成区域，
在上述二极管形成区域和上述晶体管形成区域的上方设置有连接焊盘，在俯视时上述二极管形成区域和上述晶体管形成区域内含于上述连接焊盘。
15.(删除)

Claims (15)

1.一种半导体装置，其特征在于，具备：
半导体层；
栅极；
第1绝缘体，与上述栅极和半导体层相接；
第2绝缘体，形成于上述半导体层；
第1二极管，作为电流路径具有与上述第1绝缘体相接的上述半导体层的部分；以及
第2二极管，作为电流路径具有与上述第2绝缘体相接的上述半导体层的部分，
上述第1二极管和上述第2二极管并联连接。
2.根据权利要求1所述的半导体装置，其特征在于，
多个上述第1二极管排列于第1方向，多个上述第2二极管排列于与上述第1方向不同的第2方向。
3.根据权利要求1所述的半导体装置，其特征在于，
多个上述第1二极管排列于第1方向，多个上述第2二极管排列于上述第1方向以及与上述第1方向不同的第2方向。
4.根据权利要求2所述的半导体装置，其特征在于，
上述半导体层具有沿上述第1方向延伸，且并排位于上述第2方向的第1肋片以及第2肋片，
并具有：
第1导电型的第1区域，形成于上述第1肋片；
第2导电型的第2区域，形成于上述第1肋片，且与上述第1导电型不同；以及
上述第2导电型的第3区域，形成于上述第2肋片，
上述多个第1二极管之一具有上述第1区域和上述第2区域，
上述多个第2二极管之一具有上述第1区域和上述第3区域。
5.根据权利要求4所述的半导体装置，其特征在于，
具有形成于上述第2肋片的上述第1导电型的第4区域，
上述多个第1二极管之一具有上述第3区域和上述第4区域，
上述多个第2二极管之一具有上述第2区域和上述第4区域。
6.根据权利要求5所述的半导体装置，其特征在于，具有：
形成于上述第1肋片的多个上述第1区域和多个上述第2区域；以及形成于上述第2肋片的多个上述第3区域和多个上述第4区域，
在上述第1肋片，上述第1区域和上述第2区域在上述第1方向交替地配置，
在上述第2肋片，上述第3区域和上述第4区域在上述第1方向交替地配置。
7.根据权利要求4～6中任一项所述的半导体装置，其特征在于，具有：
第1组，具有多个上述第1肋片；以及
第2组，具有多个上述第2肋片，在上述第2方向上与上述第1组并排配置。
8.根据权利要求4～7中任一项所述的半导体装置，其特征在于，
具有形成于上述半导体层，一部分位于上述第2绝缘体的下方，具有上述第1导电型以及上述第2导电型的任意一种导电型的阱，
上述阱是上述第2二极管的电流路径的一部分。
9.根据权利要求4～8中任一项所述的半导体装置，其特征在于，具有：
形成在上述第1二极管和上述第2二极管上，将上述第1区域和上述第4区域电连接，且分别沿上述第2方向延伸的多个第1布线；以及
形成在上述第1二极管和上述第2二极管上，将上述第2区域和上述第3区域电连接，且分别沿上述第2方向延伸的多个第2布线。
10.根据权利要求2或3所述的半导体装置，其特征在于，
上述半导体层具有线状部分，
上述第1二极管作为电流路径具有上述线状部分。
11.根据权利要求2、3、10中任一项所述的半导体装置，其特征在于，
上述第1二极管和上述第2二极管共享第1导电型的区域以及与上述第1导电型不同的第2导电型的区域，
在上述第1方向和上述第2方向，分别交替地配置有上述第1导电型的区域和上述第2导电型的区域。
12.根据权利要求11所述的半导体装置，其特征在于，
在上述第2方向，交替地配置有上述第1导电型的区域的一部分和上述第2导电型的区域的一部分。
13.根据权利要求12所述的半导体装置，其特征在于，
仅通过沿上述第1方向或者上述第2方向延伸的布线，连接上述第1导电型的区域和上述第2导电型的区域。
14.根据权利要求1所述的半导体装置，其特征在于，具有：
第1导电型的第1区域；
第2导电型的第2区域，位于上述第1区域的上方，且与上述第1导电型不同；
上述第2导电型的第3区域；以及
上述第1导电型的第4区域，位于上述第3区域的上方，
多个上述第1二极管之一具有上述第1区域和上述第2区域，
多个上述第1二极管的另一个具有上述第3区域和上述第4区域，
上述第2二极管具有上述第1区域和上述第3区域。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，
具备形成有上述第1二极管和上述第2二极管的二极管形成区域和形成有晶体管的晶体管形成区域，
在上述二极管形成区域和上述晶体管形成区域的上方设置有连接焊盘，在俯视时上述二极管形成区域和上述晶体管形成区域内含于上述连接焊盘。
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