CN103839945A - 半导体器件和sram器件 - Google Patents

半导体器件和sram器件 Download PDF

Info

Publication number
CN103839945A
CN103839945A CN201310608485.8A CN201310608485A CN103839945A CN 103839945 A CN103839945 A CN 103839945A CN 201310608485 A CN201310608485 A CN 201310608485A CN 103839945 A CN103839945 A CN 103839945A
Authority
CN
China
Prior art keywords
region
transistor
homogeneity
transistorized
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310608485.8A
Other languages
English (en)
Other versions
CN103839945B (zh
Inventor
石城大
吴昌佑
朴星一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103839945A publication Critical patent/CN103839945A/zh
Application granted granted Critical
Publication of CN103839945B publication Critical patent/CN103839945B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7857—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET of the accumulation type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开提供了半导体器件和SRAM器件。包括第一晶体管和第二晶体管的半导体器件集成在基板上。第一和第二晶体管的每个包括纳米尺寸有源区域，该纳米尺寸有源区域包括提供在纳米尺寸有源区域的各端部中的源极区域和漏极区域以及提供在源极区域和漏极区域之间的沟道形成区域。第一晶体管的源极区域和漏极区域具有与第二晶体管的源极区域和漏极区域相同的导电类型，第二晶体管具有比第一晶体管低的阈值电压。第二晶体管的沟道形成区域可以包括同质掺杂区域，该同质掺杂区域的导电类型与第二晶体管的源极区域和漏极区域的导电类型相同，且与第一晶体管的沟道形成区域的导电类型不同。

Description

半导体器件和SRAM器件
技术领域
本发明构思的示例性实施例涉及半导体器件，具体地，涉及具有阈值电压彼此不同的晶体管的半导体器件。 
背景技术
半导体集成电路器件正被增加地用于消费、商业和其它电子装置中。半导体器件可以包括用于存储数据的存储器件、用于处理数据的逻辑器件和包括存储器和逻辑元件两者的混合器件。由于对具有高速度和/或低功耗的电子器件的增加的需求，半导体器件应当提供快的操作速度和/或低的操作电压。为了满足这些技术要求，半导体器件的复杂性和/或增大的集成密度会增加。 
发明内容
本发明构思的示例性实施例能够提供具有阈值电压彼此不同的晶体管的半导体器件。 
根据本发明构思的示例性实施例，一种半导体器件包括集成在基板上的第一晶体管和第二晶体管，第一和第二晶体管的每个包括纳米尺寸有源区域，该纳米尺寸有源区域包括在纳米尺寸有源区的各端部中的源极区域和漏极区域以及在源极区域和漏极区域之间的沟道形成区。第一晶体管的源极区和漏极区具有与第二晶体管的源极区和漏极区相同的导电类型，第二晶体管具有比第一晶体管低的阈值电压，并且第二晶体管的沟道形成区域可以包括同质掺杂区域（homogeneously doped region），其导电类型可以与第二晶体管的源极区域和漏极区域相同，并可以与第一晶体管的沟道形成区域不同。 
在示例性实施例中，在半导体器件的操作期间，与第二晶体管的源极区和漏极区的少数载流子具有相同导电类型的载流子可以累积在第二晶体管的同质掺杂区域中以形成反型区域（inversion region）。 
在示例性实施例中，第二晶体管可以由于反型区域的存在而关断。 
在示例性实施例中，反型区域的深度（从由基板突出的纳米尺寸有源区 域的表面）可以与第二晶体管的源极区域和漏极区域的深度基本上相同。 
在示例性实施例中，同质掺杂区域的掺杂浓度可以低于第二晶体管的源极区域和漏极区域的掺杂浓度。 
在示例性实施例中，同质掺杂区域的掺杂浓度随着距第二晶体管的源极区域和漏极区域的距离增加而减小。 
在示例性实施例中，同质掺杂区域将第二晶体管的源极区域和漏极区域彼此连接。 
在示例性实施例中，该器件还可以包括第三晶体管，该第三晶体管包括源极区域和漏极区域以及在源极区域和漏极区域之间的沟道形成区域，源极区域和漏极区域的导电类型可以与第一晶体管的源极区域和漏极区域相同。第三晶体管的沟道形成区域可以包括连接到第三晶体管的源极区域的第一同质掺杂区域、连接到第三晶体管的漏极区域的第二同质掺杂区域以及将第一同质掺杂区域与第二同质掺杂区域连接的异质掺杂区域（heterogeneously doped region）。第一和第二同质掺杂区域具有与第三晶体管的源极区域和漏极区域相同的导电类型，并且异质掺杂区域具有与第三晶体管的源极区域和漏极区域不同的导电类型。 
在示例性实施例中，第三晶体管的阈值电压可以低于第一晶体管的阈值电压且高于第二晶体管的阈值电压。 
在示例性实施例中，第三晶体管的阈值电压随着异质掺杂区域的宽度的减小而减小且随着异质掺杂区域的宽度的增加而增加。 
在示例性实施例中，第一同质掺杂区域的掺杂浓度随着距第三晶体管的源极区域距离的增加而减小，并且第二同质掺杂区域的掺杂浓度随着距第三晶体管的漏极区域距离的增加而减小。 
在示例性实施例中，在半导体器件的操作期间，第三晶体管可以通过将被形成在第一和第二同质掺杂区域中的反型区域而关断，并可以通过异质掺杂区域中的反型区域导通。 
在示例性实施例中，同质掺杂区域可以包括相邻于第二晶体管的源极区域的第一同质掺杂区域和相邻于第二晶体管的漏极区域的第二同质掺杂区域，并且第二晶体管的沟道形成区域还可以包括将第一同质掺杂区域与第二同质掺杂区域连接的异质掺杂区域。 
在示例性实施例中，第一和第二同质掺杂区域的掺杂浓度可以低于第二 晶体管的源极区域和漏极区域的掺杂浓度。 
在示例性实施例中，第一同质掺杂区域的掺杂浓度从第二晶体管的源极区域到异质掺杂区域降低，并且第二同质掺杂区域的掺杂浓度从第二晶体管的漏极区域到异质掺杂区域降低。 
在示例性实施例中，该器件还可以包括第四晶体管，该第四晶体管包括源极区域和漏极区域以及在源极区域和漏极区域之间的沟道形成区域，源极区域和漏极区域的导电类型可以与第一晶体管的源极区域和漏极区域的导电类型相同。第四晶体管的沟道形成区域可以处于基本上非掺杂状态。 
在示例性实施例中，第四晶体管的阈值电压可以低于第一晶体管的阈值电压且高于第二晶体管的阈值电压。 
在示例性实施例中，该器件还可以包括在基板上的器件隔离层。纳米尺寸有源区域从基板延伸到器件隔离层之间，从而具有鳍状结构。 
在示例性实施例中，鳍状纳米尺寸有源区域具有约10nm或更小的宽度。 
在示例性实施例中，第一和第二晶体管的每个还可以包括可顺序地堆叠在纳米尺寸有源区域上的栅极电介质和栅极电极，并且栅极电极可以包括在纳米尺寸有源区域之下延伸的部分。 
在示例性实施例中，半导体器件可以包括提供有第一和第二晶体管的第一区域和提供有第五晶体管的第二区域，并且第五晶体管可以包括导电类型与第一晶体管的源极区域和漏极区域不同的源极区域和漏极区域以及提供在源极区域和漏极区域之间的沟道形成区域，并且第五晶体管的沟道形成区域可以包括导电类型与第五晶体管的源极区域和漏极区域相同的同质掺杂区域。 
在示例性实施例中，第一和第五晶体管的每个可以包括栅极电极，并且第一和第五晶体管的栅极电极包括彼此相同的金属材料。 
在示例性实施例中，第一晶体管的栅极电极具有与第五晶体管的栅极电极相同的功函数。 
根据本发明构思的示例性实施例，一种半导体器件，包括第一晶体管、第二晶体管和第三晶体管，第一晶体管、第二晶体管和第三晶体管的每个以可以包括从基板突出的鳍部分、在鳍部分的各端部中的源极区域和漏极区域以及在源极区域和漏极区域之间的沟道形成区域。第一、第二和第三晶体管的每个的源极区域和漏极区域具有相同的导电类型，第二晶体管的沟道形成 区域可以包括同质掺杂区域，其导电类型可以与第一晶体管的沟道形成区域不同且可以与第二晶体管的源极区域和漏极区域相同，并且第三晶体管的沟道形成区域可以包括第一同质掺杂区域、第二同质掺杂区域和异质掺杂区域，该第一同质掺杂区域连接到第三晶体管的源极区域且具有与第二晶体管的源极区域相同的导电类型，该第二同质掺杂区域连接到第三晶体管的漏极区域且具有与第二晶体管的源极区域相同的导电类型，该异质掺杂区域将第一同质掺杂区域连接到第二同质掺杂区域且具有与第二晶体管的源极区域和漏极区域不同的导电类型。 
在示例性实施例中，第三晶体管的阈值电压可以低于第一晶体管的阈值电压且高于第二晶体管的阈值电压。 
在示例性实施例中，当第二晶体管可以施加有低于其阈值电压的电压时，第二晶体管的同质掺杂区域可以配置为具有反型区域，并且当第三晶体管可以施加有低于其阈值电压的电压时，第三晶体管的第一和第二同质掺杂区域的每个可以配置为具有反型区域。 
在示例性实施例中，第二晶体管的反型区域自鳍部分的表面的深度可以与第二晶体管的源极区域和漏极区域的深度基本上相同，并且第三晶体管的反型区域自鳍部分的表面的深度可以与第三晶体管的源极区域和漏极区域的深度基本上相同。 
在示例性实施例中，鳍部分具有约10nm或更小的宽度。 
在示例性实施例中，该器件还可以包括第四晶体管，该第四晶体管包括导电类型与第一晶体管的源极区域和漏极区域相同的源极区域和漏极区域、以及在该源极区域和漏极区域之间的沟道形成区域。第四晶体管的沟道形成区域可以处于基本上未掺杂状态。 
在示例性实施例中，第四晶体管的阈值电压可以低于第一晶体管的阈值电压且高于第二晶体管的阈值电压。 
在示例性实施例中，第二晶体管的同质掺杂区域的掺杂浓度可以低于第二晶体管的源极区域和漏极区域的掺杂浓度。 
在示例性实施例中，半导体器件可以包括提供有第一和第二晶体管的第一区域以及提供有第五晶体管的第二区域，并且第五晶体管可以包括导电类型与第一晶体管的源极区域和漏极区域不同的源极区域和漏极区域以及提供在源极区域和漏极区域之间的沟道形成区域，并且第五晶体管的沟道形成 区域可以包括导电类型与第五晶体管的源极区域和漏极区域相同的同质掺杂区域。 
在示例性实施例中，第一和第五晶体管的每个可以包括栅极电极，并且第一和第五晶体管的栅极电极包括彼此相同的金属材料。 
在示例性实施例中，第一晶体管的栅极电极具有与第五晶体管的栅极电极相同的功函数。 
根据本发明构思的示例性实施例，一种SRAM器件可包括：驱动晶体管，包括可连接到接地线的源极区域；传输晶体管，包括可连接到位线的漏极区域，该传输晶体管串联连接到驱动晶体管；以及负载晶体管，包括可分别电连接到电源线和驱动晶体管的漏极区域的源极区域和漏极区域。负载晶体管可以为导电类型与驱动晶体管和传输晶体管不同的MOS晶体管，负载晶体管、驱动晶体管或传输晶体管的栅极电极可以包括相同的金属材料，并且负载晶体管、驱动晶体管和传输晶体管中的至少一个可以配置为使得其沟道形成区域可以包括导电类型与其源极区域和漏极区域相同的同质掺杂区域。 
在另一个示例性实施例中，一种半导体器件包括集成在公共基板上的无结（junctionless）纳米晶体管和结型（junction）纳米晶体管。 
在某些实施例中，结型纳米晶体管包括在公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在两者之间的纳米尺寸有源区域上的栅极，纳米尺寸有源区域的相邻于栅极的至少一部分的导电类型与间隔开的源极区域和漏极区域不同。 
在其它实施例中，结型纳米晶体管包括在公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在两者之间的纳米尺寸有源区域上的栅极，纳米尺寸有源区域相邻于栅极的至少一部分没有被掺杂。 
在其它实施例中，结型纳米晶体管包括在公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在两者之间的纳米尺寸有源区域上的栅极，相邻于栅极的纳米尺寸有源区域包括第一区域和第二区域，第一区域的导电类型与间隔开的源极区域和漏极区域不同，第二区域的导电类型与间隔开的源极区域和漏极区域相同。 
在其它实施例中，无结纳米晶体管包括导电类型相反的第一和第二无结纳米晶体管。 
在其它实施例中，无结纳米晶体管包括在公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在两者之间的纳米尺寸有源区域上的栅极，间隔开的源极区域和漏极区域以及相邻于栅极的纳米尺寸有源区域为相同的导电类型。 
在其它实施例中，无结纳米晶体管和结型纳米晶体管二者包括在公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在两者之间的纳米尺寸有源区域上的栅极，无结纳米晶体管和结型纳米晶体管的间隔开的源极区域和漏极区域都为相同的导电类型。 
附图说明
从以下结合附图简要描述，示例性实施例将被更清楚地理解。附图示出了如这里描述的非限定性的示例性实施例。 
图1是示出根据本发明构思的示例性实施例的半导体器件的平面图。 
图2是示出沿着图1的线A-A'和I-I'剖取的第一晶体管的垂直截面的示意图。 
图3是示出沿着图1的线B-B'和II-II'线剖取的第一晶体管的垂直截面的示意图。 
图4是示出沿着图1的线C-C'和III-III'剖取的第一晶体管的垂直截面的示意图。 
图5是示出沿着图1的线D-D'和IV-IV'剖取的第一晶体管的垂直截面的示意图。 
图6是示出沿着图1的线E-E'and V-V'剖取的第一晶体管的垂直截面的示意图。 
图7是示出根据本发明构思的示例性实施例的反型区域的示意图。 
图8是示出第一晶体管的导通和关断状态的示意图。 
图9是示出第二晶体管的导通和关断状态的示意图。 
图10是示出第三晶体管的导通和关断状态的示意图。 
图11是示出第四晶体管的导通和关断状态的示意图。 
图12A至图17A是第一至第三晶体管的截面图，用于描述根据本发明构思的示例性实施例的制造半导体器件的方法。 
图12B至图17B是第四和第五晶体管的截面图，用于描述根据本发明 构思的示例性实施例的制造半导体器件的方法。 
图18A至图18C是示出根据本发明构思的另一些示例性实施例的制造半导体器件的方法的截面图。 
图19是示出根据本发明构思的另一些示例性实施例的半导体器件的纳米尺寸有源区域的示意图。 
图20是示出根据本发明构思的另一些示例性实施例的半导体器件的纳米尺寸有源区域的示意图。 
图21是包括根据本发明构思的示例性实施例的鳍场效应晶体管的CMOS SRAM单元的等效电路图。 
图22是包括根据本发明构思的示例性实施例的半导体器件的电子系统的方框图。 
应当注意，这些附图旨在示出在某些示例性实施例中使用的方法、结构和/或材料的一般特征并对下面提供的文字描述进行补充。然而，这些附图没有按比例，可以不精确地反应任何给定实施例的精确结构或性能特征，并且不应被解释为限定或者限制示例性实施例所涵盖的特性或数值的范围。例如，为了清晰，分子、层、区域和/或结构元件的相对厚度和位置可以被减小或夸大。各个附图中使用的类似或相同的附图标记旨在表示存在相似或相同的元件或特征。 
具体实施方式
现在，将参照附图更加全面地描述本发明构思的示例性实施例，附图中示出了示例性实施例。然而，本发明构思的示例性实施例可以以许多不同的形式实施，而不应被解释为限于这里阐述的实施例；相反，提供这些实施例使得本公开透彻和完整，并将示例性实施例的构思充分传达给本领域普通技术人员。附图中，为了清楚起见，层和区域的厚度可以被夸大。附图中相同的附图标记表示相同的元件，因此将省略对它们的描述。 
将理解，当称一个元件“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到该另一个元件或者可以存在插入元件。相反，当称一个元件“直接连接”或“直接耦接”到另一个元件时，没有插入元件存在。用于描述元件或层之间的关系的其它词应当以类似的方式解释（例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”、“在…上”与“直接在…上”）。 如这里所用的，术语“和/或”包括一个或多个相关所列项目的任何和全部的结合。 
将理解，虽然这里可以使用术语“第一”、“第二”等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不背离示例性实施例的教导。 
为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间相对性术语以描述如附图所示的一个元件或特征与另一个（些）元件或特征之间的关系。将理解，空间相对性术语是用来概括除附图所示取向之外器件在使用或操作中的不同取向的。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向（旋转90度或在其他取向），这里所用的空间相对性描述符做相应解释。 
这里使用的术语只是为了描述特定的实施例的目的而不旨在限制示例实施例。除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。将进一步理解的是，术语“包括”和/或“包含”，如果在这里使用，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。 
这里参照截面描述了本发明构思的示例性实施例，这些图是示例性实施例的理想实施例（以及中间结构）的示意图。因此，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，本发明构思的示例性实施例不应被解释为限于这里所示的特定的区域形状，而是包括由例如制造引起的形状偏差。示出为矩形的注入区将通常具有倒圆或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以导致在埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，附图所示的区域在本质上是示意性的，它们的形状不旨在示出区域的实际形状，并且不旨在限制示例性实施例的范围，除非另外 地指示。 
除非另行定义，这里使用的所有术语（包括技术术语和科学术语）都具有本发明构思的示例性实施例所属领域内的普通技术人员所通常理解的同样的含义。将进一步理解的是，诸如通用词典中所定义的术语，除非这里加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。 
图1是示出根据本发明构思的示例性实施例的包括第一至第五晶体管的半导体器件的平面图。图2是示出沿着图1的线A-A'和I-I'剖取的第一晶体管的垂直截面的示意图。图3是示出沿着图1的线B-B'和II-II'剖取的第二晶体管的垂直截面的示意图。图4是示出沿着图1的线C-C'和III-III'剖取的第三晶体管的垂直截面的示意图。图5是示出沿着图1的线D-D'和IV-IV'剖取的第四晶体管的垂直截面的示意图。图6是示出沿着图1的线E-E'和V-V'剖取的第五晶体管的垂直截面的示意图。 
参照图1至图6，多个晶体管TR1、TR2、TR3、TR4和TR5可以提供在基板100上。例如，第一晶体管TR1、第二晶体管TR2、第三晶体管TR3和第四晶体管TR4可以为第一导电类型的晶体管，第五晶体管TR5可以为第二导电类型的晶体管。在示例性实施例中，第一导电类型可以为n型，第二导电类型可以为p型。在下文，为了简单起见，下面的描述将指的是本实施例的如下的示例，其中第一至第四晶体管TR1-TR4为NMOS晶体管并且第五晶体管TR5是PMOS晶体管。然而，在其它实施例中，晶体管的导电类型可以以相反的方式配置。 
第一至第五晶体管TR1-TR5的每个可以包括提供在基板100上的纳米尺寸有源区域。例如，如所示的，纳米尺寸有源区域可以成形为像鳍一样，所述鳍从基板100延伸到器件隔离层110之间的区域。备选地，在基板100为绝缘体上硅（SOI）晶片的情况下，可以省略器件隔离层110。纳米尺寸有源区域的结构不限于鳍状，根据本发明构思的示例性实施例被不同地修改。下面的描述将指的是如下的示例性实施例，其中纳米尺寸有源区域具有约10nm或更小的宽度，并分别具有图2至图6、图19和图20所示的鳍状、欧米伽状和线状结构。 
第一至第四晶体管TR1-TR4可以为具有n型源极/漏极（S/D）区域的NMOS晶体管。例如，第一晶体管TR1的第一S/D区域SD1、第二晶体管 TR2的第二S/D区域SD2、第三晶体管TR3的第三S/D区域SD3和第四晶体管TR4的第四S/D区域SD4都是n型掺杂区域。相反，由于第五晶体管TR5是PMOS晶体管，所以第五晶体管TR5的第五S/D区域SD5可以为p型掺杂区域。在示例性实施例中，第一至第四S/D区域SD1-SD4可以具有约1ⅹ1020atm/cm3至约1ⅹ1021atm/cm3的n型掺杂浓度，第五S/D区域SD4可以具有约1ⅹ1020atm/cm3至约1ⅹ1021atm/cm3的p型掺杂浓度。 
第一至第五晶体管TR1-TR5可以包括顺序地提供在其鳍状纳米尺寸有源区域上的栅极电介质GD1-GD5和栅极电极GE1-GE5。覆盖图案151可以分别提供在栅极电极GE1-GE5上，分隔物152可以提供在栅极电极GE1-GE5的侧壁上。栅极电介质GD1-GD5可以包括硅氧化物层或硅氮氧化物层。在其它实施例中，栅极电介质GD1-GD5可以包括具有比硅氧化物层高的介电常数的高k电介质，诸如铪氧化物（HfO）、铝氧化物（AlO）或钽氧化物（TaO）。栅极电极GE1-GE5可以包括半导体材料（例如，硅或锗）、导电金属氮化物和/或金属。覆盖图案151和分隔物152的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。 
在下文，将参照图2和图8更详细地描述第一晶体管TR1。图8是示出第一晶体管的导通和关断状态的示意图。第一晶体管TR1可以为反型型MOSFET晶体管。例如，第一晶体管TR1的源极区域和漏极区域之间的区域（即沟道形成区域CR1）可以包括异质掺杂区域ER，其具有与第一S/D区域SD1不同的导电类型。在下文，沟道形成区域可以指的是当特定电压施加到栅极电极时能够用作将源极区域电连接到漏极区域的通道的区域。如图8所示，当第一晶体管TR1施加有低于其阈值电压Vt1的栅极电压时，由于存在插设在第一S/D区域SD1之间的p型区域（即异质掺杂区域ER），第一晶体管TR1可以处于关断状态。相反，在第一晶体管TR1施加有高于其阈值电压Vt1的栅极电压的情况下，少数载流子（例如，电子）可以累积在异质掺杂区域ER中以形成将第一S/D区域SD1彼此电连接的反型区域IR，因此第一晶体管TR1可以处于导通状态。 
图7是示出根据本发明构思的示例性实施例的反型区域的示意图。在鳍F具有约10nm或更小的宽度WT的情况下，鳍F中的电荷能够在空间局限的狭窄区域内运动。结果，当栅极施加有高于晶体管的阈值电压的电压时，反型区域IR可以形成在鳍F的所有表面相邻区域和中心区域中，这可以称 为“体反型（volume inversion）”。 
根据本发明构思的示例性实施例，利用这样的体反型，第二晶体管TR2可以配置为具有与第一晶体管TR1不同的阈值电压。在下文，将参照图3和图9更详细地描述第二晶体管TR2。图9是示出第二晶体管TR2的导通和关断状态的示意图。第二晶体管TR2可以为积累型MOSFET。例如，第二晶体管TR2的第二沟道形成区域CR2可以包括同质掺杂区域OR，其具有与第二晶体管TR2的第二S/D区域SD2相同的导电类型。同质掺杂区域OR可以具有比第二S/D区域SD2低的掺杂浓度。例如，同质掺杂区域OR可以具有约1×1019atm/cm3至约1×1020atm/cm3的n型掺杂浓度，第二S/D区域SD2可以具有约1×1020atm/cm3至约1×1021atm/cm3的n型掺杂浓度。在示例性实施例中，同质掺杂区域OR可以配置为具有随着距第二S/D区域SD2距离的增加而连续减小的掺杂浓度。例如，同质掺杂区域OR的掺杂浓度可以从同质掺杂区域OR的与第二S/D区域SD2相邻的部分到同质掺杂区域OR的中心部分连续地减小。在其它实施例中，同质掺杂区域OR的掺杂浓度可以高于或等于第二S/D区域SD2的掺杂浓度。同质掺杂区域OR可以连接到第二晶体管TR2的第二S/D区域SD2。 
如图9所示，当第二晶体管TR2施加有低于其阈值电压Vt2的栅极电压时，反型区域IR可以形成在插设于第二S/D区域SD2之间的n型区域（即同质掺杂区域OR）中，第二晶体管TR2可以处于关断状态。例如，当第二晶体管TR2施加有低于阈值电压Vt2的栅极电压时，通过具有与第二晶体管TR2的S/D区域的少数载流子相同的导电类型的电荷，反型区域可以形成在同质掺杂区域OR中。换言之，空穴可以累积在同质掺杂区域OR中，从而形成使第二S/D区域SD2彼此电分离的反型区域IR。 
在第二晶体管TR2施加有高于其阈值电压Vt2的栅极电压的情况下，反型区域IR可以从同质掺杂区域OR消失，并且多数载流子（例如，电子）可以累积在同质掺杂区域OR中以将第二S/D区域SD2彼此电连接，因此第二晶体管TR2可以变为导通状态。 
第二晶体管TR2的导通和关断状态可以利用上述体反型而被容易地控制。例如，在第二晶体管TR2的反型区域IR像传统平面晶体管那样局部形成为靠近纳米尺寸有源区域的表面（即在与栅极电极相邻的部分中）的情况下，在同质掺杂区域OR的没有形成反型区域IR部分中会有许多同质掺杂 区域OR的多数载流子（例如，电子）。电子会防止第二晶体管TR2被完全关断。相反，根据本发明构思的示例性实施例，当第二晶体管TR2被关断时，反型区域IR的深度（其从由基板100突出的纳米尺寸有源区域的表面测量）可以基本上等于第二晶体管TR2的第二S/D区域SD2的深度。换言之，反型区域可以形成在同质掺杂区域OR的基本上全部区域中，因此第二晶体管TR2可以被完全关断。因而，半导体器件可以配置为包括积累型晶体管，其导通和关断状态能够被容易地控制。 
第二晶体管TR2的阈值电压Vt2可以低于第一晶体管TR1的阈值电压Vt1。换言之，因为同质掺杂区域OR的多数载流子用于实现第二晶体管TR2的导通状态，不同于第一晶体管TR1，所以第二晶体管TR2可以具有比第一晶体管TR1相对低的阈值电压。 
在下文，将参照图4和图10更详细地描述第三晶体管TR3。图10是示出第三晶体管TR3的导通和关断状态的示意图。第三晶体管TR3可以是配置为具有在积累型晶体管和反型型晶体管之间的中间特性和结构的晶体管。例如，第三晶体管TR3的第三沟道形成区域CR3可以包括分别连接到第三S/D区域SD3的第一同质掺杂区域OR1和第二同质掺杂区域OR2。第一同质掺杂区域OR1和第二同质掺杂区域OR2可以通过提供在两者之间的异质掺杂区域ER而彼此连接。同质掺杂区域OR1和OR2可以配置为具有与第三S/D区域SD3相同的导电类型，而异质掺杂区域ER可以配置为具有与第三S/D区域SD3不同的导电类型。 
同质掺杂区域OR1和OR2的掺杂浓度可以低于第三S/D区域SD3的掺杂浓度。例如，同质掺杂区域OR1和OR2可以具有约1×1019atm/cm3至约1×1020atm/cm3的n型掺杂浓度，第三S/D区域SD3可以具有约1×1020atm/cm3至约1×1021atm/cm3的n型掺杂浓度。同质掺杂区域OR1和OR2可以配置为具有随着距第三S/D区域SD3距离的增加而连续减小的掺杂浓度。例如，同质掺杂区域OR1和OR2的掺杂浓度可以从邻近第三S/D区域SD3的外部到邻近异质掺杂区域ER的内部连续地减小。在其它实施例中，同质掺杂区域OR1和OR2的掺杂浓度可以高于或等于第三S/D区域SD3的掺杂浓度。同质掺杂区域OR1和OR2的掺杂浓度可以被调节以实现第三晶体管TR3的期望阈值电压。例如，同质掺杂区域OR1和OR2的掺杂浓度可以增大以实现具有减小的阈值电压的第三晶体管TR3。备选地，同质掺杂区域 OR1和OR2的掺杂浓度可以减小以实现具有增大的阈值电压的第三晶体管TR3。 
如图10所示，当第三晶体管TR3施加有低于其阈值电压Vt3的栅极电压时，反型区域IR可以形成在同质掺杂区域OR1和OR2中。例如，当第三晶体管TR3施加有低于阈值电压Vt3的栅极电压时，少数载流子（例如，空穴）可以累积在同质掺杂区域OR1和OR2中以形成反型区域IR。由于异质掺杂区域ER的多数载流子是空穴，所以在低于阈值电压Vt3的栅极电压下会有许多空穴在异质掺杂区域ER中。由于反型区域IR形成在同质掺杂区域OR1和OR2中并且多数载流子存在于异质掺杂区域ER中，第三晶体管TR3可以被关断。 
在第三晶体管TR3施加有高于阈值电压Vt3的栅极电压的情况下，反型区域IR可以从同质掺杂区域OR1和OR2消失，并且反型区域IR可以形成在异质掺杂区域ER中。结果，第三S/D区域SD3可以通过同质掺杂区域OR1和OR2中的多数载流子（例如，电子）以及形成在异质掺杂区域ER中的反型区域而彼此电连接，因此第三晶体管TR3可以处于导通状态。 
第三晶体管TR3的阈值电压Vt3可以高于第二晶体管TR2的阈值电压Vt2且低于第一晶体管TR1的阈值电压Vt1。换言之，由于同质掺杂区域OR1和OR2的存在，第三晶体管TR3可以具有比第一晶体管TR1低的阈值电压。阈值电压Vt3可以通过调节同质掺杂区域OR1和OR2的宽度W1与异质掺杂区域ER的宽度W2的比率而控制。例如，在宽度W1增加并且宽度W2减小的情况下，第三晶体管TR3的阈值电压Vt3可以减小到接近积累型晶体管的阈值电压（例如，阈值电压Vt2）的水平。相反，在宽度W1减小并且宽度W2增大的情况下，第三晶体管TR3的阈值电压Vt3可以增大到接近反型型晶体管的阈值电压（例如，阈值电压Vt1）的水平。在示例性实施例中，宽度W1可以基本上等于宽度W2，但是本发明构思的示例性实施例可以不限于此，并考虑期望的阈值电压而修改。 
在下文，将参照图5和图11更详细地描述第四晶体管TR4。图11是示出第四晶体管TR4的导通和关断状态的示意图。第四晶体管TR4可以包括提供在第四S/D区域SD4之间的未掺杂区域UR。第四沟道形成区域CR4的至少一部分可以处于基本上未掺杂状态。在本说明书中，术语“基本上未掺杂状态”可以表示所考虑的区域具有基本上为零的净电荷浓度。例如，在 所考虑的区域的未掺杂状态通过用具有与基板不同的导电类型的掺杂剂对基板相反掺杂而实现的情况下，所考虑的区域可以具有约1×1010atm/cm3或更小的净载流子浓度。 
当第四晶体管TR4施加有低于其阈值电压Vt4的栅极电压时，第四晶体管TR4可以处于关断状态。当第四晶体管TR4施加有高于其阈值电压Vt4的栅极电压时，电子可以累积在未掺杂区域UR中，因此第四晶体管TR4可以处于导通状态。 
第四晶体管TR4的阈值电压Vt4可以低于第一晶体管TR1的阈值电压Vt1且高于第二晶体管TR2的阈值电压Vt2。例如，第四晶体管TR4的阈值电压Vt4可以低于第一晶体管TR1的阈值电压Vt1且高于第三晶体管TR3的阈值电压Vt3。备选地，如果调节同质掺杂区域和异质掺杂区域的宽度之间的比率，则第三晶体管TR3的阈值电压Vt3可以高于第四晶体管TR4的阈值电压。 
在下文，将参照图6更详细地描述第五晶体管TR5。第五晶体管TR5可以为积累型PMOS晶体管。例如，第五晶体管TR5可以配置为具有p型第五S/D区域SD5以及在第五S/D区域SD5之间的p型第五沟道形成区域CR5。换言之，第五沟道形成区域CR5可以提供为包括同质掺杂区域OR。积累型晶体管可以以与图9类似的方式在导通和关断状态之间转换，除了与相反导电类型相关的技术差异之外。 
第五晶体管TR5的栅极电极GE5可以包括与第一至第四晶体管TR1-TR4的栅极电极GE1-GE4相同的金属材料。例如，第五晶体管TR5的栅极电极GE5可以由功函数与第一至第四晶体管TR1-TR4的栅极电极GE1-GE4相同的材料形成。例如，第一至第五晶体管TR1-TR5的栅极电极GE1-GE5可以具有约4.3eV的功函数。例如，栅极电极GE1-GE5可以利用相同的工艺由相同的材料同时形成。例如，第一至第五栅极电极GE1-GE5可以包括钨、钛、钽或其导电氮化物中的至少一个。在第五晶体管TR5（其是PMOS晶体管）的栅极电极GE5由与第一至第四晶体管TR1-TR4（其是NMOS晶体管）的栅极电极相同的材料形成的情况下，第五晶体管TR5可以具有增大的阈值电压。然而，如上所述，在第五晶体管TR5为积累型晶体管的情况下，与反型型晶体管的情况相比，第五晶体管TR5可以具有降低的阈值电压。在第五晶体管TR5的栅极电极GE5由与第一至第四晶体管 TR1-TR4一样的低功函数金属形成的情况下，第五晶体管TR5的降低的阈值电压可以被增大。换言之，第五晶体管TR5的阈值电压可以增大到接近第一晶体管TR1（其是反型型晶体管）的水平。 
根据本发明构思的示例性实施例，每个半导体器件可以配置为包括阈值电压彼此不同的多个晶体管。下面的表格示出了用于半导体器件的各种晶体管组合的某些示例。 
Figure BDA0000422405790000151
（○：包括，X：不包括） 
尽管基于NMOS晶体管描述了阈值电压，但是与阈值电压相关的技术特征可以应用于PMOS晶体管的情形。例如，在第一至第四晶体管TR1-TR4为PMOS晶体管的情形下，第一至第四晶体管TR1-TR4的阈值电压可以满足绝对值条件|Vt1|>|Vt3|>|Vt2|和|Vt1|>|Vt4|>|Vt3|或|Vt3|>|Vt4|>|Vt2|。 
[制造方法] 
图12A至图17A是第一至第三晶体管的截面图，用于描述根据本发明构思的示例性实施例的制造半导体器件的方法，图12B至图17B是第四和第五晶体管的截面图，用于描述根据本发明构思的示例性实施例的制造半导 体器件的方法。第一至第五晶体管的截面图分别沿着图1的线I-I’、II-II’、III-III’、IV-IV’、V-V’剖取。 
参照图12A和图12B，提供具有NMOS晶体管区域和PMOS晶体管区域的基板100。例如，基板100可以以p型晶片的形式提供，并且阱区域103（n型杂质区域）可以形成在基板100中。阱区域103可以通过在基板100上形成掩模图案（未示出）并执行离子注入工艺而形成。 
鳍状纳米尺寸有源区域可以形成在基板100上。鳍状纳米尺寸有源区域可以通过在基板100上形成器件隔离层110且然后蚀刻器件隔离层110的上部而形成。备选地，鳍状纳米尺寸有源区域可以通过对由器件隔离层110暴露的基板100执行外延工艺而形成。在其它示例性实施例中，鳍状纳米尺寸有源区域可以采用SOI晶片实现。 
第一掩模图案201可以形成为暴露第二晶体管TR2的纳米尺寸有源区域。第一掩模图案201可以包括硅氮化物层、硅氧化物层和硅氮氧化物层中的至少一个。下面将描述的掩模图案可以由与第一掩模图案201相同的材料形成。可以对由第一掩模图案201暴露的第二晶体管TR2的纳米尺寸有源区域执行离子注入工艺以形成同质掺杂区域OR。同质掺杂区域OR可以为n型。例如，第二晶体管TR2的同质掺杂区域OR可以具有与阱区域103基本上相同的掺杂浓度。 
参照图13A和图13B，第一掩模图案201可以被去除，然后第二掩模图案202可以形成为暴露第四晶体管TR4的纳米尺寸有源区域。可以对由第二掩模图案202暴露的第四晶体管TR4的纳米尺寸有源区域执行离子注入工艺以形成未掺杂区域UR。例如，未掺杂区域UR可以通过用n型掺杂剂相反掺杂基板100而形成，该n型掺杂剂具有与基板100的p型掺杂浓度基本上相同的掺杂浓度。 
参照图14A和图14B，第二掩模图案202可以被去除，然后第三掩模图案203可以形成为暴露第五晶体管TR5的纳米尺寸有源区域。可以对由第三掩模图案203暴露的第五晶体管TR5的纳米尺寸有源区域执行用p型杂质的离子注入工艺，从而形成同质掺杂区域OR。第五晶体管TR5的同质掺杂区域OR可以具有与第二晶体管TR2的同质掺杂区域OR基本上相同的掺杂浓度。 
参照图15A和图15B，第三掩模图案203可以被去除，然后第一至第五 晶体管TR1-TR5的栅极电介质GD1-GD5和栅极电极GE1-GE5可以被顺序地形成。栅极电介质GD1-GD5和栅极电极GE1-GE5可以通过化学气相沉积或溅射工艺形成。栅极电介质GD1-GD5中的至少一个可以包括与其它不同的至少一种材料。在示例性实施例中，栅极电极GE1-GE5可以利用相同的工艺同时形成，因此它们可以由相同的材料形成。例如，栅极电极GE1-GE5可以包括具有相同功函数的金属材料。覆盖图案151可以分别形成在栅极电极GE1-GE5上，分隔物152可以形成在栅极电极GE1-GE5的侧壁上，然后可以形成第一至第四S/D区域SD1-SD4。第一至第四S/D区域SD1-SD4的形成可以包括在第五晶体管TR5的纳米尺寸有源区域上形成第四掩模图案204、然后执行离子注入工艺。由于形成第一至第四S/D区域SD1-SD4，第一至第四沟道形成区域CR1-CR4可以分别限定在第一至第四晶体管TR1-TR4中。第一沟道形成区域CR1可以包括异质掺杂的p型区域ER，其具有与第一S/D区域SD1不同的导电类型。第二沟道形成区域CR2可以包括同质掺杂的n型区域OR，其具有与第二S/D区域SD2相同的导电类型。第四沟道形成区域CR4可以包括未掺杂区域UR。在本实施例中，第一至第四S/D区域SD1-SD4可以具有彼此基本上相同的掺杂浓度，但是本发明构思的示例性实施例可以不限于此。 
参照图16A和图16B，第四掩模图案204可以被去除，然后第五掩模图案205可以形成为覆盖第一、第二、第四和第五晶体管TR1、TR2、TR4和TR5。第一和第二同质掺杂区域OR1和OR2可以采用第五掩模图案205作为离子注入掩模而形成在第三晶体管TR3中。在示例性实施例中，第一和第二同质掺杂区域OR1和OR2可以通过倾斜离子注入工艺形成，其中第五掩模图案205、覆盖图案151和分隔物152用作离子注入掩模。结果，第三沟道形成区域CR3可以包括第一和第二同质掺杂区域OR1和OR2以及插设在两者之间的异质掺杂区域ER。 
参照图17A和图17B，第五掩模图案205可以被去除，然后第六掩模图案206可以形成为覆盖第一至第四晶体管TR1-TR4。第五S/D区域SD5可以形成在由第六掩模图案206暴露的第五晶体管TR5中。因而，第五沟道形成区域CR5可以限定在第五S/D区域SD5之间。在示例性实施例中，第五S/D区域SD5可以为p型，并具有比第五晶体管TR5的同质掺杂区域OR高的掺杂浓度。然而，本发明构思的示例性实施例可以不限于此。 
将参照图18A至图18C描述根据本发明构思的另一些示例性实施例的制造半导体器件的方法。图18A示出了第一和第三晶体管TR1和TR3的初始阶段，其中第三S/D区域SD3被掺杂为具有比第一S/D区域SD1高的浓度。图18B示出了在热扩散工艺之后第一和第三晶体管TR1和TR3的后退火阶段。与第二S/D区域SD2相比，第三S/D区域SD3可以具有相对高的浓度，因此如所示的，对于第三S/D区域SD3的掺杂剂的扩散距离可以长于对于第二S/D区域SD2的掺杂剂的扩散距离。结果，第三晶体管TR3可以包括邻近第三S/D区域SD3的第一和第二同质掺杂区域OR1和OR2以及插设在第一和第二同质掺杂区域OR1和OR2之间的异质掺杂区域ER。在示例性实施例中，第一和第二同质掺杂区域OR1和OR2可以具有从第三S/D区域SD3到异质掺杂区域ER连续减小的掺杂浓度。 
类似地，第二和第三晶体管TR2和TR3的沟道形成区域可以通过热扩散工艺形成。例如，如图18C所示，第二晶体管TR2的第二S/D区域SD2可以被掺杂为具有比第三晶体管TR3的第三S/D区域SD3高的浓度。之后，如果执行热扩散，则掺杂剂可以从第二晶体管TR2的第二S/D区域SD2向内扩散，从而形成将第二S/D区域SD2彼此连接的同质掺杂区域OR。 
在另一些实施例中，可以结合热扩散工艺执行倾斜离子注入工艺以形成沟道形成区域。 
[对于非鳍状有源区域的实施例] 
晶体管的纳米尺寸有源区域被示出为具有鳍状结构，但是被不同地修改以具有其它的结构。图19是示出根据本发明构思的另一些示例性实施例的半导体器件的纳米尺寸有源区域的示意图。在本实施例中，第一至第五晶体管的纳米尺寸有源区域ACT的每个可以包括邻近基板100的颈部NC和比颈部NC宽的本体部分BD，从而具有欧米伽状部分。栅极电介质GD和栅极电极GE可以顺序地提供在纳米尺寸有源区域ACT上。栅极电极GE可以包括在纳米尺寸有源区域ACT之下延伸的部分。 
图20是示出根据本发明构思的另一些示例性实施例的半导体器件的纳米尺寸有源区域的示意图。在本实施例中，第一至第五晶体管中的至少一个可以包括纳米线状纳米尺寸有源区域ACT，其可以与基板100间隔开。栅极电介质GD和栅极电极GE可以提供在纳米尺寸有源区域ACT上。栅极电极GE可以在纳米尺寸有源区域ACT和基板100之间延伸。 
图21是CMOS SRAM单元的等效电路图，根据本发明构思的示例性实施例的鳍场效晶体管提供在该CMOS SRAM单元中。参照图21，CMOS SRAM单元可以包括一对驱动晶体管TD1和TD2、一对传输晶体管TT1和TT2、以及一对负载晶体管TL1和TL2。驱动晶体管TD1和TD2可以为下拉晶体管，传输晶体管TT1和TT2可以为通过晶体管，负载晶体管TL1和TL2可以为上拉晶体管。驱动晶体管TD1和TD2以及传输晶体管TT1和TT2可以为NMOS晶体管，负载晶体管TL1和TL2可以为PMOS晶体管。 
第一驱动晶体管TD1和第一传输晶体管TT1可以彼此串联连接。第一驱动晶体管TD1的源极区域可以电连接到接地线Vss，第一传输晶体管TT1的漏极区域可以电连接到第一位线BL1。第二驱动晶体管TD2和第二传输晶体管TT2可以彼此串联连接。第二驱动晶体管TD2的源极区域可以电连接到接地线Vss，第二传输晶体管TT2的漏极区域可以电连接到第二位线BL2。 
第一负载晶体管TL1的源极区域和漏极区域可以分别电连接到电源线Vcc和第一驱动晶体管TD1的漏极区域。第二负载晶体管TL2的源极区域和漏极区域可以分别电连接到电源线Vcc和第二驱动晶体管TD2的漏极区域。第一负载晶体管TL1的漏极区域、第一驱动晶体管TD1的漏极区域、以及第一传输晶体管TT1的源极区域可以用作第一节点N1。第二负载晶体管TL2的漏极区域、第二驱动晶体管TD1的漏极区域以及第二传输晶体管TT2的源极区域可以用作第二节点N2。第一驱动晶体管TD1的栅极电极和第一负载晶体管TL1的栅极电极可以电连接到第二节点N2，第二驱动晶体管TD2的栅极电极和第二负载晶体管TL2的栅极电极可以电连接到第一节点N1。第一和第二传输晶体管TT1和TT2的栅极电极可以电连接到字线WL。第一驱动晶体管TD1、第一传输晶体管TT1和第一负载晶体管TL1可以构成第一半个单元H1，而第二驱动晶体管TD2、第二传输晶体管TT2和第二负载晶体管TL2可以构成第二半个单元H2。 
根据本发明构思的示例性实施例的至少一个晶体管可以用于实现驱动晶体管TD1和TD2、传输晶体管TT1和TT2或负载晶体管TL1和TL2中的至少一个。例如，驱动晶体管TD1和TD2可以配置为具有根据本发明构思的示例性实施例的第一晶体管的技术特征，传输晶体管TT1和TT2可以配置为具有根据本发明构思的示例性实施例的第二晶体管的技术特征。在其 它实施例中，第一驱动晶体管TD1、第二驱动晶体管TD2、第一传输晶体管TT1、第二传输晶体管TT2可以配置为分别具有根据本发明构思的示例性实施例的第一至第四晶体管的技术特征，而负载晶体管TL1和TL2可以配置为具有根据本发明构思的示例性实施例的第五晶体管的技术特征。在多个晶体管以根据本发明构思的示例性实施例的晶体管的形式提供的情况下，每个晶体管的结构特征（例如，每个鳍部分的宽度和高度、鳍部分的数量、半导体层的位置和形状）可以在本发明构思的范围内进行不同的修改。此外，本发明构思的示例性实施例可以不限于SRAM的示例，它们可以被应用或修改以实现逻辑器件、DRAM、MRAM、其它半导体器件及其制造方法。 
图22是包括根据本发明构思的示例性实施例的半导体器件的电子系统的方框图。 
参照图22，根据本发明构思的示例性实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通讯。数据总线1150可以对应于电信号通过其传输的通道。 
控制器1110可以包括微处理器、数字信号处理器、微控制器和/或其它的逻辑装置。该其它的逻辑装置可以具有与微处理器、数字信号处理器和/或微控制器类似的功能。I/O单元1120可以包括键区、键盘和/或显示单元。存储器件1130可以存储数据和/或指令。存储器件1130还可以包括其它类型的数据存储器件，其与上述的数据存储器件不同。接口单元1140可以传输电数据到通讯网络和/或可以从通讯网络接收电数据。接口单元1140可以通过无线和/或电缆操作。例如，接口单元1140可以包括用于无线通讯的天线和/或用于电缆通讯的收发器。尽管附图中没有示出，但是电子系统1100还可以包括快速DRAM器件和/或快速SRAM器件，其用作控制器1110的缓冲存储器。根据本发明构思的示例性实施例的场效应晶体管可以提供在存储器件1130中或者用作控制器1110、接口单元1140和/或I/O单元1120的部件。 
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡和/或电子产品。电子产品可以通过无线接收和/或发送信息数据。 
根据本发明构思的示例性实施例，可以实现包括具有彼此不同的几个阈值电压的晶体管的半导体器件。 
尽管已经具体示出和描述了本发明构思的示例性实施例，但是本领域普通技术人员将理解，可以在形式和细节上进行改变，而不脱离权利要求书的精神和范围。 
本申请要求于2012年11月26日提交的韩国专利申请No.10-2012-0134593的优先权，其全部内容通过引用结合于此。 

Claims (42)

1.一种半导体器件，包括：
第一晶体管和第二晶体管，集成在基板上，所述第一和第二晶体管的每个包括纳米尺寸有源区域，该纳米尺寸有源区域包括在该纳米尺寸有源区域的各端部中的源极区域和漏极区域以及在所述源极区域和所述漏极区域之间的沟道形成区域，
其中所述第一晶体管的源极区域和漏极区域具有与所述第二晶体管的源极区域和漏极区域相同的导电类型，
所述第二晶体管具有比所述第一晶体管低的阈值电压，并且
所述第二晶体管的沟道形成区域包括同质掺杂区域，该同质掺杂区域的导电类型与所述第二晶体管的源极区域和漏极区域相同，且与所述第一晶体管的沟道形成区域不同。
2.如权利要求1所述的器件，其中在所述半导体器件的操作期间，具有与所述第二晶体管的源极区域和漏极区域的少数载流子相同的导电类型的载流子累积在所述第二晶体管的所述同质掺杂区域中以形成反型区域。
3.如权利要求2所述的器件，其中所述第二晶体管由于所述反型区域的存在而被关断。
4.如权利要求2所述的器件，其中所述反型区域的从由所述基板突出的所述纳米尺寸有源区域的表面的深度与所述第二晶体管的所述源极区域和所述漏极区域的深度基本上相同。
5.如权利要求1所述的器件，其中所述同质掺杂区域的掺杂浓度低于所述第二晶体管的源极区域和漏极区域的掺杂浓度。
6.如权利要求5所述的器件，其中所述同质掺杂区域的掺杂浓度随着距所述第二晶体管的源极区域和漏极区域距离的增加而减小。
7.如权利要求1所述的器件，其中所述同质掺杂区域将所述第二晶体管的源极区域和漏极区域彼此连接。
8.如权利要求7所述的器件，还包括第三晶体管，该第三晶体管包括导电类型与所述第一晶体管的源极区域和漏极区域相同的源极区域和漏极区域以及在该源极区域和该漏极区域之间的沟道形成区域，
其中所述第三晶体管的沟道形成区域包括：
第一同质掺杂区域，连接到所述第三晶体管的源极区域；
第二同质掺杂区域，连接到所述第三晶体管的漏极区域；以及
异质掺杂区域，将所述第一同质掺杂区域与所述第二同质掺杂区域连接，
其中所述第一和第二同质掺杂区域具有与所述第三晶体管的源极区域和漏极区域相同的导电类型，并且
所述异质掺杂区域具有与所述第三晶体管的源极区域和漏极区域不同的导电类型。
9.如权利要求8所述的器件，其中所述第三晶体管的阈值电压低于所述第一晶体管的阈值电压且高于所述第二晶体管的阈值电压。
10.如权利要求8所述的器件，其中所述第三晶体管的阈值电压随着所述异质掺杂区域宽度的减小而减小，并随着所述异质掺杂区域宽度的增大而增大。
11.如权利要求8所述的器件，其中所述第一同质掺杂区域的掺杂浓度随着距所述第三晶体管的源极区域距离的增加而减小，并且所述第二同质掺杂区域的掺杂浓度随着距所述第三晶体管的漏极区域距离的增加而减小。
12.如权利要求8所述的器件，其中在所述半导体器件的操作期间，所述第三晶体管被所述第一和第二同质掺杂区域中的反型区域关断，并且被所述异质掺杂区域中的反型区域导通。
13.如权利要求1所述的器件，其中所述同质掺杂区域包括与所述第二晶体管的源极区域相邻的第一同质掺杂区域以及与所述第二晶体管的漏极区域相邻的第二同质掺杂区域，并且
所述第二晶体管的所述沟道形成区域还包括将所述第一同质掺杂区域与所述第二同质掺杂区域连接的异质掺杂区域。
14.如权利要求13所述的器件，其中所述第一和第二同质掺杂区域的掺杂浓度低于所述第二晶体管的源极区域和漏极区域的掺杂浓度。
15.如权利要求13所述的器件，其中所述第一同质掺杂区域的掺杂浓度从所述第二晶体管的源极区域到所述异质掺杂区域减小，并且
所述第二同质掺杂区域的掺杂浓度从所述第二晶体管的漏极区域到所述异质掺杂区域减小。
16.如权利要求1所述的器件，还包括第四晶体管，该第四晶体管包括导电类型与所述第一晶体管的源极区域和漏极区域相同的源极区域和漏极区域以及在该源极区域和该漏极区域之间的沟道形成区域，
其中所述第四晶体管的沟道形成区域处于基本上未掺杂的状态。
17.如权利要求16所述的器件，其中所述第四晶体管的阈值电压低于所述第一晶体管的阈值电压且高于所述第二晶体管的阈值电压。
18.如权利要求1所述的器件，还包括在所述基板上的器件隔离层，
其中所述纳米尺寸有源区域从所述基板延伸到所述器件隔离层之间，从而具有鳍状结构。
19.如权利要求18所述的器件，其中所述鳍状纳米尺寸有源区域具有10nm或更小的宽度。
20.如权利要求1所述的器件，其中所述第一和第二晶体管的每个还包括顺序地堆叠在所述纳米尺寸有源区域上的栅极电介质和栅极电极，并且
所述栅极电极包括在所述纳米尺寸有源区域之下延伸的部分。
21.如权利要求1所述的器件，其中所述半导体器件还包括第五晶体管，该第五晶体管包括具有与所述第一晶体管的源极区域和漏极区域不同的导电类型的源极区域和漏极区域以及提供在该源极区域和该漏极区域之间的沟道形成区域，并且
所述第五晶体管的沟道形成区域包括同质掺杂区域，该同质掺杂区域具有与所述第五晶体管的源极区域和漏极区域相同的导电类型。
22.如权利要求21所述的器件，其中所述第一和第五晶体管的每个包括栅极电极，并且所述第一和第五晶体管的栅极电极包括彼此相同的金属材料。
23.如权利要求21所述的器件，其中所述第一和第五晶体管的每个包括栅极电极，并且所述第一晶体管的栅极电极具有与所述第五晶体管的栅极电极相同的功函数。
24.一种半导体器件，包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管、第二晶体管和第三晶体管的每个包括从所述基板突出的鳍部分、在所述鳍部分的各端部中的源极区域和漏极区域以及在该源极区域和漏极区域之间的沟道形成区域，
其中所述第一、第二和第三晶体管的每个的源极区域和漏极区域具有相同的导电类型，
所述第二晶体管的沟道形成区域包括同质掺杂区域，该同质掺杂区域的导电类型与所述第一晶体管的沟道形成区域的导电类型不同，且与所述第二晶体管的源极区域和漏极区域的导电类型相同，并且
所述第三晶体管的沟道形成区域包括：
第一同质掺杂区域，连接到所述第三晶体管的源极区域并具有与所述第二晶体管的源极区域相同的导电类型；
第二同质掺杂区域，连接到所述第三晶体管的漏极区域并具有与所述第二晶体管的源极区域相同的导电类型；以及
异质掺杂区域，将所述第一同质掺杂区域连接到所述第二同质掺杂区域，并具有与所述第二晶体管的源极区域和漏极区域不同的导电类型。
25.如权利要求24所述的器件，其中所述第三晶体管的阈值电压低于所述第一晶体管的阈值电压且高于所述第二晶体管的阈值电压。
26.如权利要求24所述的器件，其中当所述第二晶体管施加有低于其阈值电压的电压时，所述第二晶体管的所述同质掺杂区域配置为具有反型区域，并且
当所述第三晶体管施加有低于其阈值电压的电压时，所述第三晶体管的所述第一和第二同质掺杂区域的每个配置为具有反型区域。
27.如权利要求26所述的器件，其中所述第二晶体管的所述反型区域自所述鳍部分的表面的深度与所述第二晶体管的源极区域和漏极区域的深度基本上相同，并且
所述第三晶体管的所述反型区域自所述鳍部分的表面的深度与所述第三晶体管的源极区域和漏极区域基本上相同。
28.如权利要求24所述的器件，其中所述鳍部分具有10nm或更小的宽度。
29.如权利要求24所述的器件，还包括第四晶体管，该第四晶体管包括源极区域和漏极区域以及在该源极区域和漏极区域之间的沟道形成区域，所述第四晶体管的源极区域和漏极区域具有与所述第一晶体管的源极区域和漏极区域相同的导电类型，
其中所述第四晶体管的沟道形成区域处于基本上未掺杂的状态。
30.如权利要求29所述的器件，其中所述第四晶体管的阈值电压低于所述第一晶体管的阈值电压且高于所述第二晶体管的阈值电压。
31.如权利要求24所述的器件，其中所述第二晶体管的所述同质掺杂区域的掺杂浓度低于所述第二晶体管的源极区域和漏极区域的掺杂浓度。
32.如权利要求24所述的器件，其中所述半导体器件还包括第五晶体管，所述第五晶体管包括源极区域和漏极区域以及提供在该源极区域和漏极区域之间的沟道形成区域，所述第五晶体管的源极区域和漏极区域具有与所述第一晶体管的源极区域和漏极区域不同的导电类型，并且
所述第五晶体管的沟道形成区域包括同质掺杂区域，该同质掺杂区域具有与所述第五晶体管的源极区域和漏极区域相同的导电类型。
33.如权利要求32所述的器件，其中所述第一和第五晶体管的每个包括栅极电极，并且所述第一和第五晶体管的所述栅极电极包括彼此相同的金属材料。
34.如权利要求32所述的器件，其中所述第一和第五晶体管的每个包括栅极电极，并且所述第一晶体管的栅极电极具有与所述第五晶体管的栅极电极相同的功函数。
35.一种SRAM器件，包括：
驱动晶体管，包括连接到接地线的源极区域；
传输晶体管，包括连接到位线的漏极区域，所述传输晶体管串联连接到所述驱动晶体管；以及
负载晶体管，包括源极区域和漏极区域，该负载晶体管的源极区域和漏极区域分别电连接到电源线和所述驱动晶体管的漏极区域，
其中所述负载晶体管是具有与所述驱动晶体管和所述传输晶体管不同的导电类型的MOS晶体管，
所述负载晶体管、所述驱动晶体管和所述传输晶体管的栅极电极包括相同的金属材料，并且
所述负载晶体管、所述驱动晶体管和所述传输晶体管中的至少一个配置为使得其沟道形成区域包括同质掺杂区域，该同质掺杂区域具有与其源极区域和漏极区域相同的导电类型。
36.一种半导体器件，包括：
无结纳米晶体管和结型纳米晶体管，集成在公共基板上。
37.如权利要求36所述的器件，其中所述结型纳米晶体管包括在所述公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在该源极区域和该漏极区域之间的所述纳米尺寸有源区域上的栅极，所述纳米尺寸有源区域的邻近所述栅极的至少一部分的导电类型与所述间隔开的源极区域和漏极区域不同。
38.如权利要求36所述的器件，其中所述结型纳米晶体管包括在所述公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在该源极区域和漏极区域之间的所述纳米尺寸有源区域上的栅极，所述纳米尺寸有源区域的邻近所述栅极的至少一部分未掺杂。
39.如权利要求36所述的器件，其中所述结型纳米晶体管包括在所述公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在该源极区域和漏极区域之间的所述纳米尺寸有源区域上的栅极，相邻于所述栅极的所述纳米尺寸有源区域包括第一区域和第二区域，该第一区域与所述间隔开的源极区域和漏极区域是不同的导电类型，该第二区域与所述间隔开的源极区域和漏极区域是相同的导电类型。
40.如权利要求36所述的器件，其中所述无结纳米晶体管包括为相反导电类型的第一和第二无结纳米晶体管。
41.如权利要求36所述的器件，其中所述无结纳米晶体管包括在所述公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在该源极区域和漏极区域之间的所述纳米尺寸有源区域上的栅极，所述间隔开的源极区域和漏极区域与邻近所述栅极的所述纳米尺寸有源区域是相同的导电类型。
42.如权利要求36所述的器件，其中所述无结纳米晶体管和所述结型纳米晶体管两者包括在所述公共基板上的纳米尺寸有源区域中的间隔开的源极区域和漏极区域以及在该源极区域和漏极区域之间的所述纳米尺寸有源区域上的栅极，所述无结纳米晶体管和所述结型纳米晶体管的间隔开的源极区域和漏极区域都为相同的导电类型。
CN201310608485.8A 2012-11-26 2013-11-26 半导体器件和sram器件 Active CN103839945B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120134593A KR101979637B1 (ko) 2012-11-26 2012-11-26 반도체 소자
KR10-2012-0134593 2012-11-26

Publications (2)

Publication Number Publication Date
CN103839945A true CN103839945A (zh) 2014-06-04
CN103839945B CN103839945B (zh) 2018-09-28

Family

ID=50679143

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310608485.8A Active CN103839945B (zh) 2012-11-26 2013-11-26 半导体器件和sram器件

Country Status (6)

Country Link
US (2) US9048120B2 (zh)
JP (1) JP2014107569A (zh)
KR (1) KR101979637B1 (zh)
CN (1) CN103839945B (zh)
DE (1) DE102013112895B4 (zh)
TW (1) TWI658569B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109219874A (zh) * 2016-06-10 2019-01-15 株式会社索思未来 半导体装置
CN109671778A (zh) * 2017-10-16 2019-04-23 中芯国际集成电路制造(上海)有限公司 鳍式半导体器件及其形成方法
CN112349717A (zh) * 2020-09-18 2021-02-09 西安电子科技大学 一种FinFET CMOS结构及其制备方法
CN112687689A (zh) * 2020-12-10 2021-04-20 西安电子科技大学 一种fd cmos结构及其制备方法
CN112713191A (zh) * 2020-12-23 2021-04-27 张鹤鸣 一种环栅纳米cmos结构及其制备方法
WO2022057132A1 (zh) * 2020-09-18 2022-03-24 西安电子科技大学 CMOS结构及FinFET CMOS、FD CMOS、GAA CMOS的制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818825B2 (en) 2015-10-27 2017-11-14 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102434993B1 (ko) 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
TWI667698B (zh) * 2016-01-12 2019-08-01 聯華電子股份有限公司 半導體元件及其形成方法
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
EP3653568B1 (en) 2018-11-14 2022-10-19 IMEC vzw A method for forming a semiconductor device comprising nanowire field-effect transistors
JP7464554B2 (ja) 2021-03-12 2024-04-09 株式会社東芝 高周波トランジスタ
US11825649B2 (en) * 2021-09-01 2023-11-21 Nanya Technology Corporation Semiconductor device with programmable unit and method for fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020031890A1 (en) * 2000-08-28 2002-03-14 Takayuki Watanabe Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages
CN101009286A (zh) * 2006-01-25 2007-08-01 株式会社东芝 半导体存储器及其制造方法
US20080277729A1 (en) * 2005-08-19 2008-11-13 Harald Gossner Electrostatic discharge protection element
US20100276662A1 (en) * 2008-09-05 2010-11-04 University College Cork, National University Of Ireland Junctionless metal-oxide-semiconductor transistor

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298782A (en) * 1991-06-03 1994-03-29 Sgs-Thomson Microelectronics, Inc. Stacked CMOS SRAM cell with polysilicon transistor load
US6812521B1 (en) * 1999-11-16 2004-11-02 Advanced Micro Devices, Inc. Method and apparatus for improved performance of flash memory cell devices
US6512273B1 (en) * 2000-01-28 2003-01-28 Advanced Micro Devices, Inc. Method and structure for improving hot carrier immunity for devices with very shallow junctions
JP2003133434A (ja) * 2001-10-23 2003-05-09 Mitsubishi Electric Corp 半導体集積回路
JP2004014815A (ja) * 2002-06-07 2004-01-15 Hitachi Ltd 半導体装置及びその製造方法
US7378710B2 (en) 2002-12-19 2008-05-27 International Business Machines Corporation FinFET SRAM cell using inverted FinFET thin film transistors
US6750673B1 (en) 2003-04-10 2004-06-15 United Microelectronics Corp. Method for measuring an effective channel length of a MOSFET
US7034362B2 (en) * 2003-10-17 2006-04-25 International Business Machines Corporation Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures
KR100531243B1 (ko) 2003-12-03 2005-11-28 전자부품연구원 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서 및그 제조방법
KR100526889B1 (ko) 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US6970031B1 (en) 2004-05-28 2005-11-29 Hewlett-Packard Development Company, L.P. Method and apparatus for reducing charge injection in control of MEMS electrostatic actuator array
JP4675585B2 (ja) 2004-06-22 2011-04-27 シャープ株式会社 電界効果トランジスタ
JP4636844B2 (ja) 2004-10-07 2011-02-23 パナソニック株式会社 電子デバイスの製造方法
US7132878B2 (en) 2004-11-18 2006-11-07 Chartered Semiconductor Manufacturing Ltd. Charge pump current source
US7253043B2 (en) * 2005-06-14 2007-08-07 Texas Instruments Incorporated Short channel semiconductor device fabrication
CN101322240B (zh) 2005-12-02 2011-12-14 国立大学法人东北大学 半导体装置
KR20070070890A (ko) 2005-12-29 2007-07-04 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
US20070228425A1 (en) 2006-04-04 2007-10-04 Miller Gayle W Method and manufacturing low leakage MOSFETs and FinFETs
JP2008028263A (ja) 2006-07-24 2008-02-07 Toshiba Corp 半導体装置
US8063450B2 (en) * 2006-09-19 2011-11-22 Qunano Ab Assembly of nanoscaled field effect transistors
KR100843212B1 (ko) * 2006-11-29 2008-07-02 삼성전자주식회사 확산방지영역을 갖는 반도체 소자와 그의 제조 방법
US8569834B2 (en) * 2007-04-12 2013-10-29 The Penn State Research Foundation Accumulation field effect microelectronic device and process for the formation thereof
US7719055B1 (en) * 2007-05-10 2010-05-18 Northrop Grumman Systems Corporation Cascode power switch topologies
US20080303095A1 (en) * 2007-06-07 2008-12-11 Weize Xiong Varying mugfet width to adjust device characteristics
KR100899546B1 (ko) 2007-09-04 2009-05-27 (주) 넥스트칩 고체촬상소자 및 그 제조 방법
KR101357304B1 (ko) 2007-09-11 2014-01-28 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법
JP5386271B2 (ja) * 2009-08-21 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR101031798B1 (ko) 2009-12-30 2011-04-29 경북대학교 산학협력단 3차원 질화물 공명 터널링 반도체 소자 및 그 제조방법
DE102010063293B3 (de) * 2010-12-16 2012-05-31 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Transistoren mit unterschiedlichen Source/Drain-Implantationsabstandshaltern
KR101293499B1 (ko) 2011-06-03 2013-08-06 손호환 어류를 이용한 식초 제조방법 및 이에 따른 식초

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020031890A1 (en) * 2000-08-28 2002-03-14 Takayuki Watanabe Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages
US20080277729A1 (en) * 2005-08-19 2008-11-13 Harald Gossner Electrostatic discharge protection element
CN101009286A (zh) * 2006-01-25 2007-08-01 株式会社东芝 半导体存储器及其制造方法
US20100276662A1 (en) * 2008-09-05 2010-11-04 University College Cork, National University Of Ireland Junctionless metal-oxide-semiconductor transistor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109219874A (zh) * 2016-06-10 2019-01-15 株式会社索思未来 半导体装置
CN109671778A (zh) * 2017-10-16 2019-04-23 中芯国际集成电路制造(上海)有限公司 鳍式半导体器件及其形成方法
CN109671778B (zh) * 2017-10-16 2022-01-11 中芯国际集成电路制造(上海)有限公司 鳍式半导体器件及其形成方法
CN112349717A (zh) * 2020-09-18 2021-02-09 西安电子科技大学 一种FinFET CMOS结构及其制备方法
WO2022057132A1 (zh) * 2020-09-18 2022-03-24 西安电子科技大学 CMOS结构及FinFET CMOS、FD CMOS、GAA CMOS的制备方法
CN112687689A (zh) * 2020-12-10 2021-04-20 西安电子科技大学 一种fd cmos结构及其制备方法
CN112713191A (zh) * 2020-12-23 2021-04-27 张鹤鸣 一种环栅纳米cmos结构及其制备方法

Also Published As

Publication number Publication date
KR20140067407A (ko) 2014-06-05
US20140145273A1 (en) 2014-05-29
DE102013112895B4 (de) 2021-11-25
JP2014107569A (ja) 2014-06-09
US20150243664A1 (en) 2015-08-27
US9048120B2 (en) 2015-06-02
CN103839945B (zh) 2018-09-28
TWI658569B (zh) 2019-05-01
US9171845B2 (en) 2015-10-27
TW201426980A (zh) 2014-07-01
KR101979637B1 (ko) 2019-08-28
DE102013112895A1 (de) 2014-05-28

Similar Documents

Publication Publication Date Title
CN103839945A (zh) 半导体器件和sram器件
US9177865B2 (en) Method for fabricating semiconductor device having multiple threshold voltages
US10020231B2 (en) Semiconductor device and method for fabricating the same
US9064732B2 (en) Semiconductor device including work function control film patterns and method for fabricating the same
US9263521B2 (en) Integrated circuit devices including finFETs and methods of forming the same
CN103681672A (zh) 半导体器件及其制造方法
US20150357427A1 (en) Integrated Circuit Device with Metal Gates Including Diffusion Barrier Layers and Fabricating Methods Thereof
US10276694B2 (en) Semiconductor device and method of fabricating the same
US9461148B2 (en) Semiconductor device and method of fabricating the same
US9054189B1 (en) Semiconductor device and method for fabricating the same
US9218977B2 (en) Fabricating method of a semiconductor device
US8941183B2 (en) Semiconductor device
US20140346617A1 (en) Semiconductor device and method for fabricating the same
CN105633161A (zh) 使用三维沟道的半导体器件
CN103943681A (zh) 半导体器件及其制造方法
US20140312387A1 (en) Semiconductor device and method for fabricating the same
US9275993B2 (en) Semiconductor device and method for fabricating the same
US11004852B2 (en) Semiconductor structure
CN104867977A (zh) 半导体器件及其制造方法
KR20140122585A (ko) 반도체 소자 및 이의 제조 방법
WO1999017371A1 (en) Metal gate fermi-threshold field effect transistors

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant