DE102013112895B4 - Integrierte Nanotransistoren mit und ohne Übergang - Google Patents

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Abstract

Halbleitervorrichtung, die Folgendes aufweist:einen ersten Transistor (TRI) und einen zweiten Transistor (TR2), welche auf einem Substrat (100) integriert sind, wobei jeder des ersten und des zweiten Transistors (TR1, TR2) einen aktiven Bereich von Nano-Größe aufweist, welcher einen Source- und einen Drain-Bereich in jeweiligen Endabschnitten des aktiven Bereichs von Nano-Größe und einen Kanal-bildenden Bereich zwischen dem Source- und dem Drain-Bereich aufweist,wobei der Source- und der Drain-Bereich des ersten Transistors (TR1) denselben Leitfähigkeitstyp wie diejenigen des zweiten Transistors (TR2) haben,wobei der zweite Transistor (TR2) eine Schwellenspannung niedriger als diejenige des ersten Transistors (TR1) hat, undwobei der Kanal-bildende Bereich des zweiten Transistors (TR2) einen homogen dotierten Bereich (OR) aufweist, dessen Leitfähigkeitstyp derselbe ist wie der Source- und Drain-Bereich des zweiten Transistors (TR2) und von dem Kanal-bildenden Bereich des ersten Transistors (TR1) unterschiedlich ist undwobei die Halbleitervorrichtung derart ausgebildet ist, dass während eines Betriebs der Halbleitervorrichtung Ladungsträger, welche denselben Leitfähigkeitstyp wie Minderheits-Ladungsträger des Source- und Drain-Bereichs des zweiten Transistors (TR2) haben, in dem homogen dotierten Bereich (OR) des zweiten Transistors (TR2) angesammelt werden, um einen Inversionsbereich (IR) zu bilden undwobei eine Tiefe des Inversionsbereichs (IR) von einer Oberfläche des aktiven Bereichs von Nano-Größe, welcher von dem Substrat (100) hervorsteht, im Wesentlichen dieselbe ist wie diejenige des Source- und Drain-Bereichs des zweiten Transistors (TR2).

Description

  • HINTERGRUND
  • Beispielhafte Ausführungsformen der erfinderischen Konzepte beziehen sich auf Halbleitervorrichtungen und insbesondere auf Halbleitervorrichtungen mit Transistoren, deren Schwellenspannungen voneinander unterschiedlich sind.
  • Integrierte Halbleiterschaltungsvorrichtungen werden in zunehmendem Maße in Unterhaltungs-, kommerziellen und anderen elektronischen Vorrichtungen verwendet. Die Halbleitervorrichtungen können eine Speichervorrichtung zum Speichern von Daten, eine Logikvorrichtung zum Verarbeiten von Daten und eine Hybridvorrichtung, welche sowohl Speicher- als auch Logikelemente aufweist, aufweisen. Aufgrund der erhöhten Nachfrage nach Elektronikvorrichtungen mit schneller Geschwindigkeit und/oder geringer Leistungsaufnahme sollten die Halbleitervorrichtungen eine schnelle Betriebsgeschwindigkeit und/oder eine geringe Betriebsspannung vorsehen. Um diese technischen Anforderungen zu erfüllen, kann die Komplexität und/oder eine erhöhte Integrationsdichte von Halbleitervorrichtungen zunehmen.
  • US 2008 / 0 303 095 A1 offenbart eine integrierte Schaltung, die einen ersten Multi-Gate-Transistor umfasst, der eine erste Finnenbreite und eine erste Schwellenspannung aufweist. Die integrierte Schaltung umfasst auch einen zweiten Multi-Gate-Transistor, der eine zweite Finnenbreite aufweist, die größer als die erste Breite ist, und eine zweite Schwellenspannung, die kleiner als die erste Schwellenspannung ist. Andere Schaltungen und Verfahren werden ebenfalls offenbart.
  • US 2008 / 0 251 862 A1 offenbart eine mikroelektronische Vorrichtung mit Gate, die eine Source mit einem ohmschen Source-Kontakt mit der Source aufweist, die durch einen Source-Dotierstofftyp und -konzentration gekennzeichnet ist. Ein Drain mit einem ohmschen Kontakt des Drains mit dem Drain, gekennzeichnet durch einen Drain-Dotierstofftyp und -konzentration. Zwischenkanalabschnitt, gekennzeichnet durch einen Kanalabschnitt-Dotierstofftyp und -konzentration. Ein isolierendes Dielektrikum steht mit dem Kanalabschnitt in Kontakt und wird wiederum von einem Gate überlagert. Ein Gate-Kontakt legt eine Gate-Spannungsvorspannung an, um die Ladungsträgerakkumulation und -verarmung in dem darunterliegenden Kanalabschnitt zu steuern. Dieser Kanalabschnitt hat eine Abmessung senkrecht zum Gate, die im ausgeschalteten Zustand vollständig verarmt ist. Der Dotierstofftyp ist über den Source-, Drain- und Kanalabschnitt des Bauelements hinweg der gleiche. Der Durchlassstrom des Bauelements wird durch die Dotierung bestimmt und ist im Gegensatz zu einem MOSFET nicht direkt proportional zur Bauelementkapazität.
  • US 2006 / 0 079 044 A1 offenbart ein Verfahren zum Herstellen einer elektronischen Vorrichtung, die einen Transistor mit einer Drain-Erweiterungsstruktur enthält, wird zuvor eine Entsprechung zwischen einer Größe einer Gate-Elektrode des Transistors und Ionenimplantationsbedingungen oder Wärmebehandlungsbedingungen zum Bilden der Drain-Erweiterungsstruktur erhalten. Diese Entsprechung genügt, dass der Transistor eine gegebene Schwellenspannung hat. Nach der Bildung der Gate-Elektrode und der Messung der Größe der Gate-Elektrode werden Ionenimplantationsbedingungen oder Wärmebehandlungsbedingungen zum Bilden der Drain-Erweiterungsstruktur basierend auf der zuvor erhaltenen Entsprechung und der gemessenen Größe der Gate-Elektrode eingestellt. Die Ionenimplantation oder Wärmebehandlung zum Bilden der Drain-Erweiterungsstruktur wird unter den eingestellten Ionenimplantationsbedingungen oder Wärmebehandlungsbedingungen durchgeführt.
  • DE 692 26 405 T2 offenbart eine CMOS-SRAM-Speicherzelle und ein Verfahren zu ihrer Herstellung. Die offenbarte Zelle ist als kreuzgekoppelte CMOS-Inverter konfiguriert, wobei die n-Kanal-Pull-down-Transistoren im Bulk sind und wobei die p-Kanal-Lastvorrichtungen p-Kanal-Transistoren vom Akkumulationsmodus in einem dünnen Polysiliziumfilm sind. Die Kreuzkopplungsverbindung wird über eine Zwischenschicht (12b) hergestellt, die zur Leistungssteigerung Polysilizium an ihrer oberen Oberfläche enthalten kann, die jeweils einen Kontakt zum Drain-Gebiet eines n-Kanal-Transistors und zum gegenüberliegenden Gate herstellen (86)-Elektrode, über einen vergrabenen Kontakt. Die Zwischenschicht dient auch als Gate für den Dünnfilmp-Kanal-Transistor, dessen Kanalbereich über der Zwischenschicht (12b) liegt. Die p-Kanal-Transistoren können so ausgebildet sein, dass sie einen Teil des n-Kanal-Transistors in seinem Inverter überlagern, wodurch die für die Implementierung der Speicherzelle erforderliche aktive Chipfläche verringert wird.
  • US 2009 / 0 166 739 A1 offenbart eine CMOS-Schaltung. Um im Wesentlichen die gleiche Betriebsgeschwindigkeit eines MOS-Transistors vom p-Typ und eines MOS-Transistors vom n-Typ zu erhalten, die eine CMOS-Schaltung bilden, hat der MOS-Transistor vom n-Typ eine dreidimensionale Struktur mit einem Kanalbereich sowohl auf der (100) Ebene und der (110)-Ebene und der p-Typ-MOS-Transistor hat eine planare Struktur mit einem Kanalbereich nur auf der (110)-Ebene. Außerdem sind beide Transistoren in den Bereichen der Kanalbereiche und Gate-Isolierfilme im Wesentlichen gleich. Dementsprechend ist es möglich, die Flächen der Gate-Isolierfilme usw. einander gleich zu machen und auch die Gate-Kapazitäten einander gleich zu machen.
  • KURZFASSUNG
  • Beispielhafte Ausführungsformen der erfinderischen Konzepte können eine Halbleitervorrichtung mit Transistoren vorsehen, deren Schwellenspannungen voneinander unterschiedlich sind.
  • Gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte weist eine Halbleitervorrichtung einen ersten Transistor und einen zweiten Transistor auf, welche auf einem Substrat integriert sind, wobei jeder des ersten und des zweiten Transistors einen aktiven Bereich von Nano-Größe, welcher einen Source- und einen Drain-Bereich in jeweiligen Endabschnitten des aktiven Bereichs von Nano-Größe aufweist, und einen Kanal-bildenden Bereich zwischen den Source- und Drain-Bereichen aufweist. Der Source- und Drain-Bereich des ersten Transistors haben dieselben Leitfähigkeitstyp wie diejenigen des zweiten Transistors, der zweite Transistor hat eine Schwellenspannung geringer als diejenige des ersten Transistors, und der Kanal-bildende Bereich des zweiten Transistors kann einen homogen dotierten Bereich aufweisen, dessen Leitfähigkeitstyp derselbe sein kann wie der Source- und Drain-Bereich des zweiten Transistors, und er kann unterschiedlich von dem Kanal-bildenden Bereich des ersten Transistors sein.
  • Während eines Betriebs der Halbleitervorrichtung können Ladungsträger, welche denselben Leitfähigkeitstyp wie Minoritäts-Leitungsträger des Source- und Drain-Bereichs des zweiten Transistors haben, in dem homogen dotierten Bereich des zweiten Transistors angesammelt werden, um einen Inversionsbereich zu bilden. Eine Tiefe des Inversionsbereich von einer Oberfläche des aktiven Bereichs von Nano-Größe, welcher von dem Substrat hervorsteht, kann im Wesentlichen dieselbe sein wie diejenige des Source- und Drain-Bereichs des zweiten Transistors
  • In beispielhaften Ausführungsformen kann der zweite Transistor aufgrund der Anwesenheit des Inversionsbereichs abgeschaltet werden.
  • In beispielhaften Ausführungsformen kann eine Dotierungskonzentration des homogen dotierten Bereichs geringer sein als diejenige des Source- und Drain-Bereichs des zweiten Transistors.
  • In beispielhaften Ausführungsformen nimmt die Dotierungskonzentration des homogen dotierten Bereichs mit zunehmendem Abstand von dem Source- und Drain-Bereich des zweiten Transistors ab.
  • In beispielhaften Ausführungsformen verbindet der homogen dotierte Bereich den Source- und Drain-Bereich des zweiten Transistors miteinander.
  • In beispielhaften Ausführungsformen kann die Vorrichtung weiterhin einen dritten Transistor aufweisen, welcher einen Source- und einen Drain-Bereich, deren Leitfähigkeitstyp derselbe sein kann wie derjenige des Source- und Drain-Bereichs des ersten Transistors, und einen Kanal-bildenden Bereich zwischen dem Source- und Drain-Bereich aufweist. Der Kanal-bildende Bereich des dritten Transistors kann einen ersten homogen dotierten Bereich, welcher mit dem Source-Bereich des dritten Transistors verbunden ist, einen zweiten homogen dotierten Bereich, welcher mit der Drain des dritten Transistors verbunden ist, und einen heterogen dotierten Bereich aufweisen, welcher den ersten homogen dotierten Bereich mit dem zweiten homogen dotierten Bereich verbindet. Der erste und der zweite homogen dotierte Bereich haben denselben Leitfähigkeitstyp wie der Source- und Drain-Bereich des dritten Transistors und der heterogen dotierte Bereich hat einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des dritten Transistors.
  • In beispielhaften Ausführungsformen kann eine Schwellenspannung des dritten Transistors niedriger sein als diejenige des ersten Transistors und höher als diejenige des zweiten Transistors.
  • In beispielhaften Ausführungsformen nimmt die Schwellenspannung des dritten Transistors mit einer abnehmenden Breite des heterogen dotierten Bereiches ab und nimmt mit einer zunehmenden Breite des heterogen dotierten Bereiches zu.
  • In beispielhaften Ausführungsformen nimmt eine Dotierungskonzentration des ersten homogen dotierten Bereichs mit einem zunehmendem Abstand von dem Source-Bereich des dritten Transistors ab, und eine Dotierungskonzentration des zweiten homogen dotierten Bereiches nimmt mit einem zunehmenden Abstand von dem Drain-Bereich des dritten Transistors ab.
  • In beispielhaften Ausführungsformen kann während eines Betriebs der Halbleitervorrichtung der dritte Transistor durch einen Inversionsbereich, welcher in dem ersten und zweiten homogen dotierten Bereich zu bilden ist, abgeschaltet werden, und er kann durch einen Inversionsbereich in dem heterogen dotierten Bereich angeschaltet werden.
  • In beispielhaften Ausführungsformen kann der homogen dotierte Bereich einen ersten homogen dotierten Bereich benachbart zu dem Source-Bereich des zweiten Transistors und einen zweiten homogen dotierten Bereich benachbart zu dem Drain-Bereich des zweiten Transistors aufweisen, und der Kanal-bildende Bereich des zweiten Transistors kann weiterhin einen heterogen dotierten Bereich aufweisen, welcher den ersten homogen dotierten Bereich mit dem zweiten homogen dotierten Bereich verbindet.
  • In beispielhaften Ausführungsformen können Dotierungskonzentrationen des ersten und des zweiten homogen dotierten Bereichs niedriger sein als diejenigen des Source- und Drain-Bereichs des zweiten Transistors.
  • In beispielhaften Ausführungsformen nimmt eine Dotierungskonzentration des ersten homogen dotierten Bereichs von dem Source-Bereich des zweiten Transistors zu dem heterogen dotierten Bereich ab, und eine Dotierungskonzentration des zweiten homogen dotierten Bereichs nimmt von dem Drain-Bereich des zweiten Transistors zu dem heterogen dotierten Bereich ab.
  • In beispielhaften Ausführungsformen kann die Vorrichtung weiterhin einen vierten Transistor aufweisen, welcher einen Source- und einen Drain-Bereich, deren Leitfähigkeitstyp derselbe sein kann wie derjenige des Source- und Drain-Bereichs des ersten Transistors, und einen Kanal-bildenden Bereich zwischen dem Source- und dem Drain-Bereich aufweist. Der Kanal-bildende Bereich des vierten Transistors kann in einem im Wesentlichen undotierten Zustand sein.
  • In beispielhaften Ausführungsformen kann eine Schwellenspannung des vierten Transistors niedriger sein als diejenige des ersten Transistors und höher als diejenige des zweiten Transistors.
  • In beispielhaften Ausführungsformen kann die Vorrichtung weiterhin Vorrichtungs-Isolierschichten auf dem Substrat aufweisen. Der aktive Bereich von Nano-Größe erstreckt sich von dem Substrat bis zwischen die Vorrichtungs-Isolierschichten, wodurch er eine Finnen-förmige Struktur hat.
  • In beispielhaften Ausführungsformen hat der Finnen-förmige aktive Bereich von Nano-Größe eine Breite von ungefähr 10 nm oder weniger.
  • In beispielhaften Ausführungsformen kann jeder des ersten und zweiten Transistors weiterhin ein Gate-Dielektrikum und eine Gate-Elektrode aufweisen, welche nacheinanderfolgend auf dem aktiven Bereich von Nano-Größe geschichtet sein können, und die Gate-Elektrode kann einen Abschnitt aufweisen, welcher sich unter bzw. unterhalb dem aktiven Bereich von Nano-Größe erstreckt.
  • In beispielhaften Ausführungsformen kann die Halbleitervorrichtung einen ersten Bereich aufweisen, welcher mit dem ersten und dem zweiten Transistor vorgesehen ist, und einen zweiten Bereich, welcher mit einem fünften Transistor vorgesehen ist, und der fünfte Transistor kann einen Source- und einen Drain-Bereich, welche einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des ersten Transistors haben, und einen Kanal-bildenden Bereich aufweisen, welcher zwischen dem Source- und Drain-Bereich vorgesehen ist, und der Kanal-bildende Bereich des fünften Transistors kann einen homogen dotierten Bereich aufweisen, welcher denselben Leitfähigkeitstyp wie denjenigen des Source- und Drain-Bereichs des fünften Transistors hat.
  • In beispielhaften Ausführungsformen kann jeder des ersten und fünften Transistors eine Gate-Elektrode aufweisen, und die Gate-Elektroden des ersten und fünften Transistors weisen dasselbe metallische Material wie die jeweils andere auf.
  • In beispielhaften Ausführungsformen hat die Gate-Elektrode des ersten Transistors dieselbe Austrittsarbeit bzw. Austrittsfunktion wie diejenige des fünften Transistors.
  • Gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte ist eine Halbleitervorrichtung vorgesehen, welche einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor aufweist, wovon jeder einen Finnen-Abschnitt, welcher von einem Substrat hervorsteht, einen Source- und einen Drain-Bereich in jeweiligen Endabschnitten des Finnen-Abschnitts und einen Kanal-bildenden Bereich zwischen dem Source- und Drain-Bereich aufweisen kann. Der Source- und Drain-Bereich jedes des ersten, zweiten und dritten Transistors hat denselben Leitfähigkeitstyp, der Kanal-bildende Bereiche des zweiten Transistors kann einen homogen dotierten Bereich aufweisen, dessen Leitfähigkeitstyp unterschiedlich von demjenigen des Kanal-bildenden Bereichs des ersten Transistors sein kann, und er kann derselbe sein wie derjenige des Source- und Drain-Bereichs des zweiten Transistors, und der Kanal-bildende Bereich des dritten Transistors kann einen ersten homogen dotierten Bereich, welcher mit dem Source-Bereich des dritten Transistors verbunden ist, und denselben Leitfähigkeitstyp wie der Source-Bereich des zweiten Transistors hat, und einen zweiten homogen dotierten Bereich, welcher mit dem Drain-Bereich des dritten Transistors verbunden ist, und denselben Leitfähigkeitstyp wie der Source-Bereich des zweiten Transistors hat, und einen heterogen dotierten Bereich aufweisen, welcher den ersten homogen dotierten Bereich mit dem zweiten homogen dotierten Bereich verbindet, und einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des zweiten Transistors hat. Der homogen dotierten Bereich des zweiten Transistors kann konfiguriert sein, so dass er einen Inversionsbereich hat, wenn der zweite Transistor mit einer Spannung niedriger als einer Schwellenspannung davon versehen bzw. versorgt werden kann, und jeder des ersten und zweiten homogen dotierten Bereichs des dritten Transistors kann konfiguriert sein, so dass er einen Inversionsbereich hat, wenn der dritte Transistor mit einer Spannung niedriger als einer Schwellenspannung davon versorgt werden kann.
  • In beispielhaften Ausführungsformen kann eine Schwellenspannung des dritten Transistors niedriger sein als diejenige des ersten Transistors und höher als diejenige des zweiten Transistors.
  • In beispielhaften Ausführungsformen kann eine Tiefe des Inversionsbereich des zweiten Transistors von einer Oberfläche des Finnen-Abschnitts im Wesentlichen dieselbe sein wie diejenige des Source- und Drain-Bereichs des zweiten Transistors, und eine Tiefe des Inversionsbereichs des dritten Transistors von der Oberfläche des Finnen-Abschnitts kann im Wesentlichen dieselbe sein wie diejenige des Source- und Drain-Bereichs des dritten Transistors.
  • In beispielhaften Ausführungsformen hat der Finnen-Abschnitt eine Breite von ungefähr 10 nm oder weniger.
  • In beispielhaften Ausführungsformen kann die Vorrichtung weiterhin einen vierten Transistor aufweisen, welcher einen Source- und einen Drain-Bereich, welche denselben Leitfähigkeitstyp haben wie der Source- und Drain-Bereich des ersten Transistors, und einen Kanal-bildenden Bereich zwischen dem Source- und Drain-Bereich aufweist. Der Kanal-bildende Bereich des vierten Transistors kann in einem im Wesentlichen undotierten Zustand sein.
  • In beispielhaften Ausführungsformen kann eine Schwellenspannung des vierten Transistors niedriger sein als diejenige des ersten Transistors und höher als diejenige des zweiten Transistors.
  • In beispielhaften Ausführungsformen kann eine Dotierungskonzentration des homogen dotierten Bereichs des zweiten Transistors niedriger sein als diejenige des Source- und Drain-Bereichs des zweiten Transistors.
  • In beispielhaften Ausführungsformen kann die Halbleitervorrichtung einen ersten Bereich aufweisen, welcher mit dem ersten und zweiten Transistor vorgesehen ist, und einen zweiten Bereich, welcher mit einem fünften Transistor vorgesehen ist, und der fünfte Transistor kann einen Source- und einen Drain-Bereich aufweisen, welche einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des ersten Transistors haben, und einen Kanal-bildenden Bereich, welcher zwischen dem Source- und Drain-Bereich vorgesehen ist, und der Kanal-bildende Bereich des fünften Transistors kann einen homogen dotierten Bereich aufweisen, der denselben Leitfähigkeitstyp hat wie der Source- und Drain-Bereich des fünften Transistors.
  • In beispielhaften Ausführungsformen kann jeder des ersten und fünften Transistors eine Gate-Elektrode aufweisen, und die Gate-Elektrode des ersten und fünften Transistors weisen dasselbe metallische Material wie die jeweils andere auf.
  • In beispielhaften Ausführungsformen hat die Gate-Elektrode des ersten Transistors dieselbe Austrittsarbeit wie diejenige des fünften Transistors.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts kann eine SRAM-Vorrichtung einen Treiber-Transistor, welcher einen Source-Bereich aufweist, welcher mit einer Masseleitung verbunden sein kann, einen Transfer-Transistor, welcher einen Drain-Bereich aufweist, welcher mit einer Bit-Leitung verbunden sein kann, wobei der Transfer-Transistor in Serie mit dem Treiber-Transistor verbunden ist, und einen Last-Transistor aufweisen, welcher einen Source- und einen Drain-Bereich aufweist, welche elektrisch jeweils mit einer Netzleitung bzw. Versorgungsleitung und einem Drain-Bereich des Treiber-Transistors verbunden sein können. Der Last-Transistor kann ein MOS-Transistor sein, welcher einen unterschiedlichen Leitfähigkeitstyp von dem Treiber- und Transfer-Transistor hat, Gate-Elektroden des Last-, Treiber- oder Transfer-Transistors können dasselbe metallische Material aufweisen, und wenigstens einer des Last-, Treiber- und Transfer-Transistors kann in einem solchen Wege konfiguriert sein, dass ein Kanal-bildender Bereich davon einen homogen dotierten Bereich aufweisen kann, welcher denselben Leitfähigkeitstyp hat wie der Source- und Drain-Bereich davon.
  • In einem Beispiel einer Halbleitervorrichtung weist eine Halbleitervorrichtung einen Nanotransistor ohne Übergang und einen Nanotransistor mit Übergang, welche auf einem gemeinsamen Substrat integriert sind, auf.
  • In einem weiteren Beispiel einer Halbleitervorrichtung weist der Nanotransistor mit Übergang voneinander beabstandete Source- und Drain-Bereiche in einem aktiven Bereich von Nano-Größe auf dem gemeinsamen Substrat und ein Gate auf dem aktiven Bereich von Nano-Größe dazwischen auf, wobei wenigstens ein Abschnitt des aktiven Bereichs von Nano-Größe benachbart zu dem Gate von einem unterschiedlichen Leitfähigkeitstyp als die beabstandeten Source- und Drain-Bereiche sind.
  • In einem weiteren Beispiel einer Halbleitervorrichtung weist der Nanotransistor mit Übergang voneinander beabstandete Source- und Drain-Bereiche in einem aktiven Bereich von Nano-Größe auf dem gemeinsamen Substrat und ein Gate auf dem aktiven Bereich von Nano-Größe dazwischen auf, wobei wenigstens ein Abschnitt des aktiven Bereichs von Nano-Größe benachbart dem Gate undotiert ist.
  • In einem weiteren Beispiel einer Halbleitervorrichtung weist der Nanotransistor mit Übergang voneinander beabstandete Source- und Drain-Bereiche in einem aktiven Bereich von Nano-Größe auf dem gemeinsamen Substrat und ein Gate auf dem aktiven Bereich von Nano-Größe dazwischen auf, wobei der aktive Bereich von Nano-Größe benachbart zu dem Gate einen ersten Bereich, welcher von einem unterschiedlichen Leitfähigkeitstyp ist als die voneinander beabstandeten Source- und Drain-Bereiche, und einen zweiten Bereich aufweist, welcher von einem gleichen Leitfähigkeitstyp ist, wie die voneinander beabstandeten Source- und Drain-Bereiche.
  • In einem weiteren Beispiel einer Halbleitervorrichtung weist der Nanotransistor ohne Übergang einen ersten und einen zweiten Nanotransistor ohne Übergang auf, welche von einem entgegengesetzten Leitfähigkeitstyp sind.
  • In einem weiteren Beispiel einer Halbleitervorrichtung weist der Nanotransistor ohne Übergang voneinander beabstandete Source- und Drain-Bereiche in einem aktiven Bereich von Nano-Größe auf dem gemeinsamen Substrat und ein Gate auf dem aktiven Bereich von Nano-Größe dazwischen auf, wobei der beabstandete Source- und Drain-Bereich und der aktive Bereich von Nano-Größe benachbart zu dem Gate derselbe Leitfähigkeitstyp sind.
  • In einem weiteren Beispiel einer Halbleitervorrichtung weisen sowohl der Nanotransistor ohne Übergang als auch der Nanotransistor mit Übergang voneinander beabstandete Source- und Drain-Bereiche in einem aktiven Bereich von Nano-Größe auf dem gemeinsamen Substrat und ein Gate auf dem aktiven Bereich von Nano-Größe dazwischen auf, wobei die beabstandeten Source- und Drain-Bereiche des Nanotransistors ohne Übergang und des Nanotransistors mit Übergang allesamt vom selben Leitfähigkeitstyp sind.
  • Figurenliste
  • Beispielhafte Ausführungsformen werden deutlicher aus der folgenden kurzen Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden. Die beigefügten Zeichnungen repräsentieren nicht-beschränkende beispielhafte Ausführungsformen, wie sie hierin beschrieben sind.
    • 1 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht.
    • 2 ist ein Diagramm, welches vertikale Schnitte des ersten Transistors, aufgenommen entlang Linien A-A' und I-I' der 1 veranschaulicht.
    • 3 ist ein Diagramm, welches vertikale Schnitte des ersten Transistors, aufgenommen entlang Linien B-B' und II-II' der 1 veranschaulicht.
    • 4 ist ein Diagramm, welches vertikale Schnitte des ersten Transistors, aufgenommen entlang Linien C-C' und III-III' der 1 veranschaulicht.
    • 5 ist ein Diagramm, welches vertikale Schnitte des ersten Transistors, aufgenommen entlang Linien D-D' und IV-IV' der 1 veranschaulicht.
    • 6 ist ein Diagramm, welches vertikale Schnitte des ersten Transistors, aufgenommen entlang Linien E-E' und V-V' der 1 veranschaulicht.
    • 7 ist ein schematisches Diagramm, welches einen Inversionsbereich gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht.
    • 8 ist ein schematisches Diagramm, welches An- und Aus-Zustände des ersten Transistors veranschaulicht.
    • 9 ist ein schematisches Diagramm, welches An- und Aus-Zustände des zweiten Transistors veranschaulicht.
    • 10 ist ein schematisches Diagramm, welches An- und Aus-Zustände des dritten Transistors veranschaulicht.
    • 11 ist ein schematisches Diagramm, welches An- und Aus-Zustände des vierten Transistors veranschaulicht.
    • 12A bis 17A sind Schnittansichten des ersten bis dritten Transistors zum Beschreiben eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte.
    • 12B bis 17B sind Schnittansichten des vierten und fünften Transistors zum Beschreiben eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte.
    • 18A bis 18C sind Schnittansichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulichen.
    • 19 ist ein schematisches Diagramm, welches einen aktiven Bereich von Nano-Größe einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht.
    • 20 ist ein schematisches Diagramm, welches einen aktiven Bereich von Nano-Größe einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht.
    • 21 ist ein äquivalentes Schaltbild einer CMOS SRAM-Zelle, welche einen Finn-Feldeffekt-Transistor gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte aufweist.
    • 22 ist ein Blockschaltbild eines elektronischen Systems, welches eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte aufweist.
  • Es sollte festgehalten werden, dass diese Figuren vorgesehen sind, um die allgemeinen Charakteristiken von Verfahren, einer Struktur und/oder Materialien, welche in bestimmten beispielhaften Ausführungsformen verwendet werden, zu veranschaulichen, und um die Beschreibung, welche untenstehend vorgesehen ist, zu ergänzen. Diese Zeichnungen sind jedoch nicht maßstabsgetreu und mögen die präzisen Strukturen oder Leistungsfähigkeits-Charakteristiken einer beliebigen gegebenen Ausführungsform nicht präzise reflektieren und sollten nicht als den Bereich von Werten oder Eigenschaften definierend oder beschränkend interpretiert werden, welche durch beispielhafte Ausführungsformen erfasst werden. Beispielsweise können die relativen Dicken und Positionen von Molekülen, Schichten, Bereichen und/oder strukturellen Elementen zur Klarheit verringert oder überhöht sein. Die Verwendung von ähnlichen oder identischen Bezugszeichen in den verschiedenen Zeichnungen ist vorgesehen, um die Anwesenheit eines ähnlichen oder identischen Elements oder Merkmals anzuzeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Beispielhafte Ausführungsformen der erfinderischen Konzepte werden nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen beispielhafte Ausführungsformen gezeigt sind. Beispielhafte Ausführungsformen der erfinderischen Konzepte können jedoch in vielen unterschiedlichen Formen ausgeführt werden und sollten nicht als auf die Ausführungsformen, welche hierin erläutert sind, beschränkt betrachtet werden; vielmehr sind diese Ausführungsformen vorgesehen, so dass diese Offenbarung gewissenhaft und vollständig sein wird und die Konzepte der beispielhaften Ausführungsformen Fachleuten vollständig übermitteln wird. In den Zeichnungen sind die Dicken von Schichten und Bereichen zur Klarheit überhöht. Gleiche Bezugszeichen in den Zeichnungen bezeichnen gleiche Elemente und demnach wird deren Beschreibung ausgelassen werden.
  • Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als „verbunden mit“ oder „gekoppelt mit“ einem anderen Element oder einer anderen Schicht, es direkt verbunden mit oder direkt gekoppelt mit dem anderen Element sein kann, oder dazwischen liegende Elemente oder Schichten gegenwärtig sein können. Im Gegensatz hierzu sind, wenn auf ein Element Bezug genommen wird als „direkt verbunden mit“ oder „direkt gekoppelt mit“ einem anderen Element oder einer anderen Schicht, keine dazwischen liegenden Elemente oder Schichten gegenwärtig. Andere Worte, welche verwendet werden, um die Beziehung zwischen Elementen oder Schichten zu beschreiben, sollten auf eine ähnliche Art und Weise interpretiert werden (beispielsweise „zwischen“ gegenüber „direkt zwischen“, „benachbart“ gegenüber „direkt benachbart“, „auf‟ gegenüber „direkt auf“). Wenn hierin verwendet umfasst der Begriff „und/oder“ irgendeine und alle Kombinationen eines oder mehrerer der zugeordneten aufgelisteten Gegenstände.
  • Es wird verstanden werden, dass, obwohl die Begriffe „erster/erste/erstes“, „zweiter/zweite/zweites“, etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen durch diese Begriffe nicht beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente bzw. einen Bestandteil, einen Bereich, eine Schicht oder Sektion von einem anderen Element, einer anderen Komponente, einem anderen Bereich, einer anderen Schicht oder Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente bzw. ein erster Bestandteil, ein erster Bereich, eine erste Schicht oder Sektion welche untenstehend diskutiert ist, als ein zweites Element, eine zweite Komponente bzw. ein zweiter Bestandteil, ein zweiter Bereich, eine zweite Schicht oder Sektion benannt werden, ohne von den Lehren der beispielhaften Ausführungsformen abzuweichen.
  • Räumlich relative Begriffe wie beispielsweise „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) wie in den Figuren veranschaulicht zu beschreiben. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um verschiedene Orientierungen der Vorrichtung in Verwendung oder im Betrieb zusätzlich zu den Orientierungen, welche in den Figuren abgebildet sind, zu enthalten. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen oder „darunter“ beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen orientiert sein. Demnach kann der beispielhafte Begriff „unter“ sowohl eine Orientierung über als auch unter enthalten. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder unter anderen Orientierungen) und die räumlich relativen Beschreibungen, welche hierin verwendet werden, werden demgemäß interpretiert.
  • Die Terminologie, welche hierin verwendet ist, ist nur zum Zweck des Beschreibens bestimmter Ausführungsformen und sie ist nicht vorgesehen, um für das erfinderische Konzept beschränkend zu sein. Wenn hierin verwendet sind die Singularformen „einer/eine/eines“ und „der/die/das“ vorgesehen, um ebenso die Pluralformen mit einzuschließen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt. Es wird weiterhin verstanden werden, dass die Begriffe „weist auf‟, „aufweisend“, „schließt ein“ und/oder „einschließlich“, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen.
  • Beispielhafte Ausführungsformen der erfinderischen Konzepte sind hierin unter Bezugnahme auf Querschnitts-Veranschaulichungen beschrieben, welche schematische Veranschaulichen von idealisierten Ausführungsformen (und Zwischenstrukturen) von beispielhaften Ausführungsformen sind. Als solches müssen Variationen bzw. Abweichungen von den Formen der Veranschaulichungen als ein Ergebnis beispielsweise von Herstellungstechniken und/oder Toleranzen erwartet werden. Demnach sollten beispielhafte Ausführungsformen der erfinderischen Konzepte nicht als auf die bestimmten Formen von Bereichen, welche hierin veranschaulicht sind, beschränkt betrachtet werden, sondern sie müssen Abweichungen in Formen, welche beispielsweise von der Herstellung resultieren, einschließen. Beispielsweise kann ein implantierter Bereich, welcher als ein Rechteck veranschaulicht wird, gerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationskonzentration an seinen Rändern eher haben als eine binäre Änderung von einem implantierten zu einem nicht-implantierten Bereich. Ebenso kann ein vergrabener bzw. verborgener bzw. eingegrabener Bereich, welcher durch Implantation gebildet wird, zu einer Implantation in dem Bereich zwischen dem eingegrabenen und der Oberfläche, durch welche die Implantation stattfindet, führen. Demnach sind die Bereiche, welche in den Figuren veranschaulicht sind, in ihrer Natur schematisch und ihre Formen sind nicht vorgesehen, um die tatsächliche Form des Bereichs einer Vorrichtung zu veranschaulichen, und sie sind nicht vorgesehen, um den Umfang der beispielhaften Ausführungsformen zu beschränken, soweit nicht anderweitig angezeigt.
  • Solange nicht anderweitig definiert, haben alle Wortlaute bzw. Begriffe (einschließlich technischer und wissenschaftlicher Betreffe), welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch einen Fachmann auf dem Gebiet, zu dem beispielhafte Ausführungsformen der erfinderischen Konzepte gehören, verstanden wird. Es wird weiterhin verstanden werden, dass Wortlaute, wie diese, welche in gemeinhin verwendeten Wörterbüchern definiert sind, interpretiert werden sollten als eine Bedeutung habend, welche konsistent mit ihrer Bedeutung in dem Kontext des relevanten Fachgebietes ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, solange nicht ausdrücklich hierin so definiert.
  • 1 ist eine Draufsicht, welche eine Halbleitervorrichtung veranschaulicht, welche einen ersten bis einen fünften Transistor gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte aufweist. 2 ist ein Diagramm, welches vertikale Schnitte des ersten Transistors, aufgenommen entlang Linien A-A' und I-I' der 1 veranschaulicht. 3 ist ein Diagramm, welches vertikale Schnitte des zweiten Transistors, entlang Linien B-B' und I-I' der 1 veranschaulicht. 4 ist ein Diagramm, welches vertikale Schnitte des dritten Transistors, aufgenommen entlang Linien C-C' und III-III' der 1 veranschaulicht. 5 ist ein Diagramm, welches vertikale Schnitt des vierten Transistors, aufgenommen entlang Linien D-D' und IV-IV' der 1 veranschaulicht. 6 ist ein Diagramm, welches vertikale Schnitte des fünften Transistors, aufgenommen entlang Linien E-E' und V-V' der 1 veranschaulicht.
  • Bezug nehmend auf die 1 bis 6 kann eine Mehrzahl von Transistoren TR1, TR2, TR3, TR4 und TR5 an bzw. auf einem Substrat 100 vorgesehen sein. Beispielsweise können der erste Transistor TR1, der zweite Transistor TR2, der dritte Transistor TR3 und der vierte Transistor TR4 Transistoren von einem ersten Leitfähigkeitstyp sein, und der fünfte Transistor TR5 kann ein Transistor eines zweiten Leitfähigkeitstyps sein. In beispielhaften Ausführungsformen kann der ersten Leitfähigkeitstyp der n-Typ sein, und der zweite Leitfähigkeitstyp kann der p-Typ sein. Hierin nachstehend wird sich zum Zweck der Einfachheit die Beschreibung, welche folgt, auf ein Beispiel der vorliegenden Ausführungsform beziehen, in welchem der erste bis vierte Transistor TR1 bis TR4 NMOS-Transistoren sind, und der fünfte Transistor TR5 ein PMOS-Transistor ist. In anderen Ausführungsformen jedoch können die Leitfähigkeitstypen der Transistoren in der umgekehrten Art und Weise konfiguriert sein.
  • Jeder des ersten bis fünften Transistors TR1 bis TR5 kann einen aktiven Bereich von Nano-Größe aufweisen, welcher auf dem Substrat 100 vorgesehen ist. Beispielsweise kann, wie gezeigt ist, der aktive Bereich von Nano-Größe wie eine Finne geformt sein, welche sich von dem Substrat 100 in einen Bereich zwischen Vorrichtungs-Isolierschichten 110 erstreckt. Alternativ können, in dem Fall, in dem das Substrat 100 ein Silizium-auf-Isolator (SOI=Silicone-on-Insulator)-Wafer ist, die Vorrichtungs-Isolierschichten ausgelassen sein. Die Struktur des aktiven Bereichs von Nano-Größe ist nicht auf die Finnen-Form beschränkt und wird verschiedentlich gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte abgewandelt bzw. modifiziert. Die Beschreibung, welche folgt, wird sich auf beispielhafte Ausführungsformen beziehen, in welchen der aktive Bereich von Nano-Größe eine Breite von ungefähr 10 nm oder weniger hat und Finnen-förmige, Ω-förmige und drahtförmige Strukturen hat, welche in den 2 bis 6, 19 und 20 jeweils gezeigt sind.
  • Der erste bis vierte Transistor TR1 bis TR4 kann ein MMOS-Transistor sein, welcher Source-/Drain (S/D)-Bereiche vom n-Typ hat. Beispielsweise sind alle eines ersten S/D-Bereichs SD1 des ersten Transistors TR1, eines zweiten S/D-Bereichs SD2 des zweiten Transistors TR2, eines dritten S/D-Bereichs SD3 des dritten Transistors TR3 und eines vierten S/D-Bereichs SD4 des vierten Transistors TR4 n-Typ dotierte Bereiche. Im Gegensatz dazu kann, da der fünfte Transistor TR5 ein PMOS-Transistor ist, ein fünfter S/D-Bereich SD5 des fünften Transistors TR5 ein p-Typ dotierter Bereich sein. In beispielhaften Ausführungsformen können der erste bis vierte S/D-Bereich SD1 bis SD4 eine n-Typ Dotierungskonzentration von ungefähr 1×1020 atm/cm3 bis 1×1021 atm/cm3 haben, und der fünfte S/D-Bereich SD4 kann eine p-Typ Dotierungskonzentration von ungefähr 1×1020 atm/cm3 bis ungefähr 1×1021 atm/cm3 haben.
  • Der ersten bis fünften Transistor TR1 bis TR5 können Gate-Dielektrika GD1 bis GD5 und Gate-Elektroden GE1 bis GE5 aufweisen, welche nacheinanderfolgend auf dem Finnen-förmigen aktiven Bereichen von Nano-Größe davon vorgesehen sind. Deckmuster 151 können auf den Gate-Elektroden GE1 bis GE5 jeweils vorgesehen sein, und Abstandshalter 152 können an Seitenwänden der Gate-Elektroden GE1 bis GE5 vorgesehen sein. Die Gate-Dielektrika GD1 bis GD5 können eine Siliziumoxidschicht oder eine Siliziumoxynitridschicht aufweisen. In anderen Ausführungsformen können die Gate-Dielektrika GD1 bis GD5 High-K Dielektrika wie beispielsweise Hafniumoxid (HfO), Aluminiumoxid (AlO) oder Tantaloxid (TaO) aufweisen, welche eine dielektrische Konstante höher als diejenige der Siliziumoxidschicht haben. Die Gate-Elektroden GE1 bis GE5 können Halbleitermaterialien (beispielsweise Silizium oder Germanium), leitfähige Metallnitride und/oder Metalle aufweisen. Jedes der Deckmuster 151 und der Abstandshalter 152 kann wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxynitridschicht aufweisen.
  • Hierin nachstehend wird der erste Transistor TR1 detaillierter unter Bezugnahme auf die 2 bis 8 beschrieben werden. 8 ist ein schematisches Diagramm, welches An- und Aus-Zustände des ersten Transistors veranschaulicht. Der erste Transistor TR1 kann ein Inversionstyp-MOSFET-Transistor sein. Beispielsweise kann ein Bereich (d.h. ein Kanal-bildender Bereich CR1) zwischen Source- und Drain-Bereichen des ersten Transistors TR1 einen heterogen dotierten Bereich ER aufweisen, welcher einen Leitfähigkeitstyp unterschiedlich von demjenigen des ersten S/D-Bereichs SD1 hat. Hierin nachstehend kann sich der Kanal-bildende Bereich auf einen Bereich beziehen, welcher als ein Weg, welcher elektrisch den Source-Bereich mit dem Drain-Bereich verbindet, dienen kann, wenn eine bestimmte Spannung an die Gate-Elektrode angelegt ist. Wie in 8 gezeigt ist, kann, wenn der erste Transistor TR1 mit einer Gate-Spannung versorgt wird, welche geringer ist als eine Schwellenspannung Vt1 davon, der erste Transistor aufgrund der Anwesenheit des p-Typ-Bereichs (d.h. dem heterogen dotierten Bereich ER) in einem Aus-Zustand sein, welcher zwischen den ersten S/D-Bereichen SD1 zwischenliegend angeordnet ist. Im Gegensatz dazu können, in dem Fall, in dem der erste Transistor TR1 mit einer Gate-Spannung versorgt wird, welche höher ist als die Schwellenspannung Vt1 davon, Minderheits-Ladungsträger (beispielsweise Elektronen) in dem heterogen dotierten Bereich ER angesammelt werden, um einen Inversionsbereich IR zu bilden, welcher elektrisch die ersten S/D-Bereiche SD1 miteinander verbindet, und demnach kann der erste Transistor TR1 in einem An-Zustand sein.
  • 7 ist ein schematisches Diagramm, welches einen Inversionsbereich gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht. In dem Fall, in dem eine Finne F eine Breite WT von ungefähr 10 nm oder weniger hat, können elektrische Ladungen in der Finne F innerhalb eines räumlich begrenzten engen Bereichs bewegt werden. Als ein Ergebnis kann, wenn ein Gate mit einer Spannung versorgt wird, welche höher ist als eine Schwellenspannung des Transistors, ein Inversionsbereich IR in allen Oberflächen-Nachbarschaftsbereichen und einem zentralen Bereich der Finne F gebildet werden, was eine „Volumen-Inversion“ genannt werden kann.
  • Gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte kann durch eine Verwendung solch einer Volumen-Inversion der zweite Transistor TR2 konfiguriert werden, so dass er eine unterschiedliche Schwellenspannung von derjenigen des ersten Transistors TR1 hat. Hierin nachstehend wird der zweite Transistor TR2 detaillierter unter Bezugnahme auf die 3 und 9 beschrieben werden. 9 ist ein schematisches Diagramm, welches An- und Aus-Zustände des zweiten Transistors TR veranschaulicht. Der zweite Transistor TR2 kann ein MOSFET vom Akkumulations- bzw. Anreicherungs-Typ sein. Beispielsweise kann ein zweiter Kanal-bildender Bereich CR2 des zweiten Transistors TR2 einen homogen dotierten Bereich OR aufweisen, welcher denselben Leitfähigkeitstyp hat wie derjenige der zweiten S/D-Bereiche SD2 des zweiten Transistors TR2. Der homogen dotierte Bereich OR kann eine Dotierungskonzentration haben, welche niedriger ist als diejenige der zweiten S/D-Bereiche SD2. Beispielsweise kann der homogen dotierte Bereich OR eine n-Typ Dotierungskonzentration von ungefähr 1×1019 atm/cm3 bis ungefähr 1×1020 atm/cm3 haben, und die zweiten S/D-Bereiche SD2 können eine n-Typ Dotierungskonzentration von ungefähr 1×1020 atm/cm3 bis ungefähr 1x1021 atm/cm3 haben. In beispielhaften Ausführungsformen kann der homogen dotierte Bereich OR konfiguriert sein, so dass er eine Dotierungskonzentration hat, welche kontinuierlich mit einem zunehmenden Abstand von den S/D-Bereichen SD2 abnimmt. Beispielsweise kann die Dotierungskonzentration des homogen dotierten Bereichs OR kontinuierlich von einem Abschnitt benachbart zu den zweiten S/D-Bereichen SD2 zu einem zentralen Abschnitt des homogen dotierten Bereichs OR abnehmen. In anderen Ausführungsformen kann die Dotierungskonzentration des homogen dotierten Bereichs OR höher sein als oder gleich zu derjenigen der zweiten S/D-Bereiche SD2. Der homogen dotierte Bereich OR kann mit den zweiten S/D-Bereichen SD2 des zweiten Transistors TR2 verbunden sein.
  • Wie in 9 gezeigt ist, kann, wenn der zweite Transistor TR2 mit einer Gate-Spannung versorgt wird, welche niedriger ist als eine Schwellenspannung Vt2 davon, ein Inversionsbereich IR in dem n-Typ Bereich (d.h. dem homogen dotierten Bereich OR) zwischen den zweiten S/D-Bereichen SD2, gebildet werden, der zweite Transistor TR2 kann in einem Aus-Zustand sein. Beispielsweise kann, wenn der zweite Transistor TR2 mit der Gate-Spannung, welche niedriger ist als die Schwellenspannung Vt2 versorgt wird, der Inversionsbereich in dem homogen dotierten Bereich OR durch elektrische Ladungen, welche denselben Leitfähigkeitstyp haben wie Minderheits-Ladungsträger des S/D-Bereichs des zweiten Transistors TR2 gebildet werden. In anderen Worten gesagt, können sich Löcher in dem homogen dotierten Bereich OR ansammeln und dadurch den Inversionsbereich IR bilden, welcher die zweiten S/D-Bereiche SD2 elektrisch voneinander trennt.
  • In dem Fall, in dem der zweite Transistor TR2 mit einer Gate-Spannung versorgt wird, welche höher ist als die Schwellenspannung Vt2 davon, kann der Inversionsbereich IR aus dem homogen dotierten Bereich OR schwinden und Mehrheits-Ladungsträger (beispielsweise Elektronen) können sich in dem homogen dotierten Bereich OR ansammeln, um die zweiten S/D-Bereiche SD2 elektrisch miteinander zu verbinden, und demnach kann der zweite Transistor TR2 einen An-Zustand annehmen.
  • An- und Aus-Zustände des zweiten Transistors TR2 können leicht durch ein Verwenden der vorstehend bestehenden Volumeninversion gesteuert werden. Beispielsweise können in dem Fall, in dem der Inversionsbereich IR des zweiten Transistors TR2 lokal nahe einer Oberfläche des aktiven Bereichs von Nano-Größe (d.h. in einem Abschnitt benachbart zu der Gate-Elektrode) wie in dem herkömmlichen Planar-Transistor gebildet ist, viele Mehrheits-Ladungsträger (beispielsweise Elektronen) des homogen dotierten Bereiches OR in einem Abschnitt des homogen dotierten Bereichs OR sein, wo der Inversionsbereich IR nicht gebildet ist. Die Elektronen können verhindern, dass der zweite Transistor TR2 vollständig abgeschaltet wird. Im Gegensatz dazu kann gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte, wenn der zweite Transistor TR2 abgeschaltet ist, eine Tiefe des Inversionsbereich IR, welche von einer Oberfläche des aktiven Bereichs von Nano-Größe hervorstehend von dem Substrat 100 gemessen wird, im Wesentlichen gleich zu derjenigen der zweiten S/D-Bereiche SD2 des zweiten Transistors TR2 sein. In anderen Worten gesagt kann der Inversionsbereich in dem im Wesentlichen ganzen Bereich des homogen dotierten Bereichs Orgebildet sein, und demnach kann der zweite Transistor TR2 vollständig abgeschaltet sein. Demzufolge kann die Halbleitervorrichtung konfiguriert sein, so dass sie den Transistor vom Akkumulations-Typ aufweist, dessen An- und Aus-Zustände leicht gesteuert werden können.
  • Die Schwellenspannung Vt2 des zweiten Transistors TR2 kann niedriger sein als die Schwellenspannung Vt1 des ersten Transistors TR1. In anderen Worten gesagt kann, da die Mehrheits-Ladungsträger des homogen dotierten Bereichs OR verwendet werden, um den An-Zustand des zweiten Transistors TR2 zu erreichen, im Gegensatz zu dem ersten Transistor, der zweite Transistor TR2 eine relativ niedrigere Schwellenspannung haben als der erste Transistor TR1.
  • Hierin nachstehend wird der dritte Transistor TR3 detaillierter unter Bezugnahme auf die 4 und 10 beschrieben werden. 10 ist ein schematisches Diagramm, welches An- und Aus-Zustände des dritten Transistors TR3 veranschaulicht. Der dritte Transistor TR3 kann ein Transistor sein, welcher konfiguriert ist, so dass er eine Zwischeneigenschaft und Struktur zwischen dem Transistor vom Akkumulations-Typ und dem Transistor vom Inversions-Typ hat. Beispielsweise kann ein dritter Kanal-bildender Bereich CR3 des dritten Transistors TR3 einen ersten homogen dotierten Bereich OR1 und einen zweiten homogen dotierten Bereich OR2 haben, welche jeweils mit den dritten S/D-Bereichen SD3 verbunden sind. Der erste homogen dotierte Bereich OR1 und der zweite homogen dotierte Bereich OR2 können miteinander durch einen heterogen dotierten Bereich ER, welcher dazwischen vorgesehen ist, verbunden sein. Die homogen dotierten Bereiche OR1 und OR2 können konfiguriert sein, so dass sie denselben Leitfähigkeitstyp haben wie die dritten S/D-Bereiche SD3, während der heterogen dotierte Bereich ER konfiguriert sein kann, so dass er einen unterschiedlichen Leitfähigkeitstyp von den dritten S/D-Bereichen SD3 hat.
  • Dotierungskonzentrationen der homogen dotierten Bereiche OR1 und OR2 können niedriger sein als diejenigen der dritten S/D-Bereiche SD3. Beispielsweise können die homogen dotierten Bereiche OR1 und OR2 eine n-Typ-Dotierungskonzentration von ungefähr 1×1019 atm/cm3 bis ungefähr 1X1020 atm/cm3 haben, und die dritten S/D-Bereiche SD3 können eine n-Typ Dotierungskonzentration von ungefähr 1×1020 atm/cm3 bis ungefähr 1×1021 atm/cm3 haben. Die homogen dotierten Bereiche OR1 und OR2 können konfiguriert sein, so dass sie Dotierungskonzentrationen haben, welche kontinuierlich mit zunehmendem Abstand von den dritten S/D-Bereichen SD3 abnehmen. Beispielsweise können die Dotierungskonzentrationen der homogen dotierten Bereiche OR1 und OR2 kontinuierlich von einem äußeren Abschnitt benachbart zu den dritten S/D-Bereichen SD3 zu einem inneren Abschnitt benachbart zu dem heterogen dotierten Bereich ER abnehmen. In anderen Ausführungsformen können die Dotierungskonzentrationen der homogen dotierten Bereiche OR1 und OR2 höher sein als oder gleich zu denjenigen der dritten S/D-Bereiche SD3. Die Dotierungskonzentrationen der homogen dotierten Bereiche OR1 und OR2 können angepasst werden, um eine erwünschte Schwellenspannung des dritten Transistors TR3 zu realisieren. Beispielsweise können die Dotierungskonzentrationen der homogen dotierten Bereiche OR1 und OR2 erhöht werden, um den dritten Transistor TR3 mit einer verringerten Schwellenspannung zu realisieren. Alternativ können die Dotierungskonzentrationen der homogen dotierten Bereiche OR1 und OR2 verringert werden, um den dritten Transistor TR3 mit einer erhöhten Schwellenspannung zu realisieren.
  • Wie in 10 gezeigt ist, kann, wenn der dritte Transistor TR3 mit einer Gate-Spannung versorgt wird, welche niedriger ist als eine Schwellenspannung Vt3 davon, ein Inversionsbereich IR in den homogen dotierten Bereichen OR1 und OR2 gebildet werden. Beispielsweise können, wenn der dritte Transistor TR3 mit der Gate-Spannung versorgt wird, welche niedriger ist als die Grenzspannung Vt3, Minderheits-Ladungsträger (beispielsweise Löcher) sich in den homogen dotierten Bereichen OR1 und OR2 ansammeln, um den Inversionsbereich IR zu bilden. Da ein Mehrheits-Ladungsträger des heterogen dotierten Bereichs ER ein Loch ist, kann es in dem heterogen dotierten Bereich ER unter einer Gate-Spannung niedriger als der Schwellenspannung Vt3 viele Löcher geben. Aufgrund des Inversionsbereichs IR, welcher in den homogen dotierten Bereichen OR1 und OR2 gebildet wird, und den Mehrheits-Ladungsträgern in dem heterogen dotierten Bereiche ER kann der dritte Transistor TR3 abgeschaltet werden.
  • In dem Fall, in dem der dritte Transistor TR3 mit einer Gate-Spannung versorgt wird, welche höher ist als die Schwellenspannung Vt3, kann der Inversionsbereich IR von den homogen dotierten Bereichen OR1 und OR2 schwinden, und der Inversionsbereich IR kann in dem heterogen dotierten Bereich ER gebildet werden. Als ein Ergebnis können die dritten S/D-Bereiche SD3 durch die Mehrheits-Ladungsträger (beispielsweise Elektronen) in den homogen dotierten Bereichen OR1 und OR2 und den Inversionsbereich, welcher in dem heterogen dotierten Bereich ER gebildet ist, elektrisch miteinander verbunden werden, und demnach kann der dritte Transistor TR3 in einem An-Zustand sein.
  • Die Schwellenspannung Vt3 des dritten Transistors TR3 kann höher sein als die Schwellenspannung Vt2 des zweiten Transistors TR2 und niedriger als die Schwellenspannung Vt1 des ersten Transistors TR1. In anderen Worten gesagt kann aufgrund der Anwesenheit der homogen dotierten Bereiche OR1 und OR2 der dritte Transistor TR3 die Schwellenspannung niedriger haben als diejenige des ersten Transistors TR1. Die Schwellenspannung Vt3 kann durch ein Anpassen eines Verhältnisses einer Breite W1 der homogen dotierten Bereiche OR1 und OR2 zu einer Breite W2 des heterogen dotierten Bereichs ER angepasst werden. Beispielsweise kann, in dem Fall, in dem die Breite W1 zunimmt und die Breite W2 abnimmt, die Schwellenspannung Vt3 des dritten Transistors TR3 auf einen Pegel bzw. ein Niveau nahe zu demjenigen des Transistors vom Akkumulations-Typ (beispielsweise der Schwellenspannung Vt2) abnehmen. Im Gegensatz dazu kann, in dem Fall, in dem die Breite W1 abnimmt und die Breite W2 zunimmt, die Schwellenspannung Vt3 des dritten Transistors TR3 auf einen Pegel bzw. ein Niveau zunehmen nahe zu demjenigen des Transistors vom Inversions-Typ (beispielsweise der Schwellenspannung Vt1). In beispielhaften Ausführungsformen kann die Breite W1 im Wesentlichen äquivalent zu der Breite W2 sein, beispielhafte Ausführungsformen der erfinderischen Konzepte können jedoch nicht darauf beschränkt werden und können unter Berücksichtigung einer erwünschten Schwellenspannung abgewandelt werden.
  • Hierin nachstehend wird der vierte Transistor TR4 detaillierter unter Bezugnahme auf die 5 und 11 beschrieben werden. 11 ist ein schematisches Diagramm, welches An- und Aus-Zustände des vierten Transistors TR4 veranschaulicht. Der vierte Transistor TR4 kann einen undotierten Bereich UR aufweisen, welcher zwischen den vierten S/D-Bereichen SD4 vorgesehen ist. Wenigstens ein Abschnitt des vierten Kanal-bildenden Bereichs CR4 kann in einem im Wesentlichen undotierten Zustand sein. In der vorliegenden Beschreibung kann der Begriff „im Wesentlichen undotierter Zustand“ bedeuten, dass ein betrachteter Bereich eine Netto-Ladungskonzentration von im Wesentlichen Null hat. Beispielsweise kann in dem Fall, in dem der undotierte Zustand eines betrachteten Bereichs durch ein Gegendotieren des Substrats mit Dotierungen, welche einen unterschiedlichen Leitfähigkeitstyp von dem Substrat haben, erreicht wird, der Bereich, welcher betrachtet wird, eine Netto-Ladungsträgerkonzentration von ungefähr 1×1010 atm/cm3 oder weniger haben.
  • Wenn der vierte Transistor TR4 mit einer Gate-Spannung niedriger als einer Schwellenspannung Vt4 davon versorgt wird, kann der vierte Transistor TR4 in einem Aus-Zustand sein. Wenn der vierte Transistor TR4 mit einer Gate-Spannung höher als der Schwellenspannung Vt4 davon versorgt wird, können sich Elektronen in dem undotierten Bereich UR ansammeln, und demnach kann der vierte Transistor TR4 in einem An-Zustand sein.
  • Die Schwellenspannung Vt4 des vierten Transistors TR4 kann niedriger sein als die Schwellenspannung Vt1 des ersten Transistors TR1 und höher als die Schwellenspannung Vt2 des zweiten Transistors TR2. Beispielsweise kann die Schwellenspannung Vt4 des vierten Transistors TR4 niedriger sein als die Schwellenspannung Vt1 des ersten Transistors TR1 und höher als die Schwellenspannung Vt3 des dritten Transistors TR3. Alternativ kann die Schwellenspannung Vt3 des dritten Transistors TR3 höher sein als diejenige des vierten Transistors TR4, wenn ein Verhältnis zwischen Breiten der homogen und heterogen dotierten Bereiche angepasst wird.
  • Hierin nachstehend wird der fünfte Transistor TR5 detaillierter unter Bezugnahme auf 6 beschrieben werden. Der fünfte Transistor TR5 kann ein PMOS-Transistor vom Akkumulationstyp sein. Beispielsweise kann der fünfte Transistor TR5 konfiguriert sein, so dass er fünfte S/D-Bereiche SD5 vom p-Typ und einen fünften Kanal-bildenden Bereich CR5 vom p-Typ zwischen den fünften S/D-Bereichen SD5 hat. In anderen Worten gesagt kann der fünfte Kanal-bildende Bereich TR5 vorgesehen sein, so dass er den homogen dotierten Bereich OR einschließt. Der Transistor vom Akkumulations-Typ kann zwischen einem An- und einem Aus-Zustand in der ähnlichen Art und Weise zu derjenigen der 9 geschaltet werden mit Ausnahme des technischen Unterschieds bezogen auf entgegengesetzte Leitfähigkeitstypen.
  • Eine Gate-Elektrode GE5 des fünften Transistors TR5 kann dasselbe metallische Material aufweisen wie dasjenige für die Gate-Elektroden GE1 bis GE4 des ersten bis vierten Transistors TR1 bis TR4. Beispielsweise kann die Gate-Elektrode GE5 des fünften Transistors TR5 aus einem Material gebildet sein, dessen Austrittsarbeit dieselbe ist wie diejenige der Gate-Elektroden GE1 bis GE4 des ersten bis vierten Transistors TR1 bis TR4. Beispielsweise können die Gate-Elektroden GE1 bis GE5 des ersten bis fünften Transistors CR1 bis CR5 eine Austrittsarbeit von ungefähr 4,3 eV haben. Beispielsweise können die Gate-Elektroden GE1 bis GE5 gleichzeitig aus demselben Material unter Verwendung desselben Prozesses gebildet werden. Beispielsweise können die erste bis fünfte Gate-Elektrode GE1 bis GE5 wenigstens eines von Wolfram, Titan, Tantal oder leitfähigen Nitriden davon aufweisen. In dem Fall, in dem die Gate-Elektrode GE5 des fünften Transistors TR5, welcher ein PMOS-Transistor ist, aus demselben Material gebildet ist wie diejenigen des ersten bis vierten Transistors TR1 bis TR4, welche MMOS-Transistoren sind, kann der fünfte Transistor TR5 eine erhöhte Schwellenspannung haben. Wie jedoch obenstehend beschrieben ist kann, in dem Fall, in dem der fünfte Transistor TR5 der Transistor vom Akkumulationstyp ist, der fünfte Transistor TR5 eine erniedrigte Schwellenspannung haben verglichen mit dem Fall des Transistors vom Inversionstyp. In dem Fall, in dem die Gate-Elektrode GE5 des fünften Transistors TR5 aus einem Metall mit einer niedrigen Austrittsarbeit gebildet ist, wie diejenigen des ersten bis vierten Transistors TR1 bis TR4, kann die erniedrigte Schwellenspannung des fünften Transistors TR5 erhöht werden. In anderen Worten gesagt kann die Schwellenspannung des fünften Transistors TR5 auf einen Pegel bzw. ein Niveau nahe zu demjenigen des ersten Transistors TR1 erhöht werden, welcher der Transistor vom Inversionstyp ist.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts kann jede der Vorrichtungen konfiguriert sein, so dass sie eine Mehrzahl von Transistoren aufweist, deren Schwellenspannungen unterschiedlich voneinander sind. Die folgende Tabelle zeigt einige Beispiele von verschiedenen Transistor-Kombinationen für die Halbleitervorrichtung.
    Erster Transistor Zweiter Transistor Dritter Transistor Vierter Transistor
    Vorrichtung konfiguriert, so dass sie zwei unterschiedliche Transistoren-Schwellenspannungen hat □ X X □
    □ X □ X
    X □ X □
    □ □ X X
    X □ □ X
    X X □ □
    Vorrichtung konfiguriert, so dass sie drei unterschiedliche Transistoren-Schwellenspannungen hat □ X □ □
    □ □ X □
    □ □ □ X
    X □ □ □
    Vorrichtung konfiguriert, so dass sie vier unterschiedliche Transistoren-Schwellenspannungen hat □ □ □ □

    (□: enthalten, X: nicht enthalten)
  • Obwohl die Grenzspannungen basierend auf NMOS-Transistoren beschrieben wurden, können technische Merkmale, welche auf die Schwellenspannungen bezogen sind, auf die Fälle von PMOS-Transistoren angewandt werden. Beispielsweise können in dem Fall, in dem der erste bis vierte Transistor TR1 bis TR4 PMOS-Transistoren sind, die Schwellenspannungen des ersten bis vierten Transistors TR1 bis TR4 Absolutwert-Bedingungen von | Vt1| > | Vt3| > | Vt2| und 2) | Vt1 | > | Vt4| > | Vt3| oder | Vt3| > | Vt4| > | Vt2| erfüllen.
  • [HERSTELLUNGSVERFAHREN]
  • Die 12A bis 17A sind Schnittansichten des ersten bis dritten Transistors, um ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte zu beschreiben, und die 12B bis 17B sind Schnittansichten des vierten und fünften Transistors, um ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte zu beschreiben. Die Schnittansichten des ersten bis fünften Transistors sind jeweils entlang Linien I-I', II-II', III-III', IV-IV', V-V' der 1 aufgenommen.
  • Bezug nehmend auf die 12A und 12B wird ein Substrat 100 mit einem NMOS-Transistorbereich und einem PMOS-Transistorbereich vorgesehen. Beispielsweise kann das Substrat 100 in der Form eines p-Typ-Wafers vorgesehen sein, und ein Topfbereich bzw. Wannenbereich 103, ein Störstellenbereich vom n-Typ kann in dem Substrat 100 gebildet sein. Der Topfbereich 103 kann durch ein Bilden eines Maskenmusters (nicht gezeigt) auf dem Substrat 100 und ein Durchführen eines Ionen-Implantationsvorgangs gebildet werden.
  • Finnen-förmige aktive Bereiche von Nano-Größe können auf dem Substrat 100 gebildet werden. Die Finnen-förmigen aktiven Bereiche von Nano-Größe können durch ein Bilden von Vorrichtungs-Isolierschichten 110 auf dem Substrat 100 und dann ein Ätzen von oberen Abschnitten der Vorrichtungs-Isolationsschichten 110 gebildet werden. Alternativ können die aktiven Bereiche von Nano-Größe durch ein Durchführen eines epitaktischen Vorgangs an dem Substrat 100, welches durch die Vorrichtungs-Isolierschichten 110 freiliegend ist, gebildet werden. In anderen beispielhaften Ausführungsformen können die Finnen-förmigen aktiven Bereiche von Nano-Größe unter Verwendung eines SOI-Wafers realisiert werden.
  • Ein erstes Maskenmuster 201 kann gebildet werden, um den aktiven Bereich von Nano-Größe des zweiten Transistors TR2 freizulegen. Das erste Maskenmuster 201 kann wenigstens eines einer Siliziumnitridschicht, einer Siliziumoxidschicht und einer Siliziumoxynitridschicht aufweisen. Maskenmuster, welche untenstehend zu beschreiben sind, können aus demselben Material gebildet werden wie das erste Maskenmuster 201. Ein Ionen-Implantationsvorgang kann an dem aktiven Bereich von Nano-Größe des zweiten Transistors TR2, welcher durch das erste Maskenmuster 201 freiliegend ist, durchgeführt werden, um einen homogen dotierten Bereich OR zu bilden. Der homogen dotierte Bereich OR kann vom n-Typ sein. Beispielsweise kann der homogen dotierte Bereich OR des zweiten Transistors TR2 im Wesentlichen dieselbe Dotierungskonzentration haben wie der Wannen- bzw. Topfbereich 103.
  • Bezug nehmend auf die 13A und 13B kann das erste Maskenmuster 201 dann entfernt werden, und dann kann ein zweites Maskenmuster 202 gebildet werden, um den aktiven Bereich von Nano-Größe des vierten Transistors TR4 freizulegen. Ein Ionen-Implantationsvorgang kann an dem aktiven Bereich von Nano-Größe des vierten Transistors TR4, welcher durch das zweite Maskenmuster 202 freigelegt ist, durchgeführt werden, um einen undotierten Bereich UR zu bilden. Beispielsweise kann der undotierte Bereich UR durch ein entgegengesetztes Dotieren des Substrats 100 mit n-Typ-Dotierungen gebildet werden, welche im Wesentlichen dieselbe Dotierungskonzentration wie die p-Typ-Dotierungskonzentration des Substrats 100 haben.
  • Bezug nehmend auf die 14A und 14B kann das zweite Maskenmuster 202 entfernt werden, und dann kann ein drittes Maskenmuster 203 gebildet werden, um den aktiven Bereich von Nano-Größe des fünften Transistors TR5 freizulegen. Ein Ionen-Implantationsvorgang mit p-Typ-Störstellen kann an dem aktiven Bereich von Nano-Größe des fünften Transistors TR5 durchgeführt werden, welcher durch das dritte Maskenmuster 203 freigelegt wird, wobei ein homogen dotierter Bereich OR gebildet wird. Der homogen dotierte Bereich OR des fünften Transistors TR5 kann im Wesentlichen dieselbe Dotierungskonzentration haben wie der homogen dotierte Bereich OR des zweiten Transistors TR2.
  • Bezug nehmend auf die 15A und 15B kann das dritte Maskenmuster 203 entfernt werden, und dann können die Gate-Dielektrika GD1 bis GD5 und Gate-Elektroden GE1 bis GE5 des ersten bis fünften Transistors TR1 bis TR5 nacheinanderfolgend gebildet werden. Die Gate-Dielektrika GD1 bis GD5 und die Gate-Elektroden GE1 bis GE5 können durch einen chemischen Gasphasen-Abscheidungs- oder Sputter-Vorgang gebildet werden. Wenigstens eines der Gate-Dielektrika GD1 bis GD5 kann wenigstens ein Material unterschiedlich von den anderen aufweisen. In beispielhaften Ausführungsformen können die Gate-Elektroden GE1 bis GE5 gleichzeitig unter Verwendung des identischen Vorgangs gebildet werden, und demnach können sie aus demselben Material gebildet werden. Beispielsweise können die Gate-Elektroden GE1 bis GE5 ein metallisches Material aufweisen, welches dieselbe Austrittsarbeit hat. Deckmuster 151 können auf den Gate-Elektroden GE1 bis GE5 jeweils gebildet werden, Abstandshalter können an Seitenwänden der Gate-Elektroden GE1 bis GE5 gebildet werden, und dann können erste bis vierte S/D-Bereiche SD1 bis SD4 gebildet werden. Die Bildung der ersten bis vierten S/D-Bereiche SD1 bis SD4 kann ein Bilden eines vierten Maskenmusters 204 an dem aktiven Bereich von Nano-Größe des fünften Transistors TR5 aufweisen, und dann ein Durchführen eines Ionen-Implantationsvorgangs. Als das Ergebnis der Bildung der ersten bis vierten S/D-Bereiche SD1 bis SD4 können ein erster bis vierter Kanal-bildender Bereich CR1 bis CR4 jeweils in dem ersten bis vierten Transistor TR1 bis TR4 gebildet werden. Der erste Kanal-bildende Bereich CR1 kann einen heterogen dotierten p-Typ-Bereich ER haben, welcher ein Leitfähigkeitstyp unterschiedlich von den ersten S/D- Bereichen SD1 hat. Der zweite Kanal-bildende Bereich CR2 kann den homogen dotierten n-Typ-Bereich OR, welcher denselben Leitfähigkeitstyp wie die zweiten S/D-Bereich SD2 hat, haben. Der vierte Kanal-bildende Bereich CR4 kann den undotierten Bereich UR aufweisen. In der vorliegenden Ausführungsform können die ersten bis vierten S/D-Bereiche SD1 bis SD4 im Wesentlichen dieselbe Dotierungskonzentration haben, beispielhafte Ausführungsformen der erfinderischen Konzepte können jedoch nicht darauf beschränkt werden.
  • Bezug nehmend auf die 16A und 16B kann das vierte Maskenmuster 204 entfernt werden, und dann kann ein fünftes Maskenmuster 205 gebildet werden, um den ersten, zweiten, vierten und fünften Transistor TR1, TR2, TR4 und TR5 zu bedecken. Ein erster und ein zweiter homogen dotierter Bereich OR1 und OR2 können in dem dritten Transistor TR3 unter Verwendung des fünften Maskenmusters 205 als eine Ionen-Injektionsmaske gebildet werden. In beispielhaften Ausführungsformen können der erste und der zweite homogen dotierte Bereich OR1 und OR2 durch einen geneigten Ionen-Implantationsvorgang gebildet werden, in welchem das fünfte Maskenmuster 205, das Deckmuster 151 und der Abstandshalter 152 als Ionen-Injektionsmasken verwendet werden. Als ein Ergebnis kann der dritte Kanal-bildende Bereich CR3 den ersten und den zweiten homogen dotierten Bereich OR1 und OR2 aufweisen, und den heterogen dotierten Bereich ER, welcher dazwischenliegend angeordnet ist.
  • Bezug nehmend auf die 17A und 17B kann das fünfte Maskenmuster 205 entfernt werden, und dann kann ein sechstes Maskenmuster 206 gebildet werden, um den ersten bis vierten Transistor TR1 bis TR4 zu bedecken. Fünfte S/D-Bereiche SD5 können in dem fünften Transistor TR5 gebildet werden, welcher durch das sechste Maskenmuster 206 freiliegend ist. Demzufolge kann ein fünfter Kanal-bildender Bereich CR5 zwischen den fünften S/D-Breichen SD5 definiert bzw. begrenzt werden. In beispielhaften Ausführungsformen können die fünften S/D-Bereiche SD5 vom p-Typ sein und eine Dotierungskonzentration haben, welche höher ist als der homogen dotierte Bereich OR des fünften Transistors TR5. Beispielhafte Ausführungsformen der erfinderischen Konzepte müssen jedoch nicht darauf beschränkt sein.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen der erfinderischen Konzepte wird unter Bezugnahme auf die 18A bis 18C beschrieben werden. 18A zeigt eine anfängliche Stufe des ersten und dritten Transistors TR1 und TR3, in welcher der dritte S/D-Bereich SD3 dotiert wird, so dass er eine höhere Konzentration hat als der erste S/D-Bereich SD1. 18B zeigt eine Nach-Ausheilstufe des ersten und dritten Transistors TR1 und TR3 nach einem thermischen Diffusionsvorgang. Die dritten S/D-Bereiche SD3 können eine relativ hohe Konzentration verglichen mit den zweiten S/D-Bereichen SD2 haben, und demnach kann, wie gezeigt ist, ein Diffusionsabstand von Dotierungen länger für die dritten S/D-Bereiche SD3 sein als für die zweiten S/D-Bereiche SD2. Als ein Ergebnis kann der dritte Transistor TR3 den ersten und zweiten homogen dotierten Bereich OR1 und OR2 benachbart zu den dritten S/D-Bereichen SD3 und den heterogen dotierten Bereich ER zwischenliegend zwischen dem ersten und dem zweiten homogen dotierten Bereich OR1 und OR2 aufweisen. In beispielhaften Ausführungsformen können der erste und der zweite homogen dotierte Bereich OR1 und OR2 eine Dotierungskonzentration haben, welche kontinuierlich von den dritten S/D-Bereichen SD3 zu dem heterogen dotierten Bereich ER abnimmt.
  • Ähnlich können die Kanal-bildenden Bereiche des zweiten und des dritten Transistors TR2 und TR3 durch den thermischen Diffusionsvorgang gebildet werden. Beispielsweise können, wie in 18C gezeigt ist, die zweiten S/D-Bereiche SD2 des zweiten Transistors TR2 dotiert sein, so dass sie eine höhere Konzentration haben als die dritten S/D-Bereiche SD3 des dritten Transistors TR3. Danach können, wenn die thermische Diffusion durchgeführt wird, Dotierungen von den zweiten S/D-Bereichen SD2 des zweiten Transistors TR2 nach innen diffundiert werden, wodurch der homogen dotierte Bereich OR gebildet wird, welcher die zweiten S/D-Bereiche SD2 miteinander verbindet.
  • In noch anderen Ausführungsformen kann ein geneigter Ionen-Implantationsvorgang in Verbindung mit dem thermischen Diffusionsvorgang zum Bilden der Kanal-bildenden Bereiche durchgeführt werden.
  • [Ausführungsformen für nicht-Finnen-förmigen aktiven Bereich]
  • Der aktive Bereich von Nano-Größe des Transistors wurde abgebildet, so dass er eine Finnen-förmige Struktur hat, wird jedoch verschiedentlich abgewandelt, so dass er andere Strukturen hat. 19 ist ein schematisches Diagramm, welches einen aktiven Bereich von Nano-Größe innerhalb einer Vorrichtung gemäß anderen beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht. In der vorliegenden Ausführungsform kann jeder der aktiven Bereiche ACT von Nano-Größe des ersten bis fünften Transistors einen Nackenabschnitt NC benachbart zu dem Substrat 100 und einen Körperabschnitt BD, welcher breiter ist als der Nackenabschnitt NC, aufweisen, wodurch er eine Ω-förmige Sektion hat. Ein Gate-Dielektrikum GD und eine Gate-Elektrode GE können sequentiell bzw. nacheinanderfolgend auf den aktiven Bereichen ACT von Nano-Größe vorgesehen sein. Die Gate-Elektrode GE kann einen Abschnitt aufweisen, welcher sich unter den aktiven Bereich ACT von Nano-Größe erstreckt.
  • 20 ist ein schematisches Diagramm, welches einen aktiven Bereich von Nano-Größe einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht. In der vorliegenden Ausführungsform können wenigstens einer des ersten bis fünften Transistors einen Nano-drahtförmigen aktiven Bereich ACT von Nano-Größe aufweisen, welcher von dem Substrat 100 beabstandet sein kann. Ein Gate-Dielektrikum GD und eine Gate-Elektrode GE können auf dem aktiven Bereich ACT von Nano-Größe vorgesehen sein. Die Gate-Elektrode GE kann sich zwischen dem aktiven Bereich ACT von Nano-Größe und dem Substrat 100 erstrecken.
  • 21 ist ein äquivalentes Schaltbild einer CMOS SRAM-Zelle, in welcher der Finn-Feldeffekt-Transistor gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte vorgesehen ist. Bezug nehmend auf 21 kann die CMOS SRAM-Zelle ein Paar von Treiber-Transistoren TD1 und TD2, ein Paar von Transfer-Transistoren TT1 und TT2 und ein Paar von Last-Transistoren TL1 und TL2 aufweisen. Die Treiber-Transistoren TD1 und TD2 können Pulldown-Transistoren sein, und die Transfer-Transistoren TT1 und TT2 können Pass-Transistoren sein, und die Last-Transistoren TL1 und TL2 können Pullup-Transistoren sein. Die Treiber-Transistoren TD1 und TD2 und die Transfer-Transistoren TT1 und TT2 können NMOS-Transistoren sein, und die Last-Transistoren TL1 und TL2 können PMOS-Transistoren sein.
  • Der erste Treiber-Transistor TD1 und der erste Transfer-Transistor TT1 können in Serie miteinander verbunden sein. Ein Source-Bereich des ersten Treiber-Transistors TD1 kann elektrisch mit einer Masseleitung Vss verbunden sein, und ein Drain-Bereich des ersten Transfer-Transistors TT1 kann elektrisch mit einer ersten Bit-Leitung BL1 verbunden sein. Der zweite Treiber-Transistor TD2 und der zweite Transfer-Transistor TT2 können in Serie miteinander verbunden sein. Ein Source-Bereich des zweiten Treiber-Transistors TD2 kann elektrisch mit der Masseleitung Vss verbunden sein, und ein Drain-Bereich des zweiten Transfer-Transistors TT2 kann elektrisch mit einer zweiten Bit-Leitung BL2 verbunden sein.
  • Der Source- und Drain-Bereich des ersten Last-Transistors TL1 können elektrisch jeweils mit einer Versorgungsleitung bzw. Leistungsversorgungsleitung Vcc und einem Drain-Bereich des ersten Treiber-Transistors TD1 verbunden sein. Der Source- und Drain-Bereich des zweiten Last-Transistors TL2 können elektrisch jeweils mit der Leistungsversorgungsleitung Vcc und einem Drain-Bereich des zweiten Treiber-Transistors TD2 verbunden sein. Der Drain-Bereich des ersten Last-Transistors TL1, der Drain-Bereich des ersten Treiber-Transistors TD1 und ein Source-Bereich des ersten Transfer-Transistors TT1 können als ein erster Knoten N1 dienen. Der Drain-Bereich des zweiten Last-Transistors TL2, der Drain-Bereich des zweiten Treiber-Transistors TD1 und ein Source-Bereich des zweiten Transfer-Transistors TT2 können als ein zweiter Knoten N2 dienen. Gate-Elektroden des ersten Treiber-Transistors TD1 und des ersten Last-Transistors TL1 können elektrisch mit dem zweiten Knoten N2 verbunden sein, und Gate-Elektroden des zweiten Treiber-Transistors TD1 und des zweiten Last-Transistors TL2 können elektrisch mit dem ersten Knoten N1 verbunden sein. Gate-Elektroden des ersten und des zweiten Transfer-Transistors TT1 und TT2 können elektrisch mit einer Wort-Leitung WL verbunden sein. Der erste Treiber-Transistor TD1, der erste Transfer-Transistor TT1 und der erste Last-Transistor TL1 können eine erste Halbzelle H1 konstituieren, während der zweiten Treiber-Transistor TD2, der zweite Transfer-Transistor TT2 und der zweite Last-Transistor TL2 eine zweite Halbzelle H2 konstituieren können.
  • Wenigstens einer der Transistoren gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte kann verwendet werden, um wenigstens einen der Treiber-Transistoren TD1 und TD2, der Transfer-Transistoren TT1 und TT2 oder der Last-Transistoren TL1 und TL2 zu realisieren. Beispielsweise können die Treiber-Transistoren TD1 und TD2 konfiguriert sein, so dass sie die technischen Merkmale der ersten Transistoren gemäß beispielhaften Ausführungen der erfinderischen Konzepte haben, und die Transfer-Transistoren TT1 und TT2 können konfiguriert sein, so dass sie die technischen Merkmale des zweiten Transistors gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte haben. In anderen Ausführungsformen können der erste Treiber-Transistor TD1, der zweite Treiber-Transistor TD2, der erste Transfer-Transistor TT1, der zweite Transfer-Transistor TT2 konfiguriert sein, so dass sie jeweils die technischen Merkmale des ersten bis vierten Transistors gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte haben, während die Last-Transistoren TL1 und TL2 konfiguriert sein können, so dass sie die technischen Merkmale des fünften Transistors gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte haben. In dem Fall, in dem mehrere der Transistoren in der Form der Transistoren gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte vorgesehen sind, können strukturelle Merkmale (beispielsweise eine Breite und eine Höhe jedes Finnen-Abschnitts, die Anzahl von Finnen-Abschnitten, eine Position und eine Form einer Halbleiterschicht) jedes Transistors verschiedentlich innerhalb des Umfangs der erfinderischen Konzepte abgewandelt werden. Weiterhin können beispielhafte Ausführungsformen der erfinderischen Konzepte nicht auf das Beispiel des SRAM beschränkt werden, und sie können angewandt oder abgewandelt werden, um eine Logikvorrichtung, einen DRAM, einen MRAM, andere Halbleitervorrichtungen und Herstellungsverfahren davon zu realisieren.
  • 22 ist ein Blockschaltbild eines elektronischen Systems, welches eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte aufweist.
  • Bezug nehmend auf 22 kann ein elektronisches System 1100 gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte einen Controller bzw. eine Steuerung 1110, eine Eingabe-/Ausgabe (I/O=Input/Output)-Einheit 1120, eine Speichervorrichtung 1130, eine Schnittstelleneinheit 1140 und einen Datenbus 1150 aufweisen. Wenigstens zwei des Controllers 1110, der I/O-Einheit 1120, der Speichervorrichtung 1130 und der Schnittstelleneinheit 1140 können miteinander über den Datenbus 1150 kommunizieren. Der Datenbus 1150 kann einem Weg entsprechen, über welchen elektrische Signale übertragen werden.
  • Der Controller 1110 kann einen Mikroprozessor, einen digitalen Signalprozessor, einen Mikrocontroller und/oder eine andere Logikvorrichtung aufweisen. Die andere Logikvorrichtung kann eine ähnliche Funktion zu dem Mikroprozessor, dem digitalen Signalprozessor und/oder dem Mikrocontroller haben. Die I/O-Einheit 1120 kann ein Keypad, eine Tastatur und/oder eine Anzeigeeinheit aufweisen. Die Speichervorrichtung 1130 kann Daten und/oder Befehle speichern. Die Speichervorrichtung 1130 kann weiterhin einen anderen Typ von Datenspeichervorrichtungen aufweisen, welcher unterschiedlich von den Datenspeichervorrichtungen, welche obenstehend beschrieben sind, ist. Die Schnittstelleneinheit 1140 kann elektrische Daten zu einem Kommunikationsnetzwerk übertragen und/oder kann elektrische Daten von einem Kommunikationsnetzwerk empfangen. Die Schnittstelleneinheit 1140 kann drahtlos und/oder mittels Kabel arbeiten. Beispielsweise kann die Schnittstelleneinheit 1140 eine Antenne für eine drahtlose Kommunikation und/oder einen Transceiver für eine Kabelkommunikation aufweisen. Obwohl in den Zeichnungen nicht gezeigt, kann das elektronische System 1100 weiterhin eine schnelle DRAM-Vorrichtung und/oder eine schnelle SRAM-Vorrichtung aufweisen, welche als ein Cache-Speicher für den Controller 1110 agiert. Der Feldeffekt-Transistor gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte kann in der Speichervorrichtung 1130 vorgesehen sein, oder als Komponenten des Controllers 1110, der Schnittstelleneinheit 1140 und/oder der I/O-Einheit 1120 dienen.
  • Das elektronische System 1100 kann auf einen persönlichen digitalen Assistenten (PDA=Personal Digital Assistant), einen tragbaren Computer, ein Web-Tablet, ein drahtloses Telefon, ein Mobiltelefon, eine digitale Musik-Abspielvorrichtung, eine Speicherkarte und/oder ein elektronisches Produkt angewandt werden. Das elektronische Produkt kann Informationsdaten drahtlos empfangen und/oder übertragen.
  • Gemäß beispielhaften Ausführungsformen der erfinderischen Konzepte ist es möglich, eine Halbleitervorrichtung zu realisieren, welche Transistoren aufweist, welche mehrere Schwellenspannungen, welche voneinander unterschiedlich sind, haben.

Claims (32)

  1. Halbleitervorrichtung, die Folgendes aufweist: einen ersten Transistor (TRI) und einen zweiten Transistor (TR2), welche auf einem Substrat (100) integriert sind, wobei jeder des ersten und des zweiten Transistors (TR1, TR2) einen aktiven Bereich von Nano-Größe aufweist, welcher einen Source- und einen Drain-Bereich in jeweiligen Endabschnitten des aktiven Bereichs von Nano-Größe und einen Kanal-bildenden Bereich zwischen dem Source- und dem Drain-Bereich aufweist, wobei der Source- und der Drain-Bereich des ersten Transistors (TR1) denselben Leitfähigkeitstyp wie diejenigen des zweiten Transistors (TR2) haben, wobei der zweite Transistor (TR2) eine Schwellenspannung niedriger als diejenige des ersten Transistors (TR1) hat, und wobei der Kanal-bildende Bereich des zweiten Transistors (TR2) einen homogen dotierten Bereich (OR) aufweist, dessen Leitfähigkeitstyp derselbe ist wie der Source- und Drain-Bereich des zweiten Transistors (TR2) und von dem Kanal-bildenden Bereich des ersten Transistors (TR1) unterschiedlich ist und wobei die Halbleitervorrichtung derart ausgebildet ist, dass während eines Betriebs der Halbleitervorrichtung Ladungsträger, welche denselben Leitfähigkeitstyp wie Minderheits-Ladungsträger des Source- und Drain-Bereichs des zweiten Transistors (TR2) haben, in dem homogen dotierten Bereich (OR) des zweiten Transistors (TR2) angesammelt werden, um einen Inversionsbereich (IR) zu bilden und wobei eine Tiefe des Inversionsbereichs (IR) von einer Oberfläche des aktiven Bereichs von Nano-Größe, welcher von dem Substrat (100) hervorsteht, im Wesentlichen dieselbe ist wie diejenige des Source- und Drain-Bereichs des zweiten Transistors (TR2).
  2. Vorrichtung nach Anspruch 1, wobei der zweite Transistor (TR2) aufgrund der Anwesenheit des Inversionsbereichs (IR) abgeschaltet wird.
  3. Vorrichtung nach Anspruch 1, wobei eine Dotierungskonzentration des homogen dotierten Bereiches (OR) niedriger ist als diejenige des Source- und Drain-Bereichs des zweiten Transistors (TR2).
  4. Vorrichtung nach Anspruch 3, wobei die Dotierungskonzentration des homogen dotierten Bereiches (OR) mit einem zunehmenden Abstand von dem Source- und Drain-Bereich des zweiten Transistors (TR2) abnimmt.
  5. Vorrichtung nach Anspruch 1, wobei der homogen dotierte Bereich (OR) den Source- und Drain-Bereich des zweiten Transistors (TR2) miteinander verbindet.
  6. Vorrichtung nach Anspruch 5, weiterhin aufweisend einen dritten Transistor (TR3), welcher einen Source- und einen Drain-Bereich, dessen Leitfähigkeitstyp derselbe ist wie derjenige des Source- und Drain-Bereichs des ersten Transistors (TR1) und einen Kanal-bildenden Bereich zwischen dem Source- und Drain-Bereich aufweist, wobei der Kanal-bildende Bereich des dritten Transistors (TR3) Folgendes aufweist: einen ersten homogen dotierten Bereich (OR), welcher mit dem Source-Bereich des dritten Transistors (TR3) verbunden ist; einen zweiten homogen dotierten Bereich (OR), welcher mit dem Drain-Bereich des dritten Transistors (TR3) verbunden ist; und einen heterogen dotierten Bereich (ER), welcher den ersten homogen dotierten Bereich (OR) mit dem zweiten homogen dotierten Bereich (OR) verbindet, wobei der erste und der zweite homogen dotierte Bereich (OR) denselben Leitfähigkeitstyp haben wie der Source- und Drain-Bereich des dritten Transistors (TR3), und wobei der heterogen dotierte Bereich (ER) einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des dritten Transistors (TR3) hat.
  7. Vorrichtung nach Anspruch 6, wobei eine Schwellenspannung des dritten Transistors (TR3) niedriger ist als diejenige des ersten Transistors (TR1) und höher als diejenige des zweiten Transistors (TR2).
  8. Vorrichtung nach Anspruch 6, wobei die Schwellenspannung des dritten Transistors (TR3) mit einer abnehmenden Breite des heterogen dotierten Bereiches (ER) abnimmt und mit einer zunehmenden Breite des heterogen dotierten Bereiches (ER) zunimmt.
  9. Vorrichtung nach Anspruch 6, wobei eine Dotierungskonzentration des ersten homogen dotierten Bereiches (OR) mit einem zunehmenden Abstand von dem Source-Bereich des dritten Transistors (TR3) abnimmt, und eine Dotierungskonzentration des zweiten homogen dotierten Bereiches (OR) mit einem zunehmenden Abstand von dem Drain-Bereich des dritten Transistors (TR3) abnimmt.
  10. Vorrichtung nach Anspruch 6, wobei während eines Betriebs der Halbleitervorrichtung der dritte Transistor (TR3) durch einen Inversionsbereich (IR) in dem ersten und zweiten homogen dotierten Bereich (OR) abgeschaltet wird, und durch einen Inversionsbereich (IR) in dem heterogen dotierten Bereich (ER) angeschaltet wird.
  11. Vorrichtung nach Anspruch 1, wobei der homogen dotierte Bereich (OR) einen ersten homogen dotierten Bereich (OR) benachbart zu dem Source-Bereich des zweiten Transistors (TR2) und einen zweiten homogen dotierten Bereich (OR) benachbart zu dem Drain-Bereich des zweiten Transistors (TR2) aufweist, und wobei der Kanal-bildende Bereich des zweiten Transistors (TR2) weiterhin einen heterogen dotierten Bereich (ER) aufweist, welcher den ersten homogen dotierten Bereich (OR) mit dem zweiten homogen dotierten Bereich (OR) verbindet.
  12. Vorrichtung nach Anspruch 11, wobei die Dotierungskonzentrationen des ersten und des zweiten homogen dotierten Bereichs (OR) niedriger sind als diejenigen des Source- und Drain-Bereichs des zweiten Transistors (TR2).
  13. Vorrichtung nach Anspruch 11, wobei eine Dotierungskonzentration des ersten homogen dotierten Bereiches (OR) von dem Source-Bereich des zweiten Transistors (TR2) zu dem heterogen dotierten Bereich (ER) abnimmt, und wobei eine Dotierungskonzentration des zweiten homogen dotierten Bereiches (OR) von dem Drain-Bereich des zweiten Transistors (TR2) zu dem heterogen dotierten Bereich (ER) abnimmt.
  14. Vorrichtung nach Anspruch 1, weiterhin aufweisend einen vierten Transistor (TR4), welcher einen Source- und einen Drain-Bereich, deren Leitfähigkeitstyp derselbe ist wie derjenige des Source- und Drain-Bereichs des ersten Transistors (TR1), und einen Kanal-bildenden Bereich zwischen dem Source- und dem Drain-Bereich aufweist, wobei der Kanal-bildende Bereich des vierten Transistors (TR4) in einem im Wesentlichen undotierten Zustand ist.
  15. Vorrichtung nach Anspruch 14, wobei eine Schwellenspannung des vierten Transistors (TR4) niedriger ist als diejenige des ersten Transistors (TR1) und höher als diejenige des zweiten Transistors (TR2).
  16. Vorrichtung nach Anspruch 1, weiterhin aufweisend Vorrichtungs-Isolierschichten auf dem Substrat (100), wobei der aktive Bereich von Nano-Größe sich von dem Substrat (100) zwischen die Vorrichtungs-Isolierschichten erstreckt, wodurch er eine Finnen-förmige Struktur hat.
  17. Vorrichtung nach Anspruch 16, wobei der Finnen-förmige aktive Bereich von Nano-Größe eine Breite von ungefähr 10 nm oder weniger hat.
  18. Vorrichtung nach Anspruch 1, wobei jeder des ersten und des zweiten Transistors (TR1, TR2) weiterhin ein Gate-Dielektrikum (GD1, GD2) und eine Gate-Elektrode (GE1, GE2) aufweist, welche nacheinanderfolgend auf dem aktiven Bereich von Nano-Größe geschichtet sind, und wobei die Gate-Elektrode (GE1, GE2) einen Abschnitt aufweist, welcher sich unter den aktiven Bereich von Nano-Größe erstreckt.
  19. Vorrichtung nach Anspruch 1, wobei die Halbleitervorrichtung weiterhin einen fünften Transistor (TR5) aufweist, und der fünfte Transistor (TR5) einen Source- und einen Drain-Bereich, welche einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des ersten Transistors (TR1) haben, und einen Kanal-bildenden Bereich aufweist, welcher zwischen dem Source- und dem Drain-Bereich vorgesehen ist, und wobei der Kanal-bildende Bereich des fünften Transistors (TR5) einen homogen dotierten Bereich (OR) aufweist, welcher denselben Leitfähigkeitstyp hat wie derjenige des Source- und Drain-Bereichs des fünften Transistors (TR5).
  20. Vorrichtung nach Anspruch 19, wobei jeder des ersten und fünften Transistors (TR1, TR5) eine Gate-Elektrode (GE1, GE5) aufweist, und die Gate-Elektroden (GE1, GE5) des ersten und fünften Transistors (TR1, TR5) dasselbe metallische Material wie die jeweils andere aufweist.
  21. Vorrichtung nach Anspruch 19, wobei jeder des ersten und fünften Transistors (TR1, TR5) eine Gate-Elektrode (GE1, GE5) aufweist, und die Gate-Elektrode (GE1) des ersten Transistors (TR1) dieselbe Austrittsarbeit hat wie diejenige des fünften Transistors (TR5).
  22. Halbleitervorrichtung, die einen ersten Transistor (TR1), einen zweiten Transistor (TR2) und einen dritten Transistor (TR3) aufweist, von welchen jeder einen Finnen-Abschnitt, welcher von einem Substrat (100) hervorsteht, einen Source- und einen Drain-Bereich in jeweiligen Endabschnitten des Finnen-Abschnitts und einen Kanal-bildenden Bereich zwischen dem Source- und Drain-Bereich aufweist, wobei der Source- und Drain-Bereich jedes des ersten, zweiten und dritten Transistors (TR1, TR2, TR3) denselben Leitfähigkeitstyp hat, wobei der Kanal-bildende Bereich des zweiten Transistors (TR2) einen homogen dotierten Bereich (OR) aufweist, dessen Leitfähigkeitstyp unterschiedlich von demjenigen des Kanal-bildenden Bereichs des ersten Transistors (TR1) ist und der gleiche ist wie derjenige des Source- und Drain-Bereichs des zweiten Transistors (TR2), und wobei der Kanal-bildende Bereich des dritten Transistors (TR3) Folgendes aufweist: einen ersten homogen dotierten Bereich (OR), welcher mit dem Source-Bereich des dritten Transistors (TR3) verbunden ist und denselben Leitfähigkeitstyp wie der Source-Bereich des zweiten Transistors (TR2) hat; einen zweiten homogen dotierten Bereich (OR), welcher mit dem Drain-Bereich des dritten Transistors (TR3) verbunden ist und denselben Leitfähigkeitstyp wie der Source-Bereich des zweiten Transistors (TR2) hat; und einen heterogen dotierten Bereich (ER), welcher den ersten homogen dotierten Bereich (OR) mit dem zweiten homogen dotierten Bereich (OR) verbindet, und einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des zweiten Transistors (TR2) hat, und wobei der homogen dotierte Bereich (OR) des zweiten Transistors (TR2) derart konfiguriert ist, so dass er einen Inversionsbereich (IR) hat, wenn der zweite Transistor (TR2) mit einer Spannung niedriger als der Schwellenspannung davon versorgt wird, und wobei jeder des ersten und des zweiten homogen dotierten Bereichs (OR) des dritten Transistors (TR3) derart konfiguriert ist, so dass er einen Inversionsbereich (IR) hat, wenn der dritte Transistor (TR3) mit einer Spannung niedriger als einer Schwellenspannung davon versorgt wird.
  23. Vorrichtung nach Anspruch 22, wobei eine Schwellenspannung des dritten Transistors (TR3) niedriger ist als diejenige des ersten Transistors (TR1) und höher als diejenige des zweiten Transistors (TR2).
  24. Vorrichtung nach Anspruch 22, wobei eine Tiefe des Inversionsbereichs (IR) des zweiten Transistors (TR2) von einer Oberfläche des Finnen-Abschnitts im Wesentlichen dieselbe ist wie diejenige des Source- und Drain-Bereichs des zweiten Transistors (TR2), und eine Tiefe des Inversionsbereichs (IR) des dritten Transistors (TR3) von der Oberfläche des Finnen-Abschnittes im Wesentlichen dieselbe ist wie diejenige des Source- und Drain-Bereichs des dritten Transistors (TR3).
  25. Vorrichtung nach Anspruch 22, wobei der Finnen-Abschnitt eine Breite von ungefähr 10 nm oder weniger hat.
  26. Vorrichtung nach Anspruch 22, weiterhin aufweisend einen vierten Transistor (TR4), welcher einen Source- und einen Drain-Bereich, welche denselben Leitfähigkeitstyp wie der Source- und Drain-Bereich des ersten Transistors (TR1) haben, und einen Kanal-bildenden Bereich zwischen dem Source- und Drain-Bereich aufweist, wobei der Kanal-bildende Bereich des vierten Transistors (TR4) in einem im Wesentlichen undotiertem Zustand ist.
  27. Vorrichtung nach Anspruch 26, wobei eine Schwellenspannung des vierten Transistors (TR4) niedriger ist als diejenige des ersten Transistors (TR1) und höher als diejenige des zweiten Transistors (TR2).
  28. Vorrichtung nach Anspruch 22, wobei eine Dotierungskonzentration des homogen dotierten Bereichs (OR) des zweiten Transistors (TR2) niedriger ist als diejenigen des Source- und Drain-Bereichs des zweiten Transistors (TR2).
  29. Vorrichtung nach Anspruch 22, wobei die Halbleitervorrichtung weiterhin einen fünften Transistor (TR5) aufweist, und der fünfte Transistor (TR5) einen Source- und einen Drain-Bereich, welche einen unterschiedlichen Leitfähigkeitstyp von dem Source- und Drain-Bereich des ersten Transistors (TR1) haben, und einen Kanal-bildenden Bereich aufweist, welcher zwischen dem Source- und dem Drain-Bereich vorgesehen ist, und wobei der Kanal-bildende Bereich des fünften Transistors (TR5) einen homogen dotierten Bereich (OR) aufweist, welcher denselben Leitfähigkeitstyp hat wie der Source- und Drain-Bereich des fünften Transistors (TR5).
  30. Vorrichtung nach Anspruch 29, wobei jeder des ersten und des fünften Transistors (TR1, TR5) eine Gate-Elektrode (GE1, GE5) aufweist, und die Gate-Elektroden (GE1, GE5) des ersten und fünften Transistors (TR1, TR5) dasselbe metallische Material wie die jeweils andere aufweist.
  31. Vorrichtung nach Anspruch 29, wobei jeder des ersten und fünften Transistors (TR1, TR5) eine Gate-Elektrode (GE1, GE5) aufweist, und wobei die Gate-Elektrode (GE1) des ersten Transistors (TR1) dieselbe Austrittsarbeit hat wie diejenige des fünften Transistors (TR5).
  32. SRAM-Vorrichtung, die Folgendes aufweist: eine Halbleitervorrichtung nach Anspruch 1, wobei der erste Transistor (TR1) ein Treiber-Transistor (TD1, TD2) ist, welcher einen Source-Bereich aufweist, welcher mit einer Masseleitung verbunden ist; und wobei der zweite Transistor (TR2) ein Transfer-Transistor (TT1, TT2) ist, welcher einen Drain-Bereich aufweist, welcher mit einer Bit-Leitung verbunden ist, wobei der Transfer-Transistor (TT1, TT2) in Serie mit dem Treiber-Transistor (TD1, TD2) verbunden ist; und wobei die SRAM-Vorrichtung weiterhin aufweist: einen Last-Transistor (TL1, TL2), welcher einen Source- und einen Drain-Bereich aufweist, welche elektrisch mit einer Versorgungsleitung und einem Drain-Bereich des Treiber-Transistors (TD1, TD2) jeweils verbunden sind, wobei der Last-Transistor (TL1, TL2) ein MOS-Transistor ist, welcher einen unterschiedlichen Leitfähigkeitstyp von dem Treiber- (TD1, TD2) und Transfer-(TT1, TT2) Transistor hat, wobei Gate-Elektroden des Last- (TL1, TL2), Treiber- (TD1, TD2) und Transfer-(TT1, TT2) Transistors dasselbe metallische Material aufweisen, und wobei wenigstens einer des Last- (TL1, TL2), Treiber- (TD1, TD2) oder Transfer- (TT1, TT2) Transistors in einem solchen Weg konfiguriert ist, dass ein Kanal-bildender Bereich davon einen homogen dotierten Bereich (OR) aufweist, welcher denselben Leitfähigkeitstyp wie der Source- und der Drain-Bereich davon hat.
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