DE102010024480A1 - Integrierte Schaltungen und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Eine integrierte Schaltung, umfassend eine erste Speichermatrix (101) und eine mit der ersten Speichermatrix gekoppelte Logikschaltung (105). Alle aktiven Transistoren aller Speicherzellen der ersten Speichermatrix und alle aktiven Transistoren der Logikschaltung sind Fin-Feldeffekttransistoren (FinFETs) und haben entlang einer Richtung einer ersten Längsrichtung angeordnete Gateelektroden.

Description

  • Land: Datum: Anmelde Nr.:
    Priorität: US 27. Januar 2010 12/694,846
  • TECHNISCHES GEBIET
  • Die vorliegende Anmeldung betrifft allgemein das Gebiet von Halbleiterbauelementen, und insbesondere integrierte Schaltungen und Verfahren zum Herstellen der integrierten Schaltungen.
  • HINTERGRUND
  • Speicherschaltungen wurden in verschiedensten Anwendungen verwendet. Herkömmlich können Speicherschaltungen DRAM, SRAM und nichtflüchtige Speicherschaltungen umfassen. Eine SRAM-Schaltung umfasst eine Mehrzahl von Speicherzellen. Für einen herkömmlichen 6-T-statischen Speicher, der Speicherzellen-Matritzen aufweist, besteht jede der Speicherzellen aus sechs Transistoren. Die 6-T-SRAM-Speicherzelle ist gekoppelt mit einer Bitleitung (Bit Line, BL), einer Bitleitung-Querstrich (Bit Line Bar, BLB) und einer Wortleitung (Word Line, WL). Vier der sechs Transistoren bilden zwei kreuzgekoppelte Inverter zum Speichern eines Datums, welches ”0” oder ”1” repräsentiert. Die verbleibenden zwei Transistoren dienen als Zugriffstransistoren, um den Zugriff auf das in der Speicherzelle gespeicherte Datum zu steuern.
  • KURZDARSTELLUNG DER ERFINDUNG
  • In einer Ausführungsform umfasst eine integrierte Schaltung eine erste Speichermatrix und eine mit der ersten Speichermatrix gekoppelte Logikschaltung. Alle aktiven Transistoren aller Speicherzellen der ersten Speichermatrix und alle aktiven Transistoren der Logikschaltung sind Fin-Feldeffekttransistoren (FinFETs) und haben Gateelektroden, die entlang einer ersten Längsrichtung angeordnet sind.
  • In einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer integrierten Schaltung das Herstellen einer Mehrzahl von ersten aktiven Bereichen für alle aktiven Transistoren einer ersten Speichermatrix über einem Substrat und einer Mehrzahl von zweiten aktiven Bereichen für alle aktiven Transistoren einer Logikschaltung über dem Substrat. Eine Mehrzahl erster Gateelektroden für alle aktiven Transistoren der ersten Speichermatrix und eine Mehrzahl von zweiten Gateelektroden für alle aktiven Transistoren der Logikschaltung werden hergestellt. Die ersten Gateelektroden sind entlang einer Richtung angeordnet, die senkrecht zu dem ersten aktiven Bereich ist, und die zweiten Gateelektroden sind entlang einer Richtung angeordnet, die senkrecht zu den zweiten aktiven Bereichen und parallel zu den ersten Gateelektroden ist.
  • Diese und weitere Ausführungen sowie ihre Merkmale werden detaillierter in Verbindung mit dem nachfolgenden Text und den beigefügten Figuren beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung ist am besten zu verstehen anhand der folgenden detaillierten Beschreibung, gelesen zusammen mit den begleitenden Figuren. Es sei betont, dass entsprechend der gängigen Praxis in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Tatsächlich können zwecks Klarheit der Erörterung die Dimensionen der verschiedenen Merkmale beliebig vergrößert oder verringert sein.
  • 1 ist eine schematische Darstellung, die eine exemplarische integrierte Schaltung veranschaulicht, die wenigstens eine Speichermatrix umfasst.
  • 2A ist eine schematische Darstellung, die eine Draufsicht veranschaulicht, welche aktive Bereiche, Gateelektroden und Kontakte einer exemplarischen Speicherzelle umfasst.
  • 2B ist eine schematische Darstellung, die eine Draufsicht veranschaulicht, welche aktive Bereiche, Gateelektroden und Kontakte eines Teils einer exemplarischen Steuerlogik umfasst.
  • 3 ist eine Querschnittsansicht exemplarischer FinFETs.
  • 4 ist eine schematische Darstellung, die eine weitere exemplarische integrierte Schaltung veranschaulicht.
  • 5 ist eine schematische Darstellung, die eine Draufsicht veranschaulicht, welche aktive Bereiche, Gateelektroden und Kontakte einer weiteren exemplarischen Speicherzelle umfasst.
  • 6 ist ein Ablaufdiagramm, das ein exemplarisches Verfahren zum Herstellen einer integrierten Schaltung veranschaulicht.
  • 7 ist eine schematische Darstellung, die ein System veranschaulicht, welches einen exemplarischen integrierten Schaltkreis umfasst, der über einer Substratplatte eingerichtet ist.
  • DETAILIERTE BESCHREIBUNG
  • Eine herkömmliche SRAM-Schaltung hat eine Speichermatrix und wenigstens eine Steuerlogikschaltung. Jede der Speichermatrix und der Steuerlogikschaltung hat eine Mehrzahl von Transistoren. Die Transistoren haben aktive Bereiche und Gateelektroden. Die aktiven Bereiche sind in einem Substrat hergestellt und werden im allgemeinen als planare aktive Bereiche bezeichnet. Herkömmlich sind die Routing-Richtungen der Gateelektroden und der aktiven Bereiche der Transistoren der Steuerlogikschaltung gewöhnlich entlang zweier zueinander senkrechten Richtungen. Um Source/Drain-(S/D)-Gebiete der Transistoren in den aktiven Bereichen der Steuerlogikschaltung herzustellen, werden vier Ionenimplantationsprozesse verwendet. Jeder der Ionenimplantationsprozesse wird durchgeführt, während das die herkömmliche SRAM-Schaltung tragende Substrat bei 0°-, 90°-, 180°- und 270°-Positionen bearbeitet wird. Die vier Ionenimplantationsprozesse erhöhen die Herstellungskosten der integrierten Schaltung.
  • Aus dem Vorgenannten ergibt sich, dass Speicherschaltungen und Verfahren zum Herstellen der Speicherschaltungen erwünscht sind.
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Anmeldung zur Verfügung stellt. Spezielle Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinbaren. Bei diesen handelt es sich natürlich lediglich um Beispiele, und sie sind nicht dazu gedacht, die Erfindung zu beschränken. Beispielsweise kann in der folgenden Beschreibung die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen einschließen, in welchen die ersten und zweiten Merkmale in direktem Kontakt gebildet werden, und kann ebenfalls Ausführungsformen einschließen, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet werden können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Darüber hinaus können in der vorliegenden Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Bauformen vor.
  • 1 ist eine schematische Darstellung, die eine beispielhafte integrierte Schaltung veranschaulicht, welche wenigstens eine Speichermatrix (Memory Array) umfasst. In 1 kann eine integrierte Schaltung 100 wenigstens eine Speichermatrix umfassen, z. B. eine Speichermatrix 101 und eine Logikschaltung 105. Die Logikschaltung 105 kann mit der Speichermatrix 101 gekoppelt sein. Alle aktiven Transistoren aller Speicherzellen der Speichermatrix 101 und alle aktiven Transistoren der Logikschaltung 105 können entlang derselben Längsrichtung angeordnete Gateelektroden haben. In Ausführungsbeispielen sind Wortleitungen aller aktiven Transistoren der Speichermatrix 101 und Wortleitungen aller aktiven Transistoren der Logikschaltung 105 entlang derselben Längsrichtung angeordnet.
  • Die Speichermatrix 101 kann eine Mehrzahl von Wortleitungen WL (Word Line, WL) und eine Mehrzahl von Bitleitungen BL und BLB (Bit Lines BL, BLB) umfassen. In manchen Ausführungsformen kann die Speichermatrix 101 ein statisches RAM-Array (Static Random Access Memory, SRAM), ein integriertes (embedded) SRAM-Array, ein dynamisches RAM-Array (Dynamic Random Access Memory, DRAM), ein integriertes (embedded) DRAM-Array, eine nichtflüchtige Speichermatrix (Non-Volatile Memory Array), z. B. FLASH, EPROM, E2PROME, ein Field Programmable Gate Array, eine Logikschaltungsmatrix (Logic Circuit Array) und/oder eine andere Speichermatrix sein.
  • Für Ausführungsformen, die eine 6-T-SRAM-Speicherzelle verwenden, kann die Speichermatrix 101 eine Mehrzahl von Speicherzellen umfassen, z. B. eine sich wiederholend in der Speichermatrix 101 eingerichtete Speicherzelle 101a. Die Speicherzelle 101a kann mit einer Bitleitung BL, einer Bitleitung-Querstrich (Bit Line Bar, BLB) und einer Wortleitung WL gekoppelt sein. Es sei angemerkt, dass, obwohl lediglich eine Speicherzelle 101a dargestellt ist, andere Speicherzellen (nicht gezeigt) mit ihren entsprechenden Wortleitungen WL und Bitleitungen BL der Speichermatrix gekoppelt sein können. Ein Teil der Speichermatrix 101 kann 8, 16, 32, 64, 128 oder mehr Spalten haben, die in Wortbreiten angeordnet sein können. In Ausführungsbeispielen können die Wortleitungen im wesentlichen orthogonal zu den Bitleitungen angelegt sein. In anderen Ausführungsbeispielen können andere Anordnungen der Wortleitungen und Bitleitungen vorgesehen sein. Es sei angemerkt, dass die Beschreibung der Speicherzelle 101a lediglich beispielhaft ist. In anderen Ausführungsformen kann die Speicherzelle 101a eine 8-T-SRAM-Speicherzelle, eine 1-T-SRAM-Speicherzelle oder eine Speicherzelle irgendeines Typs sein.
  • Unter erneuter Bezugnahme auf 1 kann die Speicherzelle 101a aktive Transistoren 110, 115, 120, 125, 130 und 135 umfassen. Die aktiven Transistoren 110, 115, 120, 125, 130 und 135 können für eine Speicherzellenoperation betreibbar sein, z. B. Lesen oder Schreiben. In einem Ausführungsbeispiel können die aktiven Transistoren 110, 120 und 115, 125 als zwei Kreuz-Latch-Inverter betreibbar sein, die ein Flipflop zum Speichern des Datums in der Speicherzelle 101a bilden. Die aktiven Transistoren 130 und 135 können als zwei Durchgangstransistoren, Zugriffstransistoren oder Durchgangsgates betreibbar sein. In manchen Ausführungsbeispielen können die aktiven Transistoren 110 und 115 als Pull-Up-Transistoren und die aktiven Transistoren 120 und 125 als Pull-Down-Transistoren bezeichnet werden. Die Pull-Up-Transistoren können dazu ausgelegt sein, einen Spannungspegel in Richtung eines Stromquellenspannungspegels, z. B. VDD, zu ziehen. Die Pull-Down-Transistoren können dazu ausgelegt sein, einen Spannungspegel in Richtung eines weiteren Stromquellenspannungspegels, z. B. VSS, zu ziehen.
  • In Ausführungsbeispielen kann ein Drain-Anschluss des aktiven Transistors 110 elektrisch mit einem Source-Anschluss des aktiven Transistors 130, einem Drain-Anschluss des aktiven Transistors 120 und einem Gate-Anschluss des aktiven Transistors 115 gekoppelt sein. Ein Drain-Anschluss des aktiven Transistors 115 kann elektrisch mit einem Source-Anschluss des aktiven Transistors 135, einem Drain-Anschluss des aktiven Transistors 125 und einem Gate-Anschluss des aktiven Transistors 110 gekoppelt sein. Der Gate-Anschluss des aktiven Transistors 110 kann mit dem Gate-Anschluss des aktiven Transistors 120 gekoppelt sein. Der Gate-Anschluss des aktiven Transistors 115 kann mit dem Gate-Anschluss des aktiven Transistors 125 gekoppelt sein.
  • Drain-Anschlüsse der aktiven Transistoren 130 und 135 können jeweils elektrisch mit der Bitleitung BL bzw. der Bitleitung-Querstrich BLB gekoppelt sein. Die Gate-Anschlüsse der aktiven Transistoren 130 und 135 können elektrisch mit der Wortleitung WL gekoppelt sein. Die Bitleitungen BL, BLB und die Wortleitung WL können sich bis zu anderen Speicherzellen der Speichermatrix erstrecken. Es sei angemerkt, dass die Anzahl, die Art und die Anordnung der aktiven Transistoren 110, 115, 120, 125, 130 und 135 lediglich beispielhaft ist. Jemand mit fachmännischem Können ist in der Lage, die Anzahl, die Art und die Anordnung der aktiven Transistoren abzuändern, um eine gewünschte Speichermatrix zu erzielen.
  • 2A ist ein schematische Darstellung, die eine Draufsicht veranschaulicht, welche aktive Bereiche, Gateelektroden und Kontakte einer beispielhaften Speicherzelle umfasst. In 2A kann die Speicherzelle 101a entlang einer ersten Längsrichtung angeordnete Gateelektroden 210a–210d haben. Die Speicherzelle 101a kann entlang einer zweiten Längsrichtung angeordnete aktive Gebiete 215a–215d haben. Die zweite Längsrichtung ist im wesentlichen senkrecht zu der ersten Längsrichtung. Wie erwähnt, kann die Speichermatrix 101 ein Mehrzahl von Speicherzellen umfassen. Jede der Speicherzellen kann einen Aufbau haben, der demjenigen der in der Speichermatrix 101 eingerichteten Speicherzelle 101a ähnlich ist. Aus dem Vorangehenden ergibt sich, dass die Gateelektroden aller aktiven Transistoren aller Speicherzellen der Speichermatrix 101 in derselben Längsrichtung ausgerichtet sein können.
  • 2B ist eine schematische Darstellung, die eine Draufsicht veranschaulicht, welche aktive Bereiche, Gateelektroden und Kontakte eines Teils einer beispielhaften Logikschaltung umfasst. Ein Teil der Logikschaltung 105 kann eine Mehrzahl aktiver Transistoren umfassen, z. B. aktive Transistoren 220a–220f. Die aktiven Transistoren 220a–220f sind betreibbar für eine Speicherzellenoperation, z. B. Lesen oder Schreiben. Die aktiven Transisitoren 220a–220f können eine Mehrzahl von Gateelektroden, z. B. Gateelektroden 225a–225c, und aktiven Bereichen, z. B. aktiven Bereichen 230a–230b, haben. Die Längsrichtung der Gateelektroden 225a–225c kann dieselbe wie diejenige der Gateelektroden 210a–210d der Speicherzelle 101a sein. Die Längsrichtung der Gateelektroden 225a–225c kann im wesentlichen senkrecht zu derjenigen der aktiven Bereiche 230a–230b sein. In Ausführungsbeispielen kann die Logikschaltung 105 eine Steuerlogik, eine Eingabe/Ausgabe-(IO)-Schnittstelle (Input/Output Interface), ein Adressregister, einen Eingabepuffer (Input Buffer), einen Leseverstärker (Sense Amplifier), einen Ausgabepuffer (Output Buffer) oder beliebige Kombinationen derselben umfassen.
  • Wie erwähnt können alle Gateelektroden aller aktiven Transistoren aller Speicherzellen der Speichermatrix 101 und die Gateelektroden aller aktiven Transistoren der Logikschaltung 105 entlang derselben Längsrichtung, z. B. der horizontalen Richtung angeordnet sein. Alle aktiven Bereiche für alle aktiven Transistoren der Speichermatrix 101 und alle aktiven Bereiche für alle aktiven Transistoren der Logikschaltung 105 können entlang derselben Längsrichtung, z. B. der vertikalen Richtung, angeordnet sein. So können alle Source/Drain-(S/D)-Bereiche (nicht beschriftet) für die aktiven Transistoren der Speicherzelle 101 und der Logikschaltung 105 lediglich zwei Ionenimplantationsprozessen entlang der im wesentlichen zu der Längsrichtung der Gateelektroden parallelen Richtung unterzogen werden.
  • In einer Ausführungsform können die Gateelektroden aller aktiven Transistoren aller Speicherzellen der Speichermatrix 101 denselben Abstand (Pitch) haben. Beispielsweise kann der zwischen den Rändern der Gateelektroden 210c und 210d definierte Abstand derselbe sein wie derjenige zwischen dem Rand der Gateelektrode 210d und dem Rand einer weiteren Gateelektrode (nicht gezeigt), die benachbart und unterhalb der Gateelektrode 210d angeordnet ist.
  • In einer Ausführungsform kann jeder der aktiven Transistoren 110, 115, 120, 125, 130, 135 und 220a–220f ein Fin-Feldeffekttransistor (FinFET) sein. 3 ist eine Querschnittsansicht exemplarischer FinFETs. In 3 können FinFETs 300a–300c über einem Substrat 301 eingerichtet sein. Das Substrat 301 kann eine Mehrzahl von aktiven Bereichen 305a–305c umfassen. In Ausführungsbeispielen können die aktiven Bereiche 305a–305c als nichtplanare aktive Bereiche über einer Oberfläche 301a des Substrats 301 bezeichnet werden.
  • In Ausführungsbeispielen kann das Substrat 301 ein Elementhalbleitermaterial, ein Verbindungshalbleitermaterial, ein Legierungshalbleitermaterial oder irgendein anderes geeignetes Material oder Kombinationen derselben umfassen. Das Elementhalbleitermaterial kann Silizium oder Germanium in kristalliner, polykristalliner oder einer amorphen Struktur umfassen. Das Verbindungshalbleitermaterial kann Siliziumkarbid, Galliumarsenid, Galliumphospid, Indiumphosphid, Indiumarsenid und Indiumantimonid umfassen. Das Legierungshalbleitermaterial kann SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und GaInAsP umfassen. In einer Ausführungsform kann das Legierungshalbleitersubstrat ein SiGe-Gradienten-Merkmal haben, bei dem die Si-Ge-Zusammensetzung sich von einem Verhältnis an einem Ort zu einem anderen Verhältnis an einem anderen Ort verändert. In einem weiteren Ausführungsbeispiel ist die Legierung SiGe über einem Siliziumsubstrat gebildet. In einem weiteren Ausführungsbeispiel ist ein SiGe-Substrat verspannt (strained). Weiter kann das Halbleitersubstrat ein Halbleiter-auf-Isolator sein, wie beispielsweise ein Silizium-auf-Isolator (Silicon On Insulator, SOI), oder ein Dünnfilmtransistor (Thin Film Transistor, TFT). In machen Beispielen kann das Halbleitersubstrat eine dotierte Epitaxieschicht oder eine vergrabene Schicht umfassen. In anderen Beispielen kann das Verbindungshalbleitersubstrat eine Mehrschichtstruktur haben, oder das Substrat kann eine Mehrschichtenverbindungshalbleiterstruktur umfassen.
  • Unter erneuter Bezugnahme auf 3 kann ein Isolierungsmaterial 310 über der Oberfläche 301a des Substrats 301 angeordnet sein. Das Isolierungsmaterial 310 kann um die aktiven Bereiche 305a–305c der FinFETs 300a–300c herum angeordnet sein. Das Isolierungsmaterial 310 kann zwei benachbarte aktive Bereiche 305a, 305b oder 305b, 305c elektrisch isolieren. Das Isolierungsmaterial 310 kann eine (flache) Grabenisolationsstruktur (Shallow Trench Isolation, STI), eine LOCOS-Struktur (local oxydation of silicon, lokale Oxydation von Silizium), eine andere Isolierungsstruktur oder irgendeine Kombination desselben umfassen.
  • In Ausführungsbeispielen kann ein Gatedielektrikum (nicht gezeigt) über den aktiven Bereichen 305a–305c gebildet sein. Das Gatedielektrikum kann eine einzelne Schicht oder eine mehrschichtige Struktur umfassen. In Ausführungsformen, die eine mehrschichtige Struktur haben, kann das Gatedielektrikum eine dielektrische Grenzflächenschicht und eine high-k-dielektrische Schicht umfassen. Die dielektrische Grenzflächenschicht kann durch jeden geeigneten Prozess und mit jeder geeigneten Dicke gebildet sein. Beispielsweise kann die dielektrische Grenzflächenschicht ein Material wie Oxid, Nitrid, Oxinitrid, andere Gatedielektrikummaterialien und/oder Kombinationen derselben umfassen. Die dielektrische Grenzflächenschicht kann durch thermische Prozesse (thermische Bearbeitung), CVD-Prozesse (chemical vager deposition, chemische Gasphasenabscheidung), ALD-Prozesse (atomic layer deposition, Atomlagenabscheidung), epitaktische Prozesse und/oder Kombinationen derselben gebildet werden.
  • Die high-k-dielektrische Schicht kann über der Grenzflächenschicht gebildet sein. Die high-k-dielektrische Schicht kann high-k-dielektrische Materialien wie beispielsweise HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, andere geeignete high-k-dieelektrische Materialien und/oder Kombinationen derselben umfassen. Weiter kann das High-k-Material ausgewählt werden aus Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxinitriden von Metallen, Metallaluminaten, Zirkoniumsilikat, Zirkoniumaluminat, Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Zirkoniumoxid, Titanoxid, Aluminiumoxid, einer Hafniumdioxid-Aluminiumoxid-Legierung, anderen geeigneten Materialien und/oder Kombinationen derselben. Die high-k-dielektrische Schicht kann durch jeden geeigneten Prozess gebildet werden, wie beispielsweise ALD, CVD, PVD (Physical Vapor Deposition, physikalische Gasphasenabscheidung), RPCVD, PECVD, MOCVD, Sputtern, Metallisieren (plating), andere geeignete Prozesse und/oder Kombinationen derselben.
  • Unter erneuter Bezugnahme auf 3 kann eine Gateelektrode 320 über den aktiven Bereichen 305a–305c eingerichtet sein. In Ausführungsbeispielen kann die Gateelektrode 320 eines oder mehrere Materialien umfassen, einschließlich Polysilizium, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO2, und/oder anderer geeigneter Materialien. Die Gateelektrode 320 kann eine oder mehrere durch physikalische Gasphasenabscheidung (PVD), CVD, ALD, Metallisieren (plating) und/oder andere geeignete Prozesse gebildete Schichten umfassen. In Ausführungsbeispielen kann die Gateelektrode 320 eine Austrittsarbeitsmetallschicht (engl.: work function metal layer) umfassen, derart, dass sie eine N-Metall-Austrittsarbeit oder eine P-Metall-Austrittsarbeit eines Metallgates zur Verfügung stellt. P-Typ-Austrittsarbeitsmaterialien umfassen Zusammensetzungen wie beispielsweise Ruthenium, Palladium, Platin, Kobalt, Nickel und leitende Metalloxide und/oder andere geeignete Materialien. N-Typ-Metallmaterialien umfassen Zusammensetzungen wie beispielsweise Hafnium, Zirkonium, Titan, Tantal, Aluminium, Metallkarbide (z. B. Hafniumkarbid, Zirkoniumkarbid, Titankarbid, Aluminiumkarbid), Aluminide und/oder andere geeignete Materialien.
  • In Ausführungsbeispielen kann die Speichermatrix 101 (in 1 gezeigt) wenigstens eine Blindspeicherzelle (Dummy-Speicherzelle) (nicht gezeigt) umfassen. Die Blindspeicherzelle kann angrenzend an oder benachbart zu wenigstens einem von allen aktiven Transistoren der Speichermatrix 101 angeordnet sein. In Ausführungsbeispielen kann die Blindspeicherzelle an den Umfangsbereichen und/oder Rändern der Speichermatrix 101 angeordnet sein. Die Blindspeicherzelle kann dazu eingerichtet sein, den Prozessbelastungsunterschied (process loading difference) zwischen der Mitte und den Rändern der Speichermatrix 101 in erwünschter Weise zu verringern. Die Blindspeicherzelle ist frei vom Zurverfügungstellen irgendeiner Operation, z. B. Lesen oder Schreiben, der Speicherzelle 101a. In Ausführungsbeispielen kann die Routing-Richtung der Gateelektrode der Blindspeicherzelle parallel zu der Längsrichtung der Gateelektroden 210a–210d oder der aktiven Bereiche 215a–215d sein.
  • 4 ist eine schematische Darstellung, die eine weitere beispielhafte integrierte Schaltung veranschaulicht. In 4 kann eine integrierte Schaltung 400 mehrere Speichermatrizen (Speicher-Arrays), z. B. Speichermatrizen 401 und 451, umfassen, die elektrisch mit einer Steuerlogik 405 gekoppelt sind. Diejenigen Objekte der 4, die dieselben Objekte in 1 sind, sind durch dieselben Bezugsziffern, erhöht um 300, gekennzeichnet. In Ausführungsbeispielen kann die Speichermatrix 451 dieselbe Speicherkapazität wie oder eine andere Speicherkapazität als die Speichermatrix 401 haben. Die Speicherzelle 451a kann dieselbe Struktur wie oder eine andere Struktur als die Speicherzelle 401a haben. Die Speicherzelle 451a kann aktive Transistoren 460, 465, 470, 475, 480 und 485 umfassen. Die aktiven Transistoren 460, 465, 470, 475, 480 und 485 können jeweils den aktiven Transistoren 110, 115, 120, 125, 130 bzw. 135 ähnlich sein.
  • Für Ausführungsbeispiele, die eine 6-T-SRAM-Speicherzelle verwenden, kann die Speichermatrix 451 eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungen BL und BLB umfassen. Die Speichermatrix 451 kann wenigstens eine Speicherzelle 451a umfassen. Die Speicherzelle 451a kann mit einer Bitleitung BL, einer Bitleitung-Querstrich BLB und einer Wortleitung WL gekoppelt sein. Es sei angemerkt, dass, obwohl lediglich eine Speicherzelle 451a dargestellt ist, weitere Speicherzellen (nicht gezeigt) mit der Mehrzahl von Wortleitungen WL und Bitleitungen BL der Speichermatrix gekoppelt sein können. Ein Teil der Speichermatrix 451 kann 8, 16, 32, 64, 128 oder mehr Spalten haben, die in Wortbreiten angeordnet sein können. In Ausführungsbeispielen können die Wortleitungen im wesentlichen orthogonal zu den Bitleitungen angelegt sein. In anderen Ausführungsbeispielen können andere Anordnungen der Wortleitungen und Bitleitungen vorgesehen sein.
  • 5 ist eine schematische Darstellung, die eine Draufsicht veranschaulicht, welche aktive Bereiche, Gateelektroden und Kontakte einer weiteren beispielhaften Speicherzelle umfasst. In 5 kann die Speicherzelle 451a entlang einer ersten Längsrichtung angeordnete Gateelektroden 510a–510d haben. Die Speicherzelle 451a kann entlang einer zweiten Längsrichtung angeordnete aktive Bereiche 515a–515f haben. Die zweite Längsrichtung ist im wesentlichen senkrecht zu der ersten Längsrichtung. Wie erwähnt kann die Speichermatrix 451 eine Mehrzahl von Speicherzellen umfassen. Jede der Speicherzellen kann eine Struktur haben, die ähnlich derjenigen der Speicherzelle 451a ist und kann in der Speichermatrix 451 eingerichtet sein. Aus dem Vorangehenden ergibt sich, dass die Gateelektroden aller aktiven Transistoren aller Speicherzellen der Speichermatrix 451 entlang derselben Längsrichtung angeordnet sein können. In Ausführungsformen können die Gateelektroden aller aktiven Transistoren der Speichermatrix 401, der Logikschaltung 405 und der Speichermatrix 451 entlang derselben Längsrichtung, z. B. einer horizontalen Richtung angeordnet sein. Die aktiven Bereiche für alle aktiven Transistoren der Speichermatrix 401, der Logikschaltung 405 und der Speichermatrix 451 können entlang derselben Längsrichtung, z. B. der vertikalen Richtung, angeordnet sein.
  • 6 ist ein Ablaufdiagramm, das ein beispielhaftes Verfahren zum Herstellen einer integrierten Schaltung veranschaulicht. In 6 kann ein Verfahren 600 zum Herstellen einer integrierten Schaltung einen Schritt 610 zum Bilden einer Mehrzahl erster aktiver Bereiche für alle aktiven Transistoren einer ersten Speichermatrix über einem Substrat und einer Mehrzahl zweiter aktiver Bereiche für alle aktiven Transistoren einer Logikschaltung über dem Substrat umfassen. Beispielsweise kann der Schritt 610 die aktiven Bereiche 215a–215d und 230a–230b (in 2A–2B gezeigt) über einem Substrat bilden. In Ausführungsbeispielen können die aktiven Bereiche 215a–215d und 230a–230b durch zurückgesetzte oder vertiefte Teile des Substrats definiert sein. In anderen Ausführungsbeispielen können die aktiven Bereiche 215a–215d und 230a–230b durch einen epitaktischen Prozess, einen CVD-Prozess, andere Verfahren, die in der Lage sind, die aktiven Bereiche 215a–215d und 230–230b zu bilden, und/oder Kombinationen derselben hergestellt werden.
  • Unter Bezugnahme auf 6 kann Schritt 620 eine Mehrzahl erster Gateelektroden für alle aktiven Transistoren der ersten Speichermatrix und eine Mehrzahl zweiter Gateelektroden für alle aktiven Transistoren der Logikschaltung bilden. Die ersten Gateelektroden sind senkrecht zu dem ersten aktiven Bereich, und die zweiten Gateelektroden sind senkrecht zu den zweiten aktiven Bereichen und parallel mit den ersten Gateelektroden. Beispielsweise kann der Schritt 620 die Gateelektroden 210a–210d und 225a–225c (in 2A–2B gezeigt) über den aktiven Bereichen 215a–215d und 230a–230b bilden. Die Gateelektroden 210a–210d und 225a–225c können gebildet werden durch Bilden einer Abscheidungsschicht durch physikalische Gasphasenabscheidung (Physical Vapor Deposition, PVD), CVD, ALD, Metallisieren (plating) und/oder andere geeignete Prozesse. Die Abscheidungsschicht kann beispielsweise durch einen photolithographischen Prozess und/oder einen Ätzprozess zum Bilden der Gateelektroden 210a–210d und 225a–225c definiert werden.
  • Unter Bezugnahme auf 6 kann ein Schritt 630 Source/Drain-(S/D)-Gebiete aller aktiven Transistoren der ersten Speichermatrix und aller aktiven Transistoren der Logikschaltung bilden, beispielsweise S/D-Gebiete (nicht beschriftet) der aktiven Transistoren 110, 115, 120, 125, 130 und 135 der Speicherzelle 101a und der aktiven Transistoren 220a–220f der Logikschaltung 105.
  • In Ausführungsbeispielen kann der Schritt 630 lediglich zwei Ionenimplantationsprozesse zum Implantieren von Ionen in den Source/Drain-Gebieten der aktiven Transistoren 110, 115, 120, 125, 130, 135 und 220a–220f umfassen. Die Richtung der Ionenimplantationsprozesse kann im wesentlichen senkrecht zu der Längsrichtung der aktiven Bereiche 215a–215d und 230a–230b sein. Jeder der zwei Ionenimplantationsprozesse kann auf jeder Längsseite der aktiven Bereiche 215a–215d und 230a–230b durchgeführt werden. Da lediglich zwei Ionenimplantationsprozesse zum Injizieren von Ionen durchgeführt werden, können die Herstellungskosten der integrierten Schaltung in wünschenswerter Weise verringert werden.
  • In Ausführungsbeispielen können die S/D-Gebiete S/D-Gebiete vom n-Typ oder S/D-Bereiche vom p-Typ sein. Die S/D-Gebiete vom n-Typ können Dotierstoffe wie beispielsweise Arsen (As), Phosphor (P), ein anderes Element der Gruppe V, oder Kombinationen derselben aufweisen. Die S/D-Gebiete 247a und 247b vom p-Typ können Dotierstoffe wie beispielsweise Bor (B) oder ein anderes Element der Gruppe III aufweisen. In Ausführungsbeispielen wird nach den Ionenimplantationsprozessen ein thermischer Prozess (thermische Bearbeitung) und/oder ein schneller thermischer Prozess (Rapid Thermal Process, RTP) durchgeführt.
  • In Ausführungsbeispielen kann das Verfahren 600 das Herstellen wenigstens einer Blindspeicherzelle angrenzend an oder benachbart zu wenigstens einem der aktiven Transistoren der Speichermatrix 101 umfassen. Die wenigstens eine Blindspeicherzelle hat eine Gateelektrode, die parallel zu den aktiven Bereichen 215a–215d oder den Gateelektroden 210a–210d (in 2A gezeigt) ist. Beispielsweise kann die Gateelektrode der Blindspeicherzelle durch denselben Prozess gebildet werden, der die Gateelektroden 210a–210d bildet.
  • In Ausführungsbeispielen kann das Verfahren 600 das Herstellen einer weiteren, mit der Logikschaltung 405 gekoppelten Speichermatrix umfassen, z. B. der Speichermatrix 451. Das Verfahren 600 kann das Bilden einer Mehrzahl von aktiven Bereichen 515a–515f für die aktiven Transistoren 460, 465, 470, 475, 480 und 485 der Speichermatrix 451 umfassen. Das Verfahren 600 kann weiter das Bilden einer Mehrzahl der Gateelektroden 510a–510d für alle aktiven Transistoren der Speichermatrix 451 umfassen. Die Gateelektroden 510a–510d sind senkrecht zu dem aktiven Bereich 215a–215d und parallel zu den Gatelektroden 210a–210d. Die Gateelektroden 510a–510d der aktiven Transistoren 460, 465, 470, 475, 480 und 485 können durch denselben Prozess gebildet werden, der die Gateelektroden 210a–210d bildet. Die aktiven Bereiche 515a–515f der aktiven Transistoren 460, 465, 470, 475, 480 und 485 können durch denselben Prozess gebildet werden, der die aktiven Bereiche 215a–215d bildet.
  • 7 ist eine schematische Darstellung, die ein System veranschaulicht, welches eine beispielhafte integrierte Schaltung umfasst, die über einer Substratplatte angeordnet ist. In 7 kann ein System 700 eine integrierte Schaltung 702 umfassen, die über eine Substratplatte 701 angeordnet ist. Die Substratplatte 701 kann eine Leiterplatte (Printed Circuit Board, PCB), eine gedruckte Verdrahtungsplatte (Printed Wiring Board) und/oder einen anderen Träger umfassen, der in der Lage ist, eine integrierte Schaltung zu tragen. Die integrierte Schaltung 702 kann der oben in Verbindung mit 1 beschriebenen integrierten Schaltung 100 ähnlich sein. Die integrierte Schaltung 702 kann elektrisch mit der Substratplatte 701 gekoppelt sein. In Ausführungsbeispielen kann die integrierte Schaltung 702 elektrisch mit der Substratplatte 701 über Kontakthöcker oder Bumps 705 gekoppelt sein. In anderen Ausführungsbeispielen kann die integrierte Schaltung 702 mit der Substratplatte 501 durch Drahtbonden (Wire Bonding) elektrisch gekoppelt sein. Das System 700 kann Teil eines elektronischen Systems sein, wie z. B. Computer, drahtlose Kommunikationseinrichtungen, Computer-bezogene Peripheriegeräte, Unterhaltungsgeräte oder dergleichen.
  • In Ausführungsbeispielen kann das System 700, welches die integrierte Schaltung 702 umfasst, ein vollständiges System in einem IC zur Verfügung stellen, sogenannte System-on-a-Chip-(SOC) oder System-on-IC-(SOIC)-Einheiten. Diese SOC-Einheiten können beispielsweise in einer einzigen integrierten Schaltung alle Schaltungen zur Verfügung stellen, die benötigt werden zur Implementierung eines Mobiltelefons, eines Personal Data Assistant (PDA), eines digitalen Videorecorders (Digital VCR), eines digitalen Camcorders, einer Digitalkamera, eines MP3-Players oder dergleichen.
  • Im Vorangehenden wurden Merkmale verschiedener Ausführungsbeispiele kurz dargestellt, damit denjenigen mit Fachkenntnissen auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Die Fachleute sollten zu würdigen wissen, dass sie die vorliegende Offenbarung leicht als eine Basis zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier eingeführten Ausführungsbeispiele verwenden können. Die Fachleute sollten auch verstehen, dass solche äquivalenten Ausführungen nicht von dem Geist und dem Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Umänderungen hieran vornehmen können, ohne von dem Geist und dem Umfang der vorliegenden Offenbarung abzuweichen.

Claims (13)

  1. Integrierte Schaltung, aufweisend: eine erste Speichermatrix (101); und eine mit der ersten Speichermatrix gekoppelte Logikschaltung (105), wobei alle aktiven Transistoren aller Speicherzellen (101a) der ersten Speichermatrix (101) und alle aktiven Transistoren der Logikschaltung (105) Fin-Feldeffekttransistoren sind und entlang einer ersten Längsrichtung angeordnete Gateelektroden (210a–210d; 225a–225c) haben.
  2. Integrierte Schaltung nach Anspruch 1, wobei alle aktiven Transistoren aller Speicherzellen (101a) der ersten Speichermatrix (101) und alle aktiven Transistoren der Logikschaltung (105) entlang einer zweiten Längsrichtung angeordnete aktive Gebiete (215a–215d; 230a–230b) haben und die zweite Längsrichtung im wesentlichen senkrecht zu der ersten Längsrichtung ist.
  3. Integrierte Schaltung nach Anspruch 2, wobei die erste Speichermatrix (101) weiter wenigstens eine Blindspeicherzelle aufweist, die benachbart zu wenigstens einem der sämtlichen aktiven Transistoren der Speichermatrix (101) eingerichtet ist, und wobei die wenigstens eine Blindspeicherzelle eine Gateelektrode hat, die entlang der ersten Längsrichtung oder der zweiten Längsrichtung angeordnet ist.
  4. Integrierte Schaltung nach Anspruch 1, wobei die erste Speichermatrix (101) ein statisches RAM-Array ist.
  5. Integrierte Schaltung nach Anspruch 1, wobei die Gateelektroden (210a–210d) aller aktiven Transistoren aller Speicherzellen (101a) der ersten Speichermatrix (101) denselben Pitch haben.
  6. Integrierte Schaltung nach Anspruch 1, weiter aufweisend eine zweite, mit der Logikschaltung gekoppelte Speichermatrix (451), wobei alle aktiven Transistoren aller Speicherzellen (451a) der zweiten Speichermatrix (451) Fin-Feldeffekttransistoren sind und entlang der ersten Längsrichtung angeordnete Gateelektroden (510a–510d) haben.
  7. Integrierte Schaltung, aufweisend: eine erste Speichermatrix (101), wobei alle Gateelektroden (210a–210d) aller aktiven Transistoren aller Speicherzellen (101a) der ersten Speichermatrix (101) entlang einer ersten Längsrichtung angeordnet sind, alle nichtplanaren aktiven Gebiete (305a–305c) für alle aktiven Transistoren der ersten Speichermatrix (101) entlang einer zweiten Längsrichtung angeordnet sind und die erste Längsrichtung im wesentlichen senkrecht zu der zweiten Längsrichtung ist; und eine mit der ersten Speichermatrix (101) gekoppelte Logikschaltung (105), wobei alle Gateelektroden (225a–225c) aller aktiven Transistoren der Logikschaltung (105) entlang der ersten Längsrichtung angeordnet sind und alle nichtplanaren aktiven Gebiete für alle aktiven Transistoren der Logikschaltung (105) entlang der zweiten Längsrichtung angeordnet sind.
  8. Integrierte Schaltung nach Anspruch 7, wobei die erste Speichermatrix (101) weiter wenigstens eine Blindspeicherzelle aufweist und die wenigstens eine Blindspeicherzelle eine entlang der ersten Längsrichtung oder der zweiten Längsrichtung angeordnete Gateelektrode hat.
  9. Integrierte Schaltung nach Anspruch 7, weiter aufweisend eine zweite, mit der Logikschaltung (105) gekoppelte Speichermatrix (451), wobei alle Gateelektroden (510a–510d) aller aktiven Transistoren aller Speicherzellen (451a) der zweiten Speichermatrix (451) entlang der ersten Längsrichtung angeordnet sind und alle nichtplanaren aktiven Gebiete für alle aktiven Transistoren der zweiten Speichermatrix (451) entlang der zweiten Längsrichtung angeordnet sind.
  10. Verfahren zum Herstellen einer integrierten Schaltung, aufweisend: Bilden einer Mehrzahl erster aktiver Bereiche (215a–215d) für alle aktiven Transistoren einer ersten Speichermatrix (101) über einem Substrat (301) und einer Mehrzahl zweiter aktiver Bereiche (230a–230b) für alle aktiven Transistoren einer Logikschaltung (105) über dem Substrat (301); und Bilden einer Mehrzahl erster Gateelektroden (210a–210d) für alle aktiven Transistoren der ersten Speichermatrix (101) und einer Mehrzahl zweiter Gateelektroden (225a–225c) für alle aktiven Transistoren der Logikschaltung (105), wobei die ersten Gateelektroden senkrecht zu dem ersten aktiven Bereich sind und die zweiten Gateelektroden senkrecht zu den zweiten aktiven Bereichen und parallel zu den ersten Gateelektroden sind.
  11. Verfahren nach Anspruch 10, weiter aufweisend: Durchführen von lediglich zwei Ionenimplantationsprozessen zum Implantieren von Ionen in Source/Drain-Gebieten aller aktiven Transistoren der Speichermatrix (101) und der Logikschaltung (105).
  12. Verfahren nach Anspruch 10, weiter aufweisend: Bilden wenigstens einer Blindspeicherzelle benachbart zu wenigstens einem der aktiven Transistoren der ersten Speichermatrix (101), wobei die wenigstens eine Blindspeicherzelle eine Gateelektrode hat, die entlang einer zu den ersten aktiven Bereichen oder zu den ersten Gateelektroden parallelen Richtung angeordnet ist.
  13. Verfahren nach Anspruch 10, weiter aufweisend: Bilden einer Mehrzahl dritter aktiver Bereiche (515a–515f) für alle aktiven Transistoren einer zweiten Speichermatrix (451) über dem Substrat; und Bilden einer Mehrzahl dritter Gateelektroden (510a–510d) für alle aktiven Transistoren der zweiten Speichermatrix (451), wobei die dritten Gateelektroden entlang einer zu dem zweiten aktiven Bereich senkrechten und zu den ersten Gateelektroden parallelen Richtung angeordnet sind.
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