TWI473251B - 積體電路及其製造方法 - Google Patents

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Description

積體電路及其製造方法
本發明係有關於半導體裝置，且特別是有關於一種積體電路及其製造方法。
目前記憶體電路已廣泛使用在各種應用中。傳統記憶體電路可包含動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及非揮發性記憶體電路。靜態隨機存取記憶體包含複數個記憶胞。傳統的6-T靜態記憶體具有由記憶胞組成之陣列，且每個記憶胞是由6個電晶體組成。6-T靜態記憶胞與位元線(BL)、反相位元線(bit-line bar；BLB)及字元線(WL)耦接。6個電晶體中的4個電晶體形成兩個交叉耦合反相器(cross-coupled inverter)以儲存表示“0”或“1”的數據。剩餘的兩個電晶體作為存取記憶體以控制儲存於記憶胞中之數據的存取。
本發明係提供一種積體電路，包括：一第一記憶體陣列；以及一邏輯電路，耦接該第一記憶體陣列，其中該第一記憶體陣列中所有記憶胞之所有主動式電晶體及該邏輯電路中所有主動式電晶體係為鰭式場效電晶體(FinFET)，並具有沿著一第一縱向排列之閘極電極。
本發明亦提供一種積體電路，包括：一第一記憶體陣列，其中該第一記憶體陣列中所有記憶胞之所有主動式電晶體之所有閘極電極係沿著一第一縱向排列，該第一記憶體陣列中所有主動式電晶體之所有非平坦主動區係沿著一第二縱向排列，且該第一縱向實質上垂直於該第二縱向；以及一邏輯電路，耦接至該第一記憶體陣列，其中該邏輯電路中所有主動式電晶體之所有閘極電極係沿著該第一縱向排列，該邏輯電路中所有主動式電晶體之所有非平坦主動區係沿著該第二縱向排列。
本發明更提供一種積體電路之製造方法，包括：形成複數個第一主動區及複數個第二主動區於一基材上，該複數個第一主動區用於一第一記憶體陣列中之所有主動式電晶體，該複數個第二主動區用於一邏輯電路中之所有主動式電晶體；以及形成複數個第一閘極電極及複數個第二閘極電極，該複數個第一閘極電極用於該第一記憶體陣列之所有主動式電晶體，該複數個第二閘極電極用於該邏輯電路之所有主動式電晶體，其中該第一閘極電極垂直於該第一主動區，且該第二閘極電極垂直於該第二主動區並平行於該第一閘極電極。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
傳統靜態隨機存取記憶體(SRAM)具有記憶體陣列及至少一控制邏輯電路。每個記憶體陣列及控制邏輯電路具有複數個電晶體。這些電晶體具有主動區及閘極電極。這些主動區形成於基材中，通常稱為平面主動區。傳統上，控制邏輯電路中之電晶體之閘極電極及主動區之路徑方向(routing direction)通常是沿著兩個垂直於彼此的方向。為了形成控制邏輯電路之主動區中電晶體之源極/汲極區，需進行4次離子佈植製程。每個離子佈植製程係為在含有傳統靜態隨機存取記憶體電路之基材在0°、90°、180°、270°的位置進行處理。4次的離子佈植製程增加了積體電路的製造成本。
由前述可知，業界亟需新穎的記憶體電路及其製造方法。
可知的是，本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。此外，一第一元件形成於一第二元件“上方”、“之上”、“之下”或“上”可包含實施例中的該第一元件與第二元件直接接觸，或也可包含該第一元件與第二元件之間更有其他額外元件使該第一元件與第二元件無直接接觸。各種元件可能以任意不同比例顯示以使圖示清晰簡潔。在本說明書的各種例子中可能會出現重複的元件符號以便簡化描述，但這不代表在各個實施例及/或圖示之間有何特定的關連。
第1圖顯示本發明一實施例中含至少一記憶體陣列之積體電路。在第1圖中，積體電路100可包含至少一記憶體陣列，例如記憶體陣列101及邏輯電路105。邏輯電路105可耦接至記憶體陣列101。記憶體陣列101中所有記憶胞之所有主動式電晶體及邏輯電路105中所有主動式電晶體皆可沿著相同縱向排列之閘極電極。在一些實施例中，記憶體陣列101中所有主動式電晶體之字元線及邏輯電路105中所有主動式電晶體之字元線皆沿著相同之縱向排列。
記憶體陣列101可包含複數個字元線(WL)及複數個位元線(BL)及反相位元線(BLB)。在一些實施例中，記憶體陣列101可為靜態隨機存取記憶體陣列(SRAM array)、嵌入式靜態隨機存取記憶體陣列(embedded SRAM array)、動態隨機存取記憶體陣列(DRAM array)、非揮發性記憶體陣列(non-volatile memory array)，例如快閃記憶體(FLASH)、可抹除可編程唯讀記憶體(EPROM)、電子式可抹除可編程唯讀記憶體(EEPROM)、現場可編程閘陣列(field-programmable gate array)、邏輯電路陣列及/或其他記憶體陣列。
以6-T靜態隨機存取記憶體(6T-SRAM)為例，記憶體陣列101可包含複數個記憶胞，例如重複地設置於記憶體陣列101中之記憶胞101a。記憶胞101a可耦接至位元線BL、反相位元線BLB及字元線WL。值得注意的是，雖然在此僅繪示單一個記憶胞101a，然其他記憶胞(未顯示)亦可耦接至其在記憶體陣列中所對應的字元線WL及位元線BL。一部分的記憶體陣列101可具有8、16、32、64、128或更多的行(columns)，以字元寬度排列。在一些實施例中，字元線WL通常會安排成與位元線BL實質上正交。在其他實施中，可將字元線及位元線安排成其他排列方式。值得注意的是，在此所述之記憶胞101a僅用於舉例。在其他實施例中，記憶胞101a可為8-T靜態隨機存取記憶體記憶胞、1-T靜態隨機存取記憶體記憶胞或其他類型之記憶胞。
再次參見第1圖，記憶胞101a可包含主動式電晶體110、115、120、125、130及135。主動式電晶體110、115、120、125、130及135係可進行記憶胞之操作，例如讀取及寫入。在一實施例中，可將主動式電晶體110、120及115、125作為兩個交叉閂鎖反相器(cross-latch inverter)，形成正反器(flip-flop)以儲存記憶胞101a中之數據。可將主動式電晶體130及135操作為兩個傳輸型電晶體(pass transistor)、存取電晶體(access transistor)或傳輸型閘極(pass gate)。在某些實施例中，主動式電晶體110及115可稱為上拉電晶體(pull-up transistor)，且主動式電晶體120及125可稱為下拉電晶體(pull-down transistor)。上拉電晶體可用於調整(pull)電壓位準至電源電壓位準(power source voltage level)，例如電源電壓(VDD)。下拉電晶體可用於調整(pull)電壓位準至另一電源電壓位準之，例如接地電壓(VSS)。
在一些實施例中，主動式電晶體110之汲極可電性耦接至主動式電晶體130之源極、主動式電晶體120之汲極及主動式電晶體115之閘極。主動式電晶體115之汲極可電性耦接至主動式電晶體135之源極、主動式電晶體125之汲極及主動式電晶體110之閘極。主動式電晶體110之閘極可耦接至主動式電晶體120之閘極。主動式電晶體115之閘極可耦接至主動式電晶體125之閘極。
主動式電晶體130及135之汲極各自可電性耦接至位元線BL及反相位元線BLB。主動式電晶體130及135之閘極可電性耦接至字元線WL。位元線BL、BLB及字元線WL可延伸至記憶體陣列之其他記憶胞。值得注意的是，在此所述之主動式電晶體110、115、120、125、130及135之數量、型態及佈置僅是用於舉例，本領域所屬技藝人士可任意修飾主動式電晶體之數量、型態及佈置以實現所需之記憶體陣列。
第2A圖顯示為本發明一實施例中含主動區、閘極電極及接觸點之記憶體陣列之上視圖。在第2A圖中，記憶胞101a可具有沿著第一縱向排列之閘極電極210a-210d，且可具有沿著第二縱向排列之主動區215a-215d。第二縱向實質上垂直於第一縱向。如前述，記憶體陣列101可包含複數個記憶胞。每個記憶胞可具有與記憶胞101a相似的結構，並設置於記憶體陣列101中。由前述可知，記憶體陣列101a中所有記憶胞之所有主動式電晶體之閘極電極可沿著相同縱向排列。
第2B圖顯示為本發明一實施例中含主動區、閘極電極及接觸點之部分的邏輯電路之上視圖。部分的邏輯電路105可包含複數個主動式電晶體，例如主動式電晶體220a-220f。可操作主動式電晶體220a-220f來進行記憶胞操作，例如讀取及寫入。主動式電晶體220a-220f可具有複數個閘極電極(例如閘極電極225a-225c)及主動區(例如主動區230a-230b)。閘極電極225a-225c之排列縱向可與記憶胞101a中之閘極電極210a-210d相同，並實質上垂直於主動區230a-230b。在一些實施例中，邏輯電路105可包含控制邏輯、輸入/輸出(IO)介面、位元址暫存器、輸入緩衝器、感測放大器、輸出緩衝器或前述之組合。
如前述，記憶體陣列101中所有記憶胞之所有主動式電晶體之所有閘極電極及邏輯電路105中所有主動式電晶體之閘極電極可設置為沿著相同縱向排列，例如水平方向。記憶體陣列101中所有記憶胞之所有主動式電晶體之所有主動區及邏輯電路105中之所有主動式電晶體之主動區可設置為沿著相同縱向排列，例如垂直方向。如此，僅需沿著實質上平行於閘極電極之縱向之方向進行兩次離子佈植製程，即可形成記憶體陣列101及邏輯電路105中之所有記憶胞之所有源極/汲極區(未標號)。
在一實施例中，記憶體陣列101中之所有記憶胞之所有主動式電晶體之所有閘極電極可具有相同間距(pitch)。例如，以閘極電極210c及閘極電極210d的邊緣所定義之間距，可等同於以閘極電極210d的邊緣至另一鄰近閘極電極210d且位於其下方之閘極電極(未顯示)的邊緣所定義之間距。
在一實施例中，每個主動式電晶體110、115、120、125、130、135及220a-220f皆可為鰭式場效電晶體(FinFET)。第3圖顯示為本發明一實施例中鰭式場效電晶體之剖面圖。在第3圖中，鰭式場效電晶體體300a-300c可設置於基材301上。基材301可包含複數個主動區305a-305c。在一些實施例中，可稱主動區305a-305c為非平坦主動區，其位於基材301之表面301a上。
在一些實施例中，基材301可包含元素半導體材料，化合物半導體材料、合金半導體材料、其他任何合適材料或前述之組合。元素半導體材料可包含結晶相、多晶相或非晶相之矽或鍺。化合物半導體材料可包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦。合金半導體材料可包含矽化鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP。在一實施例中，合金半導體可具有梯度分佈的矽化鍺(SiGe)，其中矽及鍺之組成比例係會隨著位置的變化逐漸改變。在另一實施例中，係為於矽基材上形成矽鍺合金。在另一實施例中，係為應變的(strained)矽化鍺基材。此外，半導體基材可為絕緣層上覆半導體，例如絕緣層上覆矽(SOI)或薄膜電晶體(TFT)。在某些實施例中，半導體基材可為摻雜的磊晶層或深埋層。在其他實施例中，化合物半導體基材可具有多層結構，或此基材可包含多層化合物半導體結構。
再次參見第3圖，隔離材料310可設置於基材301之表面301a上。隔離材料310可設置為圍繞著鰭式場效電晶體300a-300c之主動區305a-305c。隔離材料310可電性隔離兩相鄰之主動區305a、305b或305b、305c。隔離材料310可包含淺溝槽隔離(STI)結構、局部氧化矽(LOCOS)結構、其他隔離結構或前述之組合。
在一些實施例中，閘極介電層(未顯示)可形成於主動區305a-305c上。閘極介電層可包含單層或多層結構。在具有多層結構之實施例中，閘極介電層可包含界面介電層(interfacial dielectric layer)及高介電常數介電層。界面介電層可由任何合適製程形成且可具有任意之厚度。例如，界面介電層可包含例如氧化物、氮化物、氮氧化物、其他閘極介電材料及/或前述之組合之材料。界面介電層可由熱製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、磊晶製程及/或前述之組合形成。
高介電常數介電層可形成於界面層上。高介電常數介電層可包含高介電常數材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他合適高介電常數介電材料及/或前述之組合。高介電常數介電材料更可擇自由金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化矽、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、氧化鋁-氧化鉿合金(hafnium dioxide-alumina alloy)、其他合適材料及/或前述之組合。高介電常數介電層可由任意製程形成、例如原子層沉積、化學氣相沉積、物理氣相沉積、遙控電漿化學氣相沉積(RPCVD)、電漿增強式化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、濺鍍、電鍍、其他合適製程及/或前述之組合。
再次參見第3圖，閘極電極320可設置在主動區305a-305c上。在一些實施例中，閘極電極320可包含一或多種材料，包含多晶矽、鈦、氮化鈦、氮化鉭、鉭、碳化鉭、氮矽化鉭(TaSiN)、鎢、氮化鎢、氮化鉬、氮氧化鉬、二氧化釕(RuO2 )及/或其他合適材料。閘極電極320可包含一或多個由物理氣相沉積、化學氣相沉積、原子層沉積、電鍍及/或其他合適製程所形成之膜層。在一些實施例中，閘極電極320可包含功函數金屬層，以使金屬閘極提供N型金屬功函數或P型金屬功函數。P型功函數材料包含例如釕、鈀、鉑、鈷、鎳及導電的金屬氧化物、及/或其他合適材料。N型功函數材料包含例如含鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物(aluminide)及/或其他合適材料。
在一實施例中，記憶體陣列101(如第1圖所示)可包含至少一虛置記憶胞(未顯示)。虛置記憶胞可設置於鄰近(adjacent)記憶體陣列101之至少一主動式電晶體。虛置記憶胞可用於減少記憶體陣列之中央及邊緣所承載的處理量的差異。虛置記憶胞無需進行任何如記憶胞101a的操作，例如讀取及寫入。在一些實施例中，虛置記憶胞之閘極電極的路徑方向可平行於閘極電極210-210d或主動區215a-215d之排列縱向。
第4圖顯示為本發明另一實施例之積體電路。在第4圖中，積體電路400可包含多個記憶體陣列，例如電性耦接至控制邏輯405之記憶體陣列401及451。在第4圖中，與第1圖相同之元件以相同參考標號加300表示。在一些實施例中，記憶體陣列451可具有與記憶體陣列401相同或不同的記憶體容量。記憶胞451a可包含主動式電晶體460、465、470、475、480及485。主動式電晶體460、465、475、480及485可各自近似於主動式電晶體410、415、420、425、430及435。
以6-T靜態隨機存取記憶體(6-T SRAM)為例，記憶體陣列451可包含複數個字元線WL及複數個位元線(BL及BLB)。記憶體陣列451可包含至少一記憶胞451a。記憶胞451a可耦接至位元線BL、反相位元線BLB及字元線WL。值得注意的是，雖然在此僅繪示單一個記憶胞451a，然而其他記憶胞(未顯示)亦可耦接至其在記憶體陣列中所對應的字元線WL及位元線BL。一部分的記憶體陣列101可具有8、16、32、64、128或更多的行(columns)，以字元寬度排列。在一些實施例中，字元線WL通常會安排成與位元線BL實質上正交。在其他實施例中，可將字元線及位元線安排成其他排列方式。
第5圖顯示為本發明另一實施例中含主動區、閘極電極及接觸點之記憶胞之上視圖。在第5圖中，記憶胞451a可具有沿著第一縱向排列之閘極電極510a-510d，且可具有沿著第二縱向排列之主動區515a-515f。第二縱向實質上垂直於第一縱向。如前述，記憶體陣列451可包含複數個記憶胞。每個的記憶胞可具有近似於記憶胞451a的結構，並設置於記憶體陣列451中。由前述可知，記憶體陣列451中所有記憶胞之所有主動式電晶體之閘極電極可沿著相同縱向排列。在一些實施例中，記憶體陣列401、邏輯電路405及記憶體陣列451中所有記憶胞之所有主動式電晶體之閘極電極可沿著相同縱向排列，例如水平方向。記憶體陣列401、邏輯電路405及記憶體陣列451中所有記憶胞之所有主動式電晶體之主動區可沿著相同縱向排列，例如垂直方向。
第6圖顯示為本發明一實施例中製造邏輯電路之方法之流程圖。在第6圖中，製造邏輯電路之方法600可包含步驟610，形成複數個第一主動區及複數個第二主動區於基材上，第一主動區用於第一記憶體陣列之所有主動式電晶體，第二主動區用於邏輯電路之所有主動式電晶體。例如，步驟610可形成主動區215a-215d及230a-230b(如第2A-2B圖所示)於基材上。在一些實施例中，可由凹蝕(recessing)部分的基材以定義主動區215a-215d及230a-320b。在其他實施例中，主動區215a-215d及230a-230b可由磊晶製程、化學氣相沉積製程、其他可形成主動區215a-215d及230a-230b之方法及/或前述之組合形成。
參見第6圖，步驟620可形成複數個第一閘極電極及複數個第二閘極電極，其各自用於第一記憶體陣列中之所有主動式電晶體及邏輯電路中之所有主動式電晶體。第一閘極電極垂直於第一主動區，且第二閘極電極垂直於第二主動區並平行於第一閘極電極。例如，步驟620可形成閘極電極210a-210d及225a-225c(如第2A-2B圖所示)於主動區215a-215d及230a-230b上。閘極電極210a-210d及225a-225c可由物理氣相沉積、化學氣相沉積、原子層沉積、電鍍及/或其他合適製程所形成之沉積層形成。此沉積層可由光學微影製程及/或蝕刻製程定義形成閘極電極210a-210d及225a-225c。
參見第6圖，步驟630可形成第一記憶體陣列及邏輯電路中之所有主動式電晶體之源極/汲極區。例如，形成記憶胞101a之主動式電晶體110、115、120、125、130及135之源極/汲極區(未標號)及邏輯電路105中之主動式電晶體220a-220f。
在一些實施例中，步驟630可包含僅兩次的離子佈植製程，以將離子佈植進入主動式電晶體110、115、120、125、130、135及220a-220f之源極/汲極區中。離子佈植製程的方向可實質上垂直於主動區215a-215d及230a-230b之排列縱向。這兩次的離子佈植製程皆可在主動區215a-215d及230a-230b之排列縱向的任一側進行。既然僅需進行兩次離子佈植製程來注入離子，即可達到降低積體電路製造成本之目標。
在一些實施例中，源極/汲極區可為N型源極/汲極區或P型源極/汲極區。N型源極/汲極區可具有例如砷、磷、其他第V族元素或前述之組合之摻質。P型源極/汲極區247a及247b可具有例如硼或其他第III族元素之摻質。在一些實施例中，在進行離子佈植製程後，可進行熱製程及/或快速熱製程(RTP)。
在一些實施例中，方法600可包含形成至少一虛置記憶胞，且其鄰近記憶體陣列101中之至少一主動式電晶體。此至少一虛置記憶胞具有平行於主動區215a-215d或閘極電極210a-210d之閘極電極(如第2A圖所示)。例如，虛置記憶胞之閘極電極可由與形成閘極電極210a-210d相同的製程形成。
在一些實施例中，方法600可包含形成另一記憶體陣列，例如耦接至邏輯電路405之記憶體陣列451。方法600可包含形成複數個主動區515a-515f，其用於記憶體陣列451中之所有主動式電晶體460、465、470、475、480及485。方法600更包含形成複數個閘極電極510a-510d，其用於記憶體陣列451中之所有主動式電晶體。閘極電極510a-510d垂直於主動區215a-215d且平行於閘極電極210a-210d。主動式電晶體460、465、470、475、480及485之閘極電極510a-510d可由與形成閘極電極210a-210d相同的製程形成。主動式電晶體460、465、470、475、480及485之主動區515a-515f可由與形成主動區215a-215d相同的製程形成
第7圖顯示為本發明一實施例中設置於載板(substrate board)上之含積體電路之系統。在第7圖中，系統700可包含設置於載板701上之積體電路702。載板701可包含印刷電路板(PCB)、印刷線路板及/或其他可承載積體電路之載體。積體電路702可近似於第1圖中所示之積體電路100。在一些實施例中，積體電路702可由凸塊705電性耦接至載板701。在其他實施例中，積體電路702可由導線電性耦接至載板701。系統700可為例如電腦、無線通訊裝置、電腦周邊裝置、娛樂裝置或其類似物之電子裝置之一部份。
在一些實施例中，包含積體電路702之系統700可提供整合整個系統至同一積體電路中，例如系統級晶片(SOC)或系統級積體電路裝置(SOIC)。這些系統級晶片裝置可用單一積體電路提供所有的電路以實現手機、個人數位助理(PDA)、數位磁帶錄影機(Video Cassette Recorder，VCR)、數位攝影機、數位相機、MP3播放器或是類似的設備等等。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．積體電路
101．．．記憶體陣列
101a．．．記憶胞
110、115、120、125、130、135．．．主動式電晶體
210a、210b、210c、210d．．．閘極電極
215a、215b、215c、215d．．．主動區
220a、220b、220c、220d、220e、220f．．．主動式電晶體
225a、225b、225c．．．閘極電極
230a、230b．．．主動區
300a、300b、300c．．．鰭式場效電晶體
301．．．基材
301a．．．基材表面
305a、305b、305c．．．主動區
310．．．隔離材料
320．．．閘極電極
400．．．積體電路
401、451．．．記憶體陣列
401a、451a．．．記憶胞
405．．．控制邏輯
460、465、470、475、480、485．．．主動式電晶體
510a、510b、510c、510d．．．閘極電極
515a、515b、515c、515d、515e、515f．．．主動區
700．．．系統
701．．．載板
702．．．積體電路
705．．．凸塊
第1圖顯示為本發明實施例中含至少一記憶體陣列之積體電路。
第2A圖顯示為本發明實施例中含主動區、閘極電極及接觸點之記憶胞之上視圖。
第2B圖顯示為本發明實施例中含主動區、閘極電極及接觸點之控制邏輯之上視圖。
第3圖顯示為本發明一實施例中鰭式場效電晶體之剖面圖。
第4圖顯示為本發明另一實施例之積體電路。
第5圖顯示為本發明另一實施例中含主動區、閘極電極及接觸點之記憶胞之上視圖。
第6圖顯示為本發明實施例中製造積體電路之方法之流程圖。
第7圖顯示為本發明一實施例中設置於載板上之含積體電路之系統。
100．．．積體電路
101．．．記憶體陣列
101a．．．記憶胞
110、115、120、125、130、135．．．主動式電晶體

Claims (9)

  1. 一種積體電路，包括：一第一記憶體陣列，由複數個包含主動式電晶體之記憶胞及至少一虛置記憶胞組成；以及一邏輯電路，耦接該第一記憶體陣列並包含複數個主動式電晶體，其中該第一記憶體陣列中所有記憶胞之所有主動式電晶體及該邏輯電路中所有主動式電晶體係為鰭式場效電晶體(FinFET)，並具有沿著一第一縱向排列之閘極電極，其中該第一記憶體陣列中所有記憶胞之所有主動式電晶體及該邏輯電路中所有主動式電晶體具有沿著一第二縱向排列之主動區，且該第二縱向實質上垂直於該第一縱向，其中該第一記憶體陣列之虛置記憶胞鄰近該第一記憶體陣列中之至少一主動式電晶體，且該至少一虛置記憶胞具有一閘極電極，其沿著該第一縱向或該第二縱向排列。
  2. 如申請專利範圍第1項所述之積體電路，其中該第一記憶體陣列係為一靜態隨機存取記憶體(SRAM)陣列。
  3. 如申請專利範圍第1項所述之積體電路，其中該第一記憶體陣列之所有記憶胞之所有主動式電晶體之閘極電極具有相同間距(pitch)。
  4. 如申請專利範圍第1項所述之積體電路，更包括一第二記憶體陣列耦接至該邏輯電路，其中該第二記憶體陣列中所有記憶胞之所有主動式電晶體係為鰭式場效電晶體，並具有沿著該第一縱向排列之閘極電極。
  5. 一種積體電路，包括：一第一記憶體陣列，由複數個包含主動式電晶體之記憶胞及至少一虛置記憶胞組成，其中該第一記憶體陣列中所有記憶胞之所有主動式電晶體之所有閘極電極係沿著一第一縱向排列，該第一記憶體陣列中所有主動式電晶體之所有非平坦主動區係沿著一第二縱向排列，且該第一縱向實質上垂直於該第二縱向，其中該至少一虛置記憶胞係沿著該第一縱向或該第二縱向排列；以及一邏輯電路，耦接至該第一記憶體陣列並包含複數個主動式電晶體，其中該邏輯電路中所有主動式電晶體之所有閘極電極係沿著該第一縱向排列，該邏輯電路中所有主動式電晶體之所有非平坦主動區係沿著該第二縱向排列。
  6. 如申請專利範圍第5項所述之積體電路，更包含一第二記憶體陣列耦接至該邏輯電路，其中該第二記憶體陣列中之所有記憶胞之所有主動式電晶體之所有閘極電極係沿著該第一縱向排列，且該第二記憶體陣列中之所有主動式電晶體之所有非平坦主動區係沿著該第二縱向排列。
  7. 一種積體電路之製造方法，包括：形成複數個第一主動區及複數個第二主動區於一基材上，該複數個第一主動區用於一第一記憶體陣列中之所有主動式電晶體，該複數個第二主動區用於一邏輯電路中之所有主動式電晶體；形成複數個第一閘極電極及複數個第二閘極電極， 該複數個第一閘極電極用於該第一記憶體陣列之所有主動式電晶體，該複數個第二閘極電極用於該邏輯電路之所有主動式電晶體，其中該第一閘極電極垂直於該第一主動區，且該第二閘極電極垂直於該第二主動區並平行於該第一閘極電極；以及形成至少一虛置記憶胞，其鄰近該第一記憶體陣列中之至少一主動式電晶體，其中該至少一虛置記憶胞具有一閘極電極，且該閘極電極沿著平行於該第一主動區或該第一閘極電極之方向排列。
  8. 如申請專利範圍第7項所述之積體電路之製造方法，更包括：僅進行兩次離子佈植製程，以使離子佈植進入該第一記憶體陣列及該邏輯電路中之所有主動式電晶體之源極/汲極區中。
  9. 如申請專利範圍第7項所述之積體電路之製造方法，更包括：形成複數個第三主動區於該基材上，用於一第二記憶體陣列中之所有主動式電晶體；以及形成複數個第三閘極電極，用於該第二記憶體陣列中之所有主動式電晶體，其中該第三閘極電極沿著垂直於該第二主動區及平行於該第一閘極電極之方向排列。
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