KR20150108039A - 집적 회로 및 이를 형성하는 방법 - Google Patents
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Abstract
제1 메모리 어레이 및 제1 메모리 어레이에 연결된 로직 회로를 포함하는 집적 회로가 제공된다. 제1 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터들 및 로직 회로의 활성 트랜지스터들은 핀 전계 효과 트랜지스터(FinFET)들이며, 제1 길이 방향으로 배치된 게이트 전극들을 포함한다.
Description
본 발명은 반도체 장치(semiconductor device) 분야에 관한 것으로, 더욱 상세하게는 집적 회로(integrated circuit) 및 집적 회로를 형성하는 방법에 관한 것이다.
메모리 회로는 다양한 어플리케이션들에서 사용된다. 통상적으로, 메모리 회로는 DRAM(dynamic random access memory), SRAM(static random access memory) 및 비-휘발성(non-volatile) 메모리 회로를 포함할 수 있다. SRAM 회로는 다수의 메모리 셀(cell)을 포함한다. 메모리 셀들의 어레이(array)들이 제공되는 통상적인 6-T 스태틱(static) 메모리에서, 각각의 메모리 셀은 6개의 트랜지스터(transistor)로 구성된다. 6-T SRAM 메모리 셀은 비트 라인(bit line : BL), 비트 라인 바(bit line bar : BLB) 및 워드 라인(word line : WL)에 연결된다. 6개의 트랜지스터들 중에서 4개는 "0" 또는 "1"을 나타내는 데이텀(datum)을 저장하는 2개의 교차-결합 인버터(cross-coupled inverter)를 형성한다. 남은 2개의 트랜지스터는 메모리 셀 내부에 저장된 데이텀의 액세스를 제어하는 액세스 트랜지스터(access transistor)의 역할을 한다.
본 발명의 일 실시예에 따르면, 집적 회로(integrated circuit)는 제1 메모리 어레이 및 제1 메모리 어레이에 연결된 로직 회로(logic circuit)를 포함한다. 제1 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터(active transistor)들 및 로직 회로의 모든 활성 트랜지스터들은 핀 전계 효과 트랜지스터들(Fin field effect transistors : FinFETs)이고 제1 길이방향(longitudinal direction)으로 배열된 게이트 전극(gate electrode)들을 가진다.
본 발명의 다른 실시예에 따르면, 집적 회로를 형성하는 방법은 기판(substrate) 상에서 제1 메모리 어레이의 모든 활성 트랜지스터들을 위한 다수의 제1 활성 영역들 및 기판 상에서 로직 회로의 모든 활성 트랜지스터들을 위한 다수의 제2 활성 영역들을 형성하는 단계를 포함한다. 제1 메모리 어레이의 모든 활성 트랜지스터들을 위한 다수의 제1 게이트 전극들 및 로직 회로의 모든 활성 트랜지스터들을 위한 다수의 제2 게이트 전극들은 형성된다. 제1 게이트 전극들은 제1 활성 영역과 수직 방향으로 배열되고, 제2 게이트 전극들은 제2 활성 영역과 수직 방향이며, 제1 게이트 전극들과 평행하게 배열된다.
이러한 및 다른 실시예들과 그것들의 특징은 첨부된 도면 및 상세한 설명과 함께 더 자세히 기술된다.
본 개시물은 첨부된 도면들과 함께 후술할 상세한 설명에 의해 이해되어진다. 산업상에서 기준적인 실시에 따른, 다양한 특성들은 크기를 변경하기 위해 도시되지 않았으며, 단지 도시 목적을 사용된다는 점이 강조된다. 사실상, 다양한 특성들의 범위는 설명의 명확성을 위해 증가 되거나 감소될 수 있다.
도 1은 적어도 하나의 메모리 어레이를 포함하는 예시적인 집적 회로를 나타낸 도면,
도 2a는 예시적인 메모리 셀의 활성 영역들과 게이트 전극들 및 접촉(contact)을 포함하는 평면도를 나타낸 도면,
도 2b는 예시적인 제어 로직(control logic) 일부분의 활성 영역들과 게이트 전극들및 접촉을 포함하는 평면도를 나타낸 도면,
도 3은 예시적인 FinFETs의 단면도,
도 4는 다른 예시적인 집적 회로를 나타내는 도면,
도 5는 다른 예시적인 메모리 셀의 활성 영역들과 게이트 전극들 및 접촉을 포함하는 평면도를 나타낸 도면,
도 6은 집적 회로를 형성하는 예시적인 방법을 나타낸 흐름도 및
도 7은 기판 보드 상에 배치된 예시적인 집적 회로를 포함하는 시스템을 나타내는 도면이다.
도 1은 적어도 하나의 메모리 어레이를 포함하는 예시적인 집적 회로를 나타낸 도면,
도 2a는 예시적인 메모리 셀의 활성 영역들과 게이트 전극들 및 접촉(contact)을 포함하는 평면도를 나타낸 도면,
도 2b는 예시적인 제어 로직(control logic) 일부분의 활성 영역들과 게이트 전극들및 접촉을 포함하는 평면도를 나타낸 도면,
도 3은 예시적인 FinFETs의 단면도,
도 4는 다른 예시적인 집적 회로를 나타내는 도면,
도 5는 다른 예시적인 메모리 셀의 활성 영역들과 게이트 전극들 및 접촉을 포함하는 평면도를 나타낸 도면,
도 6은 집적 회로를 형성하는 예시적인 방법을 나타낸 흐름도 및
도 7은 기판 보드 상에 배치된 예시적인 집적 회로를 포함하는 시스템을 나타내는 도면이다.
통상적인 SRAM 회로는 메모리 어레이 및 적어도 하나의 제어 로직 회로(control logic circuit)를 가진다. 각각의 메모리 어레이 및 제어 로직 회로는 다수의 트랜지스터를 갖는다. 트랜지스터는 활성 영역 및 게이트 전극을 갖는다. 활성 영역은 기판 내에 형성되며, 일반적으로 평면 활성 영역(planar active area)으로 언급된다. 통상적으로, 제어 로직 회로의 트랜지스터들의 활성 영역들 및 게이트 전극들의 라우팅 방향(routing direction)은 보통 서로에게 수직인 2개 방향이다. 제어 로직 회로의 활성 영역에서 트랜지스터의 소스/드레인(source/drain : S/D) 영역들을 형성하기 위해, 4번의 이온 주입 공정(ion implantation process)들이 사용된다. 통상적인 SRAM 회로를 운반하는 기판이 0°, 90°, 180° 및 270°의 위치에서 처리되는 동안, 각각의 이온 주입 공정이 수행된다. 4번의 이온 주입 공정은 집적 회로의 제조 비용을 증가시킨다.
상술한 것에서부터, 메모리 회로들 및 메모리 회로들을 구성하는 방법들이 기술된다.
후술할 개시물이 적용상 다른 특성들을 실행하기 위해 많은 다른 실시예 또는 예를 제공하는 것은 이해되어진다. 구성 및 조절의 특정 예들은 본 개시물을 단순화하기 위해 아래에서 기술된다. 물론, 이는 단지 예일 뿐이며, 제한하려는 의도는 아니다. 예를 들어, 후술할 기술 상에서 제1 특성 또는 제2 특성의 구성은 제1 및 제2 특성들이 직접 접촉에서 형성된 실시예들을 포함할 수 있고, 제1 및 제2 특성들이 직접 접촉이 아닌, 추가적인 특징들이 제1 및 제2 특징들 사이에서 형성된 실시예들을 포함할 수 있다. 게다가, 본 개시물은 다양한 실시예들에서 참조 번호 및/또는 문자를 반복한다. 이런 반복은 간소화와 명료화를 목적으로 하며 다양한 실시예들 및/또는 구성 간의 관계를 그 자체로 지시하는 것은 아니다.
도 1은 적어도 하나의 메모리 어레이를 포함하는 예시적인 집적 회로를 나타낸 도면이다. 도 1에서, 집적 회로(100)는 적어도 하나의 메모리 어레이, 예를 들어, 메모리 어레이(101) 및 로직 회로(105)를 포함할 수 있다. 로직 회로(105)는 메모리 어레이(101)에 연결될 수 있다. 메모리 어레이(101)의 모든 메모리 셀들의 모든 활성 트랜지스터들 및 로직 회로(105)의 모든 활성 트랜지스터들은 동일한 길이 방향으로 배열된 게이트 전극들을 가질 수 있다. 실시예들에서, 메모리 어레이(101)의 모든 활성 트랜지스터들의 워드 라인들 및 로직 회로(105)의 모든 활성 트랜지스터들의 워드 라인들은 동일한 길이 방향으로 배열된다.
메모리 어레이(101)는 다수의 워드 라인들(WLs) 및 다수의 비트 라인들(BLs 및 BLBs)을 포함할 수 있다. 본 실시예들에서, 메모리 어레이(101)는 스태틱 랜덤 액세스 메모리(SRAM) 어레이, 임베디드(embedded) SRAM 어레이, 다이나믹 랜덤 액세스 메모리(DARM) 어레이, 임베디드 DARM 어레이, 비-휘발성 메모리 어레이, 예를 들어, FLASH, EPROM, E2PROME, 필드-프로그래머블 게이트 어레이(field-programmable gate array), 로직 회로 어레이 및/또는 다른 메모리 어레이일 수 있다.
6-T SRAM 메모리 셀을 사용하는 실시예에서, 메모리 어레이(101)는 메모리 어레이(101)에 각각 배치된 다수의 메모리 셀들, 예를 들어 메모리 셀(101a)을 포함할 수 있다. 메모리 셀(101a)은 비트 라인(BL), 비트 라인 바(BLB) 및 워드 라인(WL)에 연결될 수 있다. 단지 하나의 메모리 셀(101a)이 묘사되었지만, 다른 메모리셀들(미도시)은 그들과 대응하는 메모리 셀의 워드 라인들(WLs) 및 비트 라인들(BLs)에 연결될 수 있음이 언급된다. 메모리 어레이(101)의 부분은 워드 폭(width)에 배열된 8, 16, 32, 64, 128 또는 그 이상의 컬럼(column)들을 가질 수 있다. 실시예들에서, 워드 라인들은 비트 라인들에 실질적으로 수직하게 배열될 수 있다. 다른 실시예들에서, 워드 라인들 및 비트 라인들의 다른 배열들은 제공될 수 있다. 메모리 셀(101a)에 대한 기술은 단지 예에 불과하다. 다른 실시예들에서, 메모리 셀(101a)은 8-T SRAM 메모리 셀, 1-T SRAM 메모리 셀 또는 다른 형태의 메모리 셀일 수 있다.
다시 도 1로 돌아가면, 메모리 셀(101a)은 활성 트랜지스터들(110, 115, 120, 125, 130 및 135)을 포함할 수 있다. 활성 트랜지스터들(110, 115, 120, 125, 130 및 135)은 메모리 셀 동작, 예를 들어 읽기(read) 또는 쓰기(write) 동작을 할 수 있다. 일 실시예에서, 활성 트랜지스터들(110, 120 및 115, 125)은 메모리 셀(101a)에서 데이텀을 저장하는 플립 플롭(flip-flop)을 형성하는 2개의 교차-결합 인버터로 동작할 수 있다. 활성 트랜지스터들(130 및 135)은 2개의 패스(pass) 트랜지스터들, 액세스 트랜지스터들 또는 패스 게이트들로 동작할 수 있다. 다른 실시예들에서, 활성 트랜지스터들(110 및 115)은 풀-업(pull-up) 트랜지스터들로 언급될 수 있으며, 활성 트랜지스터들(120 및 125)은 풀-다운(pull-down) 트랜지스터들로 언급될 수 있다. 풀-업 트랜지스터들은 전압 레벨을 전력 소스 전압 레벨(power source voltage level), 예를 들어 VDD로 따라가기 위해 설정될 수 있다. 풀-다운 트랜지스터들은 전압 레벨을 다른 전력 소스 전압, 예를 들어 VSS로 따라가기 위해 설정될 수 있다.
실시예들에서, 활성 트랜지스터(110)의 드레인은 활성 트랜지스터(130)의 소스, 활성 트랜지스터(120)의 드레인 및 활성 트랜지스터(115)의 게이트에 전기적으로 연결될 수 있다. 활성 트랜지스터(115)의 드레인은 활성 트랜지스터(135)의 소스, 활성 트랜지스터(125)의 드레인 및 활성 트랜지스터의 게이트(110)에 전기적으로 연결될 수 있다. 활성 트랜지스터(110)의 게이트는 활성 트랜지스터(120)의 게이트에 연결될 수 있다. 활성 트랜지스터(115)의 게이트는 활성 트랜지스터(125)의 게이트에 연결될 수 있다.
활성 트랜지스터들(130 및 135)의 드레인들은 비트 라인(BL) 및 비트 라인 바(BLB)에 각각 전기적으로 연결될 수 있다. 활성 트랜지스터들(130 및 135)의 게이트들은 워드 라인(WL)에 전기적으로 연결될 수 있다. 비트 라인들(BL, BLB) 및 워드 라인(WL)은 메모리 어레이의 다른 메모리 셀들로 연장될 수 있다. 활성 트랜지스터들(110, 115, 120, 125, 130 및 135)의 수, 형태, 배치는 예에 불과하다. 당해분야에서 숙련된 자는 요구되는 메모리 어레이를 얻기 위해 활성 트랜지스터들의 수, 형태, 배치를 수정할 수 있다.
도 2a는 예시적인 메모리 셀의 활성 영역들, 게이트 전극들 및 접촉(contact)들을 포함하는 평면도이다. 도 2a에서, 메모리 셀(101a)은 제1 길이 방향으로 배열된 게이트 전극들(210a-210d)을 가질 수 있다. 메모리 셀(101a)은 제2 길이 방향으로 배열된 활성 영역들(215a-215d)을 가질 수 있다. 제2 길이 방향은 제1 길이 방향과 실질적으로 수직이다. 언급했듯이, 메모리 어레이(101)는 다수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 메모리 어레이(101)에 배치된 메모리 셀(101a)과 유사한 구조를 가질 수 있다. 상술한 것에서부터, 메모리 어레이(101)의 모든 메모리 셀들의 모든 활성 트랜지스터들의 게이트 전극들은 동일한 길이 방향에서 나란할 수 있다.
도 2b는 예시적인 로직 회로 일부분의 활성 영역들, 게이트 전극들 및 접촉들을 포함하는 평면도이다. 로직 회로(105) 일부분은 다수의 활성 트랜지스터들, 예를 들어 활성 트랜지스터들(220a-220f)을 포함할 수 있다. 활성 트랜지스터들(220a-220f)은 메모리 셀 동작, 예를 들어 읽기 또는 쓰기 동작을 할 수 있다. 활성 트랜지스터들(220a-220f)은 다수의 게이트 전극들, 예를 들어 게이트 전극들(225a-225c) 및 활성 영역들, 예를 들어 활성 영역들(230a-230b)을 가질 수 있다. 게이트 전극들(225a-225c)의 길이 방향은 메모리 셀(101a)의 게이트 전극들(210a-210d)에서와 같을 수 있다. 게이트 전극들(225a-225c)의 길이 방향은 활성 영역들(230a-230b)에서와 실질적으로 수직일 수 있다. 실시예들에서, 로직 회로(105)는 제어 로직(control logic), 입력/출력 인터페이스(IO interface), 어드레스 레지스터(address register), 입력 버퍼(input buffer), 감지 증폭기(sense amplifier), 출력 버퍼(output buffer) 또는 그들의 조합을 포함할 수 있다.
언급했듯이, 메모리 어레이(101)의 모든 메모리 셀들의 모든 활성 트랜지스터들의 모든 게이트 전극들 및 로직 회로(105)의 모든 활성 트랜지스터들의 게이트 전극들은 동일한 길이 방향, 예를 들어 수평 방향으로 배치될 수 있다. 메모리 어레이(101)의 모든 활성 트랜지스터들을 위한 모든 활성 영역들 및 로직 회로(105)의 모든 활성 트랜지스터들을 위한 모든 활성 영역들은 동일한 길이 방향, 예를 들어 수직 방향으로 배치될 수 있다. 메모리 어레이(101) 및 로직 회로(105)의 모든 활성 트랜지스터들을 위한 모든 소스/드레인(S/D) 영역들(도면 부호 없음)은 게이트 전극들의 길이 방향과 실질적으로 평행한 방향으로 단지 2번 이온 주입 공정이 이루어질 수 있다.
실시예에서, 메모리 어레이(101)의 모든 메모리 셀들의 모든 활성 트랜지스터들의 게이트 전극들은 동일한 피치(pitch)를 가질 수 있다. 예를 들어, 게이트 전극들(210c 및 210d)의 에지(edge) 사이에서 정의된 피치는 게이트 전극(210d)의 에지와 게이트 전극(210d)의 아래에 이웃한 다른 게이트 전극(미도시)의 에지 사이에서와 동일할 수 있다.
실시예에서, 각각의 활성 트랜지스터들(110, 115, 120, 125, 130, 135 및 220a-220f)은 핀 전계 효과 트랜지스터(FinFET)일 수 있다. 도 3은 예시적인 FINFETs의 단면도이다. 도 3에서, FinFETs(300a-300c)는 기판(301) 상에 배치될 수 있다. 기판(301)은 다수의 활성 영역들(305a-305c)을 포함할 수 있다. 실시예들에서, 활성 영역들(305a-305c)은 기판(301)의 표면(301a) 상에서 비-평면 활성 영역들로 언급될 수 있다.
실시예들에서, 기판(301)은 원소 반도체(elementary semiconductor) 재료, 화합물 반도체(compound semiconductor) 재료, 합금 반도체 재료(alloy semiconductor material) 또는 다른 적절한 재료 또는 그들의 조합을 포함할 수 있다. 원소 반도체 재료는 결정에서 다결정성(polycrystalline) 또는 무정형 구조(amorphous structure)인 실리콘(silicon) 또는 게르마늄(germanium)을 포함할 수 있다. 화합물 반도체 재료는 실리콘 카바이드(silicon cabide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide) 및 인듐 안티모나이드(indium antimonide)를 포함할 수 있다. 합금 반도체 재료는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및 GaInAsP를 포함할 수 있다. 일 실시예에서, 합금 반도체 기판은 Si 및 Ge 성분이 어느 위치의 어느 비율로부터 다른 위치의 다른 비율로 변하는 Si 및 Ge 성분이 어느 위치의 어느 비율로부터 다른 위치의 다른 비율로 변하는 그래디언트(gradient) SiGe 특성을 가질 수 있다. 다른 실시예에서, 합금 SiGe는 실리콘 기판 상에서 형성될 수 있다. 다른 실시예에서, SiGe 기판은 변형될 수 있다. 게다가, 반도체 기판은 절연체 상의 실리콘(SOI) 또는 박막 트랜지스터(thin film transistor : TFT)와 같은, 절연체 상의 반도체일 수 있다. 어떤 예들에서, 반도체 기판은 도핑된 에픽택셜 층(doped epitaxial layer) 또는 불순물 층(buried layer)을 포함할 수 있다. 다른 예에서, 화합물 반도체 기판은 다중 층(multilayer) 구조이거나, 기판은 다중 층 화합물 반도체 구조를 포함할 수 있다.
다시 도 3으로 돌아가면, 절연 물질(isolation material)(310)은 기판(301)의 표면(301a) 상에 배치될 수 있다. 절연 물질(310)은 FinFETs(300a-300c)의 활성 영역들(305a-305c) 주위에 배치될 수 있다. 절연 물질(310)은 2개의 이웃한 활성 영역들(305a, 305b 또는 305b, 305c)을 전기적으로 고립할 수 있다. 절연 물질(310)은 셀로우 트랜치 분리 영역 구조(shallow trench isolation structure : STI), 실리콘 국부 산화 구조(local oxidation of silicon (LOCOS) structure), 다른 절연 구조 또는 그들의 조합에 의해 형성될 수 있다.
실시예들에서, 게이트 유전체(gate dielectric)(미도시)는 활성 영역들(305a-305c) 상에서 형성될 수 있다. 게이트 유전체는 단일 층(single layer) 또는 다중-층(multi-layer) 구조를 포함할 수 있다. 다중-층 구조를 가지는 실시예들에서, 게이트 유전체는 계면 유전체 층(interfacial dielectric layer) 및 높은-k 유전체 층(high-k dielectric layer)을 포함할 수 있다. 계면 유전체 층은 적절한 공정 및 적절한 두께로 형성될 수 있다. 예를 들어, 계면 유전체 층은 산화물(oxide), 질화물(nitride), 산화질화물(oxynitride), 다른 게이트 유전체 물질 및/또는 그들의 조합을 포함할 수 있다. 계면 유전체 층은 열 공정, CVD 공정, ALD 공정, 에피택셜(epitaxial) 공정 및/또는 그들의 조합을 포함할 수 있다.
높은-k 유전체 층은 계면 층 상에서 형성될 수 있다. 높은-k 유전체 층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 다른 적절한 높은-k 유전체 물질들 및/또는 그들의 조합과 같은 높은-k 유전체 물질들을 포함할 수 있다. 높은-k 물질은 금속 산화물(metal oxide), 금속 질화물(metal nitride), 금속 실리케이트(metal silicate), 전이금속 산화물(transition metal oxide), 전이금속 질화물(transition metal nitride), 전이금속 실리케이트(transition metal silicate), 금속 산화질화물(oxynitride of metal), 금속 알루미네이트(metal aluminate), 지르코늄 실리게이트(zirconium silicate), 지르코늄 알루미네이트(zirconium aluminate), 산화 규소(silicon oxide), 질화 규소(silicon nitride), 산화질화물 규소(silicon oxynitride), 산화 지르코늄(zirconium oxide), 산화 티타늄(titanium oxide), 산화 알루미네이트(aluminate oxide), 이산화 하프늄-알루미나 합금(hafnium dioxide- alumina alloy), 다른 적절한 물질들 및/또는 그들의 조합에서 더 선택될 수 있다. 높은-k 유전체 층은 ALD, CVD, PVD, RPCVD, PECVD, MOCVD, 스퍼터링(sputtering), 도금(plating), 다른 적절한 공정 및/또는 그들의 조합과 같은 적절한 공정에 의해 형성될 수 있다.
도 3으로 돌아가서, 게이트 전극(320)은 활성 영역들(305a-305c) 상에 배치될 수 있다. 실시예들에서, 게이트 전극(320)은 폴리실리콘(polysilicon), Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO2 및/또는 다른 적절한 물질들을 포함하는 하나 또는 그 이상의 물질들을 포함할 수 있다. 게이트 전극(320)은 물리적 기상 증착(physical vapor deposition : PVD), CVD, ALD, 도금 및/또는 다른 적절한 공정들에 의해 형성된 하나 또는 그 이상의 층들을 포함할 수 있다. 실시예들에서, 게이트 전극(320)은 금속 게이트의 N-금속 일 함수 또는 P-금속 일 함수를 제공하는 일 함수 금속 층(work function metal layer)을 포함할 수 있다. P-형 일 함수 물질들은 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 및 도전성 산화 금속(conductive metal oxide) 및/또는 다른 적절한 물질들과 같은 조성물을 포함한다. N-형 금속 물질은 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanum), 탄탈늄(tantalum), 알루미늄(aluminum), 금속 카바이드(metal carbide)(예를 들어, 하프늄 카바이드(hafnium carbide), 지르코늄 카바이드(zirconium carbide), 티타늄 카바이드(titanium carbide), 알루미늄 카바이드(aluminum carbide)), 알루미나이드(aluminide) 및/또는 다른 적절한 물질들과 같은 조성물을 포함한다.
실시예들에서, 메모리 어레이(101)(도 1에 도시됨)는 적어도 하나의 더미 메모리 셀(dummy memory cell)(미도시)을 포함할 수 있다. 더미 메모리 셀은 메모리 어레이(101)의 모든 활성 트랜지스터들 중 적어도 하나에 인접하여 배치될 수 있다. 실시예들에서, 더미 메모리 셀은 주변 영역 및/또는 메모리 어레이(101)의 에지들에 배치될 수 있다. 더미 메모리 셀은 메모리 어레이(101)의 중앙 및 에지들에서 프로세스 로딩 차이(process loading difference)를 바람직하게 줄이기 위해 설정된다. 더미 메모리 셀은 메모리 셀의 (101a) 어떤 동작, 예를 들어 읽기 또는 쓰기를 제공하는 것으로부터 자유롭다. 실시예들에서, 더미 메모리 셀의 게이트 전극의 라우팅(routing) 방향은 게이트 전극들(210a-210d) 또는 활성 영역(215a-215d)의 길이 방향과 평행할 수 있다.
도 4는 다른 예시적인 집적 회로를 나타낸 도면이다. 도 4에서, 집적 회로(400)는 제어 로직(405)에 전기적으로 연결된 다중 메모리 어레이들, 예를 들어 메모리 어레이들(401 및 451)을 포함할 수 있다. 도 1과 동일한 도 4의 소자들은 300이 증가 된 동일한 도면 부호에 의해 나타난다. 실시예들에서, 메모리 어레이(451)는 메모리 어레이(401)와 동일하거나 다른 메모리 용량을 가질 수 있다. 메모리 셀(451a)은 다른 메모리 셀(401a)과 동일하거나 다른 구조를 가질 수 있다. 메모리 셀(451a)은 활성 트랜지스터들(460, 465, 470, 475, 480 및 485)을 포함할 수 있다. 활성 트랜지스터들(460, 465, 470, 475, 480 및 485)은 활성 트랜지스터들(110, 115, 120, 125, 130 및 135)와 각각 유사할 수 있다.
6-T SRAM 메모리 셀을 사용하는 실시예에서, 메모리 어레이(451)는 다수의 워드 라인들(WLs) 및 다수의 비트 라인들(BLs 및 BLBs)을 포함할 수 있다. 메모리 어레이(451)는 적어도 하나의 메모리 셀(451a)을 포함할 수 있다. 메모리 셀(451a)은 비트 라인(BL), 비트 라인 바(BLB) 및 워드 라인(WL)에 연결될 수 있다. 단지 하나의 메모리 셀(451a)이 묘사되지만, 다른 메모리 셀들(미도시)이 메모리 어레이의 다수의 워드 라인들(WLs) 및 비트 라인들(BLs)에 연결될 수 있음이 언급된다. 메모리 어레이(451) 일부분은 워드 폭에 배열될 수 있는 8, 16, 32, 64, 128 또는 그 이상의 컬럼(column)들을 가질 수 있다. 실시예들에서, 워드 라인들은 비트 라인들에 실질적으로 수직하게 배열될 수 있다. 다른 실시예들에서, 워드 라인들과 비트 라인들의 다른 배열들은 제공될 수 있다.
도 5는 다른 예시적인 메모리 셀의 활성 영역들, 게이트 전극들 및 접촉(contact)들을 포함하는 평면도이다. 도 5에서, 메모리 셀(451a)은 제1 길이 방향으로 배열된 게이트 전극들(510a-510d)을 가질 수 있다. 메모리 셀(451a)은 제2 길이 방향으로 배열된 활성 영역들(515a-515f)을 가질 수 있다. 제2 길이 방향은 제1 길이 방향과 실질적으로 수직이다. 언급했듯이, 메모리 어레이(451)는 다수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 메모리 셀(451a)과 유사한 구조를 가지며, 메모리 어레이(451)에 배치될 수 있다. 상술한 것으로부터, 메모리 어레이(451)의 모든 메모리 셀들의 모든 활성 트랜지스터들의 게이트 전극들은 동일한 길이 방향으로 배치될 수 있다. 실시예들에서, 메모리 어레이(401), 로직 회로(405) 및 메모리 어레이(451)의 모든 활성 트랜지스터들의 게이트 전극들은 동일한 길이 방향, 예를 들어 수평 방향으로 배열될 수 있다. 메모리 어레이(401), 로직 회로(405) 및 메모리 어레이(451)의 모든 활성 트랜지스터들을 위한 활성 영역들은 동일한 길이 방향, 예를 들어 수직 방향으로 배열될 수 있다.
도 6은 집적 회로를 형성하는 예시적인 방법을 도시한 흐름도이다. 도 6에서, 집적 회로를 형성하는 방법(600)은 기판 상에서 제1 메모리 어레이의 모든 활성 트랜지스터들을 위한 다수의 제1 활성 영역들 및 기판 상에서 로직 회로의 모든 활성 트랜지스터들을 위한 다수의 제2 활성 영역들을 형성하는 단계(610)를 포함할 수 있다. 예를 들어, 단계(610)는 기판 상에서 활성 영역들(215a-215d 및 230a-230b)(도 2a-2b에 도시됨)을 형성할 수 있다. 실시예들에서, 활성 영역들(215a-215d 및 230a-230b)은 기판의 일부분을 리세싱(recessing)하여 정의될 수 있다. 다른 실시예들에서, 활성 영역들(215a-215d 및 230a-230b)은 에픽택셜 공정, CVD 공정, 활성 영역들(215a-215d 및 230a-230b)을 형성할 수 있는 다른 방법들 및/또는 그들의 조합에 의해 형성될 수 있다.
도 6에서, 단계(620)는 제1 메모리 어레이의 모든 활성 트랜지스터들을 위한 다수의 제1 게이트 전극들 및 로직 회로의 모든 활성 트랜지스터들을 위한 다수의 제2 게이트 전극을 형성할 수 있다. 제1 게이트 전극들은 제1 활성 영역에 수직이다. 그리고, 제2 게이트 전극들은 제2 활성 영역들에 수직이며, 제1 게이트 전극들과 평행이다. 예를 들어, 단계(620)는 활성 영역들(215a-215d 및 230a-230b) 상에 게이트 전극들(210a-210d 및 225a-225c)(도 2a-2b에 도시됨)을 형성할 수 있다. 게이트 전극들(210a-210d 및 225a-225c)은 물리적 기상 증착(PVD), CVD, ALD, 도금 및/또는 다른 적절한 공정들에 의해 증착 층(deposition layer)을 형성함으로써 형성될 수 있다. 증착 층은 예를 들어, 게이트 전극들(210a-210d 및 225a-225c)을 형성하는 포토리소그래픽 공정(photolithographic process) 및/또는 식각 공정(etch process)에 의해 정의될 수 있다.
도 6에서, 단계(630)는 제1 메모리 어레이의 모든 활성 트랜지스터들 및 로직 회로의 모든 활성 트랜지스터들의 소스/드레인(S/D) 영역들을 형성할 수 있다. 예를 들면, 메모리 셀(101a)의 활성 트랜지스터들(110, 115, 120, 125, 130 및 135) 및 로직 회로(105)의 활성 트랜지스터들(220a-220f)의 S/D 영역(도면 부호 미도시).
실시예들에서, 단계(630)는 활성 트랜지스터들(110, 115, 120, 125, 130, 135 및 220a-220f)의 소스/드레인 영역들에서 이온 주입을 위한 단지 2번의 이온 주입 공정을 포함할 수 있다. 이온 주입 공정의 방향은 활성 영역들(215a-215d 및 230a-230b)의 길이 방향에 실질적으로 수직일 수 있다. 각각의 이온 주입 공정은 활성 영역들(215a-215d 및 230a-230b)의 각각의 길이 측(longitudinal side)에서 수행될 수 있다. 단지 2번의 이온 주입 공정이 이온 주입을 위해 수행되므로, 집적 회로 제조 비용은 바람직하게 감소될 수 있다.
실시예들에서, S/D 영역들은 n-형 S/D 영역들 또는 p-형 S/D 영역들일 수 있다. n-형 S/D 영역들은 비소(As), 인(P), 다른 5족 원소 또는 그들의 조합과 같은 도펀트(dopant)를 가질 수 있다. p-형 S/D 영역들(247a 및 247b)은 붕소(B) 또는 다른 3족 원소와 같은 도펀트를 가질 수 있다. 실시예들에서, 열 공정 및/또는 급속 열 공정(rapid thermal process : RTP)은 이온 주입 공정 후에 수행될 수 있다.
실시예들에서, 방법(600)은 메모리 어레이(101)의 활성 트랜지스터들 중 적어도 하나에 인접한 적어도 하나의 더미 메모리 셀을 형성하는 단계를 포함할 수 있다. 적어도 하나의 더미 메모리 셀은 활성 영역들(215a-215d) 또는 게이트 전극들(210a-210d)(도 2a에 도시됨)에 평행한 게이트 전극을 포함한다. 예를 들어, 더미 메모리 셀의 게이트 전극은 게이트 전극들(210a-210d)을 형성하는 동일한 공정에 의해 형성될 수 있다.
실시예들에서, 방법(600)은 로직 회로(405)에 연결된 다른 메모리 어레이, 예를 들어 메모리 어레이(451)를 형성하는 단계를 포함할 수 있다. 방법(600)은 메모리 어레이(451)의 활성 트랜지스터들(460, 465, 470, 475, 480 및 485)을 위한 다수의 활성 영역들(515a-515f)을 형성하는 단계를 포함할 수 있다. 방법(600)은 메모리 어레이(451)의 모든 활성 트랜지스터들을 위한 다수의 게이트 전극들(510a-510d)을 형성하는 단계를 더 포함할 수 있다. 게이트 전극들(510a-510d)은 활성 영역(215a-215d)에 수직이며, 게이트 전극들(210a-210d)과 평행하다. 활성 트랜지스터들(460, 465, 470, 475, 480 및 485)의 게이트 전극들(510a-510d)은 게이트 전극들(210a-210d)을 형성하는 동일한 공정에 의해 형성될 수 있다. 활성 트랜지스터들(460, 465, 470, 475, 480 및 485)의 활성 영역들(515a-515f)은 활성 영역들(215a-215d)을 형성하는 동일한 공정에 의해 형성될 수 있다.
도 7은 기판 보드(substrate board) 상에 배치된 예시적인 집적 회로를 포함하는 시스템을 나타낸 도면이다. 도 7에서, 시스템(700)은 기판 보드(701) 상에 배치된 집적 회로(702)를 포함할 수 있다. 기판 보드(701)는 인쇄회로보드(printed circuit board), 인쇄배선보드(printed wiring board) 및/또는 집적 회로를 운반할 수 있는 다른 캐리어(carrier)를 포함할 수 있다. 집적 회로(702)는 도 1에서 상술한 집적 회로(100)와 유사할 수 있다. 집적 회로(702)는 기판 보드(701)에 전기적으로 연결될 수 있다. 실시예들에서, 집적 회로(702)는 범프(bump)(705)를 통해 기판 보드(701)에 전기적으로 연결될 수 있다. 다른 실시예들에서, 집적 회로(702)는 와이어 본딩(wire bonding)을 통해 기판 보드(701)에 전기적으로 연결될 수 있다. 시스템(700)은 컴퓨터, 무선 통신 장치, 컴퓨터 주변 장치, 엔터테인먼트 장치(entertainment device) 또는 이와 유사한 것과 같은 전자 시스템의 일부분일 수 있다.
실시예들에서, 집적 회로(702)를 포함하는 시스템(700)은 시스템 온 칩(system on a chip : SOC) 또는 시스템 온 집적 회로(system on integrated circuit : SOIC) 장치로 불리는 하나의 IC에 전체 시스템을 제공할 수 있다. 이러한 SOC 장치들은, 예를 들어 이동 전화, 휴대 정보 단말기(personal digital assistant : PDA), 디지털 VCR, 디지털 캠코더, 디지털 카메라, MP3 플레이어 또는 단일 집적 회로에서 유사한 것을 시행하기 위해 요구되는 모든 회로망을 제공할 수 있다.
몇 개의 실시예들의 상술한 특성은 당해분야의 숙련된 자가 본 개시물의 실시예를 더 잘 이해하도록 한다. 당해분야에서 숙련된 자들은 동일한 목적을 실행하는 것 및/또는 여기 소개된 실시예와 동일한 이점을 달성하기 위해 다른 공정들과 구조들을 설계하거나 수정하기 위한 근거로써, 쉽게 본 개시물을 사용할 수 있다는 것을 이해한다. 또한 당해분야에서 숙련된 자들은 동등한 구조는 본 개시물의 사상과 범위에서 벗어나지 않으며, 본 개시물의 사상과 범위로부터 벗어남이 없이 다양한 변경, 보완, 대체를 할 수 있다는 것을 인식할 수 있을 것이다.
Claims (10)
- 집적 회로에 있어서,
제1 메모리 어레이; 및
상기 제1 메모리 어레이와 연결된 로직 회로를 포함하며,
상기 제1 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터들과 상기 로직 회로의 모든 활성 트랜지스터들은, 핀 전계 효과 트랜지스터들(FinFETs)이고, 제1 길이 방향으로 배열된 게이트 전극들을 포함하고,
상기 제1 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터들 및 상기 로직 회로의 모든 활성 트랜지스터들은 제2 길이 방향으로 배열된 활성 영역들을 가지며, 상기 제2 길이 방향은 상기 제1 길이 방향과 수직이며,
상기 제1 메모리 어레이는 상기 제1 메모리 어레이의 모든 활성 트랜지스터들 중 적어도 하나의 활성 트랜지스터에 인접하게 배치된 적어도 하나의 더미 메모리 셀을 포함하고, 상기 적어도 하나의 더미 메모리 셀은 상기 제1 길이 방향 또는 상기 제2 길이 방향으로 배열된 게이트 전극을 포함하는 것인, 집적 회로. - 제1항에 있어서, 상기 제1 메모리 어레이는 SRAM(static random access memory) 어레이인 것인, 집적 회로.
- 제2항에 있어서, 상기 논리 회로는 제어 로직, 어드레스 레지스터, 입력 버퍼, 감지 증폭기, 출력 버퍼, 또는 이들의 임의의 조합을 포함하는 것인, 집적 회로.
- 제1항에 있어서, 상기 제1 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터들의 게이트 전극들은 동일한 피치를 가지는 것인, 집적 회로.
- 제1항에 있어서, 상기 집적 회로는 상기 논리 회로와 연결된 제2 메모리 어레이를 더 포함하고, 상기 제2 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터들은 핀 전계 효과 트랜지스터들(FinFETs)이고, 상기 제1 길이 방향으로 배열된 게이트 전극들을 포함하는 것인, 집적 회로.
- 집적 회로에 있어서,
제1 메모리 어레이로서, 이 제1 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터들의 모든 게이트 전극들은 제1 길이 방향으로 배열되고, 상기 제1 메모리 어레이의 모든 활성 트랜지스터들을 위한 모든 비-평면(non-planar) 활성 영역들은 제2 길이 방향으로 배열되며, 상기 제1 길이 방향은 상기 제2 길이 방향과 수직인 것인, 상기 제1 메모리 어레이; 및
상기 제1 메모리 어레이에 연결된 로직 회로를 포함하며,
상기 로직 회로의 모든 활성 트랜지스터들의 모든 게이트 전극들은 상기 제1 길이 방향으로 배열되고, 상기 로직 회로의 모든 활성 영역들의 모든 비-평면 활성 영역들은 제2 길이 방향으로 배열되며,
상기 제1 메모리 어레이는 적어도 하나의 더미 메모리 셀을 포함하고, 상기 적어도 하나의 더미 메모리 셀은 상기 제1 길이 방향 또는 상기 제2 길이 방향으로 배열된 게이트 전극을 구비하는 것인, 집적 회로. - 제6항에 있어서, 상기 집적 회로는 상기 논리 회로와 연결된 제2 메모리 어레이를 더 포함하고, 상기 제2 메모리 어레이의 모든 메모리 셀들의 모든 활성 트랜지스터들의 모든 게이트 전극들은 상기 제1 길이 방향으로 배열되고, 상기 제2 메모리 어레이의 모든 활성 트랜지스터들을 위한 모든 비-평면 활성 영역들은 상기 제2 길이 방향으로 배열되는 것인, 집적 회로.
- 집적 회로를 형성하는 방법에 있어서,
기판 위에, 제1 메모리 어레이의 모든 활성 트랜지스터들을 위한 복수의 제1 활성 영역들, 및 로직 회로의 모든 활성 트랜지스터들을 위한 복수의 제2 활성 영역들을 형성하는 단계;
상기 제1 메모리 어레이의 모든 활성 트랜지스터들을 위한 복수의 제1 게이트 전극들 및 상기 로직 회로의 모든 활성 트랜지스터들을 위한 복수의 제2 게이트 전극들을 형성하는 단계; 및
상기 제1 메모리 어레이의 활성 트랜지스터들 중 적어도 하나의 활성 트랜지스터에 인접하게 적어도 하나의 더미 메모리 셀을 형성하는 단계를 포함하고,
상기 복수의 제1 활성 영역들 및 상기 복수의 제2 활성 영역들은 비-평면 활성 영역들이고,
상기 제1 게이트 전극들은 상기 제1 활성 영역에 수직이고, 상기 제2 게이트 전극들은 상기 제2 활성 영역들에 수직이며 상기 제1 게이트 전극들에 평행하고,
상기 적어도 하나의 더미 메모리 셀은 상기 제1 활성 영역들 또는 상기 제1 게이트 전극들과 평행한 방향으로 배열되는 게이트 전극을 포함하는 것인, 집적 회로 형성 방법. - 제8항에 있어서, 상기 메모리 영역 및 상기 논리 회로의 모든 활성 트랜지스터들의 소스/드레인(S/D) 영역들에 이온을 주입하기 위해 단지 2회의 이온 주입 공정만을 수행하는 단계를 더 포함하는, 집적 회로 형성 방법.
- 제8항에 있어서,
상기 기판 위에, 제2 메모리 어레이의 모든 활성 트랜지스터들을 위한 복수의 제3 활성 영역들을 형성하는 단계; 및
상기 제2 메모리 어레이의 모든 활성 트랜지스터들을 위한 복수의 제3 게이트 전극들을 형성하는 단계를 더 포함하고,
상기 제3 게이트 전극들은 상기 제2 활성 영역에 수직이고 상기 제1 게이트 전극들과 평행인 방향으로 배열되는 것인, 집적 회로 형성 방법.
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