KR101172853B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판에 반도체로 형성된 3차원 구조체를 형성하는 단계, 및 제1 및 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 수행하여 3차원 구조체를 등방적으로 도핑하는 단계를 포함한다. 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 제2 소스 가스는 도핑 영역의 전기적 특성에 무관한 희석 원소를 포함한다.

Description

반도체 소자의 형성 방법{METHODS OF FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 3a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 1c 내지 도 3c는 각각 도 1a 내지 도 3a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 4 및 도 5은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 6a 내지 10a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 6b 내지 도 10b는 각각 도 6a 내지 도 10a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 6c 내지 도 10c는 각각 도 6a 내지 도 10a의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 11은 본 발명의 실시예들에 따른 플라즈마 도핑 공정을 설명하기 위한 플로우 챠트이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 도핑 공정을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자의 고집적화가 심화됨에 따라, 반도체 소자를 구성하는 단일 요소들(ex, 전계 효과 트랜지스터, 캐패시터 또는 배선등)이 점점 축소(scaling down)되고 있다. 특히, 전계 효과 트랜지스터(이하, 트랜지스터라 함)가 축소됨에 따라, 트랜지스터의 구동 전류량(driven current amount)이 감소되며, 단채널 효과 또는 DIBL 효과등이 심화될 수 있다. 이로써, 반도체 소자는 여러가지의 특성들이 저하될 수 있다. 예컨대, 구동 전류량이 감소됨으로써, 트랜지스터의 동작 속도가 저하될 수 있으며, 기억 소자의 데이타를 센싱하는 마진이 감소될 수 있다. 단채널 효과 또는 DIBL 효과에 의한 트랜지스터의 성능 저하에 대해서는 이미 공지된 바 있다.
최근에, 이러한 트랜지스터의 문제점들을 해결하기 위하여 방안으로, 핀 트랜지스터(fin transistor)가 제안된 바 있다. 핀 트랜지스터는 실리콘 기판 위로 돌출된 3차원 구조의 핀(fin)을 활성영역으로 사용한다. 핀 트랜지스터는 상기 핀과, 상기 게이트 산화막을 개재하여 상기 핀을 가로지르는 게이트 전극을 포함한다. 게이트 전극 양측의 상기 핀에 소오스/드레인 영역이 형성된다.
상기 핀 트랜지스터의 채널 영역은 상기 게이트 전극 아래에 위치한 상기 핀 에 해당한다. 즉, 상기 채널 영역은 상기 게이트 전극 아래의 상기 핀의 상부면 및 양측면들을 포함한다. 이로써, 제한된 면적에서 채널 영역의 폭이 증가되어 구동 전류량을 증가시킬 수 있다. 또한, 상기 게이트 전극은 상기 채널 영역을 양측에서 제어함으로써, 상기 게이트 전극의 상기 채널 영역에 대한 제어력이 향상된다. 이로써, 단채널 효과 또는 DIBL 효과를 최소화하여 트랜지스터의 특성 저하를 최소화할 수 있다.
한편, 핀 트랜지스터의 문턱전압을 조절하기 위하여 그것의 채널 영역을 n형 또는 불순물들로 도핑할 수 있다. 통상적으로, 불순물들을 임플란트 방식에 의해 핀 트랜지스터의 채널 영역에 주입될 수 있다. 임플란트 방식은 불순물 이온들을 평균 투사 거리를 이용하여 강한 이방성으로 주입한다. 이에 따라, 3차원 구조를 갖는 핀 트랜지스터의 채널 영역(이하, 핀 채널 영역이라 함)은 불균일하게 도핑될 수 있다. 핀 채널 영역에 대한 도핑의 균일성을 향상시키기 위하여 불순물 이온들을 임플란트 방식으로 경사지게 주입할 수 있다. 하지만, 이 경우에도 이웃하는 다른 핀들 또는 다른 구조물등에 의하여 불순물 이온들이 가로 막히거나, 제한적인 경사각등에 의하여 핀 채널 영역은 여전히 불균일하게 도핑될 수 있다. 핀 채널 영역의 불균일한 도핑에 의해 핀 트랜지스터의 문턱전압의 변화등이 유발되는 등의 문제점들이 발생되어 핀 트랜지스터의 특성이 열화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 반도체로 형성된 3차원 구조체에 n형 또는 p 형 불순물들을 균일하게 도핑시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 3차원 구조체에 저도즈(low dose)의 n형 또는 p형 불순물들을 균일하게 도핑함과 더불어, 불순물 농도의 신뢰성을 확보할 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판에 반도체로 형성된 3차원 구조체를 형성하는 단계, 및 제1 및 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 수행하여 상기 3차원 구조체를 등방적으로 도핑하는 단계를 포함한다. 상기 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 상기 제2 소스 가스는 도핑 영역의 전기적 특성에 무관한 희석 원소를 포함한다.
일 실시예에 따르면, 상기 3차원 구조체를 형성하는 단계는 상기 반도체 기판 위로 돌출된 핀을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 핀은 채널 영역을 포함하고, 상기 채널 영역을 포함하는 핀은 상기 3차원 구조체이다.
일 실시예에 따르면, 상기 3차원 구조체를 형성하는 단계는 상기 반도체 기판 위로 돌출된 핀을 형성하는 단계, 상기 핀의 표면에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막 상에 상기 핀을 가로지르는 게이트 전극을 형성하는 단계를 포함할 수 있다. 이때, 상기 게이트 전극 양측의 상기 핀은 상기 3차원 구조체에 해당한다.
일 실시예에 따르면, 상기 3차원 구조체를 형성하는 단계는 상기 반도체 기판의 소정영역을 리세스하여 함몰된 영역을 포함하는 채널 영역을 형성하는 단계를 포함할 수 있다. 상기 함몰된 영역을 포함하는 채널 영역은 상기 3차원 구조체에 해당한다.
일 실시예에 따르면, 상기 3차원 구조체를 형성하는 단계는 상기 반도체 기판 위로 이격되어 적층된 적어도 하나의 채널 패턴들을 포함하는 채널 영역을 형성하는 단계를 포함할 수 있다. 이때, 상기 채널 영역은 상기 3차원 구조체에 해당한다. 이 경우에, 상기 플라즈마 도핑 공정은 적어도 상기 채널 패턴의 하부면 및 측면을 통하여 도핑한다. 상기 채널 패턴을 포함하는 상기 채널 영역을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 반도체 기판 상에 서로 식각선택비를 갖는 희생층 및 채널층을 적어도 1회 반복적으로 형성하고, 상기 채널층 및 희생층을 연속적으로 패터닝하여 적어도 1회 교대로 적층된 희생 패턴 및 채널 패턴을 형성한다. 상기 채널층은 반도체층으로 형성한다. 상기 반도체 기판 상에 위로 연장되어 상기 희생 및 채널 패턴들의 서로 마주보는 한쌍의 측면들에 각각 접촉하는 한쌍의 수직 패턴들을 형성한다. 이때, 상기 수직 패턴이 형성된 측면에 수직한 상기 희생 및 채널 패턴들의 다른 측면은 노출시킨다. 상기 노출된 희생 패턴을 선택적으로 제거한다.
일 실시예에 따르면, 상기 3차원 구조체를 형성하는 단계는 상기 반도체 기판 위로 이격되어 적층된 적어도 하나의 채널 패턴들을 포함하는 채널 영역을 형성하는 단계, 및 상기 반도체 기판 상에 상기 채널 패턴들의 측면을 둘러싸는 수직층 을 형성하는 단계를 포함할 수 있다. 상기 수직층은 반도체층으로 형성되고, 상기 3차원 구조체에 해당한다. 상기 수직층은 소오스/드레인 영역을 포함한다.
상기 플라즈마 도핑 공정으로 도핑하는 단계는 다음의 단계들을 포함할 수 있다. 상기 3차원 구조체를 갖는 반도체 기판을 공정 챔버내로 로딩(loading)하고, 상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공한다. 상기 플라즈마 상태의 제1 및 제2 소스 가스들의 불순물 원소 이온들 및 희석 원소 이온들을 상기 3차원 구조체에 등방적으로 도핑하고, 상기 반도체 기판을 상기 공정 챔버로 부터 인출한다.
상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는 상기 공정 챔버 외부에서 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시키는 단계, 및 상기 플라즈마 상태의 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급하는 단계를 포함할 수 있다. 이와는 달리, 상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는 상기 공정 챔버내로 상기 제1 및 제2 소스 가스들을 공급하는 단계, 및 상기 공정 챔버내에 플라즈마 에너지를 공급하여 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환하는 단계를 포함할 수도 있다.
상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온화율과 같거나 높을 수 있다. 상기 희석 원소들의 량이 상기 불순물 원소들의 량에 비하여 많을 수 있다. 상기 희석 원소는 산소, 질소, 실리콘, 게르마늄, 탄소, 불소 및 염소 중에 선택된 적어도 하나를 포함할 수 있다.
상기 제2 소스 가스가 상기 희석 원소로서 산소 및 질소 중에 적어도 하나를 포함하는 경우, 상기 방법은 상기 플라즈마 도핑 공정 후에, 상기 3차원 구조체내 산소 또는/및 질소를 상기 3차원 구조체의 표면으로 편석시키는 단계, 및 상기 산소 또는/및 질소가 편석된 부분을 제거하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a 내지 도 3a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이며, 도 1c 내지 도 3c는 각각 도 1a 내지 도 3a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 1a, 도 1b 및 1c를 참조하면, 반도체 기판(100)의 소정영역 상에 위로 돌 출된 핀(102, fin)을 형성한다. 상기 핀(102)은 측면 및 상부면을 갖는 3차원 구조이다. 상기 핀(102)은 반도체로 형성된다. 예컨대, 상기 핀(102)은 단결정 실리콘으로 형성할 수 있다. 상기 핀(102)은 상기 반도체 기판(100) 상에 마스크 패턴(미도시함)을 형성하고, 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판(100)을 식각하여 형성할 수 있다. 즉, 상기 핀(102)은 상기 반도체 기판(100)의 일부분일 수 있다. 상기 핀(102)은 핀 트랜지스터의 채널 영역을 포함한다.
상기 핀(102)은 n형 또는 p형 불순물들로 도핑된 상기 반도체 기판(100)을 패터닝하여 형성될 수 있다. 따라서, 상기 핀(102)은 n형 또는 p형 불순물들로 도핑된 상태이다. 핀 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우, 상기 핀(102)은 p형 불순물들로 도핑된 상태이다. 이와는 달리, 핀 트랜지스터가 피모스(PMOS) 트랜지스터인 경우, 상기 핀(102)은 n형 불순물들로 도핑된 상태이다.
상기 채널 영역을 포함하는 핀(102)에 제1 플라즈마 도핑 공정을 수행한다. 상기 제1 플라즈마 도핑 공정은 핀 트랜지스터의 문턱전압을 조절하는 불순물 도핑 공정이다. 상기 제1 플라즈마 도핑 공정을 도 11의 플로우 챠트를 참조하여 구체적으로 설명한다. 도 11에 도시된 플로우 챠트는 본 발명의 실시예들에 사용되는 플라즈마 도핑 공정들을 모두 포함할 수 있다. 다시 말해서, 도 11의 플로우 챠트는 상기 제1 플라즈마 도핑 공정 뿐만 아니라 본 발명의 실시예들에 개시되는 다른 플라즈마 도핑 공정들을 설명하는데 사용될 수 있다.
도 11은 본 발명의 실시예들에 따른 플라즈마 도핑 공정을 설명하기 위한 플로우 챠트이다.
도 1a, 도 1b, 도 1c 및 도 11을 참조하면, 먼저, 상기 핀(102)을 갖는 반도체 기판(100)을 공정 챔버(process chamber)내로 로딩(loading)한다(S150). 상기 반도체 기판(100)은 상기 공정 챔버내에 배치된 척(chuck) 상에 로딩된다. 상기 핀(102)의 표면에는 수 옹스트롬(Å) 내지 수십 옹스트롬(Å)의 얇은 두께를 갖는 버퍼 산화막이 형성될 수 있다. 상기 버퍼 산화막은 상기 핀(102)의 손상등을 보호하기 위한 버퍼 기능을 수행할 수 있다.
상기 공정 챔버내에 플라즈마 상태의 제1 및 제2 소스 가스를 제공한다(S160). 상기 제1 소스 가스는 상기 채널 영역의 문턱전압을 조절하기 위한 n형 또는 p형 불순물 원소들을 포함한다. 상기 제2 소스 가스는 도핑 영역의 전기적 특성에 무관한 희석(dilution) 원소들을 포함한다. 다시 말해서, 상기 제1 소스 가스는 도핑된 영역의 전기적 특성에 영향을 주는 n형 또는 p형 불순물 원소들을 포함하고, 상기 제2 소스 가스는 도핑된 영역의 전기적 특성에 전혀 영향을 주지 않는 희석 원소들을 포함한다.
상기 공정 챔버내에 상기 플라즈마 상태의 제1 및 제2 소스 가스를 제공하는 일 방법을 설명한다. 먼저, 상기 공정 챔버의 외부에서 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시킨다. 이 경우에, 마이크로 웨이브등을 상기 제1 및 제2 소스 가스들에 조사하는 방법등을 이용하여 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변화시킬 수 있다. 상기 마이크로 웨이브등은 플라즈마 에너지에 해당한다. 상기 플라즈마 에너지는 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시키기 위하여 요구되는 에너지로 정의할 수 있다.
이와는 다른 방법으로, 상기 제1 및 제2 소스 가스들은 상기 공정 챔버내에서 플라즈마 상태로 변환될 수 있다. 이를 구체적으로 설명하면, 상기 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급하고, 상기 공정 챔버내에 플라즈마 에너지를 인가하여 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시킨다. 예컨대, 상기 플라즈마 에너지는 상기 공정 챔버의 외벽에 형성된 코일 형태의 플라즈마 발생 수단(미도시함)에 RF(Radio Frequency) 파워를 공급하여 발생시킬 수 있다. 이와는 다르게, 상기 플라즈마 에너지는 상기 공정 챔버내에 서로 이격된 양극(anode) 및 음극(cathode)에 소정의 파워를 인가하여 발생시킬 수도 있다.
상기 희석 원소는 산소, 질소, 실리콘, 게르마늄, 탄소, 불소 및 염소 중에 선택된 적어도 하나를 포함하는 것이 바람직하다. 예컨대, 상기 제2 소스 가스는 수소화실리콘(SixHy) 가스, 수소화게르마늄(GexHy) 가스, 질소(N2) 가스, 산소(O2) 가스, 염소(Cl2) 가스, 불소(F2) 가스, 수소화탄소(CxHy) 가스 및 이산화탄소(CO2) 가스등으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제1 소스 가스는 n형 불순물인 인(P) 또는 아세닉(As)을 포함하는 가스일 수 있다. 예컨대, 상기 제1 소스 가스는 오수소화아세닉(AsH5), 삼불화아세닉(AsF3) 및 삼수소화인(PH3)등에서 선택된 적어도 하나를 포함할 수 있다. 이와는 다르게, 상기 제1 소스 가스는 p형 불순물인 보론(boron)등을 포함하는 가스일 수 있다. 예컨대, 상기 제1 소스 가스는 삼불화보론(BF3) 및 육수소화이보론(B2H6)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 불순물 원소 이온들 및 상기 희석 원소 이온들을 3차원 구조를 갖는 상기 핀(102)에 등방적으로 도핑시킨다(S170). 불순물 원소 이온들 및 상기 희석 원소 이온들은 상기 핀(102)의 표면에 대하여 수직방향으로 발생되는 쉬스(sheath) 전계 또는/및 산란 효과에 의해 상기 핀(102)에 등방적으로 도핑된다. 상기 쉬스 전계의 세기는 상기 불순물 및 희석 원소 이온들의 량에 의해 조절될 수 있다. 즉, 상기 불순물 및 희석 원소 이온들의 량이 증가함에 따라 상기 쉬스 전계가 증가된다. 이와는 반대로, 상기 불순물 및 희석 원소 이온들의 량이 감소함에 따라 상기 쉬스 전계가 감소된다. 상기 불순물 및 희석 원소 이온들을 상기 핀(102)에 등방적으로 충분히 주입(injection)하기 위해서는 상기 쉬스 전계가 높은 것이 바람직하다. 이때, 상기 희석 원소 이온들의 량을 증가시켜 상기 쉬스 전계를 증가시키는 것이 바람직하다. 상기 불순물 원소 이온들의 량은 트랜지스터의 특성(ex, 문턱전압등)에 의해 결정된다. 이로써, 상기 불순물 원소 이온들의 량은 트랜지스터가 요구하는 량에 한정된다. 이와는 다르게, 상기 희석 원소 이온들은 도핑 영역의 전기적 특성에 영향을 주지 않기 때문에, 상기 희석 원소 이온들의 량을 조절하여 상기 쉬스 전계를 조절하는 것이 바람직하다.
또한, 상기 불순물 및 희석 원소 이온들에 열적 에너지를 공급함으로써, 상기 불순물 및 희석 원소 이온들의 등방성 도핑 특성을 향상시킬 수도 있다.
다음으로, 상기 산란 효과에 대하여 구체적으로 설명한다. 상기 반도체 기판(100)이 로딩된 상기 척에 백바이어스(back bias)를 인가한다. 이에 따라, 상기 불 순물 및 희석 원소 이온들은 상기 척을 향하여 이동된다. 이때, 상기 불순물 및 희석 원소 이온들은 서로 충돌되어 산란된다. 상기 산란된 불순물 및 희석 원소 이온들은 상기 핀(102)의 측면을 통하여 상기 핀(102)에 주입(injection)된다. 이에 따라, 상기 불순물 및 희석 원소 이온들은 상기 핀(102)에 등방적으로 도핑된다. 상기 산란되는 이온들의 량을 증가시키기 위해서는 상기 불순물 및 희석 원소 이온들의 량이 증가되는 것이 바람직하다. 이 경우에, 상기 희석 원소 이온들의 량을 증가시키는 것이 바람직하다. 상술한 바와 같이, 상기 불순물 원소 이온들은 트랜지스터가 요구하는 량에 의해 결정되기 때문에 변경이 어려운 반면에, 상기 희석 원소 이온들의 량은 자유롭게 조절할 수 있다. 이에 따라, 상기 희석 원소 이온들의 량을 조절하여 상기 산란 효과를 조절하는 것이 바람직하다. 즉, 상기 희석 원소 이온들의 량을 증가시켜 상기 도핑의 등방성 정도를 증가시키는 것이 바람직하다.
상술한 바와 같이, 상기 불순물 및 희석 원소 이온들은 상기 쉬스 전계 또는/및 상기 산란 효과에 의하여 3차원 구조를 갖는 상기 핀(102)에 등방적으로 도핑된다. 이에 따라, 상기 불순물 원소들은 상기 핀(102)에 균일하게 도핑될 수 있다.
또한, 상기 희석 원소 이온들의 량을 조절하여 상기 쉬스 전계의 세기를 조절하고, 상기 산란 효과의 강도를 조절한다. 이에 따라, 상기 채널 영역의 불순물 농도가 트랜지스터가 요구하는 타겟(target)을 충족함과 더불어 상기 불순물 원소들을 상기 핀(102)에 균일하게 도핑할 수 있다.
한편, 상기 핀(102)에 주입(injection)되는 상기 불순물 및 희석 원소 이온들의 량은 상기 불순물 및 희석 원소 이온들의 전하량을 검출하여 조절할 수 있다. 상기 채널 영역을 도핑하는 불순물 원소의 도즈(dose)량은 약 1012/cm2 정도로 낮은 도즈량을 사용할 수 있다. 이러한 낮은 도즈의 불순물 원소 이온들의 전하량은 매우 낮아 검출하는 것이 용이하지 않는다. 다시 말해서, 상기 제1 소스 가스만을 사용하여 상기 제1 플라즈마 도핑 공정을 수행하는 경우에, 검출되는 전하량이 매우 낮기 때문에, 불순물의 도핑 농도를 컨트롤하는 것이 매우 어려울수 있다.
하지만, 본 발명에 따른 상기 제1 플라즈마 도핑 공정은 낮은 도즈량의 불순물 원소 이온들과 더불어 상기 희석 원소 이온들도 포함된다. 이에 따라, 주입(injection)되는 이온들의 전하량이 상기 희석 원소 이온들의 전하량 만큼 높게 검출된다. 그 결과, 검출되는 전하량의 신뢰성이 향상되어 저도즈의 불순물 원소 이온들의 도핑이 매우 용이해진다. 즉, 상기 채널 영역의 불순물 농도에 대한 신뢰성을 확보할 수 있다.
또한, 상기 불순물 원소 이온들의 전하량(이하, 불순물 전하량이라 함)은 검출된 총전하량(즉, 상기 불순물 원소 이온들의 전하량 및 희석 원소 이온들의 전하량의 합)에 비하여 적다. 이로써, 상기 총전하량의 변화량에 대하여 상기 불순물 전하량의 변화되는 량이 적다. 그 결과, 상기 불순물 전하량을 미세하게 제어하여 도핑되는 불순물 원소의 량을 미세하게 제어할 수 있다. 예컨대, 상기 불순물 전하량이 상기 총전하량의 1%이고, 상기 총전하량이 10-6C(coulomb) 변화되는 동안에, 상기 불순물 전하량은 10-8C이 변화된다. 즉, 상기 총전하량의 변화량 대 상기 불순물 전하량의 변화량은 100 대 1이다. 이로써, 상기 총전하량에 변화에 대한 상기 불순물 전하량이 미세하게 변하게 되어 도핑되는 불순물 원소의 량을 미세하게 조절할 수 있다. 그 결과, 도핑 영역의 불순물 농도에 대한 신뢰성을 향상시킬 수 있다.
상기 희석 원소 이온들의 량이 상기 불순물 원소 이온들의 량에 비하여 많은 것이 바람직하다. 이에 따라, 검출되는 전하량이 증가됨과 더불어 불순물 원소 이온들의 량을 미세하게 제어할 수 있다. 그 결과, 저도즈량을 요구하는 도핑 영역의 신뢰성을 더욱 향상시킬 수 있다. 예컨대, 상기 희석 원소 이온들의 량은 상기 불순물 원소 이온들의 량의 수배 내지 수천배일 수 있다.
상기 플라즈마 상태의 제1 및 제2 소스 가스들은 불순물 원소 이온들, 라디칼(radical) 성분의 불순물 원소들, 전자들, 희석 원소 이온들, 라디칼 성분의 희석 원소들 및 전자들등을 포함한다. 상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온화율과 같거나 높은 것이 바람직하다.
계속해서, 도면들을 참조하면, 도핑이 완료된 반도체 기판(100)을 상기 공정 챔버로부터 언로딩한다(S180). 이로써, 상기 제1 플라즈마 도핑 공정이 완료된다.
상기 제1 플라즈마 도핑 공정는 n형 불순물 원소를 포함하여 엔모스 트랜지스터의 문턱전압을 감소시키거나, p형 불순물 원소를 포함하여 엔모스 트랜지스터의 문턱전압을 증가시킬 수 있다. 이와는 달리, 상기 제1 플라즈마 도핑 공정은 n형 불순물 원소를 포함하여 피모스(PMOS) 트랜지스터의 문턱전압을 증가시키거나, p형 불순물 원소를 포함하여 피모스 트랜지스터의 문턱전압을 감소시킬 수 있다.
상기 제2 소스 가스가 희석 원소로서 탄소를 포함하는 경우, 상기 희석 원소 들은 상기 핀(102)에 도핑되어 상기 불순물 원소의 확산을 억제할 수 있다.
상기 제2 소스 가스가 희석 원소로서 질소 또는/및 산소를 포함하는 경우, 상기 핀(102)내에는 질소 또는/및 산소가 포함될 수 있다. 질소 또는/및 산소는 실리콘등의 반도체와 결합되어 핀 트랜지스터의 특성을 열화시킬 수 있다. 이러한 문제점을 해결하기 위하여, 상기 제2 소스 가스가 질소 또는/및 산소를 포함하는 경우, 상기 제1 플라즈마 도핑 공정이 완료된 후에, 상기 핀(102)내에 포함된 질소 또는/및 산소를 상기 핀(102)의 표면으로 편석시키기 위한 열처리 공정을 수행하는 것이 바람직하다. 상기 열처리 공정 후에, 상기 질소 또는/및 산소가 편석된 편석층을 제거하는 공정을 수행한다. 이에 따라, 상기 핀(102)내에 질소 또는/및 산소량을 최소화하여 트랜지스터의 특성 열화를 방지할 수 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 상기 핀(102)의 표면에 게이트 절연막(104)을 형성한다. 상기 게이트 절연막(104)은 상기 핀(102)의 상부면 및 측면에 형성된다. 상기 게이트 절연막(104)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(104)을 형성하기 전에, 상기 핀(102)의 아랫부분(lower portion)을 둘러싸는 소자분리막(미도시함)을 형성할 수 있다.
상기 게이트 절연막(104) 상에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 상기 핀(102)을 가로지르는 게이트 전극(106)을 형성한다. 상기 게이트 전극(106) 아래의 상기 핀(102)은 상기 채널 영역에 해당한다. 상기 게이트 전극(106)은 상기 채널 영역의 상부면 및 양측면을 덮는다. 상기 게이트 도전막은 도핑된 폴리실리콘막, 금속막(ex, 텅스텐막 또는 몰리브덴막등), 도전성 금속질화 막(ex, 티타늄질화막 또는 탄탈늄질화막등), 및 금속실리사이드막(ex, 텅스텐실리사이드막 또는 코발트실리사이드막등) 중에 선택된 단일막 또는 이들의 복합막으로 형성할 수 있다.
상기 게이트 전극(106) 양측에 위치한 상기 핀(102)인 소오스/드레인 영역에 제2 플라즈마 도핑 공정을 수행하여 저농도 불순물 도핑층(108)을 형성한다. 상기 제2 플라즈마 도핑 공정는 상기 제1 플라즈마 도핑 공정과 유사하다. 상기 제2 플라즈마 도핑 공정을 도 11의 플로우 챠트를 참조하여 설명한다.
도 2a, 도 2b, 도 2c 및 도 11을 참조하면, 3차원 구조를 갖는 상기 소오스/드레인 영역(즉, 상기 게이트 전극(106) 양측의 상기 핀(102))을 갖는 반도체 기판(100)을 공정 챔버내로 로딩한다(S150).
플라즈마 상태의 제1 및 제2 소스 가스들을 상기 소오스/드레인 영역을 갖는 반도체 기판(100)이 로딩된 공정 챔버내에 제공한다(S160). 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 상기 제2 플라즈마 도핑 공정의 제2 소스 가스는 도핑된 영역의 전기적 특성에 무관한 희석 원소들을 포함한다. 핀 트랜지스터가 엔모스 트랜지스터인 경우, 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 n형 불순물 원소를 포함하는 오수소화아세닉(AsH5), 삼불화아세닉(AsF3) 및 삼수소화인(PH3)등에서 선택된 적어도 하나를 포함할 수 있다. 이와는 달리, 핀 트랜지스터가 피모스 트랜지스터인 경우, 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 p형 불순물 원소를 포함하는 삼불화보론(BF3) 및 육수 소화이보론(B2H6)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 제2 플라즈마 도핑 공정의 희석 원소는 상기 제1 플라즈마 도핑 공정의 희석 원소와 동일할 수 있다. 상기 제2 플라즈마 도핑 공정의 제2 소스 가스는 상기 제1 플라즈마 도핑 공정의 제2 소스 가스와 동일할 수 있다.
상기 제2 플라즈마 도핑 공정에서, 플라즈마 상태의 제1 및 제2 소스 가스들을 상기 공정 챔버내에 제공하는 방법은 상기 제1 플라즈마 도핑 공정의 그것과 동일할 수 있다. 즉, 상기 제2 플라즈마 도핑 공정의 제1 및 제2 소스 가스들을 공정 챔버 외부에서 플라즈마 상태로 변환된 후에 공정 챔버내로 공급할 수 있다. 이와는 달리, 상기 제2 플라즈마 도핑 공정의 제1 및 제2 소스 가스들을 공정 챔버내에 공급한 후에, 공정 챔버내에 플라즈마 에너지를 인가하여 소스 가스들을 플라즈마 상태로 변환시킬 수 있다.
플라즈마 상태의 소스 가스들내 불순물 및 희석 원소 이온들을 3차원 구조인 상기 소오스/드레인 영역에 등방적으로 도핑한다(S170). 상기 제2 플라즈마 도핑 공정도 쉬스 전계 또는/및 산란 효과를 이용하여 불순물 및 희석 원소 이온들을 상기 소오스/드레인 영역에 등방적으로 도핑한다. 이에 따라, 상기 저농도 불순물 도핑층(108)내 불순물 원소들은 균일하게 도핑될 수 있다. 상기 제2 플라즈마 도핑 공정도 희석 원소 이온들의 량을 조절하여 쉬스 전계를 조절하거나 산란 효과의 정도를 조절한다. 이에 따라, 상기 저농도 불순물 도핑층(108)의 불순물 농도가 트랜지스터가 요구하는 타겟을 충족함과 더불어 상기 저농도 불순물 도핑층(108)을 균 일하게 도핑할 수 있다.
이에 더하여, 상기 희석 원소 이온들로 인하여 검출되는 전하량을 증가시킬 수 있으며, 불순물 원소 이온들의 량을 미세하게 제어할 수 있다. 이로써, 상기 저농도 불순물 도핑층(108)의 불순물 농도를 신뢰성 있게 제어할 수 있다. 상기 제2 플라즈마 도핑 공정에서도, 상기 희석 원소 이온들의 량이 상기 불순물 원소 이온들의 량에 비하여 많은 것이 바람직하다. 이로써, 상기 저농도 불순물 도핑층(108)의 불순물 농도에 대한 신뢰성을 더욱 향상시킬 수 있다.
상기 소오스/드레인 영역을 등방적으로 도핑(S170)한 후에, 상기 반도체 기판(100)을 상기 공정 챔버로부터 언로딩한다(S180). 이로써, 상기 제2 플라즈마 도핑 공정을 완료한다. 상기 제2 플라즈마 도핑 공정의 제2 소스 가스의 이온화율은 그것의 제1 소스 가스의 이온화율과 동일하거나 높은 것이 바람직하다.
상기 제2 플라즈마 도핑 공정의 제2 소스 가스가 희석 원소로서 질소 또는/및 산소를 포함하는 경우, 상기 제2 플라즈마 도핑 공정이 완료된 후에, 상기 저농도 불순물 도핑층(108)내 질소 또는/및 산소를 상기 핀(102)의 표면으로 편석시키기 위한 열처리 공정 및 편석층을 제거하는 공정을 순차적으로 수행하는 것이 바람직하다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 게이트 전극(106)의 양측벽에 스페이서(110)를 형성한다. 상기 스페이서(110)는 상기 게이트 전극(106)에 인접한 상기 저농도 불순물 도핑층(108)의 일부분의 상부면 및 양측면을 덮는다.
이어서, 상기 스페이서(110) 일측의 상기 소오스/드레인 영역에 고농도 불순 물 도핑층(112)을 형성한다. 상기 채널 영역과 상기 고농도 불순물 도핑층(112) 사이에 상기 저농도 불순물 도핑층(108)이 배치된다.
상기 저농도 및 고농도 불순물 도핑층들(108,112)은 엘디디 구조의 소오스/드레인(114)을 구성한다. 상기 고농도 불순물 도핑층(112)은 제3 플라즈마 도핑 공정으로 형성하는 것이 바람직하다.
상기 제3 플라즈마 도핑 공정도 쉬스 전계 또는/및 산란 효과를 이용하여 3차원 구조의 소오스/드레인 영역을 등방적으로 도핑할 수 있다. 상기 제3 플라즈마 도핑 공정도 상술한 제1 및 제2 플라즈마 도핑 공정과 같이, 불순물 원소 이온들을 포함하는 제1 소스 가스 및 희석 원소를 포함하는 제2 소스 가스를 사용하여 도 11의 플로우 챠트의 스텝들(S150,S160,S170,S180)에 따라 수행될 수 있다. 상기 제3 플라즈마 도핑 공정의 제1 소스 가스는 상기 제2 플라즈마 도핑 공정의 제1 소스 가스와 동일한 타입의 불순물 원소들을 포함할 수 있다. 상기 제3 플라즈마 도핑 공정의 희석 원소는 상기 제1 및 제2 플라즈마 도핑 공정들의 희석 원소들과 동일할 수 있다. 상기 제3 플라즈마 도핑 공정의 희석 원소 이온들의 량을 조절함으로써, 쉬스 전계 또는/및 산란 효과를 제어하여 최상의 조건으로 상기 고농도 불순물 도핑층(112)을 형성할 수 있다.
이와는 다르게, 상기 제3 플라즈마 도핑 공정은 불순물 원소를 포함하는 제1 소스 가스만을 사용할 수 있다. 상기 제3 플라즈마 도핑 공정의 불순물 원소 이온들은 약 1015/cm2 정도의 높은 도즈량으로 사용될 수 있다. 즉, 상기 제3 플라즈마 도핑 공정의 불순물 원소 이온들의 도즈량은 상기 제1 및 제2 플라즈마 도핑 공정들의 불순물 원소 이온들에 비하여 대략 천배 이상으로 많을 수 있다. 이로써, 제3 플라즈마 도핑 공정의 불순물 원소 이온들은 충분한 량을 가져 등방성을 위한 쉬스 전계 또는/및 산란 효과를 충분히 확보할 수도 있다. 그 결과, 상기 제3 플라즈마 도핑 공정은 상기 제1 및 제2 플라즈마 도핑 공정들의 희석 원소를 포함하는 소스 가스를 요구하지 않을 수도 있다.
(제2 실시예)
본 실시예에서는 채널 영역이 다른 형태의 3차원 구조로 형성되는 트랜지스터의 형성 방법을 개시한다.
도 4 및 도 5은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(200)에 활성영역을 한정하는 소자분리막(미도시함)을 형성한다. 상기 활성영역의 소정영역을 리세스하여 함몰된 영역(202)을 형성한다. 상기 함몰된 영역(202)은 바닥면 및 내측면을 포함하는 3차원 구조이다. 상기 함몰된 영역(202)은 트랜지스터의 채널 영역에 포함된다. 상기 활성영역은 n형 또는 p형 불순물 원소들에 의해 도핑되어 있다. 이는, 웰(well) 공정등에 의해 형성될 수 있다.
상기 함몰된 영역(202)을 갖는 반도체 기판(200)에 플라즈마 도핑 공정을 수행하여 채널 도핑층(204)을 형성한다. 상기 채널 도핑층(204)은 트랜지스터의 문턱전압을 조절하기 위한 것이다. 상기 플라즈마 도핑 공정은 등방성을 가져 상기 함 몰된 영역(202)의 내측면 및 바닥면 아래에 형성된 상기 채널 도핑층(204)은 불순물들이 균일하게 분포된다. 상기 플라즈마 도핑 공정을 도 11의 플로우 챠트를 참조하여 구체적으로 설명한다.
도 4 및 도 11을 참조하면, 3차원 구조의 상기 함몰된 영역(202)을 포함하는 반도체 기판(200)을 공정 챔버내에 로딩(S150)한다. 상기 공정 챔버내에 플라즈마 상태의 제1 및 제2 소스 가스들을 제공한다(S160). 상기 제1 소스 가스는 n형 또는 p형의 불순물 원소들을 포함하고, 상기 제2 소스 가스는 상기 채널 도핑층(204)의 전기적 특성에 무관한 희석 원소를 포함한다. 상기 제1 소스 가스는 상술한 제1 실시예의 제1 플라즈마 도핑 공정의 제1 소스 가스와 동일할 수 있다. 상기 희석 원소 및 제2 소스 가스는 상술한 제1 실시예의 희석 원소 및 제2 소스 가스와 동일한 종류일 수 있다.
상기 제1 및 제2 소스 가스들은 상기 공정 챔버의 외부에서 플라즈마 상태로 변환되고, 상기 플라즈마 상태의 제1 및 제2 소스 가스들이 상기 공정 챔버내로 공급될 수 있다. 이와는 달리, 상기 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급한 후에, 상기 공정 챔버내로 플라즈마 에너지를 인가하여 상기 공정 챔버내 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시킬 수 있다. 이 경우에, 상기 플라즈마 에너지는 상술한 제1 실시예와 동일할 수 있다.
상기 플라즈마 상태의 제1 및 제2 소스 가스들내 불순물 원소 이온들 및 희석 원소 이온들을 상기 함몰된 영역(202)의 표면에 등방적으로 도핑시킨다(S170). 제1 실시예에서 상술한 쉬스 전계 또는/및 산란 효과를 이용하여 상기 불순물 및 희석 원소 이온들을 상기 함몰된 영역(202)의 내측면 및 하부면을 따라 등방적으로 도핑한다. 이때, 상기 희석 원소 이온들의 량을 조절함으로써, 상기 쉬스 전계 또는/및 산란 효과를 조절한다. 특히, 상기 희석 원소 이온들의 량을 증가시켜 상기 쉬스 전계를 증가시키고, 상기 산란 효과를 강화하여 등방성을 향상시킬 수 있다. 이로써, 3차원 구조의 상기 함몰된 영역(202)의 내측면 및 바닥면 아래에 형성된 상기 채널 도핑층(204)은 균일하게 도핑된다. 또한, 상기 희석 원소 이온들의 량을 조절하여 상기 쉬스 전계 또는/및 산란 효과를 조절함으로써, 상기 채널 도핑층(204)의 불순물 농도를 트랜지스터의 요구치에 충족시킴과 더불어 상기 채널 도핑층(204)을 균일하게 도핑할 수 있다. 이에 더하여, 상기 채널 도핑층(204)을 형성하기 위한 불순물 원소 이온들의 도즈량이 매우 낮을지라도, 상기 희석 원소 이온들의 도즈량을 증가시킴으로써, 검출되는 전하량을 증가시킴과 더불어 불순물 원소 이온들의 량을 미세하게 제어할 수 있다. 그 결과, 상기 채널 도핑층(204)의 불순물 농도에 대한 신뢰성을 확보할 수 있다.
상기 희석 원소 이온들의 량이 상기 불순물 원소 이온들의 량에 비하여 많은 것이 바람직하다. 예컨대, 상기 희석 원소 이온들의 량은 상기 불순물 원소 이온들의 량의 수배 내지 수천배일 수 있다. 이로써, 검출되는 전하량의 증가 및 불순물 원소 이온들의 미세한 제어력이 더욱 향상된다. 그 결과, 상기 채널 도핑층(204)의 불순물 농도에 대한 신뢰성을 더욱 향상시킬 수 있다. 상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온율과 같거나 높은 것이 바람직하다.
상기 도핑 단계(S170)를 완료한 후에, 상기 반도체 기판(200)을 상기 공정 챔버로 부터 언로딩한다(S180).
상기 플라즈마 도핑 공정이 상기 희석 원소로서 질소 또는/및 산소를 포함하는 경우에, 상기 플라즈마 도핑 공정 후에, 질소 또는/및 산소를 상기 함몰된 영역(202)을 포함한 반도체 기판(100)의 표면으로 편석시키기 위한 열처리공정을 수행하고, 상기 질소 또는/및 산소의 편석층을 제거하는 공정을 수행하는 것이 바람직하다.
도 5를 참조하면, 희생 열산화막(미도시함)등을 이용하여 상기 함몰된 영역(202)의 각진 모서리를 라운딩(rounding)시키는 공정을 수행할 수 있다. 이는, 각진 모서리로 인해 전계가 집중되는 현상을 방지하기 위함이다.
상기 활성영역 상에 게이트 절연막(206)을 콘포말하게 형성하고, 상기 게이트 절연막(206) 상에 상기 함몰된 영역(202)을 채우는 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역을 가로지르는 게이트 전극(208)을 형성한다. 상기 게이트 전극(208)은 상기 함몰된 영역(202)을 채운다. 상기 게이트 전극(208) 아래의 상기 활성영역은 채널 영역으로 정의되고, 상기 채널 영역은 상기 함몰된 영역(202)을 포함한다. 상기 게이트 절연막(206)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 게이트 도전막은 상술한 제1 실시예의 게이트 도전막과 동일한 물질로 형성할 수 있다.
이어서, 상기 게이트 전극(208) 양측의 상기 활성영역에 불순물 도핑층(210)을 형성한다. 상기 불순물 도핑층(210)은 임플란트 방식(implant-method)으로 불순물 이온들을 주입하여 형성할 수 있다. 이와는 다르게, 상기 불순물 도핑층(210)은 본 발명의 플라즈마 도핑 공정으로 형성할 수도 있다.
(제3 실시예)
본 실시예에서는 채널 영역이 또 다른 형태의 3차원 구조로 형성되는 트랜지스터의 형성 방법을 개시한다.
도 6a 내지 10a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 6b 내지 도 10b는 각각 도 6a 내지 도 10a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이며, 도 6c 내지 도 10c는 각각 도 6a 내지 도 10a의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 6a, 도 6b 및 도 6c를 참조하면, 반도체 기판(300) 상에 희생층(302) 및 채널층(304)이 적어도 1회 반복적으로 적층된 다층막(306)을 형성한다. 도면에서는, 상기 희생층(302) 및 채널층(304)을 2회 반복되어 적층된 다층막(306)을 도시하였다. 상기 희생층(302)은 상기 채널층(304)에 대하여 식각선택비를 갖는다. 또한, 상기 희생층(302)은 상기 반도체 기판(300)에 대하여 식각선택비를 가질 수 있다. 상기 채널층(304)은 채널 영역에 포함된다. 따라서, 상기 채널층(304)은 반도체층으로 형성한다. 예컨대, 상기 희생층(302)은 에피택시얼 성장법에 의한 실리콘게르마늄층으로 형성하고, 상기 채널층(304)은 에피택시얼 성장법에 의한 실리콘층으로 형성할 수 있다. 실리콘게르마늄층과 실리콘층은 서로 식각선택비를 갖는다. 상기 희생층(302)은 에피택시얼 성장법으로 형성되어 상기 반도체 기판(300)에 기인하여 단결정으로 형성될 수 있다. 상기 채널층(302)도 에피택시얼 성장법으로 형성되어 단결정의 상기 희생층(302)에 기인하여 단결정으로 형성될 수 있다.
상기 다층막(306) 상에 하드마스크막(308)을 형성할 수 있다. 상기 하드마스크막(308)은 상기 다층막(306) 및 상기 반도체 기판(300)에 대하여 식각선택비를 갖는 절연막을 포함할 수 있다. 예컨대, 상기 하드마스크막(308)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 하드마스크막(308) 및 다층막(306)을 연속적으로 패터닝하여 차례로 적층된 다층 패턴(306a) 및 하드마스크 패턴(308a)을 형성한다. 상기 패터닝 공정시, 상기 반도체 기판(300)을 더 식각하여 상기 다층 패턴(306a) 아래에 상기 반도체 기판(300)의 일부가 돌출된 기판 돌출부(309)를 형성할 수 있다. 상기 다층 패턴(306a)은 적어도 1회 반복적으로 적층된 희생 패턴(302a) 및 채널 패턴(304a)을 포함한다. 상기 다층 패턴(306a)은 서로 마주보는 한쌍의 제1 측면들, 및 상기 제1 측면에 수직하며 서로 마주보는 한쌍의 제2 측면들을 포함한다. 따라서, 상기 희생 및 채널 패턴들(302a,304a)도 한쌍의 제1 측면들, 및 한쌍의 제2 측면들을 포함한다.
상기 다층 패턴(306a) 주변의 상기 반도체 기판(300) 상에 절연 패턴(310)을 형성한다. 상기 절연 패턴(310)은 상기 기판 돌출부(309)의 측벽을 둘러싸는 형태로 형성될 수 있다. 상기 절연 패턴(310)의 상부면은 최하층의 상기 희생 패턴(302a)의 하부면에 비하여 낮게 형성될 수 있다. 상기 절연 패턴(310)은 화학기상증착법으로 상기 반도체 기판 전면에 절연막을 형성하고, 상기 절연막을 상기 하드마스크 패턴(308a)이 노출될때까지 평탄화시킨 후에, 상기 평탄화된 절연막을 선택적으로 리세스하여 형성할 수 있다.
이어서, 상기 반도체 기판(300) 상에 3차원 구조의 수직층(312)을 형성한다. 상기 수직층(312)은 상기 절연 패턴(310) 상에 배치되며 위로 연장되어 상기 다층 패턴(306a)의 측면을 둘러싸는 형태로 형성된다. 상기 수직층(312)은 반도체층으로 형성된다. 특히, 상기 수직층(312)은 상기 희생 패턴(302a)에 대하여 식각선택비를 갖는 반도체층으로 형성하는 것이 바람직하다. 예컨대, 상기 수직층(312)은 에피택시얼 성장법에 의한 실리콘층으로 형성할 수 있다. 이에 따라, 실리콘게르마늄 및 실리콘으로 각각 형성된 희생 패턴(302a) 및 절연 패턴(304a)의 측면에 단결정 실리콘으로 형성된 상기 수직층(312)을 형성할 수 있다. 상기 수직층(312)은 트랜지스터의 소오스/드레인 영역을 포함한다.
제1 플라즈마 도핑 공정을 수행하여 상기 수직층(312)에 n형 또는 p형 불순물 원소들을 등방적으로 도핑한다. 상기 제1 플라즈마 도핑 공정은 소오스/드레인 영역을 도핑하는 공정이다. 상기 제1 플라즈마 도핑 공정을 도 11의 플로우 챠트를 참조하여 구체적으로 설명한다.
도 7a, 도 7b, 도 7c 및 도 11을 참조하면, 3차원 구조체인 상기 수직층(312)을 갖는 반도체 기판(300)을 공정 챔버내로 로딩(S150)하고, 상기 공정 챔버내에 플라즈마 상태의 제1 및 제2 소스 가스들을 제공한다(S160). 상기 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 상기 제2 소스 가스는 도핑된 영역의 전기적 특성에 무관한 희석 원소를 포함한다. 엔모스 트랜지스터인 경우, 상기 제1 소스 가스는 n형 불순물 원소를 포함하는 가스, 예컨대, 오수소화아세닉 (AsH5), 삼불화아세닉(AsF3) 및 삼수소화인(PH3)등에서 선택된 적어도 하나를 포함할 수 있다. 피모스 트랜지스터인 경우, 상기 제1 소스 가스는 p형 불순물 원소를 포함하는 가스, 예컨대, 삼불화보론(BF3) 및 육수소화이보론(B2H6)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 플라즈마 도핑 공정의 희석 원소 및 제2 소스 가스는 상술한 제1 및 제2 실시예에 개시된 것과 동일할 수 있다. 상술한 실시예들과 같이, 상기 제1 및 제2 소스 가스들은 상기 공정 챔버 외부에서 플라즈마 상태로 변환된 후에, 상기 공정 챔버로 공급될 수 있다. 이와는 달리, 상기 제1 및 제2 소스 가스들은 상기 공정 챔버내에 공급된 후에, 상기 공정 챔버내로 인가되는 플라즈마 에너지에 의하여 플라즈마 상태로 변환될 수 있다.
상기 플라즈마 상태의 제1 및 제2 소스 가스들내 불순물 원소 이온들 및 희석 원소 이온들을 상기 수직층(312)에 등방적으로 도핑시킨다(S170). 상술한 제1 및 제2 실시예들의 쉬스 전계 또는/및 산란 효과를 이용하여 상기 불순물 및 원소 이온들을 상기 수직층(312)에 등방적으로 도핑한다. 상기 희석 원소 이온들의 량을 조절하여 상기 쉬스 전계의 세기 조절 또는/및 산란 효과의 정도 조절을 하는 것이 바람직하다. 이로써, 3차원 구조를 갖는 상기 수직층(312)내 불순물들의 분포를 균일하게 할 수 있다. 또한, 상기 수직층(312)내 불순물 농도를 타겟에 충족시킴과 더불어 상기 수직층(312)내 불순물들의 분포를 균일하게 할 수 있다. 이에 더하여, 상기 희석 원소 이온들로 인하여 검출되는 전하량이 증가됨과 더불어 상기 불순물 원소 이온들의 량을 미세하게 제어할 수 있다. 그 결과, 상기 수직층(312)의 불순 물 농도의 신뢰성을 확보할 수 있다.
상기 희석 원소 이온들의 량이 상기 불순물 원소 이온들의 량에 비하여 많을 수 있다. 상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온화율과 같거나 높은 것이 바람직하다.
상기 도핑 단계(S170)를 완료한 후에, 상기 반도체 기판(300)을 상기 공정 챔버로 부터 언로딩한다(S180).
상기 제1 플라즈마 도핑 공정이 상기 희석 원소로 질소 또는/및 산소를 포함하는 경우, 상기 제1 플라즈마 도핑 공정 후에, 질소 또는/및 산소를 상기 수직층(312)의 표면으로 편석시키기 위한 열처리 공정 및 편석층을 제거하는 공정을 수행하는 것이 바람직하다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 반도체 기판(300) 전면을 덮는 몰드(mold) 절연층(314)을 형성한다. 상기 몰드 절연층(314)을 패터닝하여 그루브(316)를 형성한다. 상기 그루브(316)는 상기 하드마스크 패턴(308a)의 상부면 및 상기 수직층(312)의 상기 다층 패턴(306a)의 제1 측면들 상에 형성된 부분을 노출시킨다.
상기 수직층(312)의 노출된 부분을 제거하여 상기 다층 패턴(306a)의 제1 측면들을 노출시킨다. 즉, 상기 희생 및 채널 패턴들(302a,304a)의 제1 측면들이 노출된다. 상기 수직층(312)의 노출된 부분을 제거함으로써, 상기 다층 패턴(306a)의 제2 측면들과 각각 접촉하는 수직 패턴(312a)이 형성된다. 상기 수직 패턴(312a)은 소오스/드레인 영역에 해당한다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 노출된 희생 패턴(302a)을 선택적으로 제거하여 빈공간(318)을 형성한다. 이에 따라, 상기 채널 패턴(304a)의 하부면이 노출된다. 상기 채널 패턴(304a)들은 위로 이격되어 상기 수직 패턴(312a)에 의해 지지된다. 트랜지스터의 채널 영역은 상기 채널 패턴(304a)을 포함한다. 상기 채널 영역은 상기 채널 패턴(304a)의 하부면을 포함한다. 또한, 상기 채널 영역은 상기 채널 패턴(304a)의 상부면 및 제1 측면을 포함할 수 있다. 이에 더하여, 상기 채널 영역은 상기 기판 돌출부(309)의 상부면을 포함할 수 있다.
제2 플라즈마 도핑 공정을 수행하여 상기 채널 영역을 등방적으로 도핑한다. 상기 제2 플라즈마 도핑 공정은 채널 도핑 공정에 해당한다. 상기 제2 플라즈마 도핑 공정은 쉬스 전계 또는/및 산란 효과를 이용하여 등방적으로 도핑한다. 이에 따라, 상기 채널 패턴(304a)의 노출된 제1 측면들 및 하부면을 통하여 등방적으로 도핑된다. 그 결과, 도핑된 채널 패턴(304a')내 불순물들은 균일하게 분포될 수 있다. 상기 제2 플라즈마 도핑 공정시, 상기 기판 돌출부(309)의 상부면, 및 채널 패턴(304a)의 노출된 상부면을 통해서도 도핑된다. 상기 제2 플라즈마 도핑 공정을 도 11의 플로우 챠트를 참조하여 구체적으로 설명한다.
도 9a, 도 9b, 도 9c 및 도 11을 참조하면, 적어도 하나의 상기 채널 패턴(304a)을 포함하는 상기 채널 영역을 갖는 반도체 기판(300)을 공정 챔버내로 로딩한다(S150). 상기 채널 패턴(304a)은 상기 반도체 기판(300) 위에 이격되어 배치됨으로써, 상기 채널 영역은 3차원 구조를 갖는다. 상기 채널 패턴(304a)과 상기 반도체 기판(300) 사이에 빈 공간(318)이 형성되어 있으며, 상기 채널 패턴들(304a) 사이에도 상기 빈 공간(318)이 형성되어 있다.
플라즈마 상태의 제1 및 제2 소스 가스들을 상기 공정 챔버내에 제공한다(S160). 상기 제2 플라즈마 도핑 공정의 상기 제1 소스 가스는 n형 또는 p형 불순물 원소를 포함하고, 상기 제2 플라즈마 도핑 공정의 상기 제2 소스 가스는 희석 원소들을 포함한다. 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 상술한 제1 실시예의 제1 플라즈마 도핑 공정에 사용된 제1 소스 가스와 동일할 수 있다. 상기 제2 플라즈마 도핑 공정의 희석 원소 및 제2 소스 가스는 상술한 제1 및 제2 실시예들의 그것들과 동일할 수 있다. 상기 제2 플라즈마 도핑 공정에서도, 상기 제1 및 제2 소스 가스들이 플라즈마 상태로 변환된 후에 상기 공정 챔버로 공급될 수 있다. 이와는 달리, 상기 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급한 후에, 상기 소스 가스들을 플라즈마 상태로 변환시킬 수 있다.
플라즈마 상태의 소스 가스들내 불순물 및 희석 원소 이온들을 쉬스 전계 또는/및 산란 효과를 이용하여 상기 채널 패턴(304a)을 포함하는 채널 영역에 등방적으로 도핑한다(S170). 이로써, 상기 도핑된 채널 패턴(304a')을 포함한 채널 영역은 균일하게 도핑될 수 있다. 이 경우에도, 상기 희석 원소 이온들의 량을 조절하여 상기 쉬스 전계의 세기 및 산란 효과의 정도를 조절한다. 이에 따라, 상기 도핑된 채널 패턴(304a')의 불순물 농도가 타겟(target)에 충족함과 더불어 상기 도핑된 채널 패턴(304a')을 포함한 채널 영역이 균일하게 도핑될 수 있다. 이에 더하여, 상기 채널 영역의 도핑을 위한 불순물 원소 이온들의 도즈량이 낮을지라도, 상기 희석 원소 이온들의 량을 증가시켜 도즈량의 검출을 위한 전하량을 증가시킴과 더불어 불순물 원소 이온들의 량을 미세하게 제어할 수 있다. 그 결과, 상기 채널 영역의 불순물 농도의 신뢰성을 확보할 수 있다.
상기 희석 원소 이온들의 량이 상기 불순물 원소 이온들의 량에 비하여 많은 것이 바람직하다. 예컨대, 상기 희석 원소 이온들의 량은 상기 불순물 원소 이온들의 량의 수배 내지 수천배일 수 있다. 상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온율과 같거나 높은 것이 바람직하다.
이어서, 상기 반도체 기판(300)을 상기 공정 챔버로부터 언로딩한다(S180). 상기 제2 플라즈마 도핑 공정의 희석 원소가 질소 또는/및 산소일 경우, 상기 제2 플라즈마 도핑 공정 후에, 질소 또는/및 산소를 상기 채널 패턴(304a')의 표면으로 편석시키는 열처리 공정 및 편석층을 제거하는 공정을 수행할 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 도핑된 채널 패턴(304a')의 노출된 표면, 상기 기판 돌출부(309)의 노출된 표면, 및 상기 수직 패턴(312a)의 노출된 표면에 게이트 절연막(320)을 형성한다. 상기 게이트 절연막(320)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 게이트 절연막(320)을 갖는 반도체 기판(300) 전면에 상기 그루브(316)를 채우는 게이트 도전막을 형성한다. 상기 게이트 도전막은 상기 게이트 절연막(320)을 개재하여 상기 빈 영역(318)을 채운다. 상기 게이트 도전막은 상술한 제1 및 제2 실시예들과 동일한 물질로 형성할 수 있다.
상기 게이트 도전막을 상기 몰드 절연층(314)이 노출될때까지 평탄화시키어 상기 게이트 전극(322)을 형성한다.
상술한 바와 같이, 본 발명에 따르면, n형 또는 p형 불순물 원소를 포함하는 제1 소스 가스, 및 도핑된 영역의 전기적 특성에 무관한 희석 원소를 포함하는 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 사용하여 3차원 구조체인 채널 영역 또는 소오스/드레인 영역을 등방적으로 도핑한다. 이로써, 상기 3차원 구조체내 불순물 원소들은 균일하게 분포될 수 있다.
특히, 희석 원소 이온들의 량을 조절하여 쉬스 전계 또는/및 산란 효과를 조절하여 등방성의 정도를 조절한다. 이로써, 도핑된 영역의 불순물 농도가 타겟(target)을 충족시킴과 더불어 상기 3차원 구조체내 불순물 원소들을 균일하게 분포시킬 수 있다.
또한, 낮은 도즈량의 불순물 원소 이온들이 요구되는 도핑 영역을 도핑할때, 상기 희석 원소 이온들의 량을 증가시킴으로써, 도즈량을 검출하는 전하량을 증가시킬 수 있다. 이로써, 검출되는 총전하량의 신뢰성을 확보할 수 있다. 이에 더하여, 검출되는 총전하량에 비하여 상기 불순물 원소 이온들의 전하량이 적음으로써, 상기 불순물 원소 이온들의 량을 미세하게 제어할 수 있다. 그 결과, 낮은 도즈량을 요구하는 도핑 영역의 농도에 대한 신뢰성을 확보할 수 있다.

Claims (14)

  1. 반도체 기판에 반도체로 형성된 3차원 구조체를 형성하는 단계; 및
    n형 또는 p형 불순물 원소들을 포함하는 제1 소스 가스, 및 도핑 영역의 전기적 특성에 무관한 희석 원소들을 포함하는 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 수행하여 상기 3차원 구조체를 등방적으로 도핑하는 단계를 포함하되,
    상기 3차원 구조체는 채널 영역을 포함하고, 상기 플라즈마 도핑 공정은 상기 채널 영역을 도핑하는 단계를 포함하고,
    상기 채널 영역을 형성하는 단계는,
    반도체 기판 상에 서로 식각선택비를 갖는 희생층 및 채널층을 적어도 1회 반복적으로 형성하는 단계;
    상기 채널층 및 희생층을 연속적으로 패터닝하여 적어도 1회 교대로 적층된 희생 패턴 및 채널 패턴을 형성하는 단계;
    상기 반도체 기판 상에 위로 연장되어 상기 희생 및 채널 패턴들의 서로 마주보는 한쌍의 측면들에 각각 접촉하는 한쌍의 수직 패턴들을 형성하되, 상기 수직 패턴이 접촉하는 측면에 수직한 상기 희생 및 채널 패턴들의 다른 측면들을 노출시키는 단계; 및
    상기 노출된 희생 패턴을 선택적으로 제거하는 단계를 포함하되, 상기 채널층은 반도체층으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 3차원 구조체를 형성하는 단계는,
    상기 반도체 기판 위로 이격되어 적층된 적어도 하나의 채널 패턴들을 포함하는 채널 영역을 형성하는 단계를 포함하되, 상기 채널 영역은 상기 3차원 구조체이고, 상기 플라즈마 도핑 공정은 적어도 상기 채널 패턴의 하부면 및 측면을 통하여 도핑하는 것을 특징으로 반도체 소자의 형성 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 3차원 구조체를 형성하는 단계는,
    상기 반도체 기판 위로 이격되어 적층된 적어도 하나의 채널 패턴들을 포함하는 채널 영역을 형성하는 단계; 및
    상기 반도체 기판 상에 상기 채널 패턴들의 측면을 둘러싸며 반도체로 이루어진 수직층을 형성하는 단계를 포함하되, 상기 수직층은 상기 3차원 구조체이고, 상기 수직층은 소오스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 플라즈마 도핑 공정으로 도핑하는 단계는,
    상기 3차원 구조체를 갖는 반도체 기판을 공정 챔버내로 로딩하는 단계;
    상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계;
    상기 플라즈마 상태의 제1 및 제2 소스 가스들의 불순물 원소 이온들 및 희석 원소 이온들을 상기 3차원 구조체에 등방적으로 도핑하는 단계; 및
    상기 반도체 기판을 상기 공정 챔버로 부터 언로딩하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는,
    상기 공정 챔버 외부에서 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시키는 단계; 및
    상기 플라즈마 상태의 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 8 항에 있어서,
    상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는,
    상기 공정 챔버내로 상기 제1 및 제2 소스 가스들을 공급하는 단계; 및
    상기 공정 챔버내에 플라즈마 에너지를 공급하여 상기 제1 및 제2 소스 가스 들을 플라즈마 상태로 변환하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온화율과 같거나 높은 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 1 항에 있어서,
    상기 희석 원소들의 량이 상기 불순물 원소들의 량에 비하여 많은 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 1 항에 있어서,
    상기 희석 원소는 산소, 질소, 실리콘, 게르마늄, 탄소, 불소 및 염소 중에 선택된 적어도 하나를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 제2 소스 가스가 상기 희석 원소로서 산소 및 질소 중에 적어도 하나를 포함하되, 상기 플라즈마 도핑 공정 후에,
    상기 3차원 구조체내 상기 산소 또는/및 질소를 상기 3차원 구조체의 표면으 로 편석시키는 단계; 및
    상기 산소 또는/및 질소가 편석된 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495500B2 (en) 2019-10-21 2022-11-08 Applied Materials, Inc. Horizontal GAA nano-wire and nano-slab transistors

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772935B1 (ko) * 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법
KR100792386B1 (ko) * 2006-09-29 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8004045B2 (en) 2007-07-27 2011-08-23 Panasonic Corporation Semiconductor device and method for producing the same
JP5329865B2 (ja) * 2008-07-31 2013-10-30 パナソニック株式会社 半導体装置及びその製造方法
FR2937463B1 (fr) * 2008-10-17 2010-12-24 Commissariat Energie Atomique Procede de fabrication de composants empiles et auto-alignes sur un substrat
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) * 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) * 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8187928B2 (en) * 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8114721B2 (en) 2009-12-15 2012-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thickness in forming FinFET devices
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
JP2013051221A (ja) * 2009-12-28 2013-03-14 Panasonic Corp 半導体装置の製造方法及びプラズマドーピング装置
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
KR20120107762A (ko) * 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US9006066B2 (en) * 2013-04-26 2015-04-14 Globalfoundries Inc. FinFET with active region shaped structures and channel separation
US9373742B2 (en) * 2014-03-06 2016-06-21 The Regents Of The University Of Michigan Plasma-assisted techniques for fabricating semiconductor devices
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9472574B2 (en) * 2015-01-29 2016-10-18 Globalfoundries Inc. Ultrathin body (UTB) FinFET semiconductor structure
US9722081B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming the same
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050057964A1 (en) * 2003-05-22 2005-03-17 Motorola Inc. Memory with charge storage locations and adjacent gate structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6465287B1 (en) * 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
JPH1012890A (ja) 1996-06-20 1998-01-16 Sony Corp 薄膜半導体装置の製造方法
US7094670B2 (en) * 2000-08-11 2006-08-22 Applied Materials, Inc. Plasma immersion ion implantation process
JP4802364B2 (ja) 2000-12-07 2011-10-26 ソニー株式会社 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法
US20040149219A1 (en) 2002-10-02 2004-08-05 Tomohiro Okumura Plasma doping method and plasma doping apparatus
JP4348925B2 (ja) 2002-10-02 2009-10-21 パナソニック株式会社 プラズマドーピング方法及び装置
KR100568858B1 (ko) * 2003-07-24 2006-04-10 삼성전자주식회사 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
KR100625177B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050057964A1 (en) * 2003-05-22 2005-03-17 Motorola Inc. Memory with charge storage locations and adjacent gate structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495500B2 (en) 2019-10-21 2022-11-08 Applied Materials, Inc. Horizontal GAA nano-wire and nano-slab transistors

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