WO2006087798A1 - 記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置 - Google Patents

記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置

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Tetsu Tanaka
Toshihiko Miyashita
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    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET

Definitions

  • Memory element matrix Method for manufacturing the memory element matrix
  • the present invention relates to a storage element matrix in which DRAM storage elements using fin-type FETs are suitable, suitable for a mixed memory in an LSI, a method for manufacturing the storage element matrix, and the storage element matrix
  • a DRAM memory element matrix using fin-type FETs which can reduce the area and prevent multiple selection of memory elements, a method for manufacturing the memory element matrix
  • the present invention also relates to a semiconductor circuit device using the memory element matrix.
  • 1T-DRAM having a memory element that can be configured by using a vertical double gate transistor has good consistency with a logic process.
  • 1T-DRAM which can be configured with a single vertical double-gate transistor, is expected to reduce the area. Because.
  • the vertical double gate transistor is a region for the MOSFET on the support substrate.
  • MOSFET with two gate electrodes arranged on two sides facing each other with a three-dimensional region of silicon (Si) isolated through a gate insulating film
  • Si silicon
  • MOSFET channel Since the MOSFET channel is controlled, the current between the source and drain during standby can be reduced. Therefore, harmful effects associated with MOSFET miniaturization can be prevented.
  • FIG. 1 is a diagram showing the memory element portion of the 1T-DRAM in Patent Document 1.
  • 1 is a semiconductor piece (semiconductor solid region)
  • 2 is a source electrode
  • 3 is a gate electrode
  • 4A is a first side gate electrode
  • 4B is a second side gate electrode
  • 5 is a drain electrode.
  • the source electrode 2 is formed in a region including the upper surface of the semiconductor piece 1
  • the drain electrode 5 is formed in a region where the semiconductor piece 1 is in contact with the semiconductor substrate, that is, at the bottom of the semiconductor piece 1.
  • the threshold value of the vertical double gate transistor for 1T-DRAM is determined by the charge.
  • the voltage changes.
  • the state in which the threshold is changed and the state in which the threshold is normal can be assigned to the state of the logical value “0” and the logical value T. Therefore, a DRAM circuit can be realized by detecting a change in threshold voltage.
  • Patent Document 1 JP 2003-78026
  • double-gate transistor power is also available as an embedded memory inside LSI.
  • the memory element When using a 1T-DRAM memory element, arrange the memory element using vertical double gate transistors in a matrix and connect the drain region, source region, first side gate electrode, and second side gate electrode. Need to be placed.
  • a drain region and a source region of a storage element using each vertical double gate transistor need to be connected to each other in the column direction or the row direction using a common wiring, but the bit is connected to the electrode at the bottom of the three-dimensional semiconductor region. It was not easy to connect common wiring such as the G-line and the word line.
  • each storage element can hold write information.
  • the drain region, the source region, the first side electrode, and the second storage element of each storage element are simply required. If an insulating region that electrically separates the side electrodes is provided between adjacent memory elements, the area of the matrix increases, and it is not easy to obtain a high-density memory element matrix.
  • the present invention provides a memory element matrix in which memory elements of 1T-DRAM are arranged, which has a high density but does not cause multiple selection, a manufacturing method thereof, and a semiconductor circuit device using the memory element matrix The purpose is to provide.
  • a first invention is a semiconductor region formed on an insulating support substrate, a memory element formed in the semiconductor region, and formed between the semiconductor regions.
  • a memory element matrix is provided in which memory elements each having an insulating region to be insulated are arranged in a matrix state.
  • the storage element includes a source region formed on the upper surface of the semiconductor region, a drain region formed on the upper surface of the semiconductor region, and a first side surface of the semiconductor region via the gate insulating film, A front gate region disposed so as to separate the drain region and a second side surface of the semiconductor region facing the first side surface are disposed so as to separate the source region and the drain region via a gate insulating film. And a rear gate area.
  • the memory element is characterized in that the back gate region is shared with the memory element adjacent in the row direction.
  • the bit line connected to the drain region and the source line connected to the source region are activated, and the front gate line connected to the front gate region is activated, Activated bit lines and source line lines, and activated Only the storage elements connected to both of the front gate lines are activated.
  • the back gate line connected to the back gate region is activated, writing to only the activated storage element among the storage elements sharing the back gate region is possible due to the operation of the storage element. Done.
  • the second invention provides a first semiconductor region row in which the first semiconductor regions on the insulating support substrate are arranged in the column direction, and a memory formed on the first semiconductor region.
  • a storage element matrix is provided that includes an insulating region formed therebetween to insulate a storage element, a front gate line, a planar gate line, a bit line, and a source line line.
  • the memory element matrix is formed by sequentially arranging two rows of the first semiconductor region columns and one row of the second semiconductor region columns in the row direction.
  • the memory element is sandwiched between the source region formed on the upper surface of the first semiconductor region, the drain region formed on the upper surface of the first semiconductor region, and the first semiconductor region and the second semiconductor region.
  • a front gate region disposed so as to separate the source region and the drain region via a gate insulating film on the first side surface of the first semiconductor region, the first semiconductor region, and the first semiconductor region.
  • a back surface gate disposed between the body region and a second side surface of the first semiconductor region opposite to the first side surface with a gate insulating film therebetween to separate the source region and the drain region. And a territory.
  • the memory element shares the back electrode with the memory element adjacent in the row direction.
  • the front gate line extends along the column direction and connects the front gate regions of the memory elements in the column direction.
  • the back gate line extends along the column direction, and connects the back gate regions of the memory elements in the column direction.
  • the bit line extends in the row direction and connects the drain regions of the memory elements in the row direction.
  • the source line line extends in the row direction and connects the source regions of the memory elements in the row direction.
  • a semiconductor region column in which two columns of memory elements are formed and a semiconductor region column in which no memory elements are formed are sequentially and continuously arranged in the row direction.
  • a semiconductor region row in which two rows of memory elements are formed Is sandwiched between semiconductor regions in which no memory element is formed.
  • the front gate region of the memory element is disposed between the semiconductor region where the memory element is formed and the semiconductor region where the memory element is not formed.
  • the back gate region of the memory element is disposed between the semiconductor regions where the memory element is formed and is shared by the memory elements adjacent in the row direction.
  • bit line and source line line extending in the row direction are activated and the front gate line extending in the column direction is activated
  • the activated bit line and source line line are activated. Only the storage elements connected to both the front gate lines thus formed are activated.
  • the back gate line is activated, writing is performed only to the activated storage element among the storage elements sharing the back gate region connected to the back gate line in the operation of the storage element.
  • a third invention is formed between a semiconductor region and a plurality of memory elements formed in a matrix state in a lattice-like semiconductor region and a semiconductor region on an insulating support substrate.
  • a storage element matrix including an insulating region for insulating the storage element, a front gate line, a back gate line, a bit line, and a source line line.
  • the storage element includes a source region disposed on the upper surface of the semiconductor region and at the intersection of the lattices, a drain region disposed on the lattice line in the column direction and the upper surface of the semiconductor region, and the semiconductor
  • a gate insulating film is provided on a first side surface of the region with a gate insulating film interposed therebetween so as to separate the source region and the drain region, and a second side surface of the semiconductor region facing the first side surface.
  • a back gate region disposed so as to separate the source region and the drain region.
  • the storage element shares the source region or the drain region with the storage element adjacent in the column direction.
  • the storage element shares the front gate region or the back gate region with the storage element adjacent in the row direction.
  • the front gate line extends along the column direction and connects the front gate region of each of the memory elements in the semiconductor region.
  • the back gate line extends in the row direction and connects the back gate region of each storage element in the row direction.
  • the bit line extends along the column direction and connects the drain region of each of the memory elements of the semiconductor region.
  • the power source line is connected to the semiconductor region. And extending along a grid line in the row direction, and connecting the source regions of the storage elements in the row direction! /.
  • the memory element adjacent to the memory element in the column direction shares the source region or the drain region, and the memory element adjacent to the memory element in the row direction is the front gate region. Or share the back gate area.
  • bit line extending in the column direction is activated and the source line line extending in the row direction is activated
  • a plurality of memory in the column direction are connected to both the source line line and the bit line.
  • a voltage is applied to the element.
  • the front gate line extending in the row direction is activated, the memory connected to the activated front gate line among the plurality of memory elements to which a voltage is applied between the source region and the drain region is stored. Only the element is activated.
  • the multiple selection of the storage elements does not occur, and the storage elements adjacent to the storage elements in the row direction share the back gate region. Therefore, the first invention provides a high-density memory element matrix.
  • the activated bit line and source line line are activated.
  • the memory elements connected to both of the activated front gate lines are limited to one, and multiple selection of memory elements does not occur.
  • the memory element matrix has a high density.
  • the source line and the bit line extend in the row direction, they can be formed with the same wiring layer. Further, since the back gate region and the front gate region extend in the column direction, they can be formed with the same wiring layer.
  • the activated bit line when the bit line extending in the row direction and the source line line extending in the column direction are activated and the front gate line extending in the row direction is activated, the activated bit line.
  • the memory elements connected to both the source line line and the activated front gate line are narrowed down to one, so that multiple selection of memory elements does not occur.
  • the memory elements adjacent to the memory elements in the row direction share the back gate region, the front gate region, and the drain region, the memory element matrix is further dense.
  • FIG. 1 is a diagram showing a memory element portion of a 1T-DRAM disclosed in Patent Document 1.
  • FIG. 2 is a diagram showing a dynamic random access memory (DRAM) memory element, that is, a so-called IT-DRAM memory element composed of a single metal oxide semiconductor field effect transistor (MOSFET).
  • DRAM dynamic random access memory
  • IT-DRAM single metal oxide semiconductor field effect transistor
  • FIG. 3 is a circuit diagram showing a memory element matrix in which the memory elements of FIG. 2 are arranged on a matrix.
  • FIG. 4 is a plan view of FIG. 4A, a cross-sectional view of FIG. 4B, and a cross-sectional force of FIG. 4C.
  • FIG. 4A is a plan view of FIG. 4A, a cross-sectional view of FIG. 4B, and a cross-sectional force of FIG. 4C.
  • FIG. 5 is a diagram showing a manufacturing process of the memory element matrix of Example 1.
  • FIG. 6 is a diagram showing manufacturing steps of the memory element matrix of Example 1.
  • FIG. 7 is a diagram showing a manufacturing process of the memory element matrix of Example 1.
  • FIG. 8 is a diagram showing a manufacturing process of the memory element matrix of Example 1.
  • Fig. 9 is a diagram showing a memory element matrix according to the second embodiment, which includes Fig. 9A, Fig. 9B, Fig. 9C, Fig. 9D, and Fig. 9E.
  • FIG. 10 is a diagram showing a manufacturing process of the memory element matrix of Example 2.
  • FIG. 11 is a diagram showing manufacturing steps of the memory element matrix of Example 2.
  • FIG. 12 is a diagram showing manufacturing steps of the memory element matrix of Example 2.
  • FIG. 13 is a plan view showing a memory element matrix according to Example 3.
  • FIG. 14 is a circuit block diagram of a semiconductor memory device using the memory element matrix of Example 1.
  • FIG. 15 is a circuit block diagram of a semiconductor memory device using the memory element matrix of Example 2 and Example 3.
  • FIG. 16 shows a mixed memory of the semiconductor memory device of FIG. 14 and the semiconductor memory device of FIG. This is a diagram showing the LSI used!
  • Example 1 Example 1, Example 2, Example 3, and Example 4 of the present invention will be described.
  • Example 1 Example 1
  • Figure 2 shows a single MOSFET (metal
  • FIG. 2 is a diagram showing a dynamic random access memory (DRAM) memory element, a so-called IT-DRAM memory element, which is powered by an oxide semiconductor field effect transistor.
  • DRAM dynamic random access memory
  • IT-DRAM memory element which is powered by an oxide semiconductor field effect transistor.
  • 2 includes FIG. 2A and FIG. 2B.
  • FIG. 2A is a perspective view of the memory element
  • FIG. 2B is a cross-sectional view of the memory element taken along the plane shown in the perspective view of FIG. 2A.
  • the memory element in FIG. 2 constitutes the memory element of Example 1.
  • the memory element in FIG. 2 is a memory element using fin-type FETs proposed by the applicant, and the applicant has applied for a patent for the memory element in FIG. 2 (Patent Document 2: Japanese Patent Application 2004). -141876).
  • the fin type FET is a MOSFET formed in a three-dimensional isolated region by providing a three-dimensional isolated region of a semiconductor on an insulating support substrate using a SOKSilicon on insulator) substrate.
  • a source region is formed in a region including the first side surface of the three-dimensional isolated region.
  • a drain region is formed in a region including the second side surface facing the first side surface of the three-dimensional isolated region.
  • a band-shaped gate electrode is formed on the third side surface, the fourth side surface, and the upper surface of the three-dimensional isolated region via a gate insulating film and separates the source region and the drain region. Therefore, the fin FET channel is parallel to the support substrate.
  • 10 is a semiconductor portion of an SOI (silicon on insulator) substrate
  • 11 is an insulating layer portion of the SOI substrate
  • 12 is a three-dimensional region of silicon (Si)
  • 13 is a gate insulating film
  • 14A is A front gate electrode
  • 14B is a back gate electrode
  • 15 is a source region
  • 16 is a drain region.
  • the three-dimensional region 12 of silicon (Si) is formed by etching the silicon layer portion of the SOI substrate by anisotropic etching using a rectangular pattern as a mask.
  • the source region 15 is provided in a partial region of the three-dimensional region 12 that mainly includes and also includes a part of the upper surface portion.
  • 2 has a drain region 16 in a partial region of the three-dimensional region 12 including the second side surface facing the first side surface and including a part of the upper surface portion.
  • the memory element of FIG. 2 has a front gate electrode 14A on the third side face through a gate insulating film.
  • the memory element in FIG. 2 has a back gate electrode 14B on the third side surface facing the third side surface via a gate insulating film.
  • the source region 15 and the drain region 16 are separated by the front gate electrode 14A and the back gate electrode 14B. That is, the storage element in FIG. 2 is a storage element using a so-called fin-type FET.
  • the gate electrode of a normal fin-type FET is disposed in a strip shape as a single piece across the two side surfaces and the upper surface. Therefore, the configuration of the storage element of FIG. 2 is different from that of the normal fin-type FET in that the gate electrode force of the storage element of FIG. 2 is separated from the front gate electrode and the back gate electrode. For the source region and the drain region, the configuration of the normal fin-type FET and the memory element in FIG. 2 is the same.
  • the double gate transistor power drain electrode of FIG. 1 is provided at the bottom of the semiconductor piece, whereas the source region 15 and the drain region 16 of the memory element of FIG. Therefore, the double gate transistor in FIG. 1 and the memory element in FIG. 2 have different configurations. Therefore, the memory element of FIG. 2 is different in that the wiring connection to the source region 15 and the drain region 16 can be easily performed from the upper surface of the three-dimensional region 12.
  • FIG. 3 is a circuit diagram showing a memory element matrix in which the memory elements in FIG. 2 are arranged in a matrix state.
  • 20 is a bit line (hereinafter referred to as BL line)
  • 21 is a front gate common line (hereinafter referred to as FG line)
  • 22 is a rear gate common line (hereinafter referred to as BG line)
  • 23 is a storage element
  • 24 Indicates source line (hereinafter referred to as SL line).
  • the storage element 23 represents the storage element of FIG.
  • the reason why the symbol representing the memory element 23 is the same as the symbol representing the MOSFET is that the memory element 23 has a source region, a drain region, and a gate electrode because the configuration uses a fin-type FET. It is.
  • the storage element 23 is similar to the fin-type FET in that conduction between the source region and the drain region of the storage element 23 is controlled by applying a voltage to the gate electrode of the storage element 23. It is because it has a function.
  • the gate electrode is composed of a front gate region and a back gate region, and the memory element 23 has a function of conducting the source region and the drain region when a voltage is applied to one of the gate electrodes. So, it is different from normal fin type FET.
  • a state where holes are accumulated around the back gate region that is, a state where the storage element 23 has high conductivity can be set to a T state, for example.
  • a state in which holes are not accumulated around the back gate region that is, a state in which the memory element has low conductivity can be set to, for example, a “0” state.
  • the storage element 23 has a force data storage function using one fin type FET, and functions as a storage element of 1T-DRAM.
  • the BL line 20 is a common line that connects the drain regions of the plurality of storage elements 23 arranged in the column direction or the row direction.
  • the FG line 21 is a common line that connects the front gate regions of the plurality of storage elements 23.
  • the BG line 22 is a common line that connects the back gate regions of the plurality of storage elements 23.
  • the SL line 24 is a common line connecting the source regions of the plurality of storage elements 23.
  • the SL line 24 is connected to a fixed potential such as a ground potential.
  • the writing is performed! /, And in this case, the storage element 23 is activated by both the selected FG line 21 and the selected BL line 20. And select the BG line to be connected to the memory element 23 that has been activated. Thereafter, by setting the potentials of the BL line 20, the FG line 21, and the BG line 22 in accordance with the state in which writing is desired, the desired state of the storage element 23 can be obtained.
  • the memory element 23 is in a “0” state, and the conductivity of the memory element 23 is lowered.
  • the memory element 23 when writing is performed with the potential of the BG line set to a negative potential, the memory element 23 is in the T state, and the conductivity of the memory element 23 is increased. Note that the potential of the BG line must be a negative potential in order to maintain the writing state after the writing is completed.
  • the potential of the BG line is The memory element 23 connected to both the selected FG line 21 and the selected BL line 20 is activated in the state of the source potential. Therefore, when the conductivity of the activated storage element 23 is high, the potential of the BL line 20 is lower than the potential of the reference BL line 20, while the conductivity of the activated storage element 23 is low. When is low, the potential of the BL line 20 is higher than the potential of the reference BL line 20. As a result, by comparing the potential of the selected BL line 20 with the potential of the reference BL line 20, it is possible to determine whether the memory element 23 is in the state of force '0', which is the T state.
  • the potential of the BG line is in a minus potential state, so that the T writing state is obtained.
  • the voltage applied to the BL line 20 is very low compared to the write state, almost no write is performed during the read operation.
  • the memory elements in FIG. 2 are arranged in a matrix state to form a memory element matrix, as shown in FIG. 3, one memory element is activated by activating common lines such as FG lines and BL lines. Therefore, the area connected to the common line of the storage element in FIG. 2, for example, the front gate area connected to the FG line, the source area connected to the BL line, etc., corresponds to the corresponding area of the adjacent storage element. Is preferably electrically insulated. For example, if the front gate region of two or more storage element arrays is activated when the FG line is selected, it is not easy to prevent multiple selection of storage elements.
  • the front gate Electrical isolation between the region and the back gate region is maintained.
  • the element isolation region, the drain region on the fin region (region connected to the BL line), the front gate region and the rear gate region, the source region on the fin region (region connected to the SL line) When the memory element and the element isolation region are arranged so that these regions are repeatedly arranged in the order of the front gate region, the rear gate region, and the drain region (region connected to the BL line) on the fin region, The electrical insulation of the drain region is maintained.
  • the source region is shared by two memory elements adjacent in the column direction, but the source electrode is connected to the SL line having a fixed potential and does not contribute to the selection of the memory element. It does not need to be maintained for each force memory element.
  • the width of the element isolation region, front gate region and back gate region, source region, drain region, and fin region are all formed with the minimum line spacing (fine pitch) used in photolithography technology.
  • the minimum line spacing of 4 times, so-called 4F is the repeat pitch.
  • FIG. 4 is a plan view of FIG. 4A, a cross-sectional view of FIG. 4B, and a cross-sectional view force of FIG. 4C.
  • 30 is a BG line
  • 31 is an FG line
  • 32 is a BL line
  • 33 is an SL line
  • 34 is a three-dimensional isolated region of silicon in which a memory element is formed, that is, a so-called fin Region 35 is a dummy fin region in which no memory element is formed
  • 36 is a front gate region
  • 37 is a back gate region
  • 38 is an insulating layer of an SOI substrate, a so-called BOX (Burred Oxide) layer
  • 39 is a back gate.
  • BG contact Contact window to region 37
  • FG contact Contact window to front gate region 36
  • SL contact contact window to the source region of the memory element
  • Reference numeral 42 denotes a contact (hereinafter referred to as a BL contact) to the drain region of the memory element.
  • FIG. 4A is a plan view illustrating a memory element matrix according to the first embodiment.
  • the fin region 34 is a three-dimensional isolated region of silicon having a rectangular parallelepiped shape, and is formed on the BOX layer of the SOI substrate.
  • Two memory elements are formed in the fin region 34. That is, the fin region 34 includes two front gate regions 36 and two rear surfaces so that the two memory elements in FIG. 2 have the same configuration as the surfaces on which the source regions are formed face to face.
  • a gate region 37, two drain regions, and one source region common to the two storage elements are formed. That is, the source region exists in the center of the upper surface of the fin region 34.
  • the front gate region 36 exists on one long side of the upper surface of the rectangular fin region 34 so as to separate the drain region and the source region.
  • the back gate region 37 exists on the other long side of the upper surface of the rectangular fin region 34 so as to separate the drain region and the source region. So The front gate region 36 and the back gate region 37 are in contact with the side surfaces of the fin region 34 via a gate insulating film.
  • the area on the plane of the fin region in FIG. 4 can be reduced compared to the area on the plane in which the two fin regions in FIG. 2 are arranged. it can.
  • the dummy fin region 35 is a three-dimensional silicon isolated region having a rectangular parallelepiped shape, and is formed on the BOX layer of the SOI substrate. In the dummy fin region 35, only the source region exists on the upper surface at the center of the dummy fin region 35.
  • the storage element matrix in FIG. 4A has a fin region row in which fin regions 34 are arranged in the column direction, and a dummy fin region row in which dummy fin regions 35 are arranged in the column direction.
  • the storage element matrix in FIG. 4A is configured by alternately arranging two fin region columns and one dummy fin region column 35 in the row direction.
  • An insulating material such as a silicon oxide film is sandwiched between the fin regions 34 arranged in the column direction to form an element isolation region.
  • the dummy fin region row also serves as an element isolation region that separates two consecutive fin region rows.
  • the front gate region 36 exists at a position sandwiched between the dummy fin region row and the fin region row. Further, the back gate region 37 exists between the fin region rows. Then, the back gate region 37 is shared by adjacent storage elements. On the other hand, the front gate region 36 is separated for each memory element.
  • the BG line 30 extends in the column direction, and the back gate region 37 of the memory element constituting the memory element matrix is connected along the column direction by the BG contact 39.
  • the FG line 31 extends in the column direction, and the front gate regions 36 of the memory elements constituting the memory element matrix are connected along the column direction by the FG contacts 40.
  • the BL line 32 extends in the row direction, and the BL contact 42 connects the drain regions of the memory elements constituting the memory element matrix in the row direction.
  • the SL line 33 extends in the row direction, and an SL contact 41 connects the source region of the storage element constituting the storage element matrix and the source region of the dummy fin region in the row direction.
  • FIG. 4B is a cross-sectional view of the memory element matrix AA according to the first embodiment.
  • the BG line 30 and the back gate region 37 are connected by contact at the BG contact 39 portion.
  • the FG line 31 and the front gate region 36 are connected by contact at the FG contact 40 portion.
  • the FG line 36 and the BG line 30 are simultaneously formed by the first wiring layer.
  • the FG line 31 and BG line 30 extend in a direction perpendicular to AA and the cross section.
  • the dummy fin region 35, front gate region 36, fin region 34, back gate region 37, fin region 34, and front gate region 36 are arranged in that order in the direction parallel to the AA 'cross section. Has been.
  • FIG. 4C is a cross-sectional view of the memory element matrix BB according to the first embodiment.
  • the BL line 32 and the drain region of the memory element are connected to each other at the BL contact 42 portion through a contact hole.
  • the BL line 32 extends in a direction parallel to the BB ′ cross section.
  • the SL line 33 and the source region of the memory element are connected to each other through the contact hole at the SL contact 41 portion.
  • the SL line 33 and the BL line 32 are formed of the second wiring layer.
  • the SL line 33 extends in a direction parallel to the BB ′ cross section.
  • the dummy fin region 35, the insulating region 43, the fin region 34, the insulating region 43, the fin region 34, and the insulating region 43 are arranged in that order in the direction parallel to the BB ′ cross section.
  • the repetition pitch of the memory element matrix according to Example 1 shown in FIG. 4A is as follows.
  • a dummy fin region, a front gate region, a fin region, a back gate region, a fin region, and a front gate region are repeatedly arranged in this order.
  • the element isolation region, drain region (connected to the BL line), front gate region and back gate region, source region, front gate region and back gate region, and drain region are repeated in this order. It is placed back.
  • the widths of the element isolation region, front gate region and back gate region, source region, drain region, dummy fin region, and fin region are all the minimum line spacing (fine pitch) used in photolithography technology.
  • the minimum line spacing of 6 times, so-called 6F is the repeated pitch.
  • the area will contain a 4-bit storage element. In other words, the area per 1-bit storage element is 9F2.
  • the knock gate electrode region in the row direction, is shared by adjacent memory elements, and the element isolation region on the back gate electrode region side is removed, so that the memory element matrix in the row direction
  • the area occupied by the memory element matrix of Embodiment 1 can be reduced.
  • FIG. 5, FIG. 6, FIG. 7, and FIG. 8 are diagrams showing manufacturing steps of the memory element matrix of Example 1.
  • FIG. 5 includes FIG. 5A, FIG. 5B, FIG. 5C, FIG. 5D, FIG. 5E, and FIG.
  • 50 is the resist pattern
  • 51 is the BOX layer of the SOI substrate
  • 52 is the silicon layer of the SOI substrate
  • 53 is the insulating layer
  • 54 is the fin region
  • 55 is the dummy fin region
  • 56 is the gate insulating film.
  • 57 are polysilicon (P-Si) layers, respectively.
  • FIG. 5A shows a cross-sectional view
  • FIG. 5B shows a perspective view
  • An insulating layer 53 is deposited on the silicon layer 52 of the SOI substrate by a CVD method, and a resist pattern 50 is formed on the insulating layer 53 by photolithography. It is the figure which showed the place formed with the technique.
  • the SOI substrate is composed of a silicon substrate, a BOX layer 51 on the silicon substrate, and a silicon layer 52 on the BOX layer 51.
  • the thickness of the BOX layer 51 is, for example, about lOOnm, and the thickness of the silicon layer is 50nm. It is desirable that the degree.
  • the thickness of the insulating layer 51 is preferably about lOOnm.
  • the resist pattern 50 is rectangular, and for example, it is desirable that the long side is about 210 nm and the short side is about 30 nm.
  • FIG. 5C is a cross-sectional view
  • FIG. 5D is a perspective view.
  • the following steps are performed to form the fin region 54 and the dummy fin region 55. is there.
  • a process of etching the insulating layer 53 by anisotropic etching using the resist pattern 50 as a mask is performed.
  • the silicon layer 52 is etched by anisotropic etching. By etching the silicon layer 52, a fin region 54 and a dummy fin region 55 which are three-dimensionally isolated regions of silicon on the BOX layer 51 are formed.
  • FIG. 5E shows a cross-sectional view
  • FIG. 5F shows a perspective view
  • the following steps are performed to deposit a polysilicon (P-Si) layer 57.
  • the gate insulating film 56 is formed by a thermal oxidation method.
  • polysilicon by CVD method A (P-Si) layer 57 is deposited.
  • the gate insulating film 56 is preferably about 5 nm
  • the polysilicon (P-Si) layer 57 is preferably about lOOnm.
  • FIG. 6 includes FIG. 6A, FIG. 6B, FIG. 6C, FIG. 6D, FIG. 6E, and FIG.
  • 51 is the BOX layer of the SOI substrate
  • 53 is the insulating layer
  • 54 is the fin region
  • 55 is the dummy fin region
  • 56 is the gate insulating film
  • 57 is the polysilicon (P-Si) layer
  • 58 is A front gate region
  • 59 is a back gate region
  • 60 is an insulating layer.
  • FIG. 6A shows a cross-sectional view
  • FIG. 6B shows a perspective view
  • the following steps are performed to etch the polysilicon (P-Si) layer 57: FIG.
  • a process of flattening the silicon (P-Si) layer 57 is performed by CMP (chemical mechanical polishing).
  • CMP chemical mechanical polishing
  • the polysilicon (P-Si) layer 57 is planarized by isotropic etching so as to have a height similar to the height of the upper surface of the fin region 54 or the dummy fin region 55.
  • FIG. 6C is a cross-sectional view
  • FIG. 6D is a perspective view, and shows the process of forming the front gate region 58 and the back gate region 59 by performing the following steps after the process of FIGS. 6A and 6B is completed.
  • a rectangular resist pattern is formed on a flat polysilicon (P-Si) layer by photolithography technology.
  • the silicon (P-Si) layer 57 is etched by anisotropic etching to form a front gate region 58 and a back gate region 59.
  • FIG. 6E shows a cross-sectional view
  • FIG. 6F shows a perspective view
  • 6E and FIG. 6F are views showing a state where the step of depositing the insulating layer 60 is performed by the CVD method.
  • FIG. 7 includes FIG. 7A, FIG. 7B, FIG. 7C, FIG. 7D, FIG. 7E, and FIG.
  • 51 is the BOX layer of the SOI substrate
  • 53 is the insulating layer
  • 54 is the fin region
  • 55 is the dummy fin region
  • 56 is the gate insulating film
  • 58 is the front gate region
  • 59 is the back gate region
  • 60 Indicates an insulating layer
  • 61 indicates a BG line
  • 62 indicates an FG line
  • 63 indicates an interlayer insulating layer.
  • FIG. 7A is a cross-sectional view
  • FIG. 7B is a perspective view.
  • FIG. 7B is a diagram illustrating a process of etching the insulating layer 60 by performing the following processes after the processes of FIGS. 6E and 6F are completed.
  • a step of flattening the insulating layer 60 is performed by CMP.
  • the height of the insulating layer 60 is set to the same height as the top surfaces of the front gate region 58 and the back gate region 59 by isotropic etching.
  • FIG. 7C is a cross-sectional view
  • FIG. 7D is a perspective view.
  • FIG. 7C is a diagram illustrating a process of etching a polysilicon (P-Si) layer by performing the following processes after the processes of FIGS. 7A and 7B.
  • a polysilicon (P-Si) layer is deposited by CVD on the top surfaces of the front gate region 58, the back gate region 59, and the insulating layer 60, and a rectangular resist pattern is formed on the polysilicon (P-Si) layer by photolithography. Formed by fee technology.
  • the thickness of the polysilicon (P-Si) layer is preferably about 50 nm, for example.
  • the polysilicon (P-Si) layer is etched by anisotropic etching using the resist pattern as a mask.
  • the BG line 61 and the FG line 62 are formed by etching the polysilicon (P-Si) layer using the resist pattern as a mask.
  • the front gate region 58 and the FG line 62 are connected by contact at the FG contact 40 in FIG. 4A.
  • the back gate region 59 and the BG line are connected by contact at the BG contact 39 in FIG. 4A.
  • FIG. 7E shows a cross-sectional view
  • FIG. 7F shows a perspective view.
  • an interlayer insulating layer 63 is deposited by the CVD method.
  • FIG. 7E and FIG. 7F are views showing a process in which the interlayer insulating film 63 is subsequently flattened by the CMP method.
  • FIG. 8 includes FIG. 8A, FIG. 8B, FIG. 8C, and FIG. 8D.
  • 51 is the BOX layer of the SOI substrate
  • 53 is the insulating layer
  • 54 is the fin region
  • 55 is the dummy fin region
  • 56 is the gate insulating film
  • 58 is the front gate region
  • 59 is the back gate region.
  • 60 is an insulating layer
  • 61 is a BG line
  • 62 is an FG line
  • 63 is an interlayer insulating layer
  • 64 is a BL contact
  • 65 is an SL contact
  • 66 is a BL line
  • 67 is an SL line.
  • FIG. 8A is a cross-sectional view
  • FIG. 8B is a perspective view, and shows the process of filling tungsten (W) in the contact hole by performing the following process after the process of FIGS. 7E and 7F. is there.
  • contact holes are formed in the interlayer insulating layer 63 for the source and drain regions of the fin region 54.
  • a metal layer for example, a tungsten layer is formed by a CVD method or a sputtering method.
  • the thickness of the tungsten (W) layer is preferably about 20 nm.
  • the tungsten (W) layer on the interlayer insulating layer 63 is polished by CMP, and tungsten (W) other than tungsten (W) in the contact hole is removed. That is, tungsten (W) is embedded in the contact hole.
  • the source region and the SL line 67 are connected by tungsten (W) in the contact hole formed in the BL contact 64 portion.
  • the drain region and the BL line 66 are connected to the tundant in the contact hole formed in the SL contact 65 portion.
  • the metal layer may be aluminum (AL) or copper (CU).
  • FIG. 8C is a cross-sectional view
  • FIG. 8D is a perspective view, and shows the process of forming tungsten (W) wiring by performing the following steps after the process of FIGS. 8A and 8B is completed.
  • a metal layer for example, a tungsten (W) layer is formed by a CVD method or a sputtering method.
  • a rectangular resist pattern is formed on the tungsten (W) layer.
  • the tungsten (W) layer is etched using the resist pattern as a mask to form a tungsten (W) wire.
  • the wiring that contacts the source region is the BL line 66.
  • the wiring that contacts the drain region is the SL line 67.
  • the memory element matrix of Example 1 is formed by memory elements formed in the fin region.
  • the memory element matrix of Example 1 has BL lines, SL lines, FG lines, and BG lines.
  • the memory element has a source region, a drain region, a front gate region, and a back gate region.
  • the back gate region is shared with the storage elements adjacent in the row direction.
  • the source area is shared with the storage elements adjacent in the column direction.
  • the BL line and the SL line extend in the row direction and are connected to the source region and drain region of each memory element arranged in the row direction.
  • the FG line and the BG line extend in the column direction. It extends and is connected to the front gate region and the back gate region of each memory element arranged in the column direction.
  • both the activated BL line and the activated FG line are connected.
  • the storage element is confined to one storage element that exists at the intersection of the FG line and the BL line, and only that storage element is activated.
  • the stored information 1S activated storage element force is also read.
  • the BG line is applied to a negative potential or a 0 V potential depending on the state to be written. Therefore, since the back gate region to which the BG line is connected is shared by the adjacent memory elements, a voltage is applied to the back gate regions of the memory elements for two columns.
  • a voltage is applied between the source region and the drain region of the memory element, and a voltage is applied to the front gate region, so that a voltage is applied between the source region and the drain region. It is necessary that the current is flowing.
  • the memory element matrix of the first embodiment does not cause multiple selection and has a high density, the memory element matrix of the first embodiment is suitable for an LSI embedded memory.
  • the memory element matrix of the second embodiment is configured by memory elements similar to the memory elements according to the first embodiment. However, the memory element according to Example 2 is different from the adjacent memory element in that it shares a back gate region, a source region, a front gate region, and a drain region.
  • FIG. 9 is a diagram illustrating a memory element matrix according to the second embodiment, which includes FIG. 9A, FIG. 9B, FIG. 9C, FIG. 9D, and FIG.
  • 70 is an SL line
  • 71 is a BG line
  • 72 is an FG line
  • 73 is a BL line
  • 74 is a three-dimensional isolated region of silicon in which a memory element is formed, that is, a so-called fin region 75 is the back gate region
  • 76 is the front gate region
  • 77 is a contact window to the source region of the storage element, that is, SL contact
  • 78 is a contact to the back gate region of the storage element, that is, BG contact
  • 79 is a contact window to the front gate region of the storage element, that is, an FG contact
  • 80 is a contact window to the drain region of the storage element, that is, a BL contact.
  • FIG. 9A is a plan view showing a memory element matrix according to the first embodiment.
  • the fin region 74 is a three-dimensional isolated region of silicon having a rectangular parallelepiped shape having long sides in the column direction, and is formed on the BOX layer of the SOI substrate.
  • storage elements are continuously arranged in the column direction to form a storage element array.
  • the memory element array is continuously arranged in the column direction with the memory element of FIG. 2 facing the surface where the source region is formed or the surface where the drain region is formed. It is the same as connecting.
  • the memory element matrix in FIG. 9 is configured by continuously arranging memory elements formed in the fin region 74 in the row direction.
  • the source region and the drain region of the memory element exist on the upper surface of the fin region 74 and are alternately arranged in the column direction. Further, the memory element shares a source region or a drain region with a memory element adjacent in the column direction.
  • the front gate region 76 of the memory element exists on the side surface of one long side of the rectangular fin region 74 so as to separate the drain region and the source region.
  • the back gate region 75 of the memory element is present on the side surface on the other long side of the rectangular fin region 74 so as to separate the drain region and the source region.
  • the front gate region 76 and the back gate region 75 of the memory element are in contact with the side surfaces of the fin region 74 via a gate insulating film. Further, the memory element shares the front gate region 76 and the front gate region 75 with the memory element adjacent in the row direction.
  • the BG line 71 extends in the column direction, and the back gate region of the memory element constituting the memory element matrix is connected along the column direction by the BG contact 78.
  • the FG line 72 extends in the row direction, and the front gate regions of the memory elements constituting the memory element matrix are connected along the row direction by the FG contacts 79.
  • the BL line 73 extends in the column direction, and a BL contact 80 connects the drain regions of the storage elements constituting the storage element matrix in the column direction.
  • the SL line 70 extends in the row direction, and an SL contact 77 connects the source regions of the storage elements constituting the storage element matrix in the row direction.
  • the fin region in which the memory element of FIG. The area occupied by the memory element matrix Can be reduced.
  • the memory element matrix in FIG. 9 since the shared portion between the memory elements is increased, the area occupied by the memory element matrix can be further reduced.
  • FIG. 9B is a diagram showing a cross-sectional view along AA, line AA shown in FIG. 9A.
  • the BG line 71 is a second layer wiring, and the BG line 71 and the back gate region 75 are connected to each other at a BG contact 78 portion through a contact hole.
  • the BG line 71 extends in a direction perpendicular to the AA ′ cross section.
  • the FG line 72 is a third layer wiring, and the FG line 72 and the front gate region 76 are connected to each other through a contact hole in the FG contact 79 portion.
  • the FG line 72 extends in a direction parallel to the AA and cross section.
  • the BL line 73 is a fourth layer wiring.
  • the BL line 73 extends in a direction perpendicular to the AA ′ cross section.
  • the front gate region 76, the fin region 74, the back gate region 75, and the fin region 74 are repeatedly arranged in this order in the direction parallel to the AA and the cross section.
  • FIG. 9C is a view showing a BB ′ cross-sectional view along the line BB, shown in FIG. 9A.
  • the SL line 70 is a first layer wiring, and the source region on the upper surface of the SL line 70 and the fin region 74 is connected to the SL contact 77 through a contact hole.
  • the SL line 70 extends in a direction parallel to the BB ′ cross section.
  • the BG line 71 as the second layer wiring is in the upper layer of the SL line and extends in the direction perpendicular to the BB ′ cross section.
  • the BL line 73 which is the fourth layer wiring is further above the BG line 71 and extends in a direction perpendicular to the BB ′ cross section.
  • the fin region 74 extends in a direction perpendicular to the BB ′ cross section.
  • the fin region 74 and the insulating region are repeatedly arranged in that order in the direction parallel to the BB ′ cross section.
  • FIG. 9D is a diagram showing a DD and a cross-sectional view along the line DD shown in FIG. 9A.
  • the BL line 73 and the drain region on the upper surface of the fin region are connected via a contact hole.
  • the BL line 73 extends in a direction parallel to the DD ′ cross section.
  • the FG line 72 extends in a direction perpendicular to the DD ′ cross section.
  • the SL line 70 extends in a direction perpendicular to the DD ′ cross section.
  • the fin region 74 extends in a direction parallel to the DD ′ cross section.
  • FIG. 9E is a diagram showing a cross-sectional view taken along the line EE ′ shown in FIG. 9A.
  • the FG line 72 and the front gate region 76 are connected via a contact hole at the FG contact 79 portion.
  • the FG line 72 extends in a direction perpendicular to the EE ′ cross section.
  • SL line 70 is EE ' It extends in a direction perpendicular to the cross section.
  • the front gate region 76 and the insulating region are repeatedly arranged in that order in a direction parallel to the EE ′ cross section.
  • the repetition pitch of the memory element matrix according to Example 2 shown in FIG. 9A is as follows.
  • the fin region, the front gate region, the fin region, and the back gate region are repeatedly arranged in this order.
  • the drain region (connected to the BL line), the front gate region and the back gate region, the source region, the front gate region and the back gate region are repeatedly arranged in this order.
  • the width of the element isolation region, front gate region and back gate region, source region, drain region, and fin region are all formed with the minimum line spacing (fine pitch) used in photolithography technology.
  • the minimum line spacing of 4 times, so-called 4F
  • FIG. 10, FIG. 11, and FIG. 12 are diagrams showing the manufacturing process of the memory element matrix of the second embodiment.
  • First comparing the manufacturing process of the memory element matrix of Example 1 and the manufacturing process of the memory element of Example 2, it is shown in FIGS. 5A, 5B, 5C, 5D, 5E, 5F, 6A, and 6B.
  • the manufacturing process is the same up to the end of the manufacturing process shown in FIGS. 6C and 6D.
  • 85 is the BOX layer of the SOI substrate
  • 90 is the insulating layer
  • 86 is the fin region
  • 89 is the gate insulating film
  • 87 is the front gate region
  • 88 is the back gate region
  • 91 is the insulating layer for element isolation
  • 92 Denotes a SL line
  • 93 denotes a contact hole for connecting the SL line 92 and the source region of the storage element.
  • FIG. 10A is a cross-sectional view
  • FIG. 10B is a perspective view
  • FIG. 10C is a cross-sectional view
  • FIG. 10D is a perspective view.
  • the following steps are performed to show the step of flattening the insulating layer 91 for element isolation.
  • an insulating layer 91 for element isolation is deposited by CVD.
  • the insulating layer 90 by CMP method.
  • the insulating layer 91 for element isolation is planarized at the same height as the surface.
  • FIG. 10E is a cross-sectional view
  • FIG. 10F is a perspective view, and shows the step of forming the SL line by performing the following steps after the steps of FIG. 10C and FIG. 10D are completed.
  • a resist pattern having an opening on the source region of the memory element is formed by a photoresist technique.
  • the insulating layer 90 is etched by anisotropic etching using the resist pattern as a mask, thereby forming a contact hole 93 penetrating to the source region of the memory element.
  • the register pattern is removed.
  • a metal layer for example, a tungsten (W) layer of about 20 nm is formed by CVD or sputtering.
  • a resist pattern for forming the SL line 92 is formed by photoresist technology.
  • SL lines 92 are formed by etching the tungsten (W) layer by anisotropic etching using the resist pattern as a mask. Thereafter, the resist pattern is removed.
  • force metal having a metal layer as a tungsten (W) layer for example, aluminum (AL copper (CU) or other metal may be used).
  • 85 is the BOX layer of the SOI substrate
  • 86 is the fin region
  • 87 is the front gate region
  • 88 is the back gate region
  • 89 is the gate insulating film
  • 90 is the insulating layer
  • 91 is the insulation for element isolation Layer
  • 92 is an SL line
  • 94 is an interlayer insulating layer
  • 95 is a contact hole
  • 96 is a BG line
  • 97 is an interlayer insulating layer.
  • FIG. 11A is a cross-sectional view
  • FIG. 11B is a perspective view.
  • 11A and 11B are diagrams showing a process of forming the BG line 96 by the following process after the process of FIGS. 10E and 10F is completed.
  • an interlayer insulating layer 94 for example, a silicon oxide film (Si02) having a force of 60 nm and about 80 nm is deposited by CVD.
  • planarization is performed by CMP so that the thickness force of the interlayer insulating layer 94 on the tungsten (W) layer becomes, for example, about 20.
  • a resist pattern having an opening is formed on the drain region, the back gate region 88, and the front gate region 87 of the memory element.
  • the interlayer insulating layer 94 is etched by anisotropic etching using the resist pattern as a mask, thereby forming contact holes 95 penetrating to the drain region, the back gate region 88, and the front gate region 87 of the memory element.
  • a metal layer having a thickness of about 20 nm, for example, a tungsten (W) layer is formed on the interlayer insulating layer 94 in order to embed a metal material in the contact hole 95 by CVD or sputtering.
  • Hotre A resist pattern for forming the BG line 96 is formed on the tungsten (W) layer by a dyst technique.
  • the BG line 96 is formed by etching the tandastain (W) layer by anisotropic etching using the resist pattern as a mask.
  • the BG line 96 and the back gate region 88 are connected by a metal material embedded in the contact hole 95 on the back gate region 88, that is, tungsten (W).
  • the metal material, that is, tungsten (W) is also buried in the contact hole 95 on the drain electrode and the front gate region 87.
  • no wiring is formed on the drain electrode and the contact hole 95 in the front gate region 87.
  • the tungsten (W) may be another metal such as aluminum (AL).
  • FIG. 11C is a cross-sectional view
  • FIG. 11D is a perspective view.
  • 11C and FIG. 11D are diagrams showing a process of forming an interlayer insulating layer 97 on the BG line 96 by the following process after the processes of FIG. 11A and FIG. 11B are completed.
  • an insulating layer for example, a silicon oxide film (Si02) having a thickness of 60 nm and a thickness of about 80 nm is formed on the BG line 96 by CVD.
  • planarization is performed by CMP so that the thickness on the BG line 96 is about 20 nm, and an interlayer insulating layer 97 is formed.
  • 85 is the BOX layer of the SOI substrate
  • 86 is the fin region
  • 87 is the front gate region
  • 88 is the back gate region
  • 89 is the gate insulating film
  • 90 is the insulating layer
  • 91 is the isolation for element isolation Layer
  • 92 SL line is the isolation for element isolation Layer
  • 94 interlayer insulation layer
  • 100 contact hole, 101 interlayer insulation layer , 102 indicate BL lines, respectively.
  • FIG. 12A is a sectional view
  • FIG. 12B is a perspective view.
  • 12A and 12B are diagrams showing a process of forming the FG line 99 by the following process after the process of FIGS. 11C and 11D is completed.
  • an interlayer insulating layer 97 for example, a silicon oxide film (Si02) having a force of 60 nm and about 80 nm is deposited by CVD.
  • planarization is performed by CMP so that the thickness of the interlayer insulating layer 94 on the tungsten (W) layer becomes about 20, for example.
  • a resist pattern having an opening is formed on the contact hole 95 connected to the front gate region 88.
  • the contact hole 98 is formed on the contact hole 95 connected to the front gate region 88 by etching the interlayer insulating layer 97 by anisotropic etching using the resist pattern as a mask.
  • a metal layer having a thickness of about 20 nm, for example, a tungsten (W) layer is formed on the interlayer insulating layer 97.
  • a resist pattern for forming the FG line 99 is formed on the tungsten (W) layer by photoresist technology.
  • the tungsten (W) layer is etched by anisotropic etching using the resist pattern as a mask to form the FG line 99.
  • the FG line 99 and the front gate region 88 are connected by a contact hole 95 connected to the front gate region 88 and a metal material embedded in the contact hole 98, that is, tungsten (W).
  • the above tungsten (W) may be another metal such as aluminum (AL)! /.
  • FIG. 12C is a cross-sectional view
  • FIG. 12D is a perspective view.
  • 12C and 12D are diagrams showing a process of forming the BL line 102 by the following process after the process of FIGS. 12A and 12B is completed.
  • an interlayer insulating layer 101 is deposited by CVD, for example, a silicon oxide film (Si02) having a 60 nm force of about 80 nm.
  • planarization is performed by CMP so that the thickness of the interlayer insulating layer 101 on the tungsten (W) layer becomes, for example, about 20.
  • a resist pattern having an opening is formed on the contact hole 95 connected to the drain region of the memory element.
  • the contact hole 100 is formed on the contact hole 95 connected to the drain region of the memory element by etching the interlayer insulating layer 101 by anisotropic etching using the resist pattern as a mask.
  • a metal layer having a thickness of about 20 nm, for example, a tungsten (W) layer is formed on the interlayer insulating layer 101.
  • a resist pattern for forming the BL line 102 is formed on the tungsten (W) layer by a photoresist technique.
  • the tungsten (W) layer is etched by anisotropic etching using the resist pattern as a mask to form the BL line 102.
  • the BL line 102 and the drain region of the memory element are connected by a metal material embedded in the contact hole 95 and the contact hole 100 connected to the drain region of the memory element, that is, tungsten (W).
  • the tungsten (W) may be another metal such as aluminum (AL).
  • the memory element matrix of Example 2 is formed by memory elements formed in the fin region.
  • the memory element matrix of Example 2 has BL lines SL lines, FG lines, and BG lines.
  • the memory element has a source region, a drain region, a front gate region, and a back gate region.
  • the back gate region is connected to the storage element adjacent in the row direction. Share.
  • the storage element shares the front gate region with the storage element adjacent in the row direction.
  • the storage element shares a drain region with a storage element adjacent in the column direction.
  • the FG line and SL line extend in the row direction, and are connected to the front gate region and drain region of each memory element arranged in the row direction, and the BG line and BL line are It extends in the column direction and is connected to the back gate region and drain region of each memory element arranged in the column direction.
  • the area occupied by the storage matrix constituted by the storage element is It is even smaller than the 4A memory element matrix.
  • the FG line extends in the row direction.
  • the FG line connected to the front gate region of one storage element and the FG line connected to the front gate region of the other storage element are Different. Therefore, the memory elements connected to both the activated BL line and the activated FG line are limited to one memory element existing at the intersection of the FG line and the BL line, and the memory element is connected. Only the element is active.
  • the storage element force that has been activated because the BG line has a negative potential is also read.
  • the BG line is applied to a negative potential or a 0 V potential depending on the state to be written. Therefore, since the back gate region to which the BG line is connected is shared by the adjacent memory elements, a voltage is applied to the back gate regions of the memory elements for two columns. However, in order to write to the memory element, a voltage is applied between the source region and the drain region of the memory element, and a voltage is applied to the front gate region, so that a voltage is applied between the source region and the drain region. It is necessary that the current is flowing.
  • the storage element matrix of the second embodiment is suitable for an LSI embedded memory.
  • a memory element matrix according to Example 3 will be described with reference to FIG.
  • the memory element matrix of the third embodiment is configured by the same memory elements as the memory elements according to the second embodiment.
  • the fin region where the memory element is formed and the fin region where the memory element adjacent in the row direction is connected to the drain region. It is different.
  • FIG. 13 is a plan view illustrating a memory element matrix according to the third embodiment.
  • 105 is an SL line
  • 106 is a BG line
  • 107 is an FG line
  • 108 is a BL line
  • 109 is a three-dimensional isolated region of silicon in which a memory element is formed, that is, a so-called fin region
  • 113 is a contact to the back gate region of the storage element, i.e., BG contact
  • 114 is a contact window to the front gate region of the storage element, i.e., FG contact
  • 115 is a contact window to the drain region of the storage element, i.e.
  • BL contacts are shown respectively.
  • the fin region 109 is a three-dimensional isolated region of silicon, and is formed on the BOX layer of the SOI substrate. However, the fin region 109 shown in FIG. 9 is arranged in the row direction, whereas the fin region 109 shown in FIG. The difference is that the region is connected to the source region of the memory element and the fin region in FIG. 9 and the fin region in FIG. 9 are connected. That is, the fin region 109 is a three-dimensional isolated region of silicon having a lattice shape, and is integrated with the entire memory element matrix.
  • memory elements are arranged in the same configuration as the memory element matrix of FIG.
  • the memory elements are continuously formed in the column direction, and a memory element column is formed.
  • the source region and the drain region of the memory element exist on the upper surface of the fin region 109 and are alternately arranged along the lattice line in the column direction.
  • the source region is placed on the grid intersection. That is, the memory element shares a source region or a drain region with a memory element adjacent in the column direction.
  • the memory element adjacent in the row direction is the fin region They are connected by SL line 115 formed on the upper surface of 109.
  • the front gate region of the memory element exists on the side surface of the fin region 109 so as to separate the drain region and the source region. Further, the back gate region of the memory element exists on the side surface of the fin region 109 so as to separate the drain region and the source region.
  • the front gate region and the rear gate region of the memory element are in contact with the side surface of the fin region 109 via a gate insulating film.
  • the memory element shares the front gate region and the front gate region with the memory element adjacent in the row direction.
  • the SL line 105 is formed on the upper surface of the fin region 109, extends in the row direction, and connects the source region of the storage element constituting the storage element matrix in the row direction.
  • the SL line 105 is formed by an impurity diffusion layer on the surface of the fin region 109, for example.
  • the BG line 106 extends in the column direction, and the back gate region of the memory element constituting the memory element matrix is connected along the column direction by the BG contact 113.
  • the BG line 106 is the same as the memory element matrix of FIG. 9 in that it is formed of a metal wiring, for example, a tungsten (W) wiring.
  • the BG line 106 is the first wiring layer when the SL line 105 is formed of an impurity diffusion layer.
  • the FG line 107 extends in the row direction, and the front gate regions of the memory elements constituting the memory element matrix are connected along the row direction by the FG contacts 114.
  • the FG line 107 is the same as the memory element matrix of FIG. 9 in that it is formed of a metal wiring, for example, a tungsten (W) wiring.
  • the FG line 107 is a second wiring layer when the SL line 105 is formed of an impurity diffusion layer.
  • the BL line 108 extends in the column direction, and the BL contact 115 connects the drain regions of the memory elements constituting the memory element matrix in the column direction.
  • the SL line 108 is the same as the memory element matrix of FIG. 9 in that it is formed of a metal wiring, for example, a tungsten (W) wiring.
  • the BL line 108 is a third wiring layer when the SL line 105 is formed of an impurity diffusion layer.
  • the memory element matrix of Example 3 is characterized in that the SL line 105 is integrally formed on the upper surface of the fin region 109 as compared with the memory element matrix of Example 2. Therefore, according to the storage element matrix of Example 3, the same as the storage element matrix of FIG. 9 by sharing the source region or drain region of the storage element and sharing the front gate or the back gate of the storage element. In addition, the area occupied by the memory element matrix can be reduced. Also, one metal wiring layer can be omitted.
  • a semiconductor memory device using the memory element matrix of the second embodiment and the third embodiment will be described with reference to FIGS.
  • FIG. 16 an LSI using the semiconductor memory device as an embedded memory will be described.
  • FIG. 14 is a circuit block diagram of a semiconductor memory device using the memory element matrix of the first embodiment.
  • 120 is a semiconductor memory device
  • 121 is a control circuit
  • 122 is a control circuit
  • 123 is an address register
  • 124 is a data input / output circuit
  • 125 is an FG line selection circuit
  • 126 is an SL line selection circuit
  • 127 is a BG line.
  • a selection circuit, 128 is a sense amplifier
  • 129 is a memory element matrix.
  • the control circuit 121 receives a plurality of command signals input to the semiconductor memory device 120, and outputs a control mode signal indicating a control mode indicating a combination force of the plurality of command signals, the control circuit 122, the address register 123, And a circuit for outputting to the data input / output circuit 124.
  • the control circuit 122 receives the control mode signal, and sends the address register 123, the data input / output circuit 14, the FG line selection circuit 125, the SL line selection circuit 126, the BG line selection circuit 127, and the sense amplifier 128 according to the control mode. This circuit outputs a control signal.
  • the address register 123 receives a plurality of address signals input to the semiconductor memory device 120, amplifies the address signal, and generates an FG line selection circuit 125, an SL line selection circuit 126, a BG line selection circuit 127, and a sense.
  • the amplifier 128 outputs an address signal.
  • the data input / output circuit 124 is a circuit that outputs a plurality of input data input to the semiconductor memory device 120 to the sense amplifier 128 and outputs an output from the sense amplifier 128 as output data from the semiconductor memory device 120.
  • the FG line selection circuit 125 adds a part of the FG lines of the memory element matrix 129 to the address.
  • the circuit is selected in accordance with the source signal.
  • the BG line selection circuit 127 is arranged at a position facing the BG line selection circuit 127 with the storage element matrix 129 interposed therebetween.
  • the SL line selection circuit 126 is a circuit that selects some of the SL lines in the memory element matrix 129 according to the address signal.
  • the sense amplifier 128 is disposed at a position facing the sense amplifier 128 with the storage element matrix 129 interposed therebetween.
  • the BG line selection circuit 127 is a circuit that selects a part of the BG lines of the storage element matrix 129 according to the address signal.
  • the FG line selection circuit 125 is disposed at a position facing the FG line selection circuit 125 with the storage element matrix 129 interposed therebetween.
  • the sense amplifier 128 is a circuit that is selected according to the address signal and amplifies the potential of the BL line of the storage element matrix 128.
  • the control signal is in the read mode, the amplified signal is output to the data input / output circuit 124.
  • the control signal is in the write mode, the input signal from the data input / output circuit 124 is output to the BL line.
  • the SL line selection circuit 126 is arranged at a position facing the SL line selection circuit 126 with the storage element matrix 129 interposed therebetween.
  • the semiconductor storage device 120 in FIG. 14 includes an FG line selection circuit 125 and a BG line selection circuit 127 at the end of the storage element matrix 129 in the direction in which the BG line and FG line extend. Further, the semiconductor memory device 120 includes an SL line selection circuit and a sense amplifier 128 at the end of the storage element matrix 129 in the direction in which the SL line and the BL line extend.
  • FIG. 15 shows a circuit block diagram of a semiconductor memory device using the memory element matrix of the second and third embodiments.
  • 130 is a semiconductor memory device
  • 131 is a control circuit
  • 132 is a control circuit
  • 133 is an address register
  • 134 is a data input / output circuit
  • 135 is a sense amplifier
  • 136 is an FG line selection circuit
  • 137 is a BG line selection circuit.
  • Reference numeral 138 denotes an SL line selection circuit
  • reference numeral 139 denotes a memory element matrix.
  • Control circuit 131 receives a plurality of command signals input to semiconductor memory device 130, and outputs a control mode signal indicating a control mode in which a combination force of the plurality of command signals is also indicated. This is a circuit for outputting to the control circuit 132, the address register 133, and the data input / output circuit 134.
  • the control circuit 132 receives the control mode signal, and responds to the address register 133, data input / output circuit 134, FG line selection circuit 136, SL line selection circuit 138, BG line selection circuit 137, and sense amplifier 135 according to the control mode. This circuit outputs a control signal.
  • the address register 133 receives a plurality of address signals input to the semiconductor memory device 130, amplifies the address signals, and generates an FG line selection circuit 136, an SL line selection circuit 138, a BG line selection circuit 137, and a sense. This circuit outputs an address signal to the amplifier 135.
  • the data input / output circuit 134 is a circuit that outputs a plurality of input data input to the semiconductor memory device 130 to the sense amplifier 135 and outputs an output from the sense amplifier 135 as output data from the semiconductor memory device 130.
  • the FG line selection circuit 136 is a circuit that selects a part of the FG lines of the storage element matrix 139 in accordance with the address signal.
  • the SL line selection circuit 138 is arranged at a position facing the SL line selection circuit 138 with the storage element matrix 139 interposed therebetween.
  • the SL line selection circuit 126 is a circuit that selects some of the SL lines in the memory element matrix 129 according to the address signal.
  • the FG line selection circuit 136 is disposed at a position facing the FG line selection circuit 136 with the storage element matrix 139 interposed therebetween.
  • the BG line selection circuit 137 is a circuit that selects a part of the BG lines of the storage element matrix 139 according to the address signal.
  • the sense amplifier 135 is disposed at a position facing the sense amplifier 135 with the storage element matrix 139 interposed therebetween.
  • the sense amplifier 128 is a circuit that is selected according to the address signal and amplifies the potential of the BL line of the storage element matrix 128.
  • the control signal is in the read mode, the amplified signal is output to the data input / output circuit 134.
  • the control signal is in the write mode, the input signal from the data input / output circuit 134 is output to the BL line.
  • the BG line selection circuit 137 is arranged at an opposing position with the storage element matrix 139 interposed therebetween.
  • the semiconductor memory device 130 of FIG. 15 includes an FG line selection circuit 136 and an SL line selection circuit 138 at the end of the storage element matrix 139 in the direction in which the FG line and SL line extend. Also semiconductor The storage device 130 includes an SL line selection circuit 138 and a sense amplifier 135 at the end of the storage element matrix 139 in the direction in which the BG line and the BL line extend.
  • the FG line and FG line selection circuit 136, the BG line and BG line selection circuit 137, the SL line and SL line selection circuit 138, and the BL line and sense amplifier 135 are connected. In order to do so, it can be connected at the shortest distance.
  • FIG. 16 is a diagram showing an LSI using the semiconductor memory device of FIG. 14 and the semiconductor memory device of FIG. 15 as an embedded memory.
  • 140 is an LSI
  • 141 is a logic circuit
  • 142 is a semiconductor memory device shown in FIG. 14 or an embedded memory using the semiconductor memory device shown in FIG. 15
  • 143 is a control signal
  • 144 is an address signal
  • 145 is input / output data.
  • the embedded memory 142 receives the control signal 143 and the address signal 144 from the logic circuit 141 and operates.
  • the embedded memory 142 inputs / outputs input / output data to / from the logic circuit 141.
  • the logic circuit 141 is composed of a fin-type FET!
  • the LSI 140 of FIG. 16 since the embedded memory 142 has a high density, the LSI 140 can be highly integrated.
  • Bit line Front gate common line (FG line) Rear gate common line (BG line) Source line line (SL line)

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Abstract

（課題）本発明は、高密度であるが、多重選択の発生がない、1T-DRAMの記憶素子を敷きつめた記憶素子マトリックス、その製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置を提供することを目的とする。 （解決手段）絶縁支持基板上の孤立した半導体領域と、半導体領域に形成されている記憶素子と、記憶素子を絶縁する絶縁領域とを備える記憶素子マトリックスを提供する。そして、その記憶素子は、ソース領域と、ドレイン領域と、半導体領域の側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、半導体領域の前記の側面に対向する側面に、ゲート絶縁膜を介し、ソース領域とドレイン領域を隔てるように配設された背面ゲート領域とを備えている。また、記憶素子は、行方向に隣接する記憶素子と、前記背面ゲート領域を共有したことを特徴とする。          

Description

記憶素子マトリックス、 その記憶素子マトリ ッタスの製造方法、 及び、 そ
の記憶素チマトリックスを用いた半導体回路装置 技術分野
[0001] 本発明は、 LSI中の混載メモリに好適な、 fin型 FETを用いた DRAMの記憶素子を敷き つめた記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶 素子マトリックスを用いた半導体装置に関し、特に、 fin型 FETを用いた DRAMの記憶 素子マトリックスであって、その面積の縮小及び記憶素子の多重選択の防止が図れ る記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子 マトリックを用いた半導体回路装置に関する。
背景技術
[0002] 今日の高集積 LSIは、膨大な数のロジック回路及び混載メモリにより構成され、特に 、混載メモリ部分がチップ面積の大部分を占めている。従って、 LSIの機能向上の要 求に応えようと、 LSIを高集積化する場合、混載メモリ部分の縮小化が要求される。そ こで、従来は、混載メモリとして、ロジックプロセスとの整合性がよい SRAMの縮小や、 面積縮小が期待できる DRAMの使用が検討されてきた。しかし、 SRAMでは面積の縮 小ィ匕には限界があり、複雑な製造プロセスが必要な、一つの MOSFETと一つのキヤ パシタカ 構成される記憶素子を有する DRAMは、ロジックプロセスとの整合性がよく ない。そこで、縦型ダブルゲートトランジスタを用いて、一つのトランジスタから構成さ れる記憶素子を利用した DRAM (以下、「1T_DRAM」という)が提案された。 （特許文献 1 :特開 2003-78026)
[0003] 縦型ダブルゲートトランジスタによりロジック回路を構成する場合、縦型ダブルゲート トランジスタを用いて構成できる記憶素子を有する 1T-DRAMはロジックプロセスとの 整合性がよいからである。また、一つの MOSFETと一つのキャパシタカ 構成される 記憶素子を有する、従来型 DRAMと比較して、一つの縦型ダブルゲートトランジスタ により記憶素子を構成できる 1T-DRAMは面積の縮小が期待されるからである。
[0004] ここで、縦型ダブルゲートトランジスタとは、 MOSFET用の領域として、支持基板上 に孤立した、シリコン (Si)の立体的な領域を設け、シリコン (Si)の立体的な領域の向か い合う二つの側面に、ゲート絶縁膜を介して、二つのゲート電極を配置する MOSFET の構造をいう。そして、縦型ダブルゲートトランジスタでは、二つのゲート電極で
MOSFETのチャネル部分を制御するため、待機時のソースとドレイン間の電流を減少 させることができる。従って、 MOSFETの微細化に伴う、弊害を防止できる。
[0005] 次に図 1を用いて、特許文献 1に記載された、縦型ダブルゲートトランジスタを用い て構成できる 1T-DRAMの記憶素子について説明する。
図 1は、特許文献 1の 1T-DRAMの記憶素子部分について示した図である。図 1に おいて、 1は半導体片（半導体の立体領域）、 2はソース電極、 3はゲート電極、 4Aは 第 1の側面ゲート電極、 4Bは第 2の側面ゲート電極、 5はドレイン電極をそれぞれ示 す。そして、半導体片 1の上面を含む領域にソース電極 2は形成され、ドレイン電極 5 は、半導体片 1が半導体基板と接する領域、すなわち、半導体片 1の底部に形成さ れている。
[0006] そして、第 1の側面ゲート電極 4A又は第 2の側面ゲート電極 4Bの内の一つの電極 に電荷を蓄積した場合、その電荷により、 1T-DRAM用の縦型ダブルゲートトランジタ の閾値電圧は変化する。そうすると、閾値が変化した状態及び閾値が通常な状態を 、論理値' 0'と論理値 Tの状態に割り当てることができる。従って、閾値電圧の変化を 検出することにより、 DRAM回路が実現できる。
特許文献 1：特開 2003—78026
発明の開示
発明が解決しょうとする課題
[0007] 実際に LSI内部の混載メモリとして、縦型ダブルゲートトランジスタ力もなる
1T-DRAMの記憶素子を使用する場合、縦型ダブルゲートトランジスタを用いた記憶 素子をマトリックス状態に敷きつめ、ドレイン領域、ソース領域、第 1の側面ゲート電極 、第 2の側面ゲート電極を接続する配線を配置する必要がある。
そこで、縦型ダブルゲートトランジスタカゝら構成される記憶素子をマトリックス状態に 敷きつめる際には以下の問題があった。
[0008] まず、各縦型ダブルゲートトランジスタを用いた記憶素子のドレイン領域、ソース領 域、第 1の側面ゲート電極、及び、第 2の側面ゲート電極を列方向又は行方向へ共 通配線を用いて接続する必要があるが、半導体の立体領域の底部にある電極に、ビ ット線、ワード線等の共通配線を接続するのは容易ではな力つた。
また、各記憶素子が書込情報の保持ができるような記憶素子マトリックスの構造が 必要であるが、単に、各記憶素子のドレイン領域、ソース領域、第 1の側面電極、及 び、第 2の側面電極を電気的に分離する絶縁領域を、隣接する記憶素子との間に、 設けるのでは、マトリックスの面積が増大し、高密度な記憶素子マトリックスを得るのは 容易ではない。
一方、記憶素子をマトリックス状に組んだ場合に、記憶素子の選択を行うビット線、 ワード線等の共通線に電圧を印加すると、複数の記憶素子が活性ィ匕するため、記憶 素子の多重選択が発生する場合もある。
そこで、本発明は、高密度であるが、多重選択の発生がない、 1T-DRAMの記憶素 子を敷きつめた記憶素子マトリックス、その製造方法、及び、その記憶素子マトリック スを用いた半導体回路装置を提供することを目的とする。
課題を解決する手段
[0009] 上記の課題を解決するため、第 1の発明は、絶縁支持基板上の半導体領域と、半 導体領域に形成されている記憶素子と、半導体領域間に形成されており、記憶素子 を絶縁する絶縁領域とを備える記憶素子を行列状態に配置した記憶素子マトリックス を提供する。そして、その記憶素子は、半導体領域の上面に形成されたソース領域と 、半導体領域の上面に形成されたドレイン領域と、半導体領域の第 1側面に、ゲート 絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲ ート領域と、半導体領域の前記第 1側面に対向する第 2側面に、ゲート絶縁膜を介し 、前記ソース領域と前記ドレイン領域を隔てるように配設された背面ゲート領域とを備 えている。また、記憶素子は、行方向に隣接する記憶素子と、前記背面ゲート領域を 共有したことを特徴とする。
[0010] 第 1の発明に係る記憶素子マトリックスにおいては、ドレイン領域に接続するビット線 及びソース領域に接続するソースライン線を活性化し、前面ゲート領域に接続する前 面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化され た前面ゲート線の双方に接続する記憶素子のみが、活性化される。そして、背面ゲ ート領域に接続する背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲー ト領域を共有する記憶素子のうち、活性ィ匕した記憶素子に対してのみ書込が行われ る。
[0011] 上記の課題を解決するため、第 2の発明は、絶縁支持基板上の第 1半導体領域を 列方向に並べた第 1半導体領域列と、第 1半導体領域上に形成されている記憶素子 と、絶縁支持基板上の孤立した第 2半導体領域を列方向に並べた第 2半導体領域列 と、第 i半導体領域間、第 i半導体領域と第 2半導体領域間、及び、第 2半導体領域 間に形成され、記憶素子を絶縁する絶縁領域と、前面ゲート線と、平面ゲート線と、 ビット線と、ソースライン線とを備える記憶素子マトリックスを提供する。そして、その記 憶素子マトリックスは二列の前記第 1半導体領域列、及び、一列の前記第 2半導体領 域列を、順次に、連続して行方向に配置することにより形成されている。また、記憶素 子は、第 1半導体領域の上面に形成されたソース領域と、第 1半導体領域の上面に 形成されたドレイン領域と、第 1半導体領域と前記第 2半導体領域に挟まれるよう〖こ 配設され、第 1半導体領域の第 1側面にゲート絶縁膜を介し、ソース領域と前記ドレイ ン領域を隔てるように配設された前面ゲート領域と、第 1半導体領域と前記第 1半導 体領域に挟まれるように配設され、第 1半導体領域の前記第 1側面に対向する第 2側 面にゲート絶縁膜を介し、ソース領域とドレイン領域を隔てるように配設された背面ゲ ート領域とを備えている。さらに、記憶素子は、行方向に隣接する記憶素子と、前記 背面電極を共有している。そして、前面ゲート線は、列方向に沿って延在し、列方向 の各記憶素子の前面ゲート領域を接続している。また、背面ゲート線は、列方向に沿 つて延在し、列方向の各記憶素子の背面ゲート領域を接続している。さらに、ビット線 は、行方向に沿って延在し、行方向の各記憶素子のドレイン領域を接続している。加 えて、ソースライン線は、行方向に沿って延在し、行方向の各記憶素子のソース領域 を接続している。
[0012] 第 2の発明に係る記憶素子マトリックスにおいては、 2列の記憶素子が形成されてい る半導体領域列、及び、記憶素子が形成されていない半導体領域列を順次、連続し て、行方向に敷きつめることにより、 2列の記憶素子が形成されている半導体領域列 を、記憶素子が形成されていない半導体領域が挟むことになる。そして、記憶素子の 前面ゲート領域は、記憶素子が形成されている半導体領域と、記憶素子が形成され ていない半導体領域の間に配置される。また、記憶素子の背面ゲート領域は、記憶 素子が形成されて ヽる半導体領域間に配置され、行方向に隣接する記憶素子で共 有する。
そうすると、行方向に延在するビット線及びソースライン線を活性ィ匕し、列方向に延 在する前面ゲート線を活性化すると、活性ィ匕されたビット線及びソースライン線と、活 性化された前面ゲート線の双方に接続する記憶素子のみが、活性化される。そして、 背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲート線に接続する背面 ゲート領域を共有する記憶素子のうち、活性ィ匕した記憶素子に対してのみ書込が行 われる。
上記の課題を解決するため、第 3の発明は、絶縁支持基板上に、格子状の半導体 領域と、半導体領域に、行列状態で、形成された複数の記憶素子と、半導体領域間 に形成され、前記記憶素子を絶縁する絶縁領域と、前面ゲート線と、背面ゲート線と 、ビット線と、ソースライン線とを備える記憶素子マトリックスを提供する。そして、記憶 素子は、半導体領域の上面であって、格子の交差点に配設されたソース領域と、半 導体領域の上面であって、列方向の格子線上に配設されたドレイン領域と、半導体 領域の第 1側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てる ように配設された背面ゲート領域と、半導体領域の前記第 1側面に対向する第 2側面 にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された 背面ゲート領域とを備えている。また、記憶素子は、列方向に隣接する前記記憶素 子と、前記ソース領域又は前記ドレイン領域を共有している。さらに、記憶素子は、行 方向に隣接する前記記憶素子と、前記前面ゲート領域又は前記背面ゲート領域を 共有している。そして、前面ゲート線は、列方向に沿って延在し、前記半導体領域の 各前記記憶素子の前記前面ゲート領域を接続している。また、背面ゲート線は、行 方向に沿って延在し、行方向の各前記記憶素子の前記背面ゲート領域を接続して いる。さらに、ビット線は、列方向に沿って延在し、前記半導体領域の各前記記憶素 子の前記ドレイン領域を接続している。力 tlえて、ソースライン線は、前記半導体領域 の上面であって、行方向の格子線に沿って延在し、行方向の各前記記憶素子の前 記ソース領域を接続して!/、る。
[0014] 第 3の発明に係る記憶素子マトリックスにおいては、記憶素子と列方向に隣接する 記憶素子がソース領域又はドレイン領域を共有し、記憶素子と行方向に隣接する記 憶素子が前面ゲート領域又は背面ゲート領域を共有する。
そこで、列方向に延在するビット線を活性ィ匕し、さらに、行方向に延在するソースラ イン線を活性化すると、ソースライン線とビット線の双方に接続する、列方向の複数の 記憶素子に電圧が印加されることになる。ここで、行方向に延在する前面ゲート線を 活性ィヒすると、ソース領域とドレイン領域の間に電圧が印加された複数の記憶素子 の内、活性ィ匕された前面ゲート線に接続する記憶素子のみが活性ィ匕される。
そして、背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲート線に接続 する背面ゲート領域を共有する記憶素子のうち、活性ィ匕した記憶素子に対してのみ 書込が行われる。
(発明の効果）
[0015] 第 1の発明では、記憶素子の多重選択の発生はなぐかつ、記憶素子と行方向に 隣接する記憶素子が、背面ゲート領域を共有する。従って、第 1の発明は高密度な 記憶素子マトリックスを提供する。
第 2の発明では、行方向に延在するビット線及びソースライン線を活性ィ匕し、列方 向に延在する前面ゲート線を活性化すると、活性ィ匕されたビット線及びソースライン 線と、活性化された前面ゲート線の双方に接続する記憶素子は一つに絞られ、記憶 素子の多重選択が発生しな 、。
一方、記憶素子と行方向に隣接する記憶素子が、背面ゲート領域を共有するため 、記憶素子マトリックスは高密度になる。
また、ソースライン線とビット線は行方向に延在するため、同一配線層で形成が可 能である。さらに、背面ゲート領域と前面ゲート領域は列方向に延在するため、同一 配線層で形成が可能である。
第 3の発明では、行方向に延在するビット線及び列方向に延在するソースライン線 を活性化し、行方向に延在する前面ゲート線を活性化すると、活性化されたビット線 及びソースライン線と、活性ィ匕された前面ゲート線の双方に接続する記憶素子は一 つに絞られ、記憶素子の多重選択が発生しない。
一方、記憶素子と行方向に隣接する記憶素子が、背面ゲート領域、前面ゲート領 域、ドレイン領域を共有するため、記憶素子マトリックスは、さらに、高密度になる。 図面の簡単な説明
[図 1]図 1は、特許文献 1の 1T-DRAMの記憶素子部分について示した図である。
[図 2]図 2は、一つの MOSFET(metal oxide semiconductorfield effect transistor)から なる、 DRAM(dynamic random access memory)の記憶素子、いわゆる、 IT- DRAMの 記憶素子を示す図である。
[図 3]図 3は、図 2の記憶素子をマトリックス上に並べた、記憶素子マトリックスを表す 回路図である。
[図 4]図 4は、図 4Aの平面図、図 4Bの断面図、及び、図 4Cの断面図力 構成されて おり、実施例 1の記憶素子マトリックスを示す図である。
[図 5]図 5は、実施例 1の記憶素子マトリックスの製造工程を示す図である。
[図 6]図 6は、実施例 1の記憶素子マトリックスの製造工程を示す図である。
[図 7]図 7は、実施例 1の記憶素子マトリックスの製造工程を示す図である。
[図 8]図 8は、実施例 1の記憶素子マトリックスの製造工程を示す図である。
[図 9]図 9は、図 9A、図 9B、図 9C、図 9D、及び、図 9Eから構成されており、実施例 2 に係る記憶素子マトリックスを示す図である。
[図 10]図 10は、実施例 2の記憶素子マトリックスの製造工程を示す図である。
[図 11]図 11は、実施例 2の記憶素子マトリックスの製造工程を示す図である。
[図 12]図 12は、実施例 2の記憶素子マトリックスの製造工程を示す図である。
[図 13]図 13は実施例 3に係る記憶素子マトリックスを表す平面図を示す。
[図 14]図 14は、実施例 1の記憶素子マトリックスを利用した半導体記憶装置の回路ブ ロック図を示す。
[図 15]図 15は、実施例 2及び実施例 3の記憶素子マトリックスを利用した半導体記憶 装置の回路ブロック図を示す。
[図 16]図 16は、図 14の半導体記憶装置及び図 15の半導体記憶装置を混載メモリとし て利用した LSIにつ!/、て示す図である。
発明を実施するための最良の形態
[0017] 以下、本発明の実施例 1、実施例 2、実施例 3、及び、実施例 4について説明する 実施例 1
[0018] 図 2、図 3、図 4、図 5、図 6、図 7、及び、図 8を用いて実施例 1の記憶素子マトリック スについて説明する。
図 2は、一つの MOSFET(metal
oxide semiconductor field effect transistor)力らなる、 DRAM(dynamic random access memory)の記憶素子、いわゆる、 IT- DRAMの記憶素子を示す図である。図 2は、図 2 Aと図 2Bから構成されており、図 2Aは記憶素子の斜視図を、図 2Bは、図 2Aの斜視 図に示す平面で、記憶素子を切断した断面図を示す。そして、図 2の記憶素子は、 実施例 1の記憶素子を構成する。なお、図 2の記憶素子は、出願人が提案した、 fin型 FETを利用した記憶素子であり、出願人は、図 2の記憶素子について、特許出願中 である（特許文献 2：特願 2004-141876を参照のこと)。
ここで、 fin型 FETは、 SOKSilicon on insulator)基板を用いて、絶縁支持基板上に半 導体の立体孤立領域を設け、立体孤立領域に形成された MOSFETをいう。そして、 その立体孤立領域の第 1側面を含む領域にソース領域が形成されている。その立体 孤立領域の第 1側面に対向する第 2側面を含む領域にドレイン領域が形成されてい る。その立体孤立領域の第 3側面、第 4側面、及び、上面にゲート絶縁膜を介して形 成され、ソース領域とドレイン領域を隔てる、帯状態のゲート電極が形成されている。 従って、 fin型 FETのチャネルは、支持基板に対して、平行である。
[0019] 図 2A及び図 2Bにおいて、 10は SOI (silicon on insulator)基板の半導体部分、 11は SOI基板の絶縁層部分、 12はシリコン (Si)の立体領域、 13はゲート絶縁膜、 14Aはフロ ントゲート電極、 14Bはバックゲート電極、 15はソース領域、 16はドレイン領域をそれぞ れ示す。
[0020] そして、シリコン (Si)の立体領域 12は、長方形のパターンをマスクに、異方性エッチ ングにより、 SOI基板のシリコン層部分を、エッチングして形成したものである。
また、図 2の記憶素子は、シリコン (Si)の立体領域 12の 4面ある側面の内、第 1側面を 主に含み、かつ、上面部分の一部をも含む、立体領域 12の一部の領域にソース領域 15を有する。また、図 2の記憶素子は、その第 1側面と向かい合った、第 2側面を含み 、かつ、上面部分の一部をも含む、立体領域 12の一部の領域にドレイン領域 16を有 する。さらに、図 2の記憶素子は、第 3側面にゲート絶縁膜を介してフロントゲート電 極 14Aを有する。力!]えて、図 2の記憶素子は、その第 3側面に向かい合った第 3側面 にゲート絶縁膜を介してバックゲート電極 14Bを有する。そして、ソース領域 15及びド レイン領域 16は、フロントゲート電極 14Aとバックゲート電極 14Bにより分離されている 。すなわち、図 2の記憶素子は、いわゆる、 fin型 FETを利用した記憶素子である。
[0021] し力し、通常の fin型 FETのゲート電極は、二つの側面と上面に跨がって、一体とし て帯状に配置されている。従って、図 2の記憶素子のゲート電極力 フロントゲート電 極とバックゲート電極に、分離して配置されている点で、通常の fin型 FETと図 2の記 憶素子の構成は異なる。なお、ソース領域及びドレイン領域については、通常の fin 型 FETと図 2の記憶素子の構成は同様である。
さらに、図 1のダブルゲートトランジスタ力 ドレイン電極を、半導体片の底部に有し ているのに対し、図 2の記憶素子のソース領域 15及びドレイン領域 16は、立体領域 12 の上面部分を含む点で、図 1のダブルゲートトランジスタと図 2の記憶素子とは構成が 異なる。従って、図 2の記憶素子においては、ソース領域 15及びドレイン領域 16への 配線の接続が、立体領域 12の上面カゝら容易に行える点でも異なる。
[0022] 図 3は、図 2の記憶素子をマトリックス状態に並べた、記憶素子マトリックスを表す回 路図である。
図 3において、 20はビット線 (以下、 BL線という)、 21は前面ゲート共通線 (以下、 FG 線という)、 22は背面ゲート共通線 (以下、 BG線という)、 23は記憶素子、 24はソースラ イン線 (以下、 SL線という)をそれぞれ示す。
記憶素子 23は、図 2の記憶素子を表したものである。そして、記憶素子 23を表す記 号が MOSFETを表す記号と同様なのは、記憶素子 23が、構成において、 fin型 FETを 利用した構成であるため、ソース領域、ドレイン領域、及び、ゲート電極を有するから である。また、記憶素子 23のゲート電極への電圧の印加により、記憶素子 23のソース 領域とドレイン領域間の導通が制御される点でも、記憶素子 23が fin型 FETと同様な 機能を有するからである。ただし、ゲート電極が、前面ゲート領域と背面ゲート領域と から構成されており、記憶素子 23が、どちらか一方のゲート電極に電圧を印加すると 、ソース領域とドレイン領域とが導通する機能を有する点では、通常の fin型 FETとは 異なる。また、一方のゲート電極、例えば、背面ゲート領域に、マイナス電圧を印加す ることで、電気のキヤリヤーであるホールを背面ゲート領域の周辺に蓄積することがで き、ホールが蓄積していない状態と、ホールが蓄積している状態とで、記憶素子 23の 導通性を制御できる点でも、通常の fin型 FETと異なる。
[0023] そうすると、背面ゲート領域の周辺にホールが蓄積している状態、すなわち、記憶 素子 23の導電性が高い状態を、例えば、 Tの状態とすることができる。また、背面ゲ ート領域の周辺にホールが蓄積していない状態、すなわち、記憶素子の導電性が低 い状態を、例えば、 '0'の状態とすることができる。従って、記憶素子 23は、一つの fin 型 FETを利用したものである力 データ記憶機能を有し、 1T-DRAMの記憶素子とし て機能する。
[0024] BL線 20は、列方向又は行方向に並べられた、複数の記憶素子 23のドレイン領域を 、接続した共通線である。 FG線 21は、複数の記憶素子 23の前面ゲート領域を、接続 した共通線である。 BG線 22は、複数の記憶素子 23の背面ゲート領域を、接続した共 通線である。 SL線 24は、複数の記憶素子 23のソース領域を、接続した共通線である。 また、 SL線 24は、例えば、接地電位のように固定電位へ接続されている。
[0025] そして、記憶素子 23の情報にっ 、て、書込を行な!/、た 、場合は、選択された FG線 21及び選択された BL線 20の双方により、記憶素子 23を活性ィ匕するとともに、その活 性ィ匕した記憶素子 23に接続する BG線を選択する。その後、書込を行ないたい状態 に応じて、 BL線 20、 FG線 21、及び、 BG線 22の電位を、設定することにより、所望の記 憶素子 23の状態を得ることができる。ここで、 BG線の電位を 0Vにして、書込を行った 場合は、記憶素子 23は' 0'の状態となり、記憶素子 23の導電性は低くなる。一方、 BG 線の電位をマイナス電位にして、書込を行った場合は、記憶素子 23は T状態となり、 記憶素子 23の導電性は高くなる。なお、書込を終了したのち、書込の状態を保持す るには、 BG線の電位はマイナス電位とする必要がある。
また、記憶素子 23の情報について、読み出しを行う場合は、 BG線の電位はマイナ ス電位の状態のままで、選択された FG線 21及び選択された BL線 20の双方に接続す る記憶素子 23が活性ィ匕することになる。従って、活性ィ匕した記憶素子 23の導電性が 高い場合は、 BL線 20の電位は基準とする BL線 20の電位と比較して低くなり、一方、 活性ィ匕した記憶素子 23の導電性が低 、場合は、 BL線 20の電位は基準とする BL線 20の電位と比較して高くなる。その結果、選択した BL線 20の電位と基準とする BL線 20の電位を比較することにより、記憶素子 23が Tの状態である力 '0'の状態であるか を判別することができる。なお、読み出しを行うため、記憶素子を活性化すると、 BG線 の電位はマイナス電位の状態であるため、 T書込の状態となる。しかし、 BL線 20に印 加する電圧が、書込状態に比較し、非常に低いため、読み出し動作時に、書込はほ とんど行われない。
[0026] ところで、図 2の記憶素子を、行列状態に配置し、記憶素子マトリックスを構成する 場合、図 3に示すように、 FG線、 BL線等の共通線の活性化により一つの記憶素子を 選択することになるため、図 2の記憶素子の共通線に接続する領域、例えば、 FG線 に接続する前面ゲート領域、 BL線に接続するソース領域等は、隣接する記憶素子 の対応領域とは電気的に絶縁させるのが望ましい。例えば、 FG線を選択したときに、 2以上の記憶素子列の前面ゲート領域が活性化すると、記憶素子の多重選択を防止 することが容易ではな 、からである。
[0027] そこで、行方向には、素子分離領域、前面ゲート領域、 fin領域、背面ゲート領域の 順番に、それらが繰り返し配置されるように、記憶素子及び素子分離領域を配置する と、前面ゲート領域と背面ゲート領域の電気的な絶縁が保たれる。また、列方向には 、素子分離領域、 fin領域上のドレイン領域 (BL線に接続する領域)、前面ゲート領域 及び背面ゲート領域の領域、 fin領域上のソース領域 (SL線に接続する領域)、前面ゲ ート領域及び背面ゲート領域、 fin領域上のドレイン領域 (BL線に接続する領域)の順 番に、それらの領域が繰り返し配置されるように記憶素子及び素子分離領域を配置 すると、ドレイン領域の電気的な絶縁が保持される。なお、ソース領域は列方向に隣 接する、二つの記憶素子で共有することになるが、ソース電極は固定電位を有する SL線に接続し、記憶素子の選択には寄与しないため、電気的な絶縁力 記憶素子 毎に維持される必要はない。 そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレ イン領域、及び、 fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線 間隔 (fine pitch:ファインピッチ)で形成が可能であるから、行方向では、 4倍の最小線 間隔、いわゆる、 4Fが繰り返しピッチとなる。また、列方向では、 6倍の最小線間隔、 いわゆる、 6Fが繰り返しピッチとなる。従って、 4F X 6F= 24F2の面積の中に 2ビット の記憶素子が含まれることになる。すなわち、 1ビットの記憶素子あたりの面積は、 12 F2となる。
[0028] 図 4は、図 4Aの平面図、図 4Bの断面図、及び、図 4Cの断面図力も構成されており 、実施例 1の記憶素子マトリックスを示す図である。
図 4A、図 4B、図 4Cにおいて、 30は BG線、 31は FG線、 32は BL線、 33は SL線、 34 は記憶素子が形成されているシリコンの立体孤立領域、すなわち、いわゆる、 fin領域 、 35は記憶素子が形成されていないダミー fin領域、 36は前面ゲート領域、 37は背面 ゲート領域、 38は SOI基板の絶縁層、いわゆる、 BOX(Burred Oxide)層、 39は背面ゲ ート領域 37へのコンタクト窓 (以下、 BGコンタクト)、 40は前面ゲート領域 36へのコンタ タト窓 (以下、 FGコンタクト)、 41は記憶素子のソース領域へのコンタクト窓 (以下、 SLコ ンタタト)、 42は記憶素子のドレイン領域へのコンタクト (以下、 BLコンタクト)をそれぞれ 示す。
[0029] 図 4Aは実施例 1に係る記憶素子マトリックスを表す平面図である。
fin領域 34は、直方体の形状を有するシリコンの立体孤立領域であり、 SOI基板の BOX層上に形成されている。そして、 fin領域 34には、二つの記憶素子が形成されて いる。すなわち、 fin領域 34には、二つの図 2の記憶素子が、ソース領域が形成されて いる面を向かい合わせに連結したと同様の構成となるように、二つの前面ゲート領域 36、二つの背面ゲート領域 37、二つのドレイン領域、及び、二つの記憶素子に共通 な一つのソース領域が形成されている。すなわち、ソース領域は fin領域 34の上面の 中央に存在する。ドレイン領域は長方形状の fin領域 34の上面の短辺側に二つ存在 する。前面ゲート領域 36は長方形状の fin領域 34の上面の一方の長辺側に、ドレイン 領域とソース領域を隔てるように存在する。背面ゲート領域 37は長方形状の fin領域 34の上面の他方の長辺側に、ドレイン領域とソース領域を隔てるように存在する。そ して、前面ゲート領域 36及び背面ゲート領域 37は、 fin領域 34の側面にゲート絶縁膜 を介して接している。
従って、二つの記憶素子のソース領域を共通としたことにより、図 2の fin領域を二つ 並べた平面上の面積と比較して、図 4の fin領域の平面上の面積を縮小することがで きる。
[0030] ダミー fin領域 35は、直方体の形状を有するシリコンの立体孤立領域であり、 SOI基 板の BOX層上に形成されている。そして、ダミー fin領域 35には、ソース領域のみが、 ダミー fin領域 35の中央の上面に存在する。
[0031] 図 4Aの記憶素子マトリックスは、 fin領域 34を列方向に並べた fin領域列、及び、ダミ 一 fin領域 35を列方向に並べたダミー fin領域列を有する。そして、図 4Aの記憶素子 マトリックスは、行方向に、二つの fin領域列及び一つのダミー fin領域列 35を交互に連 続して並べることにより、構成されている。なお、列方向に並べた fin領域 34の間には、 絶縁性の物質、例えば、シリコン酸ィ匕膜が挟まれており、素子分離領域となっている 。また、ダミー fin領域列は、連続した 2列の fin領域列を分離する素子分離領域として の役割を果たす。
従って、前面ゲート領域 36はダミー fin領域列と fin領域列とに挟まれる位置に存在 する。また、背面ゲート領域 37は fin領域列間に存在する。そうすると、背面ゲート領域 37は、隣接する記憶素子で共有することとなる。一方、前面ゲート領域 36は各記憶素 子毎に分離している。
[0032] BG線 30は、列方向に延在し、 BGコンタクト 39により、記憶素子マトリックスを構成す る記憶素子の背面ゲート領域 37を、列方向に沿って接続する。
FG線 31は、列方向に延在し、 FGコンタクト 40により、記憶素子マトリックスを構成す る記憶素子の前面ゲート領域 36を、列方向にそって接続する。
BL線 32は、行方向に延在し、 BLコンタクト 42により、記憶素子マトリックスを構成す る記憶素子のドレイン領域を行方向に接続する。
SL線 33は、行方向に延在し、 SLコンタクト 41により、記憶素子マトリックを構成する 記憶素子のソース領域及びダミー fin領域のソース領域を行方向に接続する。
[0033] 図 4Bは実施例 1に係る記憶素子マトリックの A— A，断面図である。そして、図 4Bの A— A，断面図に示すように、 BG線 30と背面ゲート領域 37は、 BGコンタクト 39部分に おいて、接触により接続している。また、 FG線 31と前面ゲート領域 36は、 FGコンタクト 40部分において、接触により接続している。なお、 FG線 36と BG線 30は、第 1層の配 線層により、同時に形成されている。また、 FG線 31と BG線 30は、 AA，断面に対して 垂直方向へ延在している。ダミー fin領域 35、前面ゲート領域 36、 fin領域 34、背面ゲ ート領域 37、 fin領域 34、及び、前面ゲート領域 36は、その順番で、 AA'断面に対して 平行方向へ、順番に配置されている。
[0034] 図 4Cは実施例 1に係る記憶素子マトリックスの B— B，断面図である。そして、図 4C の B— B，断面図に示すように、 BL線 32と記憶素子のドレイン領域は、 BLコンタクト 42 部分において、コンタクト孔を介して接続している。また、 BL線 32は BB'断面に対し て平行方向へ延在している。図 4Cには示されていないが、 SL線 33と記憶素子のソ ース領域は、 SLコンタクト 41部分において、コンタクト孔を介して接続している。なお、 SL線 33と BL線 32は第 2層の配線層で形成されている。また、 SL線 33は BB'断面に 対して平行方向へ延在している。ダミー fin領域 35、絶縁領域 43、 fin領域 34、絶縁領 域 43、 fin領域 34、及び、絶縁領域 43は、その順番で、 BB'断面に対して平行方向へ 、順番に配置されている。
[0035] 従って、図 4Aに示した、実施例 1に係る記憶素子マトリックの繰り返しピッチは以下 のようである。
まず、行方向には、ダミー fin領域、前面ゲート領域、 fin領域、背面ゲート領域、 fin領 域、前面ゲート領域の順番で、それらが繰り返し配置されている。また、列方向には 素子分離領域、ドレイン領域 (BL線に接続)、前面ゲート領域及び背面ゲート領域、ソ ース領域、前面ゲート領域及び背面ゲート領域、ドレイン領域の順番で、それらが繰 り返し配置されている。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレ イン領域、ダミー fin領域、及び、 fin領域の幅は、いずれも、ホトリソグラフィー技術で 使用する最小線間隔 (fine pitch:ファインピッチ)で形成が可能であるから、行方向で は、 6倍の最小線間隔、いわゆる、 6Fが繰り返しピッチとなる。また、列方向では、 6 倍の最小線間隔、いわゆる、 6Fが繰り返しピッチとなる。従って、 6F X 6F= 36F2の 面積の中に 4ビットの記憶素子が含まれることになる。すなわち、 1ビットの記憶素子 あたりの面積は、 9F2となる。
[0036] 実施例 1の記憶素子マトリックスでは、行方向において、ノ ックゲート電極領域を隣 接する記憶素子で共有し、バックゲート電極領域側の素子分離領域を取り除いたた め、記憶素子マトリックの行方向の長さを短くでき、実施例 1の記憶素子マトリックスが 占める面積を縮小することができる。
[0037] 図 5、図 6、図 7、及び、図 8は、実施例 1の記憶素子マトリックスの製造工程を示す 図である。
図 5は、図 5A、図 5B、図 5C、図 5D、図 5E、及び、図 5Fから構成されている。そし て、図 5において、 50はレジストパターン、 51は SOI基板の BOX層、 52は SOI基板のシ リコン層、 53は絶縁層、 54は fin領域、 55はダミー fin領域、 56はゲート絶縁膜、 57はポ リシリコン (P-Si)層をそれぞれ示す。
[0038] 図 5Aは断面図、図 5Bは斜視図をそれぞれ示し、 SOI基板のシリコン層 52上に、絶 縁層 53を CVD法により堆積し、絶縁層 53上にレジストパターン 50をフォトリソグラフィ 一技術により形成したところを示した図である。 SOI基板はシリコン基板、シリコン基板 上の BOX層 51、及び、 BOX層 51上のシリコン層 52から構成されており、 BOX層 51の 厚さは、例えば、 lOOnm程度、シリコン層の厚さは 50nm程度であることが望ましい。ま た、絶縁層 51の厚さは lOOnm程度が望ましい。レジストパターン 50は矩形をしており、 例えば、長辺が 210nm、短辺が 30nm程度であることが望ましい。
図 5Cは断面図、図 5Dは斜視図をそれぞれ示し、図 5A及び図 5Bの工程の終了後 に、以下の工程を行い、 fin領域 54及びダミー fin領域 55を形成する工程を示した図で ある。まず、レジストパターン 50をマスクに、異方性エッチングにより、絶縁層 53をエツ チングする工程を行う。次に、シリコン層 52を異方性エッチングにより、エッチングする 。なお、シリコン層 52をエッチングしたことにより、 BOX層 51上のシリコンの立体孤立領 域である fin領域 54及びダミー fin領域 55が形成される。
図 5Eは断面図、図 5Fは斜視図をそれぞれ示し、図 5C及び図 5Dの工程の終了後 に、以下の工程を行い、ポリシリコン (P-Si)層 57を堆積する工程を示した図である。ま ず、熱酸化法により、ゲート絶縁膜 56を形成する。その後、 CVD法によりポリシリコン (P-Si)層 57を堆積する。なお、ゲート絶縁膜 56は 5nm程度、ポリシリコン (P-Si)層 57は lOOnm程度が望ましい。
[0039] 図 6は、図 6A、図 6B、図 6C、図 6D、図 6E、及び、図 6Fから構成されている。そし て、図 6において、 51は SOI基板の BOX層、 53は絶縁層、 54は fin領域、 55はダミー fin 領域、 56はゲート絶縁膜、 57はポリシリコン (P-Si)層、 58は前面ゲート領域、 59は背面 ゲート領域、 60は絶縁層をそれぞれ示す。
[0040] 図 6Aは断面図、図 6Bは斜視図をそれぞれ示し、図 5E及び図 5Fの工程を終了後 に、以下の工程を行い、ポリシリコン (P-Si)層 57をエッチングする工程を示す図である 。まず、 CMP法 (chemical mechanical polishing)により、シリコン (P- Si)層 57を平坦ィ匕す る工程を行う。そして、等方性のエッチングにより、 fin領域 54又はダミー fin領域 55の 上面の高さと同様な高さとなるように、ポリシリコン (P-Si)層 57を、平坦化する。
図 6Cは断面図、図 6Dは斜視図をそれぞれ示し、図 6A及び図 6Bの工程終了後に 、以下の工程を行い、前面ゲート領域 58及び背面ゲート領域 59を形成する工程を示 した図である。まず、ホトリソグラフィー技術により、平坦ィ匕したポリシリコン (P-Si)層の 上に矩形のレジストパターンを作成する工程を行う。そのレジストパターンをマスクに 異方性エッチングにより、シリコン (P-Si)層 57をエッチングして、前面ゲート領域 58及 び背面ゲート領域 59を形成する。
図 6Eは断面図、図 6Fは斜視図をそれぞれ示す。そして、図 6E、及び、図 6Fは CVD法により、絶縁層 60を堆積する工程を行ったところを示す図である。
[0041] 図 7は、図 7A、図 7B、図 7C、図 7D、図 7E、及び、図 7Fから構成されている。そし て、図 7において、 51は SOI基板の BOX層、 53は絶縁層、 54は fin領域、 55はダミー fin 領域、 56はゲート絶縁膜、 58は前面ゲート領域、 59は背面ゲート領域、 60は絶縁層、 61は BG線、 62は FG線、 63は層間絶縁層をそれぞれ示す。
[0042] 図 7Aは断面図、図 7Bは斜視図をそれぞれ示し、図 6E及び図 6Fの工程を終了し た後に、以下の工程を行い、絶縁層 60をエッチングする工程を示す図である。まず、 CMP法により、絶縁層 60を平坦ィ匕する工程を行なう。その後、絶縁層 60の高さを等方 性エッチングにより、前面ゲート領域 58及び背面ゲート領域 59の上面と同様な高さと する。 図 7Cは断面図、図 7Dは斜視図をそれぞれ示し、図 7A及び図 7Bの工程の後に、 以下の工程を行い、ポリシリコン (P-Si)層をエッチングした工程を示す図である。まず 、前面ゲート領域 58、背面ゲート領域 59及び絶縁層 60の上面にポリシリコン (P-Si)層 を CVD法で堆積し、ポリシリコン (P-Si)層の上に矩形のレジストパターンをホトリソグラ フィー技術により形成する。そのポリシリコン (P-Si)層の厚さは、例えば、 50nm程度が 望ましい。その後、異方性エッチングにより、ポリシリコン (P-Si)層を、レジストパター ンをマスクにエッチングする。ポリシリコン（P-Si)層を、レジストパターンをマスクにエツ チングすることにより、 BG線 61及び FG線 62は形成される。そして、前面ゲート領域 58 と FG線 62は図 4Aの FGコンタクト 40において接触により接続する。また、背面ゲート 領域 59と BG線は図 4Aの BGコンタクト 39において接触により接続する。
図 7Eは断面図、図 7Fは斜視図をそれぞれ示す。そして、まず、図 7C及び図 7Dの 工程の後、 CVD法により、層間絶縁層 63を堆積する。図 7E及び図 7Fは、その後に、 CMP法により層間絶縁膜 63の平坦ィ匕を行った工程を示した図である。
[0043] 図 8は、図 8A、図 8B、図 8C、及び、図 8Dから構成されている。そして、図 8におい て、 51は SOI基板の BOX層、 53は絶縁層、 54は fin領域、 55はダミー fin領域、 56はゲ ート絶縁膜、 58は前面ゲート領域、 59は背面ゲート領域、 60は絶縁層、 61は BG線、 62は FG線、 63は層間絶縁層、 64は BLコンタクト、 65は SLコンタクト、 66は BL線、 67は SL線をそれぞれ示す。
[0044] 図 8Aは断面図、図 8Bは斜視図を示し、図 7E及び図 7Fの工程終了後、以下のェ 程を行い、コンタクト孔内にタングステン (W)を埋め込む工程を示した図である。まず、 fin領域 54のソース領域及びドレイン領域に対して、層間絶縁層 63中にコンタクト孔を 形成する。次に、そのコンタクト孔に埋め込むため、金属層、例えば、タングステンお) 層を CVD法或 、はスパッタ法により形成する。そのタングステン (W)層の厚さは 20nm 程度が望ましい。 CMP法により、層間絶縁層 63上のタングステン (W)層を研磨し、そ のコンタクト孔内のタングステン (W)以外のタングステン (W)を除去する。すなわち、コ ンタクト孔内にタングステン (W)が埋め込まれる。なお、ソース領域と SL線 67とは、 BLコ ンタクト 64部分に形成されたコンタクト孔内のタングステン (W)により、接続される。また 、ドレイン領域と BL線 66とは、 SLコンタクト 65部分に形成されたコンタクト孔内のタンダ ステン (W)により、接続される。なお、上記の金属層はアルミニウム (AL)又は銅 (CU) であってもよい。
図 8Cは断面図、図 8Dは斜視図を示し、図 8A及び図 8Bの工程終了後、以下のェ 程を行い、タングステン (W)配線を形成する工程を示した図である。まず、金属層、例 えば、タングステン (W)層を CVD法或いはスパッタ法により形成する。次に、矩形のレ ジストパターンをタングステン (W)層上に形成する。そして、異方性エッチングにより、 そのレジストノ ターンをマスクにタングステン (W)層をエッチングし、タングステン (W)酉己 線を形成する。なお、 BLコンタクト 64部分において、ソース領域とコンタクトする配線 は BL線 66となる。 SLコンタクト 65部分において、ドレイン領域とコンタクトする配線は SL線 67となる。
[0045] 実施例 1の記憶素子マトリックスは、図 4Aの平面図に示すように、 fin領域に形成さ れた記憶素子により形成されている。また、実施例 1の記憶素子マトリックスは、 BL線 、 SL線、 FG線、及び、 BG線を有する。そして、その記憶素子は、ソース領域、ドレイン 領域、前面ゲート領域、及び、背面ゲート領域を有する。また、その記憶素子が記憶 素子マトリックスを構成する際に、背面ゲート領域を、行方向に隣接する記憶素子と 共有する。さらに、その記憶素子は、記憶素子マトリックスを構成する際に、ソース領 域を、列方向に隣接する記憶素子と共有する。さらに、 BL線と SL線は行方向に延在 し、行方向に配列されている、各記憶素子のソース領域、ドレイン領域と接続している 、また、 FG線と BG線は、列方向に延在し、列方向に配列されている、各記憶素子の 前面ゲート領域、背面ゲート領域と接続している。
[0046] 従って、ソース領域及び背面ゲート領域を、隣接する記憶素子と共有することとなる ため、その記憶素子から構成される記憶マトリックスが占める面積は減少する。
一方、行方向に延在する BL線を活性ィ匕し、列方向に延在する FG線を活性化する と、活性化された BL線と、活性ィヒされた FG線の双方に接続する記憶素子は、その F G線とその BL線の交点に存在する、一つの記憶素子に絞られ、その記憶素子のみ が活性化する。
そして、読み出し時には、 BG線がマイナスの電位であるため保持されている情報 1S 活性ィ匕した記憶素子力も読み出される。 [0047] 一方、書込を行うときは、 BG線は、書込したい状態により、マイナス電位あるいは 0 V電位に印加される。従って、 BG線が接続する背面ゲート領域は隣接する記憶素子 により共有されているため、 2列分の記憶素子の背面ゲート領域に、電圧が印加され ることになる。しかし、記憶素子への書込が行われるには、その記憶素子のソース領 域とドレイン領域間に電圧が印加され、かつ、前面ゲート領域に電圧が印加され、ソ ース領域とドレイン領域間に電流がながれている必要がある。従って、背面ゲート領 域に電圧が印加された記憶素子の内、 BL線及び FG線の活性ィ匕により、ドレイン領 域及び前面ゲート領域に電圧が印加された記憶素子のみに書込がされる。そうする と、読み出し時及び書込時の双方において、背面ゲート領域が共有となっていても、 記憶素子の多重選択は発生しな 、。
従って、実施例 1の記憶素子マトリックスでは、多重選択の発生がなぐかつ、高密 度であるため、実施例 1の記憶素子マトリックスは LSIの混載メモリに適する。
実施例 2
[0048] 図 9、図 10、図 11、及び、図 12を用いて実施例 2の記憶素子マトリックスについて説明 する。
実施例 2の記憶素子マトリックスは、実施例 1に係る記憶素子と同様な記憶素子によ り構成されている。しかし、実施例 2に係る記憶素子は、隣接する記憶素子と、背面ゲ ート領域、ソース領域、前面ゲート領域及びドレイン領域を共有する点で異なる。
[0049] 図 9は、図 9A、図 9B、図 9C、図 9D、及び、図 9Eから構成されており、実施例 2に 係る記憶素子マトリックスを示す図である。
[0050] 図 9において、 70は SL線、 71は BG線、 72は FG線、 73は BL線、 74は記憶素子が形 成されているシリコンの立体孤立領域、すなわち、いわゆる、 fin領域、 75は背面ゲー ト領域、 76は前面ゲート領域、 77は記憶素子のソース領域へのコンタクト窓、すなわ ち、 SLコンタクト、 78は記憶素子の背面ゲート領域へのコンタクト、すなわち、 BGコン タクト、 79は記憶素子の前面ゲート領域.へのコンタクト窓、すなわち、 FGコンタクト、 80は記憶素子のドレイン領域へのコンタクト窓、すなわち、 BLコンタクトをそれぞれ示 す。
[0051] 図 9Aは実施例 1に係る記憶素子マトリックスを表す平面図を示す。 fin領域 74は、列方向に長い長辺を有する、直方体の形状を有するシリコンの立体 孤立領域であり、 SOI基板の BOX層上に形成されている。そして、 fin領域 74には、記 憶素子が列方向に連続して配置され、記憶素子列が形成されている。すなわち、そ の記憶素子列は、図 2の記憶素子が、ソース領域が形成されている面、又は、ドレイ ン領域が形成されて 、る面を向か 、合わせに、列方向に連続して連結して 、るのと 同様なものである。
そして、図 9の記憶素子マトリックスは、行方向に、 fin領域 74に形成された記憶素子 を連続して並べることにより、構成されている。
従って、記憶素子のソース領域及びドレイン領域は fin領域 74の上面に存在し、列 方向に交互に配置されている。また、記憶素子は、列方向に隣接する記憶素子と、ソ ース領域又はドレイン領域を共有する。
記憶素子の前面ゲート領域 76は長方形状の fin領域 74の一方の長辺側の側面に、 ドレイン領域とソース領域を隔てるように存在する。記憶素子の背面ゲート領域 75は 長方形状の fin領域 74の他方の長辺側の側面に、ドレイン領域とソース領域を隔てる ように存在する。そして、記憶素子の前面ゲート領域 76及び背面ゲート領域 75は、 fin 領域 74の側面にゲート絶縁膜を介して接している。また、記憶素子は、行方向に隣 接する記憶素子と、前面ゲート領域 76及び前面ゲート領域 75を、共有する。
[0052] BG線 71は、列方向に延在し、 BGコンタクト 78により、記憶素子マトリックスを構成す る記憶素子の背面ゲート領域を、列方向に沿って接続する。
FG線 72は、行方向に延在し、 FGコンタクト 79により、記憶素子マトリックスを構成す る記憶素子の前面ゲート領域を、行方向にそって接続する。
BL線 73は、列方向に延在し、 BLコンタクト 80により、記憶素子マトリックスを構成す る記憶素子のドレイン領域を列方向に接続する。
SL線 70は、行方向に延在し、 SLコンタクト 77により、記憶素子マトリックを構成する 記憶素子のソース領域を行方向に接続する。
[0053] すなわち、記憶素子のソース領域又はドレイン領域の共有化、及び、記憶素子の前 面ゲート又は背面ゲートの共有ィ匕により、図 2の記憶素子を形成した fin領域を、その ままマトリックス状態に敷きつめた場合と比較し、記憶素子マトリックスが占める面積を 縮小することができる。また、図 4の記憶素子マトリックスと比較した場合、図 9の記憶 素子マトリックスにおいては、記憶素子間の共有部分が増えているため、さらに、記憶 素子マトリックスが占める面積を減少させることができる。
[0054] 図 9Bは、図 9Aに示す A— A，線に沿った、 AA，断面図を示す図である。 BG線 71は、 第 2層の配線であり、 BG線 71と背面ゲート領域 75は、 BGコンタクト 78部分において、 コンタクト孔を介して接続している。また、 BG線 71は、 AA'断面に対して垂直方向に 延在する。 FG線 72は、第 3層の配線であり、 FG線 72と前面ゲート領域 76は、 FGコン タクト 79部分において、コンタクト孔を介して接続している。また、 FG線 72は、 AA，断 面に対して平行方向に延在する。 BL線 73は第 4層配線である。また、 BL線 73は AA '断面に対して垂直方向へ延在する。前面ゲート領域 76、 fin領域 74、背面ゲート領域 75、及び、 fin領域 74は、 AA，断面に対して平行方向へ、その順番で、繰り返し配置 されている。
[0055] 図 9Cは、図 9Aに示す B— B，線に沿った、 BB'断面図を示す図である。 SL線 70は、 第 1層の配線であり、 SL線 70と fin領域 74の上面のソース領域は、 SLコンタクト 77部分 において、コンタクト孔を介して接続している。また、 SL線 70は BB'断面に対して平行 方向へ延在する。そして、第 2層配線である BG線 71は、 SL線の上層にあり、 BB'断 面に対して垂直方向へ延在する。また、第 4層配線である BL線 73は、さらに、 BG線 71の上層にあり、 BB'断面に対して垂直方向へ延在する。 fin領域 74は BB'断面に対 して垂直方向へ延在する。 fin領域 74及び絶縁領域は、 BB'断面に対して平行方向 へ、その順番で、繰り返し配置されている。
[0056] 図 9Dは、図 9Aに示す D— D，線に添った、 DD，断面図を示す図である。 BL線 73と fin 領域の上面のドレイン領域は、コンタクト孔を介して接続している。また、 BL線 73は、 DD'断面に対して平行方向へ延在する。 FG線 72は DD'断面に対して垂直方向へ 延在している。 SL線 70は DD'断面に対して垂直方向へ延在している。 fin領域 74は D D'断面に対して平行方向へ延在する。
[0057] 図 9Eは、図 9Aに示す E— E'線に添った、 EE'断面図を示す図である。 FG線 72と 前面ゲート領域 76は、 FGコンタクト 79部分において、コンタクト孔を介して、接続して いる。また、 FG線 72は、 EE'断面に対して垂直方向に延在している。 SL線 70は EE' 断面に対して垂直方向へ延在している。前面ゲート領域 76及び絶縁領域は、 EE'断 面に対して平行方向へ、その順番で、繰り返し配置されている。
[0058] 従って、図 9Aに示した、実施例 2に係る記憶素子マトリックの繰り返しピッチは以下 のようである。
まず、行方向には、 fin領域、前面ゲート領域、 fin領域、背面ゲート領域の順番で、 それらが繰り返し配置されている。また、列方向にはドレイン領域 (BL線に接続)、前 面ゲート領域及び背面ゲート領域、ソース領域、前面ゲート領域及び背面ゲート領 域の順番で、それらが繰り返し配置されている。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレ イン領域、及び、 fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線 間隔 (fine pitch:ファインピッチ)で形成が可能であるから、行方向では、 4倍の最小線 間隔、いわゆる、 4Fが繰り返しピッチとなる。また、列方向では、 4倍の最小線間隔、 いわゆる、 4Fが繰り返しピッチとなる。従って、 4F X 4F= 16F2の面積の中に 4ビット の記憶素子が含まれることになる。すなわち、 1ビットの記憶素子あたりの面積は、 4F 2となる。
[0059] 図 10、図 11、及び、図 12は、実施例 2の記憶素子マトリックスの製造工程を示す図で ある。まず、実施例 1の記憶素子マトリックスの製造工程と実施例 2の記憶素子の製 造工程を比較すると、図 5A、図 5B、図 5C、図 5D、図 5E、図 5F、図 6A、図 6B、図 6 C、図 6Dに示す製造工程の終了までは、同様の製造工程である。
図 10において、 85は SOI基板の BOX層、 90は絶縁層、 86は fin領域、 89はゲート絶縁 膜、 87は前面ゲート領域、 88は背面ゲート領域、 91は素子分離用の絶縁層、 92は SL 線、 93は SL線 92と記憶素子のソース領域とを接続するためのコンタクト孔をそれぞれ 示す。
[0060] 図 10Aは断面図、図 10Bは斜視図を示し、図 6C、及び、図 6Dと同様な製造工程が 終了したところを示した図である。
図 10Cは断面図、図 10Dは斜視図を示し、図 10A及び図 10Bの工程終了後、以下の 工程を行い、素子分離用の絶縁層 91の平坦ィ匕の工程を示した図である。まず、 CVD 法により、素子分離用の絶縁層 91を堆積させる。次に、 CMP法により、絶縁層 90の上 面と同様の高さで、素子分離用の絶縁層 91を平坦化する。
[0061] 図 10Eは断面図、図 10Fは斜視図を示し、図 10C、及び、図 10Dの工程を終了後、以 下の工程を行い、 SL線を形成する工程を示した図である。まず、ホトレジスト技術によ り、記憶素子のソース領域上に開口を有するレジストパターンを形成する。次に、レジ ストパターンをマスクに異方性エッチングにより、絶縁層 90をエッチングすることにより 、記憶素子のソース領域まで貫通したコンタクト孔 93を形成する。その後、レジスタパ ターンを除去する。さらに、金属層、例えば、 20nm程度のタングステン (W)層を CVD 法或いはスパッタ法により形成する。そして、ホトレジスト技術により、 SL線 92を形成す るためのレジストパターンを形成する。次に、レジストパターンをマスクに異方性エツ チングにより、タングステン (W)層をエッチングすることにより、 SL線 92を形成する。そ の後、レジストパターンを除去する。
なお、上記では、金属層を、例えば、タングステン (W)層とした力 アルミニウム (AL 銅 (CU)等の他の金属でもよ 、。
[0062] 図 11において、 85は SOI基板の BOX層、 86は fin領域、 87は前面ゲート領域、 88は 背面ゲート領域、 89はゲート絶縁膜、 90は絶縁層、 91は素子分離用の絶縁層、 92は SL線、 94は層間絶縁層、 95はコンタクト孔、 96は BG線、 97は層間絶縁層をそれぞれ 示す。
[0063] 図 11Aは断面図、図 11Bは斜視図である。そして、図 11A、及び、図 11Bは、図 10E、 及び、図 10Fの工程を終了後、以下の工程により、 BG線 96を形成する工程を示した 図である。まず、 CVD法により、層間絶縁層 94を、例えば、 60nm力も 80nm程度のシリ コン酸ィ匕膜 (Si02)を堆積する。次に、 CMP法により、タングステン (W)層上の層間絶縁 層 94の厚さ力 例えば、 20 程度となるように、平坦化を行う。次に、記憶素子のドレ イン領域、背面ゲート領域 88、及び、前面ゲート領域 87上に開口を有するレジストパ ターンを形成する。次に、レジストパターンをマスクに異方性エッチングにより、層間 絶縁層 94をエッチングすることにより、記憶素子のドレイン領域、背面ゲート領域 88及 び、前面ゲート領域 87まで貫通したコンタクト孔 95を形成する。次に、 CVD法或いは スパッタ法により、コンタクト孔 95に金属材料を埋め込むため、層間絶縁層 94上にお いて 20nm程度の厚さの金属層、例えば、タングステン (W)層を形成する。次に、ホトレ ジスト技術により、タングステン (W)層上に、 BG線 96を形成するためのレジストパター ンを形成する。次に、異方性エッチングにより、レジストパターンをマスクにタンダステ ン (W)層をエッチングして BG線 96を形成する。その結果、 BG線 96と背面ゲート領域 88は、背面ゲート領域 88上のコンタクト孔 95に埋め込まれた金属材料、すなわち、タ ングステン (W)により、接続する。一方、ドレイン電極、及び、前面ゲート領域 87上のコ ンタクト孔 95にも、金属材料、すなわち、タングステン (W)が埋め込まれる。しかし、ドレ イン電極、及び、前面ゲート領域 87のコンタクト孔 95の上には、配線は形成されない 。なお、上記のタングステン (W)は、アルミニウム (AL)等の他の金属であってもよい。
[0064] 図 11Cは断面図、図 11Dは斜視図である。そして、図 11C、及び、図 11Dは、図 11A 及び、図 11Bの工程を終了後、以下の工程により、 BG線 96上の層間絶縁層 97を形成 する工程を示した図である。まず、 CVD法により、 BG線 96上に絶縁層、例えば、厚さ 60nm力も 80nm程度のシリコン酸化膜 (Si02)を形成する。次に、 CMP法により、 BG線 96上の厚さが 20nm程度となるように平坦ィ匕を行い、層間絶縁層 97を形成する。
[0065] 図 12において、 85は SOI基板の BOX層、 86は fin領域、 87は前面ゲート領域、 88は 背面ゲート領域、 89はゲート絶縁膜、 90は絶縁層、 91は素子分離用の絶縁層、 92は SL線、 94は層間絶縁層、 95はコンタクト孔、 96は BG線、 97は層間絶縁層、 98はコンタ タト孔、 99は FG線、 100はコンタクト孔、 101は層間絶縁層、 102は BL線をそれぞれ示 す。
図 12Aは断面図、図 12Bは斜視図である。そして、図 12A、及び、図 12Bは、図 11C 及び、図 11Dの工程を終了後、以下の工程により、 FG線 99を形成する工程を示した 図である。まず、 CVD法により、層間絶縁層 97を、例えば、 60nm力も 80nm程度のシリ コン酸ィ匕膜 (Si02)を堆積する。次に、 CMP法により、タングステン (W)層上の層間絶縁 層 94の厚さが、例えば、 20 程度となるように、平坦化を行う。次に、前面ゲート領域 88に接続するコンタクト孔 95上に開口を有するレジストパターンを形成する。次に、レ ジストパターンをマスクに異方性エッチングにより、層間絶縁層 97をエッチングするこ とにより、前面ゲート領域 88に接続するコンタクト孔 95上にコンタクト孔 98を形成する。 次に、 CVD法或いはスパッタ法により、コンタクト孔 98に金属材料を埋め込むため、 層間絶縁層 97上において 20nm程度の厚さの金属層、例えば、タングステン (W)層を 形成する。次に、ホトレジスト技術により、タングステン (W)層上に、 FG線 99を形成する ためのレジストパターンを形成する。次に、異方性エッチングにより、レジストパターン をマスクにタングステン (W)層をエッチングして FG線 99を形成する。その結果、 FG線 99と前面ゲート領域 88は、前面ゲート領域 88に接続するコンタクト孔 95及びコンタクト 孔 98に埋め込まれた金属材料、すなわち、タングステン (W)により、接続する。なお、 上記のタングステン (W)は、アルミニウム (AL)等の他の金属であってもよ!/、。
[0066] 図 12Cは断面図、図 12Dは斜視図である。そして、図 12C、及び、図 12Dは、図 12A 及び、図 12Bの工程を終了後、以下の工程により、 BL線 102を形成する工程を示した 図である。まず、 CVD法により、層間絶縁層 101を、例えば、 60nm力 80nm程度のシ リコン酸ィ匕膜 (Si02)を堆積する。次に、 CMP法により、タングステン (W)層上の層間絶 縁層 101の厚さ力 例えば、 20 程度となるように、平坦化を行う。次に、記憶素子の ドレイン領域に接続するコンタクト孔 95上に開口を有するレジストパターンを形成する 。次に、レジストパターンをマスクに異方性エッチングにより、層間絶縁層 101をエッチ ングすることにより、記憶素子のドレイン領域に接続するコンタクト孔 95上にコンタクト 孔 100を形成する。次に、 CVD法或いはスパッタ法により、コンタクト孔 100に金属材 料を埋め込むため、層間絶縁層 101上において 20nm程度の厚さの金属層、例えば、 タングステン (W)層を形成する。次に、ホトレジスト技術により、タングステン (W)層上に BL線 102を形成するためのレジストパターンを形成する。次に、異方性エッチングに より、レジストパターンをマスクにタングステン (W)層をエッチングして BL線 102を形成 する。その結果、 BL線 102と記憶素子のドレイン領域は、記憶素子のドレイン領域に 接続するコンタクト孔 95及びコンタクト孔 100に埋め込まれた金属材料、すなわち、タ ングステン (W)により、接続する。なお、上記のタングステン (W)は、アルミニウム (AL)等 の他の金属であってもよ 、。
[0067] 実施例 2の記憶素子マトリックスは、図 9Aの平面図に示すように、 fin領域に形成さ れた記憶素子により形成されている。また、実施例 2の記憶素子マトリックスは、 BL線 SL線、 FG線、及び、 BG線を有する。そして、その記憶素子は、ソース領域、ドレイン 領域、前面ゲート領域、及び、背面ゲート領域を有する。また、その記憶素子が記憶 素子マトリックスを構成する際に、背面ゲート領域を、行方向に隣接する記憶素子と 共有する。また、その記憶素子は、前面ゲート領域を、行方向に隣接する記憶素子と 共有する。さらに、その記憶素子は、記憶素子マトリックスを構成する際に、ソース領 域を、列方向に隣接する記憶素子と共有する。その記憶素子は、ドレイン領域を、列 方向に隣接する記憶素子と共有する。加えて、 FG線と SL線は行方向に延在し、行方 向に配列されている、各記憶素子の前面ゲート領域、ドレイン領域と接続している、ま た、 BG線と BL線は、列方向に延在し、列方向に配列されている、各記憶素子の背面 ゲート領域、ドレイン領域と接続している。
[0068] 従って、ソース領域、ドレイン領域、前面ゲート領域、及び、背面ゲート領域を、隣 接する記憶素子と共有することとなるため、その記憶素子から構成される記憶マトリツ タスが占める面積は、図 4Aの記憶素子マトリックスよりも、さらに減少する。
[0069] 一方、列方向に延在する BL線を活性化すると、 BL線を共有する 2つの記憶素子 のソース領域とドレイン領域との間に電圧が印加される。しかし、 FG線は行方向に延 在し、その 2つの記憶素子の内、一方の記憶素子の前面ゲート領域に接続する FG 線と、他方の記憶素子の前面ゲート領域に接続する FG線とは異なる。従って、活性 化された BL線と、活性ィ匕された FG線の双方に接続する記憶素子は、その FG線とそ の BL線の交点に存在する、一つの記憶素子に絞られ、その記憶素子のみが活性ィ匕 する。
そして、読み出し時には、 BG線がマイナスの電位であるため保持されている情報 力 活性ィ匕した記憶素子力も読み出される。
[0070] 一方、書込を行うときは、 BG線は、書込したい状態により、マイナス電位あるいは 0 V電位に印加される。従って、 BG線が接続する背面ゲート領域は隣接する記憶素子 により共有されているため、 2列分の記憶素子の背面ゲート領域に、電圧が印加され ることになる。しかし、記憶素子への書込が行われるには、その記憶素子のソース領 域とドレイン領域間に電圧が印加され、かつ、前面ゲート領域に電圧が印加され、ソ ース領域とドレイン領域間に電流がながれている必要がある。従って、背面ゲート領 域に電圧が印加された記憶素子の内、 BL線及び FG線の活性ィ匕により、ドレイン領 域及び前面ゲート領域に電圧が印加された記憶素子のみに書込がされる。そうする と、読み出し時及び書込時の双方において、背面ゲート領域が共有となっていても、 記憶素子の多重選択は発生しな 、。
従って、実施例 2の記憶素子マトリックスでは、多重選択の発生がなぐかつ、高密度 であるため、実施例 2の記憶素子マトリックスは LSIの混載メモリに適する。
実施例 3
[0071] 図 13を用いて実施例 3の記憶素子マトリックスについて説明する。そして、実施例 3 の記憶素子マトリックスは、実施例 2に係る記憶素子と同様な記憶素子により構成さ れている。しかし、実施例 3に係る記憶素子マトリックスは、記憶素子が形成されてい る fin領域と、行方向に隣接する記憶素子が形成されている fin領域が、ドレイン領域 にお 、て繋がって 、る点で異なる。
図 13は実施例 3に係る記憶素子マトリックスを表す平面図を示す。そして、図 13に おいて、 105は SL線、 106は BG線、 107は FG線、 108は BL線、 109は記憶素子が形成 されているシリコンの立体孤立領域、すなわち、いわゆる、 fin領域、 113は記憶素子の 背面ゲート領域へのコンタクト、すなわち、 BGコンタクト、 114は記憶素子の前面ゲー ト領域.へのコンタクト窓、すなわち、 FGコンタクト、 115は記憶素子のドレイン領域へ のコンタクト窓、すなわち、 BLコンタクトをそれぞれ示す。
[0072] fin領域 109はシリコンの立体孤立領域であり、 SOI基板の BOX層上に形成されている 。しかし、図 9の fin領域力 列方向に長い長辺を有する、直方体の形状を有するシリ コンの立体孤立領域であつたのに対して、 fin領域 109は、行方向に並べた図 9の fin領 域を記憶素子のソース領域にぉ 、て、図 9の fin領域と図 9の fin領域とをつなげた点 で異なる。すなわち、 fin領域 109は、格子形状を有するシリコンの立体孤立領域であ つて、記憶素子マトリックス全体で、一体となっている。
ただし、 fin領域 109には、図 9の記憶素子マトリックスと同様な構成で、記憶素子が 配置されている。記憶素子が列方向に連続して形成され、記憶素子列が形成されて いる。
従って、記憶素子のソース領域及びドレイン領域は fin領域 109の上面に存在し、列 方向の格子線に沿って、交互に配置されている。また、格子の交差点上にソース領 域は配置されている。すなわち、記憶素子は、列方向に隣接する記憶素子と、ソース 領域又はドレイン領域を共有する。さらに、行方向に隣接する記憶素子とは、 fin領域 109の上面に形成された SL線 115により接続されている。
記憶素子の前面ゲート領域は fin領域 109の側面に、ドレイン領域とソース領域を隔 てるように存在する。また、記憶素子の背面ゲート領域は fin領域 109の側面に、ドレイ ン領域とソース領域を隔てるように存在する。そして、記憶素子の前面ゲート領域及 び背面ゲート領域は、 fin領域 109の側面にゲート絶縁膜を介して接している。また、 記憶素子は、行方向に隣接する記憶素子と、前面ゲート領域、及び、前面ゲート領 域を共有する。
[0073] SL線 105は、 fin領域 109上面に形成されており、行方向に延在し、記憶素子マトリツ クを構成する記憶素子のソース領域を行方向に接続する。そして、 SL線は 105は、例 えば、 fin領域 109面上の不純物拡散層により形成されて 、る。
BG線 106は、列方向に延在し、 BGコンタクト 113により、記憶素子マトリックスを構成 する記憶素子の背面ゲート領域を、列方向に沿って接続する。そして、 BG線 106は 金属配線、例えば、タングステン (W)配線で形成されている点では、図 9の記憶素子 マトリックスと同様である。なお、 BG線 106は、 SL線 105が不純物拡散層で形成され た場合は、第 1層の配線層である。
FG線 107は、行方向に延在し、 FGコンタクト 114により、記憶素子マトリックスを構成 する記憶素子の前面ゲート領域を、行方向にそって接続する。そして、 FG線 107は金 属配線、例えば、タングステン (W)配線で形成されている点では、図 9の記憶素子マト リックスと同様である。なお、 FG線 107は、 SL線 105が不純物拡散層で形成された場 合は、第 2層の配線層である。
BL線 108は、列方向に延在し、 BLコンタクト 115により、記憶素子マトリックスを構成 する記憶素子のドレイン領域を列方向に接続する。そして、 SL線 108は金属配線、例 えば、タングステン (W)配線で形成されている点では、図 9の記憶素子マトリックスと同 様である。なお、 BL線 108は、 SL線 105が不純物拡散層で形成された場合は、第 3層 の配線層である。
[0074] すなわち、実施例 3の記憶素子マトリックスは、実施例 2の記憶素子マトリックスと比 較し、 SL線 105が、 fin領域 109の上面上に一体として形成されている点で特徴がある 従って、実施例 3の記憶素子マトリックスによれば、記憶素子のソース領域又はドレイ ン領域の共有化、及び、記憶素子の前面ゲート又は背面ゲートの共有ィヒにより、図 9 の記憶素子マトリックスと同様に記憶素子マトリックスが占める面積を減少させることが できる。また、金属配線層を 1層分、省略することができる。
実施例 4
[0075] (本発明の記憶素子マトリックスを利用した半導体記憶装置）
図 14及び図 15を用いて、実施例 実施例 2、及び、実施例 3の記憶素子マトリック スを利用した半導体記憶装置について説明する。また、図 16を用いて、その半導体 記憶装置を混載メモリとして利用した LSIにつ 、て説明する。
図 14は、実施例 1の記憶素子マトリックスを利用した半導体記憶装置の回路ブロッ ク図を示す。図 14において、 120は半導体記憶装置、 121はコントロール回路、 122は 制御回路、 123はアドレスレジスタ、 124はデータ入出力回路、 125は FG線選択回路、 126は SL線選択回路、 127は BG線選択回路、 128はセンスアンプ、 129は記憶素子マ トリックスを示す。
[0076] コントロール回路 121は、半導体記憶装置 120に入力される複数のコマンド信号を受 け、複数のコマンド信号の組合せ力も示される制御モードを示す制御モード信号を、 制御回路 122、アドレスレジスタ 123、及び、データ入出力回路 124へ出力する回路で ある。
制御回路 122は、その制御モード信号を受け、アドレスレジスタ 123、データ入出力 回路 14、 FG線選択回路 125、 SL線選択回路 126、 BG線選択回路 127、及び、センス アンプ 128へ制御モードに応じた制御信号を出力する回路である。
アドレスレジスタ 123は、半導体記憶装置 120に入力される複数のアドレス信号を受 け、アドレス信号を増幅して、 FG線選択回路 125、 SL線選択回路 126、 BG線選択回 路 127、及び、センスアンプ 128ヘアドレス信号を出力する回路である。
データ入出力回路 124は、半導体記憶装置 120に入力される複数の入力データをセ ンスアンプ 128へ出力し、センスアンプ 128からの出力を、半導体記憶装置 120から出 力データとして出力する回路である。
[0077] FG線選択回路 125は、記憶素子マトリックス 129の FG線の内、一部の FG線をァドレ ス信号に応じて、選択する回路である。そして、 BG線選択回路 127とは、記憶素子マ トリックス 129を挟んで、対向する位置に配置されている。
SL線選択回路 126は、記憶素子マトリックス 129の SL線の内、一部の SL線をアドレス 信号に応じて、選択する回路である。そして、センスアンプ 128とは、記憶素子マトリツ タス 129を挟んで、対向する位置に配置されている。
BG線選択回路 127は、記憶素子マトリックス 129の BG線の内、一部の BG線をァドレ ス信号に応じて、選択する回路である。そして、 FG線選択回路 125とは、記憶素子マ トリックス 129を挟んで、対向する位置に配置されている。
センスアンプ 128は、アドレス信号に応じて選択され、記憶素子マトリックス 128の BL 線の電位を増幅する回路である。そして、制御信号が読み出しモードである場合に は、増幅した信号をデータ入出力回路 124へ出力する。また、制御信号が書き込み モードである場合には、データ入出力回路 124からの入力信号を BL線に出力する。 なお、 SL線選択回路 126とは、記憶素子マトリックス 129を挟んで、対向する位置に配 置されている。
[0078] 図 14の半導体記憶装置 120は、記憶素子マトリックス 129の BG線及び FG線が延在 する方向の端に、 FG線選択回路 125及び BG線選択回路 127を備える。また、半導体 記憶装置 120は、記憶素子マトリックス 129の SL線及び BL線が延在する方向の端に、 SL線選択回路及びセンスアンプ 128を備える。
従って、図 14の半導体装置 120によれば、 FG線と FG線選択回路 125、 BG線と BG線 選択回路 127、 SL線と SL線選択回路、及び、 BL線とセンスアンプ 128を接続するため に、最短距離で接続することができる。
[0079] 図 15は、実施例 2及び実施例 3の記憶素子マトリックスを利用した半導体記憶装置 の回路ブロック図を示す。図 15において、 130は半導体記憶装置、 131はコントロール 回路、 132は制御回路、 133はアドレスレジスタ、 134はデータ入出力回路、 135はセン スアンプ、 136は FG線選択回路、 137は BG線選択回路、 138は SL線選択回路、 139は 記憶素子マトリックスを示す。
[0080] コントロール回路 131は、半導体記憶装置 130に入力される複数のコマンド信号を受 け、複数のコマンド信号の組合せ力も示される制御モードを示す制御モード信号を、 制御回路 132、アドレスレジスタ 133、及び、データ入出力回路 134へ出力する回路で ある。
制御回路 132は、その制御モード信号を受け、アドレスレジスタ 133、データ入出力 回路 134、 FG線選択回路 136、 SL線選択回路 138、 BG線選択回路 137、及び、センス アンプ 135へ制御モードに応じた制御信号を出力する回路である。
アドレスレジスタ 133は、半導体記憶装置 130に入力される複数のアドレス信号を受 け、アドレス信号を増幅して、 FG線選択回路 136、 SL線選択回路 138、 BG線選択回 路 137、及び、センスアンプ 135ヘアドレス信号を出力する回路である。
データ入出力回路 134は、半導体記憶装置 130に入力される複数の入力データをセ ンスアンプ 135へ出力し、センスアンプ 135からの出力を、半導体記憶装置 130から出 力データとして出力する回路である。
[0081] FG線選択回路 136は、記憶素子マトリックス 139の FG線の内、一部の FG線をァドレ ス信号に応じて、選択する回路である。そして、 SL線選択回路 138とは、記憶素子マト リックス 139を挟んで、対向する位置に配置されている。
SL線選択回路 126は、記憶素子マトリックス 129の SL線の内、一部の SL線をアドレス 信号に応じて、選択する回路である。そして、 FG線選択回路 136とは、記憶素子マトリ ックス 139を挟んで、対向する位置に配置されている。
BG線選択回路 137は、記憶素子マトリックス 139の BG線の内、一部の BG線をァドレ ス信号に応じて、選択する回路である。そして、センスアンプ 135とは、記憶素子マトリ ックス 139を挟んで、対向する位置に配置されている。
センスアンプ 128は、アドレス信号に応じて選択され、記憶素子マトリックス 128の BL 線の電位を増幅する回路である。そして、制御信号が読み出しモードである場合に は、増幅した信号をデータ入出力回路 134へ出力する。また、制御信号が書き込み モードである場合には、データ入出力回路 134からの入力信号を BL線に出力する。 なお、 BG線選択回路 137とは、記憶素子マトリックス 139を挟んで、対向する位置に配 置されている。
[0082] 図 15の半導体記憶装置 130は、記憶素子マトリックス 139の FG線及び SL線が延在 する方向の端に、 FG線選択回路 136及び SL線選択回路 138を備える。また、半導体 記憶装置 130は、記憶素子マトリックス 139の BG線及び BL線が延在する方向の端に、 SL線選択回路 138及びセンスアンプ 135を備える。
従って、図 15の半導体記憶装置 130によれば、 FG線と FG線選択回路 136、 BG線と BG線選択回路 137、 SL線と SL線選択回路 138、及び、 BL線とセンスアンプ 135を接続 するために、最短距離で接続することができる。
図 16は、図 14の半導体記憶装置及び図 15の半導体記憶装置を混載メモリとして利 用した LSIにつ!/、て示す図である。
図 16において、 140は LSI、 141はロジック回路、 142は図 14の半導体記憶装置又は 図 15の半導体記憶装置を利用した混載メモリ、 143はコントロール信号、 144はァドレ ス信号、 145は入出力データをそれぞれ示す。そして、混載メモリ 142はロジック回路 141からコントロール信号 143、アドレス信号 144を受けて動作をする。また、混載メモリ 142はロジック回路 141との間で、入出力データの入出力を行う。なお.ロジック回路 141は fin型 FETにより構成されて!、ることは!、うまでもな!/、。
図 16の LSI140では、混載メモリ 142を高密度であるため、 LSI140の高集積化が図れ る。
産業上の利用可能性
[0083] 高密度であるが、多重選択が発生しない記憶素子マトリックを提供することができる。
符号の説明
[0084] 1 半導体片 (半導体の立体領域）
2 ソース電極
3 ゲート電極
4A 第 1の側面ゲート電極
4B 第 2の側面ゲート電極
5 ドレイン電極
10 SOI (silicon on insulator)基板の半導体部分
11 SOI基板の絶縁層部分
12 シリコン (Si)の立体領域
13 ゲート絶縁膜 A フロントゲート電極B バックゲート電極 ソース領域
ドレイン領域
ビット線 (BL線） 前面ゲート共通線 (FG線) 背面ゲート共通線 (BG線) ソースライン線 (SL線）
BG線
FG線
BL線
SL線
fin領域
ダミー fin領域
前面ゲート領域 背面ゲート領域
BOX(Barrier Oxide)層
BGコンタクト
FGコンタクト
SLコンタクト
BLコンタクト
レジストパターン
SOI基板の BOX層
SOI基板のシリコン層 絶縁層
fin領域
ダミー fin領域 ゲート絶縁膜 ポリシリコン (P-Si)層 前面ゲ^ -ト領域 背面ゲ -ト領域 絶縁層
BG線
FG線
層間絶縁層
BLコンタクト
SLコンタクト
BL線
SL線
SL線
BG線
FG線
BL線
fin領域
背面ゲ -ト領域 刖面ゲ -ト領域
SLコンタクト
BGコンタクト
FGコンタクト
BLコンタクト
SOI基板の BOX層 fin領域
刖面ゲ -ト領域 背面ゲ -ト領域 ゲート絶縁膜 90 絶縁層
91 素子分離用の絶縁層
92 SL線
93 コンタクト孑し
94 層間絶縁層
95 コンタクト孑し
96 BG線
97 層間絶縁層
98 コンタクト し
99 FG線
100 コンタクト孑し
101 層間絶縁層
102 BL線
105 SL線
106 BG線
107 FG線
108 BL線
109 fin領域
113 BGコンタクト
114 FGコンタクト
115 BLコンタクト 120 半導体記憶装置 121 コントロール回路 122 制御回路
123 アドレスレジスタ 124 データ入出力回路
125 FG線選択回路
126 SL線選択回路 127 BG線選択回路
128 センスアンプ
129 記憶素子マトリックス
130 半導体記憶装置
131 コントロール回路
132 制御回路
133 アドレスレジスタ
134 データ入出力回路
135 センスアンプ
136 FG線選択回路
137 BG線選択回路
138 SL線選択回路
139 記憶素子マトリックス

Claims

請求の範囲
[1] 絶縁支持基板上の半導体領域と、
前記半導体領域に形成されて ヽる記憶素子と、
前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域とを備え、 前記記憶素子を行列状態に配置した記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域の上面に形成されたソース領域と、
前記半導体領域の上面に形成されたドレイン領域と、
前記半導体領域の第 1側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン 領域を隔てるように配設された前面ゲート領域と、
前記半導体領域の前記第 1側面に対向する第 2側面に、ゲート絶縁膜を介し、前記 ソース領域と前記ドレイン領域を隔てるように配設された背面ゲート領域とを備え、 前記記憶素子は、第 1の方向に隣接する記憶素子と、前記背面ゲート領域を共有し たことを特徴とする記憶素子マトリックス。
[2] 絶縁支持基板上の第 1半導体領域を第 2の方向に並べた第 1半導体領域列と、 前記第 1半導体領域上に形成されている記憶素子と、
前記絶縁支持基板上の第 2半導体領域を第 2の方向に並べた第 2半導体領域列と、 前記第 1半導体領域間、前記第 1半導体領域と前記第 2半導体領域間、及び、前記 第 2半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
刖面ケート と、
平面ゲート線と、
ビット線と、
ソースライン線とを備え、
二列の前記第 1半導体領域列、及び、一列の前記第 2半導体領域列を、順次に、連 続して第 1の方向に配置することにより形成した記憶素子マトリックスであって、 前記記憶素子は、
前記第 1半導体領域の上面に形成されたソース領域と、
前記第 1半導体領域の上面に形成されたドレイン領域と、 前記第 1半導体領域と前記第 2半導体領域に挟まれるように配設され、前記第 1半導 体領域の第 1側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔て るように配設された前面ゲート領域と、
前記第 1半導体領域と前記第 1半導体領域に挟まれるように配設され、前記第 1半導 体領域の前記第 1側面に対向する第 2側面にゲート絶縁膜を介し、前記ソース領域 と前記ドレイン領域を隔てるように配設された背面ゲート領域とを備え、
前記記憶素子は、第 1の方向に隣接する記憶素子と、前記背面ゲート領域を共有し 前記前面ゲート線は、第 2の方向に沿って延在し、第 2の方向の各前記記憶素子の 前記前面ゲート領域を接続し、
前記背面ゲート線は、第 2の方向に沿って延在し、第 2の方向の各前記記憶素子の 前記背面ゲート領域を接続し、
前記ビット線は、第 1の方向に沿って延在し、第 1の方向の各前記記憶素子の前記ド レイン領域を接続し、
前記ソースライン線は、第 1の方向に沿って延在し、第 1の方向の各前記記憶素子の 前記ソース領域を接続したことを特徴とする記憶素子マトリックス。
[3] 請求項 2の記憶素子マトリックスを製造する方法であって、
前記前面ゲート線及び前記背面ゲート線を、第 1の配線層により形成する工程と、 前記ビット線及び前記ソースライン線を、第 2の配線層により形成する工程とを備える ことを特徴とする記憶素子マトリックスの製造方法。
[4] 請求項 2に記載した記憶素子マトリックスと
前記ビット線に接続するセンスアンプと、
前記ソースライン線を選択する第 1選択回路と、
前記前面ゲート線を選択する第 2選択回路と、
前記背面ゲート線を選択する第 3選択回路とを備え、
前記センスアンプと前記第 1選択回路は、前記記憶素子マトリックスを挟んで配置さ れ、
前記第 2選択回路と前記第 3選択回路は、前記記載した記憶素子マトリックスを挟ん で配置されたことを特徴とする半導体回路装置。
絶縁支持基板上に、第 2の方向に延在する、孤立した半導体領域と、
前記半導体領域に、第 2の方向へ、連続して形成された複数の記憶素子と、 前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
肯 U面グート線と、
背面ゲート線と、
ビット線と、
ソースライン線とを備え、
複数の前記半導体領域を、第 1の方向に、配置することにより形成した記憶素子マト リックスであって、
前記記憶素子は、
前記半導体領域の上面に配設されたソース領域と、
前記半導体領域の上面に配設されたドレイン領域と、
前記半導体領域の第 1側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領 域を隔てるように配設された背面ゲート領域と、
前記半導体領域の前記第 1側面に対向する第 2側面にゲート絶縁膜を介し、前記ソ ース領域と前記ドレイン領域を隔てるように配設された背面ゲート領域とを備え、 前記記憶素子は、第 2の方向に隣接する前記記憶素子と、前記ソース領域又は前記 ドレイン領域を共有し、
前記記憶素子は、第 1の方向に隣接する前記記憶素子と、前記前面ゲート領域又は 前記背面ゲート領域を共有し、
前記前面ゲート線は、第 2の方向に沿って延在し、前記半導体領域の各前記記憶素 子の前記前面ゲート領域を接続し、
前記背面ゲート線は、第 1の方向に沿って延在し、第 1の方向の各前記記憶素子の 前記背面ゲート領域を接続し、
前記ビット線は、第 2の方向に沿って延在し、前記半導体領域の各前記記憶素子の 前記ドレイン領域を接続し、
前記ソースライン線は、第 1の方向に沿って延在し、第 1の方向の各前記記憶素子の 前記ソース領域を接続したことを特徴とする記憶素子マトリックス。
[6] 請求項 5の記憶素子マトリックスを製造する方法であって、
前記ソースライン線を第 1の配線層により形成する工程と
前記背面ゲート線を第 2の配線層により形成する工程と
前記前面ゲート線を第 3の配線層により形成する工程と、
前記ビット線を第 4の配線層により形成する工程とを備えることを特徴とする記憶素子 マトリックスの製造方法。
[7] 請求項 5に記載した記憶素子マトリックスと
前記ビット線に接続するセンスアンプと、
前記ソースライン線を選択する第 1選択回路と、
前記前面ゲート線を選択する第 2選択回路と、
前記背面ゲート線を選択する第 3選択回路とを備え、
前記センスアンプと前記第 2選択回路は、前記記憶素子マトリックスを挟んで配置さ れ、
前記第 1選択回路と前記第 3選択回路は、前記記憶素子マトリックスを挟んで配置さ れたことを特徴とする半導体回路装置。
[8] 絶縁支持基板上に、格子状に配列した半導体領域と、
前記半導体領域に、行列状態で、形成された複数の記憶素子と、
前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
刖面ケート と、
背面ゲート線と、
ビット線と、
ソースライン線とを備える記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域の上面であって、格子の交差点上に配設されたソース領域と、 前記半導体領域の上面であって、第 1の方向の格子線上に配設されたドレイン領域 と、
前記半導体領域の第 1側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領 域を隔てるように配設された背面ゲート領域と、
前記半導体領域の前記第 1側面に対向する第 2側面にゲート絶縁膜を介し、前記ソ ース領域と前記ドレイン領域を隔てるように配設された背面ゲート領域とを備え、 前記記憶素子は、第 1の方向に隣接する前記記憶素子と、前記ソース領域又は前記 ドレイン領域を共有し、
前記記憶素子は、第 2の方向に隣接する前記記憶素子と、前記前面ゲート領域又は 前記背面ゲート領域を共有し、
前記前面ゲート線は、第 1の方向に沿って延在し、前記半導体領域の各前記記憶素 子の前記前面ゲート領域を接続し、
前記背面ゲート線は、第 2の方向に沿って延在し、第 2の方向の各前記記憶素子の 前記背面ゲート領域を接続し、
前記ビット線は、第 1の方向に沿って延在し、前記半導体領域の各前記記憶素子の 前記ドレイン領域を接続し、
前記ソースライン線は、前記半導体領域の上面であって、第 2の方向の格子線上に 沿って延在し、行方向の各前記記憶素子の前記ソース領域を接続したことを特徴と する記憶素子マトリックス。
[9] 請求項 8の記憶素子マトリックスを製造する方法であって、
前記ソースライン線を前記半導体領域上の不純物拡散層により形成する工程と 前記背面ゲート線を第 1の配線層により形成する工程と
前記前面ゲート線を第 2の配線層により形成する工程と、
前記ビット線を第 3の配線層により形成する工程とを備えることを特徴とする記憶素子 マトリックスの製造方法。
[10] 請求項 8に記載した記憶素子マトリックスと
前記ビット線に接続するセンスアンプと、
前記ソースライン線を選択する第 1選択回路と、
前記前面ゲート線を選択する第 2選択回路と、
前記背面ゲート線を選択する第 3選択回路とを備え、
前記センスアンプと前記第 2選択回路は、前記記憶素子マトリックスを挟んで配置さ れ、
前記第 1選択回路と前記第 3選択回路は、前記記憶素子マトリックスを挟んで配置さ れたことを特徴とする半導体回路装置。
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