CN100562987C - 存储单元阵列及其制造方法以及使用该存储单元阵列的半导体电路装置 - Google Patents

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Abstract

本发明的目的在于，提供一种虽具有高密度，但不会发生多重选择的、铺满了1T-DRAM的存储单元及该存储单元的制造方法，以及利用该存储单元阵列的半导体电路装置。提供一种存储单元阵列，其具有：绝缘支撑基板上独立了的半导体区域；形成在半导体区域上的存储单元；使存储单元处于绝缘状态的绝缘区域。而且，该存储单元具有；源极区域；漏极区域；正面栅极区域，其中间隔着栅极区域，以隔开上述源极区域和上述漏极区域的方式配置在半导体区域的侧面上；背面栅极区域，其中间隔着栅极区域，以隔开上述源极区域和上述漏极区域的方式配置在与半导体区域的上述侧面相对向的侧面上。而且，存储单元的特征在于，与在行方向上相邻的存储单元共用上述背面栅极区域。

Description

存储单元阵列及其制造方法以及使用该存储单元阵列的半导体电路装置
技术领域
本发明涉及一种，适合于LSI(Large Scale Integration；大规模集成电路)中的嵌入式存储器(embedded memory)的，铺满采用了fin型FET(FinField-Effect Transistor，FinFET；鳍式场效晶体管)的DRAM(Dynamic RAM；动态RAM)存储单元的存储单元阵列，及其制造方法，以及使用该存储单元阵列的半导体装置，且特别涉及一种作为采用了fin型FET的DRAM的存储单元阵列，而且可缩小面积且可防止存储单元的多重选择的存储单元阵列，及其制造方法，以及使用该存储单元阵列的半导体电路装置。
背景技术
现有的高集成LSI由数目庞大的逻辑电路及嵌入式存储器构成，特别是，嵌入式存储器部分占芯片面积的绝大部分。因此，若依照提高LSI功能的要求，而实施LSI的高集成化时，就要求的缩小嵌入式存储器部分。因而，到目前为止研究出，作为嵌入式存储器的，缩小与逻辑处理器的相容性好的SRAM，以及使用能够实现缩小面积的DRAM。但是，SRAM中面积的缩小存在界限，并且需要复杂的制造工艺，而且具有由一个MOSFET(Metal OxideSemicoductor Field Effect Transistor；金属氧化物半导体场效应晶体管)和一个电容器构成的存储单元来组成的DRAM，跟逻辑处理器的相容性不太好。因此，提出了如下的建议，使用纵向双门晶体管(double gate transistor)，并利用由一个晶体管构成存储单元的DRAM(以下称1T-DRAM)。(专利文献1：JP特开2003-78026)
这是因为当通过纵向双门晶体管构成逻辑电路时，具有能够使用纵向双门晶体管来构成的存储单元的1T-DRAM，与逻辑处理器的相容性好。而且，相比较于具有由一个MOSFET和一个电容器构成的存储单元的现有型的1T-DRAM，而能够通过一个纵向双门晶体管构成存储单元的1T-DRAM能够缩小面积。
在这里，是指，作为MOSFET用区域，在支撑基板上，设置独立的硅(Si)立体区域，并且，中间隔着栅极绝缘膜，配置两个栅电极在与硅(Si)立体区域相对向的两个侧面上的MOSFET的结构。而且，在纵向双门晶体管中，由于以两个栅电极控制MOSFET的沟道部分，能够减少等待时源极和漏极之间的电流。因此，能够防止MOSFET的细微化所带来的问题。
接下来，使用图1说明，专利文献1所述的使用纵向双门晶体管能够构成1T-DRAM的存储单元。
图1是表示专利文献1的1T-DRAM的存储单元部分的图。图1中，1表示半导体片(半导体的立体区域)，2表示源极电极，3表示栅电极，4A表示第一侧面栅电极，4B表示第二侧面栅电极，5表示漏极电极。然后，源极电极2形成在包括半导体片1的顶部的区域，而漏极电极5形成在半导体片1与半导体基板相接触的区域，即半导体片1的底部。
然后，当向第一侧面栅电极4A或者第二侧面栅电极4B中的一个电极积蓄电荷时，通过此电荷，1T-DRAM用纵型双门晶体管的阈值电压会发生变化。这样，能够将阀值发生变化的状态及阈值不变的状态，分别设定成理论值“0”和理论值“1”的状态。因而，可通过检测阈值电压的变化来实现DRAM电路。
专利文献1：JP特开2003-78026
发明内容
发明所要解决的问题
实际上，作为LSI的内部的嵌入式存储器，使用由纵向双门晶体管形成的1T-DRAM的存储单元时，以阵列状铺满使用纵向双门晶体管的存储单元，需要配置连接漏极区域、源极区域、第一侧面栅极区域、第二侧面栅极区域的配线。
因此，将由纵向双门晶体管构成的存储单元以阵列状铺满时，存在以下的问题。
首先，需要使用各纵向双门晶体管的存储单元的漏极区域、源极区域、第一侧面栅极区域及第二侧面栅极区域在行方向或列方向上，使用共用配线来连接，但是，将位线、地线等共用配线连接到处于半导体立体区域底部的电极，连接并不容易。
而且，各存储单元需要能够保存写入信息的存储单元阵列的构造，但是，仅与相邻的存储单元之间设置，电性分离各存储单元的漏极区域、源极区域、第一侧面电极及第二侧面电极的绝缘区域，就会使阵列的面积增大，从而不容易得到高密度的存储单元阵列。
另一方面，以阵列状组合存储单元的情况下，若向进行存储单元的选择的位线、字线等共用线施加电压，那么就会因多个存储单元背激活，进而有可能发生多重选择存储单元的情况。
因此，本发明的目的在于，提供一种虽具有高密度，但是不会发生多重选择的情况的，铺满1T-DRAM的存储单元阵列，及其制造方法，以及利用该存储单元阵列的半导体存储电路装置。
解决课题的方法
为解决上述问题，第一技术方案提供了一种以阵列状配置存储单元的半导体存储单元阵列，其具有，绝缘支撑基板上的半导体区域；形成在半导体区域上的存储单元；形成在半导体区域之间，用于使存储单元处于绝缘状态的绝缘区域。而且，该存储单元具有：源极区域，其形成在半导体区域的上面；漏极区域，其形成在半导体区域的上面；正面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在半导体区域的第一侧面上；背面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在与半导体区域的上述第一侧面相对向的第二侧面上。而且，存储单元，其特征在于，存储单元与在行方向上相邻的存储单元，共用上述背面栅极区域。
第一技术方案的存储单元阵列中，当激活连接于漏极区域的位线及连接于源极区域的源极线，以及连接于正面栅极区域的正面栅极线时，只激活与已激活的位线及源极线，和已激活的正面栅极线的两者相连的存储单元。而且，当激活连接于背面栅极区域上的背面栅极线时，存储单元的工作中，只对共用背面栅极区域的存储单元之中的，已激活的存储单元进行写入。
为解决上述问题，第二技术方案提供了一种存储单元阵列，该存储单元阵列具有，第一半导体区域列，其由沿着列方向排列在绝缘支撑基板上第一半导体区域构成；存储单元，其形成在第一半导体区域上；第二半导体区域列，其由沿着列方向排列在绝缘支撑基板上独立的第二半导体区域构成；绝缘区域，其形成在第一半导体区域之间、第一半导体区域和第二半导体区域之间，以及第二半导体区域之间，用于使上述存储单元处于绝缘状态；正面栅极线；背面栅极线；位线；源线。而且，该存储单元矩阵是，沿行方向依次连续地配置两列的上述第一半导体区域列，以及一列的上述第二半导体区域而形成。而且，存储单元具有：源极区域，其形成在第一半导体区域的上面；漏极区域，其形成在第一半导体区域的上面；正面栅极区域，其以夹在第一半导体区域和上述第二半导体区域之间的方式配置，并中间隔着栅极绝缘膜，以隔开源极区域和漏极区域的方式配置在第一半导体区域的第一侧面上；背面栅极区域，在以夹在第一半导体区域和上述第一半导体区域的方式之间的方式配置，并中间隔着栅极绝缘膜，以隔开源极区域和漏极区域的方式配置与第一半导体区域的第一侧面相对向的第二侧面上。更进一步地，存储单元与行方向上相邻的存储单元，共用上述背面电极。而且，正面栅极线沿着列方向延伸，并连接在列方向的各存储单元的正面栅极区域。而且，背面栅极线，沿着列方向延伸，并连接列方向的各存储单元的背面栅极区域。而且，位线沿着行方向延伸，并连接行方向上的各存储单元的漏极区域。而且，源极线沿着行方向延伸，并连接行方向上的各存储单元的源极区域。
第二技术方案的存储单元阵列中，将形成有两列存储单元的半导体区域列，及没有形成存储单元的半导体区域列依次连接，进而行方向铺满，从而将两列形成有存储单元的半导体区域列，夹在没有形成存储单元的半导体区域之中。而且，存储单元的正面栅极区域，配置在形成有存储单元的半导体区域，和没有形成存储单元的半导体区域之间。而且，存储单元的背面栅极区域，配置在形成有存储单元的半导体区域之间，并且由行方向上相邻的存储单元共用。
若这样，当激活行方向上延伸的位线及源极线，以及列方向上延伸的正面栅极线时，只激活与已激活的位线及源极线，和已激活的正面栅极线两者相连的存储单元。而且，在激活背面栅极线时，存储单元的工作中，只对共用连接于背面栅极线的背面栅极区域的存储单元当中的，已激活的存储单元进行写入。
为解决上述问题，第三技术方案提供了一种存储单元阵列，且具有：半导体区域，其以网格状排列在绝缘支撑基板上；多个存储单元，其以阵列状形成在半导体区域，；绝缘区域，其形成在半导体区域之间，用于使上述存储单元处于绝缘状态；正面栅极线；背面栅极线；位线；源极线。而且，存储单元具有：源极区域，其在半导体区域的上面，配置在网格的交叉点上；漏极区域，其在半导体区域的上面，配置在列方向上的网格线上；正面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在半导体区域的第一侧面上；背面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在与半导体区域的第一侧面相对向的第二侧面上。而且，存储单元与列方向上相邻的上述存储单元，共用上述源极区域或上述漏极区域。而且，存储单元与行方向上相邻的上述存储单元，共用上述正面栅极区域或上述背面栅极区域。而且，正面栅极线，沿着列方向延伸，并连接上述半导体区域的各上述存储单元的上述正面栅极区域。而且，背面栅极线沿着行方向延伸，并连接在行方向的各上述存储单元的上述背面栅极区域。更进一步地，位线沿着列方向延伸，并连接上述半导体区域的各上述存储单元的上述漏极区域。而且，源极线在上述半导体区域的上面沿着行方向的网格线延伸，并连接在行方向上的各上述存储单元的上述源极区域。
第三发明的存储单元阵列中，存储单元与列方向上相邻的存储单元，共用源极区域或漏极区域，存储单元与行方向上相邻的存储单元，共用正面栅极区域或背面栅极区域。
在此，若激活列方向上延伸的位线，以及激活行方向上延伸的源极线，那么连接于源极线和位线两者的列方向上的多个存储单元施加电压。在这里，若激活行方向延伸的正面栅极线，则只激活源极区域和漏极区域之间施加电压的多个存储单元之中的，连接到已激活的正面栅极线上的存储单元。
因此，当激活背面栅极线时，存储单元的工作中，只对于，共用连接于背面栅极线的背面栅极区域的存储单元当中的，已激活的存储单元进行写入。
发明的效果
在第一发明中，不发生存储单元的多重选择，并且在行方向上相邻的存储单元共用背面栅极区域。因此，第一发明提供高密度的存储单元矩阵。
在第二发明中，当激活行方向上延伸的位线及源极线，以及列方向上延伸的正面栅极线时，其范围会缩小到与已激活的位线及源极线和已激活的正面栅极线中的两者相连的一个存储单元，从而不会发生存储单元的多重选择。
另一方面，存储单元与在行方向上相邻的存储单元，共用背面栅极区域，因此存储单元矩阵成高密度。
而且，由于源极线和位线都是沿行方向延伸，所以能够在同一个配线层上形成。而且，背面栅极区域和正面栅极区域都是沿列方向延伸，因此能够在同一个配线层上形成。
在第三发明中，若激活行方向上延伸的位线以及列方向延伸的源极线，并且激活行方向延伸的正面栅极线时，其范围会缩小到与已激活的位线及源极线和已激活的正面栅极线中的两者相连的一个存储单元，从而不会发生存储单元的多重选择。
另一方面，存储单元与在行方向上相邻的存储单元，共用背面栅极区域、正面栅极区域、漏极区域，因此存储单元矩阵进一步成高密度。
附图说明
图1是表示专利文献1的关于1T-DRAM的存储单元部分的图。
图2是表示，由一个MOSFET(Metal Oxide Semicoductor Field EffectTransistor；金属氧化物半导体场效应管)构成的DRAM(Dynamic RandomAccess Memory)的存储单元，所谓的1T-DRAM的存储单元的图。
图3是表示将图2的存储单元排列于阵列上的存储单元阵列的电路图。
图4是表示第一实施例的存储单元阵列的图，且其中图4A是俯视图，图4B是剖视图，图4C是剖视图。
图5是表示第一实施例的存储单元阵列的制造工序的图。
图6是表示第一实施例的存储单元阵列的制造工序的图。
图7是表示第一实施例的存储单元阵列的制造工序的图。
图8是表示第一实施例的存储单元阵列的制造工序的图。
图9由图9A，图9B，图9C，图9D，以及图9E构成，是表示第二实施例的存储单元阵列的图。
图10是表示第二实施例的存储单元阵列的制造工序的图。
图11是表示第二实施例的存储单元阵列的制造工序的图。
图12是表示第二实施例的存储单元阵列的制造工序的图。
图13是表示第三实施例的存储单元阵列的俯视图。
图14是表示利用第一实施例的存储单元阵列的半导体存储装置的电路框图。
图15是表示利用第二实施例及第三实施例的存储单元阵列的半导体存储装置的电路框图。
图16是表示将图14的半导体存储装置及图15的半导体存储装置，以嵌入式存储器来利用的LSI的图。
附图标记：
1 半导体基板(半导体的立体区域)
2 源极电极
3 栅电极
4A 第一侧面栅电极
4B 第二侧面栅电极
5 漏极电极
10 SOI(Silicon on insulator；绝缘体上硅)基板的半导体部分
11 SOI基板的绝缘层部分
12 硅(Si)的立体区域
13 栅极绝缘膜
14A 前栅电极
14B 背栅电极
15 源极区域
16 漏极区域
20 位线(BL线)
21 前栅极共用线(FG线)
22 背面栅极共用线(BG线)
23 存储单元
24 源极线(SL线)
30 BG线
31 FG线
32 BL线
33 SL线
34 fin区域
35 虚设fin区域
36 正面栅极区域
37 背面栅极区域
38 BOX(Barrier Oxide)层
39 BG接点
40 FG接点
41 SL接点
42 BL接点
50 抗蚀图案
51 SOI基板的BOX层
52 SOI基板的硅层
53 绝缘层
54 fin区域
55 虚设(dummy)fin区域
56 栅极绝缘膜
57 聚硅(P-Si)层
58 正面栅极区域
59 背面栅极区域
60 绝缘层
61 BG线
62 FG线
63 层间绝缘层
64 BL接点
65 SL接点
66 BL线
67 SL线
70 SL线
71 BG线
72 FG线
73 BL线
74 fin区域
75 背面栅极区域
76 正面栅极区域
77 SL接点
78 BG接点
79 FG接点
80 BL接点
85 SOI基板的BOX层
86 fin区域
87 正面栅极区域
88 背面栅极区域
89 栅极绝缘膜
90 绝缘层
91 元件分离用绝缘层
92 SL线
93 接触孔
94 层间绝缘层
95 接触孔
96 BG线
97 层间绝缘层
98 接触孔
99 FG线
100 接触孔
101 层间绝缘层
102 BL线
105 SL线
106 BG线
107 FG线
108 BL线
109 fin区域
113 BG接点
114 FG接点
115 BL接点
120 半导体存储装置
121 控制回路
122 控制电路
123 地址寄存器
124 数据输入输出电路
125 FG线选择电路
126 SL线选择电路
127 BG线选择电路
128 读出放大器
129 存储单元阵列
130 半导体存储装置
131 控制回路
132 控制电路
133 地址寄存器
134 数据输入输出电路
135 读出放大器
136 FG线选择电路
137 BG线选择电路
138 SL线选择电路
139 存储单元阵列
具体实施方式
以下，对本发明的第一实施例、第二实施例、第三实施例及第四实施例进行说明。
第一实施例
利用图2、图3、图4、图5、图6、图7及图8，对第一实施例的存储单元阵列进行说明。
图2是表示由一个MOSFET(Metal Oxide Semiconductor Field EffectTransistor；金属氧化物半导体场效应晶体管)构成的DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)的存储单元，即所谓的1T-DRAM的存储单元的图。图2是由图2A和图2B构成，且图2A表示存储单元的立体图，而图2B表示用图2A的立体图中所示的平面来截断了存储单元的剖视图。并且，图2的存储单元构成第一实施例的存储单元。还有，图2的存储单元为申请人提出的利用了fin型FET的存储单元，并且申请人对图2的存储单元正在进行专利申请(参照专利文献2：JP特愿2004-141876)。
在此，fin型FET是指，使用SOI(Silicon on insulator；绝缘体上硅)基板，并在绝缘支撑基板上设置半导体的立体独立区域，被形成在立体独立区域上的MOSFET。而且，在包括该立体独立区域的第一侧面的区域上形成有源极区域。在包括与该立体独立区域的第一侧面相对向的第二侧面的区域上形成有漏极区域。形成有隔开源极区域和漏极区域的带状的栅电极，其中间隔着栅极绝缘膜形成在该立体独立区域的第三侧面、第四侧面及上面。因此，fin型FET的沟道平行于支撑基板。
图2A及图2B中，10表示SOI(Silicon on insulator)基板的半导体部分，11表示SOI基板的绝缘层部分，12表示硅(Si)的立体区域，13表示栅极绝缘膜，14A表示前栅电极，14B表示背栅电极，15表示源极区域，16表示漏极区域。
而且，硅(Si)的立体区域12是，以长方形图形为掩模，并通过各向异性蚀刻，来蚀刻形成SOI基板的硅层部分的区域。
还有，图2的存储单元，在硅(Si)的立体区域12的有四个面的侧面之中，在主要包括第一侧面、还包括上面部分的一部分的立体区域12的局部区域上，具有源极区域15。而且，图2的存储单元在包括与其第一侧面相对向的第二侧面、并且包括上面部分中的一部分的立体区域12的局部区域上，具有漏极区域16。更进一步，图2的存储单元，中间隔着栅极绝缘膜而在第三侧面上具有前栅电极14A。并且，图2的存储单元中间隔着栅极绝缘膜而在与其第三侧面相对向的第四侧面具有背栅电极14B。而且，通过前栅电极14A和背栅电极14B来分离源极区域15及漏极区域16。即，图2的存储单元是所谓的利用fin型FET的存储单元。
但是，一般的fin型FET的栅电极是，横跨两个侧面和上面，且作为一体以带状配置。因此，一般的fin型FET与图2的存储单元的结构的不同点是，图2的存储单元的栅电极被分离配置成前栅电极和背栅电极。此外，关于源极区域及漏极区域，一般的fin型FET与图2的存储单元的结构相同。
更进一步，图1的双门晶体管在半导体片的底部上具有漏极电极，相对于此，图2的存储单元的源极区域15及漏极区域16包括立体区域12的上面部分，在这一点上，图1的双门晶体管与图2的存储单元的结构就不同。从而，在图2的存储单元中，连接向源极区域15及漏极区域16的配线，可在立体区域12的上面上很容易地进行，因此在这点上也不同。
图3是表示将图2的存储单元以阵列状态排列的存储单元阵列的电路图。
图3中，20表示位线(以下称为BL线)，21表示前栅极共用线(以下称为FG线)，22表示背面栅极共用线(以下称为BG线)，23表示存储单元，24表示源极线(以下称为SL线)。
存储单元23表示图2的存储单元。而且，表示存储单元23的符号和表示MOSFET的符号相同是因为，由于存储单元23在结构上是利用了fin型FET的结构，所以具有源极区域、漏极区域以及栅电极。而且，还是因为，可通过向存储单元23的栅电极施加电压，控制存储单元23的源极区域和漏极区域之间的导通，在这一点上，存储单元23具有与fin型FET相同的功能。但是，栅电极由正面栅极区域和背面栅极区域构成，且存储单元23具有当向某一个栅电极施加电压时，源极区域和漏极区域将会导通的功能，在这点上，存储单元23与通常的fin型FET不同。而且，通过向一个栅电极例如背面栅极区域施加负电压，能够将作为电子载流子的空穴积蓄到背面栅极区域的周边，这样就能够用没有积蓄空穴的状态和积蓄着空穴的状态来控制存储单元23的导通性，在这点上，存储单元23与一般的fin型FET也不同。
若这样，可将在背面栅极区域的周边积蓄着空穴的状态，即存储单元23的导电性强的状态，设定为例如“1”状态。而且，可将在背面栅极区域的周边没有积蓄空穴的状态，即存储单元23的导电性弱的状态，设定为例如“0”状态。因而，存储单元23虽然是利用了一个fin型FET，但是具有数据存储功能，并且起到作为1T-DRAM的存储单元的功能。
BL线20是沿列方向或横向排列的，且对多个存储单元23的漏极区域进行了连接的共用线。FG线21是对多个存储单元23的正面栅极区域进行了连接的共用线。BG线22是对多个存储单元23的背面栅极区域进行了连接的共用线。SL线24是对多个存储单元23的源极区域进行了连接的共用线。而且，SL线24连接到例如接地电位这样的固定电位。
然后，针对存储单元23中的信息，在要进行写入时，通过被选择的FG线21及被选择的BL线20双方，激活存储单元23，同时选择连接到该被激活的存储单元23上的BG线。其后，对应不想进行写入的状态，通过设定BL线20、FG线21以及BG线22的电位，能够得到所希望的存储单元23状态。在这里，将BG线的电位设定为0V，而进行写入时，存储单元23为“0”状态，并且存储单元23的导电性变弱。而另一方面，在将BG线的电位设定为负电位，进行写入时，存储单元23为“1”状态，并且存储单元23的导电性变强。此外，进行完写入后，为保持写入的状态，需要将BG线的电位设定为负电位。
而且，针对存储单元23中的信息，在进行读出时，以BL线的电位保持在负电位的状态，使连接于被选择的FG线21及被选择的BL线20两者上的存储单元23激活。因此，当激活了的存储单元23的导电性高时，BL线20的电位，与作为基准的BL线20相比较变低，另一方面，当激活了的存储单元23的导电性低时，BL线20的电位，与作为基准的BL线20相比较变高。其结果，可通过比较所选择的BL线20的电位和作为基准的BL线20的电位，判定存储单元23是“1”状态，还是“0”状态。还有，若为了进行读出而激活存储单元，则由于BG线的电位处于负电位的状态，所以处于“1”的写入状态。但是，由于施加到BL线20的电压，比较于写入的状态非常地低，所以在读出动作时，基本上无法进行写入。
可是，如图3所示，当以阵列状态配置图2的存储单元来构成存储单元阵列时，通过激活FG线、BL线等共用线，从而选择一个存储单元，所以连接到图2的存储单元的共用线上的区域，例如连接到FG线上的正面栅极区域，连接到BL线上的源极区域等，最好与相邻的存储单元的对应区域电性绝缘。这是由于例如，当选择了FG线时，若将两个以上的存储单元列的正面栅极区域进行激活，则难以防止存储单元的多重选择。
因此，若沿行方向按照元件分离区域、正面栅极区域、fin区域、背面栅极区域的顺序以重复配置这些的方式配置存储单元及元件分离区域时，就能够保证正面栅极区域和背面栅极区域的电性绝缘。而且，若以沿列方向按照元件分离区域、fin区域上的漏极区域(与BL线连接的区域)、正面栅极区域及背面栅极区域、fin区域上的源极区域(与SL线连接的区域)、正面栅极区域及背面栅极区域、fin区域上的漏极区域(与BL线连接的区域)的顺序，重复配置这些区域的方式来配置存储单元及元件分离区域时，就能够保证漏极区域的电性绝缘。还有，虽然在列方向上相邻的两个存储单元共用源极区域，但是，源极区域与具有固定电位的SL线相连，而且不对存储单元的选择起到贡献作用，因此不需要对每个存储单元维持电性绝缘。
这样，元件分离区域、正面栅极区域及背面栅极区域、源极区域、漏极区域以及fin区域的宽度，都可通过光刻法技术中使用的最小线间隔(finepitch：细间距)形成，因此，在行方向上，4倍的最小线间隔，所谓的4F成为重复间距。并且，在列方向上，6倍的最小线间隔，所谓的6F成为重复间距。因而，在4F×6F＝24F2的面积上，包括2位的存储单元。即，每一位的存储单元的面积为12F2。
图4由图4A的俯视图，图4B的剖视图，图4C的剖视图构成，其是表示第一实施例的存储单元阵列的图。
在图4A、图4B、图4C中，30表示BG线，31表示FG线，32表示BL线，33表示SL线，34表示形成有存储单元的硅立体独立区域，即所谓的fin区域，35表示没有形成存储单元的虚设(dummy)fin区域，36表示正面栅极区域，37表示背面栅极区域，38表示SOI基板的绝缘层，所谓的BOX(BurredOxide；隐埋氧化)层，39表示向背面栅极区域37的接触孔(以下为BG接点)，40表示向正面栅极区域36的接触孔(以下为FG接点)，41表示向存储单元的源极区域的接触孔(以下为BL接点)。
图4A是表示第一实施例的存储单元阵列的俯视图。
fin区域34是具有长方体形状的硅立体独立区域，其形成在SOI基板的BOX层上。而且，在fin区域34上形成有两个存储单元。即，在fin区域34中，使两个图2中的存储单元，以与形成有源极区域的面相对向连接同样的结构的方式，形成有两个正面栅极区域36，两个背面栅极区域37，两个漏极区域以及由两个存储单元公用的一个源极区域。即，源极区域位于fin区域34上面的中央。在长方形的fin区域34上面的短边一侧存在两个漏极区域。正面栅极区域36，存在于长方形的fin区域34上面的长边一侧上，以隔开漏极区域和源极区域。背面栅极区域37，存在于长方形的fin区域34上面长边的另一侧上，以隔开漏极区域和源极区域。然后，正面栅极区域36及背面栅极区域37，中间隔着栅极绝缘膜连接在fin区域34的侧面。
因而，通过使两个存储单元的源极区域公用，从而图4的fin区域的平面上的面积相比较于，排列两个图2的fin区域的平面上的面积，能够缩小其面积。
虚设fin区域35是具有长方形形状的硅立体独立区域，其形成在SOI基板的BOX层上。而且，在虚设fin区域35中，只有源极区域存在于虚设fin区域35中心的上方。
图4A的存储单元阵列具有，列方向上排列fin区域34的fin区域列，以及列方向上排列虚设fin区域35的虚设fin区域列。而且，图4A的存储单元阵列是通过在行方向上交替连续排列两个fin区域列以及一个虚设fin区域列35的方式构成的。而且，列方向上排列的fin区域34之间，夹有绝缘性物质例如氧化硅膜，将其作为元件分离区域。而且，虚设fin区域列是作为分离连续的两列fin区域列的元件分离区域而发挥作用的。
因此，正面栅极区域36，存在于虚设fin区域列和fin区域列之间所夹的位置上。而且，背面栅极区域37存在于fin区域列之间。这样，相邻的存储单元共用背面栅极区域37。而另一方面，正面栅极区域36是在每个存储单元中分离。
BG线30在列方向上延伸，并且通过BG接点39，沿列方向连接构成存储单元阵列的存储单元的背面栅极区域37。
FG线31在列方向上延伸，并且通过FG接点40，沿列方向连接构成存储单元阵列的存储单元的正面栅极区域36。
BL线32在行方向上延伸，并且通过BL接点42，沿行方向连接构成存储单元阵列的存储单元的漏极区域。
SL线33在行方向上延伸，并且通过SL接点41，沿行方向连接构成存储单元阵列的存储单元的源极区域及虚设fin区域的源极区域。
图4B是表示第一实施例的存储单元阵列的A-A′剖视图。而且，如图4B的A-A′剖视图所示，BG线30和背面栅极区域37，在BG接点39部分通过接触相连接。而且，FG线31和正面栅极区域36，在FG接点40部分上通过接触相连接。而且，FG线36和BG线30，通过第一层的配线层同时形成。而且，FG线31和BG线30，沿垂直于AA′剖面的方向延伸。虚设fin区域列35、正面栅极区域36、fin区域34、背面栅极区域37、fin区域34及正面栅极区域36依照该顺序依次沿平行于AA′剖面的方向配置。
图4C是表示第一实施例的存储单元阵列的B-B′剖视图。而且，如图4C的B-B′剖视图所示，BL线32和存储单元的漏极区域，经由接触孔，连接在BL接点42部分。而且，BL线32沿平行于BB′剖面的方向延伸。图4C虽然没表示，但是SL线33和存储单元的源极区域，经由接触孔，连接在SL接点41部分。并且，SL线33和BL线32，形成为第二层的配线层。而且，SL线33沿平行于BB′剖面的方向延伸。虚设fin区域列35、绝缘区域43、fin区域34、绝缘区域43，fin区域34及绝缘区域43依照该顺序依次配置在平行于BB′剖面的方向。
因此，如图4A所示，第一实施例的存储单元阵列的重复间距如下述。
首先，在行方向上，按照虚设fin区域、正面栅极区域、fin区域、背面栅极区域、fin区域、正面栅极区域的顺序重复地配置。而且，在列方向上，按照元件分离区域、漏极区域(连接于BL线)、正面栅极区域及背面栅极区域、源极区域、正面栅极区域及背面栅极区域、漏极区域的顺序重复地配置。
这样，元件分离区域、正面栅极区域及背面栅极区域、源极区域、漏极区域，虚设fin区域以及fin区域的宽度，都可通过在光刻法技术中使用的最小线间隔(fine pitch、细间距)形成，因此，在行方向上，6倍的最小线间隔，所谓的6F成为重叠间距。并且，在列方向上，6倍的最小线间隔，所谓的6F成为重叠间距。因而，在6F×6F＝36F2的面积中，包括4位的存储单元。即，每1位的存储单元的面积为9F2。
第一实施例的存储单元阵列中，在行方向上，相邻的存储单元共用背栅电极区域，并且因为除去了背栅电极区域侧的元件分离区域，因此能够缩短存储单元阵列的行方向上的长度，而且还能够缩小第一实施例的存储单元阵列所占的面积。
图5、图6、图7及图8是表示第一实施例的存储单元阵列的制造工序的图。
图5是由图5A、图5B、图5C、图5D、图5E及图5F构成的。并且，图5中，50表示抗蚀图案，51表示SOI基板的BOX层，52表示SOI基板的硅层，53表示绝缘层，54表示fin区域，55表示虚设fin区域，56表示栅极绝缘膜，57表示聚硅(P-Si)层。
图5A表示剖视图，图5B表示立体图，而且这些是表示通过CVD法在SOI基板的硅层52上沉积绝缘层53，并且通过光刻法技术在绝缘层53上形成抗蚀图案50的图。SOI基板是由硅基板，硅基板上的BOX层51以及BOX层51上的硅层52构成，并且最好是，BOX层51的厚度为例如100nm左右，硅层的厚度为50nm左右。而且，最好是绝缘层51的厚度为100nm的程度。而且，抗蚀图案50的形状最好是矩形状的，例如长边是210nm，短边是30nm左右。
图5C表示剖视图，图5D表示立体图，而且这些是表示完成图5A及图5B的工序之后，进行如下的工序来形成fin区域54及虚设fin区域55的工序的图。首先，以抗蚀图案50为掩模，通过各向异性蚀刻，进行蚀刻绝缘层53的工序。接下来，通过各向异性蚀刻蚀刻硅层52。此外，通过蚀刻硅层52，形成BOX层51之上的作为硅立体独立区域的fin区域54以及虚设fin区域55。
图5E表示剖视图，图5F表示立体图，而且这些是表示完成图5C及图5D的工序之后，进行如下的工序来沉积聚硅(P-Si；poly silicon)层57的工序的图。首先，通过热氧化法形成栅极绝缘膜56。之后，通过CVD法沉积聚硅(P-Si)层57。还有，最好是栅极绝缘膜56为5nm左右，聚硅(P-Si)层57为100nm左右。
图6是由图6A、图6B、图6C、图6D、图6E及图6F构成的。而且，图6中，51表示SOI基板的BOX层，53表示绝缘层，54表示fin区域，55表示虚设fin区域，56表示栅极绝缘膜，57表示聚硅(P-Si)层，58表示正面栅极区域，59表示背面栅极区域，60表示绝缘层。
图6A表示剖视图，图6B表示立体图，而且这些是表示完成图5E及图5F的工序之后，进行如下的工序来蚀刻聚硅(P-Si)层57的工序的图。首先，通过CMP法(Chemical Mechanical Polishing；化学机械研磨)，实行对聚硅(P-Si)层57进行平坦化的工序。然后，通过各向同性蚀刻，使得聚硅(P-Si)层57变得平坦，从而使得其高度与fin区域54或虚设fin区域55上表面的高度相同。
图6C表示剖视图，图6D表示立体图，而且这些是表示完成图6A及图6B的工序之后，进行以下的工序来形成正面栅极区域58及背面栅极区域59的工序的图。首先，通过光刻法技术，进行在已成平坦的聚硅(P-Si)层之上，生成矩形抗蚀图案的工序。以该抗蚀图案为掩模，通过各向异性蚀刻，蚀刻聚硅(P-Si)层57，来形成正面栅极区域58及背面栅极区域59。
图6E表示剖视图，图6F表示立体图。而且，图6E及图6F是表示通过CVD法来进行沉积绝缘层60的工序时的图。
图7是由图7A、图7B、图7C、图7D、图7E及图7F构成的。并且，图7中，51表示SOI基板的BOX层，53表示绝缘层，54表示fin区域，55表示虚设fin区域，56表示栅极绝缘膜，58表示正面栅极区域，59表示背面栅极区域，60表示绝缘层，61表示BG线，62表示FG线，63表示层间绝缘层。
图7A表示剖视图，图7B表示立体图，而且这些是表示完成图6E及图6F的工序之后，进行以下的工序来蚀刻绝缘层60的工序的图。首先，通过CMP法进行使绝缘层60变平坦的工序。之后，通过各向同性蚀刻的方法，将绝缘层60的高度变为与正面栅极区域58及背面栅极区域59的上表面的高度相同的高度。
图7C表示剖视图，图7D表示立体图，而且这些是表示完成图7A及图7B的工序之后，进行以下的工序来蚀刻聚硅(P-Si)层的工序的图。首先，在正面栅极区域58、背面栅极区域59及绝缘层60的上表面，通过CVD法来沉积聚硅(P-Si)层，并且通过光刻法技术在聚硅(P-Si)层之上形成矩形的蚀刻图形。此聚硅(P-Si)层的厚度最好是，例如50nm左右。之后，通过各向异性蚀刻，以抗蚀图案为掩模，来蚀刻聚硅(P-Si)层。通过以抗蚀图案为掩模来蚀刻聚硅(P-Si)层，从而形成BG线61及FG线62。然后，正面栅极区域58和FG线62是在图4A的FG接点40上通过接触而互相连接的。而且，背面栅极区域59和BG线61是在图4A的BG接点39上通过接触而互相连接的。
图7E是剖视图，图7F是立体图。而且，首先，完成图7C及图7D的工序之后，再通过CVD法沉积层间绝缘层63。而且，图7E及图7F是表示然后通过CMP法进行过层间绝缘层63的平坦工序的图。
图8是由图8A、图8B、图8C及图8D构成的。并且，图8中，51表示SOI基板的BOX层，53表示绝缘层，54表示fin区域，55表示虚设fin区域，56表示栅极绝缘膜，58表示正面栅极区域，59表示背面栅极区域，60表示绝缘层，61表示BG线，62表示FG线，63表示层间绝缘层，64表示BL接点，65表示SL接点，66表示BL线，67表示SL线。
图8A表示剖视图，图8B表示立体图，而且这些是表示完成图7E及图7F的工序之后，进行如下的工序来向接触孔内埋入钨(W)的工序的图。首先，相对fin区域54的源极区域及漏极区域，在层间绝缘层63中形成接触孔。接下来，为埋入该接触孔，由CVD法或溅射法形成金属层，例如钨(W)层。该钨(W)层的厚度最好为20nm左右。通过CMP法，对层间绝缘层63上的钨(W)层进行研磨，从而除掉该接触孔内的钨(W)以外的钨(W)。即，将钨(W)埋入到接触孔内。此外，源极区域和SL线67是由在BL接点64部分上形成的接触孔内的钨(W)来连接。而且，漏极区域和BL线66是由在SL接点65部分上形成的接触孔内的钨(W)来连接。还有，上述的金属层也可以是铝(AL)或铜(CU)。
图8C表示剖视图，图8D表示立体图，而且这些是表示完成图8A及图8B的工序之后，进行以下的工序来形成钨(W)配线的工序的图。首先，通过CVD法或溅射法形成金属层，例如钨(W)层。之后，在钨(W)层上形成矩形的抗蚀图案。然后，通过各向异性蚀刻，以该抗蚀图案为掩模来蚀刻钨(W)层，从而形成钨(W)配线。还有，在BL接点64部分上与源极区域相接触的配线是BL线66。并且，在SL接点65部分上与漏极区域相接触的配线为SL线67。
如图4A的俯视图所示，第一实施例的存储单元阵列，由形成于fin区域上的存储单元来构成。而且，第一实施例的存储单元阵列具有BL线、SL线、FG线及BG线。并且，该存储单元还具有源极区域、漏极区域、正面栅极区域及背面栅极区域。而且，该存储单元在构成存储单元阵列时，与行方向上相邻的存储单元共用背面栅极区域。而且，该存储单元在构成存储单元阵列时，与列方向上相邻的存储单元共用源极区域。而且，BL线和SL线，与沿行方向延伸并排列于行方向上的各存储单元的源极区域以及漏极区域相连接，而且，FG线和BG线，与沿列方向延伸并排列于列方向上的各存储单元的正面栅极区域以及背面栅极区域相连接。
因此，由于该存储单元与相邻的存储单元共用源极区域及背面栅极区域，所以就减少了由该存储单元构成的存储阵列所占的面积。
另一方面，如果激活行方向上延伸的BL线，以及列方向上延伸的FG线，则连接在被激活的BL线和被激活的FG线两者的存储单元的范围，就会缩小到存在于该FG线和该BL线的交点位置的一个存储单元上，只激活该存储单元。
然后，当读出时，由于BG线处于负电位，所以能够从激活了的存储单元中读出所保存的信息。
另一方面，在进行写入时，根据处于要写入的状态，向BG线施加负电位或0V电位。因此，由于由相邻的存储单元共用BG线连接的背面栅极区域，所以向两列程度的存储单元的背面栅极区域施加电压。但是，对存储单元进行写入操作时，需要向该存储单元的源极区域和漏极区域之间施加电压，且向正面栅极区域施加电压，并且使电流流动在源极区域和漏极区域之间。因而，向背面栅极区域施加了电压的存储单元中，通过激活BL线及FG线，只向漏极区域及正面栅极区域上施加了电压的存储单元进行写入。这样，在读出和写入的时候，即使共用背面栅极区域，也不会发生存储单元的多重选择。
因此，由于第一实施例的存储单元阵列中，不会发生重复地选择，而且是具有高密度，因此第一实施例的存储单元阵列适合于LSI的嵌入式存储器。
第二实施例
利用图9、图10、图11及图12，说明第二实施例的存储单元阵列。
第二实施例的存储单元阵列由与第一实施例的存储单元同样的存储单元构成。但是，第二实施例的存储单元的不同之处在于，与相邻的存储单元不共用背面栅极区域、源极区域、正面栅极区域及漏极区域。
图9是由图9A、图9B、图9C、图9D及图9E构成的，且其是表示第二实施例的存储单元阵列的图。
图9中，70表示SL线，71表示BG线，72表示FG线，73表示BL线，74表示形成有存储单元的硅立体独立区域，即所谓的fin区域，75表示背面栅极区域，76表示正面栅极区域，77表示向存储单元的源极区域的接触孔，即SL接点，78表示向存储单元的背面栅极区域的接触孔，即BG接点，79表示向存储单元的前面栅极区域的接触孔，即FG接点，80表示向存储单元的漏极区域的接触孔，即BL接点。
图9A是表示第一实施例的存储单元阵列的俯视图。
fin区域74是，在列方向上具有长边且具有长方体形状的硅立体独立区域，并且形成在SOI基板的BOX层上。而且，存储单元沿着列方向连续地配置在fin区域74，由此形成了存储单元列。即，该存储单元列，与使图2的存储单元形成有源极区域的面或者形成有漏极区域的面相对向地，在列方向上连续连接的方式形成。
然后，图9的存储单元阵列，通过沿行方向连续地排列形成在fin区域74上的存储单元的方法来构成。
因此，存储单元的源极区域及漏极区域存在于fin区域74的上面，并且在列方向上交替配置。而且，存储单元与在列方向上相邻的存储单元共用源极区域或者漏极区域。
存储单元的正面栅极区域76以隔开漏极区域和源极区域的方式存在于长方形的fin区域74的一个长边的侧面上。存储单元的背面栅极区域75以隔开漏极区域和源极区域的方式存在于长方形的fin区域74的另一个长边的侧面上。然后，存储单元的正面栅极区域76及背面栅极区域75是中间隔着栅极绝缘膜，与fin栅极区域74的侧面连接的。而且，存储单元与在行方向上相邻的存储单元共用正面栅极区域76及正面栅极区域75。
BG线71沿列方向延伸，并且通过BG接点78，沿着列方向连接构成存储单元阵列的存储单元的背面栅极区域。
FG线72沿行方向延伸，并且通过FG接点79，沿着行方向连接构成存储单元阵列的存储单元的正面栅极区域。
BL线73沿列方向延伸，并且通过BL接点80，沿着列方向连接构成存储单元阵列的存储单元的漏极区域。
SL线70沿行方向延伸，并且通过SL接点77，沿着行方向连接构成存储单元阵列的存储单元的源极区域。
即，通过共用存储单元的源极区域或漏极区域，以及共用存储单元的正面栅极区域或背面栅极区域，与将形成图2的存储单元的fin区域以阵列状态铺满的情况相比较，能够缩小存储单元阵列所占的面积。而且，在图9的存储单元阵列中，与图4的存储单元阵列相比较，因为存储单元之间的共用部分增加，所以进一步能够减少存储单元阵列所占的面积。
图9B是表示沿着图9A所示的A-A′线剖开的AA′剖视图的图。BG线71是第二层配线，且BG线71和背面栅极区域75，在BG接点78部分上，经由接触孔相连接。而且，BG线71是沿垂直于AA′剖面的方向延伸。FG线72是第三层的配线，且FG线72和正面栅极区域76是，在FG接点79部分上，经由接触孔相连接。而且，FG线72平行于AA′剖面而延伸。BL线73为第四层配线。而且，BL线73沿垂直于AA′剖面的方向延伸。正面栅极区域76、fin区域74、背面栅极区域75及fin区域74是，沿平行于AA′剖面的方向，按此顺序重复配置。
图9C是表示沿着图9A所示的B-B′线剖开的BB′剖视图的图。SL线70是第一层配线，SL线70和fin区域74的上面的源极区域是，在SL接点77部分上，经由接触孔相连接。而且，SL线70沿平行于BB′剖面的方向延伸。然后，作为第二层配线的BG线71，处于SL线的上层，并沿垂直于BB′剖面的方向延伸。而且，作为第四配线的BL线73，处于BG线71的更上层，且沿垂直于BB′剖面的方向延伸。fin区域74沿垂直于BB′剖面的方向延伸。fin区域74及绝缘区域是沿平行于BB′剖面的方向，按此顺序重复配置。
图9D是表示沿着图9A所示的D-D′线剖开的DD′剖视图的图。BL线73和fin区域的上面的漏极区域是，经由接触孔相连接。而且，BL线73是沿平行于DD′剖面的方向延伸。FG线72是沿垂直于DD′剖面的方向延伸。SL线70是沿垂直于DD′剖面的方向延伸。fin区域74是沿平行于DD′剖面的方向延伸。
图9E是表示沿着图9A所示的E-E′线剖开的EE′剖视图的图。FG线72和正面栅极区域76是，在FG接点79部分上，经由接触孔而相连接。而且，FG线72是沿垂直于EE′剖面的方向延伸。SL线70是沿垂直于EE′剖面的方向延伸。正面栅极区域76及绝缘区域是沿平行于EE′剖面的方向延伸，并且按此顺序重复配置。
因此，如图9A所示的第二实施例的存储单元阵列的重复间距是，如下所述一样。
首先，在行方向上，按照fin区域、正面栅极区域、fin区域、背面栅极区域的顺序重复配置这些。而且，在列方向上，按照漏极区域(连接到BL线)、正面栅极区域及背面栅极区域、源极区域、正面栅极区域及背面栅极区域的顺序重复配置这些。
这样，元件分离区域、正面栅极区域及背面栅极区域、源极区域、漏极区域以及fin区域的宽度中都可通过光刻法技术中所使用的最小线间隔(finepitch、细间距)来形成，因此，在行方向上，4倍的最小线间隔，所谓4F成为重复间距。并且，在列方向上，4倍的最小线间隔，所谓4F成为重复间距。因而，在4F×4F＝16F2的面积上，包括4位的存储单元。即，每1位的存储单元的面积为4F2。
图10、图11及图12是表示第二实施例的存储单元阵列的制造工序的图。首先，比较第一实施例的存储单元阵列的制造工序和第二实施例的存储单元的制造工序，其中到完成图5A、图5B、图5C、图5D、图5E、图5F、图6A、图6B、图6C、图6D所示的制造工序为止，都是相同的制造工序。
图10中，85表示SOI基板的BOX层，90表示绝缘层，86表示fin区域，89表示栅极绝缘膜，87表示正面栅极区域，88表示背面栅极区域，91表示是元件分离用绝缘层，92表示SL线，93表示用于连接SL线92和存储单元的源极区域的接触孔。
图10A表示剖视图，图10B表示立体图，而且这些是表示完成与图6C及图6D相同的制造工序时的图。
图10C表示剖视图，图10D表示立体图，而且这些是表示完成图10A及图10B的工序之后，进行如下的工序来进行元件分离用绝缘层91的平坦工序的图。首先，通过CVD法，堆积元件分离用绝缘层91。接下来，通过CMP法，进行对元件分离用绝缘层91的平坦化处理，以使得其与绝缘层90上表面的高度相同。
图10E表示剖视图，图10F表示立体图，而且这些是完成图10C及图10D的工序之后，进行如下的工序来形成SL线的工序的图。首先，通过光刻法技术，在存储单元的源极区域上形成具有开口的抗蚀图案。接下来，以抗蚀图案为掩模，通过各向异性蚀刻蚀刻绝缘层90，从而形成贯穿到存储单元的源极区域上的接触孔93。其后，除去抗蚀图案。而且，通过CVD法或者溅射法形成金属层，例如20nm左右的钨(W)层。然后，通过光刻法技术，形成用于形成SL线92的抗蚀图案。接下来，以抗蚀图案为掩模，通过各向异性蚀刻蚀刻钨(W)层，从而形成SL线92。其后，除去抗蚀图案。
还有，上述中的金属层例如为钨(W)层，但是，也可以是铝(AL)、铜(CU)等其它的金属。
图11中，85表示SOI基板的BOX层，86表示fin区域，87表示正面栅极区域，88表示背面栅极区域，89表示栅极绝缘膜，90表示绝缘层，91表示元件分离用绝缘层，92表示SL线，94表示层间绝缘层，95表示接触孔，96表示BG线，97表示层间绝缘层。
图11A是剖视图，图11B是立体图。而且，图11A及图11B是表示完成图10E及图10F的工序之后，通过进行如下的工序来形成BG线96的工序的图。首先，通过CVD法，堆积层间绝缘层94，例如堆积60nm到80nm程度的氧化硅膜(SiO2)。其次，通过CMP法，使钨(W)层上的层间绝缘层94变得平坦，例如使得其厚度达到例如20nm的程度。接下来，在存储单元的漏极区域、背面栅极区域88及正面栅极区域87上，形成具有开口的抗蚀图案。之后，以抗蚀图案为掩模，并通过各向异性蚀刻来蚀刻层间绝缘层94，从而形成贯穿到存储单元的漏极区域、背面栅极区域88及正面栅极区域87为止的接触孔95。接下来，通过CVD法或溅射法，将金属材料埋入到接触孔95中，所以在层间绝缘层94上形成厚度为20nm左右的的金属层，例如钨(W)层。然后，通过光致抗蚀剂技术，在钨(W)层上，形成用于形成BG线96的抗蚀图案。接下来，通过各向异性蚀刻并以抗蚀图案为掩模来蚀刻钨(W)层，从而形成BG线96。其结果，BG线96和背面栅极区域88是通过背面栅极区域88上的接触孔95中所埋入的金属材料，即钨(W)而相连接。另一方面，将金属材料，即钨(W)埋入到漏极电极及正面栅极区域87上的接触孔95中。但是，在漏极电极以及正面栅极区域87的接触孔95上，没有形成配线。还有，上述的钨(W)，也可以是铝(AL)等其它的金属。
图11C是剖视图，图11D是立体图。而且，图11C及图11D是表示完成图11A及图11B的工序之后通过进行如下的工序来形成BG线96上的层间绝缘层97的工序的图。首先，通过CVD法，在BG线上形成绝缘层，例如厚度为60nm到80nm程度的氧化硅膜(SiO2)。其次，通过CMP法以使得BG线96上的厚度例如为20nm左右的方式使其变得平坦，从而形成层间绝缘层97。
图12中，85表示SOI基板的BOX层，86表示fin区域，87表示正面栅极区域，88表示背面栅极区域，89表示栅极绝缘膜，90表示绝缘层，91表示元件分离用绝缘层，92表示SL线，94表示层间绝缘层，95表示接触孔，96表示BG线，97表示层间绝缘层，98表示接触孔，99表示FG线，100表示接触孔，101表示层间绝缘层，102表示BL线。
图12A是剖视图，图12B是立体图。然后，图12A及图12B是表示完成图11C及图11D的工序之后，通过进行如下的工序来形成FG线99的工序的图。首先，通过CVD法，堆积层间绝缘层97，例如堆积60nm到80nm程度的氧化硅膜(SiO2)。其次，通过CMP法，使钨(W)层上的层间绝缘层94变得平坦化，例如使得其厚度为20nm的程度。接下来，在连接于存储单元的正面栅极区域88的接触孔95上，形成具有开口的抗蚀图案。之后，以抗蚀图案为掩模，并通过各向异性蚀刻来蚀刻层间绝缘层97，从而在正面栅极区域88的接触孔95上形成接触孔98。接下来，通过CVD法或溅射法，将金属材料埋入到接触孔98中，由此在层间绝缘层97上形成厚度为20nm程度的的金属层，例如钨(W)层。然后，通过光致抗蚀剂技术，在钨(W)层上，形成用于形成FG线99的抗蚀图案。接下来，通过各向异性蚀刻并以抗蚀图案为掩模来蚀刻钨(W)层，从而形成FG线99。其结果，FG线99和正面栅极区域88是通过连接到背面栅极区域88的接触孔95及接触孔98中所埋入的金属材料，即钨(W)而相连接的。还有，上述的钨(W)，也可以是铝(AL)等其它的金属。
图12C是剖视图，图12D是立体图。而且，图12C及图12D是表示完成图12A及图12B的工序之后，通过进行如下的工序来形成BL线102的工序的图。首先，通过CVD法，堆积层间绝缘层101，例如60nm到80nm程度的氧化硅膜(SiO2)。然后，通过CMP法，以使其厚度为例如20nm程度的方式使钨(W)层上的层间绝缘层101变得平坦。接下来，在连接于存储单元的漏极区域的接触孔95上，形成具有开口的抗蚀图案。之后，以抗蚀图案为掩模，并通过各向异性蚀刻来蚀刻层间绝缘层101，从而在连接于存储单元的漏极区域的接触孔95上形成接触孔100。接下来，通过CVD法或溅射法，将金属材料埋入到接触孔100中，由此在层间绝缘层101中形成厚度为20nm程度的的金属层，例如钨(W)层。然后，通过光致抗蚀剂技术，在钨(W)层上，形成用于形成BL线102的抗蚀图案。接下来，通过各向异性蚀刻并以抗蚀图案为掩模来蚀刻钨(W)层，从而形成BL线102。其结果，BL线102和存储单元的漏极区域是通过连接到存储单元的漏极区域的接触孔95及接触孔100中所埋入的金属材料，即钨(W)而相连接的。还有，上述的钨(W)，也可以是铝(AL)等其它的金属。
如图9A的俯视图所示，第二实施例的存储单元阵列是由形成于fin区域的存储单元构成。而且，第二实施例的存储单元阵列具有BL线、SL线、FG线及BG线。并且，该存储单元还具有源极区域、漏极区域、正面栅极区域及背面栅极区域。而且，在构成存储单元阵列时，该存储单元与行方向上相邻的存储单元共用背面栅极区域。而且，该存储单元，与行方向上相邻的存储单元共用正面栅极区域。更进一步地，该存储单元在构成存储单元阵列时，与列方向相邻的存储单元共用源极区域。该存储单元与列方向上相邻的存储单元共用漏极区域。而且，FG线和SL线，与在行方向上延伸并排列于行方向上的各存储单元的正面栅极区域，以及漏极区域相连接，而且，BG线和BL线，与在列方向上延伸并排列于列方向上的各存储单元的背面栅极区域以及漏极区域相连接。
因此，由于该存储单元与相邻的存储单元共用源极区域、漏极区域、正面栅极区域及背面栅极区域，所以由该存储单元构成的存储单元阵列所占的面积与图4A的存储单元阵列相比能够进一步缩小。
另一方面，如果激活列方向上延伸的BL线，则将电压施加到共用BL线的两个存储单元的源极区域和漏极区域之间。但是，FG沿列方向延伸，在这两个存储单元内，连接在一个存储单元的正面栅极区域的FG线和连接在另一个存储单元的正面栅极区域的FG线不同。因此，连接在被激活的BL线和被激活的FG线两者上的存储单元的范围，就会缩小到存在于该FG线和该BL线的交点的一个存储单元上，只激活该存储单元。
然后，在读出时，由于BG线处于负电位，所以能够从激活了的存储单元中读出所保存的信息。
另一方面，在进行写入时，根据处于要写入的状态，向BG线施加负电位或0V电位。因此，由于由相邻的存储单元共用BG线连接的背面栅极区域，所以向两列程度的存储单元的背面栅极区域施加电压。但是，对存储单元进行写入操作时，需要向该存储单元的源极区域和漏极区域之间施加电压，且向正面栅极区域施加电压，并且使源极区域和漏极区域之间流动着电流。因而，向背面栅极区域施加了电压的存储单元中，通过激活BL线及FG线，只向漏极区域及正面栅极区域施加了电压的存储单元进行写入。这样，在读出和写入的时候，即使共用背面栅极区域，也不会发生存储单元的多重选择。
因此，由于第二实施例的存储单元阵列，不发生重复选择，而且具有高密度的，因此第二实施例的存储单元阵列适合于LSI的嵌入式存储器。
第三实施例
利用图3说明第三实施例的存储单元阵列。而且，第三实施例的存储单元阵列由与第二实施例的存储单元相同的存储单元构成。但是，第三实施例的存储单元阵列具有如下的不同点，即形成有存储单元的fin区域和，形成有行方向上相邻的存储单元的fin区域在漏极区域相连接。
图13是表示第三实施例的存储单元阵列的俯视图。而且，图13中，105表示SL线，106表示BG线，107表示FG线，108表示BL线，109表示形成有存储单元的硅立体独立区域，即所谓的fin区域，113表示对存储单元的背面栅极区域的接触孔，即BG接点，114表示向存储单元的正面栅极区域的接触孔，即FG接点，115表示向存储单元的漏极区域的接触孔，即BL接点。
fin区域109为硅立体独立区域，并且形成在SOI基板的BOX层上。但是，图9的fin区域是具有列方向上较长的长边，并具有长方体形状的硅立体独立区域，而与此相比，fin区域109是，将行方向上排列的图9的fin区域，在存储单元的源极区域上，连接图9的fin区域与图9的fin区域，在这一点上就不同。即，fin区域109是具有网格形状的立体独立区域，且以整个存储单元阵列成为一体。
但是，fin区域109以和图9的存储单元阵列相同的结构，配置有存储单元。在列方向上，连续形成存储单元，从而形成有存储单元列。
因此，存储单元的源极区域及漏极区域存在于fin区域109的上面，沿着列方向的网格线交替地配置。而且，在网格的交叉点上配置有源极区域。即，存储单元与列方向上相邻的存储单元，共用源极区域或漏极区域。而且，存储单元与行方向相邻的存储单元是，通过形成在fin区域109上面的SL线115而连接。
存储单元的正面栅极区域存在于fin区域109的侧面，以使得漏极区域和源极区域隔开。而且，存储单元的背面栅极区域存在于fin区域109的侧面，以使得漏极区域和源极区域隔开。并且，存储单元的正面栅极区域及背面栅极区域是中间隔着栅极绝缘膜而连接在fin区域109的侧面上的。而且，行方向上相邻的存储单元，共用正面栅极区域及正面栅极区域。
SL线105形成于fin区域109的上面，并且沿行方向延伸，并且在行方向上与构成存储单元阵列的存储单元的源极区域连接。而且，SL线105是通过例如fin区域109面上的杂质扩散层形成的。
BG线106沿列方向延伸，并且通过BG接点113，沿着列方向连接构成存储单元阵列的存储单元的背面栅极区域。而且，BG线106是由金属配线例如钨(W)配线形成，在这点上与图9的存储单元阵列相同。还有，当SL线105由杂质扩散层形成时，BG线106为第一层配线层。
FG线107沿行方向延伸，并且通过FG接点114，沿着行方向连接构成存储单元阵列的存储单元的正面栅极区域。而且，FG线107是由金属配线例如钨(W)配线形成的，在这点上与图9的存储单元阵列相同。还有，当SL线105由杂质扩散层形成时，FG线107为第二层配线层。
BL线108沿列方向延伸，并且通过BL接点115，沿着列方向连接构成存储单元阵列的存储单元的漏极区域。而且，SL线108是由金属配线例如钨(W)配线形成的，在这点上与图9的存储单元阵列相同。还有，当SL线105由杂质扩散层形成时，BL线108为第三层配线层。
即，第三实施例的存储单元阵列相比较于第二实施例的存储单元阵列，其特征在于，SL线105形成在fin区域109的上面且成为一体。
因此，根据第三实施例的存储单元阵列，通过共用存储单元的源极区域或漏极区域，以及共用存储单元的正面栅极区域或背面栅极区域，与图9的存储单元阵列一样，能够减少存储单元阵列所占的面积。而且，能够省略一层左右的金属配线层。
第四实施例
(利用本发明存储单元的半导体存储装置)
利用图14及图15，对利用第一实施例、第二实施例及第三实施例的存储单元阵列的半导体存储装置进行说明。而且，利用图16，对利用了该半导体存储装置作为嵌入式存储器的LSI进行说明。
图14是表示利用第一实施例的存储单元阵列的半导体存储装置的电路框图。图14中，120表示半导体存储装置，121表示控制回路，122表示控制电路，123表示地址寄存器，124表示数据输入输出电路，125表示FG线选择电路，126表示SL线选择电路，127表示BG线选择电路，128表示读出放大器，129表示存储单元阵列。
控制回路121是如下的电路，即接收输入到半导体存储装置120上的多个指令信号之后，将表示由多个指令信号的组合所示的控制模式的控制模式信号，输出到控制电路122、地址寄存器123及数据输入输出电路124。
控制电路122是如下的电路，即接收该控制模式信号后，向地址寄存器123、数据输入输出电路124、FG线选择电路125、SL线选择电路126、BG线选择电路127、读出放大器128，输出对应于控制模式的控制信号。
地址寄存器123是如下的电路，即接收输入到半导体存储装置120上的多个地址信号之后，放大地址信号，并向FG线选择电路125，SL线选择电路126，BG线选择电路127以及读出放大器128输出地址信号。
数据输入输出电路124是如下的电路，即将输入到半导体存储装置120的多个输入数据输出到读出放大器128中，并将读出放大器128输出的信号，作为输出数据而从半导体存储装置120输出。
FG线选择电路125是在存储单元阵列129的FG线内，根据地址信号，选择一部分的FG线的电路。而且，其与BG线选择电路127，以中间夹着存储单元阵列129的方式而配置在相对向的位置上。
SL线选择电路126是在存储单元阵列129的SL线内，根据地址信号，选择一部分的SL线的电路。而且，其与读出放大器128以中间夹着存储单元阵列129的方式，而配置在相对向的位置上。
BG线选择电路127是在存储单元阵列129的BG线内，根据地址信号，选择一部分的BG线的电路。而且，其与FG线选择电路125以中间夹着存储单元阵列129的方式，而配置在相对向的位置上。
读出放大器128是根据地址信号而被选择，并放大存储单元阵列128的BL线电位的电路。而且，控制信号处在读取模式时，将放大了的信号向数据输入输出电路124输出。而且，控制信号处在写入模式时，将数据输入输出电路124的输入信号输出到BL线。此外，其与SL线选择电路126以中间夹着存储单元阵列129的方式，而配置在相对向的位置上。
图14的半导体存储装置120，在存储单元阵列129的BG线及FG线延伸的方向的一端上，具有FG线选择电路125及BG线选择电路127。而且，半导体存储装置120，在存储单元阵列129的SL线及BL线延伸的方向端上，具有SL线选择电路及读出放大器128。
因此，根据图14的半导体存储装置120，能够以最短的距离连接如下的部件，即FG线和FG线选择电路125，BG线和BG线选择电路，SL线和SL线选择电路，以及BL线和读出放大器128。
图15是表示利用第二实施例及第三实施例的存储单元阵列的半导体存储装置的电路框图。图15中，130表示半导体存储装置，131表示控制回路，132表示控制电路，133表示地址寄存器，134表示数据输入输出电路，135表示读出放大器，136表示FG线选择电路，137表示BG线选择电路，138表示SL线选择电路，139表示存储单元阵列。
控制回路131是如下的电路，即接收输入到半导体存储装置130上的多个指令信号之后，将表示由多个指令信号的组合所示的控制模式的控制模使信号，输出到控制电路132、地址寄存器133及数据输入输出电路134。
控制电路132是如下的电路，即接收该控制模式信号后，向地址寄存器133、数据输入输出电路134、FG线选择电路136、SL线选择电路138、BG线选择电路137以及读出放大器135，输出对应于控制模式的控制信号。
地址寄存器133是如下的电路，即接收输入到半导体装置130上的多个地址信号之后，放大地址信号，并向FG线选择电路136，SL线选择电路138，BG线选择电路137以及读出放大器135输出地址信号。
数据输入输出电路134是如下的电路，即将输入到半导体存储装置130的多个输入数据输出到读出放大器135中，并将从读出放大器135输出的信号，作为输出数据从半导体存储装置130输出。
FG线选择电路136是，根据地址信号，在存储单元阵列139的FG线中选择一部分FG线的电路。而且，其与SL线选择电路138以中间隔着存储单元阵列139的方式，而配置在相对向的位置上。
SL线选择电路126是，根据地址信号在存储单元阵列129的SL线中选择一部分SL线的电路。而且，其与FG线选择电路136以中间隔着存储单元阵列129的方式，而配置在相对向的位置上。
BG线选择电路137是，根据地址信号在存储单元阵列139的BG线中选择一部分的BG线的电路。而且，其与读出放大器135以中间隔着存储单元阵列139的方式，而配置在相对向的位置上。
读出放大器128是，根据地址信号而进行选择来放大存储单元阵列128的BL线电位的电路。而且，控制信号处在读出模式时，将放大过的信号向数据输入输出电路134输出。而且，控制信号处在写入模式时，将数据输入输出电路134的输入信号输出到BL线。此外，其与BG线选择电路137以中间隔着存储单元阵列139的方式，而配置在相对向的位置上。
图15的半导体存储装置130，在存储单元阵列139的FG线及SL线延伸的方向的一端上，具有FG线选择电路136及SL线选择电路138。而且，半导体存储装置130，在存储单元阵列139的BG线及BL线延伸的方向的一端上，具有SL线选择电路138及读出放大器135。
因此，根据图15的半导体存储装置130，能够以最短距离连接如下的部件，即FG线和FG线选择电路136，BG线和BG线选择电路137，SL线和SL线选择电路138，以及BL线和读出放大器135。
图16是表示利用图14的半导体存储装置及图15的半导体存储装置作为嵌入式存储器的LSI的图。
图16中，140表示LSI，141表示逻辑电路，142表示利用图14的半导体存储装置或者图15的半导体存储装置的嵌入式存储器，143表示控制信号，144表示地址信号，145表示输入输出数据。而且，嵌入式存储器142，从逻辑电路141接收控制信号143、地址信号144，并进行工作。而且，嵌入式存储器142在与逻辑电路141之间，进行输入输出数据的输入输出。此外，逻辑电路141可由fin型FET构成是不言而喻地。
图16的LSI140中，嵌入式存储器142高密度地形成，因此能够实现高集成化的LSI140。
产业中的可利用性
本发明可提供一种虽具有高密度，但不会发生多重选择的存储单元阵列。

Claims (10)

1.一种存储单元阵列，以阵列状配置存储单元，其具有：
绝缘支撑基板上的半导体区域；
形成在上述半导体区域的存储单元；
形成在上述半导体区域之间，用于使上述存储单元处于绝缘状态的绝缘区域，
该存储单元阵列的特征在于，上述存储单元，具有：
源极区域，其形成在上述半导体区域的上面；
漏极区域，其形成在上述半导体区域的上面；
正面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在上述半导体区域的第一侧面；
背面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在与上述半导体区域的上述第一侧面相对向的第二侧面，
上述存储单元与在第一方向上相邻的存储单元共用上述背面栅极区域。
2.一种存储单元阵列，具有，
第一半导体区域列，其由沿着第二方向排列在绝缘支撑基板上的第一半导体区域构成；
存储单元，其形成在上述第一半导体区域上；
第二半导体区域列，其由沿着第二方向排列在上述绝缘支撑基板上的第二半导体区域构成；
绝缘区域，其形成在上述第一半导体区域之间、上述第一半导体区域和上述第二半导体区域之间，以及上述第二半导体区域之间，用于使上述存储单元处于绝缘状态；
正面栅极线；
背面栅极线；
位线；
源极线；并且
沿着第一方向，依次连续地配置两列的上述第一半导体区域列及一列的上述第二半导体区域列而形成，
该存储单元阵列的特征在于，上述存储单元具有：
源极区域，其形成在上述第一半导体区域的上面；
漏极区域，其形成在上述第一半导体区域的上面；
正面栅极区域，其以夹在上述第一半导体区域和上述第二半导体区域之间的方式配置，并中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在上述第一半导体区域的第一侧面；
背面栅极区域，其以夹在上述第一半导体区域和上述第一半导体区域之间的方式配置，并中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在与上述第一半导体区域的上述第一侧面相对向的第二侧面，而且
上述存储单元与在第一方向上相邻的存储单元共用上述背面栅极区域，
上述正面栅极线沿着第二方向延伸，并连接在第二方向上的各上述存储单元的上述正面栅极区域，
上述背面栅极线沿着第二方向延伸，并连接在第二方向上的各上述存储单元的上述背面栅极区域，
上述位线沿着第一方向延伸，并连接在第一方向上的各上述存储单元的上述漏极区域，
上述源极线沿着第一方向延伸，并连接在第一方向上的各上述存储单元的上述源极区域。
3.一种存储单元阵列的制造方法，用于制造如权利要求2所述的存储单元阵列，其特征在于，包括：
通过第一配线层形成上述正面栅极线及上述背面栅极线的工序；
通过第二配线层形成上述位线及上述漏极线的工序。
4.一种半导体电路装置，其特征在于，具有：
如权利要求2所述的存储单元阵列；
连接于上述位线的读出放大器；
选择上述源极线的第一选择电路；
选择上述正面栅极线的第二选择电路；
选择上述背面栅极线的第三选择电路，而且
上述读出放大器和上述第一选择电路以中间隔着上述存储单元阵列的方式配置，
上述第二选择电路和上述第三选择电路以中间隔着上述存储单元阵列的方式配置。
5.一种存储单元阵列，具有：
独立的半导体区域，其在绝缘支撑基板上沿着第二方向延伸；
多个存储单元，其在上述半导体区域，沿第二方向连续形成；
绝缘区域，其形成在上述半导体区域之间，用于使上述存储单元处于绝缘状态；
正面栅极线；
背面栅极线；
位线；
源极线，而且
沿着第一方向配置多个上述半导体区域而形成，
该存储单元阵列的特征在于，上述存储单元，具有：
源极区域，其形成在上述半导体区域的上面；
漏极区域，其形成在上述半导体区域的上面；
正面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在上述半导体区域的第一侧面；
背面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在与上述半导体区域的上述第一侧面相对向的第二侧面，而且
上述存储单元与在第二方向上相邻的上述存储单元共用上述源极区域或上述漏极区域，
上述存储单元与在第一方向上相邻的上述存储单元共用上述正面栅极区域或上述背面栅极区域，
上述正面栅极线沿着第二方向延伸，并连接上述半导体区域的各上述存储单元的上述正面栅极区域，
上述背面栅极线沿着第一方向延伸，并连接在第一方向上的各上述存储单元的上述背面栅极区域，
上述位线沿着第二方向延伸，并连接上述半导体区域的各上述存储单元的上述漏极区域，
上述源极线沿着第一方向延伸，并连接在第一方向上的各上述存储单元的上述源极区域。
6.一种存储单元阵列的制造方法，用于制造如权利要求5所述的存储单元阵列，其特征在于，包括：
通过第一配线层形成上述源极线的工序；
通过第二配线层形成上述背面栅极线的工序；
通过第三配线层形成上述正面栅极线的工序；
通过第四配线层形成上述位线的工序。
7.一种半导体电路装置，其特征在于，具有：
如权利要求5所述的存储单元阵列；
连接于上述位线的读出放大器；
选择上述源极线的第一选择电路；
选择上述正面栅极线的第二选择电路；
选择上述背面栅极线的第三选择电路，而且
上述读出放大器和上述第二选择电路以中间隔着上述存储单元阵列的方式配置，
上述第一选择电路和上述第三选择电路以中间隔着上述存储单元阵列的方式配置。
8.一种存储单元阵列，具有：
半导体区域，其以网格状排列在绝缘支撑基板上；
多个存储单元，其以阵列状形成在上述半导体区域上；
绝缘区域，其形成在上述半导体区域之间，用于使上述存储单元处于绝缘状态；
正面栅极线；
背面栅极线；
位线；
源极线，
该存储单元阵列的特征在于，上述存储单元具有：
源极区域，其在上述半导体区域的上面，配置在网格的交叉点上；
漏极区域，其在上述半导体区域的上面，配置在第一方向上的网格线上；
正面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在上述半导体区域的第一侧面；
背面栅极区域，其中间隔着栅极绝缘膜，以隔开上述源极区域和上述漏极区域的方式配置在与上述半导体区域的上述第一侧面相对向的第二侧面，而且
上述存储单元与在第一方向上相邻的上述存储单元共用上述源极区域或上述漏极区域，
上述存储单元与在第二方向上相邻的上述存储单元共用上述正面栅极区域或上述背面栅极区域，
上述正面栅极线沿着第一方向延伸，并连接上述半导体区域的各上述存储单元的上述正面栅极区域，
上述背面栅极线沿着第二方向延伸，并连接在第二方向上的各上述存储单元的上述背面栅极区域，
上述位线沿着第一方向延伸，并连接上述半导体区域的各上述存储单元的上述漏极区域，
上述源极线在上述半导体区域的上面沿着第二方向的网格线延伸，并连接在行方向上的各上述存储单元的上述源极区域。
9.一种存储单元阵列的制造方法，用于制造如权利要求8所述的存储单元阵列，其特征在于，包括：
通过上述半导体区域上的杂质扩散层形成上述源极线的工序；
通过第一配线层形成上述背面栅极线的工序；
通过第二配线层形成上述正面栅极线的工序；
通过第三配线层形成上述位线的工序。
10.一种半导体电路装置，其特征在于，具有：
如权利要求8所述的存储单元阵列；
连接于上述位线的读出放大器；
选择上述源极线的第一选择电路；
选择上述正面栅极线的第二选择电路；
选择上述背面栅极线的第三选择电路，而且
上述读出放大器和上述第二选择电路以中间隔着上述存储单元阵列的方式配置，
上述第一选择电路和上述第三选择电路以中间隔着上述存储单元阵列的方式配置。
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