TW202207420A - 用於鐵電隨機存取記憶體及動態隨機存取記憶體之三維拼布式記憶體陣列 - Google Patents

用於鐵電隨機存取記憶體及動態隨機存取記憶體之三維拼布式記憶體陣列 Download PDF

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Abstract

本發明描述用於具有多工選擇線之記憶體陣列之方法、系統及裝置。在一些情況中，該記憶體裝置之一記憶體胞元可包含一儲存組件、與一字線耦合的一第一電晶體及與一選擇線耦合以選擇性地將該記憶體胞元與一數位線耦合的一第二電晶體。該選擇線可經設置而平行於各數位線，用於將該等數位線朝向一感測放大器多工，而複數個驅動器(一個驅動器用於各選擇線)可以一交錯組態設置於該記憶體陣列下方且分成用於該記憶體陣列之對應鄰近微磚之偶數驅動器及奇數驅動器。

Description

用於鐵電隨機存取記憶體及動態隨機存取記憶體之三維拼布式記憶體陣列
技術領域係關於一種用於鐵電隨機存取記憶體及動態隨機存取記憶體之三維拼布式記憶體陣列。
下文大體上係關於一或多個記憶體系統且更明確言之係關於一種具有多工數位線、特定言之用於FeRAM及DRAM之3D記憶體陣列。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似者。藉由將一記憶體裝置內之記憶體胞元程式化為各種狀態而儲存資訊。舉例而言，二進位記憶體胞元可經程式化為兩個支援狀態之一者，其等通常藉由一邏輯1或一邏輯0表示。在一些實例中，一單一記憶體胞元可支援多於兩個狀態，可儲存該等狀態之任一者。為存取所儲存之資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一個儲存狀態。為儲存資訊，裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等等。記憶體裝置可為揮發性或非揮發性。非揮發性記憶體(例如，快閃記憶體或FeRAM)可甚至在不存在一外部電源之情況下儲存資料達延長時段。揮發性記憶體裝置(DRAM)可隨時間丟失其等儲存狀態，除非其等藉由一外部電源週期性刷新。一個二進位記憶體裝置可(舉例而言)包含一充電或放電電容器。然而，一充電電容器可透過洩漏電流隨時間變成放電，從而導致儲存資訊之丟失。揮發性記憶體之特定特徵可提供效能優勢，諸如更快之讀取或寫入速度，而非揮發性記憶體之特徵(諸如在無週期性刷新之情況下儲存資料之能力)可係有利的。
FeRAM可能夠達成類似於揮發性記憶體之密度，但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性性質。因此，相較於其他非揮發性及揮發性記憶體裝置，FeRAM裝置可具有經改良效能。然而，期望改良FeRAM裝置之操作。舉例而言，可期望具有記憶體胞元感測期間之經改良抗雜訊性、更緊緻電路及減小的佈局大小，及用於FeRAM裝置之操作之經改良時序。
改良記憶體裝置通常可包含增加記憶體胞元密度、增加讀取/寫入速度、增加可靠性、增加資料保留、減少功率消耗、或減少製造成本以及其他度量。可需要用於節省記憶體陣列中之空間、增加記憶體胞元密度或減少記憶體陣列之總功率使用的經改良解決方案。
本專利申請案主張Bedeschi在2020年7月14日申請之讓渡給其受讓人之標題為「3D Quilt Memory Array for FeRAM and DRAM」之國際專利申請案第PCT/IB2020/020036號之優先權且該案之全部內容以引用之方式明確併入本文中。
一些記憶體裝置可包含與數位線耦合之一記憶體胞元陣列。記憶體胞元可使用數位線與一感測組件耦合以對記憶體胞元執行存取操作(例如，一寫入操作或一讀取操作)。隨著數位線之間的距離減小以增加陣列之一密度，一些非所要效應(例如，雜訊)可能增加。舉例而言，當在一存取操作期間啟動一數位線(例如，選定且與一記憶體胞元耦合)時，與所啟動之數位線相關聯的一電壓變化可部分轉移(例如，電容耦合)至相鄰未選定數位線。因此，雜訊可在存取操作期間透過記憶體陣列之未選定部分注入至一選定數位線中。記憶體陣列可包含一或多個分路電晶體以減輕此等非所要效應。可使用分路電晶體來減少選定數位線與未選定數位線之間的干擾。然而，分路電晶體及相關聯分路線可增加由記憶體陣列使用之記憶體晶粒區域之一大小且增加記憶體陣列之總功率使用。
本文中描述系統、裝置及技術以在一存取操作期間減輕選定數位線與未選定數位線之間的干擾且減少一記憶體陣列中使用之分路線或分路電晶體(或該兩者)之數量。舉例而言，記憶體裝置之一感測組件可與一組數位線耦合，各數位線與一對應選擇線相關聯。在此等情況中，該組數位線可使用感測組件之輸入多工。舉例而言，該組之各數位線可與一電晶體(例如，藉由與數位線相關聯的選擇線驅動之一電晶體)耦合，該電晶體經組態以選擇性地將該組之該特定數位線與感測組件(例如，與感測組件相關聯的多工數位線)耦合。此外，選擇線可與一記憶體胞元之選擇組件之電晶體及感測組件之一或多者耦合。在此等實例中，感測組件可經組態以存取與多於一條數位線相關聯的記憶體胞元。在此等情況中，一單一選擇線可經組態以一次將至少兩條數位線與一感測組件耦合，包含一選定數位線及一未選定數位線；在一些實例中，可使用未選定數位線作為參考數位線。與其他解決方案相比，可減小由記憶體陣列使用之晶粒區域之大小。在一些情況中，感測組件可經組態以使用來自選定數位線之一信號及來自未選定數位線之一信號兩者來執行一讀取操作，藉此減少記憶體陣列之總功率使用。
最初在如參考圖1至圖3及圖6描述之記憶體系統、晶粒及電路圖之背景內容中描述本發明之特徵。參考如圖4至圖5及圖7至圖10中描繪之例示性記憶體胞元結構及例示性微磚組態描述本發明之特徵。藉由與如參考圖11描述之製造具有多工數位線之一記憶體陣列之一方法有關之一流程圖進一步繪示且參考該流程圖描述本發明之此等及其他特徵。
根據一些實例，一種記憶體裝置可包含： 記憶體胞元，其等以藉由複數個記憶體微磚形成之一3D陣列結構化，其中各胞元與一數位線及一板極線耦合； 各記憶體胞元之至少一儲存組件、一第一電晶體及一第二電晶體； 該等電晶體之一者具有與經組態以選擇該記憶體胞元進行一存取操作之一字線耦合之一個端子； 該等電晶體之另一者具有耦合至該數位線之一個端子； 一選擇線，其平行於各數位線設置以用於將該等數位線朝向一感測放大器多工； 複數個驅動器，一個驅動器用於各選擇線，以一交錯組態設置於該記憶體陣列下方且分成用於該記憶體陣列之對應鄰近微磚之偶數驅動器及奇數驅動器。
3D陣列之記憶體胞元係DRAM胞元或FeRAM胞元。
根據進一步實例，一種3D記憶體裝置可包含： 一拼布式記憶體胞元陣列； 各記憶體胞元與一數位線及一板極線耦合，該記憶體胞元包括至少一儲存組件、一第一電晶體及一第二電晶體； 一字線，其與該等電晶體之一者之一端子耦合且經組態以選擇該記憶體胞元進行一存取操作； 該數位線與該等電晶體之另一者之一端子耦合； 該數位線之一選擇線，該選擇線經組態而平行於該數位線； 用於該選擇線之一驅動器，其定位於該記憶體陣列下方； 用於對應選擇線之偶數驅動器及奇數驅動器被分割在該記憶體胞元陣列之對應微磚下方。
此外，3D記憶體陣列包含至少一對層疊且與一頂部或底部層疊相關聯的選擇線透過設置於記憶體陣列之鄰近微磚之間的一槽孔區域中之接觸通孔連接至對應驅動器。
根據進一步實例，一種用於製造一3D記憶體裝置之方法可包含各包括至少一儲存組件、一第一電晶體及一第二電晶體的記憶體胞元，該方法包括： 將記憶體陣列結構化為複數個偶數及奇數記憶體微磚； 以具有各記憶體微磚之胞元之頂層及底層之至少一對層疊結構化該3D陣列； 在記憶體陣列之對應微磚下方之對應偶數及奇數驅動器區域中包含字線驅動器、數位線驅動器及選擇線驅動器； 在偶數與奇數微磚之間的槽孔區域中各層疊之該等驅動器與對應線之間提供交錯互連。
圖1繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體晶粒100之一實例。在一些情況中，記憶體晶粒100可被稱為一記憶體晶片、一記憶體裝置、或一電子記憶體設備。記憶體晶粒100可包含可程式化以儲存不同邏輯狀態之一或多個記憶體胞元105。各記憶體胞元105可程式化以儲存兩個或更多個狀態。舉例而言，記憶體胞元105可經組態以一次儲存一個數位邏輯位元(例如，一邏輯0及一邏輯1)。在一些情況中，一單一記憶體胞元105 (例如，一多位階記憶體胞元)可經組態以一次儲存多於一個數位邏輯位元(例如，一邏輯00、邏輯01、邏輯10或一邏輯11)。
一記憶體胞元105可將表示可程式化狀態之一電荷儲存於一電容器中。例如，DRAM架構可包含一電容器，該電容器包含用以儲存表示可程式化狀態之一電荷之一介電材料。在其他記憶體架構中，其他儲存裝置及組件係可能的。舉例而言，可採用非線性介電材料。在一些情況中，此一電容器可替代地稱為一容器(或一胞元容器)。
可藉由啟動或選擇存取線(諸如一字線110及/或一數位線115)而對記憶體胞元105執行操作(諸如讀取及寫入)。在一些情況中，數位線115亦可被稱為位元線。在不失理解或操作之情況下，對存取線、字線及數位線或其等類似物之引用可互換。啟動、選擇、加偏壓於一字線110或一數位線115可包含將一電壓施加至各自線。
記憶體晶粒100可包含配置成一柵格狀圖案(諸如一矩陣)的存取線(例如，字線110及數位線115)。可將記憶體胞元105定位於字線110及數位線115之相交點處。藉由加偏壓於一字線110及一數位線115 (例如，將一電壓施加至字線110或數位線115)，可在其等相交點處存取一單一記憶體胞元105。
可透過一列解碼器120或一行解碼器125控制存取記憶體胞元105。舉例而言，一列解碼器120可從一本端記憶體控制器160接收一列位址且基於所接收之列位址啟動一字線110。一行解碼器125可從本端記憶體控制器160接收一行位址且可基於所接收之行位址啟動一數位線115。舉例而言，記憶體晶粒100可包含標記為WL_1至WL_M之多個字線110，及標記為DL_1至DL_N之多個數位線115，其中M及N取決於記憶體陣列之大小。因此，藉由啟動一字線110及一數位線115 (例如，WL_1及DL_3)，可存取在其等相交點處之記憶體胞元105。呈二維或三維組態之一字線110及一數位線115之相交點可被稱為一記憶體胞元105之一位址。
記憶體胞元105可包含一儲存組件130 (例如，一電容器、一容器或一替代實體元件)及一選擇組件135 (其可被稱為一切換組件)。選擇或切換組件135可包含一或多個電晶體(例如，以一串聯組態連接之兩個電晶體)或選擇性地建立或撤銷建立兩個組件之間的電子連通之任何其他類型之切換裝置。儲存組件130之一第一節點可與選擇組件135耦合且儲存組件130之一第二節點可與一電壓源140耦合。在一些情況中，電壓源140可為胞元板極參考電壓(諸如Vp1)或可接地(諸如Vss)。在一些情況中，電壓源140可為與一板極線驅動器耦合之一板極線之一實例。選擇組件135可與一選擇線進一步耦合，圖1中省略該選擇線以改良繪示本發明之所關注組件之清晰度。在此等情況中，選擇線可經組態以選擇性地將記憶體胞元105與數位線115耦合。參考圖2、圖3及圖4描述選擇組件135之組態之實例。
可藉由啟動或撤銷啟動選擇組件135來完成選擇或撤銷選擇記憶體胞元105。換言之，儲存組件130可使用選擇組件135與數位線115電子連通。舉例而言，當撤銷啟動選擇組件135時，儲存組件130可與數位線115隔離，且當啟動選擇組件135時，儲存組件130可與數位線115耦合。在一些情況中，選擇組件135包含至少一電晶體且其操作可藉由將一電壓施加至電晶體閘極而控制，其中電晶體閘極與電晶體源極之間的電壓差可大於或小於電晶體之一臨限電壓。在一些情況中，選擇組件135可包含一p型電晶體或一n型電晶體。在一些情況中，選擇組件135可包含至少一垂直電晶體。字線110可與選擇組件135之閘極電子連通且可基於施加至字線110之一電壓而啟動/撤銷啟動選擇組件135。
在一些情況中，記憶體胞元105之選擇組件135可包含一對電晶體(例如，一第一電晶體及一第二電晶體)。在此等情況中，選擇記憶體胞元105可包含加偏壓於與選擇組件135之第一電晶體耦合之字線110。加偏壓於字線110亦可選擇與偏壓字線110耦合之額外記憶體胞元105。此外，將選定記憶體胞元105與數位線115耦合可包含加偏壓於與選擇組件135之第二電晶體耦合之選擇線。以此方式，選擇記憶體胞元105且耦合選定記憶體胞元105可包含啟動選擇組件135之第一電晶體及第二電晶體。換言之，已藉由偏壓字線110選定之額外記憶體胞元105 (例如，啟動選擇組件135之第一電晶體)可保持與其等各自數位線115解耦合(例如，撤銷啟動選擇組件135之第二電晶體)。
一字線110可為與一記憶體胞元105電子連通之一導電線，其用於對記憶體胞元105執行存取操作。在一些架構中，字線110可與一記憶體胞元105之一選擇組件135之一閘極(例如，第一電晶體之一閘極)電子連通且可經組態以控制記憶體胞元105之選擇組件135。在一些架構中，字線110可與記憶體胞元105之電容器之一節點電子連通且記憶體胞元105可不包含一選擇組件。
一數位線115可為將記憶體胞元105與一感測組件145連接之一導電線。在一些架構中，記憶體胞元105可在一存取操作之部分期間選擇性地與數位線115耦合。舉例而言，字線110及記憶體胞元105之選擇組件135可經組態以耦合及/或隔離記憶體胞元105之電容器及數位線115。在一些架構中，記憶體胞元105可與數位線115電子連通(例如，恆定)。
感測組件145可經組態以偵測儲存於記憶體胞元105之邏輯儲存組件(例如，電容器)上之一狀態(例如，一電荷)且基於所儲存狀態判定記憶體胞元105之一邏輯狀態。在一些情況中，藉由一記憶體胞元105儲存之電荷可能極小。因而，感測組件145可包含用以放大藉由記憶體胞元105輸出之信號的一或多個感測放大器。感測放大器可在一讀取操作期間偵測一數位線115之電荷之小變化且可基於所偵測電荷而產生對應於一邏輯狀態0或一邏輯狀態1之信號。在一讀取操作期間，記憶體胞元105之電容器可將一信號輸出(例如，將一電荷釋放)至其對應數位線115。信號可引起數位線115之一電壓改變。感測組件145可經組態以比較跨數位線115從記憶體胞元105接收之信號與一參考信號150 (例如，參考電壓)。感測組件145可基於比較判定記憶體胞元105之所儲存狀態。
舉例而言，在二進位傳訊中，若數位線115具有高於參考信號150之一電壓，則感測組件145可判定記憶體胞元105之所儲存狀態係一邏輯1，且若數位線115具有低於參考信號150之一電壓，則感測組件145可判定記憶體胞元105之所儲存狀態係一邏輯0。感測組件145可包含各種電晶體或放大器以偵測及放大信號之一差異。在一些情況中，感測組件145可為另一組件(例如，一行解碼器125、列解碼器120)之部分。在一些情況中，感測組件145可與列解碼器120或行解碼器125耦合或電子連通。在一些情況中，感測組件145可經組態以在一讀取操作期間選擇性地與一組數位線115耦合。
本端記憶體控制器160可透過各種組件(例如，列解碼器120、行解碼器125及感測組件145)控制記憶體胞元105之操作。在一些情況中，列解碼器120、行解碼器125及感測組件145之一或多者可與本端記憶體控制器160共置。本端記憶體控制器160可經組態以從一外部記憶體控制器接收命令及/或資料，將命令及/或資料轉譯成可由記憶體晶粒100使用之資訊，對記憶體晶粒100執行一或多個操作，且回應於執行一或多個操作而將資料從記憶體晶粒100傳達至外部記憶體控制器。本端記憶體控制器160可產生列及行位址信號以啟動目標字線110及目標數位線115。本端控制器亦可啟動與目標數位線相關聯的一目標選擇線。本端記憶體控制器160亦可產生及控制在記憶體晶粒100之操作期間所使用之各種電壓或電流。一般而言，本文中論述之一施加電壓或電流之振幅、形狀、或持續時間可調整或變化且可針對在操作記憶體晶粒100中論述之各種操作而不同。
在一些情況中，本端記憶體控制器160可經組態以對記憶體晶粒100之一或多個記憶體胞元105執行一寫入操作(例如，一程式化操作)。在一寫入操作期間，記憶體晶粒100之一記憶體胞元105可經程式化以儲存一所要邏輯狀態。在一些情況中，可在一單一寫入操作期間程式化複數個記憶體胞元105。本端記憶體控制器160可識別對其執行寫入操作之一目標記憶體胞元105。本端記憶體控制器160可識別一目標字線110、與目標記憶體胞元105 (例如，目標記憶體胞元105之位址)電子連通之一目標數位線115及目標相關聯選擇線。本端記憶體控制器160可啟動目標字線110、目標選擇線及目標數位線115 (例如，將一電壓施加至字線110、目標選擇線及/或數位線115)以存取目標記憶體胞元105。本端記憶體控制器160可在寫入操作期間將一特定信號(例如，電壓)施加至數位線115以將一特定狀態(例如，電荷)儲存於記憶體胞元105之儲存組件130中，特定狀態(例如，電荷)可指示一所要邏輯狀態。
在一些情況中，本端記憶體控制器160可經組態以對記憶體晶粒100之一或多個記憶體胞元105執行一讀取操作(例如，一感測操作)。在一讀取操作期間，可判定儲存於記憶體晶粒100之一記憶體胞元105中之邏輯狀態。在一些情況中，可在一單一讀取操作期間感測複數個記憶體胞元105。本端記憶體控制器160可識別對其執行讀取操作之一目標記憶體胞元105。本端記憶體控制器160可識別與目標記憶體胞元105 (例如，目標記憶體胞元105之位址)電子連通之一目標字線110及一目標數位線115及與目標數位線相關聯的一目標選擇線。本端記憶體控制器160可啟動目標字線110、目標選擇線及目標數位線115 (例如，將一電壓施加至字線110、目標選擇線及/或數位線115)以存取目標記憶體胞元105。目標記憶體胞元105可回應於加偏壓於存取線而將一信號傳送至感測組件145。感測組件145可放大信號。本端記憶體控制器160可激發感測組件145 (例如，鎖存感測組件)且藉此比較從記憶體胞元105接收之信號與參考信號150。基於該比較，感測組件145可判定儲存於記憶體胞元105上之一邏輯狀態。本端記憶體控制器160可將儲存於記憶體胞元105上之邏輯狀態傳達至外部記憶體控制器作為讀取操作之部分。
圖2繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖200之一實例。電路圖200繪示包含具有兩個電晶體之一選擇組件之記憶體胞元之一組態及與數位線相關聯的一多工器之一組態之一實例。電路圖200可包含記憶體胞元205 (其等可為參考圖1描述之記憶體胞元105之實例)、字線210 (其等可為參考圖1描述之字線110之實例)、數位線215 (其等可為參考圖1描述之數位線115之實例)、感測組件245 (其等可為參考圖1描述之感測組件145之實例)、選擇線260、板極線265及數位線多工組件270。電路圖200可繪示包含與兩(2)條字線210及四(4)條數位線215耦合之八(8)個記憶體胞元205的一記憶體陣列。電路圖200可被視為繪示各包含與兩(2)條字線及兩(2)條數位線耦合之四(4)個記憶體胞元205的兩(2)個子陣列。此外，四個記憶體胞元205之各子陣列與感測組件245耦合。
記憶體胞元205可包含經組態以儲存記憶體胞元205之一邏輯狀態的一儲存組件206 (其可為參考圖1描述之儲存組件130之一實例)。在一些情況中，儲存組件206之一節點可與板極線265耦合，如電路圖200中描繪。在一些情況中，板極線265可在讀取操作之一部分期間加偏壓至一恆定電壓(例如，板極電壓)。在一些情況中，記憶體胞元205可包含一選擇組件(例如，參考圖1描述之選擇組件135)，該選擇組件包含多於一個電晶體，例如，以一串聯組態連接之一第一電晶體207及一第二電晶體208。第一電晶體207可與儲存組件206及字線210進一步耦合。第二電晶體208可與數位線215及選擇線260進一步耦合。
當啟動兩個電晶體(例如，藉由字線210啟動第一電晶體207且藉由選擇線260啟動第二電晶體208)時，儲存組件206可與數位線215耦合。第一電晶體207及第二電晶體208之位置可互換。一偏壓字線210可啟動或選擇與偏壓字線210耦合之全部記憶體胞元205 (例如，當加偏壓於字線210-a以啟動與偏壓字線210-a耦合之第一電晶體207時啟動或選擇記憶體胞元205-a至記憶體胞元205-d)，且第二電晶體208可提供關於一特定記憶體胞元205可與一各自數位線215 (例如，一選定數位線215)耦合之一額外自由度。舉例而言，選定記憶體胞元之一者(例如，記憶體胞元205-a)可藉由加偏壓於選擇線之一者(例如，選擇線260-a)而與一各自數位線(例如，數位線215-a)耦合，而其他選定記憶體胞元(例如，記憶體胞元205-b)可保持與數位線215解耦合。類似地，選定記憶體胞元205-c可藉由加偏壓於選擇線260-c而與數位線215-c耦合，而選定記憶體胞元205-d可藉由撤銷加偏壓於選擇線260-d來保持與數位線215-d解耦合。
由第二電晶體208提供之額外自由度可促進與多於一條數位線215共用感測組件245。舉例而言，感測組件245-a可由數位線215-a及數位線215-b共用。數位線多工組件270可包含各可與一各自數位線耦合之一組電晶體。舉例而言，電路圖200中描繪之數位線多工組件270-a可包含與數位線215-a耦合之一第一多工電晶體271-a及與數位線215-b耦合之一第二多工電晶體271-b。此外，各多工電晶體可與各自選擇線260耦合。因而，記憶體胞元205之第二電晶體208及多工電晶體271可與一共同選擇線260耦合且一特定記憶體胞元205可與一各自數位線耦合，該各自數位線可一次與感測組件245進一步耦合。以此方式，多於一條數位線215可在一讀取操作期間之任何給定時間與單一感測組件245 (例如，與多工數位線215耦合之感測組件245)多工。
包含多於一個電晶體(藉由字線210啟動之第一電晶體207及藉由選擇線260啟動之第二電晶體208)之記憶體胞元205亦可利用不同時序進行存取操作。在一些實例中，在藉由加偏壓於選擇線260啟動第二電晶體208之前，可藉由加偏壓於字線210啟動第一電晶體207。在一些其他實例中，在藉由加偏壓於字線210啟動第一電晶體207之前，可藉由加偏壓於選擇線260啟動第二電晶體208。在又其他實例中，可同時或幾乎同時啟動第一電晶體207及第二電晶體208。在此等實例中，可同時或幾乎同時加偏壓於字線210及選擇線260。在其中在字線210之前加偏壓於選擇線260之實例中，在記憶體胞元205與數位線215耦合之前，感測組件245可與數位線215耦合。
此外，由記憶體胞元205之第二電晶體208提供之額外自由度可減輕與減小數位線215 (例如，具有一減小間距之數位線)之間的空間以努力減小由一記憶體陣列佔用之一區域有關之一些問題。在一些情況中，一緊密數位線間距可導致顯著讀取干擾。在包含一記憶體陣列之記憶體裝置之背景內容中，讀取干擾可係指在一數位線(例如，與未選定數位線相鄰之一數位線)被啟動(例如，與一記憶體胞元105耦合以使用一感測組件來讀取儲存於記憶體胞元105中之一邏輯狀態)時對儲存於與未選定數位線耦合之記憶體胞元中之邏輯狀態之不利效應。在一些情況中，啟動數位線可被稱為一攻擊者且與啟動數位線相鄰之未選定數位線可被稱為受害者。在此等情況中，第二電晶體208可將一記憶體胞元205與一選定數位線215 (例如，攻擊者)耦合，而其他第二電晶體208可維持與未選定數位線215 (例如，受害者)解耦合之其他記憶體胞元205。儘管與攻擊者數位線相關聯的電壓變化之部分可耦合(例如，透過電容耦合)至(若干)受害者數位線，然可保護儲存於其他記憶體胞元205中之邏輯狀態使之免受此等電壓變化之影響。在一些情況中，受害者數位線可與一恆定電壓(例如，一板極電壓)耦合。在其他情況中，受害者數位線可經組態以浮動。以此方式，可藉由包含兩個電晶體之記憶體胞元205減輕讀取干擾。
在一些情況中，與如本文中描述之多工數位線215耦合之感測組件245可提供用於設計感測組件245之一較大區域(例如，在相較於併入各可專用於一單一數位線之多個感測組件之一區域時)。在一些情況中，在一組數位線215中共用一感測組件245可減少由感測組件245佔用之總電路面積。此面積縮減可促進在支援包含記憶體胞元205之一記憶體陣列之基板中添加不同功能電路(例如，子字線驅動器)。在一些情況中，具有用於設計感測組件245之一較大區域可促進將一更複雜功能性建置至感測組件245中(例如，全電荷提取功能、臨限電壓補償功能)。
在一些情況中，一記憶體裝置可包含與一數位線及一板極線耦合之一記憶體胞元，其中該記憶體胞元包含一儲存組件及以一串聯組態連接之兩個電晶體。記憶體裝置可進一步包含：一字線，其與兩個電晶體之一第一電晶體之一閘極耦合且經組態以選擇記憶體胞元；及一選擇線，其與該兩個電晶體之一第二電晶體之一閘極耦合且經組態以將該記憶體胞元與該數位線耦合。記憶體裝置可包含：一感測組件，其經組態以選擇性地與包含數位線之複數條數位線耦合；及一第三電晶體，其與選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地將該數位線與該感測組件耦合。
在一些情況中，兩個電晶體之至少一者之一第一節點與儲存組件耦合且該兩個電晶體之另一者之一第二節點與數位線耦合。在一些情況中，第一電晶體在第一節點處與儲存組件耦合且第二電晶體在第二節點處與數位線耦合。在一些情況中，第一電晶體在第二節點處與數位線耦合且第二電晶體在第一節點處與儲存組件耦合。在一些情況中，記憶體裝置可進一步包含：一第二記憶體胞元，其與字線及複數條數位線之一第二數位線耦合；及一第四電晶體，其經組態以選擇性地將該複數條數位線之該第二數位線與感測組件耦合，該第四電晶體之一閘極與一第二選擇線耦合。在一些情況中，儲存組件可與板極線耦合。在一些情況中，記憶體胞元包含一動態隨機存取記憶體(DRAM)胞元。在一些情況中，記憶體胞元包含一非揮發性鐵電記憶體(FeRAM)胞元。
在一些情況中，一記憶體裝置可包含：一記憶體胞元；一字線，其與該記憶體胞元耦合；一數位線，其與該記憶體胞元耦合且在一第一方向上延伸；一選擇線，其與該記憶體胞元耦合且在該第一方向上延伸，該選擇線經組態以選擇性地將該記憶體胞元與該數位線耦合；一感測組件，其經組態以選擇性地與包含該數位線之複數條數位線耦合；及一第一電晶體，其經組態以選擇性地將該數位線與該感測組件耦合，該第一電晶體之一閘極與該選擇線耦合。
在一些情況中，記憶體裝置可進一步包含：一第二記憶體胞元，其與字線及複數條數位線之一第二數位線耦合；及一第二電晶體，其經組態以選擇性地將該複數條數位線之該第二數位線與感測組件耦合，該第二電晶體之一閘極與一第二選擇線耦合。在一些情況中，字線在正交於第一方向之一第二方向上延伸。在一些情況中，第一方向及第二方向平行於一基板之一表面。
圖2A繪示根據如本文中揭示之實例之支援具有多工數位線之一3D記憶體陣列之一電路圖280之一實例。電路圖280繪示包含具有兩個電晶體之一選擇組件之記憶體胞元之一組態及各與用於多工之對應數位線DL＜n＞、DL＜n+1＞、DL＜n+2＞等相關聯的選擇線YS＜h＞及YS＜h+1＞之一組態之一實例。電路圖280可包含記憶體胞元290 (其等可為參考圖1描述之記憶體胞元105之實例)、字線WL＜i＞ (其等可為參考圖1描述之字線110之實例)、數位線DL＜n＞ (其等可為參考圖1描述之數位線115之實例)、感測組件SA＜k＞ (其等可為參考圖1描述之感測組件145之實例)、選擇線YS＜h＞、板極線PL及數位線多工組件270。電路圖280可繪示包含與複數條字線WL＜i＞及數位線DL＜n＞耦合之複數個記憶體胞元290之一記憶體陣列。電路圖280可被視為繪示一對子陣列，其等之各者包含與至少兩條字線WL＜i＞及WL＜i+1＞及四條數位線DL＜n＞、DL＜n+1＞、DL＜n+2＞、DL＜n+3＞耦合之至少四個記憶體胞元290。此外，四個記憶體胞元290之各子陣列與感測組件SA＜k＞及SA＜k+1＞耦合。
如可從圖2A之示意性實例瞭解，所展示之記憶體架構可被視為具有垂直延伸之數位線且具有藉由板極線PL覆蓋之記憶體陣列之3D結構之一實例。在本發明之實例中，板極係實心的且短接在一起。
圖3繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖300之一實例。電路圖300繪示包含具有兩個電晶體之一選擇組件之記憶體胞元之一組態及與數位線相關聯的一多工器之一組態之一實例。電路圖300包含記憶體胞元305 (其等可為參考圖1及圖2至圖2A描述之記憶體胞元105或記憶體胞元205及290之實例)、一字線310 (其可為參考圖1及圖2描述之字線110或字線210之一實例)、數位線315 (其等可為參考圖1及圖2描述之數位線115或數位線215之實例)、一感測組件345 (其可為參考圖1及圖2描述之感測組件145或感測組件245之一實例)、選擇線360 (其等可為參考圖2描述之選擇線260之實例)、板極線365 (其等可為參考圖2描述之板極線265之實例)及一數位線多工組件370 (其可為參考圖2描述之數位線多工組件270之一實例)。
記憶體胞元305可被視為參考圖2描述之記憶體胞元205之一替代實例。舉例而言，電晶體307及308可各與儲存元件306耦合。記憶體胞元305可包含與一第一電晶體307 (其可為參考圖2描述之第一電晶體207之一實例)及一第二電晶體308 (其可為參考圖2描述之第二電晶體208之一實例)耦合之一儲存組件306 (其可為參考圖2描述之儲存組件206之一實例)。第一電晶體307可與字線310耦合(例如，第一電晶體307-b之一閘極與字線310耦合)且與數位線315耦合。第二電晶體308可與選擇線360耦合(例如，第二電晶體308-b之一閘極與選擇線360-b耦合)且與板極線365耦合。在不失對記憶體胞元305之理解或操作之情況下，板極線365可與數位線315互換，如電路圖300中描繪。
電路圖300可包含參考圖2或圖2A描述之電路圖200之部分。舉例而言，記憶體胞元305之儲存組件306可連接在板極線365與數位線215之間以在一讀取操作期間啟動第一電晶體307及第二電晶體308兩者時判定儲存於儲存組件306中之一邏輯狀態。換言之，記憶體胞元305可經啟動(例如，加偏壓於一字線310以啟動與字線310相關聯的第一電晶體307)且與各自數位線315耦合。
另外，第二電晶體308 (例如，加偏壓於一選擇線360以啟動第二電晶體308)可經啟動以將儲存組件306與板極線365耦合以完成板極線365與數位線315之間的一電流路徑。如本文中描述，選擇線360以及第二電晶體308可提供額外自由度以選擇性地將經啟動記憶體胞元305之一者(例如，與字線310耦合之記憶體胞元305-a及記憶體胞元305-b)與各自數位線315耦合(例如，記憶體胞元305-a與數位線315-a耦合，記憶體胞元305-a與數位線315-a耦合)。在一些實例中，在藉由加偏壓於字線310啟動第一電晶體307之前，可藉由加偏壓於選擇線360啟動第二電晶體308。
另外，可藉由加偏壓於選擇線360啟動數位線多工組件370之一多工電晶體371 (其可為參考圖2描述之多工電晶體271之實例)以便將數位線315之一者與可經組態以選擇性地與一組數位線耦合之感測組件345耦合。在其中在字線310之前加偏壓於選擇線360之實例中，在記憶體胞元305與數位線315耦合之前，感測組件345可與數位線315耦合。
在一些情況中，一記憶體裝置可包含與一數位線及一板極線耦合之一記憶體胞元，其中該記憶體胞元包含一儲存組件、與該儲存組件及該數位線耦合之一第一電晶體、及與該儲存組件及該板極線耦合之一第二電晶體。記憶體裝置可包含：一字線，其與第一電晶體之一閘極耦合且經組態以選擇性地將儲存組件與數位線耦合；及一選擇線，其與第二電晶體之一閘極耦合且經組態以選擇性地將儲存組件與板極線耦合。記憶體裝置可進一步包含：一感測組件，其經組態以選擇性地與包含數位線之複數條數位線耦合；及一第三電晶體，其與選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地將該數位線與該感測組件耦合。
在一些情況中，記憶體裝置可進一步包含：一第二記憶體胞元，其與字線及複數條數位線之一第二數位線耦合；及一第四電晶體，其經組態以選擇性地將該複數條數位線之該第二數位線與感測組件耦合，其中該第四電晶體之一閘極與一第二選擇線耦合。
圖4A及圖4B繪示根據如本文中揭示之實例之具有多工數位線之一記憶體陣列之一部分之橫截面側視圖401及402之各自實例。橫截面側視圖401及402繪示電晶體407及408可為垂直電晶體之實例。在一些情況中，記憶體陣列可定位於一基板上方。橫截面側視圖401 (或橫截面側視圖402)描繪一基板404、一字線410 (其可為參考圖2、圖2A及圖3描述之字線210或字線310之一實例)、一數位線415 (其可為參考圖2、圖2A及圖3描述之數位線215或數位線315之一實例)、一板極線465 (其可為參考圖2、圖2A及圖3描述之板極線265或板極線365之一實例)、及一選擇線460 (其可為參考圖2、圖2A及圖3描述之選擇線260或選擇線360之一實例)。此外，橫截面側視圖401 (或橫截面側視圖402)描繪一記憶體胞元405 (其可為參考圖2、圖2A及圖3描述之記憶體胞元205或記憶體胞元305之一實例)，其包含一儲存組件406 (其可為參考圖2、圖2A及圖3描述之儲存組件206或儲存組件306之一實例)、一第一垂直電晶體407 (其可為參考圖2、圖2A及圖3描述之第一電晶體207或第一電晶體307之一實例)及一第二垂直電晶體408 (其可為參考圖2、圖2A及圖3描述之第二電晶體208或第二電晶體308之一實例)。
第一垂直電晶體407可包含與字線410耦合之一第一閘極及在一第一方向上延伸遠離基板404之一表面之一第一摻雜區481。此外，第二垂直電晶體408可包含與選擇線460耦合之一第二閘極及在第一方向上延伸遠離基板404之表面之一第二摻雜區482。在一些情況中，第一方向可正交於基板404之表面。
在一些情況中，字線410可在平行於藉由基板404之表面界定之一平面之一第二方向上延伸。在一些情況中，選擇線460可在平行於藉由基板404之表面界定之平面之一第三方向上延伸，其中第三方向可正交於第二方向。在一些情況中，選擇線460可經組態以將與記憶體胞元405相關聯的數位線415與經組態以在一讀取操作期間選擇性地與包含數位線415之一組數位線耦合之一感測組件耦合。
在一些情況中，第一摻雜區481可與基板404之表面相距一第一距離且第二摻雜區482可與基板404之表面相距不同於該第一距離之一第二距離。在一些情況中，字線410可與基板404之表面相距一第一距離且選擇線460可與基板404之表面相距不同於該第一距離之一第二距離。
圖4A繪示可為參考圖2描述之記憶體胞元205之一實例之記憶體胞元405-a之橫截面側視圖401。記憶體胞元405-a可對應於參考圖2描述之記憶體胞元205，惟第一電晶體207之位置可與第二電晶體208之位置互換除外，例如，第二垂直電晶體408與記憶體胞元405-a中之儲存組件406耦合。橫截面側視圖401繪示儲存組件406-a之一第一節點與板極線465-a耦合且儲存組件406-a之一第二節點與第二垂直電晶體408-a之一第一節點耦合。此外，第二垂直電晶體408-a之一第二節點進一步與第一垂直電晶體407-a之一第二節點耦合。
此外，第一垂直電晶體407-a之一第一節點與數位線415-a耦合。在一些情況中，第一垂直電晶體407-a之一第一節點可與儲存組件406-a之一第一節點耦合且第二垂直電晶體408-a之一第一節點可與數位線415-a耦合，例如，第一垂直電晶體407-a及第二垂直電晶體408-a之位置可互換。
仍參考圖4A，儲存組件406-a可與基板404之表面相距一第三距離且該第三距離可大於第一距離(例如，第一摻雜區481與基板404之表面之間的距離)或第二距離(例如，第二摻雜區482與基板404之表面之間的距離)。
在一些情況中，圖4A中描繪之此一組態可促進形成第一垂直電晶體407及第二垂直電晶體408而不考量與儲存組件406相關聯的一熱預算限制。舉例而言，可使用超過熱預算之一退火溫度來活化第一摻雜區481 (或第二摻雜區482)內之摻雜劑原子，此係因為可能尚未形成儲存組件406-a。
圖4B繪示可為參考圖3描述之記憶體胞元305之一實例之記憶體胞元405-b之橫截面側視圖402。橫截面側視圖402繪示第一垂直電晶體407-b之一第一節點可與儲存或容器組件406-b之一第一節點耦合且第二垂直電晶體408-b之一第一節點可與儲存或容器組件406-b之一第二節點耦合。
此外，第一垂直電晶體407-b之一第二節點可與數位線415-b耦合且第二垂直電晶體408-b之一第二節點可與板極線465-b耦合。記憶體胞元405-b之橫截面側視圖402繪示在形成第二垂直電晶體408-b時可已形成儲存組件406-b。因而，在一些情況中，可限制形成第二垂直電晶體408-b之程序條件以免超過與儲存組件406相關聯的熱預算。
若與圖4A之先前實例相比，記憶體胞元405-b包含定位於儲存或容器組件406-b之相對位點處之一對電晶體407-b及408-b，更特定言之TFT類型之兩個垂直電晶體。在圖4A之胞元中，兩個電晶體彼此相鄰，而在圖4B之胞元中其等定位於儲存組件之側處。
吾人可考量在兩個版本中包含兩個電晶體(2T)及一儲存組件(1C)之此基本記憶體胞元可被識別為特別適於根據本發明之交叉點選擇之一2T-1C記憶體胞元。
圖4C及圖4D繪示根據如本文中揭示之實例之具有多工數位線之一3D記憶體陣列之一部分之橫截面側視圖411及412之各自實例。橫截面側視圖411及412繪示電晶體TFT1及TFT2可為垂直MOSFET電晶體之實例，諸如薄膜電晶體。在一些情況中，記憶體陣列可定位於一基板上方。橫截面側視圖411 (或橫截面側視圖412)描繪類似於先前實例之字線之一通用K字線WL＜k＞、類似於先前實例之選擇線之一通用J選擇線DL Mux ＜J＞、及串聯連接在一板極線PL與一數位線DL＜j＞之間的一儲存或容器組件CT。選擇線DL Mux＜j＞可與對應數位線DL＜j＞相關聯且(圖4C至圖4D中未展示)充當用於將數位線DL＜j＞耦合至一各自感測組件之多工線。
第一垂直電晶體TFT1可包含與字線WL＜k＞耦合之一閘極端子，而第二垂直電晶體TFT2可包含與多工選擇線DL Mux ＜J＞耦合之一閘極端子。
可使用圖4C及圖4D中示意性地展示之記憶體胞元之一者或另一者來組態本發明之一3D記憶體陣列。吾人稍後將看見可如何結構化DRAM胞元或FeRAM胞元之一3D陣列以便減少啟動感測放大器之消耗。
圖5繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體微磚組態500之一實例。出於清晰度目的，記憶體微磚組態500僅繪示一記憶體微磚之一基板(例如，參考圖4描述之基板404)中之組件之一部分。記憶體微磚組態500可包含感測組件545 (其等可為參考圖2、圖2A及圖3描述之感測組件245或感測組件345之實例)、數位線多工組件570 (其等可為仍參考圖2、圖2A及圖3描述之數位線多工組件270或數位線多工組件370之實例)、數位線多工組件驅動器575及子字線驅動器(SWD) 580。在一些情況中，包含記憶體胞元(例如，參考圖4描述之記憶體胞元405)之一記憶體陣列可定位於基板上方且記憶體陣列可包含一組字線510及一組選擇線560。此外，記憶體陣列可包含一組數位線(例如，參考圖4描述之數位線415)及一組板極線(例如，參考圖4描述之板極線465)。
感測組件545可經組態以在一讀取操作之至少一部分期間選擇性地與該組數位線耦合。數位線多工組件570可與選擇線560耦合且經組態以基於選擇線560選擇性地將該組之一數位線與感測組件545耦合，例如，所啟動之選擇線360-a可啟動一多工電晶體371-a，使得數位線315-a可在讀取操作期間之任何給定時間與感測組件345耦合。在一些情況中，子字線驅動器570-a及570-b可放置於陣列下方且驅動選擇線560。選擇線560可與記憶體陣列之選擇裝置(包含電路組件上方之選擇裝置)耦合。在一些情況中，感測組件545可包含多於一個感測組件545 (例如，參考圖2描述之兩個感測組件245)且各感測組件545可經組態以與數位線之一子集耦合，例如，感測組件245-a經組態以與數位線215-a及215-b耦合，感測組件245-b經組態以與數位線215-c及215-d耦合。在此等情況中，數位線多工組件570可經組態以選擇性地將子集之一數位線與受關注感測組件耦合，例如，感測組件245-a與數位線215-a耦合，感測組件245-b與數位線215-c耦合。
數位線多工組件驅動器575可與數位線多工組件570耦合且經組態以在讀取操作期間支援數位線多工組件驅動器575，例如，將一足夠電流提供至數位線多工組件570。此外，子字線驅動器580可與該組字線510耦合且經組態以存取記憶體陣列之記憶體胞元。在一些情況中，子字線驅動器580可放置於陣列下方且驅動該組字線510。該組字線510可與記憶體陣列之選擇裝置(包含電路組件上方之選擇裝置)耦合。
在一些情況中，在與其他感測組件組態(例如，每一數位線之一個感測組件)相比時，經組態以選擇性地與該組數位線(例如，多工數位線)耦合之感測組件545可佔用基板之一較小區域以促進增強現有組件之功能性(例如，藉由為現有組件提供一較大區域)或添加額外組件(例如，子字線驅動器)，否則其等可能不具有基板之一足夠區域。
圖6係對應於圖2A之實例之一3D記憶體胞元(例如，DRAM或FeRAM胞元)陣列之一示意圖且其中根據本發明，藉由一各自字線驅動器(未展示)驅動各字線WL＜i＞或WL＜i+1＞。將各數位線(DL＜n＞、…、DL＜n+3＞)多工至一對應感測放大器(SA＜k＞、SA＜k+1＞)中，如下文描述。
為達成此結果且將數條數位線多工至一單個感測放大器中，運用藉由定位於微磚下方之一驅動器施加之一適當信號YS (例如，各SA之YS＜h＞、YS＜h+1＞等)驅動與各各自數位線相關聯的線600 (圖6中未展示)。
YS驅動器設置於記憶體陣列下方。YS驅動器亦驅動耦合至選擇線600之多工組件610。在一些實例中，多工組件610可定位於記憶體陣列下方至記憶體陣列之垂直連接與用於感測記憶體胞元之邏輯位凖之電路系統之間的一位置中。換言之，多工器610及用於各對應記憶體層疊之全部其他驅動器經設置在3D記憶體結構之底部處且其等可被分成偶數及奇數驅動器。
一驅動器可僅由一對電晶體結構化，例如，經耦合以轉換一邏輯信號以驅動選擇線600的一PMOS電晶體及一NMOS電晶體。例如，一驅動器可為一槓桿移位器，其用於將具有一低電壓範圍之一邏輯選擇信號轉換為具有較高電壓範圍之一信號(例如，從0至1伏特(若其為供應邏輯位凖信號)至1至3伏特(若其為選擇線之輸出電壓位凖))。
選擇線600在數位線之相同方向上延伸且實質上垂直於字線。
一條選擇線600平行於一數位線DL且針對各數位線DL設置；因此，在一些實例中，各選擇線600與一各自數位線DL相關聯。在3D記憶體結構內找到裝載此等選擇線之空間可係有用的。
根據本發明之實例，已決定將選擇線600及多工組件610之驅動器裝載於一種拼布式、交錯或交替結構中以節省記憶體陣列下方之空間。
圖7係耦合至各選擇線之驅動器之一可能安置之一示意圖。圖7僅為未按比例繪製之一示意性實例但其指示針對記憶體陣列之各微磚分配驅動器。圖可被視為晶粒之一部分之一俯視圖；更明確言之，以綠色描繪記憶體陣列下方之一部分，而以藍色描繪記憶體陣列之一個層疊處之垂直互連線及存取線。
根據本發明之實例，具有元件符號700i之示意性區塊指示記憶體陣列之一微磚且另一區塊700j表示相同陣列之一鄰近微磚。驅動器710i、720i等設置在微磚700i下方用於透過互連件750i、760i等驅動與此一微磚700i相關聯的對應選擇線730i、740i等。選擇線730i、740i等延伸於鄰近微磚700j上方，故其等亦可耦合至其中之各自胞元。相對或面對驅動器710j、720j等設置在鄰近微磚700j下方用於透過互連件750j、760j等驅動與微磚700j相關聯的對應選擇線735j、745j等。選擇線735j、745j等延伸於鄰近微磚700i上方，故其等亦可耦合至其中之各自胞元。選擇線735j、745j等相對於選擇線730i、740i等交錯；因此，可達成一更密集(例如，更緊湊或更小間距/面積)陣列。在圖7中耦合於選擇線與各自驅動器之間的圓圈750、760等指示在垂直於圖式之一方向上延伸之接觸通孔。
在記憶體陣列之兩個鄰近微磚之間的半導體區域770中實現此等接觸通孔；此分離區域可被稱為槽孔區域或槽孔區。
各驅動器經由定位於記憶體陣列之底部處之一導電互連線耦合至耦合至記憶體陣列中之選擇線之垂直互連線。例如，在圖7中，驅動器710i透過導電連接線711i耦合至垂直連接線750i且最終連接至選擇線730i。其他驅動器以類似方式耦合至各自選擇線。選擇線驅動器亦可耦合至各自多工組件(圖7中未展示)。可藉由如上文(例如，舉例而言，參考組件270、370及/或610)描述之選擇線驅動器驅動多工組件。多工組件之閘極節點可定位於記憶體陣列下方(如參考圖5且更詳細地在下文描述)且其等可經由導電互連件耦合至選擇線驅動器；在一些實例中，可出於此目的使用導電線711i或其等之延伸部。
根據實現記憶體陣列所採用之技術，上文指示線可實體上分離達幾奈秒之一間距；例如，若DRAM記憶體陣列中之最小微影解析度係約20 nm，則兩條平行金屬線之間的間距係約2F = 40 nm。
根據本發明之實例，在一偶數微磚與一鄰近奇數微磚之間提供交錯驅動器及交錯選擇線允許鬆弛驅動器輸出處之選擇線及對應互連線之微影。兩個驅動器710i、720i或兩條選擇線750i、760i之間的距離係4F，即：金屬線之間的距離間距2F的兩倍。
換言之，鑑於記憶體陣列之拼布式架構及設置於各記憶體微磚中之交錯驅動器，選擇線之半導體製造之成本歸因於其等鬆弛距離而相對較便宜。
圖8繪示根據如本文中揭示之實例之具有多工數位線之一3D記憶體陣列之一部分800之一實例之垂直橫截面中之一示意圖。各記憶體胞元890可為參考圖2描述之記憶體胞元290之一實例。
記憶體胞元890可包含經組態以儲存記憶體胞元之一邏輯狀態的一儲存或容器組件。
儲存組件之一節點可與可(例如)在一讀取操作期間偏壓至一恆定電壓(例如，板極電壓)之板極線PL耦合。記憶體胞元890可包含選擇組件，例如，以一串聯組態連接之一第一電晶體及一第二電晶體，如圖4C及圖4D之實例中揭示。第一及第二電晶體之位置可互換。
3D記憶體陣列包含至少一對層疊(簡單示意性實例中之一頂部層疊及一底部層疊)，且分別與頂部或底部層疊相關聯的數位線DLT及DLB藉由接觸/通孔DLT/B_shunt在記憶體陣列之鄰近微磚之間的一槽孔區域中分路。
在圖中用一示意性斜線指示頂部及底部字線WLT及WLB以表示該等線在3D架構中垂直於圖式延伸的事實。頂部及底部字線WLT及WLB在各記憶體胞元之儲存或容器組件與頂部或底部數位線DLT或DLB之間串聯耦合至(例如，形成)字線選擇電晶體(其等之閘極被描繪為一對矩形)。
頂部/底部數位線DLT/DLB (其等可為參考圖2描述之數位線215之實例)使定位於頂部及底部安置中之各記憶體胞元之第一電晶體TFT1之相同端子分路。換言之，頂部數位線DLT與底部數位線DLB短接。
在記憶體陣列之底部處示意性地指示感測組件845 (其等可為參考圖2描述之感測組件245之實例)。感測組件定位於陣列下方CMOS區域所處之一底部層級處。
選擇線810接收一信號YS且跨3D記憶體陣列之各層疊共用，使得藉由對應字線選擇一特定層疊之胞元(例如，在選定字線及選定選擇/數位線之交叉點處)。換言之，對於一給定作用中YS，僅給定微磚之頂部字線或底部字線之一者將處於作用中。
板極線PL (其等可為參考圖2描述之板極線265之實例)係實心的且為全部微磚所共用。
最後，數位線多工組件(其等可為參考圖2描述之多工組件270之實例(圖8中未描繪))定位於陣列之微磚下方之一電路部分中；可藉由施加至與數位線相關聯的選擇線之信號YS驅動數位線多工組件。
全部線可被視為分成用於記憶體陣列部分之對應偶數或奇數微磚之偶數或奇數線。故，偶數/奇數驅動器在各對應微磚下方進行邏輯分割，舉例而言，如參考圖7描述。
圖8A繪示根據如本文中揭示之實例之具有多工數位線之一3D記憶體陣列之一部分850之一實例之垂直橫截面中之一替代示意圖。即使在此圖中，各記憶體胞元890亦可為參考圖2描述之記憶體胞元290之一實例。
在此圖8A中，各自選擇線820及830被指示為接收用於頂部及底部層疊之數位線之各自驅動信號YST及YSB之獨立連接結構。
不同於圖8之先前實例，頂部與底部字線之間不存在更多差異，在圖中仍用一示意性斜線指示該等頂部及底部字線以表示該等線在3D架構中垂直於圖式延伸的事實。字線(WLT及WLB)在各記憶體胞元之儲存或容器組件與頂部或底部數位線DLT或DLB之間串聯耦合至(例如，形成)字線選擇電晶體(其等之閘極被描繪為一對矩形)。
然而，在此實例中，字線WLT及WLB經由WLT/B分路元件分路，因此形成至頂部及底部層疊之一共同字線(從電氣視角來看)。圖8A之實例實質上係圖8之實例之雙重版本。在圖8A之實例中，(例如)在選定字線及選定選擇/數位線之交叉點處藉由對應選擇線(YST或YSB)及共同或共用字線(WLT分路至WLB)選定一特定層疊之一記憶體胞元。換言之，僅給定微磚之頂部選擇線或底部選擇線之一者將與一字線同時處於作用中。
根據本發明之3D記憶體陣列之拼布式架構之此實例，至少兩個鄰近偶數及奇數微磚之且與一頂部層疊或一底部層疊相關聯的字線WL連接在一起，如將藉由以下描述更清楚。
現參考圖9之實例，可瞭解，一對通用鄰近記憶體微磚900i及900j被視為拼布式記憶體陣列架構之偶數及奇數部分。
圖9中展示之拼布式記憶體陣列架構係包括各包含用於處置各記憶體層疊之複數個記憶體胞元之全部驅動器之至少一對鄰近記憶體微磚900i及900j之記憶體陣列之底部之一俯視圖。
一記憶體微磚組態900i或900j支援根據如本文中揭示之實例之具有多工數位線之一記憶體陣列。僅出於清晰度目的，各記憶體微磚組態900i或900j繪示一基板(例如，參考圖4描述之基板404)中之組件之一部分。
記憶體微磚組態900i或900j可包含感測組件945 (SA)；數位線多工組件960 (DL Mux)、選擇線驅動器951及950 (YS WD EVEN及YS WD ODD)及子字線驅動器981及980 (SWD EVEN 及SWD ODD)。
如可瞭解，兩個鄰近微磚之組態實質上係對稱及鏡像的。
微磚900i、900j之間的槽孔區域970專用於裝載將陣列下方之組件(驅動器、多工組件、感測組件)互連至記憶體層疊中之各自存取/選擇線之接觸通孔。故，接觸件953表示至數位線之垂直連接(或一柱部分)。
相反，在一些實例中，接觸件940未定位於槽孔區域中但定位於記憶體陣列下方，此係因為其等係與數位線多工(DL Mux)區域及感測放大器(SA)區域(兩者形成於一陣列下方CMOS (CuA)區中)之互連。
在圖9中，元件符號985指示用於將子字線偶數驅動器981 (SWD EVEN)連接至對應字線之接觸通孔且995指示用於將子字線奇數驅動器980 (SWD ODD)與對應字線連接之其他接觸通孔，全部接觸通孔定位於記憶體微磚之間的槽孔區域中。
類似地，元件符號955指示用於將偶數YS線驅動器951 (YS WD WVWN)連接至對應偶數選擇線之接觸通孔且965 (相對於955交錯)指示用於將奇數YS線驅動器950 (YS WD ODD)連接至對應奇數選擇線之接觸通孔，全部接觸通孔與圖7中之槽孔區域770中展示類似地定位於槽孔區域970中。
熟習此項技術者將容易理解，若實施圖8A之實例，則專用於頂部及底部字線驅動器之驅動器區域980將不再分成頂部及底部驅動器，但將專用於該特定微磚之全部字線驅動器。
類似地，專用於選擇線驅動器之驅動器區域950將分成上及下層疊選擇線之頂部及底部驅動器區域。
圖10展示通用微磚群組1000i-1、1000i、1000i+1、1000i+2等中指示之雙對記憶體微磚之一示意圖。在圖10之底部描繪一側截面圖，而在圖10之頂部描繪一平面圖；頂部層疊及底部層疊字線在平面圖中展示為具有一偏移以改良兩者之可見性(例如，所描繪之字線可對應於側截面之頂部(WLT)及底部(WLB)字線且其等可為偶數或奇數字線)。為了清楚起見，在圖10之俯視圖及仰視圖中皆未展示數位線及相關聯選擇線；數位線垂直於字線(例如，在WLB與WLT之間)伸展進出底圖10中之頁面且在圖10之頂部部分之平面圖中垂直地伸展(但在與WLB (紅線)及TWL (藍線)不同之一高度)。選擇線平行於數位線伸展。
更特定參考一對鄰近微磚(諸如具有元件符號1000i及1000i+1之微磚)，可瞭解，每兩個微磚連接底部層疊之字線WLB，即：各偶數-奇數對。此同樣適用於頂部層疊之字線WLT。在所描繪實例中，頂部層疊中之奇數字線之驅動器1080OT定位於微磚1000i-1下方，頂部層疊中之偶數字線之驅動器1080ET定位於微磚1000i+2下方，底部層疊中之偶數字線之驅動器1080EB定位於微磚1000i下方且底部層疊中之偶數字線之驅動器1080OB定位於微磚1000i+1下方。
分別至頂部層疊字線及至底部層疊字線之接觸通孔1010及1020仍定位於微磚之間的槽孔區域中。
因此，根據圖10之此實例之實例，其中3D記憶體陣列包含至少一對層疊，至少兩個鄰近偶數及奇數微磚之且與一頂部層疊或一底部層疊相關聯的字線連接在一起。
本發明之架構解決方案實質上係關於一種用於製造包含各包括至少一儲存組件、一第一電晶體及一第二電晶體之記憶體胞元之一3D記憶體裝置的新方法。
在圖11中示意性地繪示方法，其中以廣義術語揭示方法步驟。
方法步驟可被視為用於實現一3D記憶體裝置由耦合至在一第一方向上延伸之字線之複數個記憶體胞元結構化之一原始方式的一教示。胞元亦耦合至在實質上垂直於第一方向之一第二方向上延伸之數位線。
亦平行於數位線設置選擇線用於在待耦合至一感測組件之數位線之一多工組態中選擇性地將記憶體胞元與數位線耦合。
故，在上文3D結構之內容中，本發明之方法包括以下步驟：
將記憶體陣列結構化為複數個偶數及奇數記憶體微磚；
以具有各記憶體微磚之胞元之頂層及底層之至少一對層疊結構化3D陣列；
在記憶體陣列之對應微磚下方之對應偶數及奇數驅動器區域中包含字線驅動器、數位線驅動器及選擇線驅動器；
在偶數與奇數微磚之間的槽孔區域中之各層疊之該等驅動器與對應線之間提供交錯互連。
換言之，偶數及奇數微磚之架構劃分允許將3D記憶體結構之層疊之垂直接觸通孔定位於槽孔區域中但亦使接觸件及對應驅動器之位置交錯以在半導體結構中獲得空間且鬆弛待實現互連之微影。
本說明書中揭示之解決方案具有許多優點；例如，其實現具有記憶體陣列下方之高效、具成本競爭力CMOS之3D DRAM裝置。
此外，可根據目的最佳化且擴大圖塊大小且最小化來自鄰近線之干擾，此係因為線可保持浮動(可出於該目的在偶數/奇數結構中設計DL Mux)。
應進一步注意，此架構使一更複雜感測放大器SA設計能夠管理並提取全電荷(若需要)且可將有效功率降低至最小所需位元組。在一些實例中，可存在比數位線之數目更少之感測組件(SA)。基於每一感測組件之數位線之多工數目N，感測組件之數目可為數位線之數目的1/N，其中N舉例而言可為2、4、8或具有不同值。
最後，其係優於其他記憶體(例如，FeRAM)之一3D技術。
描述一種記憶體裝置。記憶體裝置可包含一拼布式記憶體胞元陣列，該拼布式陣列之一記憶體胞元與一數位線及一板極線耦合。記憶體胞元可包含一儲存組件、一第一電晶體及一第二電晶體。記憶體裝置可進一步包含：一字線，其與第一電晶體之一端子耦合且經組態以選擇記憶體胞元進行一存取操作；用於數位線之一選擇線，該選擇線經組態而平行於該數位線，該選擇線與第二電晶體之一端子耦合；及用於該選擇線之一驅動器，其定位於拼布式陣列下方。驅動器可包含用於對應選擇線之偶數驅動器或奇數驅動器之一個驅動器，偶數驅動器及奇數驅動器在拼布式記憶體胞元陣列之對應微磚下方。
在一些實例中，記憶體裝置可包含裝載於拼布式記憶體胞元陣列之對應微磚下方之字線之偶數驅動器及奇數驅動器。在一些實例中，記憶體裝置可包含裝載於拼布式記憶體胞元陣列之對應微磚下方之數位線之偶數驅動器及奇數驅動器。
在一些實例中，記憶體胞元之第一電晶體可為耦合至字線之一TFT電晶體且第二電晶體可為耦合至一多工數位線之一TFT電晶體。
在一些實例中，第一電晶體、第二電晶體及儲存組件可串聯安置於板極線與數位線之間。在一些實例中，第一電晶體及第二電晶體可位於儲存組件之一相同側上儲存組件與數位線之間或儲存組件與板極線之間。在一些實例中，第一電晶體及第二電晶體可位於儲存組件之不同側上數位線與板極線之間。
在一些實例中，拼布式記憶體胞元陣列可包含複數個層疊且可在各層疊之記憶體胞元中共用選擇線，且各層疊之一字線可獨立於其他層疊之字線。在一些實例中，拼布式記憶體胞元陣列可包含複數個層疊且可在各層疊之記憶體胞元中共用字線，且各層疊之一選擇線可獨立於其他層疊之字線。
在一些實例中，拼布式陣列之記憶體胞元可為DRAM胞元或FeRAM胞元。
在一些實例中，拼布式記憶體胞元陣列可包含複數個層疊，其中與一頂部層疊或一底部層疊相關聯的數位線可在拼布式陣列之鄰近微磚之間的一槽孔區域中分路。在一些實例中，拼布式記憶體胞元陣列可包含複數個層疊，其中與一頂部層疊或一底部層疊相關聯的選擇線透過設置於拼布式陣列之鄰近微磚之間的一槽孔區域中之接觸通孔連接至對應驅動器。
在一些實例中，拼布式記憶體胞元陣列可包含複數個層疊，其中至少兩個鄰近偶數及奇數微磚之且與一頂部層疊或一底部層疊相關聯的字線連接在一起。
描述另一記憶體裝置。記憶體裝置可包含以藉由複數個記憶體微磚形成之一3D陣列結構化的記憶體胞元。各記憶體胞元可與一數位線及一板極線耦合。記憶體裝置可進一步包含各記憶體胞元之一儲存組件、一第一電晶體及一第二電晶體，其中第一電晶體或第二電晶體之一者具有與經組態以選擇記憶體胞元進行一存取操作之一字線耦合之一第一端子且第一電晶體或第二電晶體之另一者具有耦合至平行於數位線之一選擇線用於將數位線朝向一感測組件多工之一第二端子。記憶體裝置可進一步包含複數個驅動器，一個驅動器用於各選擇線，以一交錯組態設置於3D陣列下方。複數個驅動器之各驅動器可包含用於3D陣列之對應鄰近微磚之偶數驅動器或奇數驅動器之一個驅動器。
在一些實例中，3D陣列之記憶體胞元可包含DRAM胞元或FeRAM胞元。
在一些實例中，3D陣列可包含複數個層疊，其中與一頂部層疊或一底部層疊相關聯的數位線在3D陣列之鄰近微磚之間的一槽孔區域中分路。
在一些實例中，3D陣列可經組態為具有分別具有偶數及奇數記憶體部分之鄰近記憶體微磚之一拼布式架構，包含裝載於對應偶數或奇數記憶體微磚中之字線驅動器、數位線驅動器及選擇線驅動器。
在一些實例中，3D陣列可包含複數個層疊，其中與一頂部層疊或一底部層疊相關聯的字線在3D陣列之鄰近微磚之間的一槽孔區域中分路。在一些實例中，3D陣列可包含複數個層疊，其中至少兩個鄰近偶數微磚及奇數微磚之且與一頂部層疊或一底部層疊相關聯的字線連接在一起。在一些實例中，3D陣列可包含複數個層疊，其中各偶數-奇數對微磚之每兩個微磚連接一頂部層疊及一底部層疊之字線。
在一些實例中，至感測組件之連接可定位於3D陣列下方。在一些實例中，3D陣列之各記憶體胞元可包含一板極。在一些實例中，記憶體胞元之板極可為實心的或短接在一起。
揭示一種在一記憶體陣列中選擇一記憶體胞元之方法。方法可包括加偏壓於一字線以啟動與該字線耦合之一記憶體胞元之一第一電晶體。方法可進一步包括加偏壓於一選擇線以啟動與該選擇線耦合之一記憶體胞元之一第二電晶體，該選擇線亦與相關聯於一數位線之一多工組件耦合。方法可進一步包括至少部分基於加偏壓於字線及選擇線將記憶體胞元之一儲存組件與數位線耦合。方法可進一步包括至少部分基於加偏壓於選擇線而透過多工組件將數位線與一感測組件耦合。方法可進一步包括使用感測組件至少部分基於從數位線接收之一信號而判定儲存於記憶體胞元上之一邏輯狀態。可在一存取操作(諸如(舉例而言)一讀取操作)期間實行上文描述之操作。在一些情況中，可加偏壓於耦合至記憶體胞元之一板極線以促進在一讀取存取期間數位線上之信號產生。可以不同於如描述之一順序執行操作。記憶體胞元、字線、數位線、選擇線、多工組件及感測組件可為參考圖1至圖10描述之對應元件之實例。記憶體胞元可為DRAM胞元、FeRAM胞元或其他種類之揮發性或非揮發性記憶體胞元。在一些實例中，記憶體陣列可為具有多個層疊(例如，至少一對層疊)之一3D記憶體陣列且其可被組織成微磚(例如，偶數及奇數微磚)，如參考先前圖描述。用於字線、選擇線及數位線之驅動器電路可舉例而言使用陣列下方之CMOS形成於記憶體陣列下方之一基板中。如在上文描述之一些實例中，驅動器電路可至少部分組織成分別定位於偶數及奇數微磚下方之偶數及奇數驅動器區塊用於驅動偶數及奇數字線及/或選擇線及/或數位線。一記憶體控制器(諸如本端記憶體控制器160)可管控本文中描述之至少一些操作。
該方法可進一步包括加偏壓於一第二選擇線以撤銷啟動與該第二選擇線耦合之一第二記憶體胞元之一第三電晶體，該第二選擇線亦與相關聯於一第二數位線之一第二多工組件耦合。第二記憶體胞元之一第二儲存組件至少部分基於撤銷啟動第三電晶體而未與第二數位線耦合。該方法可進一步包括避免至少部分基於加偏壓於第二選擇線而透過第二多工組件將第二數位線與感測組件耦合。在一些情況中，第二數位線浮動。
該方法可進一步包括加偏壓於一第三選擇線以啟動與該第三選擇線耦合之一第三記憶體胞元之一第四電晶體，該第三選擇線亦與相關聯於一第三數位線之一第三多工組件耦合。該方法可進一步包括至少部分基於加偏壓於字線及第三選擇線而將第三記憶體胞元之一第三儲存組件與第三數位線耦合。該方法可進一步包括至少部分基於加偏壓於第三選擇線而透過第三多工組件將第三數位線與一第二感測組件耦合。
根據該方法，較高數目個記憶體胞元可透過數位線多工電路耦合至各感測組件。額外地及/或替代地，藉由實質上伴隨字線及選擇線選擇進行之胞元選擇可導致(舉例而言)與未定址數位線浮動有關之減少讀取干擾。根據該方法，可藉由可定位於陣列下方且可組織成可設置於不同微磚下方之偶數及奇數部分之各自驅動器產生字線及/或選擇線及/或數位線控制信號。字線及/或選擇線及/或數位線可跨鄰近微磚(在一些實例中跨4個微磚)延伸。可個別地選擇及/或驅動不同層疊之字線，從而允許選擇線之共同驅動(例如，不同層疊之選擇線可藉由一單獨驅動器分路及驅動)。可個別地選擇及/或驅動不同層疊之選擇線，從而允許字線之共同驅動(例如，不同層疊之字線可藉由一單獨驅動器分路及驅動)。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，一般技術者將理解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子連通」、「導電接觸」、「連接」及「耦合」可係指組件之間的一關係，該關係支援組件之間的信號流。若組件之間存在可隨時支援組件之間的信號流之任何導電路徑，則組件被視為彼此電子連通(或導電接觸或連接或耦合)。在任何給定時間，基於包含連接組件之裝置之操作，彼此電子連通(或導電接觸或連接或耦合)之組件之間的導電路徑可為一開路或一閉路。連接組件之間的導電路徑可為組件之間的一直接導電路徑或連接組件之間的導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些實例中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將連接組件之間的信號流中斷一段時間。
術語「耦合」係指從當前無法經由一導電路徑在組件之間傳遞信號之組件之間的一開路關係移動至可經由導電路徑在組件之間傳遞信號之組件之間的一閉路關係的條件。當一組件(諸如一控制器)將其他組件耦合在一起時，組件起始允許信號經由先前不允許信號流動之一導電路徑在其他組件之間流動之一變化。
本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些實例中，基板係一半導體晶圓。
本文中論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。
本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式包含具體細節以提供對所描述技術之理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示眾所周知結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:記憶體晶粒 105:記憶體胞元 110:字線 115:數位線 120:列解碼器 125:行解碼器 130:儲存組件 135:選擇組件/切換組件 140:電壓源 145:感測組件 150:參考信號 160:本端記憶體控制器 200:電路圖 205-a:記憶體胞元 205-b:記憶體胞元 205-c:記憶體胞元 205-d:記憶體胞元 210-a:字線 215-a:數位線 215-b:數位線 215-c:數位線 215-d:數位線 245-a:感測組件 245-b:感測組件 260-a:選擇線 260-c:選擇線 260-d:選擇線 270:數位線多工組件 270-a:數位線多工組件 271-a:第一多工電晶體 271-b:第二多工電晶體 280:電路圖 290:記憶體胞元 300:電路圖 305-a:記憶體胞元 305-b:記憶體胞元 307-b:第一電晶體 308-b:第二電晶體 310:字線 315-a:數位線 345:感測組件 360-a:選擇線 360-b:選擇線 370:數位線多工組件 371-a:多工電晶體 401:橫截面側視圖 402:橫截面側視圖 405-a:記憶體胞元 405-b:記憶體胞元 406-a:儲存組件 406-b:儲存或容器組件 407-a:第一垂直電晶體 407-b:第一垂直電晶體 408-a:第二垂直電晶體 408-b:第二垂直電晶體 411:橫截面側視圖 412:橫截面側視圖 415-a:數位線 415-b:數位線 465-a:板極線 465-b:板極線 510:字線 570-a:子字線驅動器 570-b:子字線驅動器 600:選擇線 610:多工組件 700i:微磚 700j:微磚 710i:驅動器 710j:驅動器 711i:導電連接線 720i:驅動器 720j:驅動器 730i:選擇線 735j:選擇線 740i:選擇線 745j:選擇線 750i:互連件/垂直連接線/選擇線 750j:互連件 760i:互連件/選擇線 760j:互連件 770:半導體區域/槽孔區域 800:部分 810:選擇線 820:選擇線 830:選擇線 845:感測組件 850:部分 890:記憶體胞元 900i:鄰近記憶體微磚/記憶體微磚組態 900j:鄰近記憶體微磚/記憶體微磚組態 940:接觸件 945:感測組件 950:選擇線驅動器/驅動器區域 951:選擇線驅動器 953:接觸件 955:接觸通孔 960:數位線多工組件 965:接觸通孔 970:槽孔區域 980:子字線奇數驅動器/驅動器區域 981:子字線偶數驅動器 985:接觸通孔 995:接觸通孔 1000i:微磚 1000i-1:微磚 1000i+1:微磚 1000i+2:微磚 1010:接觸通孔 1020:接觸通孔 1080EB:驅動器 1080ET:驅動器 1080OB:驅動器 1080OT:驅動器 DL:數位線 DL_1:數位線 DL_2:數位線 DL_3:數位線 DL_N:數位線 DLB:底部數位線 DLT:頂部數位線 DL＜j＞:數位線 DL＜n＞:數位線 DL＜n+1＞:數位線 DL＜n+2＞:數位線 DL＜n+3＞:數位線 DL Mux＜j＞:選擇線 PL:板極線 SA＜k＞:感測組件 SA＜k+1＞:感測組件 TFT1:第一垂直電晶體 TFT2:第二垂直電晶體 Vp1:胞元板極參考電壓 WL:字線 WL_1:字線 WL_2:字線 WL_3:字線 WL_M:字線 WLB:底部字線 WLT:頂部字線 WL＜i＞:字線 WL＜i+1＞:字線 WL＜k＞:通用K字線 YS:信號 YSB:驅動信號 YST:驅動信號 YS＜h＞:選擇線 YS＜h+1＞:選擇線
圖1繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體晶粒之一實例；
圖2繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖之一實例；
圖2A繪示根據如本文中揭示之實例之支援具有多工數位線之一3D記憶體陣列之一電路圖之一更一般實例；
圖3繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖之一實例；
圖4A及圖4B繪示根據如本文中揭示之實例之具有多工數位線之一記憶體陣列之一部分之橫截面側視圖之實例；
圖4C及圖4D繪示根據如本文中揭示之實例之具有多工數位線之一3D記憶體陣列之一部分之橫截面側視圖之實例；
圖5繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體微磚組態之一實例；
圖6繪示根據如本文中揭示之實例之支援具有多工數位線及驅動器線之一3D記憶體陣列之一電路圖之一更一般實例；
圖7係根據本發明之實例之其中提供線驅動器之記憶體陣列之一部分之一示意性俯視圖；
圖8係根據本發明之實例之沿一3D記憶體部分之一垂直平面之示意圖；
圖8A係根據本發明之實例之沿一3D記憶體部分之一垂直平面之示意性替代視圖；
圖9係根據如本文中揭示之實例之包含偶數及奇數記憶體微磚之一拼布式記憶體陣列架構之一部分之一示意性俯視圖；
圖10係根據如本文中揭示之實例之包含偶數及奇數記憶體微磚之一拼布式記憶體陣列架構之一部分之一進一步示意性俯視圖；
圖11展示繪示根據如本文中揭示之實例之製造具有多工數位線之一3D記憶體陣列之一方法之一流程圖。
200:電路圖
205-a:記憶體胞元
205-b:記憶體胞元
205-c:記憶體胞元
205-d:記憶體胞元
210-a:字線
215-a:數位線
215-b:數位線
215-c:數位線
215-d:數位線
245-a:感測組件
245-b:感測組件
260-a:選擇線
260-c:選擇線
260-d:選擇線
270-a:數位線多工組件
271-a:第一多工電晶體
271-b:第二多工電晶體

Claims (30)

  1. 一種記憶體裝置，其包括： 一拼布式記憶體胞元陣列； 該拼布式陣列之一記憶體胞元與一數位線及一板極線耦合，該記憶體胞元包括一儲存組件、一第一電晶體及一第二電晶體； 一字線，其與該第一電晶體之一端子耦合且經組態以選擇該記憶體胞元進行一存取操作； 用於該數位線之一選擇線，該選擇線經組態而平行於該數位線，該選擇線與該第二電晶體之一端子耦合； 用於該選擇線之一驅動器，其定位於該拼布式陣列下方，該驅動器包括用於對應選擇線之偶數驅動器或奇數驅動器之一個驅動器，該等偶數驅動器及該等奇數驅動器位於該拼布式記憶體胞元陣列之對應微磚下方。
  2. 如請求項1之記憶體裝置，其進一步包括： 用於字線之偶數驅動器及奇數驅動器，其等裝載於該拼布式記憶體胞元陣列之對應微磚下方。
  3. 如請求項1之記憶體裝置，其進一步包括： 用於數位線之偶數驅動器及奇數驅動器，其等裝載於該拼布式記憶體胞元陣列之對應微磚下方。
  4. 如請求項1之記憶體裝置，其中該記憶體胞元之該第一電晶體係耦合至該字線之一TFT電晶體且該第二電晶體係耦合至一多工數位線之一TFT電晶體。
  5. 如請求項1之記憶體裝置，其中該第一電晶體、該第二電晶體及該儲存組件串聯安置於該板極線與該數位線之間。
  6. 如請求項5之記憶體裝置，其中該第一電晶體及該第二電晶體位於該儲存組件之一相同側上該儲存組件與該數位線之間或該儲存組件與該板極線之間。
  7. 如請求項5之記憶體裝置，其中該第一電晶體及該第二電晶體位於該儲存組件之不同側上該數位線與該板極線之間。
  8. 如請求項1之記憶體裝置，其中該拼布式記憶體胞元陣列包括複數個層疊且在各層疊之記憶體胞元中共用該選擇線，且各層疊之一字線獨立於其他層疊之字線。
  9. 如請求項1之記憶體裝置，其中該拼布式記憶體胞元陣列包括複數個層疊且在各層疊之記憶體胞元中共用該字線，且各層疊之一選擇線獨立於其他層疊之字線。
  10. 如請求項1之記憶體裝置，其中該拼布式陣列之該等記憶體胞元係DRAM胞元或FeRAM胞元。
  11. 如請求項1之記憶體裝置，其中該拼布式記憶體胞元陣列包括複數個層疊，其中與一頂部層疊或一底部層疊相關聯的數位線在該拼布式陣列之鄰近微磚之間的一槽孔區域中分路。
  12. 如請求項1之記憶體裝置，其中該拼布式記憶體胞元陣列包括複數個層疊，其中與一頂部層疊或一底部層疊相關聯的選擇線透過設置於該拼布式陣列之鄰近微磚之間的一槽孔區域中之接觸通孔連接至對應驅動器。
  13. 如請求項1之記憶體裝置，其中該拼布式記憶體胞元陣列包括複數個層疊，其中至少兩個鄰近偶數及奇數微磚之且與一頂部層疊或一底部層疊相關聯的字線連接在一起。
  14. 一種記憶體裝置，其包括： 記憶體胞元，其等以藉由複數個記憶體微磚形成之一3D陣列結構化，各記憶體胞元與一數位線及一板極線耦合； 各記憶體胞元之一儲存組件、一第一電晶體及一第二電晶體，其中該第一電晶體或該第二電晶體之一者具有與經組態以選擇該記憶體胞元進行一存取操作之一字線耦合之一第一端子，且該第一電晶體或該第二電晶體之另一者具有耦合至平行於該數位線之一選擇線用於將該數位線朝向一感測組件多工之一第二端子；及 複數個驅動器，一個驅動器用於各選擇線，以一交錯組態設置於該3D陣列下方，該複數個驅動器之各驅動器包括用於該3D陣列之對應鄰近微磚之偶數驅動器或奇數驅動器之一個驅動器。
  15. 如請求項14之記憶體裝置，其中該3D陣列之該等記憶體胞元包括DRAM胞元或FeRAM胞元。
  16. 如請求項14之記憶體裝置，其中該3D陣列包括複數個層疊，其中與一頂部層疊或一底部層疊相關聯的數位線在該3D陣列之鄰近微磚之間的一槽孔區域中分路。
  17. 如請求項14之記憶體裝置，其中該3D陣列經組態為具有分別具有偶數及奇數記憶體部分之鄰近記憶體微磚之一拼布式架構，包含裝載於對應偶數或奇數記憶體微磚中之字線驅動器、數位線驅動器及選擇線驅動器。
  18. 如請求項14之記憶體裝置，其中該3D陣列包括複數個層疊，其中與一頂部層疊或一底部層疊相關聯的字線在該3D陣列之鄰近微磚之間的一槽孔區域中分路。
  19. 如請求項14之記憶體裝置，其中該3D陣列包括複數個層疊，其中至少兩個鄰近偶數微磚及奇數微磚之且與一頂部層疊或一底部層疊相關聯的字線連接在一起。
  20. 如請求項14之記憶體裝置，其中該3D陣列包括複數個層疊，其中各偶數-奇數對微磚之每兩個微磚連接一頂部層疊及一底部層疊之字線。
  21. 如請求項14之記憶體裝置，其中至感測組件之連接定位於該3D陣列下方。
  22. 如請求項14之記憶體裝置，其中該3D陣列之各記憶體胞元包括一板極且該等記憶體胞元之該等板極係實心的或短接在一起。
  23. 一種用於製造包含各耦合在一板極線與一數位線之間的記憶體胞元之一記憶體陣列之一3D記憶體裝置的方法，各記憶體胞元包括一儲存組件、與一字線耦合之一第一電晶體及與一選擇線耦合之一第二電晶體，該方法包括： 將該記憶體陣列結構化為複數個偶數及奇數記憶體微磚； 將該記憶體陣列結構化為具有各記憶體微磚之記憶體胞元之頂層及底層之複數個層疊； 在該記憶體陣列之對應微磚下方之對應偶數及奇數驅動器區域中包含字線驅動器、數位線驅動器及選擇線驅動器；及 在偶數與奇數微磚之間的槽孔區域中之各層疊之該等驅動器與對應線之間提供交錯互連。
  24. 如請求項23之方法，其中： 與一頂部層疊或一底部層疊相關聯的數位線在該記憶體陣列之鄰近微磚之間的一槽孔區域中分路。
  25. 如請求項23之方法，其中： 與一頂部層疊或一底部層疊相關聯的選擇線透過設置於該記憶體陣列之鄰近微磚之間的一槽孔區域中之接觸通孔連接至對應驅動器。
  26. 如請求項23之方法，其中： 至少兩個鄰近偶數及奇數微磚之且與一頂部層疊或一底部層疊相關聯的字線連接在一起。
  27. 如請求項23之方法，其中： 在該複數個層疊之記憶體胞元中共用一選擇線且該複數個層疊之字線獨立於其他層疊之字線。
  28. 如請求項23之方法，其中： 在該複數個層疊之記憶體胞元中共用一字線且該複數個層疊之選擇線獨立於其他層疊之選擇線。
  29. 如請求項23之方法，其中： 該記憶體陣列之該等記憶體胞元係DRAM胞元或FeRAM胞元。
  30. 一種選擇一記憶體陣列之一記憶體胞元之方法，其包括： 加偏壓於一字線以啟動與該字線耦合之該記憶體胞元之一第一電晶體； 加偏壓於一選擇線以啟動與該選擇線耦合之該記憶體胞元之一第二電晶體，該選擇線亦與相關聯於一數位線之一多工組件耦合； 至少部分基於加偏壓於該字線且加偏壓於該選擇線將該記憶體胞元之一儲存組件與該數位線耦合； 至少部分基於加偏壓於該選擇線而透過該多工組件將該數位線與一感測組件耦合；及 使用該感測組件至少部分基於從該數位線接收之一信號而判定儲存於該記憶體胞元上之一邏輯狀態。
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