JPH06216341A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06216341A JPH06216341A JP5004684A JP468493A JPH06216341A JP H06216341 A JPH06216341 A JP H06216341A JP 5004684 A JP5004684 A JP 5004684A JP 468493 A JP468493 A JP 468493A JP H06216341 A JPH06216341 A JP H06216341A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 高集積化に伴って多層化されたＤＲＡＭにお
いて、ビット線の実質的な低抵抗化を図り、もって、ア
クセス時間を短縮させる。 【構成】 メモリアレイ部１１に設けられるビット線Ｄ
Ｌがポリシリコン，シリサイド等の配線層により形成さ
れ、該配線層より低抵抗の配線層（Ａｌ，Ａｌ-Ｃｕ-Ｓ
ｉ）により裏打用配線ＳＬが前記ビット線ＤＬと平行に
形成される。ビット線ＤＬと裏打用配線ＳＬとは所定間
隔隔てて設けられた１又は２以上のコンタクト部ＣＯＮ
Ｔにて導電接続され、ビット線の実質的な低抵抗化が図
られる。ビット線は他のビット線とペアをなして、ビッ
ト線クロス領域にて立体的に交差され、この領域内に上
記コンタクト部ＣＯＮＴが形成され、コンタクト部形成
に伴うチップ面積の増大が最小限に抑えられる。
いて、ビット線の実質的な低抵抗化を図り、もって、ア
クセス時間を短縮させる。 【構成】 メモリアレイ部１１に設けられるビット線Ｄ
Ｌがポリシリコン，シリサイド等の配線層により形成さ
れ、該配線層より低抵抗の配線層（Ａｌ，Ａｌ-Ｃｕ-Ｓ
ｉ）により裏打用配線ＳＬが前記ビット線ＤＬと平行に
形成される。ビット線ＤＬと裏打用配線ＳＬとは所定間
隔隔てて設けられた１又は２以上のコンタクト部ＣＯＮ
Ｔにて導電接続され、ビット線の実質的な低抵抗化が図
られる。ビット線は他のビット線とペアをなして、ビッ
ト線クロス領域にて立体的に交差され、この領域内に上
記コンタクト部ＣＯＮＴが形成され、コンタクト部形成
に伴うチップ面積の増大が最小限に抑えられる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術更には半導
体装置における配線構造に適用して特に有効な技術に関
し、例えば、ダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）のビット線の構造に適用して有効な技術に
関する。
体装置における配線構造に適用して特に有効な技術に関
し、例えば、ダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）のビット線の構造に適用して有効な技術に
関する。
【０００２】
【従来の技術】ＤＲＡＭ等のメモリセルに形成されるビ
ット線は、該メモリセルへのデータの書込みや読み出し
を高速におこなうため、Ａｌ配線層等の低抵抗の金属配
線層に形成されていた。
ット線は、該メモリセルへのデータの書込みや読み出し
を高速におこなうため、Ａｌ配線層等の低抵抗の金属配
線層に形成されていた。
【０００３】
【発明が解決しようとする課題】しかし、近年の１６メ
ガＤＲＡＭ，６４メガＤＲＡＭでは、高集積化のため
に、その配線パターンのピッチを狭めてセルサイズの縮
小化を図るべく、従来同一の配線層にて形成されていた
数種の配線（例えばビット線，Ｙセレクト線等）を別個
の配線層により形成するようになり、ＤＲＡＭ全体とし
て多層配線構造化が図られるようになった。かかる多層
配線構造を採用した場合には、ビット線はメモリセルの
拡散層とのコンタクトが必要なため、従前の構造（例え
ば４メガＤＲＡＭ）に比して相対的に下層側の配線層に
形成されることとなる。
ガＤＲＡＭ，６４メガＤＲＡＭでは、高集積化のため
に、その配線パターンのピッチを狭めてセルサイズの縮
小化を図るべく、従来同一の配線層にて形成されていた
数種の配線（例えばビット線，Ｙセレクト線等）を別個
の配線層により形成するようになり、ＤＲＡＭ全体とし
て多層配線構造化が図られるようになった。かかる多層
配線構造を採用した場合には、ビット線はメモリセルの
拡散層とのコンタクトが必要なため、従前の構造（例え
ば４メガＤＲＡＭ）に比して相対的に下層側の配線層に
形成されることとなる。
【０００４】ところで、通常、多層構造の半導体装置を
製造するに当たっては、下層側の配線層は、その後行わ
れる熱処理に十分耐えられる耐熱性に優れたポリシリコ
ン，シリサイド等の配線層が使われる。しかしこれら耐
熱性に優れた配線層は、その抵抗値が高く、且つ、下層
側ではデバイスの平坦化と云う観点から配線層の膜厚を
厚くすることができないため、この配線層に形成された
ビット線は高抵抗化し、ビット線を用いたデータの読み
出し／書込みに長時間を要し、特にデータ書込み時の信
号量が減って、α線により生じたＳｉ中の電荷によるソ
フトエラーの発生を招来しやすくなる等の不具合が生じ
る。また、ＤＲＡＭでは信号が読み出された後センスア
ンプがオンし、再びメモリセルに上方が書き込まれるま
でのリライト処理速度が低下して、ＤＲＡＭの処理能力
が低下する。
製造するに当たっては、下層側の配線層は、その後行わ
れる熱処理に十分耐えられる耐熱性に優れたポリシリコ
ン，シリサイド等の配線層が使われる。しかしこれら耐
熱性に優れた配線層は、その抵抗値が高く、且つ、下層
側ではデバイスの平坦化と云う観点から配線層の膜厚を
厚くすることができないため、この配線層に形成された
ビット線は高抵抗化し、ビット線を用いたデータの読み
出し／書込みに長時間を要し、特にデータ書込み時の信
号量が減って、α線により生じたＳｉ中の電荷によるソ
フトエラーの発生を招来しやすくなる等の不具合が生じ
る。また、ＤＲＡＭでは信号が読み出された後センスア
ンプがオンし、再びメモリセルに上方が書き込まれるま
でのリライト処理速度が低下して、ＤＲＡＭの処理能力
が低下する。
【０００５】かかる不具合を回避するために、上層側の
低抵抗の配線層（アルミ配線層等）によりビット線を形
成し、このビット線とメモリの拡散層とをコンタクトホ
ールを介して接続させることも考えられるが、この場
合、高集積化が図られたＤＲＡＭでは上記コンタクトホ
ールのアスペクト比（エッチング深さ／パターン幅）を
大きくしなければならず、従って、該コンタクトホール
に充填される導電体は、該コンタクトホールの最深部に
まで十分充填され、且つこれとの接合性の高い材質の導
電体（ポリシリコン，シリサイド等）に限られ、ビット
線構造の低抵抗化が十分図れない。
低抵抗の配線層（アルミ配線層等）によりビット線を形
成し、このビット線とメモリの拡散層とをコンタクトホ
ールを介して接続させることも考えられるが、この場
合、高集積化が図られたＤＲＡＭでは上記コンタクトホ
ールのアスペクト比（エッチング深さ／パターン幅）を
大きくしなければならず、従って、該コンタクトホール
に充填される導電体は、該コンタクトホールの最深部に
まで十分充填され、且つこれとの接合性の高い材質の導
電体（ポリシリコン，シリサイド等）に限られ、ビット
線構造の低抵抗化が十分図れない。
【０００６】本発明はかかる事情に鑑みてなされたもの
で、高集積化に伴って多層化された半導体記憶装置のビ
ット線の低抵抗化を図り、もって、アクセス時間を短縮
させるようにした半導体記憶装置を提供することを目的
とする。この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図面から
明らかになるであろう。
で、高集積化に伴って多層化された半導体記憶装置のビ
ット線の低抵抗化を図り、もって、アクセス時間を短縮
させるようにした半導体記憶装置を提供することを目的
とする。この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図面から
明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、ビット線が第１の配線層によって形
成され、該第１の配線層より低抵抗の第２配線層によっ
て前記ビット線と平行となる裏打用配線が形成され、所
定間隔隔てられた１又は２以上のコンタクト部にて前記
ビット線と前記裏打用配線とが導電接続される。また、
前記ビット線と前記裏打用配線とはビット線クロス領域
内にて互いに導電接続される。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、ビット線が第１の配線層によって形
成され、該第１の配線層より低抵抗の第２配線層によっ
て前記ビット線と平行となる裏打用配線が形成され、所
定間隔隔てられた１又は２以上のコンタクト部にて前記
ビット線と前記裏打用配線とが導電接続される。また、
前記ビット線と前記裏打用配線とはビット線クロス領域
内にて互いに導電接続される。
【０００８】
【作用】高抵抗のビット線が所定間隔隔てて設けられた
コンタクト部にて、低抵抗の裏打用配線に導電接続され
ているので、ビット線の抵抗値が実質的に低下する。
コンタクト部にて、低抵抗の裏打用配線に導電接続され
ているので、ビット線の抵抗値が実質的に低下する。
【０００９】
【実施例】以下、本発明に係わる半導体記憶装置（ＤＲ
ＡＭ）の一実施例について添付図面を参照して説明す
る。図１は本実施例のビット線構造が採用された半導体
記憶装置１の回路構成図、図２はＤＲＡＭのビット線Ｄ
Ｌ，裏打用配線ＳＬ，及びコンタクト部ＣＯＮＴの接続
状態を示す縦断側面図である。
ＡＭ）の一実施例について添付図面を参照して説明す
る。図１は本実施例のビット線構造が採用された半導体
記憶装置１の回路構成図、図２はＤＲＡＭのビット線Ｄ
Ｌ，裏打用配線ＳＬ，及びコンタクト部ＣＯＮＴの接続
状態を示す縦断側面図である。
【００１０】図１に示すように本実施例の半導体記憶装
置１は、１トランジスタ１キャバシタ型のメモリセルか
らなるダイナミックＲＡＭ（ＤＲＡＭ）であり、図中１
１はメモリセルアレイ、１２はワードドライバである。
このＤＲＡＭ１の各回路ブロックを構成する回路素子
は、公知のＭＯＳ半導体集積回路製造技術によって、単
結晶シリコンのような１個の半導体基板上に形成され、
メモリアレイを形成するＭＯＳは、本実施例では主にｎ
チャンネル型ＭＯＳが用いられている。
置１は、１トランジスタ１キャバシタ型のメモリセルか
らなるダイナミックＲＡＭ（ＤＲＡＭ）であり、図中１
１はメモリセルアレイ、１２はワードドライバである。
このＤＲＡＭ１の各回路ブロックを構成する回路素子
は、公知のＭＯＳ半導体集積回路製造技術によって、単
結晶シリコンのような１個の半導体基板上に形成され、
メモリアレイを形成するＭＯＳは、本実施例では主にｎ
チャンネル型ＭＯＳが用いられている。
【００１１】ＤＲＡＭのワードドライバ１２には図示省
略のアドレスデコーダ，アドレスバッファが接続され、
一方、メモリアレイ１１は、折返しビット線方式とさ
れ、２本のビット線はペアーをなしてビット線ペア（Ｄ
Ｌ0，ＤＬ0*）を形成し、このビット線ペア毎に、セン
スアンプＳＡ0，ＳＡ1，…，カラム選択スイッチ回路，
カラムアドレスデコーダ（共に図示省略）等が設けられ
ている。
略のアドレスデコーダ，アドレスバッファが接続され、
一方、メモリアレイ１１は、折返しビット線方式とさ
れ、２本のビット線はペアーをなしてビット線ペア（Ｄ
Ｌ0，ＤＬ0*）を形成し、このビット線ペア毎に、セン
スアンプＳＡ0，ＳＡ1，…，カラム選択スイッチ回路，
カラムアドレスデコーダ（共に図示省略）等が設けられ
ている。
【００１２】メモリセルアレイ１１は、同図の水平方向
に延設されるｎ組のビット線ペアＤＬ0・ＤＬ0*，ＤＬ1
・ＤＬ1*…（図中、記号＊は反転若しくはロウイネーブ
ルであることを意味する）と、垂直方向に延設される複
数（ｍ＋１本）のワード線ＷＬ0〜ＷＬmが設けられ、こ
れらｎ＋１組のビット線ペアとｍ＋１本のワード線の交
点に（ｎ＋１）×（ｍ＋１）個のメモリセル１０が格子
状（マトリクス状）に配置されている。
に延設されるｎ組のビット線ペアＤＬ0・ＤＬ0*，ＤＬ1
・ＤＬ1*…（図中、記号＊は反転若しくはロウイネーブ
ルであることを意味する）と、垂直方向に延設される複
数（ｍ＋１本）のワード線ＷＬ0〜ＷＬmが設けられ、こ
れらｎ＋１組のビット線ペアとｍ＋１本のワード線の交
点に（ｎ＋１）×（ｍ＋１）個のメモリセル１０が格子
状（マトリクス状）に配置されている。
【００１３】このＤＲＡＭ１では、メモリセルアレイの
間に設けられたビット線クロス領域（ＢＣ）１３にて、
１つのセンスアンプに並列に接続されたビット線ペア
（ＤＬ0，ＤＬ0*）が、一組おきに、互いに立体的に交
差されている（ビット線クロス構造）。このようにビッ
ト線クロス構造を採るのは、ビット線を流れる電流の変
化により、これに隣接して設けられたビット線との間に
生じる寄生容量を介して伝わるカップリングノイズを低
減させるためである。図１では、センスアンプＳＡ0に
接続された１対のビット線（ＤＬ0，ＤＬ0*）を互いに
交差させる構造が、特定領域（ビット線クロス領域Ｂ
Ｃ）内に形成されている。この領域では、一方のビット
線を、ビット線が形成される配線層と異なる配線層に一
旦バイパスさせ、他方のビット線と立体的に交差させた
後、元の配線層に戻すようになっている。尚、ビット線
クロス領域（ＢＣ）１３には、ＤＲＡＭのメモリセル等
の素子は形成されないようになっている。
間に設けられたビット線クロス領域（ＢＣ）１３にて、
１つのセンスアンプに並列に接続されたビット線ペア
（ＤＬ0，ＤＬ0*）が、一組おきに、互いに立体的に交
差されている（ビット線クロス構造）。このようにビッ
ト線クロス構造を採るのは、ビット線を流れる電流の変
化により、これに隣接して設けられたビット線との間に
生じる寄生容量を介して伝わるカップリングノイズを低
減させるためである。図１では、センスアンプＳＡ0に
接続された１対のビット線（ＤＬ0，ＤＬ0*）を互いに
交差させる構造が、特定領域（ビット線クロス領域Ｂ
Ｃ）内に形成されている。この領域では、一方のビット
線を、ビット線が形成される配線層と異なる配線層に一
旦バイパスさせ、他方のビット線と立体的に交差させた
後、元の配線層に戻すようになっている。尚、ビット線
クロス領域（ＢＣ）１３には、ＤＲＡＭのメモリセル等
の素子は形成されないようになっている。
【００１４】又、このビット線ペアを形成するビット線
ＤＬ0・ＤＬ0*，ＤＬ1・ＤＬ1*，…には、これと平行
に、裏打用配線ＳＬ0・ＳＬ0*，ＳＬ1・ＳＬ1*，…が設
けられている。この裏打用配線ＳＬ0・ＳＬ0*，ＳＬ1・
ＳＬ1*，…は、後述するように、少なくともビット線よ
り低抵抗の材質（例えばＡｌ，Ａｌ-Ｃｕ-Ｓｉ）の配線
層によって形成されるもので、該裏打用配線ＳＬ0・Ｓ
Ｌ0*，ＳＬ1・ＳＬ1*，…はこれと対応するビット線Ｄ
Ｌ0・ＤＬ0*，ＤＬ1・ＤＬ1*，…と所定の位置（図示例
ではビット線クロス領域ＢＣ内）にてコンタクトされる
ようになっている（ビット線シャント構造）。
ＤＬ0・ＤＬ0*，ＤＬ1・ＤＬ1*，…には、これと平行
に、裏打用配線ＳＬ0・ＳＬ0*，ＳＬ1・ＳＬ1*，…が設
けられている。この裏打用配線ＳＬ0・ＳＬ0*，ＳＬ1・
ＳＬ1*，…は、後述するように、少なくともビット線よ
り低抵抗の材質（例えばＡｌ，Ａｌ-Ｃｕ-Ｓｉ）の配線
層によって形成されるもので、該裏打用配線ＳＬ0・Ｓ
Ｌ0*，ＳＬ1・ＳＬ1*，…はこれと対応するビット線Ｄ
Ｌ0・ＤＬ0*，ＤＬ1・ＤＬ1*，…と所定の位置（図示例
ではビット線クロス領域ＢＣ内）にてコンタクトされる
ようになっている（ビット線シャント構造）。
【００１５】一方、１トランジスタ１キャパシタ型の各
メモリセル１０は、それぞれ情報蓄積用キャパシタ（以
下単に「蓄積容量」と称す）Ｃｓ及びアドレス選択用Ｍ
ＯＳトランジスタＱｍにより構成されている。メモリセ
ルアレイ１１の同一の行に配置されるｍ＋１個のメモリ
セル１０のアドレス選択用ＭＯＳトランジスタＱｍは、
対応するビット線ペアＤＬ0・ＤＬ0*，ＤＬ1・ＤＬ1*，
…の信号線に所定の規則性をもって交互に結合される。
また、メモリセルアレイ１１の同一の列に配置されるｎ
＋１個のメモリセル１０のアドレス選択用ＭＯＳトラン
ジスタＱｍのゲート（トランスファゲート）は、対応す
るワード線ＷＬ0〜ＷＬmにそれぞれ共通結合される。各
メモリセル１０の情報蓄積用キャパシタＣｓの他方の電
極すなわち電極プレートには、所定のセルプレート電圧
ＶＰＬが共通に供給される。メモリセルアレイ１１のワ
ード線ＷＬ0〜ＷＬmは、前記ワードドライバ１２の出力
端子に結合され、図示省略のロウアドレスデコーダの出
力選択信号によって択一的に選択レベルに駆動される。
また、前記ワードドライバ１２は、ワード線を非選択レ
ベルに初期化するためのｎチャンネル型ＭＯＳトランジ
スタＱ４０、ワード線に選択駆動レベルを供給するため
のｎチャンネル型ＭＯＳトランジスタＱ４１、及び前記
選択駆動レベルをセルフ・ブートストラップするための
ｎチャンネル型ＭＯＳトランジスタＱ４２を含んでな
る。
メモリセル１０は、それぞれ情報蓄積用キャパシタ（以
下単に「蓄積容量」と称す）Ｃｓ及びアドレス選択用Ｍ
ＯＳトランジスタＱｍにより構成されている。メモリセ
ルアレイ１１の同一の行に配置されるｍ＋１個のメモリ
セル１０のアドレス選択用ＭＯＳトランジスタＱｍは、
対応するビット線ペアＤＬ0・ＤＬ0*，ＤＬ1・ＤＬ1*，
…の信号線に所定の規則性をもって交互に結合される。
また、メモリセルアレイ１１の同一の列に配置されるｎ
＋１個のメモリセル１０のアドレス選択用ＭＯＳトラン
ジスタＱｍのゲート（トランスファゲート）は、対応す
るワード線ＷＬ0〜ＷＬmにそれぞれ共通結合される。各
メモリセル１０の情報蓄積用キャパシタＣｓの他方の電
極すなわち電極プレートには、所定のセルプレート電圧
ＶＰＬが共通に供給される。メモリセルアレイ１１のワ
ード線ＷＬ0〜ＷＬmは、前記ワードドライバ１２の出力
端子に結合され、図示省略のロウアドレスデコーダの出
力選択信号によって択一的に選択レベルに駆動される。
また、前記ワードドライバ１２は、ワード線を非選択レ
ベルに初期化するためのｎチャンネル型ＭＯＳトランジ
スタＱ４０、ワード線に選択駆動レベルを供給するため
のｎチャンネル型ＭＯＳトランジスタＱ４１、及び前記
選択駆動レベルをセルフ・ブートストラップするための
ｎチャンネル型ＭＯＳトランジスタＱ４２を含んでな
る。
【００１６】図２には、図１のビット線クロス領域（Ｂ
Ｃ）１３内での、ビット線（例えば図１中のＤＬ0）と
裏打用配線（例えばＳＬ0）との接続構造が示されてい
る。前述したように、ビット線はメモリセルの拡散層
（図３参照）との接続を採るために、ＤＲＡＭ内の比較
的下層側に形成される。従ってビット線形成用の配線層
１０１（ＤＬ0）は、初期の製造プロセスにて形成され
ることとなる。このように下層側に形成される配線層
は、その後行われる熱処理に十分耐えられる材質（例え
ばポリシリコン，シリサイド等）にて形成され、平坦化
という観点からその膜厚も薄くされる。
Ｃ）１３内での、ビット線（例えば図１中のＤＬ0）と
裏打用配線（例えばＳＬ0）との接続構造が示されてい
る。前述したように、ビット線はメモリセルの拡散層
（図３参照）との接続を採るために、ＤＲＡＭ内の比較
的下層側に形成される。従ってビット線形成用の配線層
１０１（ＤＬ0）は、初期の製造プロセスにて形成され
ることとなる。このように下層側に形成される配線層
は、その後行われる熱処理に十分耐えられる材質（例え
ばポリシリコン，シリサイド等）にて形成され、平坦化
という観点からその膜厚も薄くされる。
【００１７】このように形成されたビット線用の配線層
１０１の上層側には、該配線層１０１より抵抗の低い配
線層（例えばＡｌ，Ａｌ-Ｃｕ-Ｓｉ）１０２が形成さ
れ、この配線層１０２により低抵抗の裏打用配線（ＳＬ
0）が形成される。そして、ビット線（ＤＬ0）と裏打用
配線（ＳＬ0）とは、当該ビット線クロス領域（ＢＣ）
１３に設けられたコンタクトホールＣＯＮＴにより、例
えば該ホールＣＯＮＴに充填された埋込み配線にて導電
接続されるようになっている。
１０１の上層側には、該配線層１０１より抵抗の低い配
線層（例えばＡｌ，Ａｌ-Ｃｕ-Ｓｉ）１０２が形成さ
れ、この配線層１０２により低抵抗の裏打用配線（ＳＬ
0）が形成される。そして、ビット線（ＤＬ0）と裏打用
配線（ＳＬ0）とは、当該ビット線クロス領域（ＢＣ）
１３に設けられたコンタクトホールＣＯＮＴにより、例
えば該ホールＣＯＮＴに充填された埋込み配線にて導電
接続されるようになっている。
【００１８】図３、図４は上記構成のビット線シャント
構造を適用して特に有効な、ＤＲＡＭのメモリセル構造
を示す断面図である。このうち図３は、蓄積ノードが分
離酸化膜等の上方に形成された所謂「スタックトキャパ
シタメモリセル」を示す断面図である。スタックトキャ
パシタセルは、同図に示すように、単一面積当りの蓄積
容量を大きくするために、蓄積ノード１５１の断面形状
が縦長となっている（１６ＭＤＲＡＭでは蓄積ノードの
高さは５０００〜６０００Å）。ビット線ＤＬは前記蓄
積ノード１５１の上方に形成されるため、該ビット線と
拡散層１５２とを接続するためのコンタクト部は、その
アスペクスト比が大きくなる。従ってビット線を形成す
る配線層としては、一般にポリシリコン，シリサイド等
が用いられる。そこでかかるスタックトキャパシタセル
の構造に上記ビット線シャント構造を適用することによ
り、ビット線の実質的な抵抗値を低く抑えたまま、ＤＲ
ＡＭの高集積化が達成可能となる。尚、図中１５３はゲ
ート電極，１５４はトランスファＭＯＳゲート，１５５
は電極プレートを夫々示す。
構造を適用して特に有効な、ＤＲＡＭのメモリセル構造
を示す断面図である。このうち図３は、蓄積ノードが分
離酸化膜等の上方に形成された所謂「スタックトキャパ
シタメモリセル」を示す断面図である。スタックトキャ
パシタセルは、同図に示すように、単一面積当りの蓄積
容量を大きくするために、蓄積ノード１５１の断面形状
が縦長となっている（１６ＭＤＲＡＭでは蓄積ノードの
高さは５０００〜６０００Å）。ビット線ＤＬは前記蓄
積ノード１５１の上方に形成されるため、該ビット線と
拡散層１５２とを接続するためのコンタクト部は、その
アスペクスト比が大きくなる。従ってビット線を形成す
る配線層としては、一般にポリシリコン，シリサイド等
が用いられる。そこでかかるスタックトキャパシタセル
の構造に上記ビット線シャント構造を適用することによ
り、ビット線の実質的な抵抗値を低く抑えたまま、ＤＲ
ＡＭの高集積化が達成可能となる。尚、図中１５３はゲ
ート電極，１５４はトランスファＭＯＳゲート，１５５
は電極プレートを夫々示す。
【００１９】一方、図４は蓄積ノードの表面積（断面
積）を大きくして蓄積容量を大きくした所謂「クラウン
構造」のＤＲＡＭのメモリセルの断面図である。このク
ラウン構造では、ビット線ＤＬが電極プレート２０５の
下側に形成されているため、下層側のビット線ＤＬは耐
熱性に優れたポリシリコン，シリサイド等の低抵抗配線
層にて形成される。従ってこの構造に本発明のビット線
シャント構造を採用すれば、高い信号伝播性を維持しつ
つ高集積化が図られる。尚、図中２０１は蓄積ノード，
２０３はゲート電極を夫々示す。
積）を大きくして蓄積容量を大きくした所謂「クラウン
構造」のＤＲＡＭのメモリセルの断面図である。このク
ラウン構造では、ビット線ＤＬが電極プレート２０５の
下側に形成されているため、下層側のビット線ＤＬは耐
熱性に優れたポリシリコン，シリサイド等の低抵抗配線
層にて形成される。従ってこの構造に本発明のビット線
シャント構造を採用すれば、高い信号伝播性を維持しつ
つ高集積化が図られる。尚、図中２０１は蓄積ノード，
２０３はゲート電極を夫々示す。
【００２０】以上説明したように、本実施例のＤＲＡＭ
では、高抵抗の配線層に形成されたビット線を、低抵抗
の裏打用配線にて裏打ちしているので、ビット線の抵抗
値が実質的に低下する。この場合、裏打用配線として用
いられる低抵抗配線材（例えばＡｌ）は、ビット線を形
成する高抵抗配線材（例えばシリサイド）に比較し１／
１０〜１／１００倍の抵抗である。従って、ＤＲＡＭに
おけるワード線立上がりから、センスアンプがオンする
までに要する時間や、リライトに要する時間は、１本の
ビット線に対して４箇所のコンタクトをとるビット線シ
ャント構造とした場合、数ｎｓ高速化される。
では、高抵抗の配線層に形成されたビット線を、低抵抗
の裏打用配線にて裏打ちしているので、ビット線の抵抗
値が実質的に低下する。この場合、裏打用配線として用
いられる低抵抗配線材（例えばＡｌ）は、ビット線を形
成する高抵抗配線材（例えばシリサイド）に比較し１／
１０〜１／１００倍の抵抗である。従って、ＤＲＡＭに
おけるワード線立上がりから、センスアンプがオンする
までに要する時間や、リライトに要する時間は、１本の
ビット線に対して４箇所のコンタクトをとるビット線シ
ャント構造とした場合、数ｎｓ高速化される。
【００２１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例ではビット線と裏打用配線とのコンタクト部をビ
ット線クロス領域に形成した例を示したが、他の領域に
てこれらのコンタクトを採るようにしてもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例ではビット線と裏打用配線とのコンタクト部をビ
ット線クロス領域に形成した例を示したが、他の領域に
てこれらのコンタクトを採るようにしてもよい。
【００２２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのビット線の配線構造に適用した場合について説明し
たが、この発明はそれに限定されるものでなく、ＰＳＲ
ＡＭ等の半導体記憶装置のビット線の配線構造にも利用
することができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのビット線の配線構造に適用した場合について説明し
たが、この発明はそれに限定されるものでなく、ＰＳＲ
ＡＭ等の半導体記憶装置のビット線の配線構造にも利用
することができる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。ビット線を低抵抗の裏打用配線にて裏
打ちすることによって、ビット線自体を抵抗値の高い配
線層（ポリシリコン，シリサイド等）により形成した場
合であっても、実質的にビット線の抵抗値を低く抑える
ことができ、多層構造の半導体記憶装置の処理速度を高
速化することができる。また、ビット線クロス領域にて
コンタクトをとっているので、ビット線シャント構造を
採用した場合の半導体記憶装置のチップサイズの増加を
最小限に抑えることができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。ビット線を低抵抗の裏打用配線にて裏
打ちすることによって、ビット線自体を抵抗値の高い配
線層（ポリシリコン，シリサイド等）により形成した場
合であっても、実質的にビット線の抵抗値を低く抑える
ことができ、多層構造の半導体記憶装置の処理速度を高
速化することができる。また、ビット線クロス領域にて
コンタクトをとっているので、ビット線シャント構造を
採用した場合の半導体記憶装置のチップサイズの増加を
最小限に抑えることができる。
【図１】本実施例のビット線構造が採用された半導体記
憶装置１の回路構成図である。
憶装置１の回路構成図である。
【図２】ＤＲＡＭのビット線ＤＬ，裏打用配線ＳＬ，及
びコンタクト部ＣＯＮＴの接続状態を示す縦断側面図で
ある。
びコンタクト部ＣＯＮＴの接続状態を示す縦断側面図で
ある。
【図３】本発明の構造が適用されるスタックトキャパシ
タメモリセルを示す断面図である。
タメモリセルを示す断面図である。
【図４】本発明の構造が適用されるクラウン構造のＤＲ
ＡＭのメモリセルの断面図である。
ＡＭのメモリセルの断面図である。
１１ メモリセルアレイ ＤＬ0，ＤＬ0* ビット線 ＢＣ ビット線クロス領域 ＳＬ0 裏打用配線 ＣＯＮＴ コンタクトホール
Claims (3)
- 【請求項１】 メモリアレイ部に設けられるビット線が
第１の配線層により形成され、該第１の配線層より低抵
抗の第２配線層により前記ビット線と平行となる裏打用
配線が形成され、前記ビット線と前記裏打用配線とが所
定間隔隔てて設けられた１又は２以上のコンタクト部に
て導電接続されてなる半導体記憶装置。 - 【請求項２】 前記ビット線は他のビット線とペアをな
して、ビット線クロス領域にて立体的に交差され、前記
ビット線と前記裏打用配線とは該ビット線クロス領域内
にて互いに導電接続されてなる請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記ビット線はメモリセルの蓄積容量部
の下層側に形成され、前記裏打用配線はメモリセルの蓄
積容量部の上層側に前記ビット線と平行に形成されてな
ることを特徴とする請求項１又は２に記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004684A JPH06216341A (ja) | 1993-01-14 | 1993-01-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004684A JPH06216341A (ja) | 1993-01-14 | 1993-01-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216341A true JPH06216341A (ja) | 1994-08-05 |
Family
ID=11590722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004684A Pending JPH06216341A (ja) | 1993-01-14 | 1993-01-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711044B2 (en) | 2001-07-02 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with a countermeasure to a signal delay |
| JPWO2009096469A1 (ja) * | 2008-01-29 | 2011-05-26 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1993
- 1993-01-14 JP JP5004684A patent/JPH06216341A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711044B2 (en) | 2001-07-02 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with a countermeasure to a signal delay |
| KR100837021B1 (ko) * | 2001-07-02 | 2008-06-10 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 |
| JPWO2009096469A1 (ja) * | 2008-01-29 | 2011-05-26 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
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