KR20240057915A - 반도체 메모리 장치의 비트 라인 센스 앰프 및 이를 포함하는 반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 비트 라인 센스 앰프 및 이를 포함하는 반도체 메모리 장치 Download PDF

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KR20240057915A
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김동건
원복연
윤세령
김종혁
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삼성전자주식회사
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Abstract

반도체 메모리 장치의 비트 라인 센스 앰프는 비트 라인 및 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 센스 앰프를 포함하고, 상기 비트 라인 및 상보 비트 라인이 연장되어 있는 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록, 컬럼 선택 신호에 따라 상기 비트 라인과 로컬 입출력 라인 사이를 연결하는 복수의 컬럼 선택부, 상기 컬럼 선택 신호에 따라 상기 상보 비트 라인과 상보 로컬 입출력 라인 사이를 연결하는 복수의 상보 컬럼 선택부, 상기 복수의 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 있는 복수의 컬럼 선택 라인, 상기 복수의 상보 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제2 방향으로 연장되어 있는 복수의 상보 컬럼 선택 라인을 포함하고, 상기 복수의 컬럼 선택부와 상기 복수의 상보 컬럼 선택부는 상기 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록 사이에 분산 배치되어 있다.

Description

반도체 메모리 장치의 비트 라인 센스 앰프 및 이를 포함하는 반도체 메모리 장치 {BIT LINE SENSE AMPLIFIRE OF SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 메모리 장치의 비트 라인 센스 앰프 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는, 센스 앰프 블록이 비트 라인 방향으로 정렬되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
디램(dynamic random access memory)과 같은 반도체 메모리 장치의 비트 라인 센스 앰프는, 메모리 셀(memory cell)이 액세스(access)된 후 메모리 셀과 비트 라인과의 전하 분배(charge sharing)에 의해 비트 라인에 발생한 작은 신호 차이를 감지하여 증폭하는 회로 소자로서 반도체 메모리 장치의 동작에 중요한 회로 소자이다.
일반적으로, 반도체 메모리 장치의 비트 라인의 구조에는 오픈 비트 라인 구조(open bit line structure) 및 폴디드 비트 라인 구조(folded bit line structure)가 있다. 오픈 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 서로 반대 방향으로 연장되는 비트 라인과 상보(complimentary) 비트 라인(또는 반전(inverted) 비트 라인)을 포함하고, 폴디드 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 동일한 방향으로 연장되는 비트 라인 및 상보 비트 라인을 포함한다. 상기 비트 라인 및 상보 비트 라인은 비트 라인 쌍(pair)을 구성한다.
비트 라인 센스 앰프는 메모리 셀 영역 주변에 배치될 수 있고, 복수의 센스 앰프 블록이 비트 라인 또는 상보 비트 라인이 연장되어 있는 방향으로 배열되어 있는 구조(이하 "멀티 스택(multi-stack) BLSA 구조"라고 함)로 배치될 수 있다. 특히, 메모리 셀을 비트 라인 센스 앰프 등 주변 구동 회로와 층을 달리하여 수직 방향으로 중첩하도록 형성하는 셀 온 페리(Cell on Perri: CoP) 구조에서는 멀티 스택 BLSA 구조가 더욱 적합할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 메모리 장치의 비트 라인 센스 앰프의 내부 배치를 효율화 하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 메모리 장치의 비트 라인 센스 앰프의 내부 배선 길이를 축소하는 것이다.
본 발명의 한 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 비트 라인 및 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 센스 앰프를 포함하고, 상기 비트 라인 및 상보 비트 라인이 연장되어 있는 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록, 컬럼 선택 신호에 따라 상기 비트 라인과 로컬 입출력 라인 사이를 연결하는 복수의 컬럼 선택부, 상기 컬럼 선택 신호에 따라 상기 상보 비트 라인과 상보 로컬 입출력 라인 사이를 연결하는 복수의 상보 컬럼 선택부, 상기 복수의 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 있는 복수의 컬럼 선택 라인, 상기 복수의 상보 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제2 방향으로 연장되어 있는 복수의 상보 컬럼 선택 라인을 포함하고, 상기 복수의 컬럼 선택부와 상기 복수의 상보 컬럼 선택부는 상기 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록 사이에 분산 배치되어 있다.
상기 복수의 센스 앰프 블록 각각은 상기 복수의 컬럼 선택부 중 하나 및 상기 복수의 상보 컬럼 선택부 중 하나 사이에 배치될 수 있다.
상기 복수의 센스 앰프 블록 각각에 연결되어 있는 상기 비트 라인 및 상기 상보 비트 라인은 각각의 센스 앰프 블록 양측에 배치되어 있는 상기 컬럼 선택부와 상기 상보 컬럼 선택부에 각각 연결될 수 있다.
상기 복수의 컬럼 선택 라인은 상기 복수의 컬럼 선택부와 적어도 일부가 중첩하고, 상기 복수의 상보 컬럼 선택 라인은 상기 복수의 상보 컬럼 선택부와 적어도 일부가 중첩할 수 있다.
상기 복수의 센스 앰프 블록은 순차적으로 배열되어 있는 제1 내지 제4 센스 앰프 블록을 포함할 수 있고, 상기 복수의 컬럼 선택부는 제1 내지 제4 컬럼 선택부를 포함할 수 있으며, 상기 복수의 상보 컬럼 선택부는 제1 내지 제4 상보 컬럼 선택부를 포함할 수 있다.
상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부와 상기 제2 컬럼 선택부가 배치될 수 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치될 수 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제3 상보 컬럼 선택부와 상기 제4 컬럼 선택부가 배치될 수 있다.
상기 제1 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치될 수 있고, 상기 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치될 수 있다.
상기 복수의 컬럼 선택부와 상기 복수의 상보 컬럼 선택부는 엔모스 트랜지스터일 수 있다.
상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부가 배치될 수 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치될 수 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제4 컬럼 선택부가 배치될 수 있다.
상기 제1 및 제2 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치될 수 있고, 상기 제3 및 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치될 수 있다.
상기 제1 컬럼 선택부는 상기 제2 컬럼 선택부와 상기 제1 센스 앰프 블록 사이에 배치될 수 있고, 상기 제3 상보 컬럼 선택부는 상기 제4 상보 컬럼 선택부와 상기 제4 센스 앰프 블록 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀이 배열되어 있는 메모리 셀 어레이, 상기 복수의 메모리 셀에 읽기, 쓰기, 소거 동작을 수행하는 비트 라인 센스 앰프를 포함하고, 상기 비트 라인 센스 앰프는 비트 라인 및 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 센스 앰프를 포함하고, 상기 비트 라인 및 상보 비트 라인이 연장되어 있는 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록, 컬럼 선택 신호에 따라 상기 비트 라인과 로컬 입출력 라인 사이를 연결하는 복수의 컬럼 선택부, 상기 컬럼 선택 신호에 따라 상기 상보 비트 라인과 상보 로컬 입출력 라인 사이를 연결하는 복수의 상보 컬럼 선택부, 상기 복수의 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 있는 복수의 컬럼 선택 라인, 상기 복수의 상보 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제2 방향으로 연장되어 있는 복수의 상보 컬럼 선택 라인을 포함하고, 상기 복수의 컬럼 선택부와 상기 복수의 상보 컬럼 선택부는 상기 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록 사이에 분산 배치되어 있다.
상기 메모리 셀 어레이는 상기 비트 라인 센스 앰프와 층을 달리하여 상기 비트 라인 센스 앰프와 중첩하도록 배치될 수 있다.
상기 메모리 셀 어레이는 상기 비트 라인 센스 앰프의 양측에 배치될 수 있다.
상기 메모리 셀 어레이와 상기 비트 라인 센스 앰프는 오픈 비트 라인 구조로 연결될 수 있다.
상기 메모리 셀 어레이와 상기 비트 라인 센스 앰프는 폴디드 비트 라인 구조로 연결될 수 있다.
상기 복수의 센스 앰프 블록은 순차적으로 배열되어 있는 제1 내지 제4 센스 앰프 블록을 포함할 수 있고, 상기 복수의 컬럼 선택부는 제1 내지 제4 컬럼 선택부를 포함할 수 있으며, 상기 복수의 상보 컬럼 선택부는 제1 내지 제4 상보 컬럼 선택부를 포함할 수 있고, 상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부와 상기 제2 컬럼 선택부가 배치될 수 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치될 수 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제3 상보 컬럼 선택부와 상기 제4 컬럼 선택부가 배치될 수 있다.
상기 제1 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치될 수 있고, 상기 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치될 수 있다.
상기 복수의 센스 앰프 블록은 순차적으로 배열되어 있는 제1 내지 제4 센스 앰프 블록을 포함할 수 있고, 상기 복수의 컬럼 선택부는 제1 내지 제4 컬럼 선택부를 포함할 수 있으며, 상기 복수의 상보 컬럼 선택부는 제1 내지 제4 상보 컬럼 선택부를 포함할 수 있고, 상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부가 배치될 수 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치될 수 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제4 컬럼 선택부가 배치될 수 있다.
상기 제1 및 제2 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치될 수 있고, 상기 제3 및 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 컬럼 선택부를 센스 앰프 블록들 사이에 배치함으로써 배치 구조를 단순화할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 컬럼 선택부를 센스 앰프 블록들 사이에 배치함으로써 비트 라인 센스 앰프의 내부 배선 길이를 축소할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 컬럼 선택부를 센스 앰프 블록들 사이에 배치함으로써 비트 라인 센스 앰프의 내부에 배치되어야 하는 단위 면적당 배선의 수를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프의 배치도이다.
도 2는 도 1의 비트 라인 센스 앰프의 일부에 대한 좀 더 구체적인 배치도이다.
도 3은 도 1의 비트 라인 센스 앰프의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 층단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프의 배치도이다.
도 6은 도 5의 비트 라인 센스 앰프의 일부에 대한 좀 더 구체적인 배치도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면 및 설명은 본질적으로 예시적인 것으로 간주되어야 하며 제한적인 것은 아니다. 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도면에서, 각 구성요소의 크기 및 두께는 설명의 편의를 위해 임의로 도시될 수 있으며, 본 발명이 반드시 도면에 도시된 것에 한정되는 것은 아니다. 도면에서 층, 필름, 판, 영역 등의 두께는 명확성을 위해 과장되게 표현될 수 있다. 도면에서는 설명의 편의를 위해 일부 층 및 영역의 두께를 과장하여 표현한 것일 수 있다.
본 명세서에 사용된 단수 형태는 문맥상 명백하게 달리 표시하지 않는 한 복수 형태도 포함하는 것을 의도한다.
명세서 및 청구범위에서, "및/또는"이라는 용어는 그 의미 및 해석을 위해 "및" 및 "또는"이라는 용어의 임의의 조합을 포함하도록 의도된다. 예를 들어, "A 및/또는 B"는 "A, B, 또는 A 및 B"를 의미하는 것으로 이해될 수 있다.
명세서 및 특허 청구 범위에서 "~ 중 적어도 하나"라는 문구는 그 의미 및 해석을 위해 "~의 군에서 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A와 B 중 적어도 하나"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다.
제1, 제2 등의 용어가 다양한 구성 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이러한 구성 요소는 이러한 용어에 의해 제한되는 것은 아니다. 이러한 용어는 한 요소를 다른 요소와 구별하는 데만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
층, 필름, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 있는 것으로 언급되는 경우, 이는 다른 요소 위에 직접 있을 수 있거나 중간 요소도 존재할 수 있다. 대조적으로, 요소가 다른 요소 "직접 위에" 있는 것으로 언급될 때는 중간 요소가 존재하지 않는다. 또한, 명세서 전체에서 타겟 요소의 '위에'라는 용어는 타겟 요소의 위 또는 아래에 위치하는 것으로 이해되어야 하며, 반드시 중력의 반대 방향을 기준으로 '상측에' 위치하는 것을 의미하는 것은 아니다.
예를 들어, 공간적으로 상대적인 용어인 "아래", "위" 등은 하나의 요소 또는 구성 요소와 다른 구성 요소 간의 관계를 도면에 도시된 바에 따라 설명하기 용이하도록 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 장치에서 다른 방향도 포함하도록 의도된 것이다. 예를 들어, 도면에 도시된 장치가 뒤집힐 경우, 다른 장치의 '아래'에 위치하는 장치가 다른 장치의 '위'에 위치할 수 있다. 따라서, 예시적인 용어 "아래"는 하부 및 상부 위치를 모두 포함할 수 있다. 장치는 또한 다른 방향으로 향할 수 있으므로 공간적으로 상대적인 용어는 방향에 따라 다르게 해석될 수 있다.
요소(또는 영역, 층, 부분 등)가 명세서에서 다른 요소에 "연결된" 또는 "결합된"으로 언급되는 경우, 이는 위에서 언급한 다른 요소에 직접 배치, 연결 또는 결합되거나, 그 사이에 개재 요소가 배치될 수 있다.
"~에 연결된" 또는 "~에 결합된"이라는 용어는 물리적 또는 전기적 연결 또는 결합을 포함할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술적, 과학적 용어 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술의 맥락에서의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되어 있지 않은 한 이상화되거나 지나치게 형식적인 의미로 해석되어서는 안된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프의 배치도이다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)과 복수의 컬럼 선택부 또는 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8), 복수의 비트 라인(BL0, BL1, BL2, BL3), 복수의 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)을 포함할 수 있다. 이러한 요소들을 포함하는 비트 라인 센스 앰프의 양측에는 메모리 셀 영역(MCA)이 배치될 수 있다. 메모리 셀 영역(MCA)은 메모리 셀들이 형성되어 있는 영역을 의미하며, 도시된 바와 같이, 비트 라인 센스 앰프의 양측에 배치될 수도 있고, 비트 라인 센스 앰프의 일측에만 배치될 수도 있으며, 또는 비트 라인 센스 앰프와 층을 달리하여 중첩하도록 배치될 수도 있다(셀 온 페리 구조).
도 1에는 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)과 복수의 컬럼 선택부 또는 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)가 일렬로 배열되어 있는 비트 라인 센스 앰프 열 2개가 도시되어 있으나, 비트 라인 센스 앰프 열은 3개 이상 배치될 수 있다.
복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)은 복수의 비트 라인(BL0, BL1, BL2, BL3) 또는 복수의 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)이 연장되어 있는 방향으로 배열될 수 있고, 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)는 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)의 사이사이에 분산 배치될 수 있다. 도 1의 실시예에서는 상부 메모리 셀 영역(MCA)과 제1 센스 앰프 블록(BLSA1) 사이에 제1 컬럼 선택 트랜지스터(CSL Tr1)가 배치되어 있고, 제1 센스 앰프 블록(BLSA1)과 제2 센스 앰프 블록(BLSA2) 사이에 제2 및 제3 컬럼 선택 트랜지스터(CSL Tr2, CSL Tr3)가 배치되어 있으며, 제2 센스 앰프 블록(BLSA2)과 제3 센스 앰프 블록(BLSA3) 사이에 제4 및 제5 컬럼 선택 트랜지스터(CSL Tr4, CSL Tr5)가 배치되어 있고, 제3 센스 앰프 블록(BLSA3)과 제4 센스 앰프 블록(BLSA4) 사이에 제6 및 제7 컬럼 선택 트랜지스터(CSL Tr6, CSL Tr7)가 배치되어 있으며, 제4 센스 앰프 블록(BLSA4)과 하부 메모리 셀 영역(MCA) 사이에 제8 컬럼 선택 트랜지스터(CSL Tr8)가 배치되어 있으나, 이는 하나의 예시일 뿐이고, 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)과 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)의 배치는 다양하게 변형될 수 있다. 셀 온 페리 구조의 경우, 제1 컬럼 선택 트랜지스터(CSL Tr1)와 제8 컬럼 선택 트랜지스터(CSL Tr8)는 비트 라인 센스 앰프 열의 양단에 배치되고, 메모리 셀 영역(MCA)은 비트 라인 센스 앰프 열과 층을 달리하여 중첩할 수 있다.
도 1의 실시예에서는 하나의 비트 라인 센스 앰프 열에 4개의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)이 배치되는 것을 예시하였으나, 하나의 비트 라인 센스 앰프 열에 배치되는 센스 앰프 블록의 수는 3개 이하 또는 5개 이상일 수도 있다. 하나의 비트 라인 센스 앰프 열에 포함되는 컬럼 선택 트랜지스터의 수는 하나의 비트 라인 센스 앰프 열에 배치되는 센스 앰프 블록의 수에 맞춰 그 2배의 수로 배치될 수 있다.
복수의 비트 라인(BL0, BL1, BL2, BL3)은 각각 하나의 센스 앰프 블록과 하나의 컬럼 선택 트랜지스터와 연결될 수 있고, 복수의 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)도 각각 하나의 센스 앰프 블록과 하나의 컬럼 선택 트랜지스터와 연결될 수 있다. 하나의 센스 앰프 블록에 연결되어 있는 비트 라인과 상보 비트 라인은 해당 센스 앰프 블록 양측에 배치되어 있는 컬럼 선택 트랜지스터와 각각 연결될 수 있다. 예를 들어, 제1 센스 앰프 블록(BLSA1)과 연결되어 있는 비트 라인(BL0)과 상보 비트 라인(BLB0)은 각각 제1 컬럼 선택 트랜지스터(CSL Tr1)와 제2 컬럼 선택 트랜지스터(CSL Tr2)에 연결될 수 있고, 제2 센스 앰프 블록(BLSA2)과 연결되어 있는 비트 라인(BL2)과 상보 비트 라인(BLB2)은 각각 제3 컬럼 선택 트랜지스터(CSL Tr3)와 제4 컬럼 선택 트랜지스터(CSL Tr4)에 연결될 수 있다. 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)과 연결되는 컬럼 선택 트랜지스터(CSL Tr2, CSL Tr4, CSL Tr6, CSL Tr8)를 비트 라인(BL0, BL1, BL2, BL3)과 연결되는 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr3, CSL Tr5, CSL Tr7)와 구분하기 위하여 상보 컬럼 선택 트랜지스터라고 칭할 수 있다.
복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)는 복수의 컬럼 선택 라인과 각각 연결되어 있고, 복수의 컬럼 선택 라인은 대응하는 컬럼 선택 트랜지스터와 적어도 일부가 중첩하는 위치에 배치될 수 있다. 따라서 복수의 컬럼 선택 라인도 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)와 마찬가지로 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)들 사이의 경계 영역에 배치될 수 있다. 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)는 복수의 컬럼 선택 라인을 통해 전달되는 신호에 응답하여, 비트 라인(BL)과 데이터 입출력 핀(data input/output pin)에 연결되는 로컬(local) 입출력 라인을 연결 또는 분리하거나, 상보 비트 라인(BLB)과 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인(LIOB)을 연결 또는 분리하는 소자로서 각각이 컬럼 선택부 또는 상보 컬럼 선택부의 기능을 할 수 있다. 이하에서는 컬럼 선택 트랜지스터를 컬럼 선택부라고 칭하고, 상보 컬럼 선택 트랜지스터를 상보 컬럼 선택부라고 칭할 수 있다. 그러나 컬럼 선택부와 상보 컬럼 선택부는 트랜지스터 이외의 추가 구성 요소를 포함할 수 있다. 상보 컬럼 선택부에 컬럼 선택 신호를 전달하는 컬럼 선택 라인을 상보 컬럼 선택 라인이라고 구별하여 칭할 수 있다.
도 2는 도 1의 비트 라인 센스 앰프의 일부에 대한 좀 더 구체적인 배치도이고, 도 3은 도 1의 비트 라인 센스 앰프의 회로도이다.
도 2에는 도 1의 제1 및 제2 센스 앰프 블록(BLSA1, BLSA2)과 제1 내지 제4 컬럼 선택부(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4)에 대응하는 영역이 도시되어 있다.
각각의 센스 앰프 블록(BLSA1, BLSA2)은 한 쌍의 엔모스 트랜지스터(NMOS)와 한 쌍의 피모스 트랜지스터(PMOS)를 포함할 수 있다. 한 쌍의 엔모스 트랜지스터(NMOS)는 하나의 엔모스 드라이버(NSA)를 구성할 수 있고, 한 쌍의 피모스 트랜지스터(PMOS)는 하나의 피모스 드라이버(PSA)를 구성할 수 있다. 이외에도 각각의 센스 앰프 블록(BLSA1, BLSA2)은 등화부(EQ)와 프리차지부(PCH)를 구성하는 엔모스 트랜지스터들을 포함할 수 있다.
도 2에 도시한 바와 같이, 컬럼 선택부(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4)를 대응하는 센스 앰프 블록(BLSA1, BLSA2)의 양측에 인접하도록 배치함으로써 비트 라인 센스 앰프의 내부 배선 길이를 축소하고, 비트 라인 센스 앰프의 내부 배치를 단순화할 수 있다.
도 3을 참조하면, 비트 라인 센스 앰프는 비트 라인(BL) 또는 상보 비트 라인(BLB)과 직교하는 방향으로 배열된 복수의 센스 앰프 영역(SA1 ~ SAn)을 포함할 수 있다. 각각의 센스 앰프 영역(SA1 ~ SAn)은 하나 이상의 엔모스(NMOS) 드라이버(NSA) 및 피모스(PMOS) 드라이버(PSA)를 포함할 수 있다.
엔모스 드라이버(NSA)는 한 쌍의 엔모스 트랜지스터를 포함할 수 있고, 피모스 드라이버(PSA)는 한 쌍의 피모스 트랜지스터를 포함할 수 있다. 제1 센스 앰프 영역(SA1)은 컬럼 선택부(CSL Tr1), 피모스 드라이버(PSA), 엔모스 드라이버(NSA), 등화부(equalization unit)(EQ), 프리차지부(precharge unit)(PCH) 및 상보 컬럼 선택부(CSL Tr2)를 포함할 수 있다. 즉, 도 1 내지 도 3을 참고하면, 제1 센스 앰프 영역(SA1)은 제1 센스 앰프 블록(BLSA1)과 그 양측의 컬럼 선택부(CSL Tr1) 및 상보 컬럼 선택부(CSL Tr2)를 포함하는 영역을 의미할 수 있다.
컬럼 선택부(CSL Tr1)는 컬럼 선택 라인(CSL1)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)과 데이터 입출력 핀(data input/output pin)에 연결되는 로컬(local) 입출력 라인(LIO)을 연결 또는 분리한다. 컬럼 선택부(CSL Tr1)는 엔모스 트랜지스터를 포함할 수 있다.
피모스 드라이버(PSA)는 전원 전압 공급 라인(LA)을 통해 전달되는 전원 전압(VDD)에 응답하여, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 신호 차이를 감지(sensing)하고 증폭한다. 피모스 드라이버(PSA)는 피모스 트랜지스터들(PMOS)을 포함할 수 있다.
엔모스 드라이버(NSA)는 접지 전압 공급 라인(LAB)을 통해 전달되는 접지 전압(VSS)에 응답하여, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 신호 차이를 증폭한다. 엔모스 드라이버(NSA)는 엔모스 트랜지스터들(NMOS)을 포함할 수 있다.
등화부(EQ)는 프리차지/등화 신호 라인(PEQ)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)의 전압과 상보 비트 라인(BLB)의 전압을 동일하게 한다. 등화부(EQ)는 엔모스 트랜지스터를 포함할 수 있다.
프리차지부(PCH)는 프리차지/등화 신호 라인(PEQ)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)의 전압과 상보 비트 라인의 전압을 프리차지(precharge) 전압(즉, 전원 전압(VDD)/2)으로 프리차지 한다. 프리차지부(PCH)는 엔모스 트랜지스터들을 포함할 수 있다. 상기 프리차지 전압은 프리차지 전압 라인(VBL)을 통해 공급된다.
상보 컬럼 선택부(CSL Tr2)는, 상보 컬럼 선택 라인(CSL2)을 통해 전달되는 신호에 응답하여, 상보 비트 라인(BLB)과 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인(LIOB)을 연결 또는 분리한다. 상보 컬럼 선택부(CSL Tr2)는 엔모스 트랜지스터를 포함할 수 있다.
제2 내지 제n 센스 앰프 블록들(SA2 ~ SAn)은 제1 센스 앰프 블록(SA1)의 구성 요소와 동일한 구성 요소를 포함할 수 있다.
이러한 제1 내지 제n 센스 앰프 블록들(SA1 ~ SAn)이 비트 라인(BL) 또는 상보 비트 라인(BLB)이 연장되어 있는 방향(도 3에서 수평 방향)으로 4회 반복 배치(멀티 스택)되어 있는 실시예가 도 1에 예시되어 있다. 제1 내지 제n 센스 앰프 블록들(SA1 ~ SAn)이 비트 라인(BL) 또는 상보 비트 라인(BLB)이 연장되어 있는 방향으로 반복되는 횟수(멀티 스택 횟수)는 3회 이하 또는 5회 이상일 수 있다.
이러한 구조의 비트 라인 센스 앰프는 오픈 비트 라인 구조나 폴디드 비트 라인 구조 어느 것에도 적용될 수 있다. 또한, 메모리 셀을 비트 라인 센스 앰프 등 주변 구동 회로와 층을 달리하여 수직 방향으로 중첩하도록 형성하는 셀 온 페리(Cell on Perri: CoP) 구조의 반도체 메모리 장치에도 적용할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 층단면도이다.
도 4는 셀 온 페리 구조의 반도체 메모리 장치의 단면도로서 아래층에 비트 라인 센스 앰프가 배치되고, 위층에 메모리 셀 어레이가 배치될 수 있다.
메모리 셀 어레이 층은 각각이 복수의 메모리 셀을 포함하는 복수의 어레이 매트릭스를 포함할 수 있다. 복수의 어레이 매트릭스 각각은 복수의 셀 비트 라인(GBL)과 복수의 워드 라인(WL)을 포함할 수 있고, 복수의 셀 비트 라인(GBL)과 복수의 워드 라인(WL)이 교차하는 영역들에 메모리 셀들이 배치되어 있을 수 있다. 여기서, 복수의 메모리 셀들은 DRAM과 같은 휘발성 메모리 셀들일 수 있고, PRAM(phase-change RAM), RRAM(resistive RAM) 등과 같은 저항형 메모리 셀들일 수 있고, NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 또는 플래시(flash) 메모리 셀들일 수도 있다. 각각의 메모리 셀은 셀 캐패시터(CC)와 이를 셀 비트 라인(GBL)과 연결 또는 차단하는 트랜지스터를 포함할 수 있고, 트랜지스터는 워드 라인(WL) 신호에 따라 온오프(on/off)되는 채널(21)을 포함할 수 있다. 여기서, 채널(21)은 어레이 매트릭스에 대하여 수직 방향으로 형성되어 있을 수 있고, 채널(21) 아래 쪽의 셀 비트 라인(GBL)과 채널(21) 위 쪽의 셀 캐패시터(CC)를 연결할 수 있다. 채널(21)은 인듐 갈륨 아연 산화물(IGZO; Indium-galium-zinc-oxide)을 포함할 수 있다.
센스 앰프 층은 메모리 셀 어레이 층 아래에 배치되어 있고, 트랜지스터, 배선층(BLP), 트랜지스터와 배선층(BLP) 사이를 연결하는 비아(13)를 포함할 수 있다. 트랜지스터는 소스/드레인(11)과 게이트 전극(12)을 포함할 수 있고, 소스/드레인(11)과 게이트 전극(12)은 절연막에 배치되어 있는 비아(13)를 통해 센스 앰프 층 상부에 배치되어 있는 배선층(BLP)에 연결되어 있을 수 있다. 트랜지스터는 센스 앰프 구성하는 엔모스 트랜지스터와 피모스 트랜지스터를 포함하고, 컬럼 선택부의 컬럼 선택 트랜지스터도 포함할 수 있다. 배선층(BLP)은 도 4에 도시되어 있는 컬럼 선택 라인(CSL1, CSL2) 전원 전압 공급 라인(LA), 접지 전압 공급 라인(LAB), 프리차지/등화 신호 라인(PEQ), 로컬 입출력 라인(LIO), 상보 로컬 입출력 라인(LIOB) 등을 포함할 수 있다.
센스 앰프 층과 메모리 셀 어레이 층 사이에는 층간 절연막들(31, 32)과 비트 라인(BL) 및 상보 비트 라인(BLB)이 배치되어 있을 수 있다. 센스 앰프(BLSA)는 층간 절연막(32)에 배치되어 있는 비아(42)를 통해 비트 라인(BL) 및 상보 비트 라인(BLB)과 연결되어 있을 수 있다. 비트 라인(BL)과 상보 비트 라인(BLB)은 층간 절연막(31)에 배치되어 있는 비아(41)를 통해 셀 비트 라인(GBL)과 연결될 수 있다(BL contact, BLB contact). 여기서, 하나의 센스 앰프(BLSA)에 연결되어 있는 비트 라인(BL)과 상보 비트 라인(BLB)은 이웃하는 두 어레이 매트릭스의 경계 영역에서 양측으로 분리되어 있는 셀 비트 라인(GBL)들과 각각 연결될 수 있다.
이러한 셀 온 페리 구조의 반도체 메모리 장치에서도 비트 라인 센스 앰프의 배치는, 도 1 내지 도 3에 예시되어 있는 바와 동일하게, 컬럼 선택부와 상보 컬럼 선택부를 대응하는 센스 앰프 블록의 양측에 인접하도록 배치함으로써 비트 라인 센스 앰프의 내부 배선 길이를 축소하고, 비트 라인 센스 앰프의 내부에 배치되어야 하는 단위 면적당 배선의 수도 줄일 수 있어서 비트 라인 센스 앰프의 배치를 단순화할 수 있다
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프의 배치도이고, 도 6은 도 5의 비트 라인 센스 앰프의 일부에 대한 좀 더 구체적인 배치도이다.
도 5 및 도 6을 참고하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)과 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8), 복수의 비트 라인(BL0, BL1, BL2, BL3), 복수의 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)을 포함할 수 있다. 이러한 요소들을 포함하는 비트 라인 센스 앰프의 양측에는 메모리 셀 영역(MCA)이 배치될 수 있다. 메모리 셀 영역(MCA)은, 도 5에 도시된 바와 같이, 비트 라인 센스 앰프의 양측에 배치될 수도 있고, 비트 라인 센스 앰프의 일측에만 배치될 수도 있으며, 또는 비트 라인 센스 앰프와 층을 달리하여 중첩하도록 배치될 수도 있다(셀 온 페리 구조).
도 5에는 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)과 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)가 일렬로 배열되어 있는 비트 라인 센스 앰프 열 2개가 도시되어 있으나, 비트 라인 센스 앰프 열은 3개 이상 배치될 수 있다.
복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)은 복수의 비트 라인(BL0, BL1, BL2, BL3) 또는 복수의 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)이 연장되어 있는 방향으로 배열될 수 있고, 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)는 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)의 사이사이에 분산 배치될 수 있다. 도 5의 실시예에서는 상부 메모리 셀 영역(MCA)과 제1 센스 앰프 블록(BLSA1) 사이에 제1 컬럼 선택 트랜지스터(CSL Tr1)와 제2 컬럼 선택 트랜지스터(CSL Tr2)가 배치되어 있고, 제1 센스 앰프 블록(BLSA1)과 제2 센스 앰프 블록(BLSA2) 사이에 제3 컬럼 선택 트랜지스터(CSL Tr3)가 배치되어 있으며, 제2 센스 앰프 블록(BLSA2)과 제3 센스 앰프 블록(BLSA3) 사이에 제4 및 제5 컬럼 선택 트랜지스터(CSL Tr4, CSL Tr5)가 배치되어 있고, 제3 센스 앰프 블록(BLSA3)과 제4 센스 앰프 블록(BLSA4) 사이에 제6 컬럼 선택 트랜지스터(CSL Tr6)가 배치되어 있으며, 제4 센스 앰프 블록(BLSA4)과 하부 메모리 셀 영역(MCA) 사이에 제7 및 제8 컬럼 선택 트랜지스터(CSL Tr7, CSL Tr8)가 배치될 수 있다. 셀 온 페리 구조의 경우, 제1 및 제2 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2)와 제7 및 제8 컬럼 선택 트랜지스터(CSL Tr7, CSL Tr8)는 비트 라인 센스 앰프 열의 양단에 배치되고, 메모리 셀 영역(MCA)은 비트 라인 센스 앰프 열과 층을 달리하여 중첩할 수 있다.
도 5의 실시예에서는 하나의 비트 라인 센스 앰프 열에 4개의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)이 배치되는 것을 예시하였으나, 하나의 비트 라인 센스 앰프 열에 배치되는 센스 앰프 블록의 수는 3개 이하 또는 5개 이상일 수도 있다. 하나의 비트 라인 센스 앰프 열에 포함되는 컬럼 선택 트랜지스터의 수는 하나의 비트 라인 센스 앰프 열에 배치되는 센스 앰프 블록의 수에 맞춰 그 2배의 수로 배치될 수 있다.
복수의 비트 라인(BL0, BL1, BL2, BL3)은 각각 하나의 센스 앰프 블록과 하나의 컬럼 선택 트랜지스터와 연결될 수 있고, 복수의 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)도 각각 하나의 센스 앰프 블록과 하나의 컬럼 선택 트랜지스터와 연결될 수 있다. 구체적으로는, 제1 센스 앰프 블록(BLSA1)과 연결되어 있는 비트 라인(BL0)과 상보 비트 라인(BLB0)은 각각 제2 컬럼 선택 트랜지스터(CSL Tr2)와 제3 컬럼 선택 트랜지스터(CSL Tr3)에 연결될 수 있고, 제2 센스 앰프 블록(BLSA2)과 연결되어 있는 비트 라인(BL2)과 상보 비트 라인(BLB2)은 각각 제1 컬럼 선택 트랜지스터(CSL Tr1)와 제4 컬럼 선택 트랜지스터(CSL Tr4)에 연결될 수 있다. 제3 센스 앰프 블록(BLSA3)과 연결되어 있는 비트 라인(BL1)과 상보 비트 라인(BLB1)은 각각 제5 컬럼 선택 트랜지스터(CSL Tr5)와 제7 컬럼 선택 트랜지스터(CSL Tr7)에 연결될 수 있고, 제4 센스 앰프 블록(BLSA4)과 연결되어 있는 비트 라인(BL3) 및 상보 비트 라인(BLB3)은 각각 제6 컬럼 선택 트랜지스터(CSL Tr6)와 제8 컬럼 선택 트랜지스터(CSL Tr8)에 연결될 수 있다. 상보 비트 라인(BLB0, BLB1, BLB2, BLB3)과 연결되는 컬럼 선택 트랜지스터(CSL Tr3, CSL Tr4, CSL Tr7, CSL Tr8)를 비트 라인(BL0, BL1, BL2, BL3)과 연결되는 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr5, CSL Tr6)와 구분하기 위하여 상보 컬럼 선택 트랜지스터라고 칭할 수 있다.
복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)는 복수의 컬럼 선택 라인과 각각 연결되어 있고, 복수의 컬럼 선택 라인은 대응하는 컬럼 선택 트랜지스터와 적어도 일부가 중첩하는 위치에 배치될 수 있다. 따라서 복수의 컬럼 선택 라인도 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)와 마찬가지로 복수의 센스 앰프 블록(BLSA1, BLSA2, BLSA3, BLSA4)들 사이의 경계 영역에 배치될 수 있다. 복수의 컬럼 선택 트랜지스터(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4, CSL Tr5, CSL Tr6, CSL Tr7, CSL Tr8)는 복수의 컬럼 선택 라인을 통해 전달되는 신호에 응답하여, 비트 라인(BL)과 데이터 입출력 핀(data input/output pin)에 연결되는 로컬(local) 입출력 라인을 연결 또는 분리하거나, 상보 비트 라인(BLB)과 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인(LIOB)을 연결 또는 분리하는 소자로서 각각이 컬럼 선택부 또는 상보 컬럼 선택부의 기능을 할 수 있다. 이하에서는 컬럼 선택 트랜지스터를 컬럼 선택부라고 칭하고, 상보 컬럼 선택 트랜지스터를 상보 컬럼 선택부라고 칭할 수 있다. 그러나 컬럼 선택부와 상보 컬럼 선택부는 트랜지스터 이외의 추가 구성 요소를 포함할 수 있다. 상보 컬럼 선택부에 컬럼 선택 신호를 전달하는 컬럼 선택 라인을 상보 컬럼 선택 라인이라고 구별하여 칭할 수 있다.
도 6에는 도 5의 제1 및 제2 센스 앰프 블록(BLSA1, BLSA2)과 제1 내지 제4 컬럼 선택부(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4)에 대응하는 영역이 도시되어 있다.
각각의 센스 앰프 블록(BLSA1, BLSA2)은 한 쌍의 엔모스 트랜지스터(NMOS)와 한 쌍의 피모스 트랜지스터(PMOS)를 포함할 수 있다. 한 쌍의 엔모스 트랜지스터(NMOS)는 하나의 엔모스 드라이버(NSA)를 구성할 수 있고, 한 쌍의 피모스 트랜지스터(PMOS)는 하나의 피모스 드라이버(PSA)를 구성할 수 있다. 이외에도 각각의 센스 앰프 블록(BLSA1, BLSA2)은 등화부(EQ)와 프리차지부(PCH)를 구성하는 엔모스 트랜지스터들을 포함할 수 있다.
도 6에 도시한 바와 같이, 컬럼 선택부(CSL Tr1, CSL Tr2, CSL Tr3, CSL Tr4)를 대응하는 센스 앰프 블록(BLSA1, BLSA2)의 사이와 양측에 분산 배치함으로써 비트 라인 센스 앰프의 내부 배선 길이를 축소하고, 비트 라인 센스 앰프의 내부에 배치되어야 하는 단위 면적당 배선의 수도 줄일 수 있어서 비트 라인 센스 앰프의 배치를 단순화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
MCA 메모리 셀 영역 BLSA 센스 앰프 블록
BL 비트 라인 BLB 상보 비트 라인
CSL Tr 컬럼 선택 트랜지스터 NMOS 엔모스 트랜지스터
PMOS 피모스 트랜지스터 NSA 엔모스 드라이버
PSA 피모스 드라이버 WL 워드 라인
GBL 셀 비트 라인 BLP 센스 앰프 금속 배선
11 센스 앰프 소스/드레인 12 센스 앰프 게이트
13 센스 앰프 비아 21 메모리 셀 채널
31, 32 층간 절연막 41, 42 비아
CC 셀 커패시터

Claims (20)

  1. 비트 라인 및 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 센스 앰프를 포함하고, 상기 비트 라인 및 상보 비트 라인이 연장되어 있는 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록,
    컬럼 선택 신호에 따라 상기 비트 라인과 로컬 입출력 라인 사이를 연결하는 복수의 컬럼 선택부,
    상기 컬럼 선택 신호에 따라 상기 상보 비트 라인과 상보 로컬 입출력 라인 사이를 연결하는 복수의 상보 컬럼 선택부,
    상기 복수의 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 있는 복수의 컬럼 선택 라인,
    상기 복수의 상보 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제2 방향으로 연장되어 있는 복수의 상보 컬럼 선택 라인
    을 포함하고, 상기 복수의 컬럼 선택부와 상기 복수의 상보 컬럼 선택부는 상기 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록 사이에 분산 배치되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  2. 제1항에서,
    상기 복수의 센스 앰프 블록 각각은 상기 복수의 컬럼 선택부 중 하나 및 상기 복수의 상보 컬럼 선택부 중 하나 사이에 배치되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  3. 제2항에서,
    상기 복수의 센스 앰프 블록 각각에 연결되어 있는 상기 비트 라인 및 상기 상보 비트 라인은 각각의 센스 앰프 블록 양측에 배치되어 있는 상기 컬럼 선택부와 상기 상보 컬럼 선택부에 각각 연결되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  4. 제2항에서,
    상기 복수의 컬럼 선택 라인은 상기 복수의 컬럼 선택부와 적어도 일부가 중첩하고,
    상기 복수의 상보 컬럼 선택 라인은 상기 복수의 상보 컬럼 선택부와 적어도 일부가 중첩하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  5. 제1항에서,
    상기 복수의 센스 앰프 블록은 순차적으로 배열되어 있는 제1 내지 제4 센스 앰프 블록을 포함하고, 상기 복수의 컬럼 선택부는 제1 내지 제4 컬럼 선택부를 포함하며, 상기 복수의 상보 컬럼 선택부는 제1 내지 제4 상보 컬럼 선택부를 포함하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  6. 제5항에서,
    상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부와 상기 제2 컬럼 선택부가 배치되어 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치되어 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제3 상보 컬럼 선택부와 상기 제4 컬럼 선택부가 배치되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  7. 제6항에서,
    상기 제1 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치되어 있고, 상기 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  8. 제5항에서,
    상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부가 배치되어 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치되어 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제4 컬럼 선택부가 배치되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  9. 제8항에서,
    상기 제1 및 제2 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치되어 있고, 상기 제3 및 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  10. 제9항에서,
    상기 제1 컬럼 선택부는 상기 제2 컬럼 선택부와 상기 제1 센스 앰프 블록 사이에 배치되어 있고, 상기 제3 상보 컬럼 선택부는 상기 제4 상보 컬럼 선택부와 상기 제4 센스 앰프 블록 사이에 배치되어 있는 반도체 메모리 장치의 비트 라인 센스 앰프.
  11. 제1항에서,
    상기 복수의 컬럼 선택부와 상기 복수의 상보 컬럼 선택부는 엔모스 트랜지스터인 반도체 메모리 장치의 비트 라인 센스 앰프.
  12. 복수의 메모리 셀이 배열되어 있는 메모리 셀 어레이,
    상기 복수의 메모리 셀에 읽기, 쓰기, 소거 동작을 수행하는 비트 라인 센스 앰프
    를 포함하는 반도체 메모리 장치에서,
    상기 비트 라인 센스 앰프는
    비트 라인 및 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 센스 앰프를 포함하고, 상기 비트 라인 및 상보 비트 라인이 연장되어 있는 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록,
    컬럼 선택 신호에 따라 상기 비트 라인과 로컬 입출력 라인 사이를 연결하는 복수의 컬럼 선택부,
    상기 컬럼 선택 신호에 따라 상기 상보 비트 라인과 상보 로컬 입출력 라인 사이를 연결하는 복수의 상보 컬럼 선택부,
    상기 복수의 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 있는 복수의 컬럼 선택 라인,
    상기 복수의 상보 컬럼 선택부 각각에 상기 컬럼 선택 신호를 전달하고, 상기 제2 방향으로 연장되어 있는 복수의 상보 컬럼 선택 라인
    을 포함하고, 상기 복수의 컬럼 선택부와 상기 복수의 상보 컬럼 선택부는 상기 제1 방향으로 순차적으로 배열되어 있는 복수의 센스 앰프 블록 사이에 분산 배치되어 있는 반도체 메모리 장치.
  13. 제12항에서,
    상기 메모리 셀 어레이는 상기 비트 라인 센스 앰프와 층을 달리하여 상기 비트 라인 센스 앰프와 중첩하도록 배치되어 있는 반도체 메모리 장치.
  14. 제12항에서,
    상기 메모리 셀 어레이는 상기 비트 라인 센스 앰프의 양측에 배치되어 있는 반도체 메모리 장치.
  15. 제12항에서,
    상기 메모리 셀 어레이와 상기 비트 라인 센스 앰프는 오픈 비트 라인 구조로 연결되어 있는 반도체 메모리 장치.
  16. 제12항에서,
    상기 메모리 셀 어레이와 상기 비트 라인 센스 앰프는 폴디드 비트 라인 구조로 연결되어 있는 반도체 메모리 장치.
  17. 제12항에서,
    상기 복수의 센스 앰프 블록은 순차적으로 배열되어 있는 제1 내지 제4 센스 앰프 블록을 포함하고, 상기 복수의 컬럼 선택부는 제1 내지 제4 컬럼 선택부를 포함하며, 상기 복수의 상보 컬럼 선택부는 제1 내지 제4 상보 컬럼 선택부를 포함하고,
    상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부와 상기 제2 컬럼 선택부가 배치되어 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치되어 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제3 상보 컬럼 선택부와 상기 제4 컬럼 선택부가 배치되어 있는 반도체 메모리 장치.
  18. 제17항에서,
    상기 제1 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치되어 있고, 상기 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치되어 있는 반도체 메모리 장치.
  19. 제12항에서,
    상기 복수의 센스 앰프 블록은 순차적으로 배열되어 있는 제1 내지 제4 센스 앰프 블록을 포함하고, 상기 복수의 컬럼 선택부는 제1 내지 제4 컬럼 선택부를 포함하며, 상기 복수의 상보 컬럼 선택부는 제1 내지 제4 상보 컬럼 선택부를 포함하고,
    상기 제1 센스 앰프 블록과 상기 제2 센스 앰프 블록 사이에 상기 제1 상보 컬럼 선택부가 배치되어 있고, 상기 제2 센스 앰프 블록과 상기 제3 센스 앰프 블록 사이에 상기 제2 상보 컬럼 선택부와 상기 제3 컬럼 선택부가 배치되어 있으며, 상기 제3 센스 앰프 블록과 상기 제4 센스 앰프 블록 사이에 상기 제4 컬럼 선택부가 배치되어 있는 반도체 메모리 장치.
  20. 제19항에서,
    상기 제1 및 제2 컬럼 선택부는 상기 제1 센스 앰프 블록을 중심으로 상기 제1 상보 컬럼 선택부 맞은편에 배치되어 있고, 상기 제3 및 제4 상보 컬럼 선택부는 상기 제4 센스 앰프 블록을 중심으로 상기 제4 컬럼 선택부 맞은편에 배치되어 있는 반도체 메모리 장치.
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