CN117935878A - 位线感测放大器和具有其的半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件的位线感测放大器包括：感测放大器块，包括检测并放大位线和互补位线之间的信号差的PMOS驱动器或NMOS驱动器，并在位线延伸的方向上依次排列；列选择单元，根据第一列选择信号连接位线和局部输入/输出线；互补列选择单元，根据第二列选择信号连接互补位线和互补局部输入/输出线；列选择线，将第一列选择信号传输到列选择单元中的每个；以及互补列选择线，将第二列选择信号传输到互补列选择单元中的每个。列选择单元和互补列选择单元可以设置为分布在感测放大器块之间。

Description

位线感测放大器和具有其的半导体存储器件
技术领域
本公开涉及半导体存储器件的位线感测放大器以及包括该位线感测放大器的半导体存储器件，更具体地，涉及其中感测放大器块在位线方向上排列的半导体存储器件的位线感测放大器以及包括该位线感测放大器的半导体存储器件。
背景技术
半导体存储器件(诸如动态随机存取存储器(DRAM))的位线感测放大器是一种电路元件，可检测并放大因存储单元被访问后存储单元和位线之间的电荷共享而出现在位线上的小信号差，是半导体存储器件的操作的重要电路元件。位线感测放大器可以是当从存储单元读取数据时使用的读取电路的一部分。例如，位线感测放大器可以对多个存储单元执行读取、写入和擦除操作。
通常，半导体存储器件的位线的结构包括开放位线结构或折叠位线结构。具有开放位线结构的半导体存储器件包括从位线感测放大器在相反的方向上延伸的位线和互补位线(或反相位线)，具有折叠位线结构的半导体存储器件包括从位线感测放大器在相同的方向上延伸的位线和互补位线。位线和互补位线构成位线对。开放位线结构可以具有比折叠位线结构的特征尺寸更小的特征尺寸，而与开放位线结构相比，折叠位线结构可以提供更好的位线耦合噪声降低。
位线感测放大器可以设置在存储单元区域周围，并可以布置有其中多个感测放大器块在位线或互补位线延伸的方向上排列的结构(在下文称为多堆叠BLSA结构)。具体地，多堆叠BLSA结构可以更适合于单元上外围(COP)结构，在该结构中存储单元形成为在垂直方向上与诸如位线感测放大器的外围驱动电路重叠，并设置在与外围驱动电路的层不同的层处。
发明内容
本公开的实施方式提供一种半导体器件，其简化并增强位线感测放大器的内部布置。
本公开的实施方式提供一种半导体器件，其减小位线感测放大器的内部布线长度。
根据本公开的一实施方式的半导体存储器件的位线感测放大器包括：多个感测放大器块，包括检测并放大位线和互补位线之间的信号差的PMOS驱动器和/或NMOS驱动器，并在位线和互补位线延伸的第一方向上依次排列；多个列选择单元，根据第一列选择信号连接位线和局部输入/输出线；多个互补列选择单元，根据第二列选择信号连接互补位线和互补局部输入/输出线；多条列选择线，将第一列选择信号传输到所述多个列选择单元中的每个，并在与第一方向交叉的第二方向上延伸；以及多条互补列选择线，将第二列选择信号传输到所述多个互补列选择单元中的每个并在第二方向上延伸，其中所述多个列选择单元和所述多个互补列选择单元设置为分布在沿第一方向依次排列的所述多个感测放大器块之间。
所述多个感测放大器块中的每个可以设置在所述多个列选择单元中的一个和所述多个互补列选择单元中的一个之间。
可连接到所述多个感测放大器块中的一个的位线和互补位线可以分别连接到设置在所述多个感测放大器块中的与其连接的所述一个的两侧的所述多个列选择单元中的一个和所述多个互补列选择单元中的一个。
所述多条列选择线的至少一部分可以与所述多个列选择单元重叠，所述多条互补列选择线的至少一部分可以与所述多个互补列选择单元重叠。
所述多个感测放大器块可以包括依次排列的第一至第四感测放大器块，所述多个列选择单元可以包括第一至第四列选择单元，所述多个互补列选择单元可以包括第一至第四互补列选择单元。
第一互补列选择单元和第二列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第三互补列选择单元和第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。
第一列选择单元可以在第一感测放大器块的与第一互补列选择单元相反的一侧，第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。
第一互补列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。
第一列选择单元和第二列选择单元可以设置在第一感测放大器块的与第一互补列选择单元相反的一侧，第三互补列选择单元和第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。
第二列选择单元可以设置在第一列选择单元和第一感测放大器块之间，第三互补列选择单元可以设置在第四互补列选择单元和第四感测放大器块之间。
所述多个列选择单元和所述多个互补列选择单元可以是NMOS晶体管。
根据一实施方式的半导体存储器件包括：存储单元阵列，其中布置多个存储单元；以及位线感测放大器，对所述多个存储单元执行读取、写入和擦除操作，其中位线感测放大器包括：多个感测放大器块，所述多个感测放大器块包括检测并放大位线和互补位线之间的信号差的PMOS驱动器和/或NMOS驱动器，并且在位线和互补位线延伸的第一方向上依次排列；多个列选择单元，根据第一列选择信号连接位线和局部输入/输出线；多个互补列选择单元，根据第二列选择信号连接互补位线和互补局部输入/输出线；多条列选择线，将第一列选择信号传输到所述多个列选择单元中的每个并在与第一方向交叉的第二方向上延伸；以及多条互补列选择线，将第二列选择信号传输到所述多个互补列选择单元中的每个并在第二方向上延伸，所述多个列选择单元和所述多个互补列选择单元设置为分布在沿第一方向依次排列的所述多个感测放大器块之间。
通过将存储单元阵列设置在与位线感测放大器的层不同的层上，存储单元阵列可以设置为与位线感测放大器重叠。
存储单元阵列可以设置在位线感测放大器的任一侧。
存储单元阵列和位线感测放大器可以以开放位线结构连接。
存储单元阵列和位线感测放大器可以以折叠位线结构连接。
所述多个感测放大器块可以包括依次排列的第一至第四感测放大器块，所述多个列选择单元可以包括第一至第四列选择单元，所述多个互补列选择单元可以包括第一至第四互补列选择单元，第一互补列选择单元和第二互补列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第三互补列选择单元和第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。
第一列选择单元可以设置在第一感测放大器块的与第一互补列选择单元相反的一侧，第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。
所述多个感测放大器块可以包括依次排列的第一至第四感测放大器块，所述多个列选择单元可以包括第一至第四列选择单元，所述多个互补列选择单元可以包括第一至第四互补列选择单元，第一互补列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。
第一列选择单元和第二列选择单元可以设置在第一感测放大器块的与第一互补列选择单元相反的一侧，第三互补列选择单元和第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。
根据本公开的一实施方式的半导体存储器件的位线感测放大器可以通过在感测放大器块之间设置列选择单元来简化排列结构。
此外，根据本公开的一实施方式的半导体存储器件的位线感测放大器可以通过在感测放大器块之间设置列选择单元来减小位线感测放大器的内部布线长度。
根据本公开的一实施方式的半导体存储器件的位线感测放大器可以通过在感测放大器块之间设置列选择单元来减少需要设置在位线感测放大器内部的每单位面积的布线的数量。
附图说明
通过参照附图详细描述本公开的实施方式，本公开的以上和其它的方面和特征将变得更加明显，附图中：
图1是根据本公开的一实施方式的半导体存储器件的位线感测放大器的布局图；
图2是图1中的位线感测放大器的一部分的更详细的布局图；
图3是图1的位线感测放大器的电路图；
图4是根据本公开的一实施方式的半导体存储器件的分层截面图；
图5是根据本公开的一实施方式的半导体存储器件的位线感测放大器的布局图；以及
图6是图5中的位线感测放大器的一部分的更详细的布局图。
由于图1-图6中的附图旨在用于说明的目的，所以附图中的元件不一定按比例绘制。例如，为了清楚起见，元件中的一些可能被放大或夸大。
具体实施方式
在下文将参照附图更全面地描述本公开的实施方式。如本领域技术人员将认识到的，所描述的实施方式可以以各种不同的方式修改，而都没有脱离本公开的精神或范围。
附图和描述将被认为在本质上是说明性的，而非限制性的。在整个说明书中，相同的附图标记或字符表示相同的组成元件。
在本说明书中使用的单数形式旨在也包括复数形式，除非上下文另外清楚地指示。
在说明书和权利要求书中，术语“和/或”旨在包括术语“和”和“或”的任何组合，用于其含义和解释。例如，“A和/或B”可以理解为“A、B、或A和B”。
在说明书和权利要求中的短语“……中的至少一个”旨在包括“从……的组中选择的至少一个”的含义，用于其含义和解释。例如，“A和B中的至少一个”可以被理解为表示“A、B、或A和B”。
诸如“第一”、“第二”等的术语可以在本说明书中用来描述各种组成元件，但是这些组成元件不受这些术语的限制。这些术语仅用于将一个元件与另一个区别开。例如，在不脱离实施方式的权利范围的情况下，第一组成元件可以被命名为第二组成元件，并且类似地，第二组成元件也可以被命名为第一组成元件。
当一元件诸如一层、膜、区域或基板被称为在另一元件“上”时，它可以直接在另一元件上，或者中间元件也可以存在于其间。相反，当一元件被称为“直接在”另一元件“上”时，没有中间元件。此外，在整个说明书中，术语在目标元件“上方”应当被理解为定位在目标元件上方或下方，并不一定表示相对于重力的相反方向定位在“上方”。
空间关系术语“在……下方”和“在……上方”可以用于容易地描述一个元件或组成元件与其它组成元件之间的如附图所示的关系。除了附图中示出的方向之外，空间关系术语旨在包括器件在使用或操作中的其它方向。例如，当附图中示出的器件被翻转时，“在”另一器件“下方”的器件可以位于另一器件“上方”。因此，示例性术语“在……下方”可以包括下部位置和上部位置两者。器件也可以在不同的方向上取向，因此空间关系术语可以根据方向被不同地解释。
当一元件(或区域、层、部分等)在说明书中被称为“连接”或“联接”到另一元件时，它被直接设置、连接或联接到上述另一元件，或者居间的元件可以设置在它们之间。
术语“连接到”或“联接到”可以包括物理或电连接或联接。
除非另外地定义，否则本说明书中使用的所有术语(包括技术术语和科学术语)具有与本公开所属的技术领域内的普通技术人员通常理解的相同的含义。还将理解，术语(诸如在常用词典中定义的那些术语)应当被解释为具有与它们在说明书和权利要求的上下文中的含义一致的含义，并且不应被解释为理想化或过于形式化的含义，除非这里明确地如此定义。
图1是根据本公开的一实施方式的半导体存储器件的位线感测放大器的布局图。
参照图1，根据本公开的一实施方式的半导体存储器件的位线感测放大器可以包括多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4、多个列选择单元或列选择晶体管CSLTr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8、多条位线BL0、BL1、BL2和BL3以及多条互补位线BLB0、BLB1、BLB2和BLB3。存储单元区域MCA可以设置在包括这些元件的位线感测放大器的两侧。存储单元区域MCA是指其中形成存储单元的区域，并且如图1所示，可以设置在位线感测放大器的两侧，但是本公开不限于此。例如，存储单元区域MCA可以仅设置在位线感测放大器的一侧，或者可以通过将存储单元区域MCA设置在与位线感测放大器的层不同的层上而设置为与位线感测放大器重叠(外围上单元结构)。例如，存储单元区域MCA可以在垂直方向上与位线感测放大器重叠。
图1示出两列的位线感测放大器，其中所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4以及所述多个列选择单元或列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8设置在一列中，但是本公开不限于此。例如，可以设置三列或更多列的位线感测放大器。
所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4可以沿所述多条位线BL0、BL1、BL2和BL3或所述多条互补位线BLB0、BLB1、BLB2和BLB3延伸的方向排列，并且所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8可以分布在所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4之间。利用这种配置，可以简化和缩短内部布线布置。在图1的实施方式中，第一列选择晶体管CSL Tr1设置在上存储单元区域MCA和第一感测放大器块BLSA1之间，第二列选择晶体管CSL Tr2和第三列选择晶体管CSL Tr3设置在第一感测放大器块BLSA1和第二感测放大器块BLSA2之间，第四列选择晶体管CSL Tr4和第五列选择晶体管CSL Tr5设置在第二感测放大器块BLSA2和第三感测放大器块BLSA3之间，第六列选择晶体管CSL Tr6和第七列选择晶体管CSL Tr7设置在第三感测放大器块BLSA3和第四感测放大器块BLSA4之间，第八列选择晶体管CSL Tr8设置在第四感测放大器块BLSA4和下存储单元区域MCA之间，然而本公开不限于此。例如，可以不同地修改所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4以及所述多个列选择晶体管CSLTr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8的布置。在外围上单元结构的情况下，第一列选择晶体管CSL Tr1和第八列选择晶体管CSL Tr8可以设置在位线感测放大器列的两端，存储单元区域MCA可以在不同的层上与位线感测放大器列重叠。在这种情况下，位线感测放大器可以用作外围驱动电路，存储单元可以设置在位线感测放大器上方。
在图1的实施方式中，四个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4被描述为设置到一个位线感测放大器列，但是本公开不限于此。例如，设置到一个位线感测放大器列的感测放大器块的数量可以是三个或更少，或者五个或更多。包括在一个位线感测放大器列中的列选择晶体管的数量可以根据设置到一个位线感测放大器列的感测放大器块的数量而加倍。
所述多条位线BL0、BL1、BL2和BL3中的每条可以连接到一个感测放大器块和一个列选择晶体管，所述多条互补位线BLB0、BLB1、BLB2和BLB3中的每条也可以连接到一个感测放大器块和一个列选择晶体管。连接到一个感测放大器块的位线和互补位线可以分别连接到设置在相应感测放大器块的两侧的列选择晶体管。例如，连接到第一感测放大器块BLSA1的位线BL0和互补位线BLB0可以分别连接到设置在第一感测放大器块BLSA1的两侧的第一列选择晶体管CSL Tr1和第二列选择晶体管CSL Tr2，连接到第二感测放大器块BLSA2的位线BL2和互补位线BLB2可以分别连接到设置在第二感测放大器块BLSA2的两侧的第三列选择晶体管CSL Tr3和第四列选择晶体管CSL Tr4。此外，连接到第三感测放大器块BLSA3的位线BL1和互补位线BLB1可以分别连接到设置在第三感测放大器块BLSA3的两侧的第五列选择晶体管CSL Tr5和第六列选择晶体管CSL Tr6，连接到第四感测放大器块BLSA4的位线BL3和互补位线BLB3可以分别连接到设置在第四感测放大器块BLSA4的两侧的第七列选择晶体管CSL Tr7和第八列选择晶体管CSL Tr8。连接到互补位线BLB0、BLB1、BLB2和BLB3的列选择晶体管CSL Tr2、CSL Tr4、CSL Tr6和CSL Tr8可以被称为互补列选择晶体管以区别于连接到位线BL0、BL1、BL2和BL3的列选择晶体管CSL Tr1、CSL Tr3、CSL Tr5和CSL Tr7。
所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8可以连接到多条列选择线(见图3的CSL1)和多条互补列选择线(见图3的CSL2)，所述多条列选择线可以设置在其至少一部分与相应的列选择晶体管重叠的位置上，所述多条互补列选择线可以设置在其至少一部分与相应的互补列选择晶体管重叠的位置上。此外，与所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSLTr6、CSL Tr7和CSL Tr8一样，所述多条列选择线也可以设置在所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4之间的边界区域上。所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8是响应于通过多条列选择线传输的信号而连接或断开连接到位线BL和数据输入/输出引脚的局部输入/输出线LIO或者连接或断开连接到互补位线BLB和数据输入/输出引脚的互补局部输入/输出线LIOB的元件，从而分别用作列选择单元或互补列选择单元。例如，第一列选择晶体管CSL Tr1可以是连接或断开连接到位线BL和数据输入/输出引脚的局部输入/输出线LIO的元件，而第二列选择晶体管CSL Tr2可以是响应于通过多条列选择线传输的信号而连接或断开连接到互补位线BLB和数据输入/输出引脚的互补局部输入/输出线LIOB的元件。
在下文，列选择晶体管可以被称为列选择单元，互补列选择晶体管可以被称为互补列选择单元。然而，列选择单元和互补列选择单元可以包括除了晶体管之外的附加组成元件。将列选择信号传输到互补列选择单元的列选择线可以被区分并称为互补列选择线。换句话说，多个列选择单元可以根据第一列选择信号连接(或断开)位线BL和局部输入/输出线LIO，多个互补列选择单元可以根据第二列选择信号连接(或断开)互补位线BLB和互补局部输入/输出线LIBO。此外，将第一列选择信号传输到多个列选择单元中的每个的所述多条列选择线(见图3的CSL1)可以在与位线BL延伸的方向交叉的方向上延伸，将第二列选择信号传输到多个互补列选择单元中的每个的所述多条互补列选择线(见图3的CSL2)可以在与互补位线BLB延伸的方向交叉的方向上延伸。
在图1中，第一至第四列选择单元可以被限定为分别包括列选择晶体管CSL Tr1、CSL Tr3、CSL Tr5和CSL Tr7，第一至第四互补列选择单元可以被限定为分别包括列选择晶体管CSL Tr2、CSL Tr4、CSL Tr6和CSL Tr8。第一互补列选择单元(包括CSL Tr2)和第二列选择单元(包括CSL Tr3)可以设置在第一感测放大器块BLSA1和第二感测放大器块BLSA2之间，第二互补列选择单元(包括CSL Tr4)和第三列选择单元(包括CSL Tr5)可以设置在第二感测放大器块BLSA2和第三感测放大器块BLSA3之间，第三互补列选择单元(包括CSL Tr6)和第四列选择单元(包括CSL Tr7)可以设置在第三感测放大器块BLSA3和第四感测放大器块BLSA4之间。第一列选择单元(包括CSL Tr1)可以设置在第一感测放大器块BLSA1的与第一互补列选择单元(包括CSL Tr2)相反的一侧，第四互补列选择单元(包括CSL Tr8)可以设置在第四感测放大器块BLSA4的与第四列选择单元(包括CSL Tr7)相反的一侧。
图2是图1中的位线感测放大器的一部分的更详细的布局图，图3是图1的位线感测放大器的电路图。
图2示出对应于图1的第一感测放大器块BLSA1和第二感测放大器块BLSA2以及第一至第四列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3和CSL Tr4的区域。
第一感测放大器块BLSA1和第二感测放大器块BLSA2中的每个可以包括一对n沟道金属氧化物半导体(NMOS)晶体管NMOS和一对p沟道金属氧化物半导体(PMOS)晶体管PMOS。一对NMOS晶体管NMOS可以构成一个NMOS驱动器NSA，一对PMOS晶体管PMOS可以构成一个PMOS驱动器PSA。此外，第一感测放大器块BLSA1和第二感测放大器块BLSA2中的每个可以包括构成均衡器单元EQ和预充电单元PCH的NMOS晶体管。
如图2所示，通过将列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3和CSL Tr4设置为与相应的感测放大器块BLSA1和BLSA2的两侧相邻，可以减小位线感测放大器的内部布线长度并可以简化位线感测放大器的内部布置。相反，如果所述多个列选择晶体管CSL Tr1、CSLTr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8设置在包括所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4的多堆叠结构的两个端侧，则位线感测放大器的内部布线布置可能复杂化并很长。
参照图3，位线感测放大器可以包括在与位线BL或互补位线BLB的延伸方向正交的方向上排列的多个感测放大器区域SA1-SAn。每个感测放大器区域SA1-SAn可以包括至少一个NMOS驱动器NSA和一个PMOS驱动器PSA。
NMOS驱动器NSA可以包括一对NMOS晶体管，PMOS驱动器PSA可以包括一对PMOS晶体管。第一感测放大器区域SA1可以包括列选择单元CSL Tr1、PMOS驱动器PSA、NMOS驱动器NSA、均衡器单元EQ、预充电单元PCH和互补列选择单元CSL Tr2。例如，参照图1至图3，第一感测放大器区域SA1可以指包括第一感测放大器块BLSA1以及在其两侧的列选择单元CSLTr1和互补列选择单元CSL Tr2的区域。存储单元区域MCA可以连接到第一感测放大器区域SA1的列选择单元CSL Tr1。第一感测放大器区域SA1可以被重复以包括包含第二感测放大器块BLSA2和在其两侧的列选择单元CSL Tr3和互补列选择单元CSL Tr4的区域。重复的第一感测放大器区域的列选择单元CSL Tr3可以连接到第一感测放大器区域SA1的互补列选择单元CSL Tr2。
列选择单元CSL Tr1响应于通过列选择线CSL1传输的信号而连接或断开连接到位线BL和数据输入/输出引脚的局部输入/输出线LIO。列选择单元CSL Tr1可以包括NMOS晶体管。例如，列选择单元CSL Tr1可以是NMOS晶体管。
PMOS驱动器PSA响应于通过电源电压供给线LA传输的电源电压而感测并放大位线BL和互补位线BLB之间的信号差。PMOS驱动器PSA可以包括PMOS晶体管PMOS。
NMOS驱动器NSA响应于通过接地电压供给线LAB传输的接地电压而检测并放大位线BL和互补位线BLB之间的信号差。NMOS驱动器NSA可以包括NMOS晶体管NMOS。
均衡器单元EQ响应于通过预充电/均衡信号线PEQ传输的信号来均衡位线BL的电压和互补位线BLB的电压。均衡器单元EQ可以包括NMOS晶体管。
预充电单元PCH响应于通过预充电/均衡信号线PEQ传输的信号而将位线BL的电压和互补位线BLB的电压预充电到预充电电压(即，电源电压电平的一半(VDD/2))。预充电单元PCH可以包括NMOS晶体管。预充电电压通过预充电电压线VBL提供。
互补列选择单元CSL Tr2响应于通过互补列选择线CSL2传输的信号而连接或断开连接到互补位线BLB和数据输入/输出引脚的互补局部输入/输出线LIOB。互补列选择单元CSL Tr2可以包括NMOS晶体管。例如，互补列选择单元CSL Tr2可以是NMOS晶体管。
第二至第n感测放大器块SA2-SAn可以包括与第一感测放大器块SA1的组成元件相同的组成元件。
在图1中示出其中第一至第n感测放大器块SA1-SAn重复4次并在位线BL或互补位线BLB延伸的方向(图3中的水平方向)上设置(多堆叠)的实施方式。第一至第n感测放大器块SA1-SAn在位线BL或互补位线BLB延伸的方向上重复的次数(多堆叠的数量)可以是三次或更少，或者五次或更多。例如，第一感测放大器块BLSA1可以重复4次以包括如图1所示的第一至第四感测放大器块BLSA1、BLSA2、BLSA3和BLSA4，或者可以重复3次或更少，或者5次或更多。
此结构的位线感测放大器可以应用于开放位线结构或折叠位线结构。例如，存储单元阵列和位线感测放大器可以以开放位线结构或折叠位线结构连接。此外，它可以应用于外围上单元(COP)结构的半导体存储器件，其中通过将存储单元设置在与诸如位线感测放大器的外围驱动电路的层不同的层上，存储单元形成为在垂直方向上重叠。
图4是根据本公开的一实施方式的半导体存储器件的分层截面图。
图4是外围上单元结构的半导体存储器件的截面图，其中位线感测放大器可以设置在下层处，存储单元阵列可以设置在上层处。或者，存储单元阵列可以设置在位线感测放大器的任一侧。
存储单元阵列层可以包括多个阵列矩阵，每个阵列矩阵包括多个存储单元。所述多个阵列矩阵中的每个可以包括多条单元位线GBL和多条字线WL，存储单元可以设置在所述多条单元位线GBL和所述多条字线WL交叉的区域中。这里，所述多个存储单元可以是易失性存储单元，诸如动态随机存取存储器(DRAM)、电阻存储单元(诸如相变RAM(PRAM)和电阻RAM(RRAM))、纳米浮置栅极存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)或闪存单元(flash)。每个存储单元可以包括单元电容器CC和将单元电容器CC与单元位线GBL连接或断开的晶体管，并且该晶体管可以包括根据字线WL信号导通/截止的沟道21。这里，沟道21可以形成在相对于阵列矩阵的垂直方向上，并可以连接在沟道21下方的单元位线GBL和在沟道21上方的单元电容器CC。沟道21可以包括铟镓锌氧化物(IGZO；铟镓锌氧化物)。位线感测放大器可以对所述多个存储单元执行读取、写入和擦除操作。
感测放大器层可以设置在存储单元阵列层下方，并可以包括晶体管、布线层BLP以及连接在晶体管和布线层BLP之间的通路13。晶体管可以包括源极/漏极11和栅电极12，源极/漏极11和栅电极12可以通过设置在绝缘层中的通路13连接到设置在感测放大器层上的布线层BLP。晶体管包括构成感测放大器的NMOS晶体管和PMOS晶体管，并且还可以包括列选择单元的列选择晶体管。布线层BLP可以包括在图3和图4中示出的列选择线CSL1和CSL2、电源电压供给线LA、接地电压供给线LAB、预充电/均衡信号线PEQ、局部输入/输出线LIO、互补局部输入/输出线LIOB。
层间绝缘层31和32以及位线BL和互补位线BLB可以设置在感测放大器层和存储单元阵列层之间。感测放大器(或感测放大器块)BLSA可以通过设置在层间绝缘层32中的通路42连接到位线BL和互补位线BLB中的每个。位线BL和互补位线BLB可以每个通过设置在层间绝缘层31中的通路41(例如BL接触、BLB接触)连接到单元位线GBL。这里，连接到一个感测放大器BLSA(或感测放大器块)的位线BL和互补位线BLB可以分别连接到在两个相邻的阵列矩阵的边界区域中在两侧分开的单元位线GBL。
在此外围上单元结构半导体存储器件中，对于位线感测放大器的布置，如图1至图3所示，通过将列选择单元(例如图1的CSL Tr1)和互补列选择单元(例如图1的CSL Tr2)设置为与相应的感测放大器块(例如图1的BLSA1)的两侧相邻，可以减小位线感测放大器的内部布线长度，可以减少需要设置在位线感测放大器内部的每单位面积的导线数量，从而简化位线感测放大器的布置。
图5是根据本公开的一实施方式的半导体存储器件的位线感测放大器的布局图，图6是图5中的位线感测放大器的一部分的更详细的布局图。
参照图5和图6，根据本公开的一实施方式的半导体存储器件的位线感测放大器可以包括多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4和多个列选择晶体管CSL Tr1、CSLTr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8、多条位线BL0、BL1、BL2和BL3以及多条互补位线BLB0、BLB1、BLB2和BLB3。存储单元区域MCA可以设置在包括这些元件的位线感测放大器的两侧。如图5所示，存储单元区域MCA可以设置在位线感测放大器的两侧，但是本公开不限于此。例如，存储单元区域MCA可以仅设置在位线感测放大器的一侧，或者它可以设置为在与位线感测放大器的层不同的层上与位线感测放大器重叠(外围上单元结构)。
图5示出两个位线感测放大器列，其中多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4以及多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSLTr7和CSL Tr8排列在一列中，但是本公开不限于此。例如，可以设置三个或更多个位线感测放大器列。
所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4可以在所述多条位线BL0、BL1、BL2和BL3或所述多条互补位线BLB0、BLB1、BLB2和BLB3延伸的方向上排列，所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8可以设置为分布在所述多个感测放大器BLSA1、BLSA2、BLSA3和BLSA4之间。利用这种配置，可以简化并缩短内部布线布置。如果所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSLTr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8不设置为分布在所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4之间，而是设置在包括所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4的多堆叠结构的两个端侧，则位线感测放大器的内部布线布置可能复杂化并很长。在图5的实施方式中，第一列选择晶体管CSL Tr1和第二列选择晶体管CSL Tr2可以设置在上存储单元区域MCA和第一感测放大器块BLSA1之间，第三列选择晶体管CSL Tr3可以设置在第一感测放大器块BLSA1和第二感测放大器块BLSA2之间，第四列选择晶体管CSL Tr4和第五列选择晶体管CSL Tr5可以设置在第二感测放大器块BLSA2和第三感测放大器块BLSA3之间，第六列选择晶体管CSL Tr6可以设置在第三感测放大器块BLSA3和第四感测放大器块BLSA4之间，第七列选择晶体管CSL Tr7和第八列选择晶体管CSL Tr8可以设置在第四感测放大器块BLSA4和下存储单元区域MCA之间。在外围上单元结构的情况下，第一列选择晶体管CSL Tr1和第二列选择晶体管CSL Tr2以及第七列选择晶体管CSL Tr7和第八列选择晶体管CSL Tr8可以设置在位线感测放大器列的两端，存储单元区域MCA可以在与位线感测放大器列的层不同的层上与位线感测放大器列重叠。
在图5的实施方式中，四个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4被描述为设置到一个位线感测放大器列，但是本公开不限于此。例如，设置到一个位线感测放大器列的感测放大器块的数量可以是三个或更少，或者五个或更多。包括在一个位线感测放大器列中的列选择晶体管的数量可以根据设置到一个位线感测放大器列的感测放大器块的数量而加倍。
所述多条位线BL0、BL1、BL2和BL3中的每条可以连接到一个感测放大器块和一个列选择晶体管，所述多条互补位线BLB0、BLB1、BLB2和BLB3中的每条也可以连接到一个感测放大器块和一个列选择晶体管。例如，连接到第一感测放大器块BLSA1的位线BL0和互补位线BLB0可以分别连接到第二列选择晶体管CSL Tr2和第三列选择晶体管CSL Tr3，连接到第二感测放大器块BLSA2的位线BL2和互补位线BLB2可以分别连接到第一列选择晶体管CSLTr1和第四列选择晶体管CSL Tr4。连接到第三感测放大器块BLSA3的位线BL1和互补位线BLB1可以分别连接到第五列选择晶体管CSL Tr5和第七列选择晶体管CSL Tr7，连接到第四感测放大器块BLSA4的位线BL3和互补位线BLB3可以分别连接到第六列选择晶体管CSL Tr6和第八列选择晶体管CSL Tr8。连接到互补位线BLB0、BLB1、BLB2和BLB3的列选择晶体管CSLTr3、CSL Tr4、CSL Tr7和CSL Tr8可以被称为互补列选择晶体管，以区别于连接到位线BL0、BL1、BL2和BL3的列选择晶体管CSL Tr1、CSL Tr2、CSL Tr5和CSL Tr6。
所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8可以分别连接到多条列选择线(见图3的CSL1和CSL2)，所述多条列选择线可以设置在其至少一部分与相应的列选择晶体管重叠的位置。因此，与所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSL Tr6、CSL Tr7和CSL Tr8一样，所述多条列选择线也可以设置在所述多个感测放大器块BLSA1、BLSA2、BLSA3和BLSA4之间的边界区域中。所述多个列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3、CSL Tr4、CSL Tr5、CSLTr6、CSL Tr7和CSL Tr8是响应于通过所述多条列选择线传输的信号而连接或断开连接到位线BL和数据输入/输出引脚的局部输入/输出线LIO、或者连接或断开连接到互补位线BLB和数据输入/输出引脚的互补局部输入/输出线LIOB的元件，从而分别用作列选择单元或互补列选择单元。例如，第二列选择晶体管CSL Tr2可以是连接或断开连接到位线BL0和数据输入/输出引脚的局部输入/输出线LIO的元件，而第三列选择晶体管CSL Tr3可以是响应于通过多条列选择线传输的信号而连接或断开连接到互补位线BLB0和数据输入/输出引脚的互补局部输入/输出线LIOB的元件。
在下文，列选择晶体管可以被称为列选择单元，互补列选择晶体管可以被称为互补列选择单元。然而，列选择单元和互补列选择单元可以包括除了晶体管之外的附加组成元件。将列选择信号传输到互补列选择单元的列选择线可以被区分并称为互补列选择线。换句话说，多个列选择单元可以根据第一列选择信号连接(或断开)位线BL和局部输入/输出线LIO，并且多个互补列选择单元可以根据第二列选择信号连接(或断开)互补位线BLB和互补局部输入/输出线LIBO。此外，将第一列选择信号传输到多个列选择单元中的每个的所述多条列选择线(见图3的CSL1)可以在与位线BL延伸的方向交叉的方向上延伸，并且将第二列选择信号传输到多个互补列选择单元中的每个的所述多条互补列选择线(见图3的CSL2)可以在与互补位线BLB延伸的方向交叉的方向上延伸。
在图5中，第一至第四列选择单元可以被限定为分别包括列选择晶体管CSL Tr1、CSL Tr2、CSL Tr5和CSL Tr6，第一至第四互补列选择单元可以被限定为分别包括列选择晶体管CSL Tr3、CSL Tr4、CSL Tr7和CSL Tr8。第一互补列选择单元(包括CSL Tr3)可以设置在第一感测放大器块BLSA1和第二感测放大器块BLSA2之间，第二互补列选择单元(包括CSLTr4)和第三列选择单元(包括CSL Tr5)可以设置在第二感测放大器块BLSA2和第三感测放大器块BLSA3之间，第四列选择单元(包括CSL Tr6)可以设置在第三感测放大器块BLSA3和第四感测放大器块BLSA4之间。第一和第二列选择单元(包括CSL Tr1和CSL Tr2)可以设置在第一感测放大器块BLSA1的与第一互补列选择单元(包括CSL Tr3)相反的一侧，第三和第四互补列选择单元(包括CSL Tr7和CSL Tr8)可以设置在第四感测放大器块BLSA4的与第四列选择单元(包括CSL Tr6)相反的一侧。第二列选择单元(包括CSL Tr2)可以设置在第一列选择单元(包括CSL Tr1)和第一感测放大器块BLSA1之间，第三互补列选择单元(包括CSLTr7)可以设置在第四互补列选择单元(包括CSL Tr8)和第四感测放大器块BLSA4之间。
图6示出与图5的第一感测放大器块BLSA1和第二感测放大器块BLSA2以及第一至第四列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3和CSL Tr4对应的区域。
第一感测放大器块BLSA1和第二感测放大器块BLSA2中的每个可以包括一对NMOS晶体管NMOS和一对PMOS晶体管PMOS。一对NMOS晶体管NMOS可以构成一个NMOS驱动器NSA，一对PMOS晶体管PMOS可以构成一个PMOS驱动器PSA。此外，第一感测放大器块BLSA1和第二感测放大器块BLSA2中的每个可以包括均衡器单元EQ和构成预充电单元PCH的NMOS晶体管。
如图6所示，通过将列选择晶体管CSL Tr1、CSL Tr2、CSL Tr3和CSL Tr4设置为分布在相应的感测放大器块BLSA1和BLSA2之间和两侧，可以减小位线感测放大器的内部布线长度，并可以减少需要设置在位线感测放大器内部的每单位面积的布线的数量，从而简化位线感测放大器的布置。
在总结详细描述时，本领域技术人员将理解，可以对优选的实施方式进行多种变化和修改，而没有背离如由所附权利要求限定的本公开的精神和范围。因此，本公开的所公开的优选实施方式仅以一般性和描述性的含义使用，而不是为了限制的目的。
本申请要求于2022年10月25日在韩国知识产权局提交的韩国专利申请第10-2022-0138737号的优先权以及权益，其内容通过引用整体地结合于此。

Claims (20)

1.一种半导体存储器件的位线感测放大器，包括：
多个感测放大器块，包括检测并放大位线和互补位线之间的信号差的PMOS驱动器和/或NMOS驱动器，并在所述位线和所述互补位线延伸的第一方向上依次排列；
多个列选择单元，根据第一列选择信号连接所述位线和局部输入/输出线；
多个互补列选择单元，根据第二列选择信号连接所述互补位线和互补局部输入/输出线；
多条列选择线，将所述第一列选择信号传输到所述多个列选择单元中的每个，并在与所述第一方向交叉的第二方向上延伸；以及
多条互补列选择线，将所述第二列选择信号传输到所述多个互补列选择单元中的每个，并在所述第二方向上延伸，
其中所述多个列选择单元和所述多个互补列选择单元设置为分布在沿所述第一方向依次排列的所述多个感测放大器块之间。
2.根据权利要求1所述的半导体存储器件的位线感测放大器，其中
所述多个感测放大器块中的每个设置在所述多个列选择单元中的一个和所述多个互补列选择单元中的一个之间。
3.根据权利要求2所述的半导体存储器件的位线感测放大器，其中
连接到所述多个感测放大器块中的一个的所述位线和所述互补位线分别连接到设置在所述多个感测放大器块中的与其连接的所述一个的两侧的所述多个列选择单元中的一个和所述多个互补列选择单元中的一个。
4.根据权利要求2所述的半导体存储器件的位线感测放大器，其中
所述多条列选择线的至少一部分与所述多个列选择单元重叠，以及
所述多条互补列选择线的至少一部分与所述多个互补列选择单元重叠。
5.根据权利要求1所述的半导体存储器件的位线感测放大器，其中
所述多个感测放大器块包括依次排列的第一感测放大器块、第二感测放大器块、第三感测放大器块和第四感测放大器块，所述多个列选择单元包括第一列选择单元、第二列选择单元、第三列选择单元和第四列选择单元，所述多个互补列选择单元包括第一互补列选择单元、第二互补列选择单元、第三互补列选择单元和第四互补列选择单元。
6.根据权利要求5所述的半导体存储器件的位线感测放大器，其中
所述第一互补列选择单元和所述第二列选择单元设置在所述第一感测放大器块和所述第二感测放大器块之间，所述第二互补列选择单元和所述第三列选择单元设置在所述第二感测放大器块和所述第三感测放大器块之间，所述第三互补列选择单元和所述第四列选择单元设置在所述第三感测放大器块和所述第四感测放大器块之间。
7.根据权利要求6所述的半导体存储器件的位线感测放大器，其中
所述第一列选择单元设置在所述第一感测放大器块的与所述第一互补列选择单元相反的一侧，所述第四互补列选择单元设置在所述第四感测放大器块的与所述第四列选择单元相反的一侧。
8.根据权利要求5所述的半导体存储器件的位线感测放大器，其中
所述第一互补列选择单元设置在所述第一感测放大器块和所述第二感测放大器块之间，所述第二互补列选择单元和所述第三列选择单元设置在所述第二感测放大器块和所述第三感测放大器块之间，所述第四列选择单元设置在所述第三感测放大器块和所述第四感测放大器块之间。
9.根据权利要求8所述的半导体存储器件的位线感测放大器，其中
所述第一列选择单元和所述第二列选择单元设置在所述第一感测放大器块的与所述第一互补列选择单元相反的一侧，所述第三互补列选择单元和所述第四互补列选择单元设置在所述第四感测放大器块的与所述第四列选择单元相反的一侧。
10.根据权利要求9所述的半导体存储器件的位线感测放大器，其中
所述第二列选择单元设置在所述第一列选择单元和所述第一感测放大器块之间，所述第三互补列选择单元设置在所述第四互补列选择单元和所述第四感测放大器块之间。
11.根据权利要求1所述的半导体存储器件的位线感测放大器，其中
所述多个列选择单元和所述多个互补列选择单元是NMOS晶体管。
12.一种半导体存储器件，包括：
存储单元阵列，其中布置多个存储单元；和
位线感测放大器，对所述多个存储单元执行读取、写入和擦除操作，
其中所述位线感测放大器包括：
多个感测放大器块，包括检测并放大位线和互补位线之间的信号差的PMOS驱动器和/或NMOS驱动器，并且在所述位线和所述互补位线延伸的第一方向上依次排列；
多个列选择单元，根据第一列选择信号连接所述位线和局部输入/输出线；
多个互补列选择单元，根据第二列选择信号连接所述互补位线和互补局部输入/输出线；
多条列选择线，将所述第一列选择信号传输到所述多个列选择单元中的每个，并在与所述第一方向交叉的第二方向上延伸；以及
多条互补列选择线，将所述第二列选择信号传输到所述多个互补列选择单元中的每个，并在所述第二方向上延伸，以及
所述多个列选择单元和所述多个互补列选择单元设置为分布在沿所述第一方向依次排列的所述多个感测放大器块之间。
13.根据权利要求12所述的半导体存储器件，其中
通过将所述存储单元阵列设置在与所述位线感测放大器的层不同的层上，所述存储单元阵列设置为与所述位线感测放大器重叠。
14.根据权利要求12所述的半导体存储器件，其中
所述存储单元阵列设置在所述位线感测放大器的任一侧。
15.根据权利要求12所述的半导体存储器件，其中
所述存储单元阵列和所述位线感测放大器以开放位线结构连接。
16.根据权利要求12所述的半导体存储器件，其中
所述存储单元阵列和所述位线感测放大器以折叠位线结构连接。
17.根据权利要求12所述的半导体存储器件，其中
所述多个感测放大器块包括依次排列的第一感测放大器块、第二感测放大器块、第三感测放大器块和第四感测放大器块，所述多个列选择单元包括第一列选择单元、第二列选择单元、第三列选择单元和第四列选择单元，所述多个互补列选择单元包括第一互补列选择单元、第二互补列选择单元、第三互补列选择单元和第四互补列选择单元，以及
所述第一互补列选择单元和所述第二列选择单元设置在所述第一感测放大器块和所述第二感测放大器块之间，所述第二互补列选择单元和所述第三列选择单元设置在所述第二感测放大器块和所述第三感测放大器块之间，所述第三互补列选择单元和所述第四列选择单元设置在所述第三感测放大器块和所述第四感测放大器块之间。
18.根据权利要求17所述的半导体存储器件，其中
所述第一列选择单元设置在所述第一感测放大器块的与所述第一互补列选择单元相反的一侧，所述第四互补列选择单元设置在所述第四感测放大器块的与所述第四列选择单元相反的一侧。
19.根据权利要求12所述的半导体存储器件，其中
所述多个感测放大器块包括依次排列的第一感测放大器块、第二感测放大器块、第三感测放大器块和第四感测放大器块，所述多个列选择单元包括第一列选择单元、第二列选择单元、第三列选择单元和第四列选择单元，所述多个互补列选择单元包括第一互补列选择单元、第二互补列选择单元、第三互补列选择单元和第四互补列选择单元，以及
所述第一互补列选择单元设置在所述第一感测放大器块和所述第二感测放大器块之间，所述第二互补列选择单元和所述第三列选择单元设置在所述第二感测放大器块和所述第三感测放大器块之间，所述第四列选择单元设置在所述第三感测放大器块和所述第四感测放大器块之间。
20.根据权利要求19所述的半导体存储器件，其中
所述第一列选择单元和所述第二列选择单元设置在所述第一感测放大器块的与所述第一互补列选择单元相反的一侧，所述第三互补列选择单元和所述第四互补列选择单元设置在所述第四感测放大器块的与所述第四列选择单元相反的一侧。
CN202311322614.7A 2022-10-25 2023-10-12 位线感测放大器和具有其的半导体存储器件 Pending CN117935878A (zh)

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