CN100468739C - 具有分层结构的位线的半导体装置 - Google Patents

具有分层结构的位线的半导体装置 Download PDF

Info

Publication number
CN100468739C
CN100468739C CNB2005100847184A CN200510084718A CN100468739C CN 100468739 C CN100468739 C CN 100468739C CN B2005100847184 A CNB2005100847184 A CN B2005100847184A CN 200510084718 A CN200510084718 A CN 200510084718A CN 100468739 C CN100468739 C CN 100468739C
Authority
CN
China
Prior art keywords
bit line
switching transistor
local bitline
transistor
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100847184A
Other languages
English (en)
Other versions
CN1722440A (zh
Inventor
武山泰久
平林修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1722440A publication Critical patent/CN1722440A/zh
Application granted granted Critical
Publication of CN100468739C publication Critical patent/CN100468739C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明揭示一种具有包含上层分层的位线和下层分层的位线的分层结构的位线的半导体装置，该装置具备：连接所述下层分层的位线的至少1个存储单元阵列、以及使所述下层分层的位线与所述上层分层的位线连接用的，具有NMOS开关晶体管和PMOS开关晶体管的选择传输门。该装置还将所述选择传输门配置为，其所述NMOS开关晶体管及所述PMOS开关晶体管以沿列方向夹着所述至少1个存储单元阵列的状态配置在相反的两侧。

Description

具有分层结构的位线的半导体装置
相关申请的交叉参考
本发明申请是依据2004年7月14日提交的日本专利申请No.2004-207811涉及的全部内容的申请，并主张优先权益。
技术领域
本发明涉及半导体装置。更详细地说是涉及具有分层的位线的半导体存储器的布局方法。
背景技术
最近，随着在半导体存储器中金属氧化半导体(以下称为“MOS”)晶体管尺寸的缩小，来自位线的泄漏电流增大的问题日益突出。因此采用以下对策，即在对位线进行分层、读写时，通过缩小电连接在1根位线上的存储单元的数量范围，降低来自位线的泄漏电流(参考例如日本特开平7-326186号公报)。另外，一旦对位线进行分层，则位线的电容量降低，因此具有存储器的存取时间快的优点。
但是，一旦对位线进行分层，则需要有选择地使分层的位线相互连接用的选择传输门。因此产生整个布局面积的缩小率相对于MOS晶体管的缩小率减小的问题。
以下对位线的分层进行具体说明。通常将位线分层为：通过整个1个纵列地被配置，与读出放大器连接的全局位线、以及配置在每一个存储单元阵列的局部位线。上述全局位线与上述局部位线通过根据地址选择信号导通的选择传输门连接。上述选择传输门由一对MOS晶体管(NMOS开关晶体管和PMOS开关晶体管)组成。NMOS开关晶体管是在将数据写入存储单元时，将低电位(基准电位)可靠地传输到该存储单元所需要的。PMOS开关晶体管是在从存储单元读出数据时，读出位线在电源电位附近的细微的电位变化所需要的。
上述局部位线和上述全局位线通常是由全局位线在上层，局部位线在下层的不同分层的金属配线形成。另外，按照存储单元的大小，在上述局部位线与上述全局位线之间形成相当狭小的间隔。
在形成上述位线分层结构的情况下，使存储单元在半导体衬底上的存储单元阵列区域形成。构成选择传输门的PMOS开关晶体管在半导体衬底上的N阱区域形成。构成选择传输门的NMOS开关晶体管在半导体衬底的P阱区域形成。
即选择传输门由NMOS开关晶体管和PMOS开关晶体管组成。因此需要将各区域划分，使NMOS开关晶体管在P阱区域形成，PMOS开关晶体管在N阱区域形成。这时，为了使NMOS开关晶体管与PMOS开关晶体管之间电气绝缘，需要在P阱区域及N阱区域的各个边界到在P阱区域或者N阱区域上形成的MOS晶体管的终端之间保持某一程度的距离。使NMOS开关晶体管与PMOS开关晶体管绝缘所需要的距离，对于构成存储器的MOS晶体管的尺寸逐年的缩小，已经不太能够缩小。因此，随着MOS晶体管尺寸的缩小，形成NMOS开关晶体管和PMOS开关晶体管所需要的P阱区域及N阱区域的面积相对变大。其结果是，与MOS晶体管尺寸的缩小率相比，总布局面积的缩小率变小。
另外，使构成选择传输门的NMOS开关晶体管及PMOS开关晶体管在不同的阱区域形成的情况下，通常依次将P阱区域或者N阱区域配置在存储单元阵列的单侧。即分别将P阱区域和N阱区域的一方配置在靠近存储单元阵列的一侧，将P阱区域和N阱区域的另一方配置在远离存储单元阵列的一侧。在这种情况下，将局部位线和全局位线并行地设置在靠近存储单元阵列一侧配置的MOS开关晶体管的上方。因此，使该MOS开关晶体管的源极/漏极与上层的全局位线连接时，必需使下层的局部位线不成为障碍。即在迫切需要扩大位线的间隔的情况下，总布局面积显著增大。
这样，在已有技术中，存在着总布局面积受到阱区域的面积和位线间隔的限制，而与MOS晶体管的尺寸的缩小率无关的问题。
发明内容
本发明的第1方面提供一种具有包含上层分层的位线和多条下层分层的位线的分层结构的位线的半导体装置，该装置具备：分别连接所述多条下层分层的位线的多个存储单元阵列；以及使所述多条下层分层的位线分别与所述上层分层的位线连接用的，具有NMOS开关晶体管和PMOS开关晶体管的多个选择传输门；以及连接所述上层分层的位线的读出放大器，所述多个选择传输门中的每一个选择传输门的所述NMOS开关晶体管以及所述PMOS开关晶体管以沿列方向夹着所述存储单元阵列的状态配置在相反的两侧，将所述多个选择传输门中的每一个选择传输门的所述PMOS开关晶体管配置在靠近所述读出放大器的一侧。
本发明的第2方面提供一种半导体装置，该装置具备：至少在列方向上设置的多个存储单元阵列；具有包含分别与所述多个存储单元阵列连接的多条局部位线和共同连接所述多条局部位线的，比所述多条局部位线高层次的上层分层的1条全局位线的分层结构的位线；分别设置在所述1条全局位线与所述多条局部位线之间且将所述多条局部位线的任意1条与所述1条全局位线连接用的，具有NMOS开关晶体管及PMOS开关晶体管的多个选择传输门；以及连接所述全局位线的读出放大器，所述选择传输门中的每一个选择传输门的所述NMOS开关晶体管及所述PMOS开关晶体管以沿列方向夹着分别对应的存储单元阵列的状态配置在相反的两侧，将所述多个选择传输门中的每一个选择传输门的所述PMOS开关晶体管配置在靠近所述读出放大器的一侧。
本发明的第3方面提供一种半导体装置，该装置具备：分别设置在列方向和行方向上的多个存储单元阵列；分别连接所述多个存储单元阵列的多条局部位线；设置在每个所述列方向上且共同连接所述多条局部位线的，位于比所述多条局部位线上层的分层的1条全局位线；分别设置在所述1条全局位线与所述多条局部位线之间且使所述多条局部位线的任意1条与所述1条全局位线连接用的，具有NMOS开关晶体管和PMOS开关晶体管的多个选择传输门，将选择1个存储单元阵列用的地址选择信号输入到所述NMOS开关晶体管和PMOS开关晶体管的各个栅极；以及连接所述全局位线的读出放大器，所述多个选择传输门，其所述NMOS开关晶体管及所述PMOS开关晶体管中的任意1个沿着列方向配置在分别对应的存储单元阵列一侧，将其任意另一个配置在另一侧，将所述多个选择传输门中的每一个选择传输门的所述PMOS开关晶体管配置在靠近所述读出放大器的一侧。
附图说明
图1是本发明的实施方式1的具有分层的位线的半导体存储器的电路结构图。
图2是图1中所示的半导体存储器的概略布局图。
图3是图1中所示的半导体存储器的布局的一例的部分透视的平面图。
图4是对图1中所示的半导体存储器的布局的另一例进行部分透视的平面图。
图5是本发明实施方式2的具有分层位线的半导体存储器的电路结构图。
图6是图5中所示的半导体存储器的概略布局图。
具体实施方式
实施方式1
图1示出本发明实施方式1的具有分层的位线的半导体存储器的电路结构。而且，这里以静态随机存取存储器(以下称为“SRAM”)为例，示出1纵列份额的结构。
图1中，沿列向将多个存储单元阵列11配置在半导体衬底(后文阐述)上。将规定个数的存储单元(CELL)13设置在各个存储单元阵列11上。另外，分别将局部位线对LBL、LBLB连接到各个存储单元阵列11。局部位线对LBL、LBLB是在各个存储单元13之间读写单元数据用的位线。
上述局部位线对LBL、LBLB分别通过选择传输门15a、15b共同连接到全局位线对GBL、GBLB。全局位线对GBL、GBLB是在每个纵列上设置的位线。通过列选择电路17a、17b，将各纵列的全局位线对GBL、GBLB共同连接到读出放大器(S/A)19。上述局部位线对LBL、LBLB以及上述全局位线对GBL、GBLB，全局位线对GBL、GBLB利用上层的不同分层的金属配线并行设置，局部位线对LBL、LBLB利用下层的不同分层的金属配线并行设置。
上述选择传输门15a由NMOS开关晶体管SN a和PMOS开关晶体管SP a组成。上述选择传输门15b由NMOS开关晶体管SN b和PMOS开关晶体管SP b组成。选择传输门15a、15b根据提供给NMOS开关晶体管SN a、SN b以及PMOS开关晶体管SP a、SP b的各栅极的地址选择信号导通或不导通。例如，若激活地址选择信号XA、/XA，则与该地址选择信号XA、/XA对应的选择传输门15a、15b则处于导通状态。以此使与该地址选择信号XA、/XA对应的存储单元阵列11的局部位线对LBL、LBLB与全局位线对GBL、GBLB电连接。同样，若激活地址选择信号XB、/XB，则与该地址选择信号XB、/XB对应的选择传输门15a、15b则处于导通状态。以此使与该地址选择信号XB、/XB对应的存储单元阵列11的局部位线对LBL、LBLB与全局位线对GBL、GBLB电连接。
本实施方式的情况下，分别将构成各选择传输门15a、15b的NMOS开关晶体管SN a、SN b配置在存储单元阵列11的一侧，将构成各选择传输门15a、15b的PMOS开关晶体管SP a、SP b配置在存储单元阵列11的另一侧。
更具体地说是通过构成选择传输门15a的NMOS开关晶体管SN a分别将各局部位线LBL的一端共同连接到全局位线GBL。通过构成选择传输门15a的PMOS开关晶体管SP a分别将各局部位线LBL的另一端共同连接到全局位线GBL。另一方面，通过构成选择传输门15b的NMOS开关晶体管SN b分别将各局部位线LBLB的一端共同连接到全局位线GBLB。通过构成选择传输门15b的PMOS开关晶体管SP b分别将各局部位线LBLB的另一端共同连接到全局位线GBLB。
而且分别将PMOS负载晶体管对LLP连接到上述局部位线LBL、LBLB。将负载控制信号LOAD输入各PMOS负载晶体管对LLP的栅极。而且，分别将各PMOS负载晶体管对LLP的源极/漏极中的一个连接到上述局部位线LBL、LBLB。分别将各PMOS负载晶体管对LLP的源极/漏极中的另一个连接到电源供给线上。这样，使各PMOS负载晶体管对LLP在读出上述存储单元13的单元数据之前将各局部位线对LBL、LBLB充电到电源电位。
与此对应，分别将PMOS负载晶体管对GLP连接到上述局部位线GBL、GBLB。将负载控制信号LOAD输入各PMOS负载晶体管对GLP的栅极。而且，分别各PMOS负载晶体管对GLP的源极/漏极中的一个连接到上述局部位线GBL、GBLB，分别将各PMOS负载晶体管对GLP的源极/漏极中的另一个连接到电源供给线上。以此使各PMOS负载晶体管对GLP在读出上述存储单元13的单元数据之前将各自的局部位线对GBL、GBLB充电到电源电位。
再者，实际半导体存储器中，将图1所示的1列份额的结构设置接近行方向，形成具有多个纵列的结构。
图2示出图1中所示的半导体存储器的概略布局。如图2所示，沿列方向有选择地将多个存储单元阵列区域1a设置在半导体衬底1的表面部。在多个存储单元阵列区域1a的相互之间，分别将P阱区域1b设置在各个存储单元阵列1a的一侧。分别将N阱区域1c设置在各存储单元阵列1a的另一侧。
在这样的构成中，上述存储单元阵列11形成于存储器阵列区域1a内。又使构成上述选择传输门15a、15b的NMOS开关晶体管SN a、SN b在P阱区域1b内形成。另一方面，使构成上述选择传输门15a、15b的PMOS开关晶体管SP a、SP b在N阱区域1c内形成。同样，使上述PMOS负载晶体管对LLP在N槽1c内形成。但是，形成上述PMOS负载晶体管对GLP的N阱区域在图2中未示出。
图3具体示出上述构成的半导体存储器的布局方法。而且，这里以1列份额的构成中的与1个存储单元阵列11对应的部分为例(参考例如图1(A))示出。另外，省略该部分(A)的存储单元阵列11的布局。
即在图3中，使成为有效区域(N导电型)的第1、第2扩散区域21、22在P阱区域1b的表面部形成。上述第1扩散层区域21具有成为源极/漏极的扩散层区域21a、21b。另外，通过栅极绝缘膜23a将由多晶硅构成的栅极24a设置在上述第1扩散层21a、21b相互对应的上述第1扩散层区域21的上部。在与上述局部位线对LBL、LBLB以及上述全局位线对GBL、GBLB并行的方向上设置该栅极24a。这样形成构成上述选择传输门15a的上述NMOS开关晶体管SN a。
还有，通过接触层25a分别将第1层金属配线26a、26a连接到上述扩散层21a、21b。通过接触层27a将作为第2层(下层)的金属配线的局部位线LBL的一端连接到上述第1层的金属配线26a、26a中的与上述扩散层21a对应的上述第1层金属配线26a。另一方面，通过接触层27a将第2层的金属配线28a连接到与上述扩散层21b对应的上述第1层的金属配线26a。通过接触层29a将作为第3层(上层)的金属配线的全局位线GBL连接到该第2层的金属配线28a。
同样，所述第2扩散层区域22具有成为源极/漏极的扩散层22a、22b。另外，通过栅极(gate)绝缘膜23b将由多晶硅构成的栅极24b设置在上述扩散层22a、22b相互对应的上述第2扩散层区域22的上部。在与上述局部位线对LBL、LBLB以及上述全局位线对GBL、GBLB并行的方向上设置上述栅极24b。这样形成构成上述选择传输门15b的上述NMOS开关晶体管SN b。
还有，通过接触层25b分别将第1层的金属配线26b、26b连接到上述扩散层22a、22b。通过接触层27b将作为第2层(下层)的金属配线的局部位线LBLB的一端连接到上述第1层的金属配线26b、26b中的与上述扩散层22a对应的上述第1层金属配线26b。另一方面，通过接触层27b将第2层的金属配线28b连接到与上述扩散层22b对应的上述第1层的金属配线26b。通过接触层29b将作为第3层(上层)的金属配线的全局位线GBLB连接到该第2层的金属配线28b。
另外，将地址选择信号线26c设置在上述第1、第2扩散层区域21、22和上述存储单元阵列11的相反一侧的上述P阱区域1b的端部之间。利用第1层金属配线在与上述栅极24a、24b垂直的方向上设置该地址选择信号线26c。然后，分别通过接触层25c、25c将上述地址选择信号线26c共同连接到上述栅极24a、24b。这样，将地址选择信号XB提供给上述选择传输门15a、15b的上述NMOS开关晶体管SN a、SN b的各个栅极。
与此相对，在N阱区域1c形成上述选择传输门15a、15b的PMOS开关晶体管SP a、SP b以及上述PMOS负载晶体管对LLP。也就是使成为有效区域(P导电型)的第1～第4扩散区域31、32、41、42在上述N阱区域1c的表面部形成。上述第1扩散层区域31具有成为源极/漏极的扩散层区域31a、31b。另外，通过栅极绝缘膜33a将由多晶硅构成的栅极34a设置在上述扩散层31a、31b相互对应的上述第1扩散层区域31的上部。在与上述局部位线对LBL、LBLB以及上述全局位线对GBL、GBLB并行的方向上设置上述栅极34a。这样，形成构成上述选择传输门15a的上述PMOS开关晶体管SP a。
还有，通过接触层35a分别将第1层的金属配线36a、36a连接到上述扩散层31a、31b。通过接触层37a将作为第2层(下层)的金属配线的局部位线LBL的另一端连接到上述第1层的金属配线36a、36a中的与上述扩散层31a对应的上述第1层金属配线36a。另一方面，通过接触层37a将第2层的金属配线38a连接到与上述扩散层31b对应的上述第1层的金属配线36a。通过接触层39a将作为第3层(上层)的金属配线的全局位线GBL连接到该第2层的金属配线38a。
同样，所述第2扩散层区域32具有成为源极/漏极的扩散层32a、32b。另外，通过栅极绝缘膜33b将由多晶硅构成的栅极34b设置在上述扩散层32a、32b相互对应的上述第2扩散层区域32b的上部。在与上述局部位线对LBL、LBLB以及上述全局位线对GBL、GBLB并行的方向上设置上述栅极34b。这样，形成构成上述选择传输门15b的上述PMOS开关晶体管SP b。
还有，通过接触层35b分别将第1层的金属配线36b、36b连接到上述扩散层32a、32b。通过接触层37b将作为第2层(下层)的金属配线的局部位线LBLB的另一端连接到上述第1层的金属配线36b、36b中的与上述扩散层32a对应的上述第1层金属配线36b。另一方面，通过接触层37b将第2层的金属配线38b连接到与上述扩散层32b对应的上述第1层的金属配线36b。通过接触层39b将作为第3层(上层)的金属配线的全局位线GBLB连接到该第2层的金属配线38b。
另外，将地址选择信号线36c设置在上述第1、第2扩散层区域31、32和上述存储单元阵列11的相反一侧的上述N阱区域1c的端部之间。利用第1层金属配线在与上述栅极34a、34b垂直的方向上设置所述地址选择信号线36c。然后，分别通过接触层35c、35c将上述地址选择信号线36c共同连接到上述栅极34a、34b。这样，将地址选择信号/XB提供给上述选择传输门15a、15b的上述PMOS开关晶体管SP a、SP b的各个栅极。
另一方面，在上述第1、第2扩散层区域31、32与上述存储单元阵列11侧的上述N阱区域1c的端部之间，设置上述第3、第4扩散层区域41、42。所述第3扩散层区域41具有成为源极/漏极的扩散层41a、41b。另外，通过漏极绝缘膜43b将由多晶硅构成的栅极44a设置在上述扩散层41a、41b相互对应的上述第3扩散层区域41的上部。同样，所述第4扩散层区域42具有成为源极/漏极的扩散层42a、42b。另外，通过漏极绝缘膜43b将由多晶硅组成的栅极44b设置在上述扩散层41a、41b相互对应的上述第4扩散层区域42的上部。在与上述局部位线对LBL、LBLB以及上述全局位线对GBL、GBLB并行的方向上设置各栅极44a、44b。这样，构成上述PMOS负载晶体管对LLP。
还有，通过接触层45a将第1层的金属配线46a连接到上述扩散层41a。通过接触层47a将作为第2层(下层)的金属配线的局部位线LBL连接到该第1层的金属配线46a。另一方面，通过接触层45b将第1层的金属配线46b连接到上述扩散层42a。通过接触层47b将作为第2层(下层)的金属配线的局部位线LBLB连接到该第1层金属配线46b。另一方面，分别将由第1层金属配线构成的电源供给线46c共同连接到上述扩散层41b、42b。
另外，在上述第3、第4扩散层区域41、42与上述存储单元阵列11侧的上述N阱区域1c的端部之间设置负载控制信号线46d。该负载控制信号线46d利用第1层金属配线配设在与上述栅极44a、44b垂直的方向上。然后，分别通过接触层45d、45d，将上述负载控制信号线46d共同连接到上述栅极44a、44b。这样，将负载控制信号LOAD提供给上述PMOS负载晶体管对LLP的各个栅极。
在采用这样的构成的情况下，构成选择传输门15a、15b的NMOS开关晶体管SN a、SN b以及PMOS开关晶体管SP a、SP b的源极/漏极的一端分别成为局部位线LBL、LBLB的终端。因此，不将全局位线对GBL、GBLB和局部位线LBL、LBLB设置在NMOS开关晶体管SN a、SN b以及PMOS开关晶体管SP a、SPb的上方。所以，分别使作为上层金属配线的全局位线对GBL、GBLB与NMOS开关晶体管SN a、SN b以及PMOS开关晶体管SP a、SP b的源极/漏极的一端连接时，可以避免作为下层金属配线的局部位线对LBL、LBLB成为障碍。因此，容易进行配线，无需确保可靠地使全局位线对GBL、GBLB与局部位线LBL、LBLB接触用的多余的面积。其结果是，可以谋求提高位线的配线布局的效率，从而可以防止布局面积的增大。
再者，1列份额的构成中，在读出单元数据时，读出在离读出放大器19最远的存储单元阵列11内的存储单元13的单元数据最需要时间。因此离读出放大器19最远的存储单元阵列11的选择传输门15a、15b在该存储单元阵列11的靠近读出放大器19的一侧配置PMOS开关晶体管SP a、SP b。构成选择传输门15a、15b的NMOS开关晶体管SN a、SN b及PMOS开关晶体管SP a、SP b中的PMOS开关晶体管SP a、SP b，在读出单元数据时担负更重要的作用。因此，通过将PMOS开关晶体管SP a、SP b配置在靠近的读出放大器19的一侧，可以缩短读出来自存储单元13的存储单元数据时所需要的时间。
另外，如图3所示，上述实施方式1中对形成分别在存储单元11的相反一侧的P阱区域1b的端部与扩散层区域21、22之间设置地址选择信号线26c、以及在存储单元11的相反一侧的N阱区域1c的端部与扩散层区域31、32之间设置地址选择信号线36c的结构的情况进行了说明。但并非局限于此，也可以是形成分别在存储单元11一侧的P阱区域1b的端部与扩散层区域21、22之间设置地址选择信号线26c，以及在存储单元11一侧的N阱区域1c的端部与扩散层区域31、32之间设置地址选择信号线36c的结构，如图4所示。
实施方式2
图5示出本发明的实施方式2的具有分层位线的半导体存储器的电路结构。而且，这里以SRAM为例，示出1列份额的结构。另外，对与图1相同的部分标注相同的符号，省略详细说明。
本实施方式中，在例如1列份额的结构中，将每个存储单元阵列11上设置的各选择传输门15a、15b配置成使PMOS开关晶体管SP a、SP b之间、或者NMOS开关晶体管SN a、SN b之间相互邻接。
图6表示图5中所示的半导体存储器的概略布局。如图6所示，沿纵向有选择地将多个存储单元阵列区域1a设置在半导体衬底1的表面部。然后，在多个存储单元阵列区域1a的相互之间，将P阱区域1b设置在例如1个存储单元阵列1a的一侧。另外，将N阱区域1c设置在该存储单元阵列1a的另一侧。与此对应，将N阱区域1c设置在与上述1个存储单元阵列区域1a邻接的例如另一个存储单元阵列区域1a的一侧。又将P阱区域1c设置在该存储单元阵列区域1a的另一侧。也就是分别邻接地交替配置与各存储单元阵列区域1a对应的N阱区域1c以及P阱区域1b。
在采用这样的构成的情况下，可以分别将邻接的选择传输门15a、15b的各PMOS开关晶体管SP a、SP b以及NMOS开关晶体管SN a、SN b靠近配置。即分别将邻接的择传输栅极15a、15b的各PMOS开关晶体管SP a、SP b配置在同一N阱区域1c、将各NMOS开关晶体管SN a、SN b配置在同一P阱区域。这样，如实施方式1的情况那样，可以缩小整个布局的面积，无需使N阱区域1c与P阱区域1b之间、以及NMOS开关晶体管SN a、SN b与PMOS开关晶体管SP a、SP b之间电绝缘相应需要的面积。
再者，本实施方式中，离读出放大器19最远的存储单元阵列11的选择传输门15a、15b最好将PMOS开关晶体管SP a、SP b配置在其存储单元阵列11的靠近读出放大器19的一侧。
另外，在第1、第2实施方式中，以多个列上共同设置读出放大器作为具有分层的位线的半导体存储器的情况为例进行了说明。但并非局限于此，也可以在例如每个列上设置读出放大器所形成的结构的半导体存储器以及将读出放大器仅设置在全局位线对GBL、GBLB的一个上而形成的所谓单端构造的半导体存储器上使用。
又，预充电电位也可以是例如VDD/2、VSS等电源电位以外的电位。尤其是预充电电位选择为VSS的情况下，负载晶体管最好是NMOS型。另外，最好是将NMOS开关晶体管配置在靠近读出放大器的一侧。
另外，半导体存储器并非局限于SRAM，动态随机存取存储器(DRAM)等具有分层的位线的各种半导体存储器也同样适用
本发明容易在对已有技术添加附加优点和修正之后产生。因此，本发明其实施方式范围广泛，并非局限于特殊细节和在这里示出和描述的具有代表性的具体实施方式。
根据以上所述，在不脱离权利要求书及其等价技术规定的本发明的总发明思想的精神和范围的情况下可以有各种变化。

Claims (14)

1.一种半导体装置，具有包含上层分层的位线和多条下层分层的位线的分层结构的位线，其特征在于，
具备分别连接所述多条下层分层的位线的多个存储单元阵列；
使所述多条下层分层的位线分别与所述上层分层的位线连接用的，具有NMOS开关晶体管和PMOS开关晶体管的多个选择传输门；以及
连接所述上层分层的位线的读出放大器，
所述多个选择传输门中的每一个的所述NMOS开关晶体管以及所述PMOS开关晶体管以沿所述上层分层的位线方向夹着所述存储单元阵列的状态配置在相反的两侧，
将所述多个选择传输门中的每一个的所述PMOS开关晶体管配置在靠近所述读出放大器的一侧。
2.如权利要求1所述的半导体装置，其特征在于，
将选择所述至少1个存储器单元阵列用的地址选择信号输入到所述NMOS开关晶体管以及所述PMOS开关晶体管的各自的栅极。
3.如权利要求1所述的半导体装置，其特征在于，
所述下层分层的位线的一端利用所述NMOS开关晶体管形成终端，所述下层分层的位线的另一端利用PMOS开关晶体管形成终端。
4.如权利要求1所述的半导体装置，其特征在于，
分别将控制下层分层的位线的电位以及所述上层分层的位线的电位用的PMOS负载晶体管连接于所述下层分层的位线以及所述上层分层的位线。
5.一种半导体装置，其特征在于，具备
至少在列方向上设置的多个存储单元阵列；
具有包含分别与所述多个存储单元阵列连接的多条局部位线和共同连接所述多条局部位线的且比所述多条局部位线高层次的上层分层的1条全局位线的分层结构的位线；
分别设置在所述1条全局位线与所述多条局部位线之间、且将所述多条局部位线的任意1条与所述1条全局位线连接用的，具有NMOS开关晶体管及PMOS开关晶体管的多个选择传输门；以及
连接所述全局位线的读出放大器，
所述多个选择传输门中的每一个的所述NMOS开关晶体管及所述PMOS开关晶体管以沿列方向夹着分别对应的存储单元阵列的状态配置在相反的两侧，
将所述多个选择传输门中的每一个的所述PMOS开关晶体管配置在靠近所述读出放大器的一侧。
6.如权利要求5所述的半导体装置，其特征在于，
将选择1个存储器单元阵列用的地址选择信号输入到所述NMOS开关晶体管及所述PMOS开关晶体管的各自的栅极上。
7.如权利要求5所述的半导体装置，其特征在于，
所述多条局部位线的一端利用所述NMOS开关晶体管形成终端，所述多条局部位线的另一端利用PMOS开关晶体管形成终端。
8.如权利要求5所述的半导体装置，其特征在于，
在形成所述PMOS开关晶体管的N阱区域中，分别形成使控制所述多条局部位线的电位用的PMOS负载晶体管。
9.如权利要求5所述的半导体装置，其特征在于，
在同一P阱区域形成所述一个选择传输门的所述NMOS开关晶体管及所述另一个选择传输门的所述NMOS开关晶体管，
在同一N阱区域形成所述一个选择传输门的所述PMOS开关晶体管及所述另一个选择传输门的所述PMOS开关晶体管。
10.如权利要求9所述的半导体装置，其特征在于，
所述同一N阱区域中还形成分别控制所述下层分层的多条局部位线的电位用的PMOS负载晶体管。
11.一种半导体装置，其特征在于，具备
分别设置在列方向和行方向上的多个存储单元阵列；
分别连接所述多个存储单元阵列的多条局部位线；
设置在每个所述列方向上且共同连接所述多条局部位线的，位于比所述多条局部位线上层的分层的1条全局位线；
分别设置在所述1条全局位线与所述多条局部位线之间、且使所述多条局部位线的任意1条与所述1条全局位线连接用的，具有NMOS开关晶体管和PMOS开关晶体管的多个选择传输门，将选择1个存储单元阵列用的地址选择信号输入到所述NMOS开关晶体管和PMOS开关晶体管的各个栅极；以及
连接所述全局位线的读出放大器，
所述多个选择传输门，其所述NMOS开关晶体管及所述PMOS开关晶体管中的任意1个沿着列方向配置在分别对应的存储单元阵列一侧，将任意另一个配置在另一侧，
将所述多个选择传输门中的每一个选择传输门的所述PMOS开关晶体管配置在靠近所述读出放大器的一侧。
12.如权利要求11所述的半导体装置，其特征在于，
所述多条局部位线的一端利用所述NMOS开关晶体管形成终端，所述多个局部位线的另一端利用PMOS开关晶体管形成终端。
13.如权利要求11所述的半导体装置，其特征在于，
在同一P阱区域形成所述一个选择传输门的所述NMOS开关晶体管及所述另一个选择传输门的所述NMOS开关晶体管，在同一N阱区域形成所述一个选择传输门的所述PMOS开关晶体管及所述另一个选择传输门的所述PMOS开关晶体管。
14.如权利要求13所述的半导体装置，其特征在于，
在所述同一N阱区域还形成分别将所述多条局部位线的电位提高到规定电位用的PMOS负载晶体管。
CNB2005100847184A 2004-07-14 2005-07-12 具有分层结构的位线的半导体装置 Expired - Fee Related CN100468739C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004207811A JP4149969B2 (ja) 2004-07-14 2004-07-14 半導体装置
JP2004207811 2004-07-14

Publications (2)

Publication Number Publication Date
CN1722440A CN1722440A (zh) 2006-01-18
CN100468739C true CN100468739C (zh) 2009-03-11

Family

ID=35732010

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100847184A Expired - Fee Related CN100468739C (zh) 2004-07-14 2005-07-12 具有分层结构的位线的半导体装置

Country Status (3)

Country Link
US (1) US7259977B2 (zh)
JP (1) JP4149969B2 (zh)
CN (1) CN100468739C (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4868934B2 (ja) * 2006-05-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20080031029A1 (en) * 2006-08-05 2008-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device with split bit-line structure
KR101129147B1 (ko) 2006-12-15 2012-03-27 후지쯔 세미컨덕터 가부시키가이샤 컴파일드 메모리, ａｓｉｃ 칩 및 컴파일드 메모리의 레이아웃 방법
US7460423B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation Hierarchical 2T-DRAM with self-timed sensing
US7499312B2 (en) * 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
US7919805B1 (en) * 2007-05-25 2011-04-05 National Semiconductor Corporation Non-volatile memory cell with two capacitors and one PNP transistor and a method of forming such a cell in a 1-poly SOI technology
JP2009116994A (ja) * 2007-11-08 2009-05-28 Toshiba Corp 半導体記憶装置
CN101930795B (zh) * 2009-06-25 2014-04-16 上海华虹宏力半导体制造有限公司 位线预处理存储装置及方法
JP5642983B2 (ja) 2010-03-11 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013030525A (ja) * 2011-07-27 2013-02-07 Toshiba Corp 不揮発性半導体記憶装置
JP5998458B2 (ja) * 2011-11-15 2016-09-28 セイコーエプソン株式会社 画素回路、電気光学装置、および電子機器
JP5703200B2 (ja) * 2011-12-01 2015-04-15 株式会社東芝 半導体記憶装置
JP2013232264A (ja) * 2012-04-27 2013-11-14 Toshiba Corp 半導体記憶装置及びその読み出し方法
US9171631B2 (en) 2012-04-23 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method for controlling the same
GB201609704D0 (en) 2016-06-03 2016-07-20 Surecore Ltd Memory unit
JP2018137027A (ja) * 2017-02-23 2018-08-30 ソニーセミコンダクタソリューションズ株式会社 記憶装置
US10867113B2 (en) * 2018-09-06 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Transmission gate structure, layout, methods, and system
US11521676B2 (en) * 2020-04-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with asymmetric interconnection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724292A (en) * 1996-06-18 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Static Semiconductor memory device
CN1490820A (zh) * 2002-09-11 2004-04-21 ��ʽ���綫֥ 半导体存储器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3393923B2 (ja) 1994-06-01 2003-04-07 三菱電機株式会社 半導体記憶装置
JP2757849B2 (ja) * 1996-01-25 1998-05-25 日本電気株式会社 半導体記憶装置
JP3579205B2 (ja) * 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
JP2002032985A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体記憶装置
JP3860403B2 (ja) * 2000-09-25 2006-12-20 株式会社東芝 半導体メモリ装置
JP2004213829A (ja) * 2003-01-08 2004-07-29 Renesas Technology Corp 半導体記憶装置
US7085178B1 (en) * 2005-01-27 2006-08-01 Sun Microsystems, Inc. Low-power memory write circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724292A (en) * 1996-06-18 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Static Semiconductor memory device
CN1490820A (zh) * 2002-09-11 2004-04-21 ��ʽ���綫֥ 半导体存储器件

Also Published As

Publication number Publication date
JP4149969B2 (ja) 2008-09-17
JP2006032577A (ja) 2006-02-02
US20060023553A1 (en) 2006-02-02
CN1722440A (zh) 2006-01-18
US7259977B2 (en) 2007-08-21

Similar Documents

Publication Publication Date Title
CN100468739C (zh) 具有分层结构的位线的半导体装置
US8611122B2 (en) Semiconductor memory device having vertical transistors
US10395736B2 (en) Resistive random access memory device
KR100423896B1 (ko) 축소가능한 2개의 트랜지스터 기억 소자
JP4660564B2 (ja) 半導体記憶装置
US7453716B2 (en) Semiconductor memory device with stacked control transistors
US6535451B2 (en) Semiconductor memory
JP5666108B2 (ja) 半導体装置及びこれを備えるシステム
CN110931058B (zh) 具有puc结构的存储器件
KR101195803B1 (ko) 비트선이 계층화된 반도체 장치 및 이를 포함하는 시스템
US7692957B2 (en) Phase change memory device with ensured sensing margin and method of manufacturing the same
US20060120138A1 (en) Semiconductor memory with volatile and non-volatile memory cells
TW202101451A (zh) 半導體記憶體
KR100258345B1 (ko) 파워라인의 배치구조를 개선한 반도체 메모리 장치
KR100801710B1 (ko) 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리시스템.
US6984859B2 (en) Semiconductor memory device with static memory cells
US4115871A (en) MOS random memory array
JP2002217385A (ja) 半導体集積回路装置
US20230337418A1 (en) Memory core circuit having cell on periphery structure and memory device including the same
US20240096403A1 (en) Memory core circuits having cell-on-periphery structures and memory devices including the same
TW202414405A (zh) 具有周邊胞元結構的記憶體核心電路和包括其的記憶體裝置
JPH02146769A (ja) 配線構造を有する半導体記憶装置
KR20050106281A (ko) 반도체 메모리 장치의 컬럼 선택 라인 구조체

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090311

Termination date: 20160712

CF01 Termination of patent right due to non-payment of annual fee