JP2018137027A - 記憶装置 - Google Patents
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Abstract
【課題】セルサイズを小さくすることができる記憶装置を得る。
【解決手段】本開示の記憶装置は、それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能な第1のトランジスタおよび第2のトランジスタと、第1の信号線と、第2の信号線と、オン状態になることにより、第1の信号線と第1のトランジスタの第1の拡散層とを接続する第1のスイッチトランジスタと、オン状態になることにより、第1のトランジスタの第2の拡散層と第2のトランジスタの第1の拡散層とを接続する第2のスイッチトランジスタと、オン状態になることにより、第2のトランジスタの第2の拡散層と第2の信号線とを接続する第3のスイッチトランジスタとを備える。
【選択図】図2
【解決手段】本開示の記憶装置は、それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能な第1のトランジスタおよび第2のトランジスタと、第1の信号線と、第2の信号線と、オン状態になることにより、第1の信号線と第1のトランジスタの第1の拡散層とを接続する第1のスイッチトランジスタと、オン状態になることにより、第1のトランジスタの第2の拡散層と第2のトランジスタの第1の拡散層とを接続する第2のスイッチトランジスタと、オン状態になることにより、第2のトランジスタの第2の拡散層と第2の信号線とを接続する第3のスイッチトランジスタとを備える。
【選択図】図2
Description
本開示は、情報を記憶する記憶装置に関する。
不揮発性半導体メモリでは、しばしば、強誘電体の自発分極特性を利用して情報を記憶可能な強誘電体ゲートトランジスタが用いられる。例えば、特許文献1には、2つのMOS(Metal Oxide Semiconductor)トランジスタおよび強誘電体ゲートトランジスタを有するメモリセルを備えた記憶装置が開示されている。
ところで、記憶装置では、メモリセルのセルサイズが小さいことが望まれており、さらなるセルサイズの縮小が期待されている。
セルサイズを小さくすることができる記憶装置を提供することが望ましい。
本開示の一実施の形態における記憶装置は、第1のトランジスタおよび第2のトランジスタと、第1の信号線および第2の信号線と、第1のスイッチトランジスタと、第2のスイッチトランジスタと、第3のスイッチトランジスタとを備えている。第1のトランジスタおよび第2のトランジスタは、それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能なものである。第1のスイッチトランジスタは、オン状態になることにより、第1の信号線と第1のトランジスタの第1の拡散層とを接続するものである。第2のスイッチトランジスタは、オン状態になることにより、第1のトランジスタの第2の拡散層と第2のトランジスタの第1の拡散層とを接続するものである。第3のスイッチトランジスタは、オン状態になることにより、第2のトランジスタの第2の拡散層と第2の信号線とを接続するものである。
本開示の一実施の形態における記憶装置では、第1および第2のトランジスタと、第1から第3のスイッチトランジスタとが設けられる。第1のスイッチトランジスタがオン状態になることにより、第1の信号線と第1のトランジスタの第1の拡散層とが接続され、第2のスイッチトランジスタがオン状態になることにより、第1のトランジスタの第2の拡散層と第2のトランジスタの第1の拡散層とが接続され、第3のスイッチトランジスタがオン状態になることにより、第2のトランジスタの第2の拡散層と第2の信号線とが接続される。
本開示の一実施の形態における記憶装置によれば、第1および第2のトランジスタと、第1から第3のスイッチトランジスタとを設けるようにしたので、セルサイズを小さくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
<実施の形態>
[構成例]
図1は、一実施の形態に係る記憶装置(記憶装置1)の一構成例を表すものである。記憶装置1は、強誘電体ゲートトランジスタを記憶素子として用いた不揮発性の記憶装置である。記憶装置1は、制御部11と、メモリセルアレイ20と、駆動部12,13と、メモリセルアレイ20とを備えている。
[構成例]
図1は、一実施の形態に係る記憶装置(記憶装置1)の一構成例を表すものである。記憶装置1は、強誘電体ゲートトランジスタを記憶素子として用いた不揮発性の記憶装置である。記憶装置1は、制御部11と、メモリセルアレイ20と、駆動部12,13と、メモリセルアレイ20とを備えている。
制御部11は、記憶装置1の動作を制御するものである。具体的には、制御部11は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ20のメモリセルMC(後述)に情報を書き込むように駆動部12,13の動作を制御する。また、制御部11は、外部から供給された読出コマンドに基づいて、メモリセルMCから情報を読み出すように駆動部12,13の動作を制御するようになっている。
メモリセルアレイ20は、メモリセルMCがマトリクス状に配置されたものである。
図2,3は、メモリセルアレイ20の一構成例を表すものである。メモリセルアレイ20は、複数の選択ゲート線SG1と、複数の選択ゲート線SG2と、複数の選択ゲート線SG3と、複数のゲート線CG1と、複数のゲート線CG2と、複数のビット線BLとを有している。選択ゲート線SG1は、図2,3における横方向に延伸するものであり、選択ゲート線SG1の一端は駆動部12に接続されている。選択ゲート線SG2は、図2,3における横方向に延伸するものであり、選択ゲート線SG2の一端は駆動部12に接続されている。選択ゲート線SG3は、図2,3における横方向に延伸するものであり、選択ゲート線SG3の一端は駆動部12に接続されている。ゲート線CG1は、図2,3における横方向に延伸するものであり、ゲート線CG1の一端は駆動部12に接続されている。ゲート線CG2は、図2,3における横方向に延伸するものであり、ゲート線CG2の一端は駆動部12に接続されている。ビット線BLは、図2,3における縦方向に延伸するものであり、ビット線BLの一端は駆動部13に接続されている。
図3に示したように、メモリセルアレイ20では、複数のメモリセルMCが、2つのメモリセルMC1,MC2を含むメモリユニットUを単位として配置されている。メモリユニットUは、図2に示したように、3つのトランジスタQ(トランジスタQ1,Q2,Q3)と、2つの強誘電体ゲートトランジスタQF(強誘電体ゲートトランジスタQF1,QF2)とを有している。トランジスタQ1、強誘電体ゲートトランジスタQF1、およびトランジスタQ2は、メモリセルMC1を構成し、トランジスタQ2、強誘電体ゲートトランジスタQF2、およびトランジスタQ3は、メモリセルMC2を構成する。
なお、以下の説明では、説明の便宜上、トランジスタQおよび強誘電体ゲートトランジスタQFのそれぞれについて、ドレイン(拡散層)およびソース(拡散層)を定義しているが、この定義に限定されるものではなく、ドレインとソースを入れ替えてもよい。
トランジスタQは、N型のMOSトランジスタである。トランジスタQの閾値Vthは、この例では、“0.5V”に設定されている。
強誘電体ゲートトランジスタQFは、いわゆる強誘電体ゲート電界効果トランジスタ(FeFET;Ferroelectric-gate Field-Effect Transistor)であり、不揮発性メモリとして機能するものである。この強誘電体ゲートトランジスタQFは、N型のMOSトランジスタにおける、いわゆるゲート酸化膜を、強誘電体材料を含んで構成されたゲート絶縁膜に置き換えたものである。強誘電体ゲートトランジスタQFは、ゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)の極性に応じて、ゲート絶縁膜における強誘電体が分極することにより、閾値状態が変化するものである。この例では、強誘電体ゲートトランジスタQFは、2つの識別可能な閾値状態(低閾値状態VthLおよび高閾値状態VthH)を取りうる。低閾値状態VthLにおける閾値Vthは、例えば“−0.7V”であり、高閾値状態VthHにおける閾値Vthは、例えば“0.7V”である。なお、分極していない状態において、強誘電体ゲートトランジスタQFの閾値Vthは、例えば“0V”に設定されている。
低閾値状態VthLは、この例ではデータ“1”に対応づけられ、高閾値状態VthHは、この例ではデータ“0”に対応づけられる。すなわち、強誘電体ゲートトランジスタQFは、1ビットのデータを記憶する記憶素子として機能する。以下、高閾値状態VthH(データ“0”)から低閾値状態VthL(データ“1”)へ変化させることを“プログラミング”と呼び、低閾値状態VthL(データ“1”)から高閾値状態VthH(データ“0”)へ変化させることを“消去”と呼ぶ。
例えば、プログラミング動作では、後述するように、強誘電体ゲートトランジスタQFのゲートの電圧Vgよりも、強誘電体ゲートトランジスタQFの拡散層(ソースまたはドレイン)の電圧Vbを低くする。すなわち、電圧差Vgb(=Vg−Vb)を、所定の正の電圧差に設定する。この所定の正の電圧差は、例えば“+2V”以上の電圧である。これにより、ゲート絶縁膜では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。その結果、強誘電体ゲートトランジスタQFの閾値Vthは低い電圧(“−0.7V”)に設定される(低閾値状態VthL)。
また、例えば、消去動作では、後述するように、強誘電体ゲートトランジスタQFのゲートの電圧Vgよりも、強誘電体ゲートトランジスタQFの拡散層(ソースまたはドレイン)の電圧Vbを高くする。すなわち、電圧差Vgb(=Vg−Vb)を、所定の負の電圧差に設定する。この所定の負の電圧差は、例えば“−2V”以下の電圧である。これにより、ゲート絶縁膜では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。この分極ベクトルの方向は、電圧差Vgbを所定の負の電圧差に設定した場合の分極ベクトルの方向の反対方向である。その結果、強誘電体ゲートトランジスタQFの閾値Vthは高い電圧(“0.7V”)に設定される(高閾値状態VthH)。
読出動作では、記憶装置1は、後述するように、例えば、強誘電体ゲートトランジスタQFのソースおよびドレインの電圧を約“0V”にするとともに、ゲートに所定の電圧(例えば“0.5V”)を印加する。強誘電体ゲートトランジスタQFの閾値状態が低閾値状態VthL(データ“1”)である場合には、強誘電体ゲートトランジスタQFはオン状態になり、強誘電体ゲートトランジスタQFの閾値状態が高閾値状態VthH(データ“0”)である場合には、強誘電体ゲートトランジスタQFはオフ状態になる。記憶装置1は、このようなバイアス条件において、強誘電体ゲートトランジスタQFがオン状態およびオフ状態のうちのどちらであるかを検出することにより、強誘電体ゲートトランジスタQFに記憶された情報を読み出すようになっている。
各メモリユニットU(図2)において、トランジスタQ1のゲートは選択ゲート線SG1に接続され、ソースはビット線BL(例えばn番目のビット線BL(n))に接続され、ドレインは強誘電体ゲートトランジスタQF1のソースに接続されている。強誘電体ゲートトランジスタQF1のゲートはゲート線CG1に接続され、ソースはトランジスタQ1のドレインに接続され、ドレインはトランジスタQ2のソースに接続されている。トランジスタQ2のゲートは選択ゲート線SG2に接続され、ソースは強誘電体ゲートトランジスタQF1のドレインに接続され、ドレインは強誘電体ゲートトランジスタQF2のドレインに接続されている。強誘電体ゲートトランジスタQF2のゲートはゲート線CG2に接続され、ドレインはトランジスタQ2のドレインに接続され、ソースはトランジスタQ3のドレインに接続されている。トランジスタQ3のゲートは選択ゲート線SG3に接続され、ドレインは強誘電体ゲートトランジスタQF2のソースに接続され、ソースは他のビット線BL(例えば(n+1)番目のビット線BL(n+1))に接続されている。
このように、記憶装置1では、5つのトランジスタ(トランジスタQ1〜Q3および強誘電体ゲートトランジスタQF1,QF2)が2つのメモリセルMC1,MC2を構成する。すなわち、1つのメモリセルMCは、2.5個のトランジスタを用いて構成される。これにより、記憶装置1では、例えば、特許文献1に記載のメモリセルに比べて、トランジスタの数を減らすことができるため、メモリセルのセルサイズが小さくすることができるようになっている。
図4は、メモリセルアレイ20におけるレイアウトの一例を表すものである。この例では、図3における横方向に並んだ2つのメモリユニットUのレイアウトを描いている。
メモリセルアレイ20は、拡散層100と、選択ゲート線SG1〜SG3と、ゲート線CG1,CG2と、コンタクト/ビア101と、ビット線BLとを有している。
拡散層100は、いわゆる半導体アクティブ層であり、1つのメモリセルMCに含まれる5つのトランジスタ(トランジスタQ1〜Q3および強誘電体ゲートトランジスタQF1,QF2)に係る6つの拡散層100が図4における縦方向に並ぶように形成されている。図4における一番下の拡散層100は、トランジスタQ1のソースに対応するものである。下から2番目の拡散層100は、トランジスタQ1のドレインおよび強誘電体ゲートトランジスタQF1のソースに対応するものである。下から3番目の拡散層100は、強誘電体ゲートトランジスタQF1のドレインおよびトランジスタQ2のソースに対応するものである。下から4番目の拡散層100は、トランジスタQ2のドレインおよび強誘電体ゲートトランジスタQF2のドレインに対応するものである。下から5番目の拡散層100は、強誘電体ゲートトランジスタQF2のソースおよびトランジスタQ3のドレインに対応するものである。一番上の拡散層100は、トランジスタQ3のソースに対応するものである。
選択ゲート線SG1〜SG3およびゲート線CG1,CG2は、この例では、図4における横方向に延伸するように形成されている。選択ゲート線SG1〜SG3の下層には、例えば、ゲート電極およびゲート酸化膜(図示せず)が形成されている。なお、これに限定されるものではなく、例えば、選択ゲート線SG1〜SG3をゲート電極として用いてもよい。選択ゲート線SG1およびその選択ゲート線SG1の近傍の拡散層100は、トランジスタQ1を構成し、選択ゲート線SG2およびその選択ゲート線SG2の近傍の拡散層100は、トランジスタQ2を構成し、選択ゲート線SG3およびその選択ゲート線SG3の近傍の拡散層100は、トランジスタQ3を構成する。ゲート線CG1,CG2の下層には、ゲート電極および強誘電体材料を含んで構成されたゲート絶縁膜(図示せず)が形成されている。なお、これに限定されるものではなく、例えば、ゲート線CG1,CG2をゲート電極として用いてもよい。ゲート線CG1およびゲート線CG1の近傍の拡散層100は、強誘電体ゲートトランジスタQF1を構成し、ゲート線CG2およびそのゲート線CG2の近傍の拡散層100は、強誘電体ゲートトランジスタQF2を構成する。
コンタクト/ビア101は、トランジスタQ1のソース(拡散層100)とビット線BL(例えばn番目のビット線BL(n))とを接続するものである。コンタクト/ビア102は、トランジスタQ3のソース(拡散層100)と他のビット線BL(例えば(n+1)番目のビット線BL(n+1))とを接続するものである。この例では、ビット線BLは、図4における斜め方向に延伸するように形成されている。
この例では、拡散層100を、図4における縦方向に並ぶように形成するとともに、ビット線BLを、図4における斜め方向に延伸するように形成したが、これに限定されるものではない。これに代えて、例えば、ビット線BLを階段状に形成してもよい。また、例えば、ビット線BLを、図4における縦方向に延伸するように形成するとともに、拡散層100を、図4における斜め方向に並ぶように形成してもよい。
駆動部12は、書込動作および読出動作において、制御部11から供給される制御信号に基づいて、選択ゲート線SG1に電圧VSG1を印加し、選択ゲート線SG2に電圧VSG2を印加し、選択ゲート線SG3に電圧VSG3を印加し、ゲート線CG1に電圧VCG1を印加し、ゲート線CG2に電圧VCG2を印加するものである。
駆動部13は、書込動作および読出動作において、制御部11から供給される制御信号に基づいて、ビット線BLに電圧VBLを印加するものである。駆動部13は、センスアンプ14を有している。センスアンプ14は、読出動作において、ビット線BLに流れる電流に基づいて、メモリセルMCに記憶された情報を読み出す。そして、駆動部13は、読み出した情報を制御部11に供給するようになっている。
ここで、強誘電体ゲートトランジスタQF1は、本開示における「第1のトランジスタ」の一具体例に対応し、強誘電体ゲートトランジスタQF2は、本開示における「第2のトランジスタ」の一具体例に対応する。トランジスタQ1は、本開示における「第1のスイッチトランジスタ」の一具体例に対応し、トランジスタQ2は、本開示における「第2のスイッチトランジスタ」の一具体例に対応し、トランジスタQ3は、本開示における「第3のスイッチトランジスタ」の一具体例に対応する。駆動部12,13は、本開示における「駆動部」の一具体例に対応する。
[動作および作用]
続いて、本実施の形態の記憶装置1の動作および作用について説明する。
続いて、本実施の形態の記憶装置1の動作および作用について説明する。
(全体動作概要)
まず、図1を参照して、記憶装置1の全体動作概要を説明する。制御部11は、メモリセルアレイ20の動作を制御する。具体的には、制御部11は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ20のメモリセルMCに情報を書き込むように駆動部12,13の動作を制御する。また、制御部11は、外部から供給された読出コマンドに基づいて、メモリセルMCから情報を読み出すように駆動部12,13の動作を制御する。駆動部12は、書込動作および読出動作において、制御部11から供給される制御信号に基づいて、選択ゲート線SG1に電圧VSG1を印加し、選択ゲート線SG2に電圧VSG2を印加し、選択ゲート線SG3に電圧VSG3を印加し、ゲート線CG1に電圧VCG1を印加し、ゲート線CG2に電圧VCG2を印加する。駆動部13は、書込動作および読出動作において、制御部11から供給される制御信号に基づいて、ビット線BLに電圧VBLを印加する。また、駆動部13のセンスアンプ14は、読出動作において、ビット線BLに流れる電流に基づいて、メモリセルMCに記憶された情報を読み出す。そして、駆動部13は、読み出した情報を制御部11に供給する。
まず、図1を参照して、記憶装置1の全体動作概要を説明する。制御部11は、メモリセルアレイ20の動作を制御する。具体的には、制御部11は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ20のメモリセルMCに情報を書き込むように駆動部12,13の動作を制御する。また、制御部11は、外部から供給された読出コマンドに基づいて、メモリセルMCから情報を読み出すように駆動部12,13の動作を制御する。駆動部12は、書込動作および読出動作において、制御部11から供給される制御信号に基づいて、選択ゲート線SG1に電圧VSG1を印加し、選択ゲート線SG2に電圧VSG2を印加し、選択ゲート線SG3に電圧VSG3を印加し、ゲート線CG1に電圧VCG1を印加し、ゲート線CG2に電圧VCG2を印加する。駆動部13は、書込動作および読出動作において、制御部11から供給される制御信号に基づいて、ビット線BLに電圧VBLを印加する。また、駆動部13のセンスアンプ14は、読出動作において、ビット線BLに流れる電流に基づいて、メモリセルMCに記憶された情報を読み出す。そして、駆動部13は、読み出した情報を制御部11に供給する。
(詳細動作)
次に、書込動作(プログラミング動作および消去動作)、および読出動作について、詳細に説明する。まず、処理対象として選択されたメモリセルMC1に対する動作を説明し、その後に、処理対象として選択されたメモリセルMC2に対する動作を説明する。
次に、書込動作(プログラミング動作および消去動作)、および読出動作について、詳細に説明する。まず、処理対象として選択されたメモリセルMC1に対する動作を説明し、その後に、処理対象として選択されたメモリセルMC2に対する動作を説明する。
(メモリセルMC1に対する書込動作および読出動作)
図5は、選択されたメモリセルMC1に対して書込動作および読出動作を行う場合における、選択されたメモリセルMC1を含むメモリユニットUAに印加する電圧VSG1,VCG1,VSG2,VCG2,VSG3,VBL1,VBL2の一例を表すものである。この図5における電圧VSG1〜VSG3は、このメモリユニットUAに接続された選択ゲート線SG1〜SG3の電圧を示し、図5における電圧VCG1,VCG2は、このメモリユニットUAに接続されたゲート線CG1,CG2の電圧を示し、電圧VBL1は、このメモリユニットUAにおけるメモリセルMC1に接続されたビット線BL(BL1)の電圧を示し、電圧VBL2は、このメモリユニットUAにおけるメモリセルMC2に接続されたビット線BL(BL2)の電圧を示す。
図5は、選択されたメモリセルMC1に対して書込動作および読出動作を行う場合における、選択されたメモリセルMC1を含むメモリユニットUAに印加する電圧VSG1,VCG1,VSG2,VCG2,VSG3,VBL1,VBL2の一例を表すものである。この図5における電圧VSG1〜VSG3は、このメモリユニットUAに接続された選択ゲート線SG1〜SG3の電圧を示し、図5における電圧VCG1,VCG2は、このメモリユニットUAに接続されたゲート線CG1,CG2の電圧を示し、電圧VBL1は、このメモリユニットUAにおけるメモリセルMC1に接続されたビット線BL(BL1)の電圧を示し、電圧VBL2は、このメモリユニットUAにおけるメモリセルMC2に接続されたビット線BL(BL2)の電圧を示す。
図6は、メモリセルMC1に対するプログラミング動作の一例を表すものであり、図7は、メモリセルMC1に対する消去動作の一例を表すものであり、図8は、メモリセルMC1に対する読出動作の一例を表すものである。図6〜8において、トランジスタQ1〜Q3を、その動作状態を示すスイッチを用いて描いている。
(メモリセルMC1に対するプログラミング動作)
プログラミング動作を行う場合には、図5に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“3V”,“3V”,“0V” ,“0V” ,“0V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“0V”,“3V”にそれぞれ設定する。また、駆動部12,13は、図6に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、およびメモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2を、すべて“0V”に設定するとともに、メモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“3V”に設定する。
プログラミング動作を行う場合には、図5に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“3V”,“3V”,“0V” ,“0V” ,“0V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“0V”,“3V”にそれぞれ設定する。また、駆動部12,13は、図6に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、およびメモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2を、すべて“0V”に設定するとともに、メモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“3V”に設定する。
図6に示したように、プログラミング動作の対象であるメモリセルMC1では、トランジスタQ1のゲートには、電圧VSG1(“3V”)が印加されるので、トランジスタQ1がオン状態になる。また、このメモリセルMC1に接続されたビット線BL1の電圧VBL1は“0V”である。これにより、強誘電体ゲートトランジスタQF1のソースには、電圧VBL1(“0V”)が印加される。この強誘電体ゲートトランジスタQF1のゲートには、電圧VCG1(“3V”)が印加されるので、強誘電体ゲートトランジスタQF1のゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)は、“3V”になる。この電圧差Vgbは、強誘電体ゲートトランジスタQF1の閾値状態を低閾値状態VthLに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタQF1の閾値Vthは低くなる(低閾値状態VthL)。このようにして、記憶装置1は、メモリセルMC1に対してプログラミング動作を行う。
このプログラミング動作において、メモリユニットUAのメモリセルMC2に記憶されたデータは維持される。すなわち、電圧VSG2は“0V”であるので、トランジスタQ2はオフ状態になり、電圧VSG3は“0V”であるので、トランジスタQ3はオフ状態になる。よって、強誘電体ゲートトランジスタQF2のソースおよびドレインには電圧は印加されないため、この強誘電体ゲートトランジスタQF2の閾値状態は維持される。
また、このプログラミング動作において、メモリユニットUAと同じ行に属する他のメモリユニットUのメモリセルMC1,MC2に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットUAの左のメモリユニットU1におけるトランジスタQ1のゲートには電圧VSG1(“3V”)が印加され、このトランジスタQ1に接続されたビット線BLの電圧VBLは“3V”であるため、このメモリユニットU1の強誘電体ゲートトランジスタQF1のソースの電圧は“2.5V”になる。すなわち、この強誘電体ゲートトランジスタQF1のソースには、電圧VSG1(“3V”)よりもトランジスタQ1の閾値Vth(“0.5V”)だけ低い電圧(“2.5V”)が印加される。この強誘電体ゲートトランジスタQF1のゲートには、電圧VCG1(“3V”)が印加されるので、強誘電体ゲートトランジスタQF1のゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)は、“0.5V”になる。この電圧差Vgbは、強誘電体ゲートトランジスタQF1の閾値状態を低閾値状態VthLに変化させるには不十分な電圧であるので、この強誘電体ゲートトランジスタQF1の閾値状態は維持される。また、トランジスタQ2,Q3はオフ状態であるので、強誘電体ゲートトランジスタQF2の閾値状態は維持される。以上では、メモリユニットUAの左のメモリユニットU1について説明したが、メモリユニットUAの右のメモリユニットU2についても同様である。
また、このプログラミング動作において、メモリユニットUAと異なる行に属する他のメモリユニットUのメモリセルMC1,MC2に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットUAの下のメモリユニットU3における電圧VSG1〜VSG3,VCG1,VCG2は、すべて“0V”であるので、トランジスタQ1〜Q3はオフ状態になる。よって、強誘電体ゲートトランジスタQF1,QF2の閾値状態は維持される。
(メモリセルMC1に対する消去動作)
消去動作を行う場合には、図5に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“3V”,“0V”,“0V” ,“0V” ,“0V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“3V”,“0V”にそれぞれ設定する。また、駆動部12,13は、図7に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
消去動作を行う場合には、図5に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“3V”,“0V”,“0V” ,“0V” ,“0V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“3V”,“0V”にそれぞれ設定する。また、駆動部12,13は、図7に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
図7に示したように、消去動作の対象であるメモリセルMC1では、トランジスタQ1のゲートには、電圧VSG1(“3V”)が印加されるので、トランジスタQ1がオン状態になる。また、このメモリセルMC1に接続されたビット線BL1の電圧VBL1は“3V”である。これにより、強誘電体ゲートトランジスタQF1のソースの電圧は“2.5V”になる。この強誘電体ゲートトランジスタQF1のゲートには、電圧VCG1(“0V”)が印加されるので、強誘電体ゲートトランジスタQF1のゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)は、“−2.5V”になる。この電圧差Vgbは、強誘電体ゲートトランジスタQF1の閾値状態を高閾値状態VthHに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタQF1の閾値Vthは高くなる(高閾値状態VthH)。このようにして、記憶装置1は、メモリセルMC1に対して消去動作を行う。
この消去動作において、メモリユニットUAのメモリセルMC2に記憶されたデータは維持される。すなわち、電圧VSG2は“0V”であるので、トランジスタQ2はオフ状態になり、電圧VSG3は“0V”であるので、トランジスタQ3はオフ状態になる。よって、強誘電体ゲートトランジスタQF2のソースおよびドレインには電圧は印加されないため、この強誘電体ゲートトランジスタQF2の閾値状態は維持される。
また、この消去動作において、メモリユニットUAと同じ行に属する他のメモリユニットUのメモリセルMC1,MC2に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットUAの左のメモリユニットU1における電圧VSG1〜VSG3,VCG1,VCG2は、メモリユニットUAにおける電圧VSG1〜VSG3,VCG1,VCG2と同じである。よって、このメモリユニットU1のトランジスタQ1のゲートには電圧VSG1(“3V”)が印加され、トランジスタQ1はオン状態になる。しかしながら、このトランジスタQ1に接続されたビット線BLの電圧VBLは“0V”であるため、このメモリユニットU1の強誘電体ゲートトランジスタQF1のソースの電圧は“0V”になる。よって、この強誘電体ゲートトランジスタQF1のゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)は、“0V”になるので、この強誘電体ゲートトランジスタQF1の閾値状態は維持される。また、トランジスタQ2,Q3はオフ状態であるので、強誘電体ゲートトランジスタQF2の閾値状態は維持される。以上では、メモリユニットUAの左のメモリユニットU1について説明したが、メモリユニットUAの右のメモリユニットU2についても同様である。
また、この消去動作において、メモリユニットUAと異なる行に属する他のメモリユニットUのメモリセルMC1,MC2に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットUAの下のメモリユニットU3における電圧VSG1〜VSG3,VCG1,VCG2は、すべて“0V”であるので、トランジスタQ1〜Q3はオフ状態になる。よって、強誘電体ゲートトランジスタQF1,QF2の閾値状態は維持される。
(メモリセルMC1に対する読出動作)
読出動作を行う場合には、図5に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“1V”,“0.5V”,“1V” ,“1V” ,“1V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“0V”,“1V”にそれぞれ設定する。また、駆動部12,13は、図8に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
読出動作を行う場合には、図5に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“1V”,“0.5V”,“1V” ,“1V” ,“1V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“0V”,“1V”にそれぞれ設定する。また、駆動部12,13は、図8に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
図8に示したように、読出動作の対象であるメモリセルMC1では、トランジスタQ1のゲートには電圧VSG1(“1V”)が印加されるので、トランジスタQ1がオン状態になり、トランジスタQ2のゲートには電圧VSG2(“1V”)が印加されるので、トランジスタQ2がオン状態になり、トランジスタQ3のゲートには電圧VSG3(“1V”)が印加されるので、トランジスタQ3がオン状態になる。また、強誘電体ゲートトランジスタQF2のゲートには電圧VCG2(“1V”)が印加されるので、強誘電体ゲートトランジスタQF2は、閾値状態によらずオン状態になる。すなわち、閾値状態が低閾値状態VthLである場合には、閾値Vthは“−0.7V”であるため、強誘電体ゲートトランジスタQF2はオン状態になり、閾値状態が高閾値状態VthHである場合には、閾値Vthは“0.7V”であるため、強誘電体ゲートトランジスタQF2はオン状態になる。
一方、強誘電体ゲートトランジスタQF1のゲートには電圧VCG1(“0.5V”)が印加されるので、強誘電体ゲートトランジスタQF1は、閾値状態に応じてオン状態またはオフ状態になる。すなわち、閾値状態が低閾値状態VthLである場合には、閾値Vthは“−0.7V”であるため、強誘電体ゲートトランジスタQF1はオン状態になり、閾値状態が高閾値状態VthHである場合には、閾値Vthは“0.7V”であるため、強誘電体ゲートトランジスタQF1はオフ状態になる。メモリセルMC2に接続されたビット線BL2には電圧VBL2(“1V”)が印加され、メモリセルMC1に接続されたビット線BL1には電圧VBL1(“0V”)が印加されるため、強誘電体ゲートトランジスタQF1の閾値状態に応じて、ビット線BL2からメモリユニットUAを介してビット線BL1に電流Isenseが流れる。駆動部13のセンスアンプ14は、このビット線BL1に流れる電流Isenseを、所定の電流閾値Ithと比較することにより、メモリユニットUAのメモリセルMC1に記憶されたデータを読み出す。
例えば、メモリセルMC1にデータ“1”が記憶されている場合には、このメモリセルMC1の強誘電体ゲートトランジスタQF1の閾値状態は低閾値状態VthLであるので、強誘電体ゲートトランジスタQF1は、オン状態である。よって、電流Isenseの電流値は、所定の電流閾値Ithよりも高くなるので、センスアンプ14は“1”を出力する。また、例えば、メモリセルMC1にデータ“0”が記憶されている場合には、このメモリセルMC1の強誘電体ゲートトランジスタQF1の閾値状態は高閾値状態VthHであるので、強誘電体ゲートトランジスタQF1は、オフ状態である。よって、電流Isenseの電流値は、所定の電流閾値Ithよりも低くなるので、センスアンプ14は“0”を出力する。このようにして、記憶装置1は、メモリセルMC1に対して読出動作を行う。
この読出動作において、メモリセルアレイ20内のすべてのメモリセルMC1,MC2に記憶されたデータが維持される。すなわち、すべてのゲート線CG1,CG2の電圧VCG1,VCG2、およびビット線BLの電圧VBLは、“0V”以上“1V”以下である。よって、すべての強誘電体ゲートトランジスタQFのゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)は、閾値状態を変化させるには不十分な電圧である。その結果、メモリセルアレイ20内のすべての強誘電体ゲートトランジスタQFの閾値状態は維持される。
また、この読出動作において、メモリユニットUAのメモリセルMC1に接続されたビット線BL1に接続された複数のメモリユニットUは、電流Isenseに影響を与えない。すなわち、例えば、メモリユニットUAの左のメモリユニットU1では、このメモリユニットU1に接続された2本のビット線BLにおける電圧がともに“0V”であるので、このメモリユニットU1は、電流Isenseに影響を与えない。また、例えば、メモリユニットUAの下のメモリユニットU3では、電圧VSG1〜VSG3,VCG1,VSG2は、すべて“0V”であるので、トランジスタQ1〜Q3はオフ状態になる。よって、このメモリユニットU3は、電流Isenseに影響を与えない。
(メモリセルMC2に対する書込動作および読出動作)
図9は、選択されたメモリセルMC2に対して書込動作および読出動作を行う場合における、選択されたメモリセルMC2を含むメモリユニットUAに印加する電圧VSG1,VCG1,VSG2,VCG2,VSG3,VBL1,VBL2の一例を表すものである。図10は、メモリセルMC2に対するプログラミング動作の一例を表すものであり、図11は、メモリセルMC2に対する消去動作の一例を表すものであり、図12は、メモリセルMC2に対する読出動作の一例を表すものである。
図9は、選択されたメモリセルMC2に対して書込動作および読出動作を行う場合における、選択されたメモリセルMC2を含むメモリユニットUAに印加する電圧VSG1,VCG1,VSG2,VCG2,VSG3,VBL1,VBL2の一例を表すものである。図10は、メモリセルMC2に対するプログラミング動作の一例を表すものであり、図11は、メモリセルMC2に対する消去動作の一例を表すものであり、図12は、メモリセルMC2に対する読出動作の一例を表すものである。
(メモリセルMC2に対するプログラミング動作)
プログラミング動作を行う場合には、図9に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“0V”,“0V”,“0V” ,“3V” ,“3V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“3V”,“0V”にそれぞれ設定する。また、駆動部12,13は、図10に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、およびメモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2を、すべて“0V”に設定するとともに、メモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“3V”に設定する。
プログラミング動作を行う場合には、図9に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“0V”,“0V”,“0V” ,“3V” ,“3V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“3V”,“0V”にそれぞれ設定する。また、駆動部12,13は、図10に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、およびメモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2を、すべて“0V”に設定するとともに、メモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“3V”に設定する。
図10に示したように、プログラミング動作の対象であるメモリセルMC2では、トランジスタQ3のゲートには、電圧VSG3(“3V”)が印加されるので、トランジスタQ3がオン状態になる。また、このメモリセルMC2に接続されたビット線BL2の電圧VBL2は“0V”である。これにより、強誘電体ゲートトランジスタQF2のソースには、電圧VBL2(“0V”)が印加される。この強誘電体ゲートトランジスタQF2のゲートには、電圧VCG2(“3V”)が印加されるので、強誘電体ゲートトランジスタQF2のゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)は、“3V”になる。この電圧差Vgbは、強誘電体ゲートトランジスタQF2の閾値状態を低閾値状態VthLに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタQF2の閾値Vthは低くなる(低閾値状態VthL)。このようにして、記憶装置1は、メモリセルMC2に対してプログラミング動作を行う。
(メモリセルMC2に対する消去動作)
消去動作を行う場合には、図9に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“0V”,“0V”,“0V” ,“0V” ,“3V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“0V”,“3V”にそれぞれ設定する。また、駆動部12,13は、図11に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
消去動作を行う場合には、図9に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“0V”,“0V”,“0V” ,“0V” ,“3V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“0V”,“3V”にそれぞれ設定する。また、駆動部12,13は、図11に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
図11に示したように、消去動作の対象であるメモリセルMC2では、トランジスタQ3のゲートには、電圧VSG3(“3V”)が印加されるので、トランジスタQ3がオン状態になる。また、このメモリセルMC1に接続されたビット線BL2の電圧VBL2は“3V”である。これにより、強誘電体ゲートトランジスタQF2のソースの電圧は“2.5V”になる。この強誘電体ゲートトランジスタQF2のゲートには、電圧VCG2(“0V”)が印加されるので、強誘電体ゲートトランジスタQF2のゲートの電圧Vgと拡散層(ソースまたはドレイン)の電圧Vbとの電圧差Vgb(=Vg−Vb)は、“−2.5V”になる。この電圧差Vgbは、強誘電体ゲートトランジスタQF2の閾値状態を高閾値状態VthHに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタQF2の閾値Vthは高くなる(高閾値状態VthH)。このようにして、記憶装置1は、メモリセルMC2に対して消去動作を行う。
(メモリセルMC2に対する読出動作)
読出動作を行う場合には、図9に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“1V”,“1V”,“1V” ,“0.5V” ,“1V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“1V”,“0V”にそれぞれ設定する。また、駆動部12,13は、図12に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
読出動作を行う場合には、図9に示したように、駆動部12は、電圧VSG1,VCG1,VSG2,VCG2,VSG3を、“1V”,“1V”,“1V” ,“0.5V” ,“1V”にそれぞれ設定する。また、駆動部13は、電圧VBL1,VBL2を、“1V”,“0V”にそれぞれ設定する。また、駆動部12,13は、図12に示したように、メモリユニットUAに接続された選択ゲート線SG1〜SG3以外の選択ゲート線SG1〜SG3の電圧VSG1〜VSG3、メモリユニットUAに接続されたゲート線CG1,CG2以外のゲート線CG1,CG2の電圧VCG1,VCG2、およびメモリユニットUAに接続されたビット線BL以外のビット線BLの電圧VBLを、すべて“0V”に設定する。
図12に示したように、読出動作の対象であるメモリセルMC2では、トランジスタQ1のゲートには電圧VSG1(“1V”)が印加されるので、トランジスタQ1がオン状態になり、トランジスタQ2のゲートには電圧VSG2(“1V”)が印加されるので、トランジスタQ2がオン状態になり、トランジスタQ3のゲートには電圧VSG3(“1V”)が印加されるので、トランジスタQ3がオン状態になる。また、強誘電体ゲートトランジスタQF1のゲートには電圧VCG1(“1V”)が印加されるので、強誘電体ゲートトランジスタQF1は、閾値状態によらずオン状態になる。
一方、強誘電体ゲートトランジスタQF2のゲートには電圧VCG2(“0.5V”)が印加されるので、強誘電体ゲートトランジスタQF2は、閾値状態に応じてオン状態またはオフ状態になる。メモリセルMC1に接続されたビット線BL1には電圧VBL1(“1V”)が印加され、メモリセルMC2に接続されたビット線BL2には電圧VBL2(“0V”)が印加されるため、強誘電体ゲートトランジスタQF2の閾値状態に応じて、ビット線BL1からメモリユニットUAを介してビット線BL2に電流Isenseが流れる。駆動部13のセンスアンプ14は、このビット線BL2に流れる電流Isenseを、所定の電流閾値Ithと比較することにより、メモリユニットUAのメモリセルMC2に記憶されたデータを読み出す。
記憶装置1では、トランジスタQ1、強誘電体ゲートトランジスタQF1、トランジスタQ2、強誘電体ゲートトランジスタQF2、トランジスタQ3を、この順に接続した。そして、トランジスタQ1のソースをビット線BLに接続するとともに、トランジスタQ3のソースを他のビット線BLに接続した。これにより、記憶装置1では、1つのメモリセルMCを、2.5個のトランジスタを用いて構成することができるので、トランジスタの数を減らすことができるため、メモリセルのセルサイズが小さくすることができる。さらに、記憶装置1では、プログラミング動作において、選択したメモリセルMCに対してのみデータのプログラミングを行い、選択されていないメモリセルMCに記憶された情報を維持することができる。同様に、記憶装置1では、消去動作において、選択したメモリセルMCに対してのみデータの消去を行い、選択されていないメモリセルMCに記憶された情報を維持することができる。このように、記憶装置1では、ディスターブが生じるおそれを低減することができるとともに、ランダムアクセスを行うことができる。
[効果]
以上のように本実施の形態では、トランジスタQ1、強誘電体ゲートトランジスタQF1、トランジスタQ2、強誘電体ゲートトランジスタQF2、トランジスタQ3を、この順に接続したので、トランジスタの数を減らすことができるため、メモリセルのセルサイズが小さくすることができる。また、ディスターブが生じるおそれを低減することができるとともに、ランダムアクセスを行うことができる。
以上のように本実施の形態では、トランジスタQ1、強誘電体ゲートトランジスタQF1、トランジスタQ2、強誘電体ゲートトランジスタQF2、トランジスタQ3を、この順に接続したので、トランジスタの数を減らすことができるため、メモリセルのセルサイズが小さくすることができる。また、ディスターブが生じるおそれを低減することができるとともに、ランダムアクセスを行うことができる。
以上、実施の形態を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の実施の形態では、トランジスタQ1〜Q3および強誘電体ゲートトランジスタをN型のトランジスタを用いて構成したが、これに限定されるものではなく、これに代えて、P型のトランジスタを用いて構成してもよい。
また、例えば、上記の実施の形態では、強誘電体ゲートトランジスタQF1,QF2を用いたが、これに限定されるものではなく、閾値を設定可能な様々なトランジスタを用いることができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
(1)それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能な第1のトランジスタおよび第2のトランジスタと、
第1の信号線および第2の信号線と、
オン状態になることにより、前記第1の信号線と前記第1のトランジスタの前記第1の拡散層とを接続する第1のスイッチトランジスタと、
オン状態になることにより、前記第1のトランジスタの前記第2の拡散層と前記第2のトランジスタの前記第1の拡散層とを接続する第2のスイッチトランジスタと、
オン状態になることにより、前記第2のトランジスタの前記第2の拡散層と前記第2の信号線とを接続する第3のスイッチトランジスタと
を備えた記憶装置。
(2)前記第1のトランジスタおよび前記第2のトランジスタは、強誘電体材料を含むゲート絶縁膜をさらに有する
前記(1)に記載の記憶装置。
(3)第1の期間において、前記第1のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタをオフ状態にし、前記第1のトランジスタの前記ゲートに第1の電圧を印加し、前記第1の信号線に第2の電圧を印加することにより、前記第1のトランジスタの前記閾値状態を設定する駆動部をさらに備えた
前記(1)または(2)に記載の記憶装置。
(4)前記駆動部は、
前記第1の電圧を前記第2の電圧よりも高くすることにより、前記閾値状態を第1の閾値状態に設定し、
前記第2の電圧を前記第1の電圧よりも高くすることにより、前記閾値状態を第2の閾値状態に設定する
前記(3)に記載の記憶装置。
(5)前記第1の電圧と前記第2の電圧との電圧差の絶対値は、所定の値よりも大きい
前記(3)または(4)に記載の記憶装置。
(6)前記駆動部は、第2の期間において、前記第3のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタをオフ状態にし、前記第2のトランジスタの前記ゲートに前記第1の電圧を印加し、前記第2の信号線に前記第2の電圧を印加することにより、前記第2のトランジスタの前記閾値状態を設定する
前記(3)から(5)のいずれかに記載の記憶装置。
(7)前記駆動部は、第3の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、および前記第2のトランジスタをオン状態にし、前記第1のトランジスタの前記ゲートに第3の電圧を印加することにより、前記第1のトランジスタの前記閾値状態を検出する
前記(3)から(6)のいずれかに記載の記憶装置。
(8)前記駆動部は、前記第3の期間において、前記第1の信号線に第4の電圧を印加し、前記第2の信号線に第5の電圧を印加し、前記第1の信号線に流れる電流の電流値に基づいて、前記第1のトランジスタの前記閾値状態を検出する
前記(7)に記載の記憶装置。
(9)前記駆動部は、第4の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、および前記第1のトランジスタをオン状態にし、前記第2のトランジスタの前記ゲートに前記第3の電圧を印加することにより、前記第2のトランジスタの前記閾値状態を検出する
前記(7)または(8)に記載の記憶装置。
(10)それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能な第3のトランジスタおよび第4のトランジスタと、
第3の信号線と、
ゲートを有し、オン状態になることにより、前記第3の信号線と前記第3のトランジスタの前記第1の拡散層とを接続する第4のスイッチトランジスタと、
ゲートを有し、オン状態になることにより、前記第3のトランジスタの前記第2の拡散層と前記第4のトランジスタの前記第1の拡散層とを接続する第5のスイッチトランジスタと、
ゲートを有し、オン状態になることにより、前記第4のトランジスタの前記第2の拡散層と前記第1の信号線とを接続する第6のスイッチトランジスタと
をさらに備え、
前記第1のトランジスタの前記ゲートは、前記第3のトランジスタの前記ゲートに接続され、
前記第2のトランジスタの前記ゲートは、前記第4のトランジスタの前記ゲートに接続され、
前記第1のスイッチトランジスタは、前記第4のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
前記第2のスイッチトランジスタは、前記第5のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
前記第3のスイッチトランジスタは、前記第6のスイッチトランジスタの前記ゲートに接続されたゲートを有する
前記(1)に記載の記憶装置。
(11)第1の期間において、前記第1のスイッチトランジスタおよび前記第4のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタおよび前記第5のスイッチトランジスタをオフ状態にし、前記第1のトランジスタの前記ゲートおよび前記第3のトランジスタの前記ゲートに第1の電圧を印加し、前記第1の信号線に第2の電圧を印加することにより、前記第1のトランジスタの閾値状態を設定する駆動部をさらに備えた
前記(10)に記載の記憶装置。
(12)前記駆動部は、前記第1の期間において、前記第2の信号線および前記第3の信号線に前記第1の電圧に対応する電圧を印加する
前記(11)に記載の記憶装置。
(13)前記駆動部は、第3の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第5のスイッチトランジスタ、前記第6のスイッチトランジスタ、前記第2のトランジスタ、および前記第4のトランジスタをオン状態にし、前記第1のトランジスタの前記ゲートおよび前記第3のトランジスタの前記ゲートに第3の電圧を印加し、前記第1の信号線および前記第3の信号線に第4の電圧を印加し、前記第2の信号線に第5の電圧を印加し、前記第1の信号線に流れる電流の電流値に基づいて、前記第1のトランジスタの前記閾値状態を検出する
前記(11)または(12)に記載の記憶装置。
第1の信号線および第2の信号線と、
オン状態になることにより、前記第1の信号線と前記第1のトランジスタの前記第1の拡散層とを接続する第1のスイッチトランジスタと、
オン状態になることにより、前記第1のトランジスタの前記第2の拡散層と前記第2のトランジスタの前記第1の拡散層とを接続する第2のスイッチトランジスタと、
オン状態になることにより、前記第2のトランジスタの前記第2の拡散層と前記第2の信号線とを接続する第3のスイッチトランジスタと
を備えた記憶装置。
(2)前記第1のトランジスタおよび前記第2のトランジスタは、強誘電体材料を含むゲート絶縁膜をさらに有する
前記(1)に記載の記憶装置。
(3)第1の期間において、前記第1のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタをオフ状態にし、前記第1のトランジスタの前記ゲートに第1の電圧を印加し、前記第1の信号線に第2の電圧を印加することにより、前記第1のトランジスタの前記閾値状態を設定する駆動部をさらに備えた
前記(1)または(2)に記載の記憶装置。
(4)前記駆動部は、
前記第1の電圧を前記第2の電圧よりも高くすることにより、前記閾値状態を第1の閾値状態に設定し、
前記第2の電圧を前記第1の電圧よりも高くすることにより、前記閾値状態を第2の閾値状態に設定する
前記(3)に記載の記憶装置。
(5)前記第1の電圧と前記第2の電圧との電圧差の絶対値は、所定の値よりも大きい
前記(3)または(4)に記載の記憶装置。
(6)前記駆動部は、第2の期間において、前記第3のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタをオフ状態にし、前記第2のトランジスタの前記ゲートに前記第1の電圧を印加し、前記第2の信号線に前記第2の電圧を印加することにより、前記第2のトランジスタの前記閾値状態を設定する
前記(3)から(5)のいずれかに記載の記憶装置。
(7)前記駆動部は、第3の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、および前記第2のトランジスタをオン状態にし、前記第1のトランジスタの前記ゲートに第3の電圧を印加することにより、前記第1のトランジスタの前記閾値状態を検出する
前記(3)から(6)のいずれかに記載の記憶装置。
(8)前記駆動部は、前記第3の期間において、前記第1の信号線に第4の電圧を印加し、前記第2の信号線に第5の電圧を印加し、前記第1の信号線に流れる電流の電流値に基づいて、前記第1のトランジスタの前記閾値状態を検出する
前記(7)に記載の記憶装置。
(9)前記駆動部は、第4の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、および前記第1のトランジスタをオン状態にし、前記第2のトランジスタの前記ゲートに前記第3の電圧を印加することにより、前記第2のトランジスタの前記閾値状態を検出する
前記(7)または(8)に記載の記憶装置。
(10)それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能な第3のトランジスタおよび第4のトランジスタと、
第3の信号線と、
ゲートを有し、オン状態になることにより、前記第3の信号線と前記第3のトランジスタの前記第1の拡散層とを接続する第4のスイッチトランジスタと、
ゲートを有し、オン状態になることにより、前記第3のトランジスタの前記第2の拡散層と前記第4のトランジスタの前記第1の拡散層とを接続する第5のスイッチトランジスタと、
ゲートを有し、オン状態になることにより、前記第4のトランジスタの前記第2の拡散層と前記第1の信号線とを接続する第6のスイッチトランジスタと
をさらに備え、
前記第1のトランジスタの前記ゲートは、前記第3のトランジスタの前記ゲートに接続され、
前記第2のトランジスタの前記ゲートは、前記第4のトランジスタの前記ゲートに接続され、
前記第1のスイッチトランジスタは、前記第4のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
前記第2のスイッチトランジスタは、前記第5のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
前記第3のスイッチトランジスタは、前記第6のスイッチトランジスタの前記ゲートに接続されたゲートを有する
前記(1)に記載の記憶装置。
(11)第1の期間において、前記第1のスイッチトランジスタおよび前記第4のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタおよび前記第5のスイッチトランジスタをオフ状態にし、前記第1のトランジスタの前記ゲートおよび前記第3のトランジスタの前記ゲートに第1の電圧を印加し、前記第1の信号線に第2の電圧を印加することにより、前記第1のトランジスタの閾値状態を設定する駆動部をさらに備えた
前記(10)に記載の記憶装置。
(12)前記駆動部は、前記第1の期間において、前記第2の信号線および前記第3の信号線に前記第1の電圧に対応する電圧を印加する
前記(11)に記載の記憶装置。
(13)前記駆動部は、第3の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第5のスイッチトランジスタ、前記第6のスイッチトランジスタ、前記第2のトランジスタ、および前記第4のトランジスタをオン状態にし、前記第1のトランジスタの前記ゲートおよび前記第3のトランジスタの前記ゲートに第3の電圧を印加し、前記第1の信号線および前記第3の信号線に第4の電圧を印加し、前記第2の信号線に第5の電圧を印加し、前記第1の信号線に流れる電流の電流値に基づいて、前記第1のトランジスタの前記閾値状態を検出する
前記(11)または(12)に記載の記憶装置。
1…記憶装置、11…制御部、12,13…駆動部、14…センスアンプ、20…メモリセルアレイ、100…拡散層、101,102…コンタクト/ビア、BL,BL1,BL2…ビット線、CG1,CG2…ゲート線、Isense…電流、MC,MC1,MC2…メモリセル、QF1,QF2…強誘電体ゲートトランジスタ、Q1〜Q3…トランジスタ、SG1〜SG3…選択ゲート線、U…メモリユニット、VBL,VBL1,VBL2,VCG1,VCG2,VSG1〜VSG3…電圧。
Claims (13)
- それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能な第1のトランジスタおよび第2のトランジスタと、
第1の信号線および第2の信号線と、
オン状態になることにより、前記第1の信号線と前記第1のトランジスタの前記第1の拡散層とを接続する第1のスイッチトランジスタと、
オン状態になることにより、前記第1のトランジスタの前記第2の拡散層と前記第2のトランジスタの前記第1の拡散層とを接続する第2のスイッチトランジスタと、
オン状態になることにより、前記第2のトランジスタの前記第2の拡散層と前記第2の信号線とを接続する第3のスイッチトランジスタと
を備えた記憶装置。 - 前記第1のトランジスタおよび前記第2のトランジスタは、強誘電体材料を含むゲート絶縁膜をさらに有する
請求項1に記載の記憶装置。 - 第1の期間において、前記第1のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタをオフ状態にし、前記第1のトランジスタの前記ゲートに第1の電圧を印加し、前記第1の信号線に第2の電圧を印加することにより、前記第1のトランジスタの前記閾値状態を設定する駆動部をさらに備えた
請求項1に記載の記憶装置。 - 前記駆動部は、
前記第1の電圧を前記第2の電圧よりも高くすることにより、前記閾値状態を第1の閾値状態に設定し、
前記第2の電圧を前記第1の電圧よりも高くすることにより、前記閾値状態を第2の閾値状態に設定する
請求項3に記載の記憶装置。 - 前記第1の電圧と前記第2の電圧との電圧差の絶対値は、所定の値よりも大きい
請求項3に記載の記憶装置。 - 前記駆動部は、第2の期間において、前記第3のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタをオフ状態にし、前記第2のトランジスタの前記ゲートに前記第1の電圧を印加し、前記第2の信号線に前記第2の電圧を印加することにより、前記第2のトランジスタの前記閾値状態を設定する
請求項3に記載の記憶装置。 - 前記駆動部は、第3の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、および前記第2のトランジスタをオン状態にし、前記第1のトランジスタの前記ゲートに第3の電圧を印加することにより、前記第1のトランジスタの前記閾値状態を検出する
請求項3に記載の記憶装置。 - 前記駆動部は、前記第3の期間において、前記第1の信号線に第4の電圧を印加し、前記第2の信号線に第5の電圧を印加し、前記第1の信号線に流れる電流の電流値に基づいて、前記第1のトランジスタの前記閾値状態を検出する
請求項7に記載の記憶装置。 - 前記駆動部は、第4の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、および前記第1のトランジスタをオン状態にし、前記第2のトランジスタの前記ゲートに前記第3の電圧を印加することにより、前記第2のトランジスタの前記閾値状態を検出する
請求項7に記載の記憶装置。 - それぞれが、第1の拡散層と、第2の拡散層と、ゲートとを有し、閾値状態を記憶可能な第3のトランジスタおよび第4のトランジスタと、
第3の信号線と、
ゲートを有し、オン状態になることにより、前記第3の信号線と前記第3のトランジスタの前記第1の拡散層とを接続する第4のスイッチトランジスタと、
ゲートを有し、オン状態になることにより、前記第3のトランジスタの前記第2の拡散層と前記第4のトランジスタの前記第1の拡散層とを接続する第5のスイッチトランジスタと、
ゲートを有し、オン状態になることにより、前記第4のトランジスタの前記第2の拡散層と前記第1の信号線とを接続する第6のスイッチトランジスタと
をさらに備え、
前記第1のトランジスタの前記ゲートは、前記第3のトランジスタの前記ゲートに接続され、
前記第2のトランジスタの前記ゲートは、前記第4のトランジスタの前記ゲートに接続され、
前記第1のスイッチトランジスタは、前記第4のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
前記第2のスイッチトランジスタは、前記第5のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
前記第3のスイッチトランジスタは、前記第6のスイッチトランジスタの前記ゲートに接続されたゲートを有する
請求項1に記載の記憶装置。 - 第1の期間において、前記第1のスイッチトランジスタおよび前記第4のスイッチトランジスタをオン状態にし、前記第2のスイッチトランジスタおよび前記第5のスイッチトランジスタをオフ状態にし、前記第1のトランジスタの前記ゲートおよび前記第3のトランジスタの前記ゲートに第1の電圧を印加し、前記第1の信号線に第2の電圧を印加することにより、前記第1のトランジスタの閾値状態を設定する駆動部をさらに備えた
請求項10に記載の記憶装置。 - 前記駆動部は、前記第1の期間において、前記第2の信号線および前記第3の信号線に前記第1の電圧に対応する電圧を印加する
請求項11に記載の記憶装置。 - 前記駆動部は、第3の期間において、前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第5のスイッチトランジスタ、前記第6のスイッチトランジスタ、前記第2のトランジスタ、および前記第4のトランジスタをオン状態にし、前記第1のトランジスタの前記ゲートおよび前記第3のトランジスタの前記ゲートに第3の電圧を印加し、前記第1の信号線および前記第3の信号線に第4の電圧を印加し、前記第2の信号線に第5の電圧を印加し、前記第1の信号線に流れる電流の電流値に基づいて、前記第1のトランジスタの前記閾値状態を検出する
請求項11に記載の記憶装置。
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