KR20030051373A - 비휘발성 반도체 메모리 및 그 동작 방법 - Google Patents

비휘발성 반도체 메모리 및 그 동작 방법 Download PDF

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Abstract

메모리 셀에 의해 워드 라인이 공유되고 인접한 메모리 셀에 의해 비트 라인이 공유되는, 복수의 메모리 셀을 가진 비휘발성 반도체 메모리에 데이터를 기록하는 방법으로서, 이 방법은 동일한 워드 라인에 접속되어 있는 메모리 셀에, 일단의 메모리 셀로부터 타단의 메모리 셀로 순차적으로 데이터를 기록하는 단계를 포함한다.

Description

비휘발성 반도체 메모리 및 그 동작 방법{NON-VOLATILE SEMICONDUCTOR MEMORY AND METHOD OF OPERATING THE SAME}
본 발명은 비휘발성 반도체 메모리 및 그 동작 방법에 관한 것이다. 보다 구체적으로, 본 발명은 고집적이 가능하며 콘택트가 없는 구조 (contactless structure) 의 셀을 가진 비휘발성 반도체 메모리 및 그 메모리의 동작 방법에 관한 것이다.
종래 기술의 재기록 가능한 비휘발성 NOR 형 메모리 어레이 (rewritable non-volatile NOR-type memory array) 에서는, 도 14 에 나타낸 바와 같이, 각각의 셀 트랜지스터 (15) 가 필드 산화막 (16) 에 의해 한정된 활성 영역에 형성된다. 트랜지스터 (15) 는 소스 (11)/드레인 (12), 소스 (11)/드레인 (12) 사이의 활성 영역상에 형성된 플로팅 게이트 (17), 및 플로팅 게이트 (17) 상에 형성되며 소스 (11)/드레인 (12) 사이의 채널 방향에 수직한 워드 라인에 접속되는 제어 게이트 (10) 로 구성된다. 이러한 메모리 셀 어레이에서, 드레인 (12) 은 콘택트 (13 ; contact) 를 통해 비트 라인 (14) 에 접속된다.
이와 같이, 드레인 (12) 상에 형성된 콘택트 (13) 는 셀 면적 (area) 의 넓은 부분을 차지하며 셀 면적 감소의 장애가 된다.
도 15 에 나타낸 바와 같이, 소스/드레인을 비트 라인과 접속하기 위한 콘택트가 제공되지 않는, 콘택트가 없는 메모리 어레이가 제안되어 있다. 이러한 메모리 셀 어레이에서는, 비트 라인 (20) 이 소스/드레인으로서의 기능도 하는 불순물 확산 영역으로서 형성된다.
그러나, 이러한 메모리 어레이에서는, 워드 라인 (17) 이 셀 트랜지스터 (18) 의 채널 방향과 동일한 방향으로 배열되기 때문에, 판독시의 셀 전류가 동일한 워드 라인 (17) 상의 인접 셀에 의해 영향을 받는다. 따라서, 동일한 워드 라인 상의 복수 셀들 중 특정한 1 개 셀에 기록하고 그 셀의 임계치를 정확하게 제어하더라도, 다음과 같은 문제가 발생한다.
(1) 소스측상의 인접 셀의 임계치가 낮은 값에서 높은 값으로 변하면, 겉보기 소스 저항 (apparent source resistance) 은 증가하며 특정 셀의 임계치는 원래의 값보다 높은 값으로 변동한다.
(2) 소스측상의 인접 셀의 임계치가 높은 값에서 낮은 값으로 변하면, 피상 소스 저항은 감소하며 특정 셀의 임계치는 원래의 값보다 낮은 값으로 변동한다.
상술한 문제의 관점에서, 본 발명의 목적은, 동일한 워드 라인에 배열된 복수 셀에서, 인접 셀의 상태에 관계없이 재기록후 임계치에 대한 정확한 제어가 가능한 비휘발성 반도체 메모리 및 그 메모리를 동작시키는 방법을 제공하는 것이다.
본 발명은, 메모리 셀들에 의해 한 워드 라인이 공유되고 인접한 메모리 셀들에 의해 한 비트 라인이 공유되는, 복수의 메모리 셀을 가진 비휘발성 반도체 메모리에 데이터를 기록하는 방법으로서, 동일한 워드 라인에 접속되어 있는 메모리셀에 일단의 메모리 셀로부터 타단의 메모리 셀로 순차적으로 데이터를 기록하는 단계를 포함하는 비휘발성 반도체 메모리에 데이터를 기록하는 방법을 제공한다.
또한, 본 발명은, 매트릭스로 배열된 복수의 메모리 셀을 구비하되, 행방향으로 정렬된 메모리 셀들은 2 이상의 세그먼트로 분할되고, 행방향으로 정렬된 메모리 셀의 게이트는 동일한 워드 라인에 접속되며, 열방향으로 정렬된 메모리 셀의 소스 및 드레인은 각각 동일한 비트 라인에 접속되고, 동일한 세그먼트에서는, 행방향으로 인접한 메모리 셀들에 의해 비트 라인이 각각 공유되며, 각 세그먼트의 비트 라인은 다른 세그먼트의 비트 라인과 전기적으로 분리된, 비휘발성 반도체 메모리를 제공한다.
본 발명은, 2 개 또는 3 개의 세그먼트에 1-비트의 데이터만을 동시에 기록하는, 상술한 바와 같은 비휘발성 반도체 메모리에 기록하는 방법을 제공한다.
본 발명은, 채널 열 전자 (channel hot electrons) 에 의해 데이터를 기록하는, 상술한 비휘발성 반도체 메모리에 데이터를 기록하는 방법을 제공한다.
이하의 상세한 설명으로부터 본 응용의 다양한 목적들을 보다 분명히 알 수 있다. 그러나, 본 발명의 바람직한 실시예들을 나타내지만, 상세한 설명 및 특정예들은, 당업자라면 이러한 상세한 설명으로부터 본 발명의 원리 및 범위 내에서 다양한 변경 및 변형이 가능하므로, 단지 일례일 뿐이다.
도 1 은 본 발명에 따른 비휘발성 반도체 메모리에 데이터를 기록하는 방법을 나타내는 비휘발성 반도체 메모리의 등가 회로도.
도 2a 및 도 2b 는 보통의 방법에 의해 비휘발성 반도체 메모리에 데이터가 기록될 경우, 인접 셀의 영향을 나타내는 등가 회로도.
도 3 은 소스 저항에 대한 인접 셀의 영향을 나타내는 그래프.
도 4 는 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 어레이를 기록하는 방법을 나타내는 도면.
도 5 는 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 다른 어레이를 기록하는 방법을 나타내는 도면.
도 6 은 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 또 다른 어레이를 기록하는 방법을 나타내는 도면.
도 7 은 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 비접촉 어레이의 등가 회로도.
도 8 은 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 어레이의 서브-비트 라인과 메인-비트 라인의 접속을 나타내는 등가 회로도.
도 9 는 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 다른 어레이의 서브-비트 라인과 메인-비트 라인의 접속을 나타내는 등가 회로도.
도 10 은 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 또 다른 어레이의 서브-비트 라인과 메인-비트 라인의 접속을 나타내는 등가 회로도.
도 11 은 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 또 다른 어레이의 서브-비트 라인과 메인-비트 라인의 접속을 나타내는 등가 회로도.
도 12 는 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 또 다른 어레이의 서브-비트 라인과 메인-비트 라인의 접속을 나타내는 등가 회로도.
도 13 은 본 발명에 따른 비휘발성 반도체 메모리에 행방향으로 세그먼트된 또 다른 어레이의 서브-비트 라인과 메인-비트 라인의 접속을 나타내는 등가 회로도.
도 14 는 종래 기술의 비휘발성 NOR 형 메모리의 개략적인 평면도.
도 15 는 종래 기술의 비접촉 어레이 셀의 개략적인 평면도.
* 본 발명의 주요 부분에 대한 부호의 설명 *
10 : 제어 게이트11 : 소스
12 : 드레인13 : 콘택트
14 : 비트 라인15 : 셀 트랜지스터
16 : 필드 산화막17 : 플로팅 게이트
18 : 셀 트랜지스터20 : 비트 라인
이하, 첨부된 도면을 참조하여, 본 발명의 비휘발성 반도체 메모리 및 그 동작 방법을 상세히 설명한다.
실시예 1
본 발명의 비휘발성 반도체 메모리에서는, 기본적으로 도 1 에 나타낸 바와 같이, 비휘발성 메모리 트랜지스터가 매트릭스로 배열되고, 복수의 메모리 트랜지스터 (메모리 셀 : Cn) 가 하나의 워드 라인 (WL) 에 접속된다. 이와 같이, 비휘발성 반도체 메모리는 실질적으로 도 15 에 나타낸 것과 동일한, 콘택트가 없는 메모리 셀 어레이를 형성한다. 워드 라인은 워드 라인에 접속되어 있는 메모리 셀의 채널 방향과 동일한 방향으로 연장한다.
도 1 에 나타낸 바와 같이, 이러한 구성의 메모리 셀 어레이에서, 데이터는 동일한 워드 라인 상의 메모리 셀들 (C1 내지 Cn) 중에서 소스 (SRC) 에 가장 근접한 셀 C1 에 먼저 기록된다. 셀 C1 의 드레인은 비트 라인 BL1 에 접속되어 있다. 전압 Vd 가 BL1 에 인가되며, 다른 비트 라인 BL2 내지 BLn 에도 인가된다. 이로써, 데이터는 채널 열 전자에 의해 셀 C1 에만 기록된다.
셀 C1 에 데이터가 기록된 후, BL1 을 소스로 사용하여 데이터는 셀 C2 에 기록된다. 이때, 비트 라인 BL2 를 드레인으로 사용하면, BL1 에는 0 V 가 인가되고 나머지 비트 라인 (BL2 내지 BLn) 에는 전압 Vd 가 인가된다. 이로써, 데이터는 채널 열 전자에 의해 셀 C2 에 기록된다. 마찬가지로, 데이터가 셀 C3 등에 기록된다. 마지막으로, 데이터는 소스로부터 가장 먼 셀 Cn 에 기록된다.
이와 같이, 복수의 셀이 하나의 워드 라인에 접속되어 있는 비휘발성 메모리에서, 데이터는 상술한 바와 같은 순차적인 프로그래밍 시스템에 의해 소스쪽으로부터 순차적으로 메모리 셀에 기록된다. 이로써, 소스측에 대한 인접 셀의 영향은 배제될 수 있으며 메모리 셀의 임계치는 정확하게 제어될 수 있다.
반대로, 보통의 기록 방법에 따르면, 상술한 구조의 메모리 셀 어레이의 모든 메모리 셀은 초기 상태에서 삭제되어 그들의 임계치는 로우 (low) 로 설정된다. 메모리 셀의 임계치보다 높게 워드 라인의 전위를 상승시킴으로써, 모든 셀은 ON-상태에 있게 된다.
모든 메모리 셀의 임계치가 로우로 설정된 상태에서, 먼저, 도 2a 에 나타낸 바와 같이, 셀 C4 가 기록되고 임계치는 상승한다. 셀 C4 를 판독할 경우, 셀 C4 를 제외한 메모리 셀의 임계치보다 높은 전압이 워드 라인 (WL) 에 인가된다. 이 경우, 소스측 상의 셀들 (C1 내지 C3) 의 임계치가 워드 라인의 전압보다 낮기 때문에, 셀들 (C1 내지 C3) 은 ON-상태가 되고 전류가 셀들 (C1 내지 C3) 을 통해 흐른다.
그 다음에는, 도 2b 에 나타낸 바와 같이, 셀 C3 가 기록되고 임계치는 상승한다. 상술한 바와 동일한 방법으로 셀 C3 가 판독될 경우, 셀 C3 는 OFF-상태가 되고, 셀 C4 의 드레인 BL4 로부터 BL3, BL2, BL1 및 소스측 상의 SRC 쪽으로 전류가 흐르지 않는다.
도 3 은 도 2a 의 셀 (C1 내지 C4) 의 소스 저항을 나타낸다. 도 2a 의 셀 C4 의 소스 저항은 도 3 의 C4 의 소스 저항에 해당하고, 도 2b 의 셀 C4 의 소스 저항은 도 3 의 C1 의 소스 저항에 해당한다.
따라서, 셀 C4 의 소스 저항은 셀 C3 의 기록 전후에 1.5 ㏀ 만큼 변한다.이와 같이, 셀의 임계치는 정확하게 제어될 수 없으며 다중치 동작 (multi-valued operation) 을 실현하기 어렵다는 것을 알 수 있다.
실시예 2
도 4 내지 도 7 에 나타낸 바와 같이, 이러한 예의 비휘발성 반도체 메모리에서는, 복수의 메모리 셀이 매트릭스로 배열된다. 행방향으로 정렬된 메모리 셀은 하나의 워드 라인 (WL) 에 접속되며 2 개의 세그먼트로 분할된다. 각 세그먼트는 메모리 셀들 (C1 내지 C5) 을 포함한다.
열방향으로 정렬된 메모리 셀의 경우, 도 7 에 나타낸 바와 같이, 소스와 드레인은 동일한 비트 라인에 각각 접속된다. 동일한 세그먼트에서, 메모리 셀들은 행방향으로 그들에 인접한 메모리 셀들과 비트 라인을 공유한다. 각 세그먼트의 비트 라인은 다른 세그먼트의 비트 라인과 전기적으로 분리된다. 1 개 세그먼트 일단의 비트 라인은, 소자 분리 영역 (device isolation region) 에 의해, 상기 세그먼트에 인접한 세그먼트의 반대단 비트 라인으로부터 전기적으로 분리되는 것이 바람직하다.
또한, 도 7 에 나타내지는 않았지만, 2 이상의 세그먼트가 열방향으로 형성될 수 있다. 이러한 경우에, 공지된 바와 같이, 열방향 세그먼트 각각의 서브-비트 라인은, 예를 들어, 선택 트랜지스터 등에 의해, 열방향의 다른 세그먼트의 서브-비트 라인과 전기적으로 분리가능한 것이 바람직하다. 또한, 하나의 서브-비트 라인에 접속되어 있는 메모리 셀의 수는 한 세그먼트의 동일한 워드 라인에 접속되어 있는 메모리 셀의 수보다 큰 것이 바람직하다. 이로써, 메모리셀의 면적에 대해 선택 트랜지스터가 차지하는 면적의 비가 감소될 수 있고, 따라서, 메모리는 크기가 작아질 수 있다.
도 4 내지 도 6 은, 순차적인 프로그래밍 시스템에 의해 상술한 바와 같이, 행방향으로 2 개의 세그먼트를 가진 메모리에 데이터를 기록하는 것을 나타내는 도면이다.
도 4 는, 한 세그먼트의 소스가 그에 인접한 세그먼트의 드레인과 대향하는 경우의 기록 방법을 나타낸다. 도 5 는, 한 세그먼트의 소스가 그에 인접한 세그먼트의 소스와 대향하는 경우의 기록 방법을 나타낸다. 도 6 은 한 세그먼트의 소스가 그에 인접한 세그먼트에 의해 공유되는 경우의 기록 방법을 나타낸다.
본 발명의 비휘발성 반도체 메모리에서는, 도 6 에 나타낸 바와 같이, 하나의 세그먼트가 복수, 예를 들어, 2 개의 서브-세그먼트로 더 분할될 수 있다. 이 경우, 인접한 서브-세그먼트의 메모리 셀에 접속되어 있는 2 개의 서브-비트 라인은 선택 트랜지스터를 통해 메인-비트 라인을 공유한다.
또한, 이와 같이 세그먼트된 그리고/또는 서브-세그먼트된 메모리 셀 어레이에서, 비트 라인은, 도 7 내지 도 13 에 나타낸 바와 같이, 계층적 구조의 서브-비트 라인과 메인-비트 라인으로 구성될 수 있다.
도 7 을 참조하면, 메모리 셀은 워드 라인 방향으로 2 개의 세그먼트로 분할되며, 하나의 세그먼트는 n+1 개의 서브-비트 라인 (SBL) 을 포함한다. 서브-비트 라인 (SBL) 은 (나타내지 않은) 선택 트랜지스터에 의해 (나타내지 않은) 메인-비트 라인 (MBL) 으로 접속되어 계층적 구조를 형성한다. 서브-비트 라인에접속되어 있는 셀의 워드 라인 수는 k (n < k) 로 설정한다.
이러한 배열은 메모리 셀의 면적에 대해 선택 트랜지스터가 차지하는 면적을 감소시킬 수 있어, 고집적을 가능하게 한다.
메인-비트 라인 (MBL) 에 서브-비트 라인 (SBL) 을 접속하는 몇가지 예를 도 8 내지 도 13 에 나타낸다.
도 8 을 참조하면, 하나의 메인-비트 라인 (MBL) 이 2 개의 인접 세그먼트의 서브-비트 라인 (SBL) 에 의해 공유된다. 이러한 서브-비트 라인 (SBL) 은 선택 트랜지스터 (SG1 및 SG2) 를 통해 각각 메인-비트 라인 (MBL) 으로 접속된다. 이로써, 동일 전위가 동일 세그먼트의 메모리 셀의 서브-비트 라인에 접속되어 있는 선택 트랜지스터 SG1 의 게이트에 인가될 수 있다. 또한, 선택 트랜지스터 (SG1 및 SG2) 의 게이트에 상이한 전압을 인가함으로써, 상이한 전위가 인접 세그먼트에 인가될 수 있다.
도 8 에서는, 2 개의 세그먼트가 메인-비트 라인을 공유하지만, 3, 4, 5 또는 그 이상의 세그먼트가 메인-비트 라인을 공유할 수 있다.
이러한 구성에서, 선택 트랜지스터 SG1 을 ON 하고 선택 트랜지스터 SG2 를 OFF 함으로써, 세그먼트 1 의 셀에 기록할 수 있다. 이 경우, 세그먼트 2 의 서브-비트 라인은 플로팅되며, 세그먼트 2 의 셀은 기록되지 않는다. 세그먼트 2 의 셀도 유사한 방식으로 기록될 수 있다. 이로써, 1-비트 데이터가 2 개 세그먼트에 기록될 수 있다.
이러한 접속 구조를 가진 메모리 셀 어레이는 표 1 에 나타낸 전압을 인가함으로써 동작될 수 있다.
그러나, 인가될 수 있는 전압은 표 1 및 표 2 에 열거된 것에 한정되지 않으며, 후술하는 바와 같이, 이 표에 따라 조정될 수 있다.
도 9 를 참조하면, 인접한 2 개 세그먼트의 소스가 서로 대향한다. 인접 세그먼트의 서브-비트 라인 (SBL) 은 하나의 메인-비트 라인 (MBL) 을 공유한다. 서브-비트 라인 (SBL) 은 2 개의 선택 트랜지스터 (SG1 및 SG2) 각각을 통해, 메인-비트 라인으로 접속된다. 소스 라인 (SL) 은 동일한 워드 라인에 접속되어 있는 상이한 세그먼트에 의해 공유된다.
이러한 접속 구조를 가진 메모리 셀 어레이는 표 1 에 나타낸 전압을 인가함으로써 동작될 수 있다.
도 10 을 참조하면, 인접한 2 개 세그먼트의 드레인이 서로 대향한다. 인접한 세그먼트의 서브-비트 라인 (SBL) 은 하나의 메인-비트 라인 (MBL) 을 공유한다. 서브-비트 라인 (SBL) 은 2 개의 선택 트랜지스터 (SG1 및 SG2) 각각을 통해, 메인-비트 라인으로 접속된다. 소스 라인 (SL) 은 동일한 워드 라인에접속되어 있는 상이한 세그먼트에 의해 공유된다.
이러한 접속 구조를 가진 메모리 셀 어레이는 표 1 에 나타낸 전압을 인가함으로써 동작될 수 있다.
도 11 을 참조하면, 인접한 2 개 세그먼트의 드레인이 서로 대향한다. 인접한 세그먼트는 선택 트랜지스터의 개재없이 소스를 공유한다. 인접한 서브-세그먼트의 서브-비트 라인 (SBL) 은 하나의 메인-비트 라인 (MBL) 을 공유한다. 서브-비트 라인 (SBL) 은 2 개의 선택 트랜지스터 (SG1 및 SG2) 각각을 통해, 메인-비트 라인에 접속된다. 소스 라인은 상이한 세그먼트 사이에서 공유된다.
이러한 접속 구조를 가진 메모리 셀 어레이는 표 1 에 나타낸 전압을 인가함으로써 동작될 수 있다.
도 12 를 참조하면, 하나의 세그먼트가 2 개의 인접 세그먼트와 메인-비트 라인 (MBL) 을 공유한다. 이러한 구성으로써, 1-비트 데이터가 3 개의 세그먼트에 기록될 수 있다.
이러한 접속 구조를 가진 메모리 셀 어레이는 표 1 에 나타낸 전압을 인가함으로써 동작될 수 있다.
도 13 을 참조하면, 하나의 세그먼트가 2 개의 서브-세그먼트로 구성된다. 하나의 서브-세그먼트는, 그 소스 및 드레인이 그에 인접한 2 개의 서브-세그먼트의 소스 및 드레인과 대향하도록 배열된다. 서브-세그먼트는 선택 트랜지스터의 개재없이 인접한 서브-세그먼트와 소스를 공유한다. 다시 말해, 상이한 세그먼트들 사이에서 소스가 공유될 수 있다. 또한, 하나의 메인-비트 라인 (MBL) 이 서브-세그먼트의 서브-비트 라인에 의해 공유된다. 이로써, 1-비트 데이터가 3 개의 서브-세그먼트에 기록될 수 있다.
이러한 접속 구조를 가진 메모리 셀 어레이는 표 2 에 나타낸 전압을 인가함으로써 동작될 수 있다.
본 발명에 따르면, 콘택트가 없는 어레이 구조의 비휘발성 반도체 메모리에서, 동일한 워드 라인에 접속되어 있는 복수의 메모리 셀이 순차적으로 일단의 메모리 셀로부터 타단의 메모리 셀로 기록된다. 이로써, 용량은 현저히 증가하면서도 셀 면적은 감소한다. 또한, 인접 셀의 상태에 관계없이 임계치를 정확하게 제어할 수 있다. 이와 같이, 비휘발성 반도체 메모리는 높은 신뢰도로써 동작될 수 있다.
또한, 본 발명에 따르면, 복수의 메모리 셀이 매트릭스로 배열되며, 행방향으로 정열된 메모리 셀은 2 이상의 세그먼트로 분할된다. 이로써, 선택된 세그먼트의 비트 라인에 인가되는 전압은 독자적으로 제어될 수 있으며, 바이어스 발생 회로의 면적은 감소될 수 있다.
또한, 비트 라인은 계층적 서브-비트 라인과 메인-비트 라인으로 구성되기 때문에, 메인-비트 라인의 피치 폭은 비-계층적 구조의 피치 폭의 2 배가 된다. 이와 같이, 메인-비트 라인의 위치에 많은 주의를 요할 필요없이, 메모리 셀의 레이아웃 설계의 자유도가 향상될 수 있다.

Claims (19)

  1. 메모리 셀들에 의해 하나의 워드 라인이 공유되고 인접한 메모리 셀들에 의해 하나의 비트 라인이 공유되는, 복수의 메모리 셀을 가진 비휘발성 반도체 메모리에 데이터를 기록하는 방법에 있어서,
    상기 동일한 워드 라인에 접속되어 있는 메모리 셀에 일단의 메모리 셀로부터 타단의 메모리 셀로 순차적으로 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기록 방법.
  2. 제 1 항에 있어서,
    상기 동일한 워드 라인에 접속되어 있는 메모리 셀에서, 상기 일단의 메모리 셀의 일측상의 비트 라인은 소스로서 동작하는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기록 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    데이터는 채널 열 전자 (channel hot electrons) 에 의해 메모리 셀에 기록되는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기록 방법.
  4. 행방향으로 정열된 메모리 셀이 2 이상의 세그먼트로 분할되고 매트릭스로 배열된 복수의 메모리 셀을 구비하는 비휘발성 반도체 메모리에 있어서,
    상기 행방향으로 정열된 메모리 셀의 게이트는 동일한 워드 라인에 접속되고,
    열방향으로 정열된 메모리 셀의 소스 및 드레인은 동일한 비트 라인에 각각 접속되고,
    동일한 세그먼트에서, 비트 라인은 행방향으로 인접한 메모리 셀에 의해 각각 공유되고,
    각 세그먼트의 비트 라인은 다른 세그먼트의 비트 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  5. 제 4 항에 있어서,
    세그먼트 일단의 비트 라인은 소자 분리 영역에 의해 세그먼트 타단의 비트 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 비트 라인은 계층적 구조의 서브-비트 라인 및 하나 이상의 메인-비트 라인으로 구성되고,
    상기 서브-비트 라인은 상기 메모리 셀의 소스 및 드레인에 접속되고,
    상기 메인 비트 라인은, 선택 트랜지스터를 통해, 인접한 세그먼트의 메모리 셀에 접속되어 있는 2 개의 서브-비트 라인 각각에 공통으로 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  7. 제 6 항에 있어서,
    상기 세그먼트는 서브-세그먼트로 더 분할되고,
    상기 메인-비트 라인은, 선택 트랜지스터를 통해, 인접한 서브-세그먼트의 메모리 셀에 접속되어 있는 2 개의 서브-비트 라인 각각에 공통으로 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  8. 제 7 항에 있어서,
    복수의 메인-비트 라인이 하나의 세그먼트 또는 서브-세그먼트의 메모리 셀에 접속되어 있고,
    상기 메인-비트 라인들 중의 일부는 상기 하나의 세그먼트 또는 서브-세그먼트의 일측에 인접한 세그먼트 또는 서브-세그먼트의 메모리 셀에 공통으로 접속되어 있으며, 상기 메인-비트 라인의 나머지는 상기 하나의 세그먼트 또는 서브-세그먼트의 타측에 인접한 세그먼트 또는 서브-세그먼트의 메모리 셀에 공통으로 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  9. 제 7 항에 있어서,
    복수의 메인-비트 라인이 상기 세그먼트 또는 서브-세그먼트 각각의 메모리 셀에 접속되어 있고,
    하나의 세그먼트 또는 서브-세그먼트의 메인-비트 라인들 중 일부는 상기 하나의 세그먼트 또는 서브-세그먼트의 일측에 인접한 세그먼트 또는 서브-세그먼트의 메모리 셀에 공통으로 접속되어 있으며, 상기 하나의 세그먼트 또는 서브-세그먼트의 메인-비트 라인의 나머지는 상기 하나의 세그먼트 또는 서브-세그먼트의 타측에 인접한 세그먼트 또는 서브-세그먼트의 메모리 셀에 공통으로 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  10. 제 6 항 또는 제 7 항에 있어서,
    인접한 세그먼트에 가장 근접한 비트 라인 또는 가장 먼 비트 라인은 선택 트랜지스터를 통해 소스 라인에 접속되고,
    상기 소스 라인은 동일한 워드 라인에 접속되어 있는 복수의 세그먼트 또는 서브-세그먼트에 의해 공유되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  11. 제 6 항 또는 제 7 항에 있어서,
    행방향으로 배열된 인접 세그먼트 또는 서브-세그먼트에서, 상기 인접 세그먼트 또는 서브-세그먼트들중 하나이고 상기 인접 세그먼트 또는 서브-세그먼트들중 다른 하나에 가장 근접한 메모리 셀과, 상기 인접 세그먼트 또는 서브-세그먼트들중 상기 다른 하나이고 상기 인접 세그먼트 또는 서브-세그먼트들중 상기 하나에 가장 근접한 메모리 셀 사이에, 비트 라인이 공유되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  12. 제 11 항에 있어서,
    행방향으로 배열된 인접 세그먼트 또는 서브-세그먼트에서, 비트 라인은 상기 인접 세그먼트 또는 서브-세그먼트의 가장 근접한 메모리 셀들 사이에 공유되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  13. 제 4 항에 있어서,
    2 이상의 세그먼트가 열방향으로 더 형성되고,
    열방향 세그먼트 각각의 비트 라인은 열방향의 다른 세그먼트의 비트 라인으로부터 전기적으로 분리가능한 것을 특징으로 하는 비휘발성 반도체 메모리.
  14. 제 6 항 또는 제 7 항에 있어서,
    동일한 세그먼트 또는 서브-세그먼트의 메모리 셀의 서브-비트 라인에 접속되어 있는 선택 트랜지스터의 게이트에 동일한 전위가 인가되도록 배선이 제공되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  15. 제 14 항에 있어서,
    인접한 세그먼트 또는 서브-세그먼트의 선택 트랜지스터의 게이트에 상이한 전위가 인가되도록 배선이 제공되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  16. 제 6 항에 있어서,
    하나의 서브-비트 라인에 접속되어 있는 메모리 셀의 수는 하나의 세그먼트 또는 서브-세그먼트의 동일한 워드 라인에 접속되는 메모리 셀의 수보다 큰 것을 특징으로 하는 비휘발성 반도체 메모리.
  17. 2 개 세그먼트에 1-비트 데이터만을 동시에 기록하는 것을 특징으로 하는, 제 4 항에 기재된 비휘발성 반도체 메모리를 기록하는 방법.
  18. 3 개 세그먼트에 1-비트 데이터만을 동시에 기록하는 것을 특징으로 하는, 제 4 항에 기재된 비휘발성 반도체 메모리를 기록하는 방법.
  19. 채널 열 전자에 의해 데이터를 기록하는 것을 특징으로 하는, 제 4 항에 기재된 비휘발성 반도체 메모리를 기록하는 방법.
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