JP7067308B2 - 不揮発性記憶装置、マイクロコンピューター及び電子機器 - Google Patents

Description

本発明は、不揮発性記憶装置、マイクロコンピューター及び電子機器等に関する。

従来より、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリーなどのメモリーが知られている。ＥＥＰＲＯＭ、フラッシュメモリーは、電気的にデータの書き込み及び消去が可能な不揮発性の記憶装置であり、搭載される電子機器の電源がオフになっても保持しておく必要があるデータを格納するための記憶装置として使用される。不揮発性記憶装置の従来技術としては例えば特許文献１に開示される技術がある。

特許文献１の不揮発性記憶装置では、１つのビット線に接続される例えば５１２個のメモリーセルに対して、１回目の書き込み動作においては、１番目のメモリーセルから５１２番目のメモリーセルへと向かう正方向の書き込み順序で、データの書き込みを行う。２回目の書き込み動作においては、５１２番目のメモリーセルから１番目のメモリーセルへと向かう逆方向の書き込み順序で、データの書き込みを行う。同様にして３回目の書き込み動作では、正方向の書き込み順序でデータの書き込みを行い、４回目の書き込み動作では、逆方向の書き込み順序でデータの書き込みを行う。この従来技術の不揮発性記憶装置では、書き込み動作を行った回数に関する情報を、アドレス制御用のメモリーセルに記憶しておく。そして消去動作毎に、アドレス制御用のメモリーセルに記憶されるデータを読み出し、読み出されたデータが「１」である場合には、正方向の書き込み順序でデータの書き込みを行うと共に、アドレス制御用のメモリーセルに記憶されるデータを「０」に書き換える。アドレス制御用のメモリーセルから読み出されたデータが「０」である場合には、逆方向の書き込み順序でデータの書き込みを行うと共に、アドレス制御用のメモリーセルに記憶されるデータを「１」に書き換える。

特開２００５－２８５１９１号公報

特許文献１には、消去前書き込み動作での書き込み順序の方向と、データの書き込み動作での書き込み順序の方向のアドレス制御については、何ら言及されていなかった。また特許文献１の不揮発性記憶装置は、１つのビット線に接続される複数のメモリーセルに対するデータの書き込みの順序の方向を、消去動作毎に入れ替えるものであり、ビット線選択の方向を入れ替えるものではなかった。従って、データの書き込み時において、選択ワード線上の非選択メモリーセルを介してメモリーセルアレイに影響を及ぼすライトディスターブのストレスについては、平準化することができなかった。このため、繰り返し書き換えを行った際に、このようなライトディスターブが原因となってメモリーセルのリーク電流やしきい値のばらつきが増加してしまうという問題には、対応できなかった。

本発明の一態様は、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置されるメモリーセルアレイと、前記メモリーセルアレイのワード線及びソース線を駆動するドライバー回路と、前記メモリーセルアレイのビット線に接続され、前記メモリーセルアレイに対してデータの書き込み及び読み出しを行うリードライト回路と、を含み、前記リードライト回路は、前記メモリーセルアレイへの書き込み動作において、第ｉのビット線から第ｊのビット線（ｉ、ｊは１以上で互いに異なる整数）へ向かう第１の方向でビット線選択を行い、前記メモリーセルアレイへの消去動作前に行う消去前書き込み動作において、前記第ｊのビット線から前記第ｉのビット線へ向かう第２の方向でビット線選択を行う不揮発性記憶装置に関係する。

本実施形態の不揮発性記憶装置の構成例。 不揮発性記憶装置の各動作の説明図。 ＭＯＮＯＳ構造のメモリーセルの構成例。 本実施形態のビット線選択手法の説明図。 本実施形態のビット線選択手法でのメモリーセルのリーク電流を示す図。 比較例のビット線選択手法の説明図。 比較例のビット線選択手法でのメモリーセルのリーク電流を示す図。 ライトディスターブについての説明図。 書き換え回数の保証回数の向上についての説明図。 相補セル構成の場合の本実施形態のビット線選択手法の説明図。 制御回路、アドレス制御回路の構成例。 本実施形態の不揮発性記憶装置の第２の構成例。 不揮発性記憶装置の詳細な構成例。 不揮発性記憶装置の詳細な構成例。 第２の構成例の不揮発性記憶装置の動作説明図。 誤り訂正符号を記憶する手法の説明図。 本実施形態のマイクロコンピューターの構成例。 本実施形態の電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．不揮発性記憶装置
図１に本実施形態の不揮発性記憶装置１０の構成例を示す。回路装置である不揮発性記憶装置１０は、メモリーセルアレイＭＡと、ドライバー回路ＤＲＣと、リードライト回路ＲＷＣを含む。メモリーセルアレイＭＡには、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される。またメモリーセルアレイＭＡには、メモリーセルに接続されるワード線、ビット線及びソース線が設けられる。不揮発性のメモリーセルは、記憶したデータの保持に電源の供給を必要としないメモリーセルである。

ドライバー回路ＤＲＣは、メモリーセルアレイＭＡのワード線及びソース線を駆動する。例えばドライバー回路ＤＲＣは、ワード線にワード線電圧を出力する駆動を行って、ワード線選択を行い、ソース線に高電圧のソース線電圧を出力する駆動を行って、消去動作を行う。

リードライト回路ＲＷＣは、メモリーセルアレイＭＡのビット線に接続され、メモリーセルアレイＭＡに対してデータの書き込み及び読み出しを行う。例えばリードライト回路ＲＷＣは、メモリーセルアレイＭＡのメモリーセルに対してビット線を介してデータを書き込む動作を行う。またリードライト回路ＲＷＣは、メモリーセルアレイＭＡのメモリーセルからビット線を介してデータを読み出す動作を行う。なお本実施形態における回路間や回路素子間の接続や、信号線と回路の間や信号線と回路素子の間の接続は、電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続であり、信号線や能動素子等を介した接続であってもよい。

そして本実施形態では、リードライト回路ＲＷＣは、メモリーセルアレイＭＡへの書き込み動作において、第ｉのビット線から第ｊのビット線へ向かう第１の方向でビット線選択を行う。ここで、ｉ、ｊは１以上で互いに異なる整数である。特に限定されないが例えばｊ＞ｉである。一方、リードライト回路ＲＷＣは、メモリーセルアレイＭＡへの消去動作前に行う消去前書き込み動作においては、第ｊのビット線から第ｉのビット線へ向かう第２の方向でビット線選択を行う。即ち書き込み動作と消去前書き込み動作とでは、ビット線の選択方向が逆方向になる。具体的にはリードライト回路ＲＷＣは、第ｊのビット線から第ｉのビット線へ向かう第２の方向でのビット線選択を行いながら、消去前書き込み動作を行う。この消去前書き込み動作の後に、ドライバー回路ＤＲＣがメモリーセルアレイＭＡに対する消去動作を行う。そして消去動作後に、リードライト回路ＲＷＣが、第ｉのビット線から第ｊのビット線へ向かう第１の方向でのビット線選択を行いながら、データの書き込み動作を行う。本実施形態では、消去状態のメモリーセルは例えば「１」を記憶しており、消去前書き込み動作では、メモリーセルアレイＭＡのメモリーセルに「０」を書き込む。具体的には消去前書き込み動作では、消去状態となって「１」を記憶しているメモリーセルに対して、「０」を書き込む。このような消去前書き込み動作を行うことで、消去動作前にメモリーセルアレイＭＡのメモリーセルのしきい値を揃えることが可能になり、その後の消去動作によってメモリーセルが過消去されてしまう事態を防止できるようになる。

図２は、不揮発性記憶装置１０の各動作の説明図である。図２に示すように、消去動作時には、ワード線ＷＬはＶＳＳ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはフローティング状態に設定される。ＶＳＳは例えば０Ｖである。但しＶＳＳは負電圧であってもよい。ＶＰＰは、例えば７．５Ｖなどの高電圧であり、消去及び書き換え用の電圧である。書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。読み出し動作時には、ワード線ＷＬはＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位が、リードライト回路ＲＷＣのセンスアンプによりセンシングされてデータが読み出される。ＶＤＤはＶＰＰよりも低い電圧であり、例えば１．８Ｖである。消去動作では、メモリーセルの電荷蓄積層に正電荷が注入されることで、メモリーセルに「１」が記憶される。そして書き込み動作において、メモリーセルの電荷蓄積層に負電荷が注入されることで、メモリーセルの記憶データが「１」から「０」に書き換わる。

また本実施形態では、メモリーセルアレイＭＡの複数のメモリーセルは、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造のメモリーセルである。図３にＭＯＮＯＳ構造のメモリーセル５００の一例を示す。ＭＯＮＯＳ構造は、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）構造とも呼ばれるものである。図３のメモリーセル５００は、半導体層である半導体基板５１０と、ソースドレイン領域５２０と、第１のゲート絶縁層５３０と、ゲート電荷蓄積層５４０と、第２のゲート絶縁層５５０と、ゲート導電層５６０と、絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。ゲート導電層５６０はワード線ＷＬに接続される。ゲート電荷蓄積層５４０は、例えばＳｉ３Ｎ４層などの窒化シリコン層により形成され、ゲート導電層５６０は、例えばポリシリコン層で形成される。また第１のゲート絶縁層５３０、第２のゲート絶縁層５５０及び絶縁層５７０は、例えばＳｉＯ２層である酸化シリコン層により形成される。これによりＭＯＮＯＳ構造が実現される。ＭＯＮＯＳ構造のメモリーセル５００では、チャネルを走行する電子の一部がホットエレクトロンとなり、第１のゲート絶縁層５３０の障壁を越えて、ゲート電荷蓄積層５４０に捕獲されることで、データの書き込みが行われる。即ち、ゲート電荷蓄積層５４０にトラップされた電荷の有無によって、メモリーセル５００のしきい値が変化することで、記憶されたデータの０、１を判定する。

なおメモリーセルアレイＭＡのメモリーセルはフローティングゲート構造のメモリーセルであってもよい。フローティングゲート構造のメモリーセルでは、半導体基板の表面にソース領域及びドレイン領域が形成されると共に、半導体基板上にトンネル酸化膜を介してフローティングゲートが形成される。

図４は本実施形態のビット線選択手法の説明図である。メモリーセルアレイＭＡにはビット線ＢＬｉ～ＢＬｊが設けられている。メモリーセルアレイＭＡの複数のメモリーセルの各メモリーセルは、ビット線ＢＬｉ～ＢＬｊとワード線との交差位置に配置される。選択ワード線と選択ソース線には、高電圧のＶＰＰが供給される。非選択ワード線にはＶＳＳが供給され、非選択ソース線はオープン状態であるフローティング状態になっている。

そして図４に示すように本実施形態では、書き込み動作時においては、第ｉのビット線であるビット線ＢＬｉから第ｊのビット線であるビット線ＢＬｊへと向かう第１の方向ＤＲ１でビット線選択が行われる。例えば昇順でビット線選択が行われる。一方、消去前書き込み動作時においては、ビット線ＢＬｊからビット線ＢＬｉへと向かう第２の方向ＤＲ２でビット線選択が行われる。例えば降順でビット線選択が行われる。このようなビット線選択手法により消去前書き込み動作及び書き込み動作を行うことで、書き込み時に選択ワード線上の非選択メモリーセルを介してメモリーセルアレイＭＡに影響を及ぼすライトディスターブのストレスを平準化できる。これにより、特定エリアにストレスが集中しないようになり、特性バラツキとリーク電流の増加を防止できるようになる。即ち、消去前書き込み動作と書き込み動作とで、ビット線の選択順序を逆方向にすることで、ライトディスターブのストレスが平準化され、繰り返し書き換えに伴うリーク電流の増加が抑制される。

なお消去前書き込み動作は、プリプログラムとも呼ばれ、消去動作前に書き込みを行うことでメモリーセルのしきい値を揃える動作であり、消去動作での過消去を抑制するための書き込み動作である。例えば消去前書き込み動作は、消去動作前にメモリーセルアレイＭＡのメモリーセルの記憶データをオールゼロに揃える書き込み動作である。ライトディスターブは、データの書き込み時に印加される高電圧が非選択メモリーセルに影響を及ぼし、非選択メモリーセルのデータが書き換わってしまうなどの現象である。

図５は、本実施形態のビット線選択手法でのメモリーセルのリーク電流を示す図である。図５に示すように、本実施形態のビット線選択手法によれば、リーク電流を小さくすることができる。そしてビット線ＢＬｉ～ＢＬｊに接続されるメモリーセル間のリーク電流のばらつきを小さくできる。

図６は比較例のビット線選択手法の説明図である。比較例では、書き込み動作時には、ビット線ＢＬｉからビット線ＢＬｊに向かう方向ＤＲでビット線選択が行われると共に、消去前書き込み動作時においても、ビット線ＢＬｉからビット線ＢＬｊに向かう方向ＤＲでビット線選択が行われる。即ち書き込み動作時と消去前書き込み動作時とでビット線選択の方向が同じになる。図７は、図６の比較例のビット線選択手法でのメモリーセルのリーク電流を示す図である。図７に示すように、比較例のビット線選択手法では、リーク電流が大きくなってしまい、ビット線ＢＬｉ～ＢＬｊに接続されるメモリーセル間のリーク電流のばらつきも大きくなってしまう。

例えばライトディスターブのストレスは、選択ワード線上の非選択メモリーセルを介してメモリーセルアレイに対して影響を及ぼす。この時、非選択メモリーセルの状態に応じて、ライトディスターブのストレスの影響度が異なるようになる。消去状態のメモリーセルと、プログラム状態である書き込み状態のメモリーセルとでは、そのしきい値が異なるからである。従って、書き込み動作や消去前書き込み動作でのビット線選択の後半において選択されるメモリーセルに繋がるビット線上のメモリーセルが、ライトディスターブのストレスの影響を、より多く受けるようになる。ライトディスターブのストレスは、メモリーセルに対して、徐々に過消去とリーク電流の増加をもたらすが、上述のようにライトディスターブのストレスの影響度が、非選択メモリーセルの状態に応じて異なる。このため、繰り返し書き換えにより、メモリーセルのリーク電流やしきい値のばらつきが増加してしまう。そして、このようなリーク電流やしきい値のばらつきの増加が、書き込み回数の向上を妨げる原因になっていた。

この点、本実施形態のビット線選択手法によれば、図５に示すようにメモリーセルのリーク電流の増加を防止でき、メモリーセルのリーク電流やしきい値のばらつきの増加を抑制できる。このように、リーク電流やしきい値のばらつきの増加が抑制されることで、書き込み回数の保証回数を増加させることが可能になる。

図８は、ライトディスターブについての説明図である。図８では、ワード線ＷＬ０及びソース線ＳＬ０に高電圧のＶＰＰが印加されて選択状態になっていると共に、ビット線ＢＬ０がＶＳＳに設定されて選択状態になっている。従って、この場合にはメモリーセルＭＣ０が書き込み対象のメモリーセルになる。一方、ワード線ＷＬ０に接続されるメモリーセルＭＣ１、ＭＣ２は、ビット線ＢＬ１、ＢＬ２がフローティング状態になっており、選択状態になっていないため、非選択メモリーセルになる。そしてメモリーセルＭＣ１は、消去状態になっており、そのしきい値ＶＴＨが低くなっている。一方、メモリーセルＭＣ２は書き込み状態になっており、そのしきい値ＶＴＨが高くなっている。この場合には、図８のＥ１に示すように、しきい値ＶＴＨが低い消去状態のメモリーセルＭＣ１を介して、ソース線ＳＬ０の高電圧がビット線ＢＬ１に伝わり、非選択のビット線ＢＬ１が高い電圧にバイアスされた状態になってしまう。なお書き込み状態のメモリーセルＭＣ２については、しきい値ＶＴＨが高くなっているため、Ｅ２に示すような高い電圧の印加は殆ど無い。そして、Ｅ１に示すようにビット線ＢＬ１に高い電圧が印加されると、非選択のワード線ＷＬ１～ＷＬｎ及び非選択のビット線ＢＬ１に接続されるメモリーセルＭＣ４～ＭＣｎ＋１に対して高い電圧が印加されてしまい、ライトディスターブのストレスの影響を受けてしまう。このライトディスターブの状態は、メモリーセルに対して消去動作を行う際のバイアス印加状態に近い状態である。このため、繰り返し書き換えに伴い、ビット線ＢＬ１に接続されるメモリーセルが徐々に消去動作されたかのようになり、これらのメモリーセルのリーク電流が増加する。このようにリーク電流が増加すると、図９のＧ１に示すように、書き換え回数の保証回数が少なくなってしまう。例えば図９のＲＤＬＶはデータの読み分け可能レベルを表すものであり、リーク電流がＲＤＬＶのレベルを越えてしまうと、データの読み分けができなくなる。従って、図９のＧ１の場合には、書き込み回数として１００００回程度しか保証できないようになる。

例えば図６において方向ＤＲのビット線選択順序でビット線選択を行った場合に、ビット線ＢＬｊに接続されるメモリーセルに対しては、最後に書き込み動作が行われる。従って、ビット線ＢＬｊ側のメモリーセルに対しては、ビット線ＢＬｉ側のメモリーセルに比べて、より多くの回数だけ、ライトディスターブのストレスがかかることになる。例えば図６において、ＢＬｉ、ＢＬｉ＋１、ＢＬｉ＋２というようにビット線が選択されて、書き込み動作が行われたとする。この場合には、例えばビット線ＢＬｉ＋３～ＢＬｊに接続されるメモリーセルに対しては、３回の書き込み動作によるライトディスターブのストレスがかかることになる。そして、その後にＢＬｉ＋３、ＢＬｉ＋４・・・というようにビット線の選択が行われて書き込み動作が行われた場合にも、ビット線ＢＬｉ、ＢＬｉ＋１、ＢＬｉ＋２に接続されて書き込みが行われたメモリーセルについては、既に書き込み状態になっているため、図８のＥ２で説明したようにライトディスターブのストレスはかからないようになる。従って、図６の方向ＤＲのビット線選択順序でビット線選択を行うと、ビット線ＢＬｊに近いメモリーセルほど、より多くの回数のライトディスターブのストレスがかかるようになり、リーク電流が大きく増加してしまう。例えば一番最後に選択されるビット線ＢＬｊに接続されるメモリーセルのリーク電流が、図９のＧ１に示すように大幅に増加し、読み出し判定の際に読み分けができなくなる。例えばメモリーセルのリーク電流が増えると、本当は「０」を記憶しているはずのメモリーセルを、リーク電流が原因で、読み出し判定の際に「１」を記憶しているメモリーセルであると誤判定してしまう。特にビット線に接続される多数のメモリーセルにおいてリーク電流が発生すると、当該ビット線を選択してデータの読み出し判定を行う際に、リーク電流がメモリーセルの検出電流であるかのように誤判定されてしまう。この結果、図９のＧ１に示すように、書き込み回数の保証回数の減少の問題を招く。

これに対して本実施形態では図４に示すように、書き込み動作においてはビット線ＢＬｉからビット線ＢＬｊに向かう第１の方向ＤＲ１でビット線選択が行われるが、消去前書き込み動作においては、ビット線ＢＬｊからビット線ＢＬｉに向かう第２の方向ＤＲ２でビット線選択が行われる。従って、書き込み動作においては、ビット線ＢＬｊ側のメモリーセルに対してライトディスターブのストレスがかかる一方で、消去前書き込み動作においては、ビット線ＢＬｉ側のメモリーセルに対してライトディスターブのストレスがかかるようになる。従って、ライトディスターブのストレスのかかり方が平準化されるようになり、メモリーセルのビット線選択順序を原因としたリーク電流やしきい値のばらつきの増加を抑制できるようになる。これによりリーク電流などの特性を、図９のＧ１からＧ２に示すように改善できるようになり、書き込み回数の保証回数を増加させることが可能になる。

また本実施形態では、リードライト回路ＲＷＣは、消去前書き込み動作において、消去状態となっているメモリーセルに対して書き込み動作を行う。例えばリードライト回路ＲＷＣは、消去状態となっており、「１」を記憶しているメモリーセルに対して、消去前書き込み動作において「０」を書き込む。一方、リードライト回路ＲＷＣは、消去状態になっておらず、「０」を記憶しているメモリーセルに対しては、消去前書き込み動作において「０」の書き込みを行わない。このようにすれば、「０」を記憶しているメモリーセルに対して、更に「０」が書き込まれてしまうような事態の発生を防止できる。

また本実施形態では、メモリーセルアレイＭＡの第１のメモリーセルは、第１のビットデータを記憶し、第２のメモリーセルは、第１のビットデータの相補データとなる第２のビットデータを記憶する。即ち、各ビットに対応して設けられた２つのメモリーセルが、各ビットのデータとして、互いに相補的な関係にある相補データを記憶する。例えば第１、第２のメモリーセルにより、第１の論理レベルである「０」を記憶する場合には、第１のメモリーセルは、第１のビットデータとして「０」を記憶し、第２のメモリーセルは、第２のビットデータとして「１」を記憶する。第１、第２のメモリーセルにより、第２の論理レベルである「１」を記憶する場合には、第１のメモリーセルは、第１のビットデータとして「１」を記憶し、第２のメモリーセルは、第２のビットデータとして「０」を記憶する。第１のメモリーセルと第２のメモリーセルは、メモリーセルアレイＭＡにおいて例えば隣合って配置されるメモリーセルである。

そしてリードライト回路ＲＷＣは、消去前書き込み動作において、第１のメモリーセル及び第２のメモリーセルのうち、消去状態となっているメモリーセルに対して書き込み動作を行う。例えば第１のメモリーセルが「０」を記憶し、第２のメモリーセルが「１」を記憶している場合には、消去状態となっている第２のメモリーセルに対して「０」を書き込む。また第１のメモリーセルが「１」を記憶し、第２のメモリーセルが「０」を記憶している場合には、消去状態となっている第１のメモリーセルに対して「０」を書き込む。このようにすることで、第１、第２のメモリーセルが共に「０」を記憶するようになり、消去動作前に記憶データをオールゼロにしてしきい値を揃える消去前書き込み動作を実現できるようになる。

図１０は、相補セル構成の場合の本実施形態のビット線選択手法を説明する図である。最初の状態では、相補セルを構成する第１のメモリーセルであるメモリーセルＭＣｉが「０」を記憶し、相補セルを構成する第２のメモリーセルであるメモリーセルＭＣｉ＋１が「１」を記憶している。これにより、メモリーセルＭＣｉ、ＭＣｉ＋１により「０」のビットデータが記憶された状態になる。また相補セルを構成する第１のメモリーセルであるメモリーセルＭＣｊ－１が「０」を記憶し、相補セルを構成する第２のメモリーセルであるメモリーセルＭＣｊが「１」を記憶している。これにより、メモリーセルＭＣｊ－１、ＭＣｊにより「０」のビットデータが記憶された状態になる。

次に消去前書き込み動作においては、相補セル構成のメモリーセルＭＣｉ、ＭＣｉ＋１のうち、消去状態となっているメモリーセルＭＣｉ＋１に対して「０」を書き込む。また相補セル構成のメモリーセルＭＣｊ－１、ＭＣｊのうち、消去状態となっているメモリーセルＭＣｊに対して「０」を書き込む。このようにすることで、消去動作前にメモリーセルＭＣｉ、ＭＣｉ＋１・・・ＭＣｊ－１、ＭＣｊの記憶データをオールゼロにしてしきい値を揃える消去前書き込み動作が実現される。

次に、消去動作を行うことで、メモリーセルＭＣｉ、ＭＣｉ＋１・・・ＭＣｊ－１、ＭＣｊの記憶データが「１」になる。そして書き込み動作により、例えばメモリーセルＭＣｉ＋１に対して「０」が書き込まれている。これにより相補セル構成のメモリーセルＭＣｉ、ＭＣｉ＋１により、「１」のビットデータが記憶された状態になる。また書き込み動作により、メモリーセルＭＣｊに対して「０」が書き込まれている。これにより相補セル構成のメモリーセルＭＣｊ－１、ＭＣｊにより、「１」のビットデータが記憶された状態になる。

以上のように本実施形態では、リードライト回路ＲＷＣは、消去前書き込み動作において、相補セル構成の第１、第２のメモリーセルのうち、消去状態となっているメモリーセルに対して書き込み動作を行っている。例えば図１０の消去前書き込み動作では、消去状態となっているメモリーセルＭＣｉ＋１、ＭＣｊに対して「０」が着込まれている。このようにメモリーセルアレイＭＡのメモリーセルを相補セル構成とすることで、消去前書き込み動作において「０」が書き込まれるメモリーセルの個数と、書き込み動作において「０」が書き込まれるメモリーセルの個数を、同等にすることが可能になる。即ち、相補セル構成の場合には、消去前書き込み動作及び書き込み動作において、相補セル構成の２つのメモリーセルのいずれか一方に「０」を書き込むことになる。従って、消去前書き込み動作においては、全体の個数の半数のメモリーセルに対して「０」の書き込みが行われ、データの書き込み動作においても、全体の個数の半数のメモリーセルに対して「０」の書き込みが行われる。従って、消去前書き込み動作時のライトディスターブのストレスの回数と、書き込み動作時のライトディスターブのストレスの回数を、同等にすることが可能になり、ライトディスターブのストレスを更に平準化できるようになる。

図１１は、不揮発性記憶装置１０が有する制御回路５０やアドレス制御回路８０の構成例である。図１１に示すように、不揮発性記憶装置１０は、ドライバー回路ＤＲＣ及びリードライト回路ＲＷＣに接続され、アドレス制御を行うアドレス制御回路８０と、アドレス制御回路８０を制御する制御回路５０を含む。制御回路５０及びアドレス制御回路８０は例えばロジック回路により実現される。そして制御回路５０は、メモリーセルアレイＭＡの書き込み動作において、図４に示すように第１の方向ＤＲ１でビット線選択するアドレス制御を、アドレス制御回路８０に行わせる。また制御回路５０は、消去前書き込み動作において、第２の方向ＤＲ２でビット線選択するアドレス制御を、アドレス制御回路８０に行わせる。

制御回路５０は、ステートマシーン７２とデータ制御回路７４を含む。ステートマシーン７２は、制御回路５０における各種のシーケンス処理を行う回路である。データ制御回路７４は、メモリーセルアレイＭＡに書き込むデータやメモリーセルアレイＭＡから読み出したデータに対して、各種の処理を行う回路である。例えばデータ制御回路７４は、誤り訂正を行う誤り訂正回路や、誤り訂正符号であるＥＣＣのデータを生成するＥＣＣデータ生成回路を含むことができる。そしてステートマシーン７２は、動作ステートが書き込み動作のステートである場合には、例えば昇順でアドレス生成を行うようにアドレス制御回路８０に指示する。そしてアドレス制御回路８０が昇順でアドレスを生成することで、リードライト回路ＲＷＣは、ビット線ＢＬｉからビット線ＢＬｊというように第１の方向ＤＲ１でビット線選択を行うようになる。一方、ステートマシーン７２は、動作ステートが消去前書き込み動作のステートである場合には、例えば降順でアドレス生成を行うようにアドレス制御回路８０に指示する。そしてアドレス制御回路８０が降順でアドレスを生成することで、リードライト回路ＲＷＣは、ビット線ＢＬｊからビット線ＢＬｉというように第２の方向ＤＲ２でビット線選択を行うようになる。

具体的にはアドレス制御回路８０は、アドレス生成のためのカウンターを有している。そしてステートマシーン７２は、動作ステートが書き込み動作のステートである場合には、カウンターの初期値を最小値に設定し、カウントアップ処理を行うようにアドレス制御回路８０に指示する。これにより昇順でアドレスが生成されるようになる。一方、ステートマシーン７２は、動作ステートが消去前書き込み動作のステートである場合には、カウンターの初期値を最大値に設定し、カウントダウン処理を行うようにアドレス制御回路８０に指示する。これにより降順でアドレスが生成されるようになる。なお、ここでは、書き込み動作の際のアドレス生成を昇順とし、消去前書き込み動作の際のアドレス生成を降順としたが、本実施形態はこれには限定されない。例えば書き込み動作の際のアドレス生成を降順とし、消去前書き込み動作の際のアドレス生成を昇順にしてもよい。

例えば前述の特許文献１の従来技術では、書き込み動作を行った回数に関する情報である回数情報を、アドレス制御用のメモリーセルに記憶しておく必要があった。そして不揮発性記憶装置が搭載される電子機器の電源がオフになっても、当該回数情報が消失しないように、アドレス制御用のメモリーセルとして不揮発性のメモリーセルを使用する必要があった。

この点、本実施形態では、消去前書き込み動作と書き込み動作とでビット線選択の方向を切り替えれば済むため、このようなアドレス制御用のメモリーセルが不要になるという利点がある。即ち本実施形態では、図１１で説明したように、動作ステートが消去前書き込み動作のステートなのか書き込み動作のステートなのかを判断して、ビット線選択の方向を切り替えればよい。従ってアドレス制御用の不揮発性のメモリーセルが不要になり、簡素な処理でビット線選択の方向を切り替えて、書き込み回数の保証回数を向上できる。

２．第２の構成例
図１２に本実施形態の不揮発性記憶装置１０の第２の構成例を示す。図１２の不揮発性記憶装置１０は、メモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１及びリードライト回路ＲＷＣ１と、メモリーセルアレイＭＡ２、ドライバー回路ＤＲＣ２及びリードライト回路ＲＷＣ２を含む。例えば、メモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１及びリードライト回路ＲＷＣ１により、ＥＥＰＲＯＭマクロが構成され、メモリーセルアレイＭＡ２、ドライバー回路ＤＲＣ２及びリードライト回路ＲＷＣ２により、フラッシュメモリーマクロが構成される。ＥＥＰＲＯＭマクロ及びフラッシュメモリーマクロは、不揮発性記憶装置１０である集積回路装置のマクロブロックである。マクロブロックは、ハードウェアーマクロとも呼ばれ、マクロブロックを構成する回路ブロックが集積回路装置であるＩＣ上において集積してレイアウト配置されるブロックである。

メモリーセルアレイＭＡ１には、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される。またメモリーセルアレイＭＡ１には、メモリーセルに接続されるワード線、ビット線及びソース線が設けられる。ドライバー回路ＤＲＣ１は、メモリーセルアレイＭＡ１のワード線及びソース線を駆動する。リードライト回路ＲＷＣ１は、メモリーセルアレイＭＡ１のビット線に接続され、メモリーセルアレイＭＡ１に対してデータの書き込み及び読み出しを行う。例えば図１２のメモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１、リードライト回路ＲＷＣ１は、各々、図１のメモリーセルアレイＭＡ、ドライバー回路ＤＲＣ、リードライト回路ＲＷＣに対応する。

第２のメモリーセルアレイであるメモリーセルアレイＭＡ２には、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される。具体的にはメモリーセルアレイＭＡ２には、メモリーセルアレイＭＡ１の複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される。またメモリーセルアレイＭＡ２には、メモリーセルに接続されるワード線、ビット線及びソース線が設けられる。同一構造のメモリーセルは、例えば層構造が同じメモリーセルであり、読み出し、書き込み、消去の動作が同じ動作となるメモリーセルである。同一構造のメモリーセルは、一例としては、同じ半導体製造プロセスで形成されるメモリーセルである。第２のドライバー回路であるドライバー回路ＤＲＣ２は、メモリーセルアレイＭＡ２のワード線及びソース線を駆動する。第２のリードライト回路であるリードライト回路ＲＷＣ２は、メモリーセルアレイＭＡ２のビット線に接続され、メモリーセルアレイＭＡ２に対してデータの書き込み及び読み出しを行う。

そして本実施形態では、ドライバー回路ＤＲＣ１は、メモリーセルアレイＭＡ１に対してバイト単位の消去動作を行う。例えば８ビットの単位での消去動作を行う。一方、ドライバー回路ＤＲＣ２は、メモリーセルアレイＭＡ２に対してブロック単位の消去動作を行う。例えばバイト単位よりも大きなブロック単位の消去動作を行う。ブロック単位は例えば複数バイトの単位である。

このように図１２の第２の構成例では、メモリーセルアレイＭＡ１については、ＥＥＰＲＯＭのようにバイト単位での消去動作が行われ、メモリーセルアレイＭＡ２については、フラッシュメモリーのようにブロック単位での消去動作が行われる。従って、メモリーセルアレイＭＡ１についてはＥＥＰＲＯＭのように扱うことができ、メモリーセルアレイＭＡ２についてはフラッシュメモリーのように扱うことができる。この結果、同一構造のメモリーセルを用いながらも、ＥＥＰＲＯＭとフラッシュメモリーを混載した不揮発性記憶装置１０を実現できるようになり、ＥＥＰＲＯＭの用途とフラッシュメモリーの用途の両方に対して対応できるようになる。例えば後述の図１７のマイクロコンピューター１００では、ユーザデータについてはＥＥＰＲＯＭに記憶し、ファームウェアのプログラムについてはフラッシュメモリーに記憶するという使い方の用途がある。この場合に図１２の第２の構成例によれば、１つの不揮発性記憶装置１０をマイクロコンピューター１００に搭載するだけで、ユーザデータについてはメモリーセルアレイＭＡ１に記憶し、ファームウェアのプログラムについてはメモリーセルアレイＭＡ２に記憶することで、このような用途に応えることが可能になる。そしてメモリーセルアレイＭＡ１、ＭＡ２には同一構造のメモリーセルが用いられるため、同じ半導体の製造プロセスを用いて、メモリーセルアレイＭＡ１、ＭＡ２のメモリーセルを形成できる。従って、新たな製造プロセス工程の追加が不要となり、低コスト化を図れる。またメモリーセルアレイＭＡ１、ＭＡ２を、ＭＯＮＯＳ構造などのメモリーセルにより実現することで、回路面積を小さくでき、更なる低コスト化を図れるようになる。

図１３、図１４は本実施形態の不揮発性記憶装置１０の詳細な構成例である。図１３は、メモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１、リードライト回路ＲＷＣ１の詳細な構成例を示す図である。

メモリーセルアレイＭＡ１は、Ａ１～Ａ９に示すように複数のメモリーセルを含む。Ａ１～Ａ９は、アドレスＡＤＲ０～ＡＤＲ８によりアドレス指定されるメモリーセル群である。なお、Ａ１～Ａ９の各メモリーセル群には、実際には１バイトに対応する個数のメモリーセルが設けられるが、説明の簡素化のために図示を省略している。本実施形態では後述するように、各ビットのデータを、互いに相補的な関係にある相補データとして記憶するため、Ａ１～Ａ９の各メモリーセル群には、１バイトに対応する例えば１６個のメモリーセルが設けられる。なお誤り訂正符号を記憶する場合には、誤り訂正符号を記憶するメモリーセルが更に追加されることになる。例えば誤り訂正符号のビット数が４ビットであり、誤り訂正符号についても相補データとして記憶する場合には、各メモリーセル群に設けられるメモリーセルの個数は２４個になる。

ドライバー回路ＤＲＣ１は、ワード線駆動用のワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２と、プルダウン用のスイッチ素子ＮＭ０～ＮＭ２と、ソース線電圧選択用のスイッチ素子ＳＬＳＷ０～ＳＬＳＷ２と、ソース線駆動用のスイッチ素子ＳＬＤＲ００～ＳＬＤＲ２２を含む。スイッチ素子ＮＭ０～ＮＭ２はＮ型のトランジスターにより実現される。スイッチ素子ＳＬＳＷ０～ＳＬＳＷ２はＰ型のトランジスターにより実現される。スイッチ素子ＳＬＤＲ００～ＳＬＤＲ２２はトランスファーゲートにより実現される。Ｎ型、Ｐ型のトランジスターはＭＯＳ（Metal Oxide Semiconductor）のトランジスターである。トランスファーゲートはＮ型のトランジスターとＰ型のトランジスターにより構成されるスイッチ素子である。

リードライト回路ＲＷＣ１は、センスアンプＳＡ０、ＳＡ１と、バイト選択用のスイッチ素子と、データ入力用のスイッチ素子を含む。これらのスイッチ素子はＮ型のトランジスターにより実現される。

次に図１３での消去動作、書き込み動作、読み出し動作の各動作の詳細について説明する。図１３においてＶＷＬはワード線電圧であり、書込み時においては高電圧であるＶＰＰになり、読み出し時はロジック電圧であるＶＤＤになる。ＶＳＬはソース線電圧であり、消去時においては高電圧であるＶＰＰになり、読み出し時にはグランド電位であるＶＳＳになる。ＶＳＳは論理「０」のレベルであるＬレベルに対応する。ＸＥＲは、消去信号であり、消去時にＬレベルとなり、それ以外においては、論理「１」のレベルであるＨレベルになる負論理の信号である。

ＷＴ０、ＷＴ１は書込み信号であり、書き込み時には、ＷＴ０、ＷＴ１のいずれかがＨレベルになる。読み出し時には、ＷＴ０、ＷＴ１が共にＨレベルになり、消去時には、ＷＴ０、ＷＴ１が共にＬレベルになる。ＷＬＳＥＬ０～ＷＬＳＥＬ２はワード線選択信号であり、選択ワード線ではＨレベルになり、非選択ワード線ではＬレベルになる。

ＸＳＥＬ０～ＸＳＥＬ２は、ソース線選択信号であり、選択ソース線ではＬレベルになり、非選択ソース線ではＨレベルになる負論理の信号である。ＢＹＴＥＳＥＬ０～ＢＹＴＥＳＥＬ３はバイト選択信号であり、選択バイトではＨレベルになり、非選択バイトではＬレベルになる。ＤＩ００、ＤＩ０１、ＤＩ１０、ＤＩ１１は入力データ信号であり、ＤＯ０、ＤＯ１は出力データ信号である。ＷＬ０～ＷＬ２はワード線であり、ＳＬ００～ＳＬ２２はソース線であり、ＢＬ００～ＢＬ２３はビット線である。

消去動作時には、消去信号ＸＥＲがＬレベルになり、ワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２に対して電源電圧であるワード線電圧ＶＷＬが非供給になると共に、スイッチ素子ＮＭ０～ＮＭ２がオンになり、ワード線ＷＬ０～ＷＬ２にＶＳＳが印加される。そしてバイト選択信号ＢＹＴＥＳＥＬ０～ＢＹＴＥＳＥＬ３がＬレベルになることで、全てのビット線ＢＬ００～ＢＬ２３がハイインピーダンス状態になる。またソース線選択信号ＸＳＥＬ０～ＸＳＥＬ２のいずれかがＬレベルになり、スイッチ素子ＳＬＳＷ０～ＳＬＳＷ２のうちの対応するスイッチ素子がオンになり、当該スイッチ素子の他端側にソース線電圧ＶＳＬ＝ＶＰＰが供給される。またワード線選択信号ＷＬＳＥＬ０～ＷＬＳＥＬ２のいずれかがＨレベルになることで、スイッチ素子ＳＬＤＲ００～ＳＬＤＲ２２のうちの対応するスイッチ素子がオンになる。これにより、ソース線ＳＬ００～ＳＬ２２のうちの対応するソース線に対して、ソース線電圧ＶＳＬ＝ＶＰＰが印加される。

例えばワード線選択信号ＷＬＳＥＬ０がＨレベルになってスイッチ素子ＳＬＤＲ００がオンになると共に、ソース線選択信号ＸＳＥＬ０がＬレベルになってスイッチ素子ＳＬＳＷ０がオンになった場合には、図１３のＡ１に示すメモリーセル群に接続されるソース線ＳＬ００に対してソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ１に示すメモリーセル群が消去対象になり、バイト単位での消去動作が行われる。またワード線選択信号ＷＬＳＥＬ０がＨレベルになってスイッチ素子ＳＬＤＲ１０がオンになると共に、ソース線選択信号ＸＳＥＬ１がＬレベルになってスイッチ素子ＳＬＳＷ１がオンになった場合には、Ａ２に示すメモリーセル群に接続されるソース線ＳＬ１０に対してソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ２に示すメモリーセル群が消去対象となり、バイト単位での消去動作が行われる。またワード線選択信号ＷＬＳＥＬ１がＨレベルになってスイッチ素子ＳＬＤＲ０１がオンになると共に、ソース線選択信号ＸＳＥＬ０がＬレベルになってスイッチ素子ＳＬＳＷ０がオンになった場合には、Ａ４に示すメモリーセル群に接続されるソース線ＳＬ０１に対してソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ４に示すメモリーセル群が消去対象となり、バイト単位での消去動作が行われる。

このように本実施形態では、Ａ１～Ａ９に示すバイト単位のメモリーセル群に対する消去動作が可能になっており、バイト単位での消去動作を実行できる。即ちアドレスＡＤＲ０～ＡＤＲ８で指定されるＡ１～Ａ９の各メモリーセル群に対する消去動作が可能になる。そして本実施形態では、データを書き換える際には、データの書き換え対象となるメモリーセル群に対してのみ消去動作が行われる。例えばアドレスＡＤＲ０で指定されるＡ１に示すメモリーセル群に対して、１バイトのデータを書き込む場合には、Ａ１に示すメモリーセル群に対してのみ消去動作が行われる。またアドレスＡＤＲ１で指定されるＡ２に示すメモリーセル群に対して、１バイトのデータを書き込む場合には、Ａ２に示すメモリーセル群に対してのみ消去動作が行われる。

書き込み動作時には、バイト選択信号ＢＹＴＥＳＥＬ０～ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、書き込み信号ＷＴ１、ＷＴ０のいずれかがＨレベルになり、入力データ信号ＤＩ００～ＤＩ１１が入力データに対応する任意の電圧レベルになる。これにより選択ビット線に対して電圧が印加される。また書き込み動作時には消去信号ＸＥＲがＨレベルになることで、ワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２に対して、電源電圧となるワード線電圧ＶＷＬ＝ＶＰＰが供給される。そしてワード線選択信号ＷＬＳＥＬ０～ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＰＰを出力すると共に、スイッチ素子ＳＬＤＲ００～ＳＬＤＲ２２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加されて、選択されたメモリーセル群に対してデータが書き込まれる。

例えばＡ１に示すメモリーセル群にデータを書き込む場合には、バイト選択信号ＢＹＴＥＳＥＬ０がＨレベルになると共に、ワード線ＷＬ０及びソース線ＳＬ００に対してワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ１に示すメモリーセル群に対して１バイトのデータを書き込むことができる。またＡ２に示すメモリーセル群にデータを書き込む場合には、バイト選択信号ＢＹＴＥＳＥＬ１がＨレベルになると共に、ワード線ＷＬ０及びソース線ＳＬ１０に対してワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ２に示すメモリーセル群に対して１バイトのデータを書き込むことができる。またＡ４に示すメモリーセル群にデータを書き込む場合には、バイト選択信号ＢＹＴＥＳＥＬ０がＨレベルになると共に、ワード線ＷＬ１及びソース線ＳＬ０１に対してワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ４に示すメモリーセル群に対して１バイトのデータを書き込むことができる。

そして本実施形態では、データを書き換える場合には、対象バイトのみを書き換える。例えばＡ１のメモリーセル群が記憶するデータが、データ書き換えの対象バイトである場合には、Ａ１のメモリーセル群に対する消去動作が行われて、Ａ１のメモリーセル群に対してデータが書き込まれる。Ａ２のメモリーセル群が記憶するデータが、データ書き換えの対象バイトである場合には、Ａ２のメモリーセル群に対する消去動作が行われて、Ａ２のメモリーセル群に対してデータが書き込まれる。

なお本実施形態では、各ビットに対応して設けられた２つのメモリーセルが、各ビットのデータとして、互いに相補的な関係にある相補データを記憶する。例えば入力データ信号ＤＩ００に対応する第１のメモリーセルが、第１のビットデータを記憶し、入力データ信号ＤＩ０１に対応する第２のメモリーセルが、第１のビットデータの相補データとなる第２のビットデータを記憶する。

例えば消去動作により、第１、第２のメモリーセルは共に「１」を記憶した状態になる。そして消去動作後に、ビットデータとして「０」を書き込む場合には、第１のメモリーセルに「０」を書き込むことになる。この場合には書き込み信号ＷＴ０がＨレベルになり、書き込み信号ＷＴ１がＬレベルになる。そして入力データ信号ＤＩ００がＶＳＳになることで、ビット線ＢＬ００がＶＳＳに設定され、第１のメモリーセルにおいて、そのソース線からビット線ＢＬ００に電流が流れることで、第１のメモリーセルへの「０」の書き込みが行われる。一方、ビットデータとして「１」を書き込む場合には、第２のメモリーセルに「０」を書き込むことになる。この場合には書き込み信号ＷＴ０がＬレベルになり、書き込み信号ＷＴ１がＨレベルになる。そして入力データ信号ＤＩ０１がＶＳＳになることで、ビット線ＢＬ０１がＶＳＳに設定され、第２のメモリーセルにおいて、そのソース線からビット線ＢＬ０１に電流が流れることで、第２のメモリーセルへの「０」の書き込みが行われる。

読み出し動作時には、バイト選択信号ＢＹＴＥＳＥＬ０～ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、選択ビット線とセンスアンプＳＡ０、ＳＡ１とが接続される。また読み出し動作時には消去信号ＸＥＲがＨレベルになることで、ワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２に対して、電源電圧となるワード線電圧ＶＷＬ＝ＶＤＤが供給される。また読み出し動作時には、ソース線電圧はＶＳＬ＝ＶＳＳに設定される。そしてワード線選択信号ＷＬＳＥＬ０～ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＤＤを出力すると共に、スイッチ素子ＳＬＤＲ００～ＳＬＤＲ２２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＤＤ及びソース線電圧ＶＳＬ＝ＶＳＳが印加されて、選択されたメモリーセル群からデータが読み出される。具体的には、メモリーセル群の隣り合うメモリーセルに流れる検出電流を各センスアンプＳＡ０、ＳＡ１により比較することにより、データの読み出しが行われる。

例えばセンスアンプＳＡ０、ＳＡ１の各々はカレントミラー回路を有する。そしてセンスアンプＳＡ０は、カレントミラー回路から第１のメモリーセルに流れる第１の検出電流と、カレントミラー回路から第２のメモリーセルに流れる第２の検出電流を比較することで、相補データを記憶する第１、第２のメモリーセルからのデータの読み出しを行う。センスアンプＳＡ１は、カレントミラー回路から第３のメモリーセルに流れる第３の検出電流と、カレントミラー回路から第４のメモリーセルに流れる第４の検出電流を比較することで、相補データを記憶する第３、第４のメモリーセルからのデータの読み出しを行う。

ここで第１、第２のメモリーセルは隣り合うメモリーセルであり、第３、第４のメモリーセルは隣り合うメモリーセルである。そして本実施形態では、メモリーセルに「１」が記憶される場合には、「０」が記憶される場合に比べて、メモリーセルに流れる電流である検出電流が大きくなるようになっている。従って、第１のメモリーセルが「１」を記憶し、第２のメモリーセルが、「１」と相補的な関係にある「０」を記憶する場合には、第１のメモリーセルに流れる第１の検出電流の方が、第２のメモリーセルに流れる第２の検出電流よりも大きくなる。従って、この場合にはセンスアンプＳＡ０は、論理「１」に対応するＨレベルの出力データ信号ＤＯ０を出力する。また第１のメモリーセルが「０」を記憶し、第２のメモリーセルが、「０」と相補的な関係にある「１」を記憶する場合には、第２の検出電流の方が第１の検出電流よりも大きくなる。従って、この場合にはセンスアンプＳＡ０は、論理「０」に対応するＬレベルの出力データ信号ＤＯ０を出力する。第３、第４のメモリーセル及びセンスアンプＳＡ１の動作についても同様である。

図１４は、メモリーセルアレイＭＡ２、ドライバー回路ＤＲＣ２、リードライト回路ＲＷＣ２の詳細な構成例を示す図である。なお図１４において図１３と同様の部分については詳細な説明を省略する。

図１４のドライバー回路ＤＲＣ２では、図１３のドライバー回路ＤＲＣ１に設けられていたスイッチ素子ＳＬＳＷ０、ＳＬＳＷ１、ＳＬＳＷ２、及び、スイッチ素子ＳＬＤＲ１０、ＳＬＤＲ２０、ＳＬＤＲ１１、ＳＬＤＲ２１、ＳＬＤＲ１２、ＳＬＤＲ２２は設けられていない。そしてソース線電圧ＶＳＬは、スイッチ素子ＳＬＤＲ０、ＳＬＤＲ１、ＳＬＤＲ２を介して、各々、ソース線ＳＬ０、ＳＬ１、ＳＬ２に供給される。即ち図１３では、スイッチ素子ＳＬＳＷ０～ＳＬＳＷ２及びスイッチ素子ＳＬＤＲ００～ＳＬＤＲ２２により、メモリーセルアレイＭＡ１の複数のメモリーセルが、Ａ１～Ａ９に示すバイト単位のメモリーセル群に分割されている。そしてＡ１～Ａ９に示すバイト単位のメモリーセル群の各々に対して、ソース線ＳＬ００～ＳＬ２２が共通接続されている。これに対して図１４では、このようなバイト単位のメモリーセル群の分割は行われていない。そしてＢ１に示すブロック単位のメモリーセル群に対して、ソース線ＳＬ０が共通接続され、Ｂ２に示すブロック単位のメモリーセル群に対して、ソース線ＳＬ１が共通接続され、Ｂ３に示すブロック単位のメモリーセル群に対して、ソース線ＳＬ２が共通接続されている。

また図１３では、各ビットデータとして相補データを記憶する構成となっているが、図１４では、このような相補データを記憶する構成とはなっていない。このため図１４のリードライト回路ＲＷＣ２の構成も、図１３のリードライト回路ＲＷＣ１の構成とは異なっている。例えば図１３では２本の書き込み信号ＷＴ０、ＷＴ１が設けられているが、図１４では１本の書き込み信号ＷＴだけが設けられている。そして書き込み信号ＷＴによりオン、オフされるスイッチ素子を介して、入力データ信号ＤＩ０～ＤＩ３が入力される。また図１４のセンスアンプＳＡ０～ＳＡ３は、リファレンス電流ＲＥＦとビット線からの検出電流とを比較して、出力データ信号ＤＯ０～ＤＯ３を出力する構成になっている。なお図１４のメモリーセルアレイＭＡ２においても相補セル構成とする変形実施も可能である。

次に図１４での消去動作、書き込み動作、読み出し動作の各動作について簡単に説明する。消去動作時には、消去信号ＸＥＲがＬレベルになり、スイッチ素子ＮＭ０～ＮＭ２がオンになることで、ワード線ＷＬ０～ＷＬ２にＶＳＳが印加される。そしてバイト選択信号ＢＹＴＥＳＥＬ０～ＢＹＴＥＳＥＬ３がＬレベルになることで、全てのビット線ＢＬ００～ＢＬ２３がハイインピーダンス状態になる。またワード線選択信号ＷＬＳＥＬ０～ＷＬＳＥＬ２のいずれかがＨレベルになり、スイッチ素子ＳＬＤＲ０～ＳＬＤＲ２のうちの対応するスイッチ素子がオンになる。これにより、ソース線ＳＬ０～ＳＬ２のうちの対応するソース線に対して、ソース線電圧ＶＳＬ＝ＶＰＰが印加される。このようにすることで、Ｂ１、Ｂ２、Ｂ３に示すブロック単位のメモリーセル群での消去動作が可能になる。例えばワード線選択信号ＷＬＳＥＬ０がＨレベルになってスイッチ素子ＳＬＤＲ０がオンになることで、ソース線ＳＬ０に対してＶＳＬ＝ＶＰＰが印加され、Ｂ１に示すブロック単位のメモリーセル群の消去動作が行われる。またワード線選択信号ＷＬＳＥＬ１がＨレベルになってスイッチ素子ＳＬＤＲ１がオンになることで、ソース線ＳＬ１に対してＶＳＬ＝ＶＰＰが印加され、Ｂ２に示すブロック単位のメモリーセル群の消去動作が行われる。Ｂ３のメモリーセル群の消去動作も同様である。

書き込み動作時には、バイト選択信号ＢＹＴＥＳＥＬ０～ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、書き込み信号ＷＴがＨレベルになり、入力データ信号ＤＩ０～ＤＩ３が入力データに対応する任意の電圧レベルになる。これにより選択ビット線に対して電圧が印加される。またワード線選択信号ＷＬＳＥＬ０～ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＰＰを出力すると共に、スイッチ素子ＳＬＤＲ０～ＳＬＤＲ２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加されて、選択されたバイト単位のメモリーセル群に対してデータが書き込まれる。

読み出し動作時には、バイト選択信号ＢＹＴＥＳＥＬ０～ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、選択ビット線とセンスアンプＳＡ０～ＳＡ３とが接続される。そしてワード線選択信号ＷＬＳＥＬ０～ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０～ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＤＤを出力すると共に、スイッチ素子ＳＬＤＲ０～ＳＬＤＲ２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＤＤ及びソース線電圧ＶＳＬ＝ＶＳＳが印加されて、選択されたバイト単位のメモリーセル群からデータが読み出される。具体的には、センスアンプＳＡ０～ＳＡ３が、選択されたメモリーセル群のメモリーセルに流れる検出電流と、リファレンス電流ＲＥＦとを比較して、出力データ信号ＤＯ０～ＤＯ３を出力する。

以上のように本実施形態では、ドライバー回路ＤＲＣ１は、メモリーセルアレイＭＡ１に対してバイト単位の消去動作を行う。即ち、図１３のＡ１～Ａ９に示すように、バイト単位のメモリーセル群に対して消去動作が行われる。一方、ドライバー回路ＤＲＣ２は、メモリーセルアレイＭＡ２に対してブロック単位の消去動作を行う。即ち図１４のＢ１、Ｂ２、Ｂ３に示すように、図１３のＡ１～Ａ９のバイト単位よりも大きなブロック単位のメモリーセル群に対して、消去動作が行われる。

このように本実施形態では、メモリーセルアレイＭＡ２については、フラッシュメモリーのようにブロック単位での一括の消去動作を行う一方で、メモリーセルアレイＭＡ１については、ＥＥＰＲＯＭのようにバイト単位での消去動作を行うことができる。例えば、アドレスを指定して、データを書き込む場合に、当該アドレスにより指定されるメモリーセル群に対する消去動作が行われ、消去動作後に当該メモリーセル群に対する１バイトのデータの書き込みが行われる。例えば図１３において、アドレスＡＤＲ０に１バイトのデータを書き込む場合には、ドライバー回路ＤＲＣ１は、アドレスＡＤＲ０に対応するＡ１のメモリーセル群に対する消去動作を行う。そして消去動作後に、リードライト回路ＲＷＣ１が、Ａ１のメモリーセル群に対して１バイトのデータを書き込む。

またアドレスＡＤＲ１に１バイトのデータを書き込む場合には、ドライバー回路ＤＲＣ１は、アドレスＡＤＲ１に対応するＡ２のメモリーセル群に対する消去動作を行う。そして消去動作後に、リードライト回路ＲＷＣ１が、Ａ２のメモリーセル群に対して１バイトのデータを書き込む。アドレスＡＤＲ２～ＡＤＲ８に対応するＡ３～Ａ９のメモリーセル群に対する消去動作及び書き込み動作も同様である。なお消去動作の前に、メモリーセルのしきい値を揃えるためのバイト単位の消去前書き込み動作を行う。そしてデータを読み出す場合には、ＡＤＲ０～ＡＤＲ８の各アドレスにより指定されるＡ１～Ａ９のメモリーセル群から１バイトのデータを読み出す。一方、図１４のメモリーセルアレイＭＡ２については、通常のフラッシュメモリーと同様に、一括消去の消去動作が行われて、データの書き込みや読み出しが行われる。このようにすることで、１つの不揮発性記憶装置１０を用いて、ＥＥＰＲＯＭの用途とフラッシュメモリーの用途の両方に対応できるようになる。例えばユーザデータ等についてはメモリーセルアレイＭＡ１に書き込んで記憶し、ファームウェアのプログラム等については、メモリーセルアレイＭＡ２に書き込んで記憶するというような使い方が可能になる。そしてメモリーセルアレイＭＡ１のメモリーセルとメモリーセルアレイＭＡ２のメモリーセルは、同一構造のメモリーセルであり、フラッシュメモリーに通常使用されるＭＯＮＯＳ構造などのメモリーセルを用いることができる。従って、ユーザデータの使用記憶容量を増やすためにメモリーセルアレイＭＡ１の記憶容量を増やした場合にも、回路面積の増大を最小限に抑えることが可能になる。

また本実施形態ではドライバー回路ＤＲＣ１は、バイト単位の消去動作時に、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。図１３のＡ１のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ１は、消去動作時に、バイト単位に対応するビット線群であるＢＬ００、ＢＬ０１、ＢＬ０２、ＢＬ０３・・・に接続されるＡ１のメモリーセル群のソース線ＳＬ００に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。Ａ２のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ１は、消去動作時に、バイト単位に対応するビット線群であるＢＬ０１、ＢＬ１１、ＢＬ１２、ＢＬ１３・・・に接続されるＡ２のメモリーセル群のソース線ＳＬ１０に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。このようにすることで、メモリーセルアレイＭＡ１に対するバイト単位での消去動作が可能になる。

一方、ドライバー回路ＤＲＣ２は、ブロック単位の消去動作時に、ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。即ちドライバー回路ＤＲＣ２は、ドライバー回路ＤＲＣ１が供給する消去電圧と同じ電圧の消去電圧をソース線に供給する。図１４のＢ１のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ２は、消去動作時に、ブロック単位に対応するビット線群であるＢＬ００～ＢＬ２３・・・に接続されるＢ１のメモリーセル群のソース線ＳＬ０に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。Ｂ２のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ２は、消去動作時に、ブロック単位に対応するビット線群であるＢＬ００～ＢＬ２３・・・に接続されるＢ２のメモリーセル群のソース線ＳＬ１に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。このようにすることで、メモリーセルアレイＭＡ２に対するブロック単位での消去動作が可能になる。

また本実施形態ではメモリーセルアレイＭＡ１は、１バイトの第１のデータを記憶する第１のメモリーセル群と、１バイトの第２のデータを記憶する第２のメモリーセル群を含む。一例としては、図１３のＡ１に示すメモリーセル群が第１のメモリーセル群であり、Ａ２に示すメモリーセル群が第２のメモリーセル群である。なお本実施形態はこれに限定されず、例えばＡ１が第１のメモリーセル群となり、Ａ３～Ａ９のいずれかが第２のメモリーセル群となってもよい。

そしてリードライト回路ＲＷＣ１は、第１のメモリーセル群に対してバイト単位の消去前書き込み動作を行う。具体的には図４において、ビット線ＢＬｉ～ビット線ＢＬｊに接続されるメモリーセル群が、１バイトのデータを記憶する第１のメモリーセル群になる。そしてリードライト回路ＲＷＣ１は、ビット線ＢＬｊからビット線ＢＬｉへ向かう第２の方向ＤＲ２でビット線選択を行って、バイト単位の消去前書き込み動作を行う。そしてドライバー回路ＤＲＣ１は、消去前書き込み動作後に、第１のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路ＲＷＣ１が、第１のメモリーセル群に第１のデータを書き込む。例えばアドレスＡＤＲ０が指定されると、アドレスＡＤＲ０に対応するＡ１の第１のメモリーセル群に対する消去前書き込み動作及び消去動作が行われ、その後に第１のメモリーセル群に対する１バイトの第１のデータの書き込み動作が行われる。具体的には、リードライト回路ＲＷＣ１は、ビット線ＢＬｉからビット線ＢＬｊへ向かう第１の方向ＤＲ１でビット線選択を行って、１バイトの第１のデータを第１のメモリーセル群に書き込む。

またリードライト回路ＲＷＣ１は、第２のメモリーセル群に対してバイト単位の消去前書き込み動作を行う。具体的にはリードライト回路ＲＷＣ１は、第２の方向ＤＲ２でビット線選択を行って、バイト単位の消去前書き込み動作を行う。そしてドライバー回路ＤＲＣ１は、消去前書き込み動作後に、第２のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路ＲＷＣ１が、第２のメモリーセル群に第２のデータを書き込む。例えばアドレスＡＤＲ１が指定されると、アドレスＡＤＲ１に対応するＡ２の第２のメモリーセル群に対する消去前書き込み動作及び消去動作が行われ、その後に第２のメモリーセル群に対する１バイトの第２のデータの書き込み動作が行われる。具体的には、リードライト回路ＲＷＣ１は、第１の方向ＤＲ１でビット線選択を行って、１バイトの第２のデータを第２のメモリーセル群に書き込む。

以上のようにすれば、データの書き込み対象となるメモリーセル群に対してのみ、消去動作が行われるようになる。従って、データの書き込み対象以外のメモリーセル群に対して消去動作が無駄に行われてしまい、エンデュランス特性が劣化してしまうなどの事態を防止できる。

また本実施形態では、第１のメモリーセル群は、第１のデータの各ビットのデータとして、互いに相補的な相補データを記憶し、第２のメモリーセル群は、第２のデータの各ビットのデータとして、互いに相補的な相補データを記憶する。例えば第１のメモリーセル群の第１のメモリーセルは、第１のビットデータを記憶し、第１のメモリーセル群の第２のメモリーセルは、第１のビットデータの相補データとなる第２のビットデータを記憶する。例えば第１のメモリーセルが「０」を記憶する場合には、第２のメモリーセルは「１」を記憶し、第１のメモリーセルが「１」を記憶する場合には、第２のメモリーセルは「０」を記憶する。同様に、第２のメモリーセル群の第１のメモリーセルは、第３のビットデータを記憶し、第２のメモリーセル群の第２のメモリーセルは、第３のビットデータの相補データとなる第４のビットデータを記憶する。このように各ビットデータとして相補データを記憶することで、書き換え回数を増加させることが可能になり、エンデュランス特性の向上を図れる。例えばフラッシュメモリーは、ＥＥＰＲＯＭに比べて、書き換え回数が少ないという不利点がある。そして本実施形態では、フラッシュメモリーで用いられるメモリーセルが配置されるメモリーセルアレイＭＡ１を、バイト単位でデータの書き込みが可能なＥＥＰＲＯＭのように扱うことを可能にしている。従って、書き換え回数についても、ＥＥＰＲＯＭように、なるべく多いことが望ましく、各ビットデータとして相補データを記憶するようにすることで、このような要望に応えることが可能になる。

また本実施形態ではドライバー回路ＤＲＣ１は、一端に消去電圧が供給され、第１のメモリーセル群の第１のソース線に消去電圧を供給する第１のスイッチ素子と、一端に消去電圧が供給され、第２のメモリーセル群の第２のソース線に消去電圧を供給する第２のスイッチ素子を含む。即ち、第２のスイッチ素子の一端には、第１のスイッチ素子の一端に供給される消去電圧と同じ電圧の消去電圧が供給される。図１３のＡ１が第１のメモリーセル群であり、Ａ２が第２のメモリーセル群である場合を例にとれば、第１のスイッチ素子はスイッチ素子ＳＬＳＷ０になり、第２のスイッチ素子はスイッチ素子ＳＬＳＷ１になる。例えば第１のスイッチ素子であるスイッチ素子ＳＬＳＷ０の一端には、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰが供給される。そしてスイッチ素子ＳＬＳＷ０は、Ａ１のメモリーセル群の第１のソース線であるソース線ＳＬ００に対して、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰを供給する。具体的にはスイッチ素子ＳＬＤＲ００を介してソース線ＳＬ００にソース線電圧ＶＳＬ＝ＶＰＰを供給する。また第２のスイッチ素子であるスイッチ素子ＳＬＳＷ１の一端には、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰが供給される。そしてスイッチ素子ＳＬＳＷ１は、Ａ２のメモリーセル群の第２のソース線であるソース線ＳＬ１０に対して、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰを供給する。具体的にはスイッチ素子ＳＬＤＲ１０を介してソース線ＳＬ１０にソース線電圧ＶＳＬ＝ＶＰＰを供給する。

このように、スイッチ素子ＳＬＳＷ０、ＳＬＳＷ１などの第１、第２のスイッチ素子を設ければ、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給して、当該メモリーセル群に対する消去動作を行うことが可能になる。これによりバイト単位でのメモリーセル群の消去動作が可能になる。

また本実施形態ではドライバー回路ＤＲＣ１は、一端が第１のスイッチ素子の他端に接続され、他端が第１のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第３のスイッチ素子と、一端が第２のスイッチ素子の他端に接続され、他端が第２のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第４スイッチ素子を含む。

例えば上述のように、第１、第２のスイッチ素子が、各々、スイッチ素子ＳＬＳＷ０、ＳＬＳＷ１である場合には、第３のスイッチ素子はスイッチ素子ＳＬＤＲ００であり、第４のスイッチ素子はスイッチ素子ＳＬＤＲ１０である。即ち、第３のスイッチ素子であるスイッチ素子ＳＬＤＲ００の一端は、第１のスイッチ素子であるスイッチ素子ＳＬＳＷ０の他端に接続され、スイッチ素子ＳＬＤＲ００の他端は、Ａ１のメモリーセル群の第１のソース線であるソース線ＳＬ００に接続される。そしてスイッチ素子ＳＬＤＲ００は、第１のワード線選択信号であるワード線選択信号ＷＬＳＥＬ０がアクティブになったときにオンになる。即ちワード線選択信号ＷＬＳＥＬ０が、アクティブなレベルであるＨレベルになったときに、スイッチ素子ＳＬＤＲ００がオンになり、スイッチ素子ＳＬＤＲ００を介してソース線ＳＬ００にソース線電圧ＶＳＬ＝ＶＰＰが供給される。また第４のスイッチ素子であるスイッチ素子ＳＬＤＲ１０の一端は、第２のスイッチ素子であるスイッチ素子ＳＬＳＷ１の他端に接続され、スイッチ素子ＳＬＤＲ１０の他端は、Ａ２のメモリーセル群の第２のソース線であるソース線ＳＬ１０に接続される。そしてスイッチ素子ＳＬＤＲ１０は、第１のワード線選択信号であるワード線選択信号ＷＬＳＥＬ０がアクティブになったときにオンになる。即ちワード線選択信号ＷＬＳＥＬ０がＨレベルになったときに、スイッチ素子ＳＬＤＲ１０がオンになり、スイッチ素子ＳＬＤＲ１０を介してソース線ＳＬ１０にソース線電圧ＶＳＬ＝ＶＰＰが供給される。

このようにスイッチ素子ＳＬＤＲ００、ＳＬＤＲ１０などの第３、第４のスイッチ素子を設ければ、スイッチ素子ＳＬＳＷ０、ＳＬＳＷ１などの第１、第２のスイッチ素子からのソース線電圧ＶＳＬ＝ＶＰＰを、Ａ１、Ａ２のメモリーセル群のソース線ＳＬ００、ＳＬ１０に対して供給できるようになる。これによりバイト単位でのメモリーセル群の消去動作が可能になる。

図１５は第２の構成例の不揮発性記憶装置１０の詳細な動作説明図である。本実施形態では図４のビット線ＢＬｉ～ビット線ＢＬｊに接続されるメモリーセル群は、１バイトのデータを記憶する。ビット線ＢＬｉは第ｉのビット線であり、ビット線ＢＬｊは第ｊのビット線である。そしてドライバー回路ＤＲＣ１は、メモリーセル群に対してバイト単位の消去動作を行い、リードライト回路ＲＷＣ１は、バイト単位の消去動作の前に行う消去前書き込み動作において、第２の方向ＤＲ２でのビット線選択を行う。

具体的には、本実施形態では相補セル構成となっており、図１５に示すように、１バイトのデータを記憶するのに１６個のメモリーセルＭＣを用いる。これらの１６個のメモリーセルＭＣが、ビット線ＢＬｉ～ビット線ＢＬｊに接続されるメモリーセル群になる。そしてリードライト回路ＲＷＣ１は、これらの１６個のメモリーセルＭＣのメモリーセル群に対して、第２の方向ＤＲ２でビット線選択を行って、消去前書き込み動作を行う。そしてドライバー回路ＤＲＣ１は、消去前書き込み動作の後に、１６個のメモリーセルＭＣのメモリーセル群に対して、バイト単位の消去動作を行う。次にリードライト回路ＲＷＣ１は、第１の方向ＤＲ１でのビット線選択を行って、１６個のメモリーセルＭＣのメモリーセル群に対して、データの書き込み動作を行う。

図１５では、相補セル構成であるため、２倍の個数のメモリーセルを搭載する必要があるが、書き換えるのは常に同じメモリーセルになる。そして図１５に示すように、センスアンプＳＡ０～ＳＡ７の各々が、２つのメモリーセルで１ビットのデータを出力し、これにより８ビットのデータであるＤ０～Ｄ７が読み出される方式となっている。

また本実施形態では、メモリーセルアレイＭＡ１の各メモリーセル群が、１バイトのデータを記憶すると共に、当該データの誤り訂正符号を記憶し、この誤り訂正符号を用いて、記憶されたデータの誤り訂正を行うようにしている。このようにすることで書き換え回数の保証回数を更に上昇させることが可能になる。

具体的には、不揮発性記憶装置１０は、不図示の誤り訂正回路を含む。またメモリーセルアレイＭＡ１の第１のメモリーセル群は、第１のデータと、第１のデータの第１の誤り訂正符号とを記憶する。メモリーセルアレイＭＡ１の第２のメモリーセル群は、第２のデータと、第２のデータの第２の誤り訂正符号とを記憶する。例えば図１３のＡ１の第１のメモリーセル群が、１バイトの第１のデータと、第１のデータの誤り訂正符号である第１の誤り訂正符号を記憶する。またＡ２の第２のメモリーセル群が、１バイトの第２のデータと、第２のデータの誤り訂正符号である第２の誤り訂正符号を記憶する。第１の誤り訂正符号は、不図示のＥＣＣデータ生成回路が第１のデータに基づき生成して、第１のメモリーセル群により第１のデータと共に記憶される。第２の誤り訂正符号は、ＥＣＣデータ生成回路が第２のデータに基づき生成して、第２のメモリーセル群により第２のデータと共に記憶される。そして誤り訂正回路は、第１のメモリーセル群から読み出した第１のデータに対して、第１の誤り訂正符号に基づいて誤り訂正を行い、第２のメモリーセル群から読み出した第２のデータに対して、第２の誤り訂正符号に基づいて誤り訂正を行う。例えば１バイトのデータに対して４ビットの誤り訂正符号を付加することで、１ビットのデータの誤り訂正が可能になる。

誤り訂正は、ＥＣＣを使用して、メモリーセルに誤った値が記憶されていることを検出し、正しい値に訂正する処理である。ＥＣＣは、データの誤りを自動的に訂正できるように付加した冗長符号である。誤り訂正の処理としては、例えばハミング符号やＣＲＣ（Cyclic Redundancy Check）を用いた処理などがある。ハミング符号は、情報に冗長ビットを付加する誤り検出訂正方式の１つであり、２ビットの誤りを検出し、１ビットの誤りを訂正することができる。ＣＲＣは、一定の生成多項式による除算の余りを検査用の冗長ビットとする方式である。

図１６は、誤り訂正符号であるＥＣＣ（Error Correcting Code）を付加する本実施形態の手法についての説明図である。本実施形態では書き換え単位に対してＥＣＣの情報を付加する。例えば図１６では、相補セル構成の１６個のメモリーセルＭＣにより１バイトのデータを記憶すると共に、相補セル構成の８個のメモリーセルＭＣにより４ビットのＥＣＣを記憶している。そしてセンスアンプＳＡ０～ＳＡ７を用いて、データ記憶用の１６個のメモリーセルＭＣから、１バイトのデータであるＤ０～Ｄ７を読み出す。またセンスアンプＳＡ８～ＳＡ１１を用いて、ＥＣＣ記憶用の８個のメモリーセルＭＣから、４ビットのＥＣＣであるＥＣＣ０～ＥＣＣ３を読み出す。そしてＥＣＣ０～ＥＣＣ３を用いて、Ｄ０～Ｄ７の誤り検出や誤り訂正を行う。ＥＣＣは、一般的には不良率の低減を目的としたものであるが、本実施形態では、ＥＣＣを用いて、書き換え回数の改善を図っている。例えば８ビットのデータの１ビットの誤り訂正を行う場合には、４ビットのＥＣＣが必要になる。従って、ＥＣＣを付加すると、１．５倍の数のメモリーセルが必要になるが、書き換え回数の改善を考慮すると、回路面積の増加以上の効果が得られる。

３．マイクロコンピューター、電子機器
図１７に本実施形態の不揮発性記憶装置１０を含むマイクロコンピューター１００の構成例を示す。本実施形態のマイクロコンピューター１００は、本実施形態の不揮発性記憶装置１０と、データ処理を行うプロセッサー１１０を含む。またマイクロコンピューター１００は、ＲＡＭ１２０、インターフェース回路１２２、電源回路１２４、リセット回路１２６、タイマー１２８などを含むことができる。プロセッサー１１０は、ＣＰＵコアであり、各種のデータ処理を実行する。不揮発性記憶装置１０は、ＥＥＰＲＯＭ及びフラッシュメモリーとして使用可能な記憶装置となっている。例えばファームウェアのプログラムなどについては、不揮発性記憶装置１０のメモリーセルアレイＭＡ２に記憶し、ユーザデータなどについては、不揮発性記憶装置１０のメモリーセルアレイＭＡ１に記憶する。そしてプロセッサー１１０は、不揮発性記憶装置１０に記憶されたプログラムやデータに基づいて各種の処理を実行する。ＲＡＭ１２０は、プロセッサー１１０等が使用するデータが記憶され、例えばプロセッサー１１０のワークメモリーとして機能する。インターフェース回路１２２は、Ｉ２Ｃ（Inter Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）、ＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）などのインターフェースを実現する回路である。電源回路１２４は、マイクロコンピューター１００等が使用する各種の電源電圧を生成する回路である。リセット回路１２６は、例えばパワーオンリセットなどの処理を行う回路である。タイマー１２８は、８ビットタイマー、１６ビットタイマー、計時タイマー、ウォッチドッグタイマーなどを実現する回路である。

本実施形態の不揮発性記憶装置１０が設けられたマイクロコンピューター１００によれば、不揮発性記憶装置１０でのリーク電流の増加等が抑制されることで、より多くの書き込み回数での不揮発性記憶装置１０への書き込みが可能になる。またプロセッサー１１０が、ＥＥＰＲＯＭやフラッシュメモリーとして機能する不揮発性記憶装置１０を用いた各種の処理を実現できるようになる。

図１８に本実施形態の不揮発性記憶装置１０を含む電子機器３００の構成例を示す。電子機器３００は、本実施形態の不揮発性記憶装置１０を有するマイクロコンピューター１００と、表示部３１０と、メモリー３２０と、操作インターフェース３３０と、通信インターフェース３４０を含むことができる。なお図１８では、本実施形態の不揮発性記憶装置１０がマイクロコンピューター１００に設けられているが、不揮発性記憶装置１０は、マイクロコンピューター１００の外部に設けられていてもよい。例えばメモリー３２０として不揮発性記憶装置１０を用いてもよい。電子機器３００の具体例としては、例えばメーターパネルなどのパネル機器やカーナビゲーションシステム等の車載機器、ジャイロセンサーや加速度センサーなどのセンサーを有するセンサー機器、プロジェクター、ヘッドマウントディスプレイ、印刷装置、携帯情報端末、携帯型ゲーム端末、ロボット、或いは情報処理装置などの種々の電子機器がある。

処理装置であるマイクロコンピューター１００は、電子機器３００の制御処理や、種々の信号処理等を行う。表示部３１０は、例えば液晶パネルや有機ＥＬパネルなどにより実現できる。表示部３１０はタッチパネルであってもよい。メモリー３２０は、例えば操作インターフェース３３０や通信インターフェース３４０からのデータを記憶したり、或いは、マイクロコンピューター１００のワークメモリーとして機能する。メモリー３２０は、例えばＲＡＭやＲＯＭ等の半導体メモリー、或いはハードディスクドライブ等の磁気記憶装置により実現できる。操作インターフェース３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば操作インターフェース３３０は、ボタンやマウスやキーボード、或いはタッチパネル等により実現できる。通信インターフェース３４０は、画像データや制御データの通信を行うインターフェースである。通信インターフェース３４０の通信処理は、有線の通信処理であってもよいし、無線の通信処理であってもよい。

以上に説明したように本実施形態の不揮発性記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置されるメモリーセルアレイと、メモリーセルアレイのワード線及びソース線を駆動するドライバー回路と、メモリーセルアレイのビット線に接続され、メモリーセルアレイに対してデータの書き込み及び読み出しを行うリードライト回路を含む。そしてリードライト回路は、メモリーセルアレイへの書き込み動作において、第ｉのビット線から第ｊのビット線（ｉ、ｊは１以上で互いに異なる整数）へ向かう第１の方向でビット線選択を行う。またリードライト回路は、メモリーセルアレイへの消去動作前に行う消去前書き込み動作において、第ｊのビット線から第ｉのビット線へ向かう第２の方向でビット線選択を行う。

本実施形態によれば、不揮発性の複数のメモリーセルが配置されるメモリーセルアレイのワード線及びソース線をドライバー回路が駆動し、メモリーセルアレイのビット線に接続されるリードライト回路が、メモリーセルアレイに対してデータの書き込み及び読み出しを行う。そしてリードライト回路は、書き込み動作においては、第ｉのビット線から第ｊのビット線へ向かう第１の方向でビット線選択を行う。一方、リードライト回路は、消去前書き込み動作においては、第ｊのビット線から第ｉのビット線へ向かう第２の方向でビット線選択を行う。このように、書き込み動作時のビット線選択方向と消去前書き込み動作時のビット線選択方向を反対方向にすることで、書き込み時に選択ワード線上の非選択メモリーセルを介してメモリーセルアレイに影響を及ぼすライトディスターブのストレスが、平準化されるようになる。これにより、繰り返し書き換えに伴うメモリーセルのリーク電流等の増加が抑制され、書き込み回数の保証回数の向上等を図れるようになる。

また本実施形態では、リードライト回路は、消去前書き込み動作において、消去状態となっているメモリーセルに対して書き込み動作を行ってもよい。

このようにすれば、書き込み状態のメモリーセルに対して、余分に書き込み動作が行われてしまうような事態の発生を防止できる。

また本実施形態では、メモリーセルアレイの第１のメモリーセルは、第１のビットデータを記憶し、第２のメモリーセルは、第１のビットデータの相補データとなる第２のビットデータを記憶してもよい。そしてリードライト回路は、消去前書き込み動作において、第１のメモリーセル及び第２のメモリーセルのうち、消去状態となっているメモリーセルに対して書き込み動作を行ってもよい。

このようにすれば、消去前書き込み動作時のライトディスターブのストレスの回数と、書き込み動作時のライトディスターブのストレスの回数を、同等にすることが可能になり、ライトディスターブのストレスを更に平準化できるようになる。

また本実施形態では、第ｉのビット線～第ｊのビット線に接続されるメモリーセル群は、１バイトのデータを記憶してもよい。そしてドライバー回路は、メモリーセル群に対してバイト単位の消去動作を行い、リードライト回路は、バイト単位の消去動作の前に行う消去前書き込み動作において、第２の方向でのビット線選択を行ってもよい。

このように、バイト単位で消去動作が行われることで、メモリーセルアレイをＥＥＰＲＯＭのように扱うことが可能になる。そして、バイト単位のメモリーセル群に対する消去前書き込み動作とデータの書き込み動作とで、ビット線選択の方向を互いに逆方向にすることで、ライトディスターブのストレスの平準化を図れるようになる。

また本実施形態では、メモリーセルアレイは、１バイトの第１のデータを記憶する第１のメモリーセル群と、１バイトの第２のデータを記憶する第２のメモリーセル群と、を含んでもよい。そしてリードライト回路が、第１のメモリーセル群に対してバイト単位の消去前書き込み動作を行い、消去前書き込み動作後に、ドライバー回路が、第１のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路が、第１のメモリーセル群に第１のデータを書き込んでもよい。そしてリードライト回路が、第２のメモリーセル群に対してバイト単位の消去前書き込み動作を行い、消去前書き込み動作後に、ドライバー回路が、第２のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路が、第２のメモリーセル群に第２のデータを書き込んでもよい。

このようにすれば、第１のメモリーセル群に対するバイト単位の消去前書き込み動作の後に、第１のメモリーセル群に対して消去動作を行い、消去動作後に、第１のメモリーセル群に対して、１バイトの第１のデータを書き込むことが可能になる。また第２のメモリーセル群に対するバイト単位の消去前書き込み動作の後に、第２のメモリーセル群に対して消去動作を行い、消去動作後に、第２のメモリーセル群に対して、１バイトの第２のデータを書き込むことが可能になる。

また本実施形態では、ドライバー回路は、一端に消去電圧が供給され、第１のメモリーセル群の第１のソース線に消去電圧を供給する第１のスイッチ素子と、一端に消去電圧が供給され、第２のメモリーセル群の第２のソース線に消去電圧を供給する第２のスイッチ素子と、を含んでもよい。

このような第１、第２のスイッチ素子を設ければ、バイト単位に対応するビット線群に接続される第１、第２のメモリーセル群の第１、第２のソース線に対して消去電圧を供給して、第１、第２のメモリーセル群に対する消去動作を行うことが可能になり、バイト単位での消去動作が可能になる。

また本実施形態では、ドライバー回路は、一端が第１のスイッチ素子の他端に接続され、他端が第１のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第３のスイッチ素子と、一端が第２のスイッチ素子の他端に接続され、他端が第２のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第４スイッチ素子と、を含んでもよい。

このような第３、第４のスイッチ素子を設ければ、第１、第２のスイッチ素子からの消去電圧を、第１のワード線選択信号によりオンになった第３、第４のスイッチ素子を介して、第１、第２のメモリーセル群の第１、第２のソース線に供給できるようになり、バイト単位での消去動作が可能になる。

また本実施形態では、ドライバー回路及びリードライト回路に接続され、アドレス制御を行うアドレス制御回路と、アドレス制御回路を制御する制御回路と、含んでもよい。そして制御回路は、メモリーセルアレイの書き込み動作において、第１の方向でビット線選択するアドレス制御を、アドレス制御回路に行わせ、消去前書き込み動作において、第２の方向でビット線選択するアドレス制御を、アドレス制御回路に行わせてもよい。

このようにすれば、回数情報等をメモリーセル等に記憶することなく、制御回路によるアドレス制御回路の制御により、第１の方向でのビット線選択と第２の方向でのビット線選択を実現できるようになる。

また本実施形態では、メモリーセルアレイの複数のメモリーセルは、ＭＯＮＯＳ構造又はフローティングゲート構造のメモリーセルであってもよい。

このようなＭＯＮＯＳ構造等のメモリーセルを用いることで、不揮発性記憶装置の回路面積の小規模化等を図れるようになる。

また本実施形態は、上記に記載の不揮発性記憶装置と、データ処理を行うプロセッサーと、を含むマイクロコンピューターに関係する。また本実施形態は、上記に記載の不揮発性記憶装置を含む電子機器に関係する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また不揮発性記憶装置、マイクロコンピューター、電子機器等の構成・動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＭＡ、ＭＡ１、ＭＡ２…メモリーセルアレイ、ＭＣ、ＭＣｉ～ＭＣｊ…メモリーセル、
ＤＲＣ、ＤＲＣ１、ＤＲＣ２…ドライバー回路、
ＲＷＣ、ＲＷＣ１、ＲＷＣ２…リードライト回路、
ＢＬｉ～ＢＬｊ、ＢＬ００～ＢＬ２３、ＢＬ…ビット線、
ＷＬ０～ＷＬ２、ＷＬ…ワード線、ＤＲ１…第１の方向、ＤＲ２…第２の方向、
ＳＬ００～ＳＬ２２、ＳＬ０～ＳＬ２、ＳＬ…ソース線、
ＷＬＤＲ０～ＷＬＤＲ２…ワード線ドライバー、ＳＡ０～ＳＡ１１…センスアンプ、
ＮＭ０～ＮＭ１…スイッチ素子、ＳＬＳＷ０～ＳＬＳＷ２…スイッチ素子、
ＳＤＬＤＲ００～ＳＬＤＲ２２、ＳＬＤＲ０～ＳＬＤＲ２…スイッチ素子、
１０…不揮発性記憶装置、５０…制御回路、７２…ステートマシーン、
７４…データ制御回路、８０…アドレス制御回路、１００…マイクロコンピューター、
１１０…プロセッサー、１２０…ＲＡＭ、１２２…インターフェース回路、
１２４…電源回路、１２６…リセット回路、１２８…タイマー、３００…電子機器、
３１０…表示部、３２０…メモリー、３３０…操作インターフェース、
３４０…通信インターフェース、５１０…半導体基板、５２０…ソースドレイン領域、
５３０…第１のゲート絶縁層、５４０…ゲート電荷蓄積層、
５５０…第２のゲート絶縁層、５６０…ゲート導電層、５７０…絶縁層

Claims (11)

1. 電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置されるメモリーセルアレイと、
   前記メモリーセルアレイのワード線及びソース線を駆動するドライバー回路と、
   前記メモリーセルアレイのビット線に接続され、前記メモリーセルアレイに対してデータの書き込み及び読み出しを行うリードライト回路と、
   を含み、
   前記リードライト回路は、
   前記メモリーセルアレイへの書き込み動作において、第ｉのビット線から第ｊのビット線（ｉ、ｊは１以上で互いに異なる整数）へ向かう第１の方向でビット線選択を行い、
   前記メモリーセルアレイへの消去動作前に行う消去前書き込み動作において、前記第ｊのビット線から前記第ｉのビット線へ向かう第２の方向でビット線選択を行うことを特徴とする不揮発性記憶装置。
2. 請求項１に記載の不揮発性記憶装置において、
   前記リードライト回路は、
   前記消去前書き込み動作において、消去状態となっているメモリーセルに対して書き込み動作を行うことを特徴とする不揮発性記憶装置。
3. 請求項２に記載の不揮発性記憶装置において、
   前記メモリーセルアレイの第１のメモリーセルは、第１のビットデータを記憶し、第２のメモリーセルは、前記第１のビットデータの相補データとなる第２のビットデータを記憶し、
   前記リードライト回路は、
   前記消去前書き込み動作において、前記第１のメモリーセル及び前記第２のメモリーセルのうち、消去状態となっているメモリーセルに対して書き込み動作を行うことを特徴とする不揮発性記憶装置。
4. 請求項１乃至３のいずれか一項に記載の不揮発性記憶装置において、
   前記第ｉのビット線～前記第ｊのビット線に接続されるメモリーセル群は、１バイトのデータを記憶し、
   前記ドライバー回路は、
   前記メモリーセル群に対してバイト単位の消去動作を行い、
   前記リードライト回路は、
   前記バイト単位の消去動作の前に行う前記消去前書き込み動作において、前記第２の方向でのビット線選択を行うことを特徴とする不揮発性記憶装置。
5. 請求項４に記載の不揮発性記憶装置おいて、
   前記メモリーセルアレイは、
   １バイトの第１のデータを記憶する第１のメモリーセル群と、
   １バイトの第２のデータを記憶する第２のメモリーセル群と、
   を含み、
   前記リードライト回路が、前記第１のメモリーセル群に対して前記バイト単位の前記消去前書き込み動作を行い、前記消去前書き込み動作後に、前記ドライバー回路が、前記第１のメモリーセル群に対して前記バイト単位の前記消去動作を行い、前記消去動作後に前記リードライト回路が、前記第１のメモリーセル群に前記第１のデータを書き込み、
   前記リードライト回路が、前記第２のメモリーセル群に対して前記バイト単位の前記消去前書き込み動作を行い、前記消去前書き込み動作後に、前記ドライバー回路が、前記第２のメモリーセル群に対して前記バイト単位の消去動作を行い、前記消去動作後に前記リードライト回路が、前記第２のメモリーセル群に前記第２のデータを書き込むことを特徴とする不揮発性記憶装置。
6. 請求項５に記載の不揮発性記憶装置おいて、
   前記ドライバー回路は、
   一端に消去電圧が供給され、前記第１のメモリーセル群の第１のソース線に前記消去電圧を供給する第１のスイッチ素子と、
   一端に前記消去電圧が供給され、前記第２のメモリーセル群の第２のソース線に前記消去電圧を供給する第２のスイッチ素子と、
   を含むことを特徴とする不揮発性記憶装置。
7. 請求項６に記載の不揮発性記憶装置において、
   前記ドライバー回路は、
   一端が前記第１のスイッチ素子の他端に接続され、他端が前記第１のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第３のスイッチ素子と、
   一端が前記第２のスイッチ素子の他端に接続され、他端が前記第２のソース線に接続され、前記第１のワード線選択信号がアクティブになったときにオンになる第４スイッチ素子と、
   を含むことを特徴とする不揮発性記憶装置。
8. 請求項１乃至７のいずれか一項に記載の不揮発性記憶装置において、
   前記ドライバー回路及び前記リードライト回路に接続され、アドレス制御を行うアドレス制御回路と、
   前記アドレス制御回路を制御する制御回路と、
   を含み、
   前記制御回路は、
   前記メモリーセルアレイの前記書き込み動作において、前記第１の方向でビット線選択するアドレス制御を、前記アドレス制御回路に行わせ、
   前記消去前書き込み動作において、前記第２の方向でビット線選択するアドレス制御を、前記アドレス制御回路に行わせることを特徴とする不揮発性記憶装置。
9. 請求項１乃至８のいずれか一項に記載の不揮発性記憶装置において、
   前記メモリーセルアレイの前記複数のメモリーセルは、ＭＯＮＯＳ構造又はフローティングゲート構造のメモリーセルであることを特徴とする不揮発性記憶装置。
10. 請求項１乃至９のいずれか一項に記載の不揮発性記憶装置と、
    データ処理を行うプロセッサーと、
    を含むことを特徴とするマイクロコンピューター。
11. 請求項１乃至９のいずれか一項に記載の不揮発性記憶装置を含むことを特徴とする電子機器。

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