CN100472656C - 非易失性半导体存储器和将数据写入所述存储器的方法 - Google Patents

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Abstract

一种将数据写入非易失性半导体存储器的方法，该非易失性半导体存储器具有多个存储单元，其中字线由存储单元共用，位线由相邻的存储单元共用，该方法包括从一端的存储单元到另一端的存储单元依次将数据写入与同一条字线连接的存储单元中。该方法允许在重写半导体存储器之后，在设置在同一字线上的多个单元中准确地控制阈值，而不依赖相邻单元的状态。

Description

非易失性半导体存储器和将数据写入所述存储器的方法
发明领域
本发明涉及一种非易失性半导体存储器和操作该存储器的方法。更特别地，本发明涉及一种可以高度集成、并具有无接点结构的单元的非易失性半导体存储器和操作该存储器的方法。
技术背景
如图14所示，在现有技术的可重写非易失性NOR-型存储阵列中，每个单元晶体管15在由场效氧化膜16指定的激活区中形成。晶体管15由源极11/漏极12、形成于源极11/漏极12之间的活动区上的浮动栅极17，和形成于浮动栅极17上和与垂直于沟道方向的字线连接的源极11/漏极12之间的控制栅10。在这种存储器单元阵列中，漏极12通过接点13与位线14连接。
因此形成于漏极12之上的接点13占有了单元区内的大部分，以防止单元区的减少。
如图15所示，建议一种无接点存储阵列，它不提供用于连接源极/漏极和位线的接点。在这种存储单元阵列，位线20形成功能为源极/漏极的杂质扩散区。
然而，在这种存储队列中，由于字线17设置的方向和单元晶体管18的沟道方向相同，当前进行读操作的单元受到在同一字线上的相邻单元的影响。因此，即使写同一字线上的多个单元中的特定的一个单元，并准确地控制特定单元的阈值，也会引起下列问题：
(1)如果在源极端的相邻单元的阈值从低位值变成高位值时，视在(apparent)源极电阻升高，且特定单元的阈值从初始值变为更高位值。
(2)如果在源极端的相邻单元的阈值从高位值改变为低位值，视在源极电阻降低，且特定单元的阈值从初始值变为更低位值。
发明内容
考虑到上述问题，本发明的目的是提供一种非易失性半导体存储器和操作该存储器的方法，其中该半导体存储器允许在重写之后，在设置在同一字线上的多个单元中准确地控制阈值，而不依赖相邻单元的状态。
本发明提供一种将数据写入非易失性半导体存储器的方法，该半导体存储器具有多个存储单元，其中字线由存储单元共用，位线由相邻存储单元共用。
这种方法包括：将数据写入存储单元，其中从在一端的存储单元到在另一端的存储单元的这些存储单元顺序与同一条字线连接。
本发明也提供一种非易失性半导体存储器，包括多个排列为矩阵形式的存储单元，在行的方向上排列的这些存储单元被分成两个或多个段，其中在行的方向上排列的存储单元的栅极与同一条字线连接，在列的方向上排列的存储单元的源极和漏极分别与在同一段的同一条位线连接，位线分别由在行的方向上相邻的存储单元共用，在每一段的位线与其它段的位线电隔离。
本发明提供一种如上所述的一种写非易失性半导体存储器的方法，其中仅可以在两段或三段中同时写一位数据。
本发明提供一种在上述非易失性半导体存储器中写数据的方法，其中由沟道热电子写数据。
根据下面所给的详细说明，本申请的这些和其它目的将会变得更清楚。然而，应该明白仅通过描述给出这些详细说明和表示本发明优选实施例的特定例子，所以本领域的普通技术人员从这些详细说明中很容易知道本发明会有各种改变和修改，而不偏离本发明的精神和范围。
附图说明
图1是用于描述根据本发明将数据写入非易失性半导体存储器的方法的非易失性半导体存储器的等效电路图。
图2(a)和2(b)是用于描述通过常规方法将数据写入非易失性半导体存储器时相邻单元的影响的等效电路图；
图3示出在源极电阻上邻近单元的影响的图；
图4描述根据本发明如何将在行的方向上分段的阵列写入非易失性半导体存储器中；
图5描述根据本发明如何将在行的方向上分段的另一阵列写入非易失性半导体存储器中；
图6描述根据本发明如何将在行的方向上分段的另一阵列写入非易失性半导体存储器中；
图7是根据本发明的在行的方向上分段、在非易失性半导体存储器内的无接点的阵列的等效电路图；
图8示出根据本发明在非易失性半导体存储器的行的方向上分段的阵列中的次位线和主位线连接的等效电路图；
图9示出根据本发明在非易失性半导体存储器的行的方向上分段的另一个阵列中的次位线和主位线连接的等效电路图；
图10示出根据本发明在非易失性半导体存储器的行的方向上分段的另一个阵列中的次位线和主位线连接的等效电路图；
图11示出根据本发明在非易失性半导体存储器的行的方向上分段的另一个阵列中的次位线和主位线连接的等效电路图；
图12示出根据本发明在非易失性半导体存储器的行的方向上分段的另一个阵列中的次位线和主位线连接的等效电路图；
图13示出根据本发明在非易失性半导体存储器的行的方向上分段的另一个阵列中的次位线和主位线连接的等效电路图；
图14是在先技术的非易失NOR型存储器的示意图；
图15是在先技术的无接点的阵列单元的示意图。
具体实施方式
通过参考附图，现在详细地描述本发明的非易失性半导体存储器和它的操作方法。
例1
在本发明的非易失性半导体存储器中，基本上如图1所示，非易失性存储晶体管排列为矩阵的形式，多个存储晶体管(存储单元：Cn)与一条字线WL连接。因此，非易失性半导体存储器实质上形成与图15所示相同的无接点的存储单元阵列。字线延展的方向与和字线连接的存储单元的沟道方向相同。
在这种结构的存储单元阵列中，如图1所示，先将数据写入在同一条字线上的存储单元C1到Cn中与源极(SRC)最接近的单元C1中。单元C1的漏极与位线BL1连接。电压Vd提供给BL1，也提供给其它的位线BL2到BLn。因此，仅通过沟道热电子将数据写入单元C1。
在数据写入单元C1之后，使用BL1作为数据的源极将数据写入单元C2。此时，将位线BL2用做漏极，0V提供给BL1，电压Vd提供给其它位线BL2到BLn。由此，通过沟道热电子将数据写入单元C2。与此类似，数据写入单元C3，等等。最后的数据写入单元Cn，单元Cn离源极最远。
因此，在非易失性存储器中，多个单元与一条字线连接，数据从源极端由如上所述的序列编程系统顺序地写入存储单元。因此，可以消除源极端相邻单元的影响，并精确地控制存储单元的阈值。
相反，根据通常的写方法，上述结构的存储单元阵列的所有存储单元被擦除为初始状态，所以它们的阈值设置的很低。通过升高字线的电位，使之高于存储单元的阈值，所有的单元变成ON状态。
在所有的存储单元的阈值设置很低的情况下，首先，如图2(a)所示，写单元C4且它的阈值升高。为了读单元C4，比除了单元C4之外的存储单元的阈值高的电压施加到字线WL。此时，由于在源极端的单元C1到C3的阈值比字线的电压低，单元C1到C3变成ON状态且电流通过单元C1到C3。
其后，如图2(b)所示，写单元C3且它的阈值升高。当以与上述相同的方式读单元C3时，单元C3变成OFF状态，电流不从单元C4的漏极BL4流向BL3、BL2和在源极端的SRC。
图3示出图2(a)中的单元C1到C4的源极电阻。在图2(a)中的单元C4的源极电阻与图3中的C4的源极电阻相对应，在图2(b)中的单元C4的源极电阻与图3中的C1的源极电阻相对应。
因此，单元C4的源极电阻在写单元C3的前后变化了1.5KΩ。所以应该明白不能够精确地控制单元的阈值，且很难实现多值操作。
例2
在这个例子中的非易失性半导体存储器中，如图4到7所示，多个存储单元排列成矩阵。排列在行方向上的存储单元与一条字线WL连接，且被分成两段。每段包括存储单元C1到C5。
考虑到在列的方向上排列的存储单元，它们的源极和漏极分别与同一条位线连接，如图7所示。在同一段，存储单元与在行方向上的邻近的存储单元共用位线。每段的位线与其它段的位线电隔离。更可取地，在一段一端的位线通过装置绝缘区与相邻所述的一段的段的相对端的位线电隔离。
更进一步，虽然在图7中未示出，但是在列的方向上可以形成两个或多个段。在这种情况下，众所周知，更可取地是，在列的方向上的各段的次位线与在列的方向上的其它段的次位线电隔离，例如，通过选择晶体管等等。更进一步，更可取地是在一段中，与一条次位线连接的存储单元的数量比与同一条字线连接的存储单元的数量多得多。由此，可以降低选择晶体管所占的区域与存储单元的区域的比例，因此，可以减少存储器的大小。
图4到6描述通过序列编程系统将数据写入上述的在行的方向上具有两段的存储器中。
图4描述一种在一段的源极与邻近的段的漏极相对的情况下的写方法。图5描述一种在一段的源极与邻近的段的源极相对的情况下的写方法。图6描述的是在一段的源极由相邻段共用的情况下的写方法。
在本发明的非易失性半导体存储器中，如图6所示，一段可能会被进一步分成多个段，例如，两个子段。在这种情况下，两个与相邻子段的存储单元连接的次位线通过选择晶体管共用主位线。
更进一步，在这种分段的和/或子分段的存储单元阵列中，位线可以由如图7到13所示的分级结构的次位线和主位线组成。
参考图7，存储单元在字线的方向上被分为两段，一段包括n+1个次位线SBL。次位线SBL通过选择晶体管(未示出)与主位线MBL(未示出)连接，以形成分级结构。与次位线连接的单元的字线的数量设置为k(n<k)。
这种设置可以降低选择晶体管所占的关于存储单元的区域的区域，由此允许更高度的集成。
次位线SBL与主位线MBL连接的一些例子如图8到13所示。
参考图8，一条主位线MBL由两个相邻段的次位线SBL共用。这些次位线SBL分别通过选择晶体管SG1和SG2与主位线MBL连接。由此，在同一段中，相同的电势可以提供给与存储单元的次位线连接的选择晶体管SG1的栅极。通过向选择晶体管SG1和SG2的栅极提供不同的电压，也可以将不同的电势提供给相邻段。
在图8中，两个段共用主位线，而且三个、四个、五个或者更多的段可以共用主位线。
在这种结构中，通过使选择晶体管SG1导通和使选择晶体管SG2截止，可以在段1的单元中进行写操作。此时，段2的次位线SBL是浮动的，不能够在段2的单元中进行写操作。可以类似的方法在段2中的单元进行写操作。由此在两个段中可以写一位数据。
通过施加表1所示的电压，可以操作具有这种连接结构的存储单元阵列。
表1
(单位：V)
 
C1 C2 C3 C4 C5
MBL0＝SL 0 0 0 0 0
MBL1 5 0 0 0 0
MBL2 5 5 0 0 0
MBL3 5 5 5 0 0
MBL4 5 5 5 5 0
MBL5 5 5 5 5 5
WL＝10V，SG1＝10V，SG2＝0V
然而，施加的电压不局限于表1和如下所述的表2的这些电压，可以根据这些表调整施加的电压。
参考图9，两个相邻段的源极相对(源极对源极W/源极分离)。相邻段的次位线SBL共用一条主位线MBL。次位线SBL通过两个选择晶体管SG1和SG2分别与主位线MBL连接。源极线SL由与同一字线连接的不同段共用。
可通过施加表1所示的电压对具有这一连接结构的存储单元阵列进行操作。
参考图10，两个相邻段的漏极相对(漏极对漏极W/源极分离)。相邻段的次位线SBL共用一个主位线MBL。次位线SBL通过两个选择晶体管SG1和SG2分别与主位线连接。源极线SL由与同一条字线连接的不同段共用。
可通过施加表1所示的电压对具有这一连接结构的存储单元阵列进行操作。
参考图11，两个相邻段的漏极相对(漏极对漏极W/O源极分离)。相邻段共用源极，而没有插入选择晶体管。相邻子段的次位线SBL共用一个主位线。次位线SBL通过两个选择晶体管SG1和SG2分别与主位线MBL连接。源极线在不同段之间共用。
可通过施加表1所示的电压对具有这一连接结构的存储单元阵列进行操作。
参考图12，一个段与两个相邻段共用主位线，其中一个段中有奇数个单元。具有这种结构，一位数据可以写入三段中。
可通过施加表1所示的电压对具有这一连接结构的存储单元阵列进行操作。
参考图13，一段由两个子段组成，其中一个段中有偶数个单元。一个子段设置成其源极和漏极与相邻的两个子段的源极和漏极相对。子段与相邻子段共用源极，而没有插入选择晶体管。即，源极可以在不同段之间共用。进一步地，一条主位线MBL由子段的次位线共用。由此，一位数据可以写入三个子段中。
可通过施加表2所示的电压对具有这一连接结构的存储单元阵列进行操作。
表2
(单位：V)
 
C1 C2 C3 C4
MBL 0＝SL 0 0 0 0
MBL1 5 0 0 0
MBL2 5 5 0 0
MBL3 5 5 5 0
MBL4 5 5 5 5
WL＝10V，SG1＝10V，SG2＝0V
根据本发明，在无接点阵列结构的非易失性半导体存储器中，依次地从一端的存储单元向在另一端的存储单元写多个存储单元，这些存储单元与同一条字线连接。由此，可以减少单元的面积，而较多地增加了其容量。且，可以精确地控制阈值，而不用考虑相邻单元的状态。所以可以操作具有高度可靠性的非易失性半导体存储器。
且，根据本发明，多个存储单元排列为矩阵形式，和在行的方向上排列的存储单元被分成两段或多段。由此，可以独立地控制施加到所选的段的位线上的电压，并且可以降低偏压产生电路的面积。
此外，由于位线由分级次位线和主位线组成，主位线的间距宽度是非分级的结构的间距宽度的两倍。由此可以改善设计存储单元的布局的自由度，而无需太多地关注主位线的位置。

Claims (19)

1.一种将数据写入非易失性半导体存储器的方法，该非易失性半导体存储器具有多个存储单元，其中字线由存储单元共用，位线由相邻的存储单元共用，
该方法包括：从一端的存储单元到另一端的存储单元，依次地将数据写入与同一条字线连接的存储单元中。
2.如权利要求1所述的方法，其特征在于，与同一条字线连接的存储单元中，在存储单元一端上的位线在所述的一端用作源极。
3.如权利要求1或2所述的方法，其特征在于由沟道热电子将数据写入存储单元中。
4.非易失性半导体存储器，包括多个排列为矩阵形式的存储单元，其中在行的方向上排列的存储单元被分为两段或多段，
其中在行的方向上排列的存储单元的栅极与同一条字线连接，
在列的方向上排列的存储单元的源极或漏极分别与同一条位线连接，
在同一段中，位线分别由在行的方向上相邻的存储单元共用，
且各段中的位线与其它段中的位线电隔离。
5.如权利要求4所述的存储器，其特征在于在一段的一端的位线通过装置绝缘区与在另一段的一端的位线电隔离。
6.如权利要求4或5所述的存储器，其特征在于位线由分级结构的次位线和至少一个主位线组成，
次位线与存储单元的源极和漏极连接，
主位线通过选择晶体管与两条次位线连接，这两条次位线分别与相邻段中的存储单元连接。
7.如权利要求6所述的存储器，其特征在于这些段被进一步地分为子段，且主位线通过选择晶体管与两条次位线连接，这两条次位线分别与相邻子段中的存储单元连接。
8.如权利要求7所述的存储器，其特征在于多个主位线与一段或子段中的存储单元连接，
至少一条主位线共同与邻近所述一段或子段的一端的段或子段中的存储单元连接，和至少一条另外的主位线共同与邻近所述一段或子段的另一端的段或子段中的存储单元连接。
9.如权利要求7所述的存储器，其特征在于多个主位线与各个段或各个子段中的存储单元连接，在一段或子段中的至少一条主位线共同与邻近所述一段或子段的一端的段或子段中的存储单元连接，和在所述一段或子段中的至少一条另外的主位线共同与邻近所述一段或子段的另一端的段或子段中的存储单元连接。
10.如权利要求7所述的存储器，其特征在于相邻段的最近的次位线或最远的次位线通过选择晶体管与源极线连接，和
该源极线由与同一条字线连接的多段或多个子段共用。
11.如权利要求7所述的存储器，其特征在于在行的方向上排列的相邻段或子段中，主位线由一个相邻段或子段的存储单元与所述另一个相邻段或子段的存储单元之间共用；其中一个相邻段或子段的该存储单元与另一个相邻段或子段最近，另一个相邻段或子段的该存储单元与所述的一个相邻段或子段最近。
12.如权利要求11所述的存储器，其特征在于在行的方向上排列的相邻段或子段中，主位线由相邻段或子段中最近的存储单元之间共用。
13.如权利要求4所述的存储器，其特征在于进一步在列的方向上形成两段或多段，和在列的方向上的各段的位线与列的方向上的其它段的位线电隔离。
14.如权利要求7所述的存储器，其特征在于提供接线，以使相同的电势提供给选择晶体管的栅极，其中选择晶体管与同一段或子段存储单元的次位线连接。
15.如权利要求14所述的存储器，其特征在于提供接线，以使不同的电势提供给相邻段或子段的选择晶体管的栅极。
16.如权利要求7所述的存储器，其特征在于在一个段或子段中，与一条次位线连接的存储单元的数量比连接到相同字线的存储单元的数量多。
17.一种对权利要求4所述的非易失性半导体存储器进行写入的方法，其特征在于同时仅有一位数据写入两个段中。
18.一种对权利要求4所述的非易失性半导体存储器进行写入的方法，其特征在于同时仅有一位数据写入三个段中。
19.一种对权利要求4所述的非易失性半导体存储器进行写入的方法，其特征在于由沟道热电子写数据。
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