JP4716852B2 - メモリセルへの書き込み方法 - Google Patents
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(1)メモリセルアレイの一端のメモリセルから他端のメモリセルへ順次書き込みを行う方法であって、前記ベリファイ読み出し工程においてメモリセルアレイのメモリセルをベリファイするときはメモリセルの一端側のビット線をドレイン(あるいはソース)として電圧を印加し、他端側ビット線をソースとして接地することによりメモリセルをベリファイすることを特徴とする方法、
(2)前記(1)の書き込みにおいて、更に、しきい値の微小なシフトを調整するために、ある第1セルの書き込み後に、第1セルの一端側の隣接セルのベリファイをおこない追加書き込みをおこない、しきい値の調整をおこないその精度を更に高めることを特徴とする方法
(3)選択メモリセルの電荷蓄積層に電荷を注入する方法であって、選択メモリセルの一方のソースに接続される第1ビット線を接地し、他方のドレインに接続される第2ビット線に書き込み電圧を印加し、選択メモリセルと第2ビット線を共有する隣接メモリセルの他のビット線である第3ビット線に書き込み電圧よりも低い第1バイアス電圧を印加する方法
を提供する。
ここで前記電荷蓄積層は、たとえばSiO2膜を用いるものであってもよいが、これに限定されるものではなく、たとえばSiN膜などのトラッピング膜を用いるものであってもよい。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するドレイン側の隣接セルの閾値の変動を低減することができる。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するソース側の隣接セルの影響を、追加書き込みを行うことによって更に微調整することができる。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するソース側の隣接セルの閾値変動を低減することができる。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するドレイン側の隣接セルの影響を、追加書き込みを行うことによって更に微調整することができる。
あるいは、前記電荷注入工程が、トンネリングエレクトロンをメモリセルに注入あるいは抽出する工程であってもよい。
あるいは、前記電荷注入工程が、ホットホールをメモリセルに注入する工程であってもよい。あらゆる注入方法を含む。
また、前述の電荷注入方法において、前記メモリ装置が、複数のメモリセルがマトリクス状に配置され、ロー方向に配置するメモリセルが2以上にセグメント化されてなる不揮発性メモリ装置であって、ロー方向における前記制御ゲートが同一ワード線に接続され、
カラム方向に配置する複数のメモリセルにおける前記拡散層が、それぞれ同一ビット線に接続され、かつ、同一セグメントにおけるメモリセルの前記ビット線が、他のセグメントとのビット線と電気的に分離されたメモリ装置であってもよい。
さらに、前述の電荷注入方法において、前記ビット線が、階層化されたサブビット線とメインビット線とから構成されてなり、前記サブビット線が、前記拡散層にそれぞれ接続されており、前記メインビット線が、選択トランジスタを介して、隣接するセグメントにおけるメモリセルにそれぞれ接続された2本のサブビット線と共有接続されたメモリ装置であってもよい。
あるいは、前述の電荷注入方法において、前記メモリ装置が、前記セグメントがさらにサブセグメント化され、前記メインビット線が、前記選択トランジスタを介して、隣接するサブセグメントにおけるメモリセルにそれぞれ接続された2本のサブビット線と共有接続されたメモリ装置であってもよい。
この実施形態では、メモリセルアレイへの書き込み方法について説明する。
図2は、この発明に係るメモリセルアレイの構成の一例を示す説明図である。図2(a)に示すように、1本のワード線(WL)上にn個のメモリセルトランジスタ(メモリセルC1〜Cn)が直列接続されており、ビット線BL1〜BLn-1は、各ビット線を挟む隣接セルに共有されている。同一ワード線に接続された複数のメモリセルのうち、少なくとも、一方端のビット線BL0は、メモリセルC1のみに接続され、隣接セルと共有されていない。
表1は、各メモリセルへの電荷注入の際に各ビット線に印加する電圧を示す表である。
図2(a)のメモリセルアレイにおいて、最初は全てのメモリセルが消去状態で、そのしきい値が低い状態にあるとする。最初に、メモリセルC1に対して、ビット線BL0側をソースとして書込みを行うと、隣接セルC2のリーク電流のためにC1の見かけのしきい値は、実際のしきい値より高くみえる。その後、メモリセルC2に対して、ビット線BL1側をソースとして書込みを行ってそのしきい値が高くなると、メモリセルC1の見かけのしきい値が、メモリセルC2への書込み前に比べて低く見える。そこで、C1のしきい値を精度よく制御するために、改めてメモリセルC1への追加書込みを行う。
以下、メモリセルC3〜Cn-1についても、同様に追加書込みを行う。
この実施形態では、カウンターバイアス電圧の適正値について説明する。
ここで、電荷注入の際に、カウンターバイアスとして印加する電圧が高すぎると、ビット線に共通接続された非選択メモリセルのフローティングゲートから注入された電荷がリークする現象(チャージロス)が発生し、非選択メモリセルのしきい値が低くなってしまう。そこで、電荷注入の際にビット線に印加するカウンターバイアス電圧として適当な値を選択する必要がある。
また、さらに好ましい範囲は、ディスターブ耐性がさらに1桁程度改善され、しきい値変化が0.1V程度になる40%〜80%である。また、特に好ましい値は、70%である。特に好ましい値は、例えば、Vdd=5Vの場合の3.5Vに相当する。
この実施の形態においては、メモリセルアレイ内の書き込み対象セルと、隣接セルのビット線以外のビット線に印加するカウンターバイアス電圧について説明する。
図4は、4つのメモリセルC1〜C4を有するメモリセルアレイの最後のメモリセルC4に書き込みを行う場合に、各ビット線に印加するカウンターバイアス電圧の例を示す説明図である。図4で、方法1〜3は、BL0〜BL2の電圧が互いに異なり、BL3、BL4の電圧は互いに等しい。いずれの方法においても、メモリセルC1,C2への誤書き込みを防ぐとともに、各ビット線BL0〜BL4に共通接続される他のメモリセルアレイ(不図示)内のメモリセルのチャージロスを抑制することを目的とする。
方法2は、BL2に3.5Vを印加し、BL1をフローティングあるいは接地状態にする。この方法の利点は、カウンターバイアス印加される非選択ビット線の数が少なくてすむため、非選択セルのドレインストレス時間を低減できる点にある。
この実施の形態では、書き込み対象メモリセルと隣接メモリセル以外のメモリセルのビット線へ印加すべきカウンターバイアスについて説明する。
図5は、この実施の形態に係るメモリセルアレイの構成を示す説明図である。図5に示すメモリセルアレイは、2n個のメモリセル(C1〜C2n)を有する。また、両端のビット線BL0,BL2nは1つのメモリセルのソース/ドレインだけに接続されている。即ち、BL0はセルC1、BL2nはセルC2nにそれぞれ接続され、隣接セルと共有されていない。図5のメモリセルアレイのメモリセルに対して、C1、C2、…、Cn、Cn+1、…、C2n-1、C2nの順で書き込みを行う。
この発明に係るメモリセルは、初期状態で、全てのセルが消去されることによりそのしきい値が低く設定され、ホットエレクトロン書き込みにより、そのしきい値が高くされるものであってもよい。メモリセルが消去されることによりそのしきい値が高く設定され、トンネリングエレクトロン書き込みにより、そのしきい値が低くされるものであってもよい。
この実施の形態では、図2(a)のメモリセルアレイをセグメントの単位として、複数のメモリセルアレイを含み、実施の形態1〜4の書き込み方法が適用できるように構成されたメモリ装置について説明する。
Claims (5)
- ソースまたはドレインとしてそれぞれ機能する2つの拡散層と制御ゲートと電荷蓄積層とを有するメモリセルであって隣接するメモリセルと前記拡散層を共有してなるn個(nは2以上の自然数)のメモリセルと、各制御ゲートに共通接続される一つのワード線と、各拡散層にそれぞれ接続される(n+1)本のビット線を有するメモリセルアレイを単位とし、さらに各ビット線が複数のメモリセルアレイ間で共通接続され、少なくとも一端のメモリセルの端のビット線が隣接セルから電気的に分離されている不揮発性メモリ装置において、前記メモリセルアレイの一端の第1セルから他端の第nセルへ順次書き込みを行う方法であって、
各セルへの書き込みは、当該セルの前記一端側をソースとして前記電荷蓄積層に電荷を注入する電荷注入工程と、
当該セルの前記一端側をソースとして前記電荷蓄積層に蓄積された電荷量を確認するベリファイ工程とを備え、
第1セルへの書き込み、第2セルへの書き込みを行った後に第1セルへの追加書き込みを行い、nが2より大きい場合は、さらに第mセル(mは2より大きくかつn以下の自然数)への書き込みを行った後に第(m−1)セルへの追加書き込みを行うようにして、第1セルから第nセルまで順次書き込みを行うことを特徴とする書き込み方法。 - 前記追加書き込みは、前記電荷注入工程と前記ベリファイ工程とを備える請求項1に記載の書き込み方法。
- 前記電荷注入工程および前記ベリファイ工程は、各メモリセルを全て消去状態にしてから行われる請求項1または2に記載の書き込み方法。
- 前記電荷注入工程が、ホットエレクトロンをメモリセルに注入する工程である請求項1〜3の何れか1つに記載の書き込み方法。
- 前記電荷注入工程が、トンネリングエレクトロンをメモリセルに注入あるいは抽出する工程である請求項1〜3の何れか1つに記載の書き込み方法。
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