KR102420452B1 - 기억 장치 - Google Patents

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후미타카 스가야
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 기억 장치는, 각각이 제1 확산층과 제2 확산층과 게이트를 갖고, 역치 상태를 기억 가능한 제1 트랜지스터 및 제2 트랜지스터와, 제1 신호선과 제2 신호선과, 온 상태로 됨으로써 제1 신호선과 제1 트랜지스터의 제1 확산층을 접속하는 제1 스위치 트랜지스터와, 온 상태로 됨으로써 제1 트랜지스터의 제2 확산층과 제2 트랜지스터의 제1 확산층을 접속하는 제2 스위치 트랜지스터와, 온 상태로 됨으로써 제2 트랜지스터의 제2 확산층과 제2 신호선을 접속하는 제3 스위치 트랜지스터를 구비한다.

Description

기억 장치
본 개시는, 정보를 기억하는 기억 장치에 관한 것이다.
불휘발성 반도체 메모리에서는 빈번히, 강유전체의 자발 분극 특성을 이용하여 정보를 기억 가능한 강유전체 게이트 트랜지스터가 이용된다. 예를 들어 특허문헌 1에는, 2개의 MOS(Metal Oxide Semiconductor) 트랜지스터 및 강유전체 게이트 트랜지스터를 갖는 메모리 셀을 구비한 기억 장치가 개시되어 있다.
일본 특허 공개 평2-64993호 공보
그런데 기억 장치에서는, 메모리 셀의 셀 사이즈가 작을 것이 요망되고 있으며, 한층 더한 셀 사이즈의 축소가 기대되고 있다.
셀 사이즈를 작게 할 수 있는 기억 장치를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태에 있어서의 기억 장치는, 제1 트랜지스터 및 제2 트랜지스터와, 제1 신호선 및 제2 신호선과, 제1 스위치 트랜지스터와 제2 스위치 트랜지스터와 제3 스위치 트랜지스터를 구비하고 있다. 제1 트랜지스터 및 제2 트랜지스터는, 각각이 제1 확산층과 제2 확산층과 게이트를 갖고, 역치 상태를 기억 가능한 것이다. 제1 스위치 트랜지스터는, 온 상태로 됨으로써 제1 신호선과 제1 트랜지스터의 제1 확산층을 접속하는 것이다. 제2 스위치 트랜지스터는, 온 상태로 됨으로써 제1 트랜지스터의 제2 확산층과 제2 트랜지스터의 제1 확산층을 접속하는 것이다. 제3 스위치 트랜지스터는, 온 상태로 됨으로써 제2 트랜지스터의 제2 확산층과 제2 신호선을 접속하는 것이다.
본 개시의 일 실시 형태에 있어서의 기억 장치에서는, 제1 및 제2 트랜지스터와 제1 내지 제3 스위치 트랜지스터가 마련된다. 제1 스위치 트랜지스터가 온 상태로 됨으로써 제1 신호선과 제1 트랜지스터의 제1 확산층이 접속되고, 제2 스위치 트랜지스터가 온 상태로 됨으로써 제1 트랜지스터의 제2 확산층과 제2 트랜지스터의 제1 확산층이 접속되고, 제3 스위치 트랜지스터가 온 상태로 됨으로써 제2 트랜지스터의 제2 확산층과 제2 신호선이 접속된다.
본 개시의 일 실시 형태에 있어서의 기억 장치에 의하면, 제1 및 제2 트랜지스터와 제1 내지 제3 스위치 트랜지스터를 마련하도록 하였으므로 셀 사이즈를 작게 할 수 있다. 또한 여기에 기재된 효과는 반드시 한정되는 것은 아니며, 본 개시 중에 기재된 어느 효과가 있어도 된다.
도 1은 본 개시의 일 실시 형태에 따른 기억 장치의 일 구성예를 도시하는 블록도이다.
도 2는 도 1에 도시한 메모리 셀 어레이의 일 구성예를 도시하는 회로도이다.
도 3은 도 1에 도시한 메모리 셀 어레이의 일 구성예를 도시하는 다른 회로도이다.
도 4는 도 1에 도시한 메모리 셀 어레이의 일 구성예를 도시하는 레이아웃도이다.
도 5는 도 1에 도시한 기억 장치의 일 동작예를 나타내는 표이다.
도 6은 도 1에 도시한 기억 장치의 프로그래밍 동작의 일례를 도시하는 설명도이다.
도 7은 도 1에 도시한 기억 장치의 소거 동작의 일례를 도시하는 설명도이다.
도 8은 도 1에 도시한 기억 장치의 판독 동작의 일례를 도시하는 설명도이다.
도 9는 도 1에 도시한 기억 장치의 다른 동작예를 나타내는 표이다.
도 10은 도 1에 도시한 기억 장치의 다른 프로그래밍 동작의 일례를 도시하는 설명도이다.
도 11은 도 1에 도시한 기억 장치의 다른 소거 동작의 일례를 도시하는 설명도이다.
도 12는 도 1에 도시한 기억 장치의 다른 판독 동작의 일례를 도시하는 설명도이다.
이하, 본 개시의 실시 형태에 대하여 도면을 참조하여 상세히 설명한다.
<실시 형태>
[구성예]
도 1은, 일 실시 형태에 따른 기억 장치(기억 장치(1))의 일 구성예를 도시하는 것이다. 기억 장치(1)는, 강유전체 게이트 트랜지스터를 기억 소자로서 이용한 불휘발성의 기억 장치이다. 기억 장치(1)는 제어부(11)와 메모리 셀 어레이(20)와 구동부(12, 13)와 메모리 셀 어레이(20)를 구비하고 있다.
제어부(11)는, 기억 장치(1)의 동작을 제어하는 것이다. 구체적으로는 제어부(11)는, 외부로부터 공급된 기입 커맨드 및 기입 데이터에 기초하여 메모리 셀 어레이(20)의 메모리 셀 MC(후술)에 정보를 기입하도록 구동부(12, 13)의 동작을 제어한다. 또한 제어부(11)는, 외부로부터 공급된 판독 커맨드에 기초하여 메모리 셀 MC로부터 정보를 판독하도록 구동부(12, 13)의 동작을 제어하게 되어 있다.
메모리 셀 어레이(20)는, 메모리 셀 MC가 매트릭스형으로 배치된 것이다.
도 2, 3은, 메모리 셀 어레이(20)의 일 구성예를 도시하는 것이다. 메모리 셀 어레이(20)는 복수의 선택 게이트선 SG1과 복수의 선택 게이트선 SG2와 복수의 선택 게이트선 SG3과 복수의 게이트선 CG1과 복수의 게이트선 CG2와 복수의 비트선 BL을 갖고 있다. 선택 게이트선 SG1은, 도 2, 3에 있어서의 횡 방향으로 연신되는 것이며, 선택 게이트선 SG1의 일단은 구동부(12)에 접속되어 있다. 선택 게이트선 SG2는, 도 2, 3에 있어서의 횡 방향으로 연신되는 것이며, 선택 게이트선 SG2의 일단은 구동부(12)에 접속되어 있다. 선택 게이트선 SG3은, 도 2, 3에 있어서의 횡 방향으로 연신되는 것이며, 선택 게이트선 SG3의 일단은 구동부(12)에 접속되어 있다. 게이트선 CG1은, 도 2, 3에 있어서의 횡 방향으로 연신되는 것이며, 게이트선 CG1의 일단은 구동부(12)에 접속되어 있다. 게이트선 CG2는, 도 2, 3에 있어서의 횡 방향으로 연신되는 것이며, 게이트선 CG2의 일단은 구동부(12)에 접속되어 있다. 비트선 BL은, 도 2, 3에 있어서의 종 방향으로 연신되는 것이며, 비트선 BL의 일단은 구동부(13)에 접속되어 있다.
도 3에 도시한 바와 같이, 메모리 셀 어레이(20)에서는, 복수의 메모리 셀 MC가, 2개의 메모리 셀 MC1, MC2를 포함하는 메모리 유닛 U를 단위로 하여 배치되어 있다. 메모리 유닛 U는, 도 2에 도시한 바와 같이, 3개의 트랜지스터 Q(트랜지스터 Q1, Q2, Q3)와 2개의 강유전체 게이트 트랜지스터 QF(강유전체 게이트 트랜지스터 QF1, QF2)를 갖고 있다. 트랜지스터 Q1, 강유전체 게이트 트랜지스터 QF1 및 트랜지스터 Q2는 메모리 셀 MC1을 구성하고, 트랜지스터 Q2, 강유전체 게이트 트랜지스터 QF2 및 트랜지스터 Q3은 메모리 셀 MC2를 구성한다.
또한 이하의 설명에서는 설명의 편의상, 트랜지스터 Q 및 강유전체 게이트 트랜지스터 QF의 각각에 대하여 드레인(확산층) 및 소스(확산층)를 정의하고 있지만, 이 정의에 한정되는 것은 아니며 드레인과 소스를 바꾸어도 된다.
트랜지스터 Q는 N형의 MOS 트랜지스터이다. 트랜지스터 Q의 역치 Vth는, 이 예에서는 "0.5V"로 설정되어 있다.
강유전체 게이트 트랜지스터 QF는 소위, 강유전체 게이트 전계효과 트랜지스터(FeFET; Ferroelectric-gate Field-Effect Transistor)이며, 불휘발성 메모리로서 기능하는 것이다. 이 강유전체 게이트 트랜지스터 QF는, N형의 MOS 트랜지스터에 있어서의 소위, 게이트 산화막을, 강유전체 재료를 포함하여 구성된 게이트 절연막으로 치환한 것이다. 강유전체 게이트 트랜지스터 QF는, 게이트의 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)의 극성에 따라, 게이트 절연막에 있어서의 강유전체가 분극됨으로써 역치 상태가 변화되는 것이다. 이 예에서는, 강유전체 게이트 트랜지스터 QF는 2개의 식별 가능한 역치 상태(저역치 상태 VthL 및 고역치 상태 VthH)를 취할 수 있다. 저역치 상태 VthL에 있어서의 역치 Vth는, 예를 들어 "-0.7V"이고, 고역치 상태 VthH에 있어서의 역치 Vth는, 예를 들어 "0.7V"이다. 또한 분극되어 있지 않는 상태에 있어서, 강유전체 게이트 트랜지스터 QF의 역치 Vth는, 예를 들어 "0V"로 설정되어 있다.
저역치 상태 VthL은, 이 예에서는 데이터 "1"에 대응지어지고, 고역치 상태 VthH는, 이 예에서는 데이터 "0"에 대응지어진다. 즉, 강유전체 게이트 트랜지스터 QF는, 1비트의 데이터를 기억하는 기억 소자로서 기능한다. 이하, 고역치 상태 VthH(데이터 "0")로부터 저역치 상태 VthL(데이터 "1")로 변화시키는 것을 "프로그래밍"이라 칭하고, 저역치 상태 VthL(데이터 "1")로부터 고역치 상태 VthH(데이터 "0")로 변화시키는 것을 "소거"라 칭한다.
예를 들어 프로그래밍 동작에서는, 후술하는 바와 같이, 강유전체 게이트 트랜지스터 QF의 게이트의 전압 Vg보다도 강유전체 게이트 트랜지스터 QF의 확산층(소스 또는 드레인)의 전압 Vb를 낮게 한다. 즉, 전압 차 Vgb(=Vg-Vb)를 소정의 정의 전압 차로 설정한다. 이 소정의 정의 전압 차는, 예를 들어 "+2V" 이상의 전압이다. 이것에 의하여 게이트 절연막에서는, 전계의 방향에 따라 강유전체가 분극하여 그 분극 상태가 유지된다. 그 결과, 강유전체 게이트 트랜지스터 QF의 역치 Vth는 낮은 전압("-0.7V")으로 설정된다(저역치 상태 VthL).
또한, 예를 들어 소거 동작에서는, 후술하는 바와 같이, 강유전체 게이트 트랜지스터 QF의 게이트의 전압 Vg보다도 강유전체 게이트 트랜지스터 QF의 확산층(소스 또는 드레인)의 전압 Vb를 높게 한다. 즉, 전압 차 Vgb(=Vg-Vb)를 소정의 부의 전압 차로 설정한다. 이 소정의 부의 전압 차는, 예를 들어 "-2V" 이하의 전압이다. 이것에 의하여 게이트 절연막에서는, 전계의 방향에 따라 강유전체가 분극하여 그 분극 상태가 유지된다. 이 분극 벡터의 방향은, 전압 차 Vgb를 소정의 부의 전압 차로 설정한 경우의 분극 벡터의 방향의 반대 방향이다. 그 결과, 강유전체 게이트 트랜지스터 QF의 역치 Vth는 높은 전압("0.7V")으로 설정된다(고역치 상태 VthH).
판독 동작에서는, 기억 장치(1)는, 후술하는 바와 같이, 예를 들어 강유전체 게이트 트랜지스터 QF의 소스 및 드레인의 전압을 약 "0V"로 함과 함께, 게이트에 소정의 전압(예를 들어 "0.5V")을 인가한다. 강유전체 게이트 트랜지스터 QF의 역치 상태가 저역치 상태 VthL(데이터 "1")인 경우에는 강유전체 게이트 트랜지스터 QF는 온 상태로 되고, 강유전체 게이트 트랜지스터 QF의 역치 상태가 고역치 상태 VthH(데이터 "0")인 경우에는 강유전체 게이트 트랜지스터 QF는 오프 상태로 된다. 기억 장치(1)는 이와 같은 바이어스 조건에 있어서, 강유전체 게이트 트랜지스터 QF가 온 상태 및 오프 상태 중 어느 쪽인지를 검출함으로써, 강유전체 게이트 트랜지스터 QF에 기억된 정보를 판독하게 되어 있다.
각 메모리 유닛 U(도 2)에 있어서, 트랜지스터 Q1의 게이트는 선택 게이트선 SG1에 접속되고, 소스는 비트선 BL(예를 들어 n번째의 비트선 BL(n))에 접속되고, 드레인은 강유전체 게이트 트랜지스터 QF1의 소스에 접속되어 있다. 강유전체 게이트 트랜지스터 QF1의 게이트는 게이트선 CG1에 접속되고, 소스는 트랜지스터 Q1의 드레인에 접속되고, 드레인은 트랜지스터 Q2의 소스에 접속되어 있다. 트랜지스터 Q2의 게이트는 선택 게이트선 SG2에 접속되고, 소스는 강유전체 게이트 트랜지스터 QF1의 드레인에 접속되고, 드레인은 강유전체 게이트 트랜지스터 QF2의 드레인에 접속되어 있다. 강유전체 게이트 트랜지스터 QF2의 게이트는 게이트선 CG2에 접속되고, 드레인은 트랜지스터 Q2의 드레인에 접속되고, 소스는 트랜지스터 Q3의 드레인에 접속되어 있다. 트랜지스터 Q3의 게이트는 선택 게이트선 SG3에 접속되고, 드레인은 강유전체 게이트 트랜지스터 QF2의 소스에 접속되고, 소스는 다른 비트선 BL(예를 들어 (n+1)번째의 비트선 BL(n+1))에 접속되어 있다.
이와 같이 기억 장치(1)에서는, 5개의 트랜지스터(트랜지스터 Q1 내지 Q3 및 강유전체 게이트 트랜지스터 QF1, QF2)가 2개의 메모리 셀 MC1, MC2를 구성한다. 즉, 하나의 메모리 셀 MC는 2.5개의 트랜지스터를 이용하여 구성된다. 이것에 의하여 기억 장치(1)에서는, 예를 들어 특허문헌 1에 기재된 메모리 셀에 비해 트랜지스터의 수를 감소시킬 수 있기 때문에 메모리 셀의 셀 사이즈를 작게 할 수 있게 되어 있다.
도 4는, 메모리 셀 어레이(20)에 있어서의 레이아웃의 일례를 도시하는 것이다. 이 예에서는, 도 3에 있어서의 횡 방향으로 배열된 2개의 메모리 유닛 U의 레이아웃을 나타내고 있다.
메모리 셀 어레이(20)는 확산층(100)과 선택 게이트선 SG1 내지 SG3과 게이트선 CG1, CG2와 콘택트/비아(101)와 비트선 BL을 갖고 있다.
확산층(100)은 소위, 반도체 액티브층이며, 하나의 메모리 셀 MC에 포함되는 5개의 트랜지스터(트랜지스터 Q1 내지 Q3 및 강유전체 게이트 트랜지스터 QF1, QF2)에 따른 6개의 확산층(100)이 도 4에 있어서의 종 방향으로 배열되도록 형성되어 있다. 도 4에 있어서의 가장 아래의 확산층(100)은 트랜지스터 Q1의 소스에 대응하는 것이다. 아래로부터 2번째의 확산층(100)은 트랜지스터 Q1의 드레인 및 강유전체 게이트 트랜지스터 QF1의 소스에 대응하는 것이다. 아래로부터 3번째의 확산층(100)은 강유전체 게이트 트랜지스터 QF1의 드레인 및 트랜지스터 Q2의 소스에 대응하는 것이다. 아래로부터 4번째의 확산층(100)은 트랜지스터 Q2의 드레인 및 강유전체 게이트 트랜지스터 QF2의 드레인에 대응하는 것이다. 아래로부터 5번째의 확산층(100)은 강유전체 게이트 트랜지스터 QF2의 소스 및 트랜지스터 Q3의 드레인에 대응하는 것이다. 가장 위의 확산층(100)은 트랜지스터 Q3의 소스에 대응하는 것이다.
선택 게이트선 SG1 내지 SG3 및 게이트선 CG1, CG2는, 이 예에서는 도 4에 있어서의 횡 방향으로 연신되도록 형성되어 있다. 선택 게이트선 SG1 내지 SG3의 하층에는, 예를 들어 게이트 전극 및 게이트 산화막(도시하지 않음)이 형성되어 있다. 또한 이에 한정되는 것은 아니며, 예를 들어 선택 게이트선 SG1 내지 SG3을 게이트 전극으로서 이용해도 된다. 선택 게이트선 SG1, 및 그 선택 게이트선 SG1의 근방의 확산층(100)은 트랜지스터 Q1을 구성하고, 선택 게이트선 SG2, 및 그 선택 게이트선 SG2의 근방의 확산층(100)은 트랜지스터 Q2를 구성하고, 선택 게이트선 SG3, 및 그 선택 게이트선 SG3의 근방의 확산층(100)은 트랜지스터 Q3을 구성한다. 게이트선 CG1, CG2의 하층에는, 게이트 전극 및 강유전체 재료를 포함하여 구성된 게이트 절연막(도시하지 않음)이 형성되어 있다. 또한 이에 한정되는 것은 아니며, 예를 들어 게이트선 CG1, CG2를 게이트 전극으로서 이용해도 된다. 게이트선 CG1, 및 게이트선 CG1의 근방의 확산층(100)은 강유전체 게이트 트랜지스터 QF1을 구성하고, 게이트선 CG2, 및 그 게이트선 CG2의 근방의 확산층(100)은 강유전체 게이트 트랜지스터 QF2를 구성한다.
콘택트/비아(101)는, 트랜지스터 Q1의 소스(확산층(100))와 비트선 BL(예를 들어 n번째의 비트선 BL(n))을 접속하는 것이다. 콘택트/비아(102)는, 트랜지스터 Q3의 소스(확산층(100))와 다른 비트선 BL(예를 들어 (n+1)번째의 비트선 BL(n+1))을 접속하는 것이다. 이 예에서는, 비트선 BL은 도 4에 있어서의 경사 방향으로 연신되도록 형성되어 있다.
이 예에서는 확산층(100)을, 도 4에 있어서의 종 방향으로 배열되도록 형성함과 함께, 비트선 BL을, 도 4에 있어서의 경사 방향으로 연신되도록 형성하였지만, 이에 한정되는 것은 아니다. 이 대신, 예를 들어 비트선 BL을 계단형으로 형성해도 된다. 또한, 예를 들어 비트선 BL을, 도 4에 있어서의 종 방향으로 연신되도록 형성함과 함께, 확산층(100)을, 도 4에 있어서의 경사 방향으로 배열되도록 형성해도 된다.
구동부(12)는 기입 동작 및 판독 동작에 있어서, 제어부(11)로부터 공급되는 제어 신호에 기초하여 선택 게이트선 SG1에 전압 VSG1을 인가하고, 선택 게이트선 SG2에 전압 VSG2를 인가하고, 선택 게이트선 SG3에 전압 VSG3을 인가하고, 게이트선 CG1에 전압 VCG1을 인가하고, 게이트선 CG2에 전압 VCG2를 인가하는 것이다.
구동부(13)는 기입 동작 및 판독 동작에 있어서, 제어부(11)로부터 공급되는 제어 신호에 기초하여 비트선 BL에 전압 VBL을 인가하는 것이다. 구동부(13)는 센스 증폭기(14)를 갖고 있다. 센스 증폭기(14)는 판독 동작에 있어서, 비트선 BL에 흐르는 전류에 기초하여, 메모리 셀 MC에 기억된 정보를 판독한다. 그리고 구동부(13)는, 판독한 정보를 제어부(11)에 공급하게 되어 있다.
여기서, 강유전체 게이트 트랜지스터 QF1은 본 개시에 있어서의 「제1 트랜지스터」의 일 구체예에 대응하고, 강유전체 게이트 트랜지스터 QF2는 본 개시에 있어서의 「제2 트랜지스터」의 일 구체예에 대응한다. 트랜지스터 Q1은 본 개시에 있어서의 「제1 스위치 트랜지스터」의 일 구체예에 대응하고, 트랜지스터 Q2는 본 개시에 있어서의 「제2 스위치 트랜지스터」의 일 구체예에 대응하고, 트랜지스터 Q3은 본 개시에 있어서의 「제3 스위치 트랜지스터」의 일 구체예에 대응한다. 구동부(12, 13)는 본 개시에 있어서의 「구동부」의 일 구체예에 대응한다.
[동작 및 작용]
계속해서, 본 실시 형태의 기억 장치(1)의 동작 및 작용에 대하여 설명한다.
(전체 동작 개요)
먼저, 도 1을 참조하여 기억 장치(1)의 전체 동작 개요를 설명한다. 제어부(11)는 메모리 셀 어레이(20)의 동작을 제어한다. 구체적으로는 제어부(11)는, 외부로부터 공급된 기입 커맨드 및 기입 데이터에 기초하여 메모리 셀 어레이(20)의 메모리 셀 MC에 정보를 기입하도록 구동부(12, 13)의 동작을 제어한다. 또한 제어부(11)는, 외부로부터 공급된 판독 커맨드에 기초하여 메모리 셀 MC로부터 정보를 판독하도록 구동부(12, 13)의 동작을 제어한다. 구동부(12)는 기입 동작 및 판독 동작에 있어서, 제어부(11)로부터 공급되는 제어 신호에 기초하여 선택 게이트선 SG1에 전압 VSG1을 인가하고, 선택 게이트선 SG2에 전압 VSG2를 인가하고, 선택 게이트선 SG3에 전압 VSG3을 인가하고, 게이트선 CG1에 전압 VCG1을 인가하고, 게이트선 CG2에 전압 VCG2를 인가한다. 구동부(13)는 기입 동작 및 판독 동작에 있어서, 제어부(11)로부터 공급되는 제어 신호에 기초하여 비트선 BL에 전압 VBL을 인가한다. 또한 구동부(13)의 센스 증폭기(14)는 판독 동작에 있어서, 비트선 BL에 흐르는 전류에 기초하여, 메모리 셀 MC에 기억된 정보를 판독한다. 그리고 구동부(13)는, 판독한 정보를 제어부(11)에 공급한다.
(상세 동작)
다음으로, 기입 동작(프로그래밍 동작 및 소거 동작) 및 판독 동작에 대하여 상세히 설명한다. 먼저, 처리 대상으로서 선택된 메모리 셀 MC1에 대한 동작을 설명하고, 그 후에, 처리 대상으로서 선택된 메모리 셀 MC2에 대한 동작을 설명한다.
(메모리 셀 MC1에 대한 기입 동작 및 판독 동작)
도 5는, 선택된 메모리 셀 MC1에 대하여 기입 동작 및 판독 동작을 행하는 경우에 있어서의, 선택된 메모리 셀 MC1을 포함하는 메모리 유닛 UA에 인가하는 전압 VSG1, VCG1, VSG2, VCG2, VSG3, VBL1, VBL2의 일례를 나타내는 것이다. 이 도 5에 있어서의 전압 VSG1 내지 VSG3은, 이 메모리 유닛 UA에 접속된 선택 게이트선 SG1 내지 SG3의 전압을 나타내고, 도 5에 있어서의 전압 VCG1, VCG2는, 이 메모리 유닛 UA에 접속된 게이트선 CG1, CG2의 전압을 나타내고, 전압 VBL1은, 이 메모리 유닛 UA에 있어서의 메모리 셀 MC1에 접속된 비트선 BL(BL1)의 전압을 나타내고, 전압 VBL2는, 이 메모리 유닛 UA에 있어서의 메모리 셀 MC2에 접속된 비트선 BL(BL2)의 전압을 나타낸다.
도 6은, 메모리 셀 MC1에 대한 프로그래밍 동작의 일례를 나타내는 것이고, 도 7은, 메모리 셀 MC1에 대한 소거 동작의 일례를 나타내는 것이고, 도 8은, 메모리 셀 MC1에 대한 판독 동작의 일례를 나타내는 것이다. 도 6 내지 8에 있어서, 트랜지스터 Q1 내지 Q3을, 그 동작 상태를 나타내는 스위치를 이용하여 그리고 있다.
(메모리 셀 MC1에 대한 프로그래밍 동작)
프로그래밍 동작을 행하는 경우에는, 도 5에 나타낸 바와 같이, 구동부(12)는 전압 VSG1, VCG1, VSG2, VCG2, VSG3을 "3V", "3V", "0V", "0V", "0V"로 각각 설정한다. 또한 구동부(13)는 전압 VBL1, VBL2를 "0V", "3V"로 각각 설정한다. 또한 구동부(12, 13)는, 도 6에 도시한 바와 같이, 메모리 유닛 UA에 접속된 선택 게이트선 SG1 내지 SG3 이외의 선택 게이트선 SG1 내지 SG3의 전압 VSG1 내지 VSG3, 및 메모리 유닛 UA에 접속된 게이트선 CG1, CG2 이외의 게이트선 CG1, CG2의 전압 VCG1, VCG2를 모두 "0V"로 설정함과 함께, 메모리 유닛 UA에 접속된 비트선 BL 이외의 비트선 BL의 전압 VBL을 모두 "3V"로 설정한다.
도 6에 도시한 바와 같이, 프로그래밍 동작의 대상인 메모리 셀 MC1에서는, 트랜지스터 Q1의 게이트에는 전압 VSG1("3V")이 인가되므로 트랜지스터 Q1이 온 상태로 된다. 또한 이 메모리 셀 MC1에 접속된 비트선 BL1의 전압 VBL1은 "0V"이다. 이것에 의하여 강유전체 게이트 트랜지스터 QF1의 소스에는 전압 VBL1("0V")이 인가된다. 이 강유전체 게이트 트랜지스터 QF1의 게이트에는 전압 VCG1("3V")이 인가되므로, 강유전체 게이트 트랜지스터 QF1의 게이트 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)는 "3V"로 된다. 이 전압 차 Vgb는, 강유전체 게이트 트랜지스터 QF1의 역치 상태를 저역치 상태 VthL로 변화시키기에는 충분한 전압이므로, 이 강유전체 게이트 트랜지스터 QF1의 역치 Vth는 낮아진다(저역치 상태 VthL). 이와 같이 하여 기억 장치(1)는 메모리 셀 MC1에 대하여 프로그래밍 동작을 행한다.
이 프로그래밍 동작에 있어서, 메모리 유닛 UA의 메모리 셀 MC2에 기억된 데이터는 유지된다. 즉, 전압 VSG2는 "0V"이므로 트랜지스터 Q2는 오프 상태로 되고, 전압 VSG3은 "0V"이므로 트랜지스터 Q3은 오프 상태로 된다. 따라서 강유전체 게이트 트랜지스터 QF2의 소스 및 드레인에는 전압은 인가되지 않기 때문에, 이 강유전체 게이트 트랜지스터 QF2의 역치 상태는 유지된다.
또한 이 프로그래밍 동작에 있어서, 메모리 유닛 UA와 동일한 행에 속하는 다른 메모리 유닛 U의 메모리 셀 MC1, MC2에 기억된 데이터도 또한 유지된다. 구체적으로는, 예를 들어 메모리 유닛 UA의 좌측의 메모리 유닛 U1에 있어서의 트랜지스터 Q1의 게이트에는 전압 VSG1("3V")이 인가되고, 이 트랜지스터 Q1에 접속된 비트선 BL의 전압 VBL은 "3V"이기 때문에, 이 메모리 유닛 U1의 강유전체 게이트 트랜지스터 QF1의 소스 전압은 "2.5V"로 된다. 즉, 이 강유전체 게이트 트랜지스터 QF1의 소스에는, 전압 VSG1("3V")보다도 트랜지스터 Q1의 역치 Vth("0.5V")만큼 낮은 전압("2.5V")이 인가된다. 이 강유전체 게이트 트랜지스터 QF1의 게이트에는 전압 VCG1("3V")이 인가되므로, 강유전체 게이트 트랜지스터 QF1의 게이트 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)는 "0.5V"로 된다. 이 전압 차 Vgb는, 강유전체 게이트 트랜지스터 QF1의 역치 상태를 저역치 상태 VthL로 변화시키기에는 불충분한 전압이므로, 이 강유전체 게이트 트랜지스터 QF1의 역치 상태는 유지된다. 또한 트랜지스터 Q2, Q3은 오프 상태이므로 강유전체 게이트 트랜지스터 QF2의 역치 상태는 유지된다. 이상에서는 메모리 유닛 UA의 좌측의 메모리 유닛 U1에 대하여 설명하였지만, 메모리 유닛 UA의 우측의 메모리 유닛 U2에 대해서도 마찬가지이다.
또한 이 프로그래밍 동작에 있어서, 메모리 유닛 UA와 상이한 행에 속하는 다른 메모리 유닛 U의 메모리 셀 MC1, MC2에 기억된 데이터도 또한 유지된다. 구체적으로는, 예를 들어 메모리 유닛 UA 아래의 메모리 유닛 U3에 있어서의 전압 VSG1 내지 VSG3, VCG1, VCG2는 모두 "0V"이므로 트랜지스터 Q1 내지 Q3은 오프 상태로 된다. 따라서 강유전체 게이트 트랜지스터 QF1, QF2의 역치 상태는 유지된다.
(메모리 셀 MC1에 대한 소거 동작)
소거 동작을 행하는 경우에는, 도 5에 나타낸 바와 같이, 구동부(12)는 전압 VSG1, VCG1, VSG2, VCG2, VSG3을 "3V", "0V", "0V", "0V", "0V"로 각각 설정한다. 또한 구동부(13)는 전압 VBL1, VBL2를 "3V", "0V"로 각각 설정한다. 또한 구동부(12, 13)는, 도 7에 도시한 바와 같이, 메모리 유닛 UA에 접속된 선택 게이트선 SG1 내지 SG3 이외의 선택 게이트선 SG1 내지 SG3의 전압 VSG1 내지 VSG3, 메모리 유닛 UA에 접속된 게이트선 CG1, CG2 이외의 게이트선 CG1, CG2의 전압 VCG1, VCG2, 및 메모리 유닛 UA에 접속된 비트선 BL 이외의 비트선 BL의 전압 VBL을 모두 "0V"로 설정한다.
도 7에 도시한 바와 같이, 소거 동작의 대상인 메모리 셀 MC1에서는, 트랜지스터 Q1의 게이트에는 전압 VSG1("3V")이 인가되므로 트랜지스터 Q1이 온 상태로 된다. 또한 이 메모리 셀 MC1에 접속된 비트선 BL1의 전압 VBL1은 "3V"이다. 이것에 의하여 강유전체 게이트 트랜지스터 QF1의 소스 전압은 "2.5V"로 된다. 이 강유전체 게이트 트랜지스터 QF1의 게이트에는 전압 VCG1("0V")이 인가되므로, 강유전체 게이트 트랜지스터 QF1의 게이트 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)는 "-2.5V"로 된다. 이 전압 차 Vgb는, 강유전체 게이트 트랜지스터 QF1의 역치 상태를 고역치 상태 VthH로 변화시키기에는 충분한 전압이므로, 이 강유전체 게이트 트랜지스터 QF1의 역치 Vth는 높아진다(고역치 상태 VthH). 이와 같이 하여 기억 장치(1)는 메모리 셀 MC1에 대하여 소거 동작을 행한다.
이 소거 동작에 있어서, 메모리 유닛 UA의 메모리 셀 MC2에 기억된 데이터는 유지된다. 즉, 전압 VSG2는 "0V"이므로 트랜지스터 Q2는 오프 상태로 되고, 전압 VSG3은 "0V"이므로 트랜지스터 Q3은 오프 상태로 된다. 따라서 강유전체 게이트 트랜지스터 QF2의 소스 및 드레인에는 전압은 인가되지 않기 때문에, 이 강유전체 게이트 트랜지스터 QF2의 역치 상태는 유지된다.
또한 이 소거 동작에 있어서, 메모리 유닛 UA와 동일한 행에 속하는 다른 메모리 유닛 U의 메모리 셀 MC1, MC2에 기억된 데이터도 또한 유지된다. 구체적으로는, 예를 들어 메모리 유닛 UA의 좌측의 메모리 유닛 U1에 있어서의 전압 VSG1 내지 VSG3, VCG1, VCG2는, 메모리 유닛 UA에 있어서의 전압 VSG1 내지 VSG3, VCG1, VCG2와 동일하다. 따라서 이 메모리 유닛 U1의 트랜지스터 Q1의 게이트에는 전압 VSG1("3V")이 인가되어 트랜지스터 Q1은 온 상태로 된다. 그러나 이 트랜지스터 Q1에 접속된 비트선 BL의 전압 VBL은 "0V"이기 때문에, 이 메모리 유닛 U1의 강유전체 게이트 트랜지스터 QF1의 소스 전압은 "0V"로 된다. 따라서 이 강유전체 게이트 트랜지스터 QF1의 게이트 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)는 "0V"로 되므로, 이 강유전체 게이트 트랜지스터 QF1의 역치 상태는 유지된다. 또한 트랜지스터 Q2, Q3은 오프 상태이므로 강유전체 게이트 트랜지스터 QF2의 역치 상태는 유지된다. 이상에서는 메모리 유닛 UA의 좌측의 메모리 유닛 U1에 대하여 설명하였지만, 메모리 유닛 UA의 우측의 메모리 유닛 U2에 대해서도 마찬가지이다.
또한 이 소거 동작에 있어서, 메모리 유닛 UA와 상이한 행에 속하는 다른 메모리 유닛 U의 메모리 셀 MC1, MC2에 기억된 데이터도 또한 유지된다. 구체적으로는, 예를 들어 메모리 유닛 UA 아래의 메모리 유닛 U3에 있어서의 전압 VSG1 내지 VSG3, VCG1, VCG2는 모두 "0V"이므로 트랜지스터 Q1 내지 Q3은 오프 상태로 된다. 따라서 강유전체 게이트 트랜지스터 QF1, QF2의 역치 상태는 유지된다.
(메모리 셀 MC1에 대한 판독 동작)
판독 동작을 행하는 경우에는, 도 5에 나타낸 바와 같이, 구동부(12)는 전압 VSG1, VCG1, VSG2, VCG2, VSG3을 "1V", "0.5V", "1V", "1V", "1V"로 각각 설정한다. 또한 구동부(13)는 전압 VBL1, VBL2를 "0V", "1V"로 각각 설정한다. 또한 구동부(12, 13)는, 도 8에 도시한 바와 같이, 메모리 유닛 UA에 접속된 선택 게이트선 SG1 내지 SG3 이외의 선택 게이트선 SG1 내지 SG3의 전압 VSG1 내지 VSG3, 메모리 유닛 UA에 접속된 게이트선 CG1, CG2 이외의 게이트선 CG1, CG2의 전압 VCG1, VCG2, 및 메모리 유닛 UA에 접속된 비트선 BL 이외의 비트선 BL의 전압 VBL을 모두 "0V"로 설정한다.
도 8에 도시한 바와 같이, 판독 동작의 대상인 메모리 셀 MC1에서는, 트랜지스터 Q1의 게이트에는 전압 VSG1("1V")이 인가되므로 트랜지스터 Q1이 온 상태로 되고, 트랜지스터 Q2의 게이트에는 전압 VSG2("1V")가 인가되므로 트랜지스터 Q2가 온 상태로 되고, 트랜지스터 Q3의 게이트에는 전압 VSG3("1V")이 인가되므로 트랜지스터 Q3이 온 상태로 된다. 또한 강유전체 게이트 트랜지스터 QF2의 게이트에는 전압 VCG2("1V")가 인가되므로, 강유전체 게이트 트랜지스터 QF2는 역치 상태에 구애받지 않고 온 상태로 된다. 즉, 역치 상태가 저역치 상태 VthL인 경우에는, 역치 Vth는 "-0.7V"이기 때문에 강유전체 게이트 트랜지스터 QF2는 온 상태로 되고, 역치 상태가 고역치 상태 VthH인 경우에는, 역치 Vth는 "0.7V"이기 때문에 강유전체 게이트 트랜지스터 QF2는 온 상태로 된다.
한편, 강유전체 게이트 트랜지스터 QF1의 게이트에는 전압 VCG1("0.5V")이 인가되므로, 강유전체 게이트 트랜지스터 QF1은 역치 상태에 따라 온 상태 또는 오프 상태로 된다. 즉, 역치 상태가 저역치 상태 VthL인 경우에는, 역치 Vth는 "-0.7V"이기 때문에 강유전체 게이트 트랜지스터 QF1은 온 상태로 되고, 역치 상태가 고역치 상태 VthH인 경우에는, 역치 Vth는 "0.7V"이기 때문에 강유전체 게이트 트랜지스터 QF1은 오프 상태로 된다. 메모리 셀 MC2에 접속된 비트선 BL2에는 전압 VBL2("1V")가 인가되고, 메모리 셀 MC1에 접속된 비트선 BL1에는 전압 VBL1("0V")이 인가되기 때문에, 강유전체 게이트 트랜지스터 QF1의 역치 상태에 따라 비트선 BL2로부터 메모리 유닛 UA를 통하여 비트선 BL1에 전류 Isense가 흐른다. 구동부(13)의 센스 증폭기(14)는, 이 비트선 BL1에 흐르는 전류 Isense를 소정의 전류 역치 Ith와 비교함으로써, 메모리 유닛 UA의 메모리 셀 MC1에 기억된 데이터를 판독한다.
예를 들어 메모리 셀 MC1에 데이터 "1"이 기억되어 있는 경우에는, 이 메모리 셀 MC1의 강유전체 게이트 트랜지스터 QF1의 역치 상태는 저역치 상태 VthL이므로 강유전체 게이트 트랜지스터 QF1은 온 상태이다. 따라서 전류 Isense의 전류값은 소정의 전류 역치 Ith보다도 높아지므로 센스 증폭기(14)는 "1"을 출력한다. 또한, 예를 들어 메모리 셀 MC1에 데이터 "0"이 기억되어 있는 경우에는, 이 메모리 셀 MC1의 강유전체 게이트 트랜지스터 QF1의 역치 상태는 고역치 상태 VthH이므로 강유전체 게이트 트랜지스터 QF1은 오프 상태이다. 따라서 전류 Isense의 전류값은 소정의 전류 역치 Ith보다도 낮아지므로 센스 증폭기(14)는 "0"을 출력한다. 이와 같이 하여 기억 장치(1)는 메모리 셀 MC1에 대하여 판독 동작을 행한다.
이 판독 동작에 있어서, 메모리 셀 어레이(20) 내의 모든 메모리 셀 MC1, MC2에 기억된 데이터가 유지된다. 즉, 모든 게이트선 CG1, CG2의 전압 VCG1, VCG2 및 비트선 BL의 전압 VBL은 "0V" 이상 "1V" 이하이다. 따라서 모든 강유전체 게이트 트랜지스터 QF의 게이트의 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)는, 역치 상태를 변화시키기에는 불충분한 전압이다. 그 결과, 메모리 셀 어레이(20) 내의 모든 강유전체 게이트 트랜지스터 QF의 역치 상태는 유지된다.
또한 이 판독 동작에 있어서, 메모리 유닛 UA의 메모리 셀 MC1에 접속된 비트선 BL1에 접속된 복수의 메모리 유닛 U는 전류 Isense에 영향을 주지 않는다. 즉, 예를 들어 메모리 유닛 UA의 좌측의 메모리 유닛 U1에서는, 이 메모리 유닛 U1에 접속된 2개의 비트선 BL에 있어서의 전압이 모두 "0V"이므로, 이 메모리 유닛 U1은 전류 Isense에 영향을 주지 않는다. 또한, 예를 들어 메모리 유닛 UA 아래의 메모리 유닛 U3에서는, 전압 VSG1 내지 VSG3, VCG1, VSG2는 모두 "0V"이므로 트랜지스터 Q1 내지 Q3은 오프 상태로 된다. 따라서 이 메모리 유닛 U3은 전류 Isense에 영향을 주지 않는다.
(메모리 셀 MC2에 대한 기입 동작 및 판독 동작)
도 9는, 선택된 메모리 셀 MC2에 대하여 기입 동작 및 판독 동작을 행하는 경우에 있어서의, 선택된 메모리 셀 MC2를 포함하는 메모리 유닛 UA에 인가하는 전압 VSG1, VCG1, VSG2, VCG2, VSG3, VBL1, VBL2의 일례를 나타내는 것이다. 도 10은, 메모리 셀 MC2에 대한 프로그래밍 동작의 일례를 나타내는 것이고, 도 11은, 메모리 셀 MC2에 대한 소거 동작의 일례를 나타내는 것이고, 도 12는, 메모리 셀 MC2에 대한 판독 동작의 일례를 나타내는 것이다.
(메모리 셀 MC2에 대한 프로그래밍 동작)
프로그래밍 동작을 행하는 경우에는, 도 9에 나타낸 바와 같이, 구동부(12)는 전압 VSG1, VCG1, VSG2, VCG2, VSG3을 "0V", "0V", "0V", "3V", "3V"로 각각 설정한다. 또한 구동부(13)는 전압 VBL1, VBL2를 "3V", "0V"로 각각 설정한다. 또한 구동부(12, 13)는, 도 10에 도시한 바와 같이, 메모리 유닛 UA에 접속된 선택 게이트선 SG1 내지 SG3 이외의 선택 게이트선 SG1 내지 SG3의 전압 VSG1 내지 VSG3, 및 메모리 유닛 UA에 접속된 게이트선 CG1, CG2 이외의 게이트선 CG1, CG2의 전압 VCG1, VCG2를 모두 "0V"로 설정함과 함께, 메모리 유닛 UA에 접속된 비트선 BL 이외의 비트선 BL의 전압 VBL을 모두 "3V"로 설정한다.
도 10에 도시한 바와 같이, 프로그래밍 동작의 대상인 메모리 셀 MC2에서는, 트랜지스터 Q3의 게이트에는 전압 VSG3("3V")이 인가되므로 트랜지스터 Q3이 온 상태로 된다. 또한 이 메모리 셀 MC2에 접속된 비트선 BL2의 전압 VBL2는 "0V"이다. 이것에 의하여 강유전체 게이트 트랜지스터 QF2의 소스에는 전압 VBL2("0V")가 인가된다. 이 강유전체 게이트 트랜지스터 QF2의 게이트에는 전압 VCG2("3V")이 인가되므로, 강유전체 게이트 트랜지스터 QF2의 게이트 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)는 "3V"로 된다. 이 전압 차 Vgb는, 강유전체 게이트 트랜지스터 QF2의 역치 상태를 저역치 상태 VthL로 변화시키기에는 충분한 전압이므로, 이 강유전체 게이트 트랜지스터 QF2의 역치 Vth는 낮아진다(저역치 상태 VthL). 이와 같이 하여 기억 장치(1)는 메모리 셀 MC2에 대하여 프로그래밍 동작을 행한다.
(메모리 셀 MC2에 대한 소거 동작)
소거 동작을 행하는 경우에는, 도 9에 나타낸 바와 같이, 구동부(12)는 전압 VSG1, VCG1, VSG2, VCG2, VSG3을 "0V", "0V", "0V", "0V", "3V"로 각각 설정한다. 또한 구동부(13)는 전압 VBL1, VBL2를 "0V", "3V"로 각각 설정한다. 또한 구동부(12, 13)는, 도 11에 도시한 바와 같이, 메모리 유닛 UA에 접속된 선택 게이트선 SG1 내지 SG3 이외의 선택 게이트선 SG1 내지 SG3의 전압 VSG1 내지 VSG3, 메모리 유닛 UA에 접속된 게이트선 CG1, CG2 이외의 게이트선 CG1, CG2의 전압 VCG1, VCG2, 및 메모리 유닛 UA에 접속된 비트선 BL 이외의 비트선 BL의 전압 VBL을 모두 "0V"로 설정한다.
도 11에 도시한 바와 같이, 소거 동작의 대상인 메모리 셀 MC2에서는, 트랜지스터 Q3의 게이트에는 전압 VSG3("3V")이 인가되므로 트랜지스터 Q3이 온 상태로 된다. 또한 이 메모리 셀 MC1에 접속된 비트선 BL2의 전압 VBL2는 "3V"이다. 이것에 의하여 강유전체 게이트 트랜지스터 QF2의 소스 전압은 "2.5V"로 된다. 이 강유전체 게이트 트랜지스터 QF2의 게이트에는 전압 VCG2("0V")가 인가되므로, 강유전체 게이트 트랜지스터 QF2의 게이트 전압 Vg와 확산층(소스 또는 드레인)의 전압 Vb의 전압 차 Vgb(=Vg-Vb)는 "-2.5V"로 된다. 이 전압 차 Vgb는, 강유전체 게이트 트랜지스터 QF2의 역치 상태를 고역치 상태 VthH로 변화시키기에는 충분한 전압이므로, 이 강유전체 게이트 트랜지스터 QF2의 역치 Vth는 높아진다(고역치 상태 VthH). 이와 같이 하여 기억 장치(1)는 메모리 셀 MC2에 대하여 소거 동작을 행한다.
(메모리 셀 MC2에 대한 판독 동작)
판독 동작을 행하는 경우에는, 도 9에 나타낸 바와 같이, 구동부(12)는 전압 VSG1, VCG1, VSG2, VCG2, VSG3을 "1V", "1V", "1V", "0.5V", "1V"로 각각 설정한다. 또한 구동부(13)는 전압 VBL1, VBL2를 "1V", "0V"로 각각 설정한다. 또한 구동부(12, 13)는, 도 12에 도시한 바와 같이, 메모리 유닛 UA에 접속된 선택 게이트선 SG1 내지 SG3 이외의 선택 게이트선 SG1 내지 SG3의 전압 VSG1 내지 VSG3, 메모리 유닛 UA에 접속된 게이트선 CG1, CG2 이외의 게이트선 CG1, CG2의 전압 VCG1, VCG2, 및 메모리 유닛 UA에 접속된 비트선 BL 이외의 비트선 BL의 전압 VBL을 모두 "0V"로 설정한다.
도 12에 도시한 바와 같이, 판독 동작의 대상인 메모리 셀 MC2에서는, 트랜지스터 Q1의 게이트에는 전압 VSG1("1V")이 인가되므로 트랜지스터 Q1이 온 상태로 되고, 트랜지스터 Q2의 게이트에는 전압 VSG2("1V")가 인가되므로 트랜지스터 Q2가 온 상태로 되고, 트랜지스터 Q3의 게이트에는 전압 VSG3("1V")이 인가되므로 트랜지스터 Q3이 온 상태로 된다. 또한 강유전체 게이트 트랜지스터 QF1의 게이트에는 전압 VCG1("1V")이 인가되므로, 강유전체 게이트 트랜지스터 QF1은 역치 상태에 구애받지 않고 온 상태로 된다.
한편, 강유전체 게이트 트랜지스터 QF2의 게이트에는 전압 VCG2("0.5V")이 인가되므로, 강유전체 게이트 트랜지스터 QF2는 역치 상태에 따라 온 상태 또는 오프 상태로 된다. 메모리 셀 MC1에 접속된 비트선 BL1에는 전압 VBL1("1V")이 인가되고, 메모리 셀 MC2에 접속된 비트선 BL2에는 전압 VBL2("0V")가 인가되기 때문에, 강유전체 게이트 트랜지스터 QF2의 역치 상태에 따라 비트선 BL1로부터 메모리 유닛 UA를 통하여 비트선 BL2에 전류 Isense가 흐른다. 구동부(13)의 센스 증폭기(14)는, 이 비트선 BL2에 흐르는 전류 Isense를 소정의 전류 역치 Ith와 비교함으로써, 메모리 유닛 UA의 메모리 셀 MC2에 기억된 데이터를 판독한다.
기억 장치(1)에서는, 트랜지스터 Q1, 강유전체 게이트 트랜지스터 QF1, 트랜지스터 Q2, 강유전체 게이트 트랜지스터 QF2, 트랜지스터 Q3을 이 순서대로 접속하였다. 그리고 트랜지스터 Q1의 소스를 비트선 BL에 접속함과 함께, 트랜지스터 Q3의 소스를 다른 비트선 BL에 접속하였다. 이것에 의하여 기억 장치(1)에서는, 하나의 메모리 셀 MC를 2.5개의 트랜지스터를 이용하여 구성할 수 있으므로, 트랜지스터의 수를 감소시킬 수 있기 때문에 메모리 셀의 셀 사이즈를 작게 할 수 있다. 또한 기억 장치(1)에서는, 프로그래밍 동작에 있어서, 선택한 메모리 셀 MC에 대해서만 데이터의 프로그래밍을 행하고, 선택되어 있지 않은 메모리 셀 MC에 기억된 정보를 유지할 수 있다. 마찬가지로 기억 장치(1)에서는, 소거 동작에 있어서, 선택한 메모리 셀 MC에 대해서만 데이터의 소거를 행하고, 선택되어 있지 않은 메모리 셀 MC에 기억된 정보를 유지할 수 있다. 이와 같이 기억 장치(1)에서는, 디스터브가 생길 우려를 저감시킬 수 있음과 함께, 랜덤 액세스를 행할 수 있다.
[효과]
이상과 같이 본 실시 형태에서는, 트랜지스터 Q1, 강유전체 게이트 트랜지스터 QF1, 트랜지스터 Q2, 강유전체 게이트 트랜지스터 QF2, 트랜지스터 Q3을 이 순서대로 접속하였으므로, 트랜지스터의 수를 감소시킬 수 있기 때문에 메모리 셀의 셀 사이즈를 작게 할 수 있다. 또한 디스터브가 생길 우려를 저감시킬 수 있음과 함께, 랜덤 액세스를 행할 수 있다.
이상, 실시 형태을 들어 본 기술을 설명하였지만, 본 기술은 이들 실시 형태 등에는 한정되지 않으며, 다양한 변형이 가능하다.
예를 들어 상기 실시 형태에서는, 트랜지스터 Q1 내지 Q3 및 강유전체 게이트 트랜지스터를 N형의 트랜지스터를 이용하여 구성하였지만 이에 한정되는 것은 아니며, 이 대신 P형의 트랜지스터를 이용하여 구성해도 된다.
또한, 예를 들어 상기 실시 형태에서는, 강유전체 게이트 트랜지스터 QF1, QF2를 이용하였지만 이에 한정되는 것은 아니며, 역치를 설정 가능한 다양한 트랜지스터를 이용할 수 있다.
또한 본 명세서에 기재된 효과는 어디까지나 예시이지 한정되는 것은 아니며, 또한 다른 효과가 있어도 된다.
또한 본 기술은 이하와 같은 구성으로 할 수 있다.
(1) 각각이 제1 확산층과 제2 확산층과 게이트를 갖고, 역치 상태를 기억 가능한 제1 트랜지스터 및 제2 트랜지스터와,
제1 신호선 및 제2 신호선과,
온 상태로 됨으로써 상기 제1 신호선과 상기 제1 트랜지스터의 상기 제1 확산층을 접속하는 제1 스위치 트랜지스터와,
온 상태로 됨으로써 상기 제1 트랜지스터의 상기 제2 확산층과 상기 제2 트랜지스터의 상기 제1 확산층을 접속하는 제2 스위치 트랜지스터와,
온 상태로 됨으로써 상기 제2 트랜지스터의 상기 제2 확산층과 상기 제2 신호선을 접속하는 제3 스위치 트랜지스터
를 구비한, 기억 장치.
(2) 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 강유전체 재료를 포함하는 게이트 절연막을 더 갖는,
상기 (1)에 기재된 기억 장치.
(3) 제1 기간에 있어서, 상기 제1 스위치 트랜지스터를 온 상태로 하고 상기 제2 스위치 트랜지스터를 오프 상태로 하고, 상기 제1 트랜지스터의 상기 게이트에 제1 전압을 인가하고 상기 제1 신호선에 제2 전압을 인가함으로써, 상기 제1 트랜지스터의 상기 역치 상태를 설정하는 구동부를 더 구비한,
상기 (1) 또는 (2)에 기재된 기억 장치.
(4) 상기 구동부는,
상기 제1 전압을 상기 제2 전압보다도 높게 함으로써 상기 역치 상태를 제1 역치 상태로 설정하고,
상기 제2 전압을 상기 제1 전압보다도 높게 함으로써 상기 역치 상태를 제2 역치 상태로 설정하는,
상기 (3)에 기재된 기억 장치.
(5) 상기 제1 전압과 상기 제2 전압의 전압 차의 절댓값은 소정의 값보다도 큰,
상기 (3) 또는 (4)에 기재된 기억 장치.
(6) 상기 구동부는 제2 기간에 있어서, 상기 제3 스위치 트랜지스터를 온 상태로 하고 상기 제2 스위치 트랜지스터를 오프 상태로 하고, 상기 제2 트랜지스터의 상기 게이트에 상기 제1 전압을 인가하고 상기 제2 신호선에 상기 제2 전압을 인가함으로써, 상기 제2 트랜지스터의 상기 역치 상태를 설정하는,
상기 (3) 내지 (5) 중 어느 것에 기재된 기억 장치.
(7) 상기 구동부는 제3 기간에 있어서, 상기 제1 스위치 트랜지스터, 상기 제2 스위치 트랜지스터, 상기 제3 스위치 트랜지스터 및 상기 제2 트랜지스터를 온 상태로 하고, 상기 제1 트랜지스터의 상기 게이트에 제3 전압을 인가함으로써, 상기 제1 트랜지스터의 상기 역치 상태를 검출하는,
상기 (3) 내지 (6) 중 어느 것에 기재된 기억 장치.
(8) 상기 구동부는 상기 제3 기간에 있어서, 상기 제1 신호선에 제4 전압을 인가하고 상기 제2 신호선에 제5 전압을 인가하고, 상기 제1 신호선에 흐르는 전류의 전류값에 기초하여 상기 제1 트랜지스터의 상기 역치 상태를 검출하는,
상기 (7)에 기재된 기억 장치.
(9) 상기 구동부는 제4 기간에 있어서, 상기 제1 스위치 트랜지스터, 상기 제2 스위치 트랜지스터, 상기 제3 스위치 트랜지스터 및 상기 제1 트랜지스터를 온 상태로 하고, 상기 제2 트랜지스터의 상기 게이트에 상기 제3 전압을 인가함으로써, 상기 제2 트랜지스터의 상기 역치 상태를 검출하는,
상기 (7) 또는 (8)에 기재된 기억 장치.
(10) 각각이 제1 확산층과 제2 확산층과 게이트를 갖고, 역치 상태를 기억 가능한 제3 트랜지스터 및 제4 트랜지스터와,
제3 신호선과,
게이트를 갖고, 온 상태로 됨으로써 상기 제3 신호선과 상기 제3 트랜지스터의 상기 제1 확산층을 접속하는 제4 스위치 트랜지스터와,
게이트를 갖고, 온 상태로 됨으로써 상기 제3 트랜지스터의 상기 제2 확산층과 상기 제4 트랜지스터의 상기 제1 확산층을 접속하는 제5 스위치 트랜지스터와,
게이트를 갖고, 온 상태로 됨으로써 상기 제4 트랜지스터의 상기 제2 확산층과 상기 제1 신호선을 접속하는 제6 스위치 트랜지스터
를 더 구비하고,
상기 제1 트랜지스터의 상기 게이트는 상기 제3 트랜지스터의 상기 게이트에 접속되고,
상기 제2 트랜지스터의 상기 게이트는 상기 제4 트랜지스터의 상기 게이트에 접속되고,
상기 제1 스위치 트랜지스터는, 상기 제4 스위치 트랜지스터의 상기 게이트에 접속된 게이트를 갖고,
상기 제2 스위치 트랜지스터는, 상기 제5 스위치 트랜지스터의 상기 게이트에 접속된 게이트를 갖고,
상기 제3 스위치 트랜지스터는, 상기 제6 스위치 트랜지스터의 상기 게이트에 접속된 게이트를 갖는,
상기 (1)에 기재된 기억 장치.
(11) 제1 기간에 있어서, 상기 제1 스위치 트랜지스터 및 상기 제4 스위치 트랜지스터를 온 상태로 하고 상기 제2 스위치 트랜지스터 및 상기 제5 스위치 트랜지스터를 오프 상태로 하고, 상기 제1 트랜지스터의 상기 게이트 및 상기 제3 트랜지스터의 상기 게이트에 제1 전압을 인가하고 상기 제1 신호선에 제2 전압을 인가함으로써, 상기 제1 트랜지스터의 역치 상태를 설정하는 구동부를 더 구비한,
상기 (10)에 기재된 기억 장치.
(12) 상기 구동부는 상기 제1 기간에 있어서, 상기 제2 신호선 및 상기 제3 신호선에, 상기 제1 전압에 대응하는 전압을 인가하는,
상기 (11)에 기재된 기억 장치.
(13) 상기 구동부는 제3 기간에 있어서, 상기 제1 스위치 트랜지스터, 상기 제2 스위치 트랜지스터, 상기 제3 스위치 트랜지스터, 상기 제4 스위치 트랜지스터, 상기 제5 스위치 트랜지스터, 상기 제6 스위치 트랜지스터, 상기 제2 트랜지스터 및 상기 제4 트랜지스터를 온 상태로 하고, 상기 제1 트랜지스터의 상기 게이트 및 상기 제3 트랜지스터의 상기 게이트에 제3 전압을 인가하고 상기 제1 신호선 및 상기 제3 신호선에 제4 전압을 인가하고 상기 제2 신호선에 제5 전압을 인가하고, 상기 제1 신호선에 흐르는 전류의 전류값에 기초하여 상기 제1 트랜지스터의 상기 역치 상태를 검출하는,
상기 (11) 또는 (12)에 기재된 기억 장치.
본 출원은, 일본 특허청에 있어서 2017년 2월 23일에 출원된 일본 특허 출원 번호 제2017-032548호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의하여 본 출원에 원용한다.
당업자이면 설계상의 요건이나 다른 요인에 따라 다양한 수정, 조합, 하위(서브)조합 및 변경을 상도할 수 있지만, 그것들은 첨부된 청구의 범위나 그 균등물의 범위에 포함되는 것임을 이해바란다.

Claims (13)

  1. 제1 트랜지스터 및 제2 트랜지스터와 - 상기 제1 트랜지스터 및 제2 트랜지스터는 각각 제1 확산층, 제2 확산층, 게이트 및 강유전체 재료를 포함하는 게이트 절연막을 갖고, 상기 강유전체 재료의 분극에 의해 역치 상태를 기억 가능함 - ,
    제1 신호선 및 제2 신호선과,
    온 상태로 됨으로써 상기 제1 신호선과 상기 제1 트랜지스터의 상기 제1 확산층을 접속하는 제1 스위치 트랜지스터와,
    온 상태로 됨으로써 상기 제1 트랜지스터의 상기 제2 확산층과 상기 제2 트랜지스터의 상기 제1 확산층을 접속하는 제2 스위치 트랜지스터와,
    온 상태로 됨으로써 상기 제2 트랜지스터의 상기 제2 확산층과 상기 제2 신호선을 접속하는 제3 스위치 트랜지스터
    를 구비한, 기억 장치.
  2. 삭제
  3. 제1항에 있어서,
    제1 기간에 있어서, 상기 제1 스위치 트랜지스터를 온 상태로 하고 상기 제2 스위치 트랜지스터를 오프 상태로 하고, 상기 제1 트랜지스터의 상기 게이트에 제1 전압을 인가하고 상기 제1 신호선에 제2 전압을 인가함으로써, 상기 제1 트랜지스터의 상기 역치 상태를 설정하는 구동부를 더 구비한,
    기억 장치.
  4. 제3항에 있어서,
    상기 구동부는,
    상기 제1 전압을 상기 제2 전압보다도 높게 함으로써 상기 역치 상태를 제1 역치 상태로 설정하고,
    상기 제2 전압을 상기 제1 전압보다도 높게 함으로써 상기 역치 상태를 제2 역치 상태로 설정하는,
    기억 장치.
  5. 제3항에 있어서,
    상기 제1 전압과 상기 제2 전압의 전압 차의 절댓값은 소정의 값보다도 큰,
    기억 장치.
  6. 제3항에 있어서,
    상기 구동부는 제2 기간에 있어서, 상기 제3 스위치 트랜지스터를 온 상태로 하고 상기 제2 스위치 트랜지스터를 오프 상태로 하고, 상기 제2 트랜지스터의 상기 게이트에 상기 제1 전압을 인가하고 상기 제2 신호선에 상기 제2 전압을 인가함으로써, 상기 제2 트랜지스터의 상기 역치 상태를 설정하는,
    기억 장치.
  7. 제3항에 있어서,
    상기 구동부는 제3 기간에 있어서, 상기 제1 스위치 트랜지스터, 상기 제2 스위치 트랜지스터, 상기 제3 스위치 트랜지스터 및 상기 제2 트랜지스터를 온 상태로 하고, 상기 제1 트랜지스터의 상기 게이트에 제3 전압을 인가함으로써, 상기 제1 트랜지스터의 상기 역치 상태를 검출하는,
    기억 장치.
  8. 제7항에 있어서,
    상기 구동부는 상기 제3 기간에 있어서, 상기 제1 신호선에 제4 전압을 인가하고 상기 제2 신호선에 제5 전압을 인가하고, 상기 제1 신호선에 흐르는 전류의 전류값에 기초하여 상기 제1 트랜지스터의 상기 역치 상태를 검출하는,
    기억 장치.
  9. 제7항에 있어서,
    상기 구동부는 제4 기간에 있어서, 상기 제1 스위치 트랜지스터, 상기 제2 스위치 트랜지스터, 상기 제3 스위치 트랜지스터 및 상기 제1 트랜지스터를 온 상태로 하고, 상기 제2 트랜지스터의 상기 게이트에 상기 제3 전압을 인가함으로써, 상기 제2 트랜지스터의 상기 역치 상태를 검출하는,
    기억 장치.
  10. 제1항에 있어서,
    제3 트랜지스터 및 제4 트랜지스터와 - 상기 제3 트랜지스터 및 제4 트랜지스터는 각각 제1 확산층, 제2 확산층, 게이트 및 강유전체 재료를 포함하는 게이트 절연막을 갖고, 상기 강유전체 재료의 분극에 의해 역치 상태를 기억 가능함 - ,
    제3 신호선과,
    게이트를 갖고, 온 상태로 됨으로써 상기 제3 신호선과 상기 제3 트랜지스터의 상기 제1 확산층을 접속하는 제4 스위치 트랜지스터와,
    게이트를 갖고, 온 상태로 됨으로써 상기 제3 트랜지스터의 상기 제2 확산층과 상기 제4 트랜지스터의 상기 제1 확산층을 접속하는 제5 스위치 트랜지스터와,
    게이트를 갖고, 온 상태로 됨으로써 상기 제4 트랜지스터의 상기 제2 확산층과 상기 제1 신호선을 접속하는 제6 스위치 트랜지스터
    를 더 구비하고,
    상기 제1 트랜지스터의 상기 게이트는 상기 제3 트랜지스터의 상기 게이트에 접속되고,
    상기 제2 트랜지스터의 상기 게이트는 상기 제4 트랜지스터의 상기 게이트에 접속되고,
    상기 제1 스위치 트랜지스터는, 상기 제4 스위치 트랜지스터의 상기 게이트에 접속된 게이트를 갖고,
    상기 제2 스위치 트랜지스터는, 상기 제5 스위치 트랜지스터의 상기 게이트에 접속된 게이트를 갖고,
    상기 제3 스위치 트랜지스터는, 상기 제6 스위치 트랜지스터의 상기 게이트에 접속된 게이트를 갖는,
    기억 장치.
  11. 제10항에 있어서,
    제1 기간에 있어서, 상기 제1 스위치 트랜지스터 및 상기 제4 스위치 트랜지스터를 온 상태로 하고 상기 제2 스위치 트랜지스터 및 상기 제5 스위치 트랜지스터를 오프 상태로 하고, 상기 제1 트랜지스터의 상기 게이트 및 상기 제3 트랜지스터의 상기 게이트에 제1 전압을 인가하고 상기 제1 신호선에 제2 전압을 인가함으로써, 상기 제1 트랜지스터의 역치 상태를 설정하는 구동부를 더 구비한,
    기억 장치.
  12. 제11항에 있어서,
    상기 구동부는 상기 제1 기간에 있어서, 상기 제2 신호선 및 상기 제3 신호선에, 상기 제1 전압에 대응하는 전압을 인가하는,
    기억 장치.
  13. 제11항에 있어서,
    상기 구동부는 제3 기간에 있어서, 상기 제1 스위치 트랜지스터, 상기 제2 스위치 트랜지스터, 상기 제3 스위치 트랜지스터, 상기 제4 스위치 트랜지스터, 상기 제5 스위치 트랜지스터, 상기 제6 스위치 트랜지스터, 상기 제2 트랜지스터 및 상기 제4 트랜지스터를 온 상태로 하고, 상기 제1 트랜지스터의 상기 게이트 및 상기 제3 트랜지스터의 상기 게이트에 제3 전압을 인가하고 상기 제1 신호선 및 상기 제3 신호선에 제4 전압을 인가하고 상기 제2 신호선에 제5 전압을 인가하고, 상기 제1 신호선에 흐르는 전류의 전류값에 기초하여 상기 제1 트랜지스터의 상기 역치 상태를 검출하는,
    기억 장치.
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