WO2018155133A1 - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
WO2018155133A1
WO2018155133A1 PCT/JP2018/003568 JP2018003568W WO2018155133A1 WO 2018155133 A1 WO2018155133 A1 WO 2018155133A1 JP 2018003568 W JP2018003568 W JP 2018003568W WO 2018155133 A1 WO2018155133 A1 WO 2018155133A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
gate
voltage
diffusion layer
switch transistor
Prior art date
Application number
PCT/JP2018/003568
Other languages
English (en)
French (fr)
Inventor
文孝 菅谷
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to KR1020197023480A priority Critical patent/KR102420452B1/ko
Priority to US16/485,894 priority patent/US10879268B2/en
Priority to CN201880012288.0A priority patent/CN110301008B/zh
Publication of WO2018155133A1 publication Critical patent/WO2018155133A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Definitions

  • This disclosure relates to a storage device that stores information.
  • Patent Document 1 discloses a memory device including a memory cell having two MOS (Metal Oxide Semiconductor) transistors and a ferroelectric gate transistor.
  • the cell size of the memory cell is small, and further reduction of the cell size is expected.
  • a storage device includes a first transistor and a second transistor, a first signal line and a second signal line, a first switch transistor, a second switch transistor, And a third switch transistor.
  • Each of the first transistor and the second transistor has a first diffusion layer, a second diffusion layer, and a gate, and can store a threshold state.
  • the first switch transistor connects the first signal line and the first diffusion layer of the first transistor by being turned on.
  • the second switch transistor connects the second diffusion layer of the first transistor and the first diffusion layer of the second transistor by being turned on.
  • the third switch transistor connects the second diffusion layer of the second transistor and the second signal line by being turned on.
  • first and second transistors and first to third switch transistors are provided.
  • the first switch transistor When the first switch transistor is turned on, the first signal line is connected to the first diffusion layer of the first transistor, and when the second switch transistor is turned on, the first switch transistor is turned on.
  • the second diffusion layer of the transistor and the first diffusion layer of the second transistor are connected and the third switch transistor is turned on, the second diffusion layer of the second transistor and the second diffusion layer of the second transistor are turned on.
  • the signal line is connected.
  • the cell size can be reduced.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 3 is a block diagram illustrating a configuration example of a storage device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a memory cell array illustrated in FIG. 1.
  • FIG. 4 is another circuit diagram illustrating a configuration example of the memory cell array illustrated in FIG. 1.
  • FIG. 2 is a layout diagram illustrating a configuration example of a memory cell array illustrated in FIG. 1.
  • 3 is a table illustrating an operation example of the storage device illustrated in FIG. 1.
  • FIG. 7 is an explanatory diagram illustrating an example of a programming operation of the storage device illustrated in FIG. 1.
  • FIG. 7 is an explanatory diagram illustrating an example of an erasing operation of the storage device illustrated in FIG. 1.
  • FIG. 1 is an explanatory diagram illustrating an example of an erasing operation of the storage device illustrated in FIG. 1.
  • FIG. 6 is an explanatory diagram illustrating an example of a reading operation of the storage device illustrated in FIG. 1.
  • 7 is a table illustrating another example of operation of the storage device illustrated in FIG. 1.
  • FIG. 11 is an explanatory diagram illustrating an example of another programming operation of the storage device illustrated in FIG. 1.
  • FIG. 10 is an explanatory diagram illustrating an example of another erasing operation of the storage device illustrated in FIG. 1.
  • FIG. 12 is an explanatory diagram illustrating an example of another reading operation of the storage device illustrated in FIG. 1.
  • FIG. 1 illustrates a configuration example of a storage device (storage device 1) according to an embodiment.
  • the memory device 1 is a non-volatile memory device using a ferroelectric gate transistor as a memory element.
  • the storage device 1 includes a control unit 11, a memory cell array 20, drive units 12 and 13, and a memory cell array 20.
  • the control unit 11 controls the operation of the storage device 1. Specifically, the control unit 11 operates the drive units 12 and 13 so as to write information to a memory cell MC (described later) of the memory cell array 20 based on a write command and write data supplied from the outside. Control. The control unit 11 controls the operations of the drive units 12 and 13 so as to read information from the memory cell MC based on a read command supplied from the outside.
  • the memory cell array 20 has memory cells MC arranged in a matrix.
  • the memory cell array 20 includes a plurality of selection gate lines SG1, a plurality of selection gate lines SG2, a plurality of selection gate lines SG3, a plurality of gate lines CG1, a plurality of gate lines CG2, and a plurality of bit lines BL.
  • the selection gate line SG1 extends in the horizontal direction in FIGS. 2 and 3, and one end of the selection gate line SG1 is connected to the drive unit 12.
  • the selection gate line SG2 extends in the horizontal direction in FIGS. 2 and 3, and one end of the selection gate line SG2 is connected to the drive unit 12.
  • the selection gate line SG3 extends in the horizontal direction in FIGS.
  • the gate line CG1 extends in the horizontal direction in FIGS. 2 and 3, and one end of the gate line CG1 is connected to the drive unit 12.
  • the gate line CG ⁇ b> 2 extends in the horizontal direction in FIGS. 2 and 3, and one end of the gate line CG ⁇ b> 2 is connected to the drive unit 12.
  • the bit line BL extends in the vertical direction in FIGS. 2 and 3, and one end of the bit line BL is connected to the drive unit 13.
  • a plurality of memory cells MC are arranged in units of memory units U including two memory cells MC1 and MC2.
  • the memory unit U includes three transistors Q (transistors Q1, Q2, Q3) and two ferroelectric gate transistors QF (ferroelectric gate transistors QF1, QF2). Yes.
  • Transistor Q1, ferroelectric gate transistor QF1, and transistor Q2 constitute memory cell MC1, and transistor Q2, ferroelectric gate transistor QF2, and transistor Q3 constitute memory cell MC2.
  • a drain (diffusion layer) and a source (diffusion layer) are defined for each of the transistor Q and the ferroelectric gate transistor QF.
  • the present invention is not limited to this definition. Alternatively, the drain and source may be interchanged.
  • the transistor Q is an N-type MOS transistor.
  • the threshold value Vth of the transistor Q is set to “0.5 V” in this example.
  • the ferroelectric gate transistor QF is a so-called ferroelectric gate field effect transistor (FeFET) and functions as a nonvolatile memory.
  • This ferroelectric gate transistor QF is obtained by replacing a so-called gate oxide film in an N-type MOS transistor with a gate insulating film including a ferroelectric material.
  • the ferroelectric gate transistor QF can take two distinguishable threshold states (a low threshold state VthL and a high threshold state VthH).
  • the threshold value Vth in the low threshold state VthL is, for example, “ ⁇ 0.7 V”
  • the threshold value Vth in the high threshold state VthH is, for example, “0.7 V”.
  • the threshold value Vth of the ferroelectric gate transistor QF is set to, for example, “0V”.
  • the low threshold state VthL is associated with data “1” in this example
  • the high threshold state VthH is associated with data “0” in this example. That is, the ferroelectric gate transistor QF functions as a storage element that stores 1-bit data.
  • changing from the high threshold state VthH (data “0”) to the low threshold state VthL (data “1”) is referred to as “programming”, and from the low threshold state VthL (data “1”) to the high threshold state VthH ( Changing to data “0”) is called “erasing”.
  • This predetermined positive voltage difference is, for example, a voltage of “+2 V” or more.
  • the predetermined negative voltage difference is, for example, a voltage of “ ⁇ 2V” or less.
  • the memory device 1 sets the source and drain voltages of the ferroelectric gate transistor QF to about “0 V” and a predetermined voltage (for example, “0.5 V”) to the gate. Apply.
  • the threshold state of the ferroelectric gate transistor QF is the low threshold state VthL (data “1”)
  • the ferroelectric gate transistor QF is turned on
  • the threshold state of the ferroelectric gate transistor QF is the high threshold value.
  • the ferroelectric gate transistor QF is turned off.
  • the storage device 1 reads information stored in the ferroelectric gate transistor QF by detecting whether the ferroelectric gate transistor QF is in an on state or an off state under such a bias condition. It is like that.
  • the gate of the transistor Q1 is connected to the selection gate line SG1
  • the source is connected to the bit line BL (for example, the nth bit line BL (n))
  • the drain is a ferroelectric gate. This is connected to the source of the transistor QF1.
  • the gate of the ferroelectric gate transistor QF1 is connected to the gate line CG1
  • the source is connected to the drain of the transistor Q1
  • the drain is connected to the source of the transistor Q2.
  • the gate of the transistor Q2 is connected to the selection gate line SG2, the source is connected to the drain of the ferroelectric gate transistor QF1, and the drain is connected to the drain of the ferroelectric gate transistor QF2.
  • the gate of the ferroelectric gate transistor QF2 is connected to the gate line CG2, the drain is connected to the drain of the transistor Q2, and the source is connected to the drain of the transistor Q3.
  • the gate of the transistor Q3 is connected to the selection gate line SG3, the drain is connected to the source of the ferroelectric gate transistor QF2, and the source is connected to another bit line BL (for example, the (n + 1) th bit line BL (n + 1)).
  • the five transistors constitute two memory cells MC1 and MC2. That is, one memory cell MC is configured using 2.5 transistors.
  • the cell size of a memory cell can be made small.
  • FIG. 4 shows an example of the layout in the memory cell array 20.
  • the layout of two memory units U arranged in the horizontal direction in FIG. 3 is drawn.
  • the memory cell array 20 includes a diffusion layer 100, select gate lines SG1 to SG3, gate lines CG1 and CG2, contacts / vias 101, and bit lines BL.
  • the diffusion layer 100 is a so-called semiconductor active layer, and the six diffusion layers 100 relating to the five transistors (transistors Q1 to Q3 and the ferroelectric gate transistors QF1 and QF2) included in one memory cell MC are vertically aligned in FIG. It is formed to line up in the direction.
  • the bottom diffusion layer 100 in FIG. 4 corresponds to the source of the transistor Q1.
  • the second diffusion layer 100 from the bottom corresponds to the drain of the transistor Q1 and the source of the ferroelectric gate transistor QF1.
  • the third diffusion layer 100 from the bottom corresponds to the drain of the ferroelectric gate transistor QF1 and the source of the transistor Q2.
  • the fourth diffusion layer 100 from the bottom corresponds to the drain of the transistor Q2 and the drain of the ferroelectric gate transistor QF2.
  • the fifth diffusion layer 100 from the bottom corresponds to the source of the ferroelectric gate transistor QF2 and the drain of the transistor Q3.
  • the uppermost diffusion layer 100 corresponds to the source of the transistor Q3.
  • the selection gate lines SG1 to SG3 and the gate lines CG1 and CG2 are formed to extend in the horizontal direction in FIG.
  • a gate electrode and a gate oxide film (not shown) are formed under the selection gate lines SG1 to SG3.
  • the present invention is not limited to this.
  • the selection gate lines SG1 to SG3 may be used as the gate electrodes.
  • the selection gate line SG1 and the diffusion layer 100 in the vicinity of the selection gate line SG1 constitute a transistor Q1
  • the selection gate line SG2 and the diffusion layer 100 in the vicinity of the selection gate line SG2 constitute a transistor Q2
  • the selection gate The diffusion layer 100 in the vicinity of the line SG3 and its selection gate line SG3 constitutes the transistor Q3.
  • a gate insulating film (not shown) including a gate electrode and a ferroelectric material is formed under the gate lines CG1 and CG2.
  • the gate lines CG1 and CG2 may be used as the gate electrodes.
  • the gate line CG1 and the diffusion layer 100 in the vicinity of the gate line CG1 constitute a ferroelectric gate transistor QF1
  • the gate line CG2 and the diffusion layer 100 in the vicinity of the gate line CG2 constitute a ferroelectric gate transistor QF2.
  • the contact / via 101 connects the source (diffusion layer 100) of the transistor Q1 and the bit line BL (for example, the nth bit line BL (n)).
  • the contact / via 102 connects the source (diffusion layer 100) of the transistor Q3 and another bit line BL (for example, the (n + 1) th bit line BL (n + 1)).
  • the bit line BL is formed to extend in an oblique direction in FIG.
  • the diffusion layers 100 are formed so as to be aligned in the vertical direction in FIG. 4 and the bit lines BL are formed so as to extend in an oblique direction in FIG. 4, but the present invention is not limited to this.
  • the bit line BL may be formed in a staircase shape.
  • the bit lines BL may be formed so as to extend in the vertical direction in FIG. 4, and the diffusion layer 100 may be formed so as to be aligned in the oblique direction in FIG.
  • the drive unit 12 applies the voltage VSG1 to the selection gate line SG1, applies the voltage VSG2 to the selection gate line SG2, and selects the selection gate based on the control signal supplied from the control unit 11.
  • the voltage VSG3 is applied to the line SG3, the voltage VCG1 is applied to the gate line CG1, and the voltage VCG2 is applied to the gate line CG2.
  • the drive unit 13 applies the voltage VBL to the bit line BL based on the control signal supplied from the control unit 11 in the write operation and the read operation.
  • the drive unit 13 includes a sense amplifier 14. In the read operation, the sense amplifier 14 reads information stored in the memory cell MC based on the current flowing through the bit line BL. The drive unit 13 supplies the read information to the control unit 11.
  • the ferroelectric gate transistor QF1 corresponds to a specific example of “first transistor” in the present disclosure
  • the ferroelectric gate transistor QF2 corresponds to a specific example of “second transistor” in the present disclosure
  • the transistor Q1 corresponds to a specific example of “first switch transistor” in the present disclosure
  • the transistor Q2 corresponds to a specific example of “second switch transistor” in the present disclosure
  • the transistor Q3 corresponds to the present disclosure
  • 1 corresponds to a specific example of “third switch transistor”.
  • the drive units 12 and 13 correspond to a specific example of “drive unit” in the present disclosure.
  • the control unit 11 controls the operation of the memory cell array 20. Specifically, the control unit 11 controls the operations of the drive units 12 and 13 so as to write information to the memory cell MC of the memory cell array 20 based on a write command and write data supplied from the outside. The control unit 11 controls the operations of the drive units 12 and 13 so as to read information from the memory cell MC based on a read command supplied from the outside. In the write operation and the read operation, the drive unit 12 applies the voltage VSG1 to the selection gate line SG1, applies the voltage VSG2 to the selection gate line SG2, and selects the selection gate based on the control signal supplied from the control unit 11.
  • a voltage VSG3 is applied to the line SG3, a voltage VCG1 is applied to the gate line CG1, and a voltage VCG2 is applied to the gate line CG2.
  • the drive unit 13 applies the voltage VBL to the bit line BL based on the control signal supplied from the control unit 11 in the write operation and the read operation.
  • the sense amplifier 14 of the drive unit 13 reads information stored in the memory cell MC based on the current flowing through the bit line BL in the read operation. Then, the drive unit 13 supplies the read information to the control unit 11.
  • FIG. 5 shows voltages VSG1, VCG1, VSG2, VCG2, VSG3, VBL1 applied to the memory unit UA including the selected memory cell MC1 when performing a write operation and a read operation on the selected memory cell MC1.
  • VBL2 is shown as an example.
  • the voltages VSG1 to VSG3 in FIG. 5 indicate the voltages of the selection gate lines SG1 to SG3 connected to the memory unit UA, and the voltages VCG1 and VCG2 in FIG. 5 are the gate lines CG1 and CG1 connected to the memory unit UA.
  • the voltage VBL1 indicates the voltage of the bit line BL (BL1) connected to the memory cell MC1 in the memory unit UA
  • the voltage VBL2 indicates the bit connected to the memory cell MC2 in the memory unit UA.
  • the voltage of the line BL (BL2) is shown.
  • FIGS. 6 to 8 illustrates an example of a reading operation for the memory cell MC1. Is.
  • the transistors Q1 to Q3 are drawn using switches indicating their operating states.
  • the drive unit 12 sets the voltages VSG1, VCG1, VSG2, VCG2, and VSG3 to “3V”, “3V”, “0V”, “0V”, “0V”, “ Set each to 0V ".
  • the drive unit 13 sets the voltages VBL1 and VBL2 to “0V” and “3V”, respectively.
  • the driving units 12 and 13 are connected to the voltages VSG1 to VSG3 of the selection gate lines SG1 to SG3 other than the selection gate lines SG1 to SG3 connected to the memory unit UA, and to the memory unit UA.
  • the voltages VCG1 and VCG2 of the gate lines CG1 and CG2 other than the gate lines CG1 and CG2 are all set to “0V”, and the voltage VBL of the bit lines BL other than the bit line BL connected to the memory unit UA is set to All are set to “3V”.
  • the voltage VSG1 (“3V”) is applied to the gate of the transistor Q1, so that the transistor Q1 is turned on.
  • the voltage VBL1 of the bit line BL1 connected to the memory cell MC1 is “0V”.
  • the voltage VBL1 (“0V”) is applied to the source of the ferroelectric gate transistor QF1.
  • the voltage VCG1 (“3V") is applied to the gate of the ferroelectric gate transistor QF1
  • this voltage difference Vgb is a voltage sufficient to change the threshold state of the ferroelectric gate transistor QF1 to the low threshold state VthL, the threshold Vth of the ferroelectric gate transistor QF1 is lowered (low threshold state VthL ). In this way, the memory device 1 performs a programming operation on the memory cell MC1.
  • the data stored in the memory cell MC2 of the memory unit UA is maintained. That is, since the voltage VSG2 is “0V”, the transistor Q2 is turned off, and since the voltage VSG3 is “0V”, the transistor Q3 is turned off. Therefore, since no voltage is applied to the source and drain of the ferroelectric gate transistor QF2, the threshold state of the ferroelectric gate transistor QF2 is maintained.
  • the voltage VSG1 (“3V”) is applied to the gate of the transistor Q1 in the left memory unit U1 of the memory unit UA, and the voltage VBL of the bit line BL connected to the transistor Q1 is “3V”. Therefore, the voltage of the source of the ferroelectric gate transistor QF1 of the memory unit U1 is “2.5V”. That is, a voltage (“2.5 V”) lower than the voltage VSG1 (“3 V”) by the threshold Vth (“0.5 V”) of the transistor Q1 is applied to the source of the ferroelectric gate transistor QF1.
  • the voltage VCG1 (“3V") is applied to the gate of the ferroelectric gate transistor QF1
  • the left memory unit U1 of the memory unit UA has been described, but the same applies to the right memory unit U2 of the memory unit UA.
  • data stored in the memory cells MC1 and MC2 of other memory units U belonging to a different row from the memory unit UA is also maintained.
  • the voltages VSG1 to VSG3, VCG1, and VCG2 in the memory unit U3 below the memory unit UA are all “0V”, so that the transistors Q1 to Q3 are turned off. Therefore, the threshold state of the ferroelectric gate transistors QF1 and QF2 is maintained.
  • the drive unit 12 sets the voltages VSG1, VCG1, VSG2, VCG2, and VSG3 to “3V”, “0V”, “0V”, “0V”, “0V”, “ Set each to 0V ".
  • the drive unit 13 sets the voltages VBL1 and VBL2 to “3V” and “0V”, respectively. Further, as shown in FIG. 7, the drive units 12 and 13 are connected to the voltages VSG1 to VSG3 of the selection gate lines SG1 to SG3 other than the selection gate lines SG1 to SG3 connected to the memory unit UA, and to the memory unit UA.
  • the voltages VCG1 and VCG2 of the gate lines CG1 and CG2 other than the gate lines CG1 and CG2 and the voltage VBL of the bit lines BL other than the bit line BL connected to the memory unit UA are all set to “0V”.
  • the voltage VSG1 (“3V”) is applied to the gate of the transistor Q1, so that the transistor Q1 is turned on.
  • the voltage VBL1 of the bit line BL1 connected to the memory cell MC1 is “3V”.
  • the voltage of the source of the ferroelectric gate transistor QF1 becomes “2.5V”.
  • the voltage VCG1 (“0V") is applied to the gate of the ferroelectric gate transistor QF1
  • this voltage difference Vgb is a voltage sufficient to change the threshold state of the ferroelectric gate transistor QF1 to the high threshold state VthH, the threshold Vth of the ferroelectric gate transistor QF1 becomes high (high threshold state VthH ). In this way, the memory device 1 performs an erasing operation on the memory cell MC1.
  • the data stored in the memory cell MC2 of the memory unit UA is maintained. That is, since the voltage VSG2 is “0V”, the transistor Q2 is turned off, and since the voltage VSG3 is “0V”, the transistor Q3 is turned off. Therefore, since no voltage is applied to the source and drain of the ferroelectric gate transistor QF2, the threshold state of the ferroelectric gate transistor QF2 is maintained.
  • the data stored in the memory cells MC1 and MC2 of the other memory unit U belonging to the same row as the memory unit UA is also maintained.
  • the voltages VSG1 to VSG3, VCG1, and VCG2 in the memory unit U1 on the left side of the memory unit UA are the same as the voltages VSG1 to VSG3, VCG1, and VCG2 in the memory unit UA. Therefore, the voltage VSG1 (“3V”) is applied to the gate of the transistor Q1 of the memory unit U1, and the transistor Q1 is turned on.
  • the drive unit 12 sets the voltages VSG1, VCG1, VSG2, VCG2, and VSG3 to “1V”, “0.5V”, “1V”, “1V”. , “1V”.
  • the drive unit 13 sets the voltages VBL1 and VBL2 to “0V” and “1V”, respectively.
  • the driving units 12 and 13 are connected to the voltages VSG1 to VSG3 of the selection gate lines SG1 to SG3 other than the selection gate lines SG1 to SG3 connected to the memory unit UA, and to the memory unit UA.
  • the voltages VCG1 and VCG2 of the gate lines CG1 and CG2 other than the gate lines CG1 and CG2 and the voltage VBL of the bit lines BL other than the bit line BL connected to the memory unit UA are all set to “0V”.
  • the voltage VSG1 (“1V”) is applied to the gate of the transistor Q1, so that the transistor Q1 is turned on and the gate of the transistor Q2 is turned on. Since the voltage VSG2 (“1V”) is applied to the transistor Q2, the transistor Q2 is turned on. Since the voltage VSG3 (“1V”) is applied to the gate of the transistor Q3, the transistor Q3 is turned on. Further, since the voltage VCG2 (“1V”) is applied to the gate of the ferroelectric gate transistor QF2, the ferroelectric gate transistor QF2 is turned on regardless of the threshold state.
  • the ferroelectric gate transistor QF2 is turned on, and the threshold state is the high threshold state VthH. Since the threshold value Vth is “0.7 V”, the ferroelectric gate transistor QF2 is turned on.
  • the ferroelectric gate transistor QF1 since the voltage VCG1 (“0.5V”) is applied to the gate of the ferroelectric gate transistor QF1, the ferroelectric gate transistor QF1 is turned on or off according to the threshold state. That is, when the threshold state is the low threshold state VthL, since the threshold Vth is “ ⁇ 0.7 V”, the ferroelectric gate transistor QF1 is turned on, and the threshold state is the high threshold state VthH. Since the threshold value Vth is “0.7 V”, the ferroelectric gate transistor QF1 is turned off. Since the voltage VBL2 (“1V”) is applied to the bit line BL2 connected to the memory cell MC2, and the voltage VBL1 (“0V”) is applied to the bit line BL1 connected to the memory cell MC1, ferroelectricity is applied.
  • a current Isense flows from the bit line BL2 to the bit line BL1 via the memory unit UA in accordance with the threshold state of the body gate transistor QF1.
  • the sense amplifier 14 of the drive unit 13 reads the data stored in the memory cell MC1 of the memory unit UA by comparing the current Isense flowing through the bit line BL1 with a predetermined current threshold Ith.
  • the threshold state of the ferroelectric gate transistor QF1 of the memory cell MC1 is the low threshold state VthL, so that the ferroelectric gate transistor QF1 is It is on. Therefore, since the current value of the current Isense is higher than the predetermined current threshold Ith, the sense amplifier 14 outputs “1”.
  • the threshold state of the ferroelectric gate transistor QF1 of the memory cell MC1 is the high threshold state VthH, and thus the ferroelectric gate transistor QF1. Is off. Therefore, since the current value of the current Isense is lower than the predetermined current threshold Ith, the sense amplifier 14 outputs “0”. In this way, the storage device 1 performs a read operation on the memory cell MC1.
  • the plurality of memory units U connected to the bit line BL1 connected to the memory cell MC1 of the memory unit UA do not affect the current Isense. That is, for example, in the memory unit U1 on the left side of the memory unit UA, since the voltages on the two bit lines BL connected to the memory unit U1 are both “0V”, the memory unit U1 affects the current Isense. Not give. For example, in the memory unit U3 below the memory unit UA, the voltages VSG1 to VSG3, VCG1, and VSG2 are all “0V”, so that the transistors Q1 to Q3 are turned off. Therefore, this memory unit U3 does not affect the current Isense.
  • FIG. 9 shows voltages VSG1, VCG1, VSG2, VCG2, VSG3, VBL1 applied to the memory unit UA including the selected memory cell MC2 when performing a write operation and a read operation on the selected memory cell MC2.
  • VBL2 is shown as an example.
  • 10 shows an example of a programming operation for the memory cell MC2
  • FIG. 11 shows an example of an erasing operation for the memory cell MC2
  • FIG. 12 shows an example of a reading operation for the memory cell MC2. Is.
  • the drive unit 12 sets the voltages VSG1, VCG1, VSG2, VCG2, and VSG3 to “0V”, “0V”, “0V”, “3V”, “3V”, “ Set to 3V "respectively.
  • the drive unit 13 sets the voltages VBL1 and VBL2 to “3V” and “0V”, respectively. Further, as shown in FIG. 10, the driving units 12 and 13 are connected to the voltages VSG1 to VSG3 of the selection gate lines SG1 to SG3 other than the selection gate lines SG1 to SG3 connected to the memory unit UA and to the memory unit UA.
  • the voltages VCG1 and VCG2 of the gate lines CG1 and CG2 other than the gate lines CG1 and CG2 are all set to “0V”, and the voltage VBL of the bit lines BL other than the bit line BL connected to the memory unit UA is set to All are set to “3V”.
  • the voltage VSG3 (“3V”) is applied to the gate of the transistor Q3, so that the transistor Q3 is turned on.
  • the voltage VBL2 of the bit line BL2 connected to the memory cell MC2 is “0V”.
  • the voltage VBL2 (“0V”) is applied to the source of the ferroelectric gate transistor QF2.
  • the voltage VCG2 (“3V") is applied to the gate of the ferroelectric gate transistor QF2
  • the memory device 1 performs a programming operation on the memory cell MC2.
  • the drive unit 12 sets the voltages VSG1, VCG1, VSG2, VCG2, and VSG3 to “0V”, “0V”, “0V”, “0V”, “0V”, “0V”, “ Set to 3V “respectively.
  • the drive unit 13 sets the voltages VBL1 and VBL2 to “0V” and “3V”, respectively. Further, as shown in FIG. 11, the drive units 12 and 13 are connected to the voltages VSG1 to VSG3 of the selection gate lines SG1 to SG3 other than the selection gate lines SG1 to SG3 connected to the memory unit UA, and to the memory unit UA.
  • the voltages VCG1 and VCG2 of the gate lines CG1 and CG2 other than the gate lines CG1 and CG2 and the voltage VBL of the bit lines BL other than the bit line BL connected to the memory unit UA are all set to “0V”.
  • the voltage VSG3 (“3V") is applied to the gate of the transistor Q3, so that the transistor Q3 is turned on.
  • the voltage VBL2 of the bit line BL2 connected to the memory cell MC1 is “3V”.
  • the voltage of the source of the ferroelectric gate transistor QF2 becomes “2.5V”.
  • the voltage VCG2 (“0V") is applied to the gate of the ferroelectric gate transistor QF2
  • this voltage difference Vgb is a voltage sufficient to change the threshold state of the ferroelectric gate transistor QF2 to the high threshold state VthH, the threshold Vth of the ferroelectric gate transistor QF2 becomes high (high threshold state VthH ). In this way, the memory device 1 performs an erasing operation on the memory cell MC2.
  • the drive unit 12 sets the voltages VSG1, VCG1, VSG2, VCG2, and VSG3 to “1V”, “1V”, “1V”, “0.5V”. , “1V”.
  • the drive unit 13 sets the voltages VBL1 and VBL2 to “1V” and “0V”, respectively.
  • the drive units 12 and 13 are connected to the voltages VSG1 to VSG3 of the selection gate lines SG1 to SG3 other than the selection gate lines SG1 to SG3 connected to the memory unit UA, and to the memory unit UA.
  • the voltages VCG1 and VCG2 of the gate lines CG1 and CG2 other than the gate lines CG1 and CG2 and the voltage VBL of the bit lines BL other than the bit line BL connected to the memory unit UA are all set to “0V”.
  • the voltage VSG1 (“1V”) is applied to the gate of the transistor Q1, so that the transistor Q1 is turned on and the gate of the transistor Q2 is turned on. Since the voltage VSG2 (“1V”) is applied to the transistor Q2, the transistor Q2 is turned on. Since the voltage VSG3 (“1V”) is applied to the gate of the transistor Q3, the transistor Q3 is turned on. Further, since the voltage VCG1 (“1V”) is applied to the gate of the ferroelectric gate transistor QF1, the ferroelectric gate transistor QF1 is turned on regardless of the threshold state.
  • the ferroelectric gate transistor QF2 since the voltage VCG2 (“0.5V”) is applied to the gate of the ferroelectric gate transistor QF2, the ferroelectric gate transistor QF2 is turned on or off according to the threshold state. Since the voltage VBL1 (“1V”) is applied to the bit line BL1 connected to the memory cell MC1, and the voltage VBL2 (“0V”) is applied to the bit line BL2 connected to the memory cell MC2, ferroelectricity is applied. A current Isense flows from the bit line BL1 to the bit line BL2 via the memory unit UA in accordance with the threshold state of the body gate transistor QF2. The sense amplifier 14 of the drive unit 13 reads the data stored in the memory cell MC2 of the memory unit UA by comparing the current Isense flowing through the bit line BL2 with a predetermined current threshold Ith.
  • the transistor Q1, the ferroelectric gate transistor QF1, the transistor Q2, the ferroelectric gate transistor QF2, and the transistor Q3 are connected in this order.
  • the source of the transistor Q1 was connected to the bit line BL, and the source of the transistor Q3 was connected to another bit line BL.
  • the memory device 1 in the erasing operation, data can be erased only for the selected memory cell MC, and information stored in the unselected memory cell MC can be maintained. As described above, the storage device 1 can reduce the possibility of disturbance and can perform random access.
  • the transistors Q1 to Q3 and the ferroelectric gate transistor are configured using N-type transistors, but the present invention is not limited to this, and instead of this, P-type transistors are used. You may comprise.
  • the ferroelectric gate transistors QF1 and QF2 are used.
  • the present invention is not limited to this, and various transistors capable of setting a threshold can be used.
  • a first transistor and a second transistor each having a first diffusion layer, a second diffusion layer, and a gate and capable of storing a threshold state; A first signal line and a second signal line; A first switch transistor connecting the first signal line and the first diffusion layer of the first transistor by being turned on; A second switch transistor connecting the second diffusion layer of the first transistor and the first diffusion layer of the second transistor by being turned on; A storage device comprising: a third switch transistor that connects the second diffusion layer of the second transistor and the second signal line by being turned on.
  • the first transistor and the second transistor further include a gate insulating film containing a ferroelectric material.
  • the storage device according to (1) or (2), further including a drive unit that sets the threshold state of the first transistor by applying a second voltage to one signal line.
  • the drive unit includes: By setting the first voltage higher than the second voltage, the threshold state is set to the first threshold state, The storage device according to (3), wherein the threshold state is set to a second threshold state by making the second voltage higher than the first voltage. (5) The storage device according to (3) or (4), wherein an absolute value of a voltage difference between the first voltage and the second voltage is larger than a predetermined value.
  • the driving unit turns on the third switch transistor, turns off the second switch transistor, and applies the first voltage to the gate of the second transistor. And setting the threshold state of the second transistor by applying the second voltage to the second signal line.
  • the storage device according to any one of (3) to (5) .
  • the driving unit turns on the first switch transistor, the second switch transistor, the third switch transistor, and the second transistor,
  • the memory device according to any one of (3) to (6), wherein the threshold state of the first transistor is detected by applying a third voltage to the gate of the transistor.
  • the driving unit applies a fourth voltage to the first signal line, applies a fifth voltage to the second signal line, and outputs the first signal.
  • the storage device according to (7), wherein the threshold state of the first transistor is detected based on a current value of a current flowing through a line. (9)
  • the driving unit turns on the first switch transistor, the second switch transistor, the third switch transistor, and the first transistor, and sets the second switch transistor to the on state.
  • the storage device according to (7) or (8), wherein the threshold state of the second transistor is detected by applying the third voltage to the gate of the transistor.
  • a third transistor and a fourth transistor each having a first diffusion layer, a second diffusion layer, and a gate and capable of storing a threshold state;
  • a fourth switch transistor having a gate and being turned on to connect the third signal line and the first diffusion layer of the third transistor;
  • a fifth switch transistor having a gate and turning on to connect the second diffusion layer of the third transistor and the first diffusion layer of the fourth transistor;
  • a sixth switch transistor that has a gate and is turned on to connect the second diffusion layer of the fourth transistor and the first signal line;
  • the gate of the first transistor is connected to the gate of the third transistor;
  • the gate of the second transistor is connected to the gate of the fourth transistor;
  • the first switch transistor has a gate connected to the gate of the fourth switch transistor;
  • the second switch transistor has a gate connected to the gate of the fifth switch transistor;
  • the first switch transistor and the fourth switch transistor are turned on, the second switch transistor and the fifth switch transistor are turned off, and the first transistor Driving to set a threshold state of the first transistor by applying a first voltage to the gate of the first transistor and the gate of the third transistor and applying a second voltage to the first signal line
  • the driving unit applies a voltage corresponding to the first voltage to the second signal line and the third signal line in the first period. .
  • the driving unit includes the first switch transistor, the second switch transistor, the third switch transistor, the fourth switch transistor, the fifth switch transistor, A sixth switch transistor, the second transistor, and the fourth transistor are turned on; a third voltage is applied to the gate of the first transistor and the gate of the third transistor; A fourth voltage is applied to the first signal line and the third signal line, a fifth voltage is applied to the second signal line, and based on a current value of a current flowing through the first signal line.
  • the memory device according to (11) or (12), wherein the threshold state of the first transistor is detected.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本開示の記憶装置は、それぞれが、第１の拡散層と、第２の拡散層と、ゲートとを有し、閾値状態を記憶可能な第１のトランジスタおよび第２のトランジスタと、第１の信号線と、第２の信号線と、オン状態になることにより、第１の信号線と第１のトランジスタの第１の拡散層とを接続する第１のスイッチトランジスタと、オン状態になることにより、第１のトランジスタの第２の拡散層と第２のトランジスタの第１の拡散層とを接続する第２のスイッチトランジスタと、オン状態になることにより、第２のトランジスタの第２の拡散層と第２の信号線とを接続する第３のスイッチトランジスタとを備える。

Description

記憶装置
　本開示は、情報を記憶する記憶装置に関する。
　不揮発性半導体メモリでは、しばしば、強誘電体の自発分極特性を利用して情報を記憶可能な強誘電体ゲートトランジスタが用いられる。例えば、特許文献１には、２つのＭＯＳ（Metal Oxide Semiconductor）トランジスタおよび強誘電体ゲートトランジスタを有するメモリセルを備えた記憶装置が開示されている。
特開平２－６４９９３号公報
　ところで、記憶装置では、メモリセルのセルサイズが小さいことが望まれており、さらなるセルサイズの縮小が期待されている。
　セルサイズを小さくすることができる記憶装置を提供することが望ましい。
　本開示の一実施の形態における記憶装置は、第１のトランジスタおよび第２のトランジスタと、第１の信号線および第２の信号線と、第１のスイッチトランジスタと、第２のスイッチトランジスタと、第３のスイッチトランジスタとを備えている。第１のトランジスタおよび第２のトランジスタは、それぞれが、第１の拡散層と、第２の拡散層と、ゲートとを有し、閾値状態を記憶可能なものである。第１のスイッチトランジスタは、オン状態になることにより、第１の信号線と第１のトランジスタの第１の拡散層とを接続するものである。第２のスイッチトランジスタは、オン状態になることにより、第１のトランジスタの第２の拡散層と第２のトランジスタの第１の拡散層とを接続するものである。第３のスイッチトランジスタは、オン状態になることにより、第２のトランジスタの第２の拡散層と第２の信号線とを接続するものである。
　本開示の一実施の形態における記憶装置では、第１および第２のトランジスタと、第１から第３のスイッチトランジスタとが設けられる。第１のスイッチトランジスタがオン状態になることにより、第１の信号線と第１のトランジスタの第１の拡散層とが接続され、第２のスイッチトランジスタがオン状態になることにより、第１のトランジスタの第２の拡散層と第２のトランジスタの第１の拡散層とが接続され、第３のスイッチトランジスタがオン状態になることにより、第２のトランジスタの第２の拡散層と第２の信号線とが接続される。
　本開示の一実施の形態における記憶装置によれば、第１および第２のトランジスタと、第１から第３のスイッチトランジスタとを設けるようにしたので、セルサイズを小さくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る記憶装置の一構成例を表すブロック図である。 図１に示したメモリセルアレイの一構成例を表す回路図である。 図１に示したメモリセルアレイの一構成例を表す他の回路図である。 図１に示したメモリセルアレイの一構成例を表すレイアウト図である。 図１に示した記憶装置の一動作例を表す表である。 図１に示した記憶装置のプログラミング動作の一例を表す説明図である。 図１に示した記憶装置の消去動作の一例を表す説明図である。 図１に示した記憶装置の読出動作の一例を表す説明図である。 図１に示した記憶装置の他の動作例を表す表である。 図１に示した記憶装置の他のプログラミング動作の一例を表す説明図である。 図１に示した記憶装置の他の消去動作の一例を表す説明図である。 図１に示した記憶装置の他の読出動作の一例を表す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
　図１は、一実施の形態に係る記憶装置（記憶装置１）の一構成例を表すものである。記憶装置１は、強誘電体ゲートトランジスタを記憶素子として用いた不揮発性の記憶装置である。記憶装置１は、制御部１１と、メモリセルアレイ２０と、駆動部１２，１３と、メモリセルアレイ２０とを備えている。
　制御部１１は、記憶装置１の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ２０のメモリセルＭＣ（後述）に情報を書き込むように駆動部１２，１３の動作を制御する。また、制御部１１は、外部から供給された読出コマンドに基づいて、メモリセルＭＣから情報を読み出すように駆動部１２，１３の動作を制御するようになっている。
　メモリセルアレイ２０は、メモリセルＭＣがマトリクス状に配置されたものである。
　図２，３は、メモリセルアレイ２０の一構成例を表すものである。メモリセルアレイ２０は、複数の選択ゲート線ＳＧ１と、複数の選択ゲート線ＳＧ２と、複数の選択ゲート線ＳＧ３と、複数のゲート線ＣＧ１と、複数のゲート線ＣＧ２と、複数のビット線ＢＬとを有している。選択ゲート線ＳＧ１は、図２，３における横方向に延伸するものであり、選択ゲート線ＳＧ１の一端は駆動部１２に接続されている。選択ゲート線ＳＧ２は、図２，３における横方向に延伸するものであり、選択ゲート線ＳＧ２の一端は駆動部１２に接続されている。選択ゲート線ＳＧ３は、図２，３における横方向に延伸するものであり、選択ゲート線ＳＧ３の一端は駆動部１２に接続されている。ゲート線ＣＧ１は、図２，３における横方向に延伸するものであり、ゲート線ＣＧ１の一端は駆動部１２に接続されている。ゲート線ＣＧ２は、図２，３における横方向に延伸するものであり、ゲート線ＣＧ２の一端は駆動部１２に接続されている。ビット線ＢＬは、図２，３における縦方向に延伸するものであり、ビット線ＢＬの一端は駆動部１３に接続されている。
　図３に示したように、メモリセルアレイ２０では、複数のメモリセルＭＣが、２つのメモリセルＭＣ１，ＭＣ２を含むメモリユニットＵを単位として配置されている。メモリユニットＵは、図２に示したように、３つのトランジスタＱ（トランジスタＱ１，Ｑ２，Ｑ３）と、２つの強誘電体ゲートトランジスタＱＦ（強誘電体ゲートトランジスタＱＦ１，ＱＦ２）とを有している。トランジスタＱ１、強誘電体ゲートトランジスタＱＦ１、およびトランジスタＱ２は、メモリセルＭＣ１を構成し、トランジスタＱ２、強誘電体ゲートトランジスタＱＦ２、およびトランジスタＱ３は、メモリセルＭＣ２を構成する。
　なお、以下の説明では、説明の便宜上、トランジスタＱおよび強誘電体ゲートトランジスタＱＦのそれぞれについて、ドレイン（拡散層）およびソース（拡散層）を定義しているが、この定義に限定されるものではなく、ドレインとソースを入れ替えてもよい。
　トランジスタＱは、Ｎ型のＭＯＳトランジスタである。トランジスタＱの閾値Ｖｔｈは、この例では、“０．５Ｖ”に設定されている。
　強誘電体ゲートトランジスタＱＦは、いわゆる強誘電体ゲート電界効果トランジスタ（ＦｅＦＥＴ；Ferroelectric-gate Field-Effect Transistor）であり、不揮発性メモリとして機能するものである。この強誘電体ゲートトランジスタＱＦは、Ｎ型のＭＯＳトランジスタにおける、いわゆるゲート酸化膜を、強誘電体材料を含んで構成されたゲート絶縁膜に置き換えたものである。強誘電体ゲートトランジスタＱＦは、ゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）の極性に応じて、ゲート絶縁膜における強誘電体が分極することにより、閾値状態が変化するものである。この例では、強誘電体ゲートトランジスタＱＦは、２つの識別可能な閾値状態（低閾値状態ＶｔｈＬおよび高閾値状態ＶｔｈＨ）を取りうる。低閾値状態ＶｔｈＬにおける閾値Ｖｔｈは、例えば“－０．７Ｖ”であり、高閾値状態ＶｔｈＨにおける閾値Ｖｔｈは、例えば“０．７Ｖ”である。なお、分極していない状態において、強誘電体ゲートトランジスタＱＦの閾値Ｖｔｈは、例えば“０Ｖ”に設定されている。
　低閾値状態ＶｔｈＬは、この例ではデータ“１”に対応づけられ、高閾値状態ＶｔｈＨは、この例ではデータ“０”に対応づけられる。すなわち、強誘電体ゲートトランジスタＱＦは、１ビットのデータを記憶する記憶素子として機能する。以下、高閾値状態ＶｔｈＨ（データ“０”）から低閾値状態ＶｔｈＬ（データ“１”）へ変化させることを“プログラミング”と呼び、低閾値状態ＶｔｈＬ（データ“１”）から高閾値状態ＶｔｈＨ（データ“０”）へ変化させることを“消去”と呼ぶ。
　例えば、プログラミング動作では、後述するように、強誘電体ゲートトランジスタＱＦのゲートの電圧Ｖｇよりも、強誘電体ゲートトランジスタＱＦの拡散層（ソースまたはドレイン）の電圧Ｖｂを低くする。すなわち、電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）を、所定の正の電圧差に設定する。この所定の正の電圧差は、例えば“＋２Ｖ”以上の電圧である。これにより、ゲート絶縁膜では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。その結果、強誘電体ゲートトランジスタＱＦの閾値Ｖｔｈは低い電圧（“－０．７Ｖ”）に設定される（低閾値状態ＶｔｈＬ）。
　また、例えば、消去動作では、後述するように、強誘電体ゲートトランジスタＱＦのゲートの電圧Ｖｇよりも、強誘電体ゲートトランジスタＱＦの拡散層（ソースまたはドレイン）の電圧Ｖｂを高くする。すなわち、電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）を、所定の負の電圧差に設定する。この所定の負の電圧差は、例えば“－２Ｖ”以下の電圧である。これにより、ゲート絶縁膜では、電界の方向に応じて強誘電体が分極し、その分極状態が維持される。この分極ベクトルの方向は、電圧差Ｖｇｂを所定の負の電圧差に設定した場合の分極ベクトルの方向の反対方向である。その結果、強誘電体ゲートトランジスタＱＦの閾値Ｖｔｈは高い電圧（“０．７Ｖ”）に設定される（高閾値状態ＶｔｈＨ）。
　読出動作では、記憶装置１は、後述するように、例えば、強誘電体ゲートトランジスタＱＦのソースおよびドレインの電圧を約“０Ｖ”にするとともに、ゲートに所定の電圧（例えば“０．５Ｖ”）を印加する。強誘電体ゲートトランジスタＱＦの閾値状態が低閾値状態ＶｔｈＬ（データ“１”）である場合には、強誘電体ゲートトランジスタＱＦはオン状態になり、強誘電体ゲートトランジスタＱＦの閾値状態が高閾値状態ＶｔｈＨ（データ“０”）である場合には、強誘電体ゲートトランジスタＱＦはオフ状態になる。記憶装置１は、このようなバイアス条件において、強誘電体ゲートトランジスタＱＦがオン状態およびオフ状態のうちのどちらであるかを検出することにより、強誘電体ゲートトランジスタＱＦに記憶された情報を読み出すようになっている。
　各メモリユニットＵ（図２）において、トランジスタＱ１のゲートは選択ゲート線ＳＧ１に接続され、ソースはビット線ＢＬ（例えばｎ番目のビット線ＢＬ（ｎ））に接続され、ドレインは強誘電体ゲートトランジスタＱＦ１のソースに接続されている。強誘電体ゲートトランジスタＱＦ１のゲートはゲート線ＣＧ１に接続され、ソースはトランジスタＱ１のドレインに接続され、ドレインはトランジスタＱ２のソースに接続されている。トランジスタＱ２のゲートは選択ゲート線ＳＧ２に接続され、ソースは強誘電体ゲートトランジスタＱＦ１のドレインに接続され、ドレインは強誘電体ゲートトランジスタＱＦ２のドレインに接続されている。強誘電体ゲートトランジスタＱＦ２のゲートはゲート線ＣＧ２に接続され、ドレインはトランジスタＱ２のドレインに接続され、ソースはトランジスタＱ３のドレインに接続されている。トランジスタＱ３のゲートは選択ゲート線ＳＧ３に接続され、ドレインは強誘電体ゲートトランジスタＱＦ２のソースに接続され、ソースは他のビット線ＢＬ（例えば（ｎ＋１）番目のビット線ＢＬ（ｎ＋１））に接続されている。
　このように、記憶装置１では、５つのトランジスタ（トランジスタＱ１～Ｑ３および強誘電体ゲートトランジスタＱＦ１，ＱＦ２）が２つのメモリセルＭＣ１，ＭＣ２を構成する。すなわち、１つのメモリセルＭＣは、２．５個のトランジスタを用いて構成される。これにより、記憶装置１では、例えば、特許文献１に記載のメモリセルに比べて、トランジスタの数を減らすことができるため、メモリセルのセルサイズが小さくすることができるようになっている。
　図４は、メモリセルアレイ２０におけるレイアウトの一例を表すものである。この例では、図３における横方向に並んだ２つのメモリユニットＵのレイアウトを描いている。
　メモリセルアレイ２０は、拡散層１００と、選択ゲート線ＳＧ１～ＳＧ３と、ゲート線ＣＧ１，ＣＧ２と、コンタクト／ビア１０１と、ビット線ＢＬとを有している。
　拡散層１００は、いわゆる半導体アクティブ層であり、１つのメモリセルＭＣに含まれる５つのトランジスタ（トランジスタＱ１～Ｑ３および強誘電体ゲートトランジスタＱＦ１，ＱＦ２）に係る６つの拡散層１００が図４における縦方向に並ぶように形成されている。図４における一番下の拡散層１００は、トランジスタＱ１のソースに対応するものである。下から２番目の拡散層１００は、トランジスタＱ１のドレインおよび強誘電体ゲートトランジスタＱＦ１のソースに対応するものである。下から３番目の拡散層１００は、強誘電体ゲートトランジスタＱＦ１のドレインおよびトランジスタＱ２のソースに対応するものである。下から４番目の拡散層１００は、トランジスタＱ２のドレインおよび強誘電体ゲートトランジスタＱＦ２のドレインに対応するものである。下から５番目の拡散層１００は、強誘電体ゲートトランジスタＱＦ２のソースおよびトランジスタＱ３のドレインに対応するものである。一番上の拡散層１００は、トランジスタＱ３のソースに対応するものである。
　選択ゲート線ＳＧ１～ＳＧ３およびゲート線ＣＧ１，ＣＧ２は、この例では、図４における横方向に延伸するように形成されている。選択ゲート線ＳＧ１～ＳＧ３の下層には、例えば、ゲート電極およびゲート酸化膜（図示せず）が形成されている。なお、これに限定されるものではなく、例えば、選択ゲート線ＳＧ１～ＳＧ３をゲート電極として用いてもよい。選択ゲート線ＳＧ１およびその選択ゲート線ＳＧ１の近傍の拡散層１００は、トランジスタＱ１を構成し、選択ゲート線ＳＧ２およびその選択ゲート線ＳＧ２の近傍の拡散層１００は、トランジスタＱ２を構成し、選択ゲート線ＳＧ３およびその選択ゲート線ＳＧ３の近傍の拡散層１００は、トランジスタＱ３を構成する。ゲート線ＣＧ１，ＣＧ２の下層には、ゲート電極および強誘電体材料を含んで構成されたゲート絶縁膜（図示せず）が形成されている。なお、これに限定されるものではなく、例えば、ゲート線ＣＧ１，ＣＧ２をゲート電極として用いてもよい。ゲート線ＣＧ１およびゲート線ＣＧ１の近傍の拡散層１００は、強誘電体ゲートトランジスタＱＦ１を構成し、ゲート線ＣＧ２およびそのゲート線ＣＧ２の近傍の拡散層１００は、強誘電体ゲートトランジスタＱＦ２を構成する。
　コンタクト／ビア１０１は、トランジスタＱ１のソース（拡散層１００）とビット線ＢＬ（例えばｎ番目のビット線ＢＬ（ｎ））とを接続するものである。コンタクト／ビア１０２は、トランジスタＱ３のソース（拡散層１００）と他のビット線ＢＬ（例えば（ｎ＋１）番目のビット線ＢＬ（ｎ＋１））とを接続するものである。この例では、ビット線ＢＬは、図４における斜め方向に延伸するように形成されている。
　この例では、拡散層１００を、図４における縦方向に並ぶように形成するとともに、ビット線ＢＬを、図４における斜め方向に延伸するように形成したが、これに限定されるものではない。これに代えて、例えば、ビット線ＢＬを階段状に形成してもよい。また、例えば、ビット線ＢＬを、図４における縦方向に延伸するように形成するとともに、拡散層１００を、図４における斜め方向に並ぶように形成してもよい。
　駆動部１２は、書込動作および読出動作において、制御部１１から供給される制御信号に基づいて、選択ゲート線ＳＧ１に電圧ＶＳＧ１を印加し、選択ゲート線ＳＧ２に電圧ＶＳＧ２を印加し、選択ゲート線ＳＧ３に電圧ＶＳＧ３を印加し、ゲート線ＣＧ１に電圧ＶＣＧ１を印加し、ゲート線ＣＧ２に電圧ＶＣＧ２を印加するものである。
　駆動部１３は、書込動作および読出動作において、制御部１１から供給される制御信号に基づいて、ビット線ＢＬに電圧ＶＢＬを印加するものである。駆動部１３は、センスアンプ１４を有している。センスアンプ１４は、読出動作において、ビット線ＢＬに流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出す。そして、駆動部１３は、読み出した情報を制御部１１に供給するようになっている。
　ここで、強誘電体ゲートトランジスタＱＦ１は、本開示における「第１のトランジスタ」の一具体例に対応し、強誘電体ゲートトランジスタＱＦ２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタＱ１は、本開示における「第１のスイッチトランジスタ」の一具体例に対応し、トランジスタＱ２は、本開示における「第２のスイッチトランジスタ」の一具体例に対応し、トランジスタＱ３は、本開示における「第３のスイッチトランジスタ」の一具体例に対応する。駆動部１２，１３は、本開示における「駆動部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の記憶装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、記憶装置１の全体動作概要を説明する。制御部１１は、メモリセルアレイ２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ２０のメモリセルＭＣに情報を書き込むように駆動部１２，１３の動作を制御する。また、制御部１１は、外部から供給された読出コマンドに基づいて、メモリセルＭＣから情報を読み出すように駆動部１２，１３の動作を制御する。駆動部１２は、書込動作および読出動作において、制御部１１から供給される制御信号に基づいて、選択ゲート線ＳＧ１に電圧ＶＳＧ１を印加し、選択ゲート線ＳＧ２に電圧ＶＳＧ２を印加し、選択ゲート線ＳＧ３に電圧ＶＳＧ３を印加し、ゲート線ＣＧ１に電圧ＶＣＧ１を印加し、ゲート線ＣＧ２に電圧ＶＣＧ２を印加する。駆動部１３は、書込動作および読出動作において、制御部１１から供給される制御信号に基づいて、ビット線ＢＬに電圧ＶＢＬを印加する。また、駆動部１３のセンスアンプ１４は、読出動作において、ビット線ＢＬに流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出す。そして、駆動部１３は、読み出した情報を制御部１１に供給する。
（詳細動作）
　次に、書込動作（プログラミング動作および消去動作）、および読出動作について、詳細に説明する。まず、処理対象として選択されたメモリセルＭＣ１に対する動作を説明し、その後に、処理対象として選択されたメモリセルＭＣ２に対する動作を説明する。
（メモリセルＭＣ１に対する書込動作および読出動作）
　図５は、選択されたメモリセルＭＣ１に対して書込動作および読出動作を行う場合における、選択されたメモリセルＭＣ１を含むメモリユニットＵＡに印加する電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３，ＶＢＬ１，ＶＢＬ２の一例を表すものである。この図５における電圧ＶＳＧ１～ＶＳＧ３は、このメモリユニットＵＡに接続された選択ゲート線ＳＧ１～ＳＧ３の電圧を示し、図５における電圧ＶＣＧ１，ＶＣＧ２は、このメモリユニットＵＡに接続されたゲート線ＣＧ１，ＣＧ２の電圧を示し、電圧ＶＢＬ１は、このメモリユニットＵＡにおけるメモリセルＭＣ１に接続されたビット線ＢＬ（ＢＬ１）の電圧を示し、電圧ＶＢＬ２は、このメモリユニットＵＡにおけるメモリセルＭＣ２に接続されたビット線ＢＬ（ＢＬ２）の電圧を示す。
　図６は、メモリセルＭＣ１に対するプログラミング動作の一例を表すものであり、図７は、メモリセルＭＣ１に対する消去動作の一例を表すものであり、図８は、メモリセルＭＣ１に対する読出動作の一例を表すものである。図６～８において、トランジスタＱ１～Ｑ３を、その動作状態を示すスイッチを用いて描いている。
（メモリセルＭＣ１に対するプログラミング動作）
　プログラミング動作を行う場合には、図５に示したように、駆動部１２は、電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３を、“３Ｖ”，“３Ｖ”，“０Ｖ” ，“０Ｖ” ，“０Ｖ”にそれぞれ設定する。また、駆動部１３は、電圧ＶＢＬ１，ＶＢＬ２を、“０Ｖ”，“３Ｖ”にそれぞれ設定する。また、駆動部１２，１３は、図６に示したように、メモリユニットＵＡに接続された選択ゲート線ＳＧ１～ＳＧ３以外の選択ゲート線ＳＧ１～ＳＧ３の電圧ＶＳＧ１～ＶＳＧ３、およびメモリユニットＵＡに接続されたゲート線ＣＧ１，ＣＧ２以外のゲート線ＣＧ１，ＣＧ２の電圧ＶＣＧ１，ＶＣＧ２を、すべて“０Ｖ”に設定するとともに、メモリユニットＵＡに接続されたビット線ＢＬ以外のビット線ＢＬの電圧ＶＢＬを、すべて“３Ｖ”に設定する。
　図６に示したように、プログラミング動作の対象であるメモリセルＭＣ１では、トランジスタＱ１のゲートには、電圧ＶＳＧ１（“３Ｖ”）が印加されるので、トランジスタＱ１がオン状態になる。また、このメモリセルＭＣ１に接続されたビット線ＢＬ１の電圧ＶＢＬ１は“０Ｖ”である。これにより、強誘電体ゲートトランジスタＱＦ１のソースには、電圧ＶＢＬ１（“０Ｖ”）が印加される。この強誘電体ゲートトランジスタＱＦ１のゲートには、電圧ＶＣＧ１（“３Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ１のゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）は、“３Ｖ”になる。この電圧差Ｖｇｂは、強誘電体ゲートトランジスタＱＦ１の閾値状態を低閾値状態ＶｔｈＬに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタＱＦ１の閾値Ｖｔｈは低くなる（低閾値状態ＶｔｈＬ）。このようにして、記憶装置１は、メモリセルＭＣ１に対してプログラミング動作を行う。
　このプログラミング動作において、メモリユニットＵＡのメモリセルＭＣ２に記憶されたデータは維持される。すなわち、電圧ＶＳＧ２は“０Ｖ”であるので、トランジスタＱ２はオフ状態になり、電圧ＶＳＧ３は“０Ｖ”であるので、トランジスタＱ３はオフ状態になる。よって、強誘電体ゲートトランジスタＱＦ２のソースおよびドレインには電圧は印加されないため、この強誘電体ゲートトランジスタＱＦ２の閾値状態は維持される。
　また、このプログラミング動作において、メモリユニットＵＡと同じ行に属する他のメモリユニットＵのメモリセルＭＣ１，ＭＣ２に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットＵＡの左のメモリユニットＵ１におけるトランジスタＱ１のゲートには電圧ＶＳＧ１（“３Ｖ”）が印加され、このトランジスタＱ１に接続されたビット線ＢＬの電圧ＶＢＬは“３Ｖ”であるため、このメモリユニットＵ１の強誘電体ゲートトランジスタＱＦ１のソースの電圧は“２．５Ｖ”になる。すなわち、この強誘電体ゲートトランジスタＱＦ１のソースには、電圧ＶＳＧ１（“３Ｖ”）よりもトランジスタＱ１の閾値Ｖｔｈ（“０．５Ｖ”）だけ低い電圧（“２．５Ｖ”）が印加される。この強誘電体ゲートトランジスタＱＦ１のゲートには、電圧ＶＣＧ１（“３Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ１のゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）は、“０．５Ｖ”になる。この電圧差Ｖｇｂは、強誘電体ゲートトランジスタＱＦ１の閾値状態を低閾値状態ＶｔｈＬに変化させるには不十分な電圧であるので、この強誘電体ゲートトランジスタＱＦ１の閾値状態は維持される。また、トランジスタＱ２，Ｑ３はオフ状態であるので、強誘電体ゲートトランジスタＱＦ２の閾値状態は維持される。以上では、メモリユニットＵＡの左のメモリユニットＵ１について説明したが、メモリユニットＵＡの右のメモリユニットＵ２についても同様である。
　また、このプログラミング動作において、メモリユニットＵＡと異なる行に属する他のメモリユニットＵのメモリセルＭＣ１，ＭＣ２に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットＵＡの下のメモリユニットＵ３における電圧ＶＳＧ１～ＶＳＧ３，ＶＣＧ１，ＶＣＧ２は、すべて“０Ｖ”であるので、トランジスタＱ１～Ｑ３はオフ状態になる。よって、強誘電体ゲートトランジスタＱＦ１，ＱＦ２の閾値状態は維持される。
（メモリセルＭＣ１に対する消去動作）
　消去動作を行う場合には、図５に示したように、駆動部１２は、電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３を、“３Ｖ”，“０Ｖ”，“０Ｖ” ，“０Ｖ” ，“０Ｖ”にそれぞれ設定する。また、駆動部１３は、電圧ＶＢＬ１，ＶＢＬ２を、“３Ｖ”，“０Ｖ”にそれぞれ設定する。また、駆動部１２，１３は、図７に示したように、メモリユニットＵＡに接続された選択ゲート線ＳＧ１～ＳＧ３以外の選択ゲート線ＳＧ１～ＳＧ３の電圧ＶＳＧ１～ＶＳＧ３、メモリユニットＵＡに接続されたゲート線ＣＧ１，ＣＧ２以外のゲート線ＣＧ１，ＣＧ２の電圧ＶＣＧ１，ＶＣＧ２、およびメモリユニットＵＡに接続されたビット線ＢＬ以外のビット線ＢＬの電圧ＶＢＬを、すべて“０Ｖ”に設定する。
　図７に示したように、消去動作の対象であるメモリセルＭＣ１では、トランジスタＱ１のゲートには、電圧ＶＳＧ１（“３Ｖ”）が印加されるので、トランジスタＱ１がオン状態になる。また、このメモリセルＭＣ１に接続されたビット線ＢＬ１の電圧ＶＢＬ１は“３Ｖ”である。これにより、強誘電体ゲートトランジスタＱＦ１のソースの電圧は“２．５Ｖ”になる。この強誘電体ゲートトランジスタＱＦ１のゲートには、電圧ＶＣＧ１（“０Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ１のゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）は、“－２．５Ｖ”になる。この電圧差Ｖｇｂは、強誘電体ゲートトランジスタＱＦ１の閾値状態を高閾値状態ＶｔｈＨに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタＱＦ１の閾値Ｖｔｈは高くなる（高閾値状態ＶｔｈＨ）。このようにして、記憶装置１は、メモリセルＭＣ１に対して消去動作を行う。
　この消去動作において、メモリユニットＵＡのメモリセルＭＣ２に記憶されたデータは維持される。すなわち、電圧ＶＳＧ２は“０Ｖ”であるので、トランジスタＱ２はオフ状態になり、電圧ＶＳＧ３は“０Ｖ”であるので、トランジスタＱ３はオフ状態になる。よって、強誘電体ゲートトランジスタＱＦ２のソースおよびドレインには電圧は印加されないため、この強誘電体ゲートトランジスタＱＦ２の閾値状態は維持される。
　また、この消去動作において、メモリユニットＵＡと同じ行に属する他のメモリユニットＵのメモリセルＭＣ１，ＭＣ２に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットＵＡの左のメモリユニットＵ１における電圧ＶＳＧ１～ＶＳＧ３，ＶＣＧ１，ＶＣＧ２は、メモリユニットＵＡにおける電圧ＶＳＧ１～ＶＳＧ３，ＶＣＧ１，ＶＣＧ２と同じである。よって、このメモリユニットＵ１のトランジスタＱ１のゲートには電圧ＶＳＧ１（“３Ｖ”）が印加され、トランジスタＱ１はオン状態になる。しかしながら、このトランジスタＱ１に接続されたビット線ＢＬの電圧ＶＢＬは“０Ｖ”であるため、このメモリユニットＵ１の強誘電体ゲートトランジスタＱＦ１のソースの電圧は“０Ｖ”になる。よって、この強誘電体ゲートトランジスタＱＦ１のゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）は、“０Ｖ”になるので、この強誘電体ゲートトランジスタＱＦ１の閾値状態は維持される。また、トランジスタＱ２，Ｑ３はオフ状態であるので、強誘電体ゲートトランジスタＱＦ２の閾値状態は維持される。以上では、メモリユニットＵＡの左のメモリユニットＵ１について説明したが、メモリユニットＵＡの右のメモリユニットＵ２についても同様である。
　また、この消去動作において、メモリユニットＵＡと異なる行に属する他のメモリユニットＵのメモリセルＭＣ１，ＭＣ２に記憶されたデータもまた維持される。具体的には、例えば、メモリユニットＵＡの下のメモリユニットＵ３における電圧ＶＳＧ１～ＶＳＧ３，ＶＣＧ１，ＶＣＧ２は、すべて“０Ｖ”であるので、トランジスタＱ１～Ｑ３はオフ状態になる。よって、強誘電体ゲートトランジスタＱＦ１，ＱＦ２の閾値状態は維持される。
（メモリセルＭＣ１に対する読出動作）
　読出動作を行う場合には、図５に示したように、駆動部１２は、電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３を、“１Ｖ”，“０．５Ｖ”，“１Ｖ” ，“１Ｖ” ，“１Ｖ”にそれぞれ設定する。また、駆動部１３は、電圧ＶＢＬ１，ＶＢＬ２を、“０Ｖ”，“１Ｖ”にそれぞれ設定する。また、駆動部１２，１３は、図８に示したように、メモリユニットＵＡに接続された選択ゲート線ＳＧ１～ＳＧ３以外の選択ゲート線ＳＧ１～ＳＧ３の電圧ＶＳＧ１～ＶＳＧ３、メモリユニットＵＡに接続されたゲート線ＣＧ１，ＣＧ２以外のゲート線ＣＧ１，ＣＧ２の電圧ＶＣＧ１，ＶＣＧ２、およびメモリユニットＵＡに接続されたビット線ＢＬ以外のビット線ＢＬの電圧ＶＢＬを、すべて“０Ｖ”に設定する。
　図８に示したように、読出動作の対象であるメモリセルＭＣ１では、トランジスタＱ１のゲートには電圧ＶＳＧ１（“１Ｖ”）が印加されるので、トランジスタＱ１がオン状態になり、トランジスタＱ２のゲートには電圧ＶＳＧ２（“１Ｖ”）が印加されるので、トランジスタＱ２がオン状態になり、トランジスタＱ３のゲートには電圧ＶＳＧ３（“１Ｖ”）が印加されるので、トランジスタＱ３がオン状態になる。また、強誘電体ゲートトランジスタＱＦ２のゲートには電圧ＶＣＧ２（“１Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ２は、閾値状態によらずオン状態になる。すなわち、閾値状態が低閾値状態ＶｔｈＬである場合には、閾値Ｖｔｈは“－０．７Ｖ”であるため、強誘電体ゲートトランジスタＱＦ２はオン状態になり、閾値状態が高閾値状態ＶｔｈＨである場合には、閾値Ｖｔｈは“０．７Ｖ”であるため、強誘電体ゲートトランジスタＱＦ２はオン状態になる。
　一方、強誘電体ゲートトランジスタＱＦ１のゲートには電圧ＶＣＧ１（“０．５Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ１は、閾値状態に応じてオン状態またはオフ状態になる。すなわち、閾値状態が低閾値状態ＶｔｈＬである場合には、閾値Ｖｔｈは“－０．７Ｖ”であるため、強誘電体ゲートトランジスタＱＦ１はオン状態になり、閾値状態が高閾値状態ＶｔｈＨである場合には、閾値Ｖｔｈは“０．７Ｖ”であるため、強誘電体ゲートトランジスタＱＦ１はオフ状態になる。メモリセルＭＣ２に接続されたビット線ＢＬ２には電圧ＶＢＬ２（“１Ｖ”）が印加され、メモリセルＭＣ１に接続されたビット線ＢＬ１には電圧ＶＢＬ１（“０Ｖ”）が印加されるため、強誘電体ゲートトランジスタＱＦ１の閾値状態に応じて、ビット線ＢＬ２からメモリユニットＵＡを介してビット線ＢＬ１に電流Ｉsenseが流れる。駆動部１３のセンスアンプ１４は、このビット線ＢＬ１に流れる電流Ｉsenseを、所定の電流閾値Ｉｔｈと比較することにより、メモリユニットＵＡのメモリセルＭＣ１に記憶されたデータを読み出す。
　例えば、メモリセルＭＣ１にデータ“１”が記憶されている場合には、このメモリセルＭＣ１の強誘電体ゲートトランジスタＱＦ１の閾値状態は低閾値状態ＶｔｈＬであるので、強誘電体ゲートトランジスタＱＦ１は、オン状態である。よって、電流Ｉsenseの電流値は、所定の電流閾値Ｉｔｈよりも高くなるので、センスアンプ１４は“１”を出力する。また、例えば、メモリセルＭＣ１にデータ“０”が記憶されている場合には、このメモリセルＭＣ１の強誘電体ゲートトランジスタＱＦ１の閾値状態は高閾値状態ＶｔｈＨであるので、強誘電体ゲートトランジスタＱＦ１は、オフ状態である。よって、電流Ｉsenseの電流値は、所定の電流閾値Ｉｔｈよりも低くなるので、センスアンプ１４は“０”を出力する。このようにして、記憶装置１は、メモリセルＭＣ１に対して読出動作を行う。
　この読出動作において、メモリセルアレイ２０内のすべてのメモリセルＭＣ１，ＭＣ２に記憶されたデータが維持される。すなわち、すべてのゲート線ＣＧ１，ＣＧ２の電圧ＶＣＧ１，ＶＣＧ２、およびビット線ＢＬの電圧ＶＢＬは、“０Ｖ”以上“１Ｖ”以下である。よって、すべての強誘電体ゲートトランジスタＱＦのゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）は、閾値状態を変化させるには不十分な電圧である。その結果、メモリセルアレイ２０内のすべての強誘電体ゲートトランジスタＱＦの閾値状態は維持される。
　また、この読出動作において、メモリユニットＵＡのメモリセルＭＣ１に接続されたビット線ＢＬ１に接続された複数のメモリユニットＵは、電流Ｉsenseに影響を与えない。すなわち、例えば、メモリユニットＵＡの左のメモリユニットＵ１では、このメモリユニットＵ１に接続された２本のビット線ＢＬにおける電圧がともに“０Ｖ”であるので、このメモリユニットＵ１は、電流Ｉsenseに影響を与えない。また、例えば、メモリユニットＵＡの下のメモリユニットＵ３では、電圧ＶＳＧ１～ＶＳＧ３，ＶＣＧ１，ＶＳＧ２は、すべて“０Ｖ”であるので、トランジスタＱ１～Ｑ３はオフ状態になる。よって、このメモリユニットＵ３は、電流Ｉsenseに影響を与えない。
（メモリセルＭＣ２に対する書込動作および読出動作）
　図９は、選択されたメモリセルＭＣ２に対して書込動作および読出動作を行う場合における、選択されたメモリセルＭＣ２を含むメモリユニットＵＡに印加する電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３，ＶＢＬ１，ＶＢＬ２の一例を表すものである。図１０は、メモリセルＭＣ２に対するプログラミング動作の一例を表すものであり、図１１は、メモリセルＭＣ２に対する消去動作の一例を表すものであり、図１２は、メモリセルＭＣ２に対する読出動作の一例を表すものである。
（メモリセルＭＣ２に対するプログラミング動作）
　プログラミング動作を行う場合には、図９に示したように、駆動部１２は、電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３を、“０Ｖ”，“０Ｖ”，“０Ｖ” ，“３Ｖ” ，“３Ｖ”にそれぞれ設定する。また、駆動部１３は、電圧ＶＢＬ１，ＶＢＬ２を、“３Ｖ”，“０Ｖ”にそれぞれ設定する。また、駆動部１２，１３は、図１０に示したように、メモリユニットＵＡに接続された選択ゲート線ＳＧ１～ＳＧ３以外の選択ゲート線ＳＧ１～ＳＧ３の電圧ＶＳＧ１～ＶＳＧ３、およびメモリユニットＵＡに接続されたゲート線ＣＧ１，ＣＧ２以外のゲート線ＣＧ１，ＣＧ２の電圧ＶＣＧ１，ＶＣＧ２を、すべて“０Ｖ”に設定するとともに、メモリユニットＵＡに接続されたビット線ＢＬ以外のビット線ＢＬの電圧ＶＢＬを、すべて“３Ｖ”に設定する。
　図１０に示したように、プログラミング動作の対象であるメモリセルＭＣ２では、トランジスタＱ３のゲートには、電圧ＶＳＧ３（“３Ｖ”）が印加されるので、トランジスタＱ３がオン状態になる。また、このメモリセルＭＣ２に接続されたビット線ＢＬ２の電圧ＶＢＬ２は“０Ｖ”である。これにより、強誘電体ゲートトランジスタＱＦ２のソースには、電圧ＶＢＬ２（“０Ｖ”）が印加される。この強誘電体ゲートトランジスタＱＦ２のゲートには、電圧ＶＣＧ２（“３Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ２のゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）は、“３Ｖ”になる。この電圧差Ｖｇｂは、強誘電体ゲートトランジスタＱＦ２の閾値状態を低閾値状態ＶｔｈＬに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタＱＦ２の閾値Ｖｔｈは低くなる（低閾値状態ＶｔｈＬ）。このようにして、記憶装置１は、メモリセルＭＣ２に対してプログラミング動作を行う。
（メモリセルＭＣ２に対する消去動作）
　消去動作を行う場合には、図９に示したように、駆動部１２は、電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３を、“０Ｖ”，“０Ｖ”，“０Ｖ” ，“０Ｖ” ，“３Ｖ”にそれぞれ設定する。また、駆動部１３は、電圧ＶＢＬ１，ＶＢＬ２を、“０Ｖ”，“３Ｖ”にそれぞれ設定する。また、駆動部１２，１３は、図１１に示したように、メモリユニットＵＡに接続された選択ゲート線ＳＧ１～ＳＧ３以外の選択ゲート線ＳＧ１～ＳＧ３の電圧ＶＳＧ１～ＶＳＧ３、メモリユニットＵＡに接続されたゲート線ＣＧ１，ＣＧ２以外のゲート線ＣＧ１，ＣＧ２の電圧ＶＣＧ１，ＶＣＧ２、およびメモリユニットＵＡに接続されたビット線ＢＬ以外のビット線ＢＬの電圧ＶＢＬを、すべて“０Ｖ”に設定する。
　図１１に示したように、消去動作の対象であるメモリセルＭＣ２では、トランジスタＱ３のゲートには、電圧ＶＳＧ３（“３Ｖ”）が印加されるので、トランジスタＱ３がオン状態になる。また、このメモリセルＭＣ１に接続されたビット線ＢＬ２の電圧ＶＢＬ２は“３Ｖ”である。これにより、強誘電体ゲートトランジスタＱＦ２のソースの電圧は“２．５Ｖ”になる。この強誘電体ゲートトランジスタＱＦ２のゲートには、電圧ＶＣＧ２（“０Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ２のゲートの電圧Ｖｇと拡散層（ソースまたはドレイン）の電圧Ｖｂとの電圧差Ｖｇｂ（＝Ｖｇ－Ｖｂ）は、“－２．５Ｖ”になる。この電圧差Ｖｇｂは、強誘電体ゲートトランジスタＱＦ２の閾値状態を高閾値状態ＶｔｈＨに変化させるには十分な電圧であるので、この強誘電体ゲートトランジスタＱＦ２の閾値Ｖｔｈは高くなる（高閾値状態ＶｔｈＨ）。このようにして、記憶装置１は、メモリセルＭＣ２に対して消去動作を行う。
（メモリセルＭＣ２に対する読出動作）
　読出動作を行う場合には、図９に示したように、駆動部１２は、電圧ＶＳＧ１，ＶＣＧ１，ＶＳＧ２，ＶＣＧ２，ＶＳＧ３を、“１Ｖ”，“１Ｖ”，“１Ｖ” ，“０．５Ｖ” ，“１Ｖ”にそれぞれ設定する。また、駆動部１３は、電圧ＶＢＬ１，ＶＢＬ２を、“１Ｖ”，“０Ｖ”にそれぞれ設定する。また、駆動部１２，１３は、図１２に示したように、メモリユニットＵＡに接続された選択ゲート線ＳＧ１～ＳＧ３以外の選択ゲート線ＳＧ１～ＳＧ３の電圧ＶＳＧ１～ＶＳＧ３、メモリユニットＵＡに接続されたゲート線ＣＧ１，ＣＧ２以外のゲート線ＣＧ１，ＣＧ２の電圧ＶＣＧ１，ＶＣＧ２、およびメモリユニットＵＡに接続されたビット線ＢＬ以外のビット線ＢＬの電圧ＶＢＬを、すべて“０Ｖ”に設定する。
　図１２に示したように、読出動作の対象であるメモリセルＭＣ２では、トランジスタＱ１のゲートには電圧ＶＳＧ１（“１Ｖ”）が印加されるので、トランジスタＱ１がオン状態になり、トランジスタＱ２のゲートには電圧ＶＳＧ２（“１Ｖ”）が印加されるので、トランジスタＱ２がオン状態になり、トランジスタＱ３のゲートには電圧ＶＳＧ３（“１Ｖ”）が印加されるので、トランジスタＱ３がオン状態になる。また、強誘電体ゲートトランジスタＱＦ１のゲートには電圧ＶＣＧ１（“１Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ１は、閾値状態によらずオン状態になる。
　一方、強誘電体ゲートトランジスタＱＦ２のゲートには電圧ＶＣＧ２（“０．５Ｖ”）が印加されるので、強誘電体ゲートトランジスタＱＦ２は、閾値状態に応じてオン状態またはオフ状態になる。メモリセルＭＣ１に接続されたビット線ＢＬ１には電圧ＶＢＬ１（“１Ｖ”）が印加され、メモリセルＭＣ２に接続されたビット線ＢＬ２には電圧ＶＢＬ２（“０Ｖ”）が印加されるため、強誘電体ゲートトランジスタＱＦ２の閾値状態に応じて、ビット線ＢＬ１からメモリユニットＵＡを介してビット線ＢＬ２に電流Ｉsenseが流れる。駆動部１３のセンスアンプ１４は、このビット線ＢＬ２に流れる電流Ｉsenseを、所定の電流閾値Ｉｔｈと比較することにより、メモリユニットＵＡのメモリセルＭＣ２に記憶されたデータを読み出す。
　記憶装置１では、トランジスタＱ１、強誘電体ゲートトランジスタＱＦ１、トランジスタＱ２、強誘電体ゲートトランジスタＱＦ２、トランジスタＱ３を、この順に接続した。そして、トランジスタＱ１のソースをビット線ＢＬに接続するとともに、トランジスタＱ３のソースを他のビット線ＢＬに接続した。これにより、記憶装置１では、１つのメモリセルＭＣを、２．５個のトランジスタを用いて構成することができるので、トランジスタの数を減らすことができるため、メモリセルのセルサイズが小さくすることができる。さらに、記憶装置１では、プログラミング動作において、選択したメモリセルＭＣに対してのみデータのプログラミングを行い、選択されていないメモリセルＭＣに記憶された情報を維持することができる。同様に、記憶装置１では、消去動作において、選択したメモリセルＭＣに対してのみデータの消去を行い、選択されていないメモリセルＭＣに記憶された情報を維持することができる。このように、記憶装置１では、ディスターブが生じるおそれを低減することができるとともに、ランダムアクセスを行うことができる。
［効果］
　以上のように本実施の形態では、トランジスタＱ１、強誘電体ゲートトランジスタＱＦ１、トランジスタＱ２、強誘電体ゲートトランジスタＱＦ２、トランジスタＱ３を、この順に接続したので、トランジスタの数を減らすことができるため、メモリセルのセルサイズが小さくすることができる。また、ディスターブが生じるおそれを低減することができるとともに、ランダムアクセスを行うことができる。
　以上、実施の形態を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態では、トランジスタＱ１～Ｑ３および強誘電体ゲートトランジスタをＮ型のトランジスタを用いて構成したが、これに限定されるものではなく、これに代えて、Ｐ型のトランジスタを用いて構成してもよい。
　また、例えば、上記の実施の形態では、強誘電体ゲートトランジスタＱＦ１，ＱＦ２を用いたが、これに限定されるものではなく、閾値を設定可能な様々なトランジスタを用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）それぞれが、第１の拡散層と、第２の拡散層と、ゲートとを有し、閾値状態を記憶可能な第１のトランジスタおよび第２のトランジスタと、
　第１の信号線および第２の信号線と、
　オン状態になることにより、前記第１の信号線と前記第１のトランジスタの前記第１の拡散層とを接続する第１のスイッチトランジスタと、
　オン状態になることにより、前記第１のトランジスタの前記第２の拡散層と前記第２のトランジスタの前記第１の拡散層とを接続する第２のスイッチトランジスタと、
　オン状態になることにより、前記第２のトランジスタの前記第２の拡散層と前記第２の信号線とを接続する第３のスイッチトランジスタと
　を備えた記憶装置。
（２）前記第１のトランジスタおよび前記第２のトランジスタは、強誘電体材料を含むゲート絶縁膜をさらに有する
　前記（１）に記載の記憶装置。
（３）第１の期間において、前記第１のスイッチトランジスタをオン状態にし、前記第２のスイッチトランジスタをオフ状態にし、前記第１のトランジスタの前記ゲートに第１の電圧を印加し、前記第１の信号線に第２の電圧を印加することにより、前記第１のトランジスタの前記閾値状態を設定する駆動部をさらに備えた
　前記（１）または（２）に記載の記憶装置。
（４）前記駆動部は、
　前記第１の電圧を前記第２の電圧よりも高くすることにより、前記閾値状態を第１の閾値状態に設定し、
　前記第２の電圧を前記第１の電圧よりも高くすることにより、前記閾値状態を第２の閾値状態に設定する
　前記（３）に記載の記憶装置。
（５）前記第１の電圧と前記第２の電圧との電圧差の絶対値は、所定の値よりも大きい
　前記（３）または（４）に記載の記憶装置。
（６）前記駆動部は、第２の期間において、前記第３のスイッチトランジスタをオン状態にし、前記第２のスイッチトランジスタをオフ状態にし、前記第２のトランジスタの前記ゲートに前記第１の電圧を印加し、前記第２の信号線に前記第２の電圧を印加することにより、前記第２のトランジスタの前記閾値状態を設定する
　前記（３）から（５）のいずれかに記載の記憶装置。
（７）前記駆動部は、第３の期間において、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタ、前記第３のスイッチトランジスタ、および前記第２のトランジスタをオン状態にし、前記第１のトランジスタの前記ゲートに第３の電圧を印加することにより、前記第１のトランジスタの前記閾値状態を検出する
　前記（３）から（６）のいずれかに記載の記憶装置。
（８）前記駆動部は、前記第３の期間において、前記第１の信号線に第４の電圧を印加し、前記第２の信号線に第５の電圧を印加し、前記第１の信号線に流れる電流の電流値に基づいて、前記第１のトランジスタの前記閾値状態を検出する
　前記（７）に記載の記憶装置。
（９）前記駆動部は、第４の期間において、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタ、前記第３のスイッチトランジスタ、および前記第１のトランジスタをオン状態にし、前記第２のトランジスタの前記ゲートに前記第３の電圧を印加することにより、前記第２のトランジスタの前記閾値状態を検出する
　前記（７）または（８）に記載の記憶装置。
（１０）それぞれが、第１の拡散層と、第２の拡散層と、ゲートとを有し、閾値状態を記憶可能な第３のトランジスタおよび第４のトランジスタと、
　第３の信号線と、
　ゲートを有し、オン状態になることにより、前記第３の信号線と前記第３のトランジスタの前記第１の拡散層とを接続する第４のスイッチトランジスタと、
　ゲートを有し、オン状態になることにより、前記第３のトランジスタの前記第２の拡散層と前記第４のトランジスタの前記第１の拡散層とを接続する第５のスイッチトランジスタと、
　ゲートを有し、オン状態になることにより、前記第４のトランジスタの前記第２の拡散層と前記第１の信号線とを接続する第６のスイッチトランジスタと
　をさらに備え、
　前記第１のトランジスタの前記ゲートは、前記第３のトランジスタの前記ゲートに接続され、
　前記第２のトランジスタの前記ゲートは、前記第４のトランジスタの前記ゲートに接続され、
　前記第１のスイッチトランジスタは、前記第４のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
　前記第２のスイッチトランジスタは、前記第５のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
　前記第３のスイッチトランジスタは、前記第６のスイッチトランジスタの前記ゲートに接続されたゲートを有する
　前記（１）に記載の記憶装置。
（１１）第１の期間において、前記第１のスイッチトランジスタおよび前記第４のスイッチトランジスタをオン状態にし、前記第２のスイッチトランジスタおよび前記第５のスイッチトランジスタをオフ状態にし、前記第１のトランジスタの前記ゲートおよび前記第３のトランジスタの前記ゲートに第１の電圧を印加し、前記第１の信号線に第２の電圧を印加することにより、前記第１のトランジスタの閾値状態を設定する駆動部をさらに備えた
　前記（１０）に記載の記憶装置。
（１２）前記駆動部は、前記第１の期間において、前記第２の信号線および前記第３の信号線に前記第１の電圧に対応する電圧を印加する
　前記（１１）に記載の記憶装置。
（１３）前記駆動部は、第３の期間において、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタ、前記第３のスイッチトランジスタ、前記第４のスイッチトランジスタ、前記第５のスイッチトランジスタ、前記第６のスイッチトランジスタ、前記第２のトランジスタ、および前記第４のトランジスタをオン状態にし、前記第１のトランジスタの前記ゲートおよび前記第３のトランジスタの前記ゲートに第３の電圧を印加し、前記第１の信号線および前記第３の信号線に第４の電圧を印加し、前記第２の信号線に第５の電圧を印加し、前記第１の信号線に流れる電流の電流値に基づいて、前記第１のトランジスタの前記閾値状態を検出する
　前記（１１）または（１２）に記載の記憶装置。
　本出願は、日本国特許庁において、２０１７年２月２３日に出願された日本特許出願番号２０１７－０３２５４８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　それぞれが、第１の拡散層と、第２の拡散層と、ゲートとを有し、閾値状態を記憶可能な第１のトランジスタおよび第２のトランジスタと、
    　第１の信号線および第２の信号線と、
    　オン状態になることにより、前記第１の信号線と前記第１のトランジスタの前記第１の拡散層とを接続する第１のスイッチトランジスタと、
    　オン状態になることにより、前記第１のトランジスタの前記第２の拡散層と前記第２のトランジスタの前記第１の拡散層とを接続する第２のスイッチトランジスタと、
    　オン状態になることにより、前記第２のトランジスタの前記第２の拡散層と前記第２の信号線とを接続する第３のスイッチトランジスタと
    　を備えた記憶装置。
  2. 　前記第１のトランジスタおよび前記第２のトランジスタは、強誘電体材料を含むゲート絶縁膜をさらに有する
    　請求項１に記載の記憶装置。
  3. 　第１の期間において、前記第１のスイッチトランジスタをオン状態にし、前記第２のスイッチトランジスタをオフ状態にし、前記第１のトランジスタの前記ゲートに第１の電圧を印加し、前記第１の信号線に第２の電圧を印加することにより、前記第１のトランジスタの前記閾値状態を設定する駆動部をさらに備えた
    　請求項１に記載の記憶装置。
  4. 　前記駆動部は、
    　前記第１の電圧を前記第２の電圧よりも高くすることにより、前記閾値状態を第１の閾値状態に設定し、
    　前記第２の電圧を前記第１の電圧よりも高くすることにより、前記閾値状態を第２の閾値状態に設定する
    　請求項３に記載の記憶装置。
  5. 　前記第１の電圧と前記第２の電圧との電圧差の絶対値は、所定の値よりも大きい
    　請求項３に記載の記憶装置。
  6. 　前記駆動部は、第２の期間において、前記第３のスイッチトランジスタをオン状態にし、前記第２のスイッチトランジスタをオフ状態にし、前記第２のトランジスタの前記ゲートに前記第１の電圧を印加し、前記第２の信号線に前記第２の電圧を印加することにより、前記第２のトランジスタの前記閾値状態を設定する
    　請求項３に記載の記憶装置。
  7. 　前記駆動部は、第３の期間において、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタ、前記第３のスイッチトランジスタ、および前記第２のトランジスタをオン状態にし、前記第１のトランジスタの前記ゲートに第３の電圧を印加することにより、前記第１のトランジスタの前記閾値状態を検出する
    　請求項３に記載の記憶装置。
  8. 　前記駆動部は、前記第３の期間において、前記第１の信号線に第４の電圧を印加し、前記第２の信号線に第５の電圧を印加し、前記第１の信号線に流れる電流の電流値に基づいて、前記第１のトランジスタの前記閾値状態を検出する
    　請求項７に記載の記憶装置。
  9. 　前記駆動部は、第４の期間において、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタ、前記第３のスイッチトランジスタ、および前記第１のトランジスタをオン状態にし、前記第２のトランジスタの前記ゲートに前記第３の電圧を印加することにより、前記第２のトランジスタの前記閾値状態を検出する
    　請求項７に記載の記憶装置。
  10. 　それぞれが、第１の拡散層と、第２の拡散層と、ゲートとを有し、閾値状態を記憶可能な第３のトランジスタおよび第４のトランジスタと、
    　第３の信号線と、
    　ゲートを有し、オン状態になることにより、前記第３の信号線と前記第３のトランジスタの前記第１の拡散層とを接続する第４のスイッチトランジスタと、
    　ゲートを有し、オン状態になることにより、前記第３のトランジスタの前記第２の拡散層と前記第４のトランジスタの前記第１の拡散層とを接続する第５のスイッチトランジスタと、
    　ゲートを有し、オン状態になることにより、前記第４のトランジスタの前記第２の拡散層と前記第１の信号線とを接続する第６のスイッチトランジスタと
    　をさらに備え、
    　前記第１のトランジスタの前記ゲートは、前記第３のトランジスタの前記ゲートに接続され、
    　前記第２のトランジスタの前記ゲートは、前記第４のトランジスタの前記ゲートに接続され、
    　前記第１のスイッチトランジスタは、前記第４のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
    　前記第２のスイッチトランジスタは、前記第５のスイッチトランジスタの前記ゲートに接続されたゲートを有し、
    　前記第３のスイッチトランジスタは、前記第６のスイッチトランジスタの前記ゲートに接続されたゲートを有する
    　請求項１に記載の記憶装置。
  11. 　第１の期間において、前記第１のスイッチトランジスタおよび前記第４のスイッチトランジスタをオン状態にし、前記第２のスイッチトランジスタおよび前記第５のスイッチトランジスタをオフ状態にし、前記第１のトランジスタの前記ゲートおよび前記第３のトランジスタの前記ゲートに第１の電圧を印加し、前記第１の信号線に第２の電圧を印加することにより、前記第１のトランジスタの閾値状態を設定する駆動部をさらに備えた
    　請求項１０に記載の記憶装置。
  12. 　前記駆動部は、前記第１の期間において、前記第２の信号線および前記第３の信号線に前記第１の電圧に対応する電圧を印加する
    　請求項１１に記載の記憶装置。
  13. 　前記駆動部は、第３の期間において、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタ、前記第３のスイッチトランジスタ、前記第４のスイッチトランジスタ、前記第５のスイッチトランジスタ、前記第６のスイッチトランジスタ、前記第２のトランジスタ、および前記第４のトランジスタをオン状態にし、前記第１のトランジスタの前記ゲートおよび前記第３のトランジスタの前記ゲートに第３の電圧を印加し、前記第１の信号線および前記第３の信号線に第４の電圧を印加し、前記第２の信号線に第５の電圧を印加し、前記第１の信号線に流れる電流の電流値に基づいて、前記第１のトランジスタの前記閾値状態を検出する
    　請求項１１に記載の記憶装置。
PCT/JP2018/003568 2017-02-23 2018-02-02 記憶装置 WO2018155133A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020197023480A KR102420452B1 (ko) 2017-02-23 2018-02-02 기억 장치
US16/485,894 US10879268B2 (en) 2017-02-23 2018-02-02 Storage device
CN201880012288.0A CN110301008B (zh) 2017-02-23 2018-02-02 存储装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017032548A JP2018137027A (ja) 2017-02-23 2017-02-23 記憶装置
JP2017-032548 2017-02-23

Publications (1)

Publication Number Publication Date
WO2018155133A1 true WO2018155133A1 (ja) 2018-08-30

Family

ID=63252744

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/003568 WO2018155133A1 (ja) 2017-02-23 2018-02-02 記憶装置

Country Status (5)

Country Link
US (1) US10879268B2 (ja)
JP (1) JP2018137027A (ja)
KR (1) KR102420452B1 (ja)
CN (1) CN110301008B (ja)
WO (1) WO2018155133A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05120866A (ja) * 1991-10-25 1993-05-18 Rohm Co Ltd 半導体記憶素子
JPH09135009A (ja) * 1995-09-05 1997-05-20 Mitsubishi Chem Corp 不揮発性半導体記憶装置及び素子
JP2010079941A (ja) * 2008-09-24 2010-04-08 National Institute Of Advanced Industrial Science & Technology 半導体不揮発記憶装置
JP2014175020A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0743941B2 (ja) 1988-08-31 1995-05-15 株式会社東芝 不揮発性半導体メモリ
US5515327A (en) * 1993-12-21 1996-05-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having a small number of internal boosting circuits
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
JP4149969B2 (ja) * 2004-07-14 2008-09-17 株式会社東芝 半導体装置
WO2008068801A1 (ja) * 2006-11-30 2008-06-12 Fujitsu Limited 不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法
KR100833753B1 (ko) * 2006-12-21 2008-05-30 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 구동방법
KR101395086B1 (ko) * 2010-06-08 2014-05-19 한국전자통신연구원 메모리 셀 및 이를 이용한 메모리 장치
JP5711033B2 (ja) * 2011-04-12 2015-04-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05120866A (ja) * 1991-10-25 1993-05-18 Rohm Co Ltd 半導体記憶素子
JPH09135009A (ja) * 1995-09-05 1997-05-20 Mitsubishi Chem Corp 不揮発性半導体記憶装置及び素子
JP2010079941A (ja) * 2008-09-24 2010-04-08 National Institute Of Advanced Industrial Science & Technology 半導体不揮発記憶装置
JP2014175020A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
CN110301008B (zh) 2023-06-23
KR20190121299A (ko) 2019-10-25
US20200058659A1 (en) 2020-02-20
US10879268B2 (en) 2020-12-29
KR102420452B1 (ko) 2022-07-13
CN110301008A (zh) 2019-10-01
JP2018137027A (ja) 2018-08-30

Similar Documents

Publication Publication Date Title
US10418099B2 (en) Resistance change type memory
JP4344372B2 (ja) 半導体記憶装置及びその駆動方法
KR100517769B1 (ko) 비휘발성 반도체 메모리 및 그 동작 방법
US20190287617A1 (en) Nonvolatile semiconductor memory
US11211108B2 (en) Ferroelectric memory device
TWI649750B (zh) 用於具有共同源極線的記憶胞之系統、方法及設備
CN107910032A (zh) 基于sram的存储器结构及其方法
US20130223148A1 (en) Nonvolatile memory device and embedded memory system including the same
US9183934B2 (en) Split block semiconductor memory device
US9036398B2 (en) Vertical resistance memory device and a read method thereof
JP2008146740A (ja) 半導体記憶装置
JP5267629B2 (ja) 不揮発性メモリ
US7859882B2 (en) Resistive memory device and method of writing data
JP2015176626A (ja) 不揮発性半導体記憶装置
JP6416141B2 (ja) メモリデバイス
JP4309304B2 (ja) 半導体記憶装置及びその制御方法
US9530495B1 (en) Resistive switching memory having a resistor, diode, and switch memory cell
JP2013171593A (ja) メモリ回路
US8493768B2 (en) Memory cell and memory device using the same
US20150194217A1 (en) Method of controlling memory array
WO2018155133A1 (ja) 記憶装置
JP2010086628A (ja) 不揮発性半導体記憶装置
US20170249994A1 (en) Semiconductor memory device
US20170309321A1 (en) Peak Current Bypass Protection Control Device Applicable in MRAM
JP2009059398A (ja) 強誘電体半導体記憶装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18757660

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20197023480

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18757660

Country of ref document: EP

Kind code of ref document: A1